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Diese Anwendung nimmt eine Priorität für die vorläufige US-Patentanmeldung Nr. 62/679,616 ( U.S. Provisional Patent Application No. 62/679,616 ), eingereicht am 1. Juni 2018, in Anspruch, deren gesamter Inhalt hiermit durch Bezugnahme für alle Zwecke aufgenommen ist.This application takes a priority for the provisional U.S. Patent Application No. 62 / 679,616 ( US Provisional Patent Application no. 62 / 679.616 ), filed on Jun. 1, 2018, the entire contents of which are hereby incorporated by reference for all purposes.
Hintergrundbackground
Gebietarea
Das Gebiet bezieht sich auf eine Anpassungsschaltung für einen Chip mit integriertem Schaltkreis (IC) und insbesondere auf eine Anpassungsschaltung für Hochfrequenz-I C-Ch i ps.The field relates to an integrated circuit (IC) integrated circuit matching circuit and, more particularly, to a high frequency I C-Ch i ps matching circuit.
Beschreibung des technischen GebietsDescription of the technical area
Chips mit integriertem Hochfrequenz-Schaltkreis (IC) (z. B. integrierte Schaltkreise mit Mikrowellen oder Millimeterwellen, oder MMICs) werden oftmals auf einem Package-Substrat angebracht und über Draht- oder Bändchenbonding elektrisch mit dem Package-Substrat verbunden. Die Verwendung von Draht- oder Bändchenbondings bei hohen Betriebsfrequenzen induziert jedoch variable parasitäre Induktivitäten, die die Hochfrequenzleistungsfähigkeit und Bandbreite des IC-Chips beträchtlich einschränken können. Es besteht deshalb ein kontinuierlicher Bedarf an verbesserten Hochfrequenz-IC-Chips.Frequency integrated circuit (IC) integrated circuit chips (eg, microwaves or millimeter wave integrated circuits, or MMICs) are often mounted on a package substrate and electrically connected to the package substrate via wire or ribbon bonding. However, the use of wire or ribbon bonding at high operating frequencies induces variable parasitic inductances which can severely limit the high frequency performance and bandwidth of the IC chip. There is therefore a continuing need for improved high frequency IC chips.
KurzdarstellungSummary
In einer Ausführungsform wird ein Chip mit integriertem Schaltkreis (IC bzw. IC-Chip) offengelegt, der eine erste Seite und eine zweite Seite gegenüber der ersten Seite hat. Der IC-Chip kann eine Signaldurchkontaktierung bzw. Signal-Via durch den IC-Chip aufweisen. Der IC-Chip kann eine Übertragungsleitung aufweisen, die an oder in der Nähe der ersten Seite des IC-Chips angeordnet ist, wobei die Übertragungsleitung zum Übertragen eines elektrischen Signals zu der Signaldurchkontaktierung ausgebildet ist. Der IC-Chip kann eine Anpassungsschaltung aufweisen, die an oder in der Nähe der ersten Seite innerhalb des IC-Chips angeordnet ist und elektrische Kommunikation zwischen der Übertragungsleitung und der Signaldurchkontaktierung bereitstellt.In one embodiment, an integrated circuit (IC) chip having a first side and a second side opposite the first side is disclosed. The IC chip may have a signal via via through the IC chip. The IC chip may include a transmission line disposed at or near the first side of the IC chip, the transmission line configured to transmit an electrical signal to the signal via. The IC chip may include a matching circuit disposed at or near the first side within the IC chip and providing electrical communication between the transmission line and the signal via.
In einer anderen Ausführungsform wird ein Chip mit integriertem Schaltkreis (IC) offengelegt. Der IC-Chip kann eine Signaldurchkontaktierung aufweisen, die sich durch den IC-Chip erstreckt. Der IC-Chip kann eine Übertragungsleitung aufweisen, die sich seitlich innerhalb des IC-Chips in einer Richtung nicht parallel zu der Signaldurchkontaktierung erstreckt, wobei die Übertragungsleitung zum Übertragen eines elektrischen Signals zu der Signaldurchkontaktierung ausgebildet ist. Der IC-Chip kann eine Anpassungsschaltung aufweisen, die zwischen der Übertragungsleitung und der Signaldurchkontaktierung angeordnet ist.In another embodiment, an integrated circuit (IC) chip is disclosed. The IC chip may have a signal via extending through the IC chip. The IC chip may include a transmission line extending laterally within the IC chip in a direction not parallel to the signal via, wherein the transmission line is configured to transmit an electrical signal to the signal via. The IC chip may include a matching circuit disposed between the transmission line and the signal via.
In einer anderen Ausführungsform wird ein integrierter Schaltkreis (IC) offengelegt. Das IC-Package kann ein Package-Substrat und einen auf dem Package-Substrat angebrachten IC-Chip aufweisen. Der IC-Chip kann eine Signaldurchkontaktierung, die sich durch den IC-Chip erstreckt, und eine Anpassungsschaltung aufweisen, die innerhalb des IC-Chips angeordnet ist und elektrische Kommunikation zwischen der Schaltungsanordnung in dem IC-Chip und der Signaldurchkontaktierung bereitstellt.In another embodiment, an integrated circuit (IC) is disclosed. The IC package may include a package substrate and an IC chip mounted on the package substrate. The IC chip may include a signal via extending through the IC chip and a matching circuit disposed within the IC chip and providing electrical communication between the circuitry in the IC chip and the signal via.
Figurenlistelist of figures
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1 ist eine schematische Seitenschnittdarstellung eines Package mit integriertem Schaltkreis (IC) entsprechend verschiedenen Ausführungsformen. 1 FIG. 13 is a schematic side sectional view of an integrated circuit (IC) package according to various embodiments. FIG.
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2A ist eine schematische, teilweise transparente Aufsicht auf einen Teil des IC-Package aus 1. 2A is a schematic, partially transparent view of a part of the IC package 1 ,
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2B ist eine vergrößerte Ansicht des Package eines Teils aus 2A, die eine Beispiel-Anpassungsschaltung entsprechend verschiedenen Ausführungsformen zeigt. 2 B is an enlarged view of the package of a part 2A showing an example matching circuit according to various embodiments.
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2C ist ein Schaltbild, das ein Modell der Beispiel-Anpassungsschaltung aus 2B zeigt. 2C Fig. 12 is a circuit diagram illustrating a model of the example matching circuit 2 B shows.
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3A ist eine Aufsicht auf die Anpassungsschaltung, die an der Oberseite des Chips und über dem Package-Substrat gezeigt ist. 3A Figure 11 is a plan view of the matching circuit shown at the top of the chip and over the package substrate.
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3B ist eine Aufsicht auf eine Anpassungsschaltung entsprechend einer anderen Ausführungsform. 3B Fig. 10 is a plan view of a matching circuit according to another embodiment.
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3C und 3D sind Graphen, die die elektrische Leistungsfähigkeit der Anpassungsschaltung aus den 2A-3A und der Anpassungsschaltung aus der 3B zeigen. 3C and 3D are graphs showing the electrical performance of the matching circuit from the 2A-3A and the matching circuit of the 3B demonstrate.
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4A ist eine Aufsicht auf die in 3A gezeigte Anpassungsschaltung. 4A is a watch on the in 3A shown matching circuit.
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4B ist eine Aufsicht auf die in 4A gezeigte Anpassungsschaltung, wobei aber der Chip ein wenig fehlausgerichtet ist und bezüglich einer Masseebene eines Package-Substrats seitlich versetzt ist. 4B is a watch on the in 4A however, the chip is somewhat misaligned and laterally offset with respect to a ground plane of a package substrate.
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4C ist ein Graph, der die Rückflussdämpfung der Anpassungsschaltung aus den 4A-4B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. 4C is a graph showing the return loss of the matching circuit from the 4A-4B for aligned and misaligned configurations.
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4D ist ein Graph, der die Einfügungsdämpfung der Anpassungsschaltung aus den 4A-4B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. 4D FIG. 12 is a graph showing the insertion loss of the matching circuit from FIGS 4A-4B for aligned and misaligned configurations.
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5A ist eine Aufsicht auf die in 3B gezeigte Anpassungsschaltung, bei der die Anpassungsschaltung als Phantom gezeigt ist. 5A is a watch on the in 3B shown matching circuit, in which the matching circuit is shown as a phantom.
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5B ist eine Aufsicht auf die in 5A gezeigte Anpassungsschaltung, die aber ein wenig fehlausgerichtet und bezüglich der Masseebene des Package-Substrats seitlich versetzt ist. 5B is a watch on the in 5A shown matching circuit, but a little misaligned and laterally offset with respect to the ground plane of the package substrate.
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5C ist ein Graph, der die Rückflussdämpfung der Anpassungsschaltung aus den 5A-5B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. 5C is a graph showing the return loss of the matching circuit from the 5A-5B for aligned and misaligned configurations.
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5D ist ein Graph, der die Einfügungsdämpfung der Anpassungsschaltung aus den 5A-5B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. 5D FIG. 12 is a graph showing the insertion loss of the matching circuit from FIGS 5A-5B for aligned and misaligned configurations.
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6A ist eine schematische Perspektivansicht eines IC-Chips, der auf einem Package-Substrat angebracht ist, das auf einem Träger angebracht ist. 6A Fig. 10 is a schematic perspective view of an IC chip mounted on a package substrate mounted on a carrier.
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6B ist eine schematische Perspektivansicht eines Package, das auf dem Träger angebracht ist. 6B Figure 3 is a schematic perspective view of a package mounted on the carrier.
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6C ist eine schematische Perspektivansicht (transparent dargestellt), die den auf dem Package-Substrat angebrachten Chip zeigt. 6C FIG. 12 is a schematic perspective view (shown in transparent) showing the chip mounted on the package substrate. FIG.
Detaillierte BeschreibungDetailed description
Verschiedene hier offengelegte Ausführungen beziehen sich auf Hochfrequenz-IC-Chips und Packages für diese. 1 ist eine schematische Seitenschnittdarstellung eines Package 1 mit integriertem Schaltkreis (IC) entsprechend verschiedenen Ausführungsformen. Das Package 1 kann einen IC-Chip 2 aufweisen, der auf einem Package-Substrat 3 mithilfe eines Klebstoffes 8a angebracht ist. Der IC-Chip 2 kann eine Schaltungsanordnung (z. B. Übertragungsleitungen, aktive Schaltkreise usw.) an oder in der Nähe einer Oberseite des Chips 2 aufweisen. Darüber hinaus kann der Chip 2 eine Chip-Massemetallisierung 14 aufweisen, ausgebildet zum Verbinden mit dem Package-Substrat 3. In einigen Ausführungsformen können Teile der Chip-Massemetallisierung 14 zum Verbinden mit einer elektrischen Masse ausgebildet sein. Der IC-Chip 2 kann ausgebildet sein zum Tragen von Hochfrequenzsignalen (HF-Signalen) einschließlich, jedoch nicht beschränkt auf, Mikrowellen-, mm-Wellen- und cm-Wellen-Signalen. Zum Beispiel kann der IC-Chip 2 bei einer oder mehreren Frequenzen in einem Bereich von 1 Hz bis 200 GHz, bei einer oder mehreren Frequenzen in einem Bereich von 1 Hz bis 100 GHz oder bei einer oder mehreren Frequenzen in einem Bereich von 40 Hz bis 95 GHz arbeiten. In verschiedenen Ausführungsformen kann der Chip 2 einen monolithischen integrierten Mikrowellen- oder Millimeterwellen-Schaltkreis (MMIC) aufweisen. Der Chip 2 kann einen Halbleiter-Chip aufweisen, einschließlich aller geeigneten Gruppe-III-IV-Materialien. Der in 1 gezeigte Chip 2 weist zum Beispiel einen Gallium-Arsenid-Chip (GaAs-Chip) auf. In verschiedenen Ausführungsformen kann der Chip 2 einen rauscharmen Breitband-Millimeterwellen-Verstärker (LNA) aufweisen, der vollständige V- und E-Wellenleiter-Bänder aufnehmen kann.Various embodiments disclosed herein relate to high frequency IC chips and packages for these. 1 is a schematic side sectional view of a package 1 integrated circuit (IC) according to various embodiments. The package 1 can be an ic chip 2 exhibit on a package substrate 3 using an adhesive 8a is appropriate. The IC chip 2 For example, circuitry (eg, transmission lines, active circuits, etc.) may be located at or near a top of the chip 2 respectively. In addition, the chip can 2 a chip mass metallization 14 configured to connect to the package substrate 3 , In some embodiments, portions of the chip bulk metallization may 14 be designed to connect to an electrical ground. The IC chip 2 may be configured to carry high frequency (RF) signals including, but not limited to, microwave, mm-wave, and cm-wave signals. For example, the IC chip 2 at one or more frequencies in a range from 1 Hz to 200 GHz, at one or more frequencies in a range from 1 Hz to 100 GHz, or at one or more frequencies in a range from 40 Hz to 95 GHz. In various embodiments, the chip may be 2 a monolithic microwave or millimeter wave integrated circuit (MMIC). The chip 2 may comprise a semiconductor chip, including any suitable group III-IV materials. The in 1 shown chip 2 has, for example, a gallium arsenide (GaAs) chip. In various embodiments, the chip may be 2 a low-noise broadband millimeter-wave amplifier (LNA) that can accommodate full V and E waveguide bands.
Der Klebstoff 8a in 1 weist ein Epoxidharz (z. B. ein leitfähiges Epoxidharz) auf, aber jeder andere geeignete Klebstoff kann verwendet werden, wie z. B. Lot. Das Package-Substrat 3 kann jeden geeigneten Typ von Substrat aufweisen, wie z. B. ein Laminat-Substrat (z. B. eine Leiterplatte oder PCB), einen Interposer (z. B. einen Halbleiter-Interposer mit strukturiertem Metall) usw. Bondpads 7a auf einer Unterseite des Chips 2 können mit entsprechenden Bondpads 7a auf einer Oberseite des Package-Substrats 3 elektrisch verbunden oder verbondet sein. Zum Beispiel kann in der gezeigten Ausführungsform der Klebstoff 8a ein leitfähiges Material (z. B. ein leitfähiges Epoxidharz) aufweisen, das eine mechanische und elektrische Verbindung zwischen dem Chip 2 und dem Package-Substrat 3 bereitstellen kann. Darüber hinaus kann die Oberseite des Package-Substrats 3 eine Metallisierung aufweisen, die eine Substrat-Masseebene 13 definiert. Wie in 1 gezeigt, kann eine isolierende Maske 21 (z. B. eine Lötmaske) zwischen dem Chip 2 und dem Package-Substrat 3 und zwischen dem Package-Substrat 3 und dem Träger 4 aufgetragen werden, um eine Massemetallisierung elektrisch von einer Signalmetallisierung zu trennen. Zum Beispiel kann ein Teil der isolierenden Maske 21 zwischen den Pads 7a, 7b und der Massemetallisierung 13, 14 angeordnet werden.The adhesive 8a in 1 has an epoxy resin (eg, a conductive epoxy), but any other suitable adhesive may be used, such as e.g. B. Lot. The package substrate 3 may be any suitable type of substrate, such as e.g. A laminate substrate (e.g., a printed circuit board or PCB), an interposer (e.g., a patterned metal semiconductor interposer), etc. Bond pads 7a on a bottom of the chip 2 can with corresponding bondpads 7a on an upper side of the package substrate 3 be electrically connected or connected. For example, in the illustrated embodiment, the adhesive may 8a a conductive material (eg, a conductive epoxy) having a mechanical and electrical connection between the chip 2 and the package substrate 3 can provide. In addition, the top of the package substrate 3 have a metallization that is a substrate ground plane 13 Are defined. As in 1 shown, can be an insulating mask 21 (eg a solder mask) between the chip 2 and the package substrate 3 and between the package substrate 3 and the carrier 4 can be applied to electrically separate a bulk metallization from a signal metallization. For example, a part of the insulating mask 21 between the pads 7a . 7b and mass metallization 13 . 14 to be ordered.
Das Package-Substrat 3 kann mithilfe eines Klebstoffes 8b auf einer Platte oder einem Träger 4 angebracht werden. Der Klebstoff 8b kann dergleiche sein wie Klebstoff 8a oder sich von diesem unterscheiden, wie z. B. ein Epoxidharz (z. B. ein leitfähiges Epoxidharz), Lot usw. Eine Zuleitung 10 (z. B. eine Hochfrequenz- oder HF-Zuleitung) kann auf dem Träger 4 gebildet oder mit ihm verbunden werden und kann Signale zu und/oder von dem Package-Substrat 3 überführen. Eine oder mehrere Package-Substrat-Signaldurchkontaktierungen 6b können durch das Package-Substrat 3 hindurch bereitgestellt werden, um Signale zu und/oder von dem IC-Chip 2 zu überführen. Darüber hinaus kann das Package-Substrat 3 eine oder mehrere Massedurchkontaktierungen 9 aufweisen, um einen elektrischen Pfad zur Masse durch das Package-Substrat 3 hindurch bereitzustellen. Darüber hinaus kann der IC-Chip eine oder mehrere Chip-Signaldurchkontaktierungen 6a (oder heiße Durchkontaktierungen) durch den Chip 2 hindurch aufweisen, um elektrische Signale zwischen dem Package-Substrat 3 und der Schaltungsanordnung (z. B. Übertragungsleitungen, aktive Schaltkreise usw.) an oder in der Nähe der ersten oder der Oberseite des Chips 2 zu überführen, die die Vorderseite des Chips 2 mit einer aktiven Schaltungsanordnung aufweisen kann. Die Signaldurchkontaktierungen oder heißen Durchkontaktierungen 6a können Substratdurchkontaktierungen (TSVs) aufweisen, die durch den Chip 2 hindurch verlaufen.The package substrate 3 can with the help of an adhesive 8b on a plate or a carrier 4 be attached. The adhesive 8b may be the same as glue 8a or differ from this, such as. An epoxy resin (e.g., a conductive epoxy), solder, etc. A lead 10 (eg a radio frequency or RF feed) may be on the carrier 4 may be formed or connected to it and may send signals to and / or from the package substrate 3 convict. One or more package-substrate signal via holes 6b can through the package substrate 3 be provided to signals to and / or from the IC chip 2 to convict. In addition, the package substrate can 3 one or more ground vias 9 to provide an electrical path to ground through the package substrate 3 through. In addition, the IC chip can be a or a plurality of chip signal via contacts 6a (or hot vias) through the chip 2 through to electrical signals between the package substrate 3 and the circuitry (eg, transmission lines, active circuits, etc.) at or near the first or top of the chip 2 to convict the front of the chip 2 may have with an active circuit arrangement. The signal via holes or hot vias 6a may have substrate via holes (TSVs) passing through the chip 2 pass through.
Wie in 1 gezeigt, kann sich ein Signalpfad S seitlich (z. B. horizontal) entlang der Zuleitung 10 erstrecken, vertikal entlang der Durchkontaktierung 6b, seitlich entlang Bahnen oder Verbinder (nicht gezeigt) an oder in der Nähe der Oberseite des Package-Substrats 3, vertikal entlang der Durchkontaktierung 6a des Chips und seitlich entlang des IC-Chips 2. Die Störstellen im Zusammenhang mit den Richtungsänderungen von vertikal zu seitlich (oder horizontal) und die Geometrien der verschiedenen Stränge erzeugen parasitäre Effekte und somit Fehlanpassungen (z. B. Impedanz-Fehlanpassungen), die die Leistungsfähigkeit des IC-Chips herabsetzen. Zum Beispiel können die Störstellen die Betriebsbandbreite des Package 1 beträchtlich einschränken. Darüber hinaus können in einigen Anordnungen die Pads 7a, 7b (und dementsprechend die anderen Strukturen) des Chips 2 und Package-Substrats 3 während des Anbringens einer variablen fehlausgerichtet werden. In solchen Ausführungsformen kann die Fehlausrichtung zu parasitären Kapazität und/oder Induktivitätsfähigkeit führen, die die Leistungsfähgkeit des Package 1 beeinträchtigen und vor dem Anbringen nicht berechnet werden können.As in 1 As shown, a signal path S may extend laterally (eg horizontally) along the feed line 10 extend, vertically along the feedthrough 6b laterally along webs or connectors (not shown) at or near the top of the package substrate 3 , vertically along the feedthrough 6a of the chip and laterally along the IC chip 2 , The imperfections associated with the directional changes from vertical to lateral (or horizontal) and the geometries of the various strands produce parasitic effects and thus mismatches (eg, impedance mismatches) that degrade the performance of the IC chip. For example, the impurities may be the operating bandwidth of the package 1 considerably restrict. In addition, in some arrangements, the pads can 7a . 7b (and accordingly the other structures) of the chip 2 and package substrate 3 be misaligned during attachment of a variable. In such embodiments, the misalignment may result in parasitic capacitance and / or inductance capability affecting the performance of the package 1 and can not be calculated before fitting.
Dementsprechend kann in verschiedenen Ausführungsformen eine Anpassungsschaltung 5 in dem IC-Chip 2 bereitgestellt werden. In 1 kann die Anpassungsschaltung 5 innerhalb des Chips 2 an oder in der Nähe der ersten Seite des Chips 2 angeordnet werden. Die Anpassungsschaltung 5 kann in den IC-Chip mit beliebigen geeigneten Formen und Abmessungen strukturiert werden, die Fehlanpassungen und Störstellen (z. B. Impedanz-Fehlanpassungen) berücksichtigen können, die beim Übergang zwischen horizontalen oder seitlichen Leitungen an der ersten Seite des Chips 2 und der vertikal angeordneten Signaldurchkontaktierung 5a auftreten können. Die Struktur der Anpassungsschaltung 5 kann auch so geeignet konzipiert werden, dass sie andere Störstellen und Fehlanpassungen kompensiert, wie z. B. Fehlanpassungen zwischen dem Chip 2 und dem Package-Substrat 3 und/oder Fehlanpassungen zwischen dem Package-Substrat 3 und dem Träger. In einigen Ausführungsformen kann zum Beispiel eine Anpassungsschaltung 5 innerhalb eines Substrats an der Oberseite einer Substratdurchkontaktierung (oder zwischen der Substratdurchkontaktierung und der Übertragungsleitung) bereitgestellt werden. In einigen Ausführungsformen kann das Substrat das Halbleiter-Substrat des Chips 2 aufweisen, so wie es in 1 gezeigt ist. In solchen Ausführungsformen, wie oben beschrieben, kann die Anpassungsschaltung 5 Störstellen kompensieren, die an oder in der Nähe der Oberseite des Chips 2 auftreten. Darüber hinaus kann das Substrat in einigen Ausführungsformen das Package-Substrat 3 aufweisen. In solchen Ausführungsformen kann die Anpassungsschaltung 5 Störstellen kompensieren, die an oder in der Nähe der Oberseite des Package-Substrats 3 auftreten.Accordingly, in various embodiments, a matching circuit 5 in the IC chip 2 to be provided. In 1 can the matching circuit 5 within the chip 2 at or near the first side of the chip 2 to be ordered. The matching circuit 5 can be patterned into the IC chip with any suitable shapes and dimensions that can accommodate for mismatches and imperfections (eg, impedance mismatches) that occur at the transition between horizontal or lateral lines on the first side of the chip 2 and the vertically arranged signal via 5a may occur. The structure of the matching circuit 5 can also be designed to compensate for other imperfections and mismatches such as: B. mismatches between the chip 2 and the package substrate 3 and / or mismatches between the package substrate 3 and the carrier. For example, in some embodiments, a matching circuit 5 within a substrate at the top of a substrate via (or between the substrate via and the transmission line). In some embodiments, the substrate may be the semiconductor substrate of the chip 2 exhibit, as it is in 1 is shown. In such embodiments, as described above, the matching circuit 5 Compensate for impurities that are at or near the top of the chip 2 occur. In addition, in some embodiments, the substrate may be the package substrate 3 respectively. In such embodiments, the matching circuit 5 Compensate for impurities at or near the top of the package substrate 3 occur.
2A ist eine schematische, teilweise transparente Aufsicht auf einen Teil des IC-Package 1 aus 1. 2B ist eine vergrößerte Ansicht des Package 1 aus 2A, die eine Beispiel-Anpassungsschaltung 5b entsprechend verschiedenen Ausführungsformen zeigt. 2C ist ein schematisches Schaltbild, das ein elektrische Modell der Beispiel-Anpassungsschaltung aus 2B zeigt. Wie in 2A gezeigt, kann eine Vielzahl von Anpassungschaltungen 5a, 5b bereitgestellt werden. In einigen Ausführungsformen kann eine der Anpassungsschaltungen 5a entlang einer Signaleingangsleitung bereitgestellt werden und die andere Anpassungsschaltung 5b kann entlang einer Signalausgangsleitung bereitgestellt werden oder umgekehrt. Wie in 2A gezeigt, können die Anpassungsschaltungen durch eine sich seitlich erstreckende Übertragungsleitung 11 an oder in der Nähe der ersten Seite (Vorderseite in der Ausführungsform) des Chips 2 verbunden werden. Eine zusätzliche aktive Schaltungsanordnung kann ebenfalls an oder entlang der ersten Seite des Chips 2 bereitgestellt werden. Die Chip-Massemetallisierung 14 an der zweiten Seite (Rückseite in der Ausführungsform) des Chips 2 kann die Metallisierung der Masseebene 13 an der Oberseite des Package-Substrats 3 beträchtlich überlappen. Wie in den 2A-2B gezeigt, kann ein dielektrischer Spalt 15a zwischen der Chip-Massemetallisierung 14 der Chip-Masseebene und den Chip-Pads 7a bereitgestellt werden. Ähnlich kann ein dielektrischer Spalt 15b zwischen der Masseebene 13 des Package-Substrats 3 und den Substrat-Pads 7b bereitgestellt werden. Die dielektrischen Spalte 15a, 15b können eine parasitäre Kapazität und/oder Induktivität entlang des Signalpfads des Package 1 einführen. Die Anpassungsschaltungen 5a, 5b können die eingeführte parasitäre Kapazität und Induktivität so vorteilhaft kompensieren, dass die elektrische Leistungsfähigkeit und die größere Betriebsbandbreite des Package 1 beibehalten werden. 2A is a schematic, partially transparent view of a portion of the IC package 1 out 1 , 2 B is an enlarged view of the package 1 out 2A that is an example matching circuit 5b according to various embodiments shows. 2C FIG. 12 is a schematic circuit diagram illustrating an electrical model of the example matching circuit. FIG 2 B shows. As in 2A can be shown a variety of customization circuits 5a . 5b to be provided. In some embodiments, one of the matching circuits 5a along a signal input line and the other matching circuit 5b can be provided along a signal output line or vice versa. As in 2A As shown, the matching circuits may be formed by a laterally extending transmission line 11 at or near the first side (front side in the embodiment) of the chip 2 get connected. Additional active circuitry may also be on or along the first side of the chip 2 to be provided. The chip mass metallization 14 on the second side (back side in the embodiment) of the chip 2 can the metallization of the ground plane 13 at the top of the package substrate 3 overlap considerably. As in the 2A-2B shown, a dielectric gap 15a between the chip mass metallization 14 the chip ground plane and the chip pads 7a to be provided. Similarly, a dielectric gap 15b between the ground plane 13 of the package substrate 3 and the substrate pads 7b to be provided. The dielectric column 15a . 15b may have a parasitic capacitance and / or inductance along the signal path of the package 1 introduce. The matching circuits 5a . 5b For example, the introduced parasitic capacitance and inductance can compensate so favorably that the electrical performance and the greater operating bandwidth of the package 1 to be kept.
Wie in 2B gezeigt, kann die Anpassungsschaltung 5b (und auch die Schaltung 5a) eine im Allgemeinen L-förmige leitfähige Schaltung aufweisen, die in den Chip 2 strukturiert ist. Die Übertragungsleitung 11 kann elektrisch mit einem ersten Induktivitätsanpassungselement 12a der Anpassungsschaltung 5b verbunden sein. Das erste Induktivitätsanpassungselement 12a (z. B. eine erste Induktivitätsanpassungsschaltungsanordnung) kann LAnpassung des konzentrierten Äquivalenzschaltungsmodells entsprechen, das in 2C gezeigt ist, und kann zum Kompensieren von parasitären Induktivitäten ausgebildet werden, die in den Chip 2 eingeführt werden. Wie in 2B gezeigt, kann das erste Induktivitätsanpassungselement 12a eine Breite haben, die geringer als eine Breite der Übertragungsleitung 11 ist. In einigen Ausführungsformen kann zum Beispiel die Breite des ersten Induktivitätsanpassungselements 12a zwischen 10 % und 80 % oder zwischen 40 % und 65 % der Breite der Übertragungsleitung liegen. Zum Beispiel kann für eine 50-Ohm-Übertragungsleitung 11 die Breite der Übertragungsleitung in einem Bereich von 30 Mikrometer bis 40 Mikrometer (z. B. ca. 35 Mikrometer) liegen. In einer solchen Ausführungsform kann die Breite des ersten Induktivitätsanpassungselements 12a in einem Bereich von 15 Mikrometer bis 25 Mikrometer (z. B. ca. 20 Mikrometer) liegen. In verschiedenen Ausführungsformen kann das erste Induktivitätsanpassungselement 12a länger und/oder schmaler ausgeführt werden, um die Induktivität zu vergrößern.As in 2 B shown, the matching circuit 5b (and also the circuit 5a) have a generally L-shaped conductive circuit in the chip 2 is structured. The transmission line 11 can be electric with a first Induktivitätsanpassungselement 12a the matching circuit 5b be connected. The first inductance matching element 12a (eg, a first inductance matching circuitry) L adaptation correspond to the concentrated equivalence circuit model disclosed in 2C and can be designed to compensate for parasitic inductances that are present in the chip 2 be introduced. As in 2 B shown, the first inductance matching element 12a have a width that is less than a width of the transmission line 11 is. For example, in some embodiments, the width of the first inductance matching element 12a between 10% and 80% or between 40% and 65% of the transmission line width. For example, for a 50 ohm transmission line 11, the width of the transmission line may range from 30 microns to 40 microns (eg, about 35 microns). In such an embodiment, the width of the first inductance matching element 12a within a range of 15 microns to 25 microns (eg, about 20 microns). In various embodiments, the first inductance matching element 12a longer and / or narrower to increase the inductance.
Die Anpassungsschaltung 5b kann darüber hinaus ein Kapazitätsanpassungselement 12b (z. B. Kapazitätsanpassungsschaltungsanordnung) aufweisen, die zum Kompensieren parasitärer Kapazitäten ausgebildet ist, die in den Chip 2 durch z. B. die Spalte 15a und/oder 15b eingeführt wurden. Das Kapazitätsanpassungselement 12b kann CAnpassung des konzentrierten Äquivalenzschaltungsmodells entsprechen, das in 2C gezeigt ist. Wie in 2B gezeigt, kann sich das Kapazitätsanpassungselement 12b nicht parallel oder im Allgemeinen quer zu dem ersten Induktivitätsanpassungselement 12a erstrecken. Die Größe (z. B. die Fläche) des Kapazitätsanpassungselements 12b kann so gewählt werden, dass eine zusätzliche Kapazität zum Kompensieren der induzierten parasitären Effekte bereitgestellt wird. In einigen Ausführungsformen kann das Erweitern des Kapazitätsanpassungselements 12 von den Induktivitätsanpassungselementen 12a, 12c nach außen die Anpassung verbessern, da der erweiterte Teil des Elements 12b einen Teil der Masseebene 13 überlagern kann, falls der Chip 2 und das Package-Substrat 3 fehlausgerichtet sind (siehe 4A-4D unten).The matching circuit 5b In addition, a capacity adjustment element 12b (eg, capacitance matching circuitry) configured to compensate for parasitic capacitances entering the chip 2 by z. For example, the column 15a and or 15b were introduced. The capacity adjustment element 12b can C adaptation correspond to the concentrated equivalence circuit model disclosed in 2C is shown. As in 2 B shown, can the capacity adjustment element 12b not parallel or generally transverse to the first inductance matching element 12a extend. The size (for example, the area) of the capacity adjustment item 12b may be chosen to provide additional capacity to compensate for the induced parasitic effects. In some embodiments, expanding the capacity adjustment element 12 from the inductance matching elements 12a . 12c to improve the adaptation to the outside, as the extended part of the element 12b a part of the ground plane 13 can overlay if the chip 2 and the package substrate 3 are misaligned (see 4A-4D below).
Die Anpassungsschaltung 5b kann darüber hinaus ein zweites Induktivitätsanpassungselement 12c (z. B. eine zweite Induktivitätsanpassungsschaltungsanordnung) aufweisen, das sich von dem ersten Induktivitätsanpassungselement 12a und dem Kapazitätsanpassungselement 12b erstreckt und mit diesen verbunden ist. Das Kapazitätsanpassungselement 12b kann sich, wie gezeigt, als ein Stichleitungsmerkmal von einem Teil des zweiten Induktivitätsanpassungselements 12c erstrecken, das LZuleitung des konzentrierten Äquivalenzschaltungsmodells entsprechen kann, das in 2C gezeigt ist. Genau wie bei dem ersten Induktivitätsanpassungselement 12a kann die Breite und/oder Länge des zweiten Induktivitätsanpassungselements 12c zum Kompensieren von parasitären Induktivitäten und Reduzieren von Störstellen ausgebildet werden. Die Signaldurchkontaktierungen 6a können mit dem zweiten Induktivitätsanpassungselement 12c verbunden sein und sich von diesem nach unten erstrecken und können das Signal vertikal durch Chip 2 hindurch auf die zweite Seite (z. B. die Rückseite) des Chips 2 übertragen. Die Induktivität der Chip-Signaldurchkontaktierungen 6a ist in 2C als LHeiße_DK modelliert. Die Pads 7a und/oder 7b können eine Induktivität LPad und eine Kapazität CPad einführen, wie in 2C gezeigt. Die Durchkontaktierungen 6b in dem Package-Substrat 3 können die Signale zum Träger 4 überführen.The matching circuit 5b may also have a second inductance matching element 12c (eg, second inductance matching circuitry) extending from the first inductance matching element 12a and the capacity adjustment element 12b extends and is connected to these. The capacity adjustment element 12b may, as shown, be a stub feature of a portion of the second inductance matching element 12c extend that L supply line may correspond to the concentrated equivalence circuit model disclosed in 2C is shown. Just like the first inductance matching element 12a may be the width and / or length of the second inductance matching element 12c to compensate for parasitic inductances and reduce impurities. The signal via contacts 6a can with the second inductance matching element 12c be connected and extend downwards from this and can signal vertically by chip 2 through to the second side (eg the back) of the chip 2 transfer. The inductance of the chip signal via contacts 6a is in 2C as L Hot_DK modeled. The pads 7a and or 7b can have an inductance L pad and a capacity C pad introduce as in 2C shown. The vias 6b in the package substrate 3 can send the signals to the carrier 4 convict.
Die in den 2A-2C gezeigte Ausführungsform kann vorteilhaft die Leistungsfähigkeit des Package 1 verbessern oder beibehalten, wenn Störstellen, wie elektrische Horizontal-zu-Vertikal-Übergänge und umgekehrt, wie oben erläutert, bereitgestellt werden. In verschiedenen Ausführungsformen kann der IC-Chip 2 zum Arbeiten mit einer 3 dB-Bandbreite in einem Bereich von 175 GHz bis 225 GHz ausgebildet werden. In einigen Ausführungsformen kann eine Einfügungsdämpfung (bzw. ein Insertion Loss) zwischen der Signaldurchkontaktierung 6a und dem Package-Substrat 3 kleiner als ca. 1 dB von DC bis 90 GHz sein, z. B. kleiner als ca. 0,5 dB von DC bis 90 GHz. In einigen Ausführungsformen kann eine Rückflussdämpfung (bzw. ein Return Loss) zwischen der Signaldurchkontaktierung 6a und dem Package-Substrat 3 größer als ca. 10 dB von DC bis 90 GHz sein.The in the 2A-2C The embodiment shown can advantageously improve the performance of the package 1 Improve or maintain when impurities, such as electrical horizontal-to-vertical transitions and vice versa, as explained above, are provided. In various embodiments, the IC chip 2 be designed to work with a 3 dB bandwidth in a range of 175 GHz to 225 GHz. In some embodiments, insertion loss may occur between the signal via 6a and the package substrate 3 less than about 1 dB from DC to 90 GHz, e.g. B. less than about 0.5 dB from DC to 90 GHz. In some embodiments, a return loss (or a return loss) between the signal via 6a and the package substrate 3 greater than about 10 dB from DC to 90 GHz.
3A ist eine Aufsicht auf eine Anpassungsschaltung 5, die an der Oberseite des Chips 2 gezeigt wird und das Package-Substrat 3 überlagert. Die Anpassungsschaltung 5 ist der Anpassungsschaltung 5b aus den 2A-2B ähnlich. 3B ist eine Aufsicht auf eine Anpassungsschaltung 5 entsprechend einer anderen Ausführungsform. Genau wie bei der Ausführungsform aus den 2A-3A kann die Anpassungsschaltung 5 aus 3B ein erstes Induktivitätsanpassungselement 12a, ein Kapazitätsanpassungselement 12b und ein zweites Induktivitätsanpassungselement 12c aufweisen. Darüber hinaus kann sich das Kapazitätsanpassungselement 12b wie in den 2A-3A nicht parallel zu dem ersten und zweiten Induktivitätsanpassungselement 12a, 12c erstrecken. Im Gegensatz zu der Ausführungsform aus den 2A-3A kann das Kapazitätsanpassungselement 12b aus 3B jedoch in Reihe zwischen dem zweiten Induktivitätsanpassungselement 12c und dem ersten Induktivitätsanpassungselement 12a in Form eines aufgeweiteten Abschnitts angeordnet sein. In der gezeigten Ausführungsform kann zum Beispiel das Kapazitätsanpassungselement 12b bei Betrachtung in der Aufsicht eine polygonal (z. B. vierseitige) aufgeweitete Form aufweisen. Das Kapazitätsanpassungselement 12b kann eine im Allgemeinen trapezförmige aufgeweitete Form in 3B aufweisen. Das Kapazitätsanpassungselement 12b kann bei einem ersten Bereich 28a in der Nähe des ersten Induktivitätsanpassungselements 12a breiter sein und kann sich nach innen entlang eines zweiten Bereichs 28b näher an dem zweiten Induktivitätsanpassungselements 12c verjüngen (z. B. schmaler werden). Aufgrund der aufgeweiteten Form des Kapazitätsanpassungselements 12b aus 3B beeinflusst der Grad der Überlappung dieses Abschnitts mit der Masseebene 13 des Package-Substrats 3 darunter die Kapazität der Anpassungsschaltung und kompensiert dadurch automatisch eine variable parasitäre Kapazität, die durch variable Grade einer Fehlausrichtung beim Anbringen eingeführt wird. 3A is a plan view of a matching circuit 5 at the top of the chip 2 and the package substrate 3 superimposed. The matching circuit 5 is the matching circuit 5b from the 2A-2B similar. 3B is a plan view of a matching circuit 5 according to another embodiment. Just as in the embodiment of the 2A-3A can the matching circuit 5 out 3B a first inductance matching element 12a , a capacity adjustment element 12b and a second inductance matching element 12c respectively. In addition, the capacity adjustment element may become 12b like in the 2A-3A not parallel to the first and second inductance matching elements 12a . 12c extend. In contrast to the embodiment of the 2A-3A can be the capacity adjustment item 12b out 3B but in series between the second Induktivitätsanpassungselement 12c and the first inductance matching element 12a be arranged in the form of a widened portion. For example, in the embodiment shown, the capacity adjustment element 12b when viewed in plan view, have a polygonal (eg, quadrilateral) expanded shape. The capacity adjustment element 12b can be a generally trapezoidal expanded shape in 3B respectively. The capacity adjustment element 12b can be at a first area 28a near the first inductance matching element 12a can be wider and can move inward along a second area 28b closer to the second inductance matching element 12c rejuvenate (eg, become narrower). Due to the expanded shape of the capacity adjustment element 12b out 3B affects the degree of overlap of this section with the ground plane 13 of the package substrate 3 including the capacitance of the matching circuit, thereby automatically compensating for variable parasitic capacitance introduced by variable degrees of misalignment during mounting.
3C und 3D sind Kurven, die die elektrische Leistungsfähigkeit der Anpassungsschaltung 5 aus den 2A-3A (angegeben in der Legende) und der Anpassungsschaltung 5 aus der 3B (angegeben in der Legende) zeigen. Zum Beispiel vergleicht 3C die Rückflussdämpfung im Zusammenhang mit der Anpassungsschaltung 5 aus 3A mit der Anpassungsschaltung 5 aus 3B. 3D vergleicht die Einfügungsdämpfung im Zusammenhang mit der Anpassungsschaltung aus 3A mit der Anpassungsschaltung 5 aus 3B. Wie in den 3C und 3D gezeigt, kann die Anpassungsschaltung 5 aus 3B im Vergleich mit der Anpassungsschaltung 5 aus 3A Hochfrequenzverluste reduzieren und Versatzempfindlichkeiten reduzieren. 3C and 3D are curves that represent the electrical performance of the matching circuit 5 from the 2A-3A (indicated in the legend) and the matching circuit 5 from the 3B (indicated in the legend) show. For example, compare 3C the return loss associated with the matching circuit 5 out 3A with the matching circuit 5 out 3B , 3D compares the insertion loss associated with the matching circuit 3A with the matching circuit 5 out 3B , As in the 3C and 3D shown, the matching circuit 5 out 3B in comparison with the matching circuit 5 out 3A Reduce high frequency losses and reduce skew sensitivity.
4A ist eine Aufsicht auf die in 3A gezeigte Anpassungsschaltung 5. 4B ist eine Aufsicht auf die in 4A gezeigte Anpassungsschaltung 5, die aber bezüglich der Masseebene 13 des Package-Substrats 3 seitlich versetzt ist (z. B. seitlich um 20 Mikrometer versetzt ist). Solch ein seitlicher Versatz kann das Ergebnis einer Fehlausrichtung sein, die auftritt, wenn der Chip 2 auf dem Package-Substrat 3 angebracht wird. Die Fehlausrichtung kann eine Veränderung der Kapazität hervorrufen, da ein Teil der Anpassungsschaltung 5 aus den 4B (z. B. das Kapazitätsanpassungselement 12b) die Masseebene 13 des Package-Substrats 3 überlagern kann. 4C ist ein Graph, der die Rückflussdämpfung der Anpassungsschaltung 5 aus den 4A-4B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. 4D ist ein Graph, der die Einfügungsdämpfung der Anpassungsschaltung 5 aus den 4A-4B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. Wie in den 4C (Rückflussdämpfung) und 4D (Einfügungsdämpfung) gezeigt, kann die Leistungsfähigkeit der Anpassungsschaltung 5 (z. B. die Einfügungs- und die Rückflussdämpfung) herabgesetzt werden, wenn der Chip 2 bezüglich des Package-Substrats 3 fehlausgerichtet ist. Wenn zum Beispiel der Chip 2, wie in 4B gezeigt, nach rechts versetzt ist, oder nach links, kann sich die Gesamtkapazität zwischen dem Chip 2 und dem Package-Substrat 3 ändern. Deshalb kann die Anpassungsschaltung 5 aus den 4A-4B empfindlich für Fehlausrichtungen zwischen dem Chip 2 und dem Package-Substrat 3 sein. 4A is a watch on the in 3A shown matching circuit 5 , 4B is a watch on the in 4A shown matching circuit 5 , but with respect to the ground plane 13 of the package substrate 3 is laterally offset (eg laterally offset by 20 microns). Such a lateral offset can be the result of misalignment that occurs when the chip 2 on the package substrate 3 is attached. The misalignment can cause a change in capacitance as part of the matching circuit 5 from the 4B (eg the capacity adjustment element 12b) the ground plane 13 of the package substrate 3 can overlay. 4C is a graph showing the return loss of the matching circuit 5 from the 4A-4B for aligned and misaligned configurations. 4D is a graph showing the insertion loss of the matching circuit 5 from the 4A-4B for aligned and misaligned configurations. As in the 4C (Return loss) and 4D (insertion loss), the performance of the matching circuit 5 (eg, insertion and return loss) are reduced when the chip 2 with respect to the package substrate 3 is misaligned. If, for example, the chip 2 , as in 4B shown, offset to the right, or to the left, can reduce the total capacitance between the chip 2 and the package substrate 3 to change. Therefore, the matching circuit 5 from the 4A-4B sensitive to misalignment between the chip 2 and the package substrate 3 his.
5A ist eine Aufsicht auf die in 3B gezeigte Anpassungsschaltung 5. 5B ist eine Aufsicht auf die in 5A gezeigte Anpassungsschaltung 5, die aber bezüglich der Masseebene 13 des Package-Substrats 3 seitlich versetzt ist (z. B. seitlich um 20 Mikrometer versetzt). 5C ist ein Graph, der die Rückflussdämpfung der Anpassungsschaltung 5 aus den 5A-5B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. 5D ist ein Graph, der die Einfügungsdämpfung der Anpassungsschaltung 5 aus den 5A-5B für ausgerichtete und fehlausgerichtete Konfigurationen zeigt. In der Ausführungsform aus den 5A-5B kann die aufgeweitete Geometrie des Kapazitätsanpassungselements 12b die Empfindlichkeit der Anpassungsschaltung 5 für Fehlausrichtungen des Chips 2 relativ zu dem Package-Substrat 3 im Vergleich zu der Ausführungsform aus den 4A-4B reduzieren. Zum Beispiel kann die gewinkelte oder aufgeweitete Form des Kapazitätsanpassungselements 12b allmählich oder kontinuierlich jegliche seitlichen Fehlausrichtungen kompensieren, um die Variabilität der Kapazität zwischen dem Chip 2 und dem Package-Substrat 3 zu reduzieren. Ein Vergleich der Rückflussdämpfungen aus den 4C und 5C zeigt, dass bei einer Beispiel-Betriebsfrequenz von ca. 90 GHz die Anpassungsschaltung 5 aus den 5A-5B Betriebsdämpfungen von weniger als -10 dB beibehält, während die Anpassungsschaltung 5 aus den 4A-4B höhere Rückflussdämpfungen aufweist. Ähnlich zeigt ein Vergleich der Einfügungsdämpfungen aus den 4D und 5D, dass eine Verschiebung von 20 Mikrometer bei ca. 90 GHz zu einer Änderung der Einfügungsdämpfung für die Anpassungsschaltung 5 aus den 5A-5B führt, die geringer ist als 0,2 dB. Demgegenüber führt, wie in 4D gezeigt, eine Verschiebung von 20 Mikrometer bei ca. 90 GHz zu einer Änderung der Einfügungsdämpfung für die Anpassungsschaltung 5 aus den 4A-4B, die größer als 0,2 dB (z. B. ca. 0,5 dB) ist. 5A is a watch on the in 3B shown matching circuit 5 , 5B is a watch on the in 5A shown matching circuit 5 , but with respect to the ground plane 13 of the package substrate 3 offset laterally (eg laterally offset by 20 microns). 5C is a graph showing the return loss of the matching circuit 5 from the 5A-5B for aligned and misaligned configurations. 5D is a graph showing the insertion loss of the matching circuit 5 from the 5A-5B for aligned and misaligned configurations. In the embodiment of the 5A-5B may be the expanded geometry of the capacity adjustment element 12b the sensitivity of the matching circuit 5 for misalignment of the chip 2 relative to the package substrate 3 compared to the embodiment of the 4A-4B to reduce. For example, the angled or flared shape of the capacity adjustment element 12b gradually or continuously compensate for any lateral misalignment to the variability of the capacitance between the chip 2 and the package substrate 3 to reduce. A comparison of the return losses from the 4C and 5C shows that at an example operating frequency of about 90 GHz the matching circuit 5 from the 5A-5B Operating losses of less than -10 dB maintains while the matching circuit 5 from the 4A-4B has higher return losses. Similarly, a comparison of insertion losses from FIGS 4D and 5D in that a shift of 20 microns at about 90 GHz results in a change in the insertion loss for the matching circuit 5 from the 5A-5B which is less than 0.2 dB. In contrast, as in 4D shown a shift of 20 microns at about 90 GHz to a change in the insertion loss for the matching circuit 5 from the 4A-4B that is greater than 0.2 dB (eg, about 0.5 dB).
6A ist eine schematische Perspektivansicht des IC-Chips 2, der auf dem Package-Substrat 3 angebracht ist, das auf einem Träger 4 angebracht ist, der eine Sondenplatte aufweist. 6B ist eine schematische Perspektivansicht des Package 1, das auf dem Träger 4 angebracht ist. In der Ausführungsform aus 6B kann ein Deckel 22 an dem Package-Substrat 3 über dem Chip 2 angebracht werden. Durch den Deckel 22 und das Package-Substrat 3 kann ein Lufthohlraum definiert werden. 6C ist eine schematische Perspektivansicht (transparent dargestellt), die den auf dem Package-Substrat 3 angebrachten Chip 2 zeigt. 6A is a schematic perspective view of the IC chip 2 standing on the package substrate 3 that is mounted on a support 4 attached, which has a probe plate. 6B is a schematic perspective view of the package 1 , the on the carrier 4 is appropriate. In the embodiment of 6B can a lid 22 on the package substrate 3 over the chip 2 be attached. Through the lid 22 and the package substrate 3 an air cavity can be defined. 6C Figure 3 is a schematic perspective view (shown in transparent) of the package substrate 3 attached chip 2 shows.
Ein Chip mit integriertem Schaltkreis (IC) wird offengelegt. Der IC-Chip kann eine Signaldurchkontaktierung aufweisen, die sich durch den IC-Chip erstreckt. Der IC-Chip kann eine Übertragungsleitung aufweisen, die sich seitlich innerhalb des IC-Chips in einer Richtung nicht parallel zu der Signaldurchkontaktierung erstreckt, wobei die Übertragungsleitung zum Übertragen eines elektrischen Signals zu der Signaldurchkontaktierung ausgebildet ist. Der IC-Chip kann eine Anpassungsschaltung aufweisen, die zwischen der Übertragungsleitung und der Signaldurchkontaktierung angeordnet ist. Die Anpassungsschaltung kann eine Induktivitäts- und Kapazitätsanpassungsschaltung aufweisen, um eine parasitäre Induktivität und Kapazität zu kompensieren, die durch den Übergang von dem IC-Chip zu einem unterliegenden Träger eingeführt werden.
Obwohl diese Erfindung durch bestimmte Ausführungsformen beschrieben wurde, fallen auch andere Ausführungsformen, die Fachleuten mit durchschnittlichem Wissen einleuchten, einschließlich Ausführungsformen, die nicht alle der hier dargelegten Merkmale und Vorteile bereitstellen, in den Schutzumfang dieser Erfindung. Darüber hinaus können die verschiedenen Ausführungsformen, die oben beschrieben sind, zur Bereitstellung weiterer Ausführungsformen miteinander kombiniert werden. Zusätzlich können bestimmte Merkmale, die im Kontext einer Ausführungsform gezeigt sind, auch in andere Ausführungsformen einbezogen werden. Dementsprechend wird der Schutzumfang der vorliegenden Erfindung nur durch Bezugnahme auf die beigefügten Ansprüche definiert.An integrated circuit (IC) chip is exposed. The IC chip may have a signal via extending through the IC chip. The IC chip may include a transmission line extending laterally within the IC chip in a direction not parallel to the signal via, wherein the transmission line is configured to transmit an electrical signal to the signal via. The IC chip may include a matching circuit disposed between the transmission line and the signal via. The matching circuit may include an inductance and capacitance matching circuit to compensate for parasitic inductance and capacitance introduced by the transition from the IC chip to an underlying substrate.
While this invention has been described in terms of particular embodiments, other embodiments that may readily occur to those of ordinary skill in the art, including embodiments that do not provide all of the features and advantages set forth herein, are within the scope of this invention. Moreover, the various embodiments described above may be combined to provide further embodiments. In addition, certain features shown in the context of one embodiment may also be incorporated into other embodiments. Accordingly, the scope of the present invention is defined only by reference to the appended claims.
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Zitierte PatentliteraturCited patent literature
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US 62679616 [0001]US 62679616 [0001]
