DE102019112545A1 - Semiconductor component and method for its production - Google Patents

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Chao-Ching Cheng
Hung-Li Chiang
Tzu-Chiang CHEN
I-Sheng Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Bei einem Verfahren zum Herstellen einer Halbleitervorrichtung wird eine Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinandergestapelt werden, über einer unteren Finnenstruktur hergestellt. Über der Finnenstruktur wird eine Opfergatestruktur mit Seitenwand-Abstandshaltern hergestellt. Ein Source-/Drain-Bereich der Finnenstruktur, der nicht von der Opfergatestruktur bedeckt ist, wird entfernt. Die zweiten Halbleiterschichten werden seitlich ausgespart. An seitlichen Enden der ausgesparten zweiten Halbleiterschichten werden dielektrische Innen-Abstandshalter hergestellt. Die ersten Halbleiterschichten werden seitlich ausgespart. Eine Source-/Drain-Epitaxialschicht wird so hergestellt, dass sie seitliche Enden der ausgesparten ersten Halbleiterschichten kontaktiert. Die zweiten Halbleiterschichten werden entfernt, sodass die ersten Halbleiterschichten in einem Kanalbereich freigelegt werden. Um die ersten Halbleiterschichten wird eine Gatestruktur hergestellt.In a method for manufacturing a semiconductor device, a fin structure in which first semiconductor layers and second semiconductor layers are alternately stacked on one another is produced over a lower fin structure. A sacrificial gate structure with sidewall spacers is made over the fin structure. A source / drain region of the fin structure that is not covered by the sacrificial gate structure is removed. The second semiconductor layers are left out laterally. Dielectric inner spacers are produced at the lateral ends of the recessed second semiconductor layers. The first semiconductor layers are cut out laterally. A source / drain epitaxial layer is fabricated to contact lateral ends of the recessed first semiconductor layers. The second semiconductor layers are removed, so that the first semiconductor layers are exposed in a channel region. A gate structure is produced around the first semiconductor layers.

Description

Verwandte AnmeldungRelated registration

Die vorliegende Anmeldung beansprucht die Priorität der am 31. Juli 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/712.868, die durch Bezugnahme aufgenommen ist.The present application claims priority from U.S. Provisional Application No. 62 / 712,868, filed on July 31, 2018, which is incorporated by reference.

Hintergrund der ErfindungBackground of the Invention

Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Entwurfsprobleme zur Entwicklung von dreidimensionalen Entwürfen geführt, wie etwa von Multi-Gate-Feldeffekttransistoren (Multi-Gate-FETs), die Finnen-Feldeffekttransistoren (FinFETs) und Gate-all-around-FETs (GAA-FETs) umfassen. Bei einem FinFET ist eine Gate-Elektrode benachbart zu drei Seitenflächen eines Kanalbereichs angeordnet, wobei eine dielektrische Gateschicht dazwischen geschichtet ist. Da die Gatestruktur die Finne auf drei Seiten umschließt, hat der Transistor im Wesentlichen drei Gates, die den Strom durch den Finnen- oder Kanalbereich steuern. Leider ist die vierte Seite, der untere Teil des Kanals, von der Gate-Elektrode weit entfernt, und sie lässt sich daher mit den Gates schlecht steuern. Im Gegensatz dazu sind bei einem GAA-FET alle Seitenflächen des Kanalbereichs von der Gate-Elektrode umschlossen, was eine vollständigere Verarmung in dem Kanalbereich ermöglicht und zu geringeren Kurzkanaleffekten auf Grund einer stärkeren Vorschwellwert-Stromschwankung (sub-threshold current swing; SS) und einer geringeren Drain-induzierten Barrierenabsenkung (drain-induced barrier lowering; DIBL) führt. Wenn die Transistor-Abmessungen weiter bis in den Bereich der Sub-10-15-nm-Technologieknoten verkleinert werden, sind weitere Verbesserungen des GAA-FET erforderlich.As the semiconductor industry has advanced to the level of nanometer technology process nodes in the pursuit of higher device density, higher performance, and lower cost, challenges from manufacturing and design problems have led to the development of three-dimensional designs, such as multi-gate field effect transistors (Multi-gate FETs), which include fin field effect transistors (FinFETs) and gate all-around FETs (GAA-FETs). In a FinFET, a gate electrode is arranged adjacent to three side faces of a channel region, with a dielectric gate layer being sandwiched between them. Since the gate structure encloses the fin on three sides, the transistor essentially has three gates that control the current through the fin or channel region. Unfortunately, the fourth side, the lower part of the channel, is far from the gate electrode and is therefore difficult to control with the gates. In contrast, in a GAA-FET, all side surfaces of the channel area are enclosed by the gate electrode, which enables more complete depletion in the channel area and less short-channel effects due to a greater sub-threshold current swing (SS) and one leads to a lower drain-induced barrier lowering (DIBL). If the transistor dimensions are further reduced down to the sub-10-15 nm technology node range, further improvements to the GAA-FET are required.

Figurenlistelist of figures

Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

  • Die 1A bis 1D zeigen verschiedene Darstellungen eines GAA-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 2A bis 2D zeigen verschiedene Darstellungen eines GAA-FET-Bauelements gemäß weiteren Ausführungsformen der vorliegenden Erfindung.
  • 3 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 5 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 6 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 7 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 8 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 9 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 10 zeigt eine Darstellung einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 11A und 11B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 12A und 12B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 13A und 13B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 14A und 14B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 15A und 15B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 16A und 16B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 17A und 17B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 18A und 18B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 19A und 19B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 20A und 20B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 21A und 21B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 22A und 22B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 23A und 23B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 24A und 24B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 25A und 25B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 26A und 26B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 27A und 27B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 28A und 28B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 29A und 29B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 30A und 30B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Die 31A und 31B zeigen Darstellungen einer von mehreren Stufen eines Herstellungsprozessablaufs für ein GAA-FET-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
The present invention can best be understood from the following detailed description when taken in conjunction with the accompanying drawings. It should be noted that, in accordance with normal industry practice, various elements are not drawn to scale and are only used for explanation. Rather, for the sake of clarity of the discussion, the dimensions of the various elements can be enlarged or reduced as desired.
  • The 1A to 1D show various representations of a GAA-FET component according to an embodiment of the present invention.
  • The 2A to 2D show various representations of a GAA-FET component according to further embodiments of the present invention.
  • 3 shows an illustration of one of several stages of a manufacturing process flow for an ATM FET Component according to an embodiment of the present invention.
  • 4 shows an illustration of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • 5 shows an illustration of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • 6 shows an illustration of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • 7 shows an illustration of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • 8th shows an illustration of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • 9 shows an illustration of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • 10 shows an illustration of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 11A and 11B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 12A and 12B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 13A and 13B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 14A and 14B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 15A and 15B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 16A and 16B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 17A and 17B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 18A and 18B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 19A and 19B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 20A and 20B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 21A and 21B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to an embodiment of the present invention.
  • The 22A and 22B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 23A and 23B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 24A and 24B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 25A and 25B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 26A and 26B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 27A and 27B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 28A and 28B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 29A and 29B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 30A and 30B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.
  • The 31A and 31B show illustrations of one of several stages of a manufacturing process flow for a GAA-FET component according to a further embodiment of the present invention.

Detaillierte BeschreibungDetailed description

Es dürfte klar sein, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.It should be understood that the description below provides many different embodiments or examples for implementing various features of the invention. Specific examples of components and arrangements are described below to simplify the present invention. These are of course only examples and are not intended to be limiting. For example, element dimensions are not limited to the specified range or values, but may depend on process conditions and / or desired properties of the component. In addition, the manufacture of a first member above or on a second member in the description below may include embodiments in which the first and second members are made in direct contact, and may also include embodiments in which additional members are between the first and the second members second element can be made so that the first and second elements are not in direct contact are. For the sake of simplicity and clarity, different elements can be drawn arbitrarily on different scales.

Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten. In der vorliegenden Erfindung bedeutet die Wendung „ein Element aus der Gruppe A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, wenn nicht anders angegeben.In addition, spatially relative terms such as "below", "below", "lower (r)" / "lower", "above", "upper" / "upper" and the like can be used for simple purposes Description of the relationship of an element or structure to one or more other elements or structures shown in the figures. In addition to the orientation shown in the figures, the spatially relative terms are intended to include other orientations of the device in use or in operation. The device can be oriented differently (rotated 90 degrees or in a different orientation), and the spatially relative descriptors used here can also be interpreted accordingly. In addition, the term "made from" can mean either "indicates" or "consists of". In the present invention, the phrase means "one element from the group A . B and C "" A . B and or C "( A . B . C . A and B . A and C . B and C , or A . B and C ) and does not mean an element of A , an element of B and an element of C , unless otherwise stated.

Bei den folgenden Ausführungsformen können Materialien, Konfigurationen, Abmessungen, Schritte und/oder Prozesse bei einer Ausführungsform auch bei einer anderen Ausführungsform verwendet werden, wenn nicht anders angegeben, und ihre detaillierte Erläuterung kann entfallen.In the following embodiments, materials, configurations, dimensions, steps and / or processes in one embodiment can be used in another embodiment, unless otherwise stated, and their detailed explanation can be omitted.

In den letzten 10 Jahren sind Kanal-Materialien mit hoher Trägerbeweglichkeit und Bauelement-Architekturen untersucht worden, um die Lebensdauer gemäß dem Mooreschen Gesetz zu verlängern. Reines Ge und SiGe mit einer hohen Ge-Konzentration sind auf Grund ihrer höheren Löcher- und Elektronen-Eigenbeweglichkeit aussichtsreiche Kandidaten für diese Materialien. Für eine wohltemperierte Bauelement-Skalierung von Lg < 12 nm werden Nanodraht- und Nanoschichtstrukturen verwendet, um eine bessere Kurzkanalkontrolle zu ermöglichen. Daher werden Ge- oder SiGe-Nanodraht-Bauelemente als potentielle und aussichtsreiche Kandidaten für weiter verkleinerte Logikbauelement-Anwendungen angesehen. Für eine bessere Ge-Nanodraht-Bauelementleistung sind mehrere Probleme zu lösen, zum Beispiel (1) hohe Grenzflächenzustandsdichte (Dit) unter Gate-Seitenwand-Abstandshaltern und (2) hoher Bauelement-Leckstrom auf Grund eines geringen Bandabstands von Ge (0,66 eV) im Vergleich zu Si (1,2 eV).In the past 10 years, channel materials with high carrier mobility and component architectures have been investigated in order to extend the service life according to Moore's law. Pure Ge and SiGe with a high Ge concentration are promising candidates for these materials due to their higher hole and electron mobility. For a well-tempered device scaling of Lg <12 nm, nanowire and nano-layer structures are used to enable better short-channel control. Therefore, Ge or SiGe nanowire devices are viewed as potential and promising candidates for further downsized logic device applications. There are several problems to be solved for better Ge nanowire device performance, for example (1) high interface state density (Dit) under gate sidewall spacers and (2) high device leakage current due to a small band gap of Ge (0.66 eV) ) compared to Si (1.2 eV).

In der vorliegenden Erfindung werden eine Bauelementstruktur und ein Verfahren zu deren Herstellung bereitgestellt, um die vorgenannten Probleme zu lösen.In the present invention, a device structure and a method of manufacturing the same are provided to solve the above problems.

Die 1A bis 1D zeigen verschiedene Darstellungen eines GAA-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 1A zeigt eine Schnittansicht entlang der x-Richtung, in der eine Finnenstruktur und Kanäle (Nanodrähte) verlaufen. Die 1B bis 1D sind Schnittansichten entlang der y-Richtung, in der eine Gate-Elektrode verläuft. 1B ist eine Schnittansicht, die der Linie A - A' von 1A entspricht und die Mitte der Kanäle schneidet. 1C ist eine Schnittansicht, die der Linie B - B' von 1A entspricht und die Mitte eines Gate-Seitenwand-Abstandshalters schneidet. 1D ist eine Schnittansicht, die der Linie C - C' von 1A entspricht und eine Source-/Drain-Epitaxialschicht schneidet. Bei einigen Ausführungsformen ist der GAA-FET ein n-Kanal-FET.The 1A to 1D show various representations of a GAA-FET component according to an embodiment of the present invention. 1A shows a sectional view along the x direction in which a fin structure and channels (nanowires) run. The 1B to 1D are sectional views along the y-direction in which a gate electrode extends. 1B is a sectional view of the line A - A ' of 1A corresponds and intersects the center of the channels. 1C is a sectional view of the line B - B ' of 1A corresponds and intersects the center of a gate sidewall spacer. 1D is a sectional view of the line C - C ' of 1A corresponds and intersects a source / drain epitaxial layer. In some embodiments, the GAA FET is an n-channel FET.

Wie in den 1A bis 1D gezeigt ist, ist eine untere Finnenstruktur 11 über einem Substrat 10 angeordnet. Eine Mehrzahl von Halbleiterdrähten 20 als Kanäle ist vertikal über der unteren Finnenstruktur 11 angeordnet. In den 1A und 1B sind zwar fünf Halbleiterdrähte 20 dargestellt, aber die Anzahl von vertikal angeordneten Halbleiterdrähten 20 ist nicht auf fünf beschränkt, und sie kann nur 1 oder bis zu 15 - 20 betragen. Bei einigen Ausführungsformen bestehen die Halbleiterdrähte 20 aus Si1-xGex, wobei x gleich oder größer als etwa 0,5 ist, oder aus Ge (x = 1,0). Bei einigen Ausführungsformen sind ein oder mehrere Finnen-Deckschichten 35 auf Seitenflächen der unteren Finnenstruktur 11 angeordnet. Bei bestimmten Ausführungsformen umfassen die Finnen-Deckschichten 35 eine erste Finnen-Deckschicht 35A, die in Kontakt mit der unteren Finnenstruktur 11 angeordnet ist, und eine zweite Finnen-Deckschicht 35B, die aus einem anderen Material als die erste Finnen-Deckschicht 35A besteht und über dieser angeordnet ist. Bei einigen Ausführungsformen umfasst zumindest der oberste Teil der unteren Finnenstruktur 11 eine Schicht, die aus SiGe besteht.As in the 1A to 1D is shown is a lower fin structure 11 over a substrate 10 arranged. A variety of semiconductor wires 20 as channels is vertical over the lower fin structure 11 arranged. In the 1A and 1B are five semiconductor wires 20 shown, but the number of vertically arranged semiconductor wires 20 is not limited to five, and it can only 1 or up to 15 - 20 be. In some embodiments, the semiconductor wires are made 20 from Si 1-x Ge x , where x is equal to or greater than about 0.5, or from Ge (x = 1.0). In some embodiments, one or more fin facings are 35 on side surfaces of the lower fin structure 11 arranged. In certain embodiments, the fin cover layers include 35 a first Finn top layer 35A that are in contact with the lower fin structure 11 is arranged, and a second fin cover layer 35B made of a different material than the first fin top layer 35A exists and is arranged above this. In some embodiments, at least the uppermost part of the lower fin structure comprises 11 a layer consisting of SiGe.

Eine Gatestruktur 100 weist eine dielektrische Gateschicht 104, die die Halbleiterdrähte 20 umschließt, und eine Gate-Elektrodenschicht 108 auf, die über der dielektrischen Gateschicht 104 angeordnet ist. Bei einigen Ausführungsformen ist eine Grenzflächenschicht 102 zwischen der dielektrischen Gateschicht 104 und den Halbleiterdrähten 20 angeordnet. Bei einigen Ausführungsformen sind eine oder mehrere Austrittsarbeits-Einstellschichten 106 zwischen der Gate-Elektrodenschicht 108 und der dielektrischen Gateschicht 104 angeordnet. Bei einigen Ausführungsformen ist die Gate-Elektrodenschicht 108 nicht zwischen den Halbleiterdrähten 20 angeordnet, und die Austrittsarbeits-Einstellschicht 106 füllt Spalte zwischen benachbarten Halbleiterdrähten 20. Bei anderen Ausführungsformen umschließt die Gate-Elektrodenschicht 108 die Halbleiterdrähte sowie die Grenzflächenschicht 102, die dielektrische Gateschicht 104 und die Austrittsarbeits-Einstellschicht 106. Wie in den 1A und 1C gezeigt ist, sind außerdem Gate-Seitenwand-Abstandshalter 55 auf gegenüberliegenden Seitenflächen der Gatestruktur 100 angeordnet.A gate structure 100 has a dielectric gate layer 104 that are the semiconductor wires 20 encloses, and a gate electrode layer 108 on that over the dielectric gate layer 104 is arranged. In some embodiments, an interface layer is 102 between the gate dielectric layer 104 and the semiconductor wires 20 arranged. In some embodiments, one or more work function adjustment layers 106 between the gate electrode layer 108 and the gate dielectric layer 104 arranged. In some embodiments, the gate electrode layer is 108 not between the semiconductor wires 20 arranged, and the work function adjustment layer 106 fills gaps between adjacent semiconductor wires 20 , In other embodiments, the gate electrode layer encloses 108 the semiconductor wires as well as the interface layer 102 who have favourited Gate Gate Layer 104 and the work function adjustment layer 106 , As in the 1A and 1C are also shown gate sidewall spacers 55 on opposite side surfaces of the gate structure 100 arranged.

Außerdem ist eine Source-/Drain-Epitaxialschicht 80 so angeordnet, dass sie mit horizontalen Enden der Halbleiterdrähte 20 verbunden ist. Wie in 1A gezeigt ist, haben die horizontalen Enden der Halbleiterdrähte 20 eine konkave V- oder U-Form. Eine Deckschicht 85, die eine Kontakt-Ätzstoppschicht (CESL) sein kann, ist über der Source-/Drain-Epitaxialschicht 80 angeordnet, und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 90 ist über der Deckschicht 85 angeordnet. Bei einigen Ausführungsformen besteht die Source-/Drain-Epitaxialschicht 80 aus einem Halbleitermaterial mit einem höheren Energiebandabstand als das Halbleitermaterial der Halbleiterdrähte 20. Bei bestimmten Ausführungsformen besteht die Source-/Drain-Epitaxialschicht 80 aus Si, das mit P dotiert ist (SiP).There is also a source / drain epitaxial layer 80 arranged so that they have horizontal ends of the semiconductor wires 20 connected is. As in 1A have the horizontal ends of the semiconductor wires 20 a concave V or U shape. A top layer 85 , which may be a contact etch stop layer (CESL), is over the source / drain epitaxial layer 80 arranged, and an interlayer dielectric layer (ILD layer) 90 is over the top layer 85 arranged. In some embodiments, the source / drain epitaxial layer 80 made of a semiconductor material with a higher energy band gap than the semiconductor material of the semiconductor wires 20 , In certain embodiments, the source / drain epitaxial layer 80 made of Si doped with P (SiP).

Der GAA-FET, der in den 1A bis 1D gezeigt ist, weist weiterhin dielektrische Innen-Abstandshalter 62 auf, die sich zwischen der Gatestruktur 100, die zwischen benachbarten Halbleiterdrähten 20 angeordnet ist, und der Source-/Drain-Epitaxialschicht 80 befinden. Außerdem ist eine dielektrische Schicht 60, die aus dem gleichen Material wie die dielektrischen Innen-Abstandshalter 62 besteht, zwischen der Source-/Drain-Epitaxialschicht 80 und der unteren Finnenstruktur 11 angeordnet.The GAA-FET, which in the 1A to 1D shown also has dielectric spacers 62 on that is between the gate structure 100 that are between adjacent semiconductor wires 20 is arranged, and the source / drain epitaxial layer 80 are located. There is also a dielectric layer 60 made of the same material as the dielectric inner spacers 62 exists between the source / drain epitaxial layer 80 and the lower fin structure 11 arranged.

Wie in 1A gezeigt ist, befindet sich bei einigen Ausführungsformen die Grenzfläche zwischen mindestens einem der Halbleiterdrähte 20 und der Source-/Drain-Epitaxialschicht 80 unter einem der Gate-Seitenwand-Abstandshalter 55. Bei bestimmten Ausführungsformen entspricht die Position unter einem der Gate-Seitenwand-Abstandshalter 55 einem Querschnitt (yz-Ebene), der die Mitte der Gate-Seitenwand-Abstandshalter 55 in der x-Richtung schneidet. Bei einigen Ausführungsformen befindet sich die Grenzfläche näher an der Gatestruktur 100 als die Mittellinie (Linie B - B' von 1A) der Gate-Seitenwand-Abstandshalter 55. Bei einigen Ausführungsformen befinden sich alle dielektrischen Innen-Abstandshalter 62 unter den Gate-Seitenwand-Abstandshaltern 55.As in 1A is shown, in some embodiments the interface is between at least one of the semiconductor wires 20 and the source / drain epitaxial layer 80 under one of the gate sidewall spacers 55 , In certain embodiments, the position corresponds to one of the gate sidewall spacers 55 a cross section (yz plane) that is the center of the gate sidewall spacers 55 intersects in the x direction. In some embodiments, the interface is closer to the gate structure 100 than the center line (line B - B ' of 1A) the gate sidewall spacer 55 , In some embodiments, all dielectric spacers are located 62 under the gate sidewall spacers 55 ,

Bei einigen Ausführungsformen sind die Gate-Seitenwand-Abstandshalter 55 nicht in Kontakt mit den Halbleiterdrähten 20.In some embodiments, the gate sidewall spacers 55 not in contact with the semiconductor wires 20 ,

Die 2A bis 2D zeigen verschiedene Darstellungen eines GAA-FET-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. 2A zeigt eine Schnittansicht entlang der x-Richtung, in der eine Finnenstruktur und Kanäle (Nanodrähte) verlaufen. Die 2B bis 2D sind Schnittansichten entlang der y-Richtung, in der eine Gate-Elektrode verläuft. 2B ist eine Schnittansicht, die der Linie A - A' von 2A entspricht und die Mitte der Kanäle schneidet. 2C ist eine Schnittansicht, die der Linie B - B' von 2A entspricht und die Mitte eines ersten Gate-Seitenwand-Abstandshalters schneidet. 2D ist eine Schnittansicht, die der Linie C - C' von 2A entspricht und eine Source-/Drain-Epitaxialschicht schneidet. Bei einigen Ausführungsformen ist der GAA-FET ein n-Kanal-FET.The 2A to 2D show different representations of a GAA-FET component according to a further embodiment of the present invention. 2A shows a sectional view along the x direction in which a fin structure and channels (nanowires) run. The 2 B to 2D are sectional views along the y-direction in which a gate electrode extends. 2 B is a sectional view of the line A - A ' of 2A corresponds and intersects the center of the channels. 2C is a sectional view of the line B - B ' of 2A corresponds and intersects the center of a first gate sidewall spacer. 2D is a sectional view of the line C - C ' of 2A corresponds and intersects a source / drain epitaxial layer. In some embodiments, the GAA FET is an n-channel FET.

Wie in den 2A bis 2D gezeigt ist, ist eine untere Finnenstruktur 11 über einem Substrat 10 angeordnet. Eine Mehrzahl von Halbleiterdrähten 20 als Kanäle ist vertikal über der unteren Finnenstruktur 11 angeordnet. In den 2A und 2B sind zwar fünf Halbleiterdrähte 20 dargestellt, aber die Anzahl von vertikal angeordneten Halbleiterdrähten 20 ist nicht auf fünf beschränkt, und sie kann nur 1 oder bis zu 15 - 20 betragen. Bei einigen Ausführungsformen bestehen die Halbleiterdrähte 20 aus Si1-xGex, wobei x gleich oder größer als etwa 0,5 ist, oder aus Ge (x = 1,0). Bei einigen Ausführungsformen sind ein oder mehrere Finnen-Deckschichten 35 auf Seitenflächen der unteren Finnenstruktur 11 angeordnet. Bei bestimmten Ausführungsformen umfassen die Finnen-Deckschichten 35 eine erste Finnen-Deckschicht 35A, die in Kontakt mit der unteren Finnenstruktur 11 angeordnet ist, und eine zweite Finnen-Deckschicht 35B, die aus einem anderen Material als die erste Finnen-Deckschicht 35A besteht und über dieser angeordnet ist. Bei einigen Ausführungsformen umfasst zumindest der oberste Teil der unteren Finnenstruktur 11 eine Schicht, die aus SiGe besteht.As in the 2A to 2D is shown is a lower fin structure 11 over a substrate 10 arranged. A variety of semiconductor wires 20 as channels is vertical over the lower fin structure 11 arranged. In the 2A and 2 B are five semiconductor wires 20 shown, but the number of vertically arranged semiconductor wires 20 is not limited to five, and it can only 1 or up to 15 - 20 be. In some embodiments, the semiconductor wires are made 20 from Si 1-x Ge x , where x is equal to or greater than about 0.5, or from Ge (x = 1.0). In some embodiments, one or more fin facings are 35 on side surfaces of the lower fin structure 11 arranged. In certain embodiments, the fin cover layers include 35 a first Finn top layer 35A that are in contact with the lower fin structure 11 is arranged, and a second fin cover layer 35B made of a different material than the first fin top layer 35A exists and is arranged above this. In some embodiments, at least the uppermost part of the lower fin structure comprises 11 a layer consisting of SiGe.

Eine Gatestruktur 100 weist eine dielektrische Gateschicht 104, die die Halbleiterdrähte 20 umschließt, und eine Gate-Elektrodenschicht 108 auf, die über der dielektrischen Gateschicht 104 angeordnet ist. Bei einigen Ausführungsformen ist eine Grenzflächenschicht 102 zwischen der dielektrischen Gateschicht 104 und den Halbleiterdrähten 20 angeordnet. Bei einigen Ausführungsformen sind eine oder mehrere Austrittsarbeits-Einstellschichten 106 zwischen der Gate-Elektrodenschicht 108 und der dielektrischen Gateschicht 104 angeordnet. Bei einigen Ausführungsformen ist die Gate-Elektrodenschicht 108 nicht zwischen den Halbleiterdrähten 20 angeordnet, und die Austrittsarbeits-Einstellschicht 106 füllt Spalte zwischen benachbarten Halbleiterdrähten 20. Bei anderen Ausführungsformen umschließt die Gate-Elektrodenschicht 108 die Halbleiterdrähte sowie die Grenzflächenschicht 102, die dielektrische Gateschicht 104 und die Austrittsarbeits-Einstellschicht 106. Wie in den 2A und 2C gezeigt ist, sind außerdem erste Gate-Seitenwand-Abstandshalter 55 auf gegenüberliegenden Seitenflächen der Gatestruktur 100 angeordnet.A gate structure 100 has a dielectric gate layer 104 that are the semiconductor wires 20 encloses, and a gate electrode layer 108 on that over the dielectric gate layer 104 is arranged. In some embodiments, an interface layer is 102 between the gate dielectric layer 104 and the semiconductor wires 20 arranged. In some embodiments, one or more work function adjustment layers 106 between the gate electrode layer 108 and the gate dielectric layer 104 arranged. In some embodiments, the gate electrode layer is 108 not between the semiconductor wires 20 arranged, and the work function adjustment layer 106 fills gaps between adjacent semiconductor wires 20 , In other embodiments, the gate electrode layer encloses 108 the Semiconductor wires as well as the interface layer 102 who have favourited Gate Gate Layer 104 and the work function adjustment layer 106 , As in the 2A and 2C are also shown are first gate sidewall spacers 55 on opposite side surfaces of the gate structure 100 arranged.

Außerdem ist eine Source-/Drain-Epitaxialschicht 80 so angeordnet, dass sie mit horizontalen Enden der Halbleiterdrähte 20 verbunden ist. Wie in 2A gezeigt ist, haben die horizontalen Enden der Halbleiterdrähte 20 eine konkave V- oder U-Form. Eine Deckschicht 85, die eine Kontakt-Ätzstoppschicht (CESL) sein kann, ist über der Source-/Drain-Epitaxialschicht 80 angeordnet, und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 90 ist über der Deckschicht 85 angeordnet. Bei einigen Ausführungsformen besteht die Source-/Drain-Epitaxialschicht 80 aus einem Halbleitermaterial mit einem höheren Energiebandabstand als das Halbleitermaterial der Halbleiterdrähte 20. Bei bestimmten Ausführungsformen besteht die Source-/Drain-Epitaxialschicht 80 aus Si, das mit P dotiert ist (SiP).There is also a source / drain epitaxial layer 80 arranged so that they have horizontal ends of the semiconductor wires 20 connected is. As in 2A have the horizontal ends of the semiconductor wires 20 a concave V or U shape. A top layer 85 , which may be a contact etch stop layer (CESL), is over the source / drain epitaxial layer 80 arranged, and an interlayer dielectric layer (ILD layer) 90 is over the top layer 85 arranged. In some embodiments, the source / drain epitaxial layer 80 made of a semiconductor material with a higher energy band gap than the semiconductor material of the semiconductor wires 20 , In certain embodiments, the source / drain epitaxial layer 80 made of Si doped with P (SiP).

Der GAA-FET, der in den 2A bis 2D gezeigt ist, weist weiterhin dielektrische Innen-Abstandshalter 62 auf, die zwischen der Gatestruktur 100, die sich zwischen benachbarten Halbleiterdrähten 20 befindet, und der Source-/Drain-Epitaxialschicht 80 angeordnet sind. Außerdem ist eine dielektrische Schicht 60, die aus dem gleichen Material wie die dielektrischen Innen-Abstandshalter 62 besteht, zwischen der Source-/Drain-Epitaxialschicht 80 und der unteren Finnenstruktur 11 angeordnet. Darüber hinaus sind zweite Seitenwand-Abstandshalter 64, die aus dem gleichen Material wie die dielektrischen Innen-Abstandshalter 62 bestehen, zwischen den ersten Gate-Seitenwand-Abstandshaltern 55 und der Deckschicht 85 angeordnet, wie in 2A gezeigt ist.The GAA-FET, which in the 2A to 2D shown also has dielectric spacers 62 on that between the gate structure 100 that are between adjacent semiconductor wires 20 and the source / drain epitaxial layer 80 are arranged. There is also a dielectric layer 60 made of the same material as the dielectric inner spacers 62 exists between the source / drain epitaxial layer 80 and the lower fin structure 11 arranged. In addition, there are second sidewall spacers 64 made of the same material as the dielectric inner spacers 62 exist between the first gate sidewall spacers 55 and the top layer 85 arranged as in 2A is shown.

Wie in 2A gezeigt ist, befindet sich bei einigen Ausführungsformen die Grenzfläche zwischen mindestens einem der Halbleiterdrähte 20 und der Source-/Drain-Epitaxialschicht 80 unter einem der ersten Gate-Seitenwand-Abstandshalter 55. Bei bestimmten Ausführungsformen entspricht die Position unter einem der ersten Gate-Seitenwand-Abstandshalter 55 einem Querschnitt (yz-Ebene), der die Mitte der ersten Gate-Seitenwand-Abstandshalter 55 in der x-Richtung schneidet. Bei einigen Ausführungsformen befindet sich die Grenzfläche näher an der Gatestruktur 100 als die Mittellinie (Linie B - B' von 2A) der ersten Gate-Seitenwand-Abstandshalter 55. Bei einigen Ausführungsformen befinden sich alle dielektrischen Innen-Abstandshalter 62 unter den ersten Gate-Seitenwand-Abstandshaltern 55. Bei anderen Ausführungsformen befindet sich die Grenzfläche zwischen mindestens einem der dielektrischen Innen-Abstandshalter 62 und der Source-/Drain-Epitaxialschicht 80 außerhalb eines Bereichs unter einem der ersten Gate-Seitenwand-Abstandshalter 55.As in 2A is shown, in some embodiments the interface is between at least one of the semiconductor wires 20 and the source / drain epitaxial layer 80 under one of the first gate sidewall spacers 55 , In certain embodiments, the position corresponds to one of the first gate sidewall spacers 55 a cross section (yz plane) that is the center of the first gate sidewall spacers 55 intersects in the x direction. In some embodiments, the interface is closer to the gate structure 100 than the center line (line B - B ' of 2A) the first gate sidewall spacer 55 , In some embodiments, all dielectric spacers are located 62 under the first gate sidewall spacers 55 , In other embodiments, the interface is between at least one of the interior dielectric spacers 62 and the source / drain epitaxial layer 80 out of range under one of the first gate sidewall spacers 55 ,

Bei einigen Ausführungsformen sind die ersten Gate-Seitenwand-Abstandshalter 55 nicht in Kontakt mit den Halbleiterdrähten 20. Bei bestimmten Ausführungsformen sind die zweiten Gate-Seitenwand-Abstandshalter 64 nicht in Kontakt mit den Halbleiterdrähten 20.In some embodiments, the first gate sidewall spacers 55 not in contact with the semiconductor wires 20 , In certain embodiments, the second gate sidewall spacers 64 not in contact with the semiconductor wires 20 ,

Die 3 bis 21B zeigen einen Prozessablauf zum Herstellen des GAA-FET-Bauelements, das in den 1A bis 1D gezeigt ist, gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 3 bis 21B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar.The 3 to 21B show a process flow for manufacturing the GAA-FET device, which in the 1A to 1D is shown, according to an embodiment of the present invention. It is clear that further steps before, during and after those in the 3 to 21B Processes shown can be provided and some of the steps described below can be replaced or omitted in further embodiments of the method. The order of the steps / processes is interchangeable.

Wie in 3 gezeigt ist, werden Dotierungsionen (Dotanden) 12 in ein Siliziumsubstrat 10 implantiert, um einen Wannenbereich herzustellen. Die Ionenimplantation wird durchgeführt, um einen Durchgreifeffekt zu verhindern. Bei einigen Ausführungsformen weist das Substrat 10 eine einkristalline Halbleiterschicht zumindest auf seinem Oberflächenbereich auf. Das Substrat 10 kann ein einkristallines Halbleitermaterial aufweisen, wie etwa Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei einer Ausführungsform besteht das Substrat 10 aus kristallinem Si.As in 3 is shown, doping ions (dopants) 12 in a silicon substrate 10 implanted to create a tub area. The ion implantation is carried out to prevent a crackdown effect. In some embodiments, the substrate 10 a single-crystalline semiconductor layer at least on its surface area. The substrate 10 may comprise a single crystalline semiconductor material such as Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb and InP. In one embodiment, the substrate is made 10 made of crystalline Si.

Das Substrat 10 kann in seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht dargestellt) aufweisen. Die Pufferschichten können zum schrittweisen Ändern der Gitterkonstante von der des Substrats zu der der Source-/Drain-Bereiche dienen. Die Pufferschichten können aus epitaxial aufgewachsenen einkristallinen Halbleitermaterialien bestehen, wie etwa Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Bei einer speziellen Ausführungsform weist das Substrat 10 Siliziumgermanium(SiGe)-Pufferschichten auf, die epitaxial auf dem Substrat 10 aufgewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atom-% Germanium bei der untersten Pufferschicht auf 70 Atom-% Germanium bei der obersten Pufferschicht steigen. Das Substrat 10 kann verschiedene Bereiche aufweisen, die entsprechend mit Dotierungsstoffen (die z. B. p- n-leitend sind) dotiert worden sind. Die Dotanden 12 sind zum Beispiel Bor (BF2) für einen n-FinFET und Phosphor für einen p-FinFET.The substrate 10 can have one or more buffer layers (not shown) in its surface area. The buffer layers can be used to gradually change the lattice constant from that of the substrate to that of the source / drain regions. The buffer layers can consist of epitaxially grown single-crystal semiconductor materials, such as Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP and InP. In a special embodiment, the substrate 10 Silicon germanium (SiGe) buffer layers that are epitaxial on the substrate 10 grew up. The germanium concentration of the SiGe buffer layers can increase from 30 atomic% germanium in the lowest buffer layer to 70 atomic% germanium in the uppermost buffer layer. The substrate 10 can have different regions which have been doped accordingly with dopants (for example p-n-type). The dopants 12 Examples are boron (BF 2 ) for an n-FinFET and phosphorus for a p-FinFET.

Wie in 4 gezeigt ist, werden Halbleiter-Stapelschichten über dem Substrat 10 hergestellt. Die Halbleiter-Stapelschichten umfassen erste Halbleiterschichten 20 und zweite Halbleiterschichten 25. Außerdem wird eine Maskenschicht 15 über den Stapelschichten hergestellt.As in 4 semiconductor stack layers are shown over the substrate 10 manufactured. The semiconductor stack layers comprise first Semiconductor layers 20 and second semiconductor layers 25 , It also has a mask layer 15 made over the stacked layers.

Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 bestehen aus Materialien, die unterschiedliche Gitterkonstanten haben, und sie können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP sein.The first semiconductor layers 20 and the second semiconductor layers 25 consist of materials that have different lattice constants, and they can be one or more layers of Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb or InP.

Bei einigen Ausführungsformen bestehen die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aus Si, einer Si-Verbindung, Ge oder einer Ge-Verbindung. Bei einer Ausführungsform bestehen die ersten Halbleiterschichten 20 aus Si1-xGex, wobei x größer als etwa 0,5 ist, oder aus Ge (x = 1,0), und die zweiten Halbleiterschichten 25 bestehen aus Si oder Si1-yGey, wobei y gleich oder kleiner als etwa 0,6 ist und x > y ist. In der vorliegenden Erfindung bedeutet eine „M-Verbindung“ oder eine „Mbasierte Verbindung“, dass der größte Teil der Verbindung M ist.In some embodiments, the first semiconductor layers exist 20 and the second semiconductor layers 25 made of Si, a Si compound, Ge or a Ge compound. In one embodiment, the first semiconductor layers exist 20 from Si 1-x Ge x , where x is greater than about 0.5, or made of Ge (x = 1.0), and the second semiconductor layers 25 consist of Si or Si 1-y Ge y , where y is equal to or less than about 0.6 and x> y. In the present invention, an "M-connection" or an "M-based connection" means that most of the connection is M.

In 4 sind fünf Schichten der ersten Halbleiterschicht 20 und fünf Schichten der zweiten Halbleiterschicht 25 angeordnet. Die Anzahl von Schichten ist jedoch nicht auf fünf beschränkt und kann nur 1 (jede Schicht) sein, und bei einigen Ausführungsformen werden 2 bis 20 Schichten jeweils der ersten und der zweiten Halbleiterschichten hergestellt. Durch Anpassen der Anzahl der Stapelschichten kann ein Ansteuerstrom des GAA-FET-Bauelements eingestellt werden.In 4 are five layers of the first semiconductor layer 20 and five layers of the second semiconductor layer 25 arranged. However, the number of layers is not limited to five and can be only 1 (each layer), and in some embodiments, 2 to 20 layers of the first and second semiconductor layers are made. A drive current of the GAA-FET component can be set by adapting the number of stack layers.

Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 werden epitaxial über dem Substrat 10 aufgewachsen. Die Dicke der ersten Halbleiterschichten 20 kann gleich der oder größer als die der zweiten Halbleiterschichten 25 sein und kann bei einigen Ausführungsformen etwa 5 nm bis etwa 50 nm betragen und bei anderen Ausführungsformen etwa 10 nm bis etwa 30 nm betragen. Die Dicke der zweiten Halbleiterschichten 25 kann bei einigen Ausführungsformen etwa 5 nm bis etwa 30 nm betragen und bei anderen Ausführungsformen etwa 10 nm bis etwa 20 nm betragen. Die Dicke jeder der ersten Halbleiterschichten 20 kann gleich oder unterschiedlich sein.The first semiconductor layers 20 and the second semiconductor layers 25 become epitaxial over the substrate 10 grew up. The thickness of the first semiconductor layers 20 can be equal to or larger than that of the second semiconductor layers 25 and may be from about 5 nm to about 50 nm in some embodiments and from about 10 nm to about 30 nm in other embodiments. The thickness of the second semiconductor layers 25 may be from about 5 nm to about 30 nm in some embodiments and from about 10 nm to about 20 nm in other embodiments. The thickness of each of the first semiconductor layers 20 can be the same or different.

Bei einigen Ausführungsformen ist die untere erste Halbleiterschicht (die Schicht, die dem Substrat 10 am nächsten ist) dicker als die übrigen ersten Halbleiterschichten. Die Dicke der unteren ersten Halbleiterschicht beträgt bei einigen Ausführungsformen etwa 10 nm bis etwa 50 nm und bei anderen Ausführungsformen etwa 20 nm bis etwa 40 nm.In some embodiments, the lower first semiconductor layer (the layer that corresponds to the substrate 10 closest is) thicker than the remaining first semiconductor layers. The thickness of the lower first semiconductor layer is approximately 10 nm to approximately 50 nm in some embodiments and approximately 20 nm to approximately 40 nm in other embodiments.

Bei einigen Ausführungsformen umfasst die Maskenschicht 15 eine erste Maskenschicht 15A und eine zweite Maskenschicht 15B. Die erste Maskenschicht 15A ist eine Pad-Oxidschicht, die aus Siliziumoxid besteht und durch eine thermische Oxidation hergestellt werden kann. Die zweite Maskenschicht 15B besteht aus Siliziumnitrid (SiN) und wird durch chemische Aufdampfung (CVD), wie etwa CVD bei Tiefdruck (LPCVD) und plasmaunterstützte CVD (PECVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD) oder mit einem anderen geeigneten Verfahren hergestellt. Die Maskenschicht 15 wird unter Verwendung von Strukturierungsprozessen, wie etwa Fotolithografie und Ätzung, zu einer Maskenstruktur strukturiert.In some embodiments, the mask layer comprises 15 a first mask layer 15A and a second mask layer 15B , The first mask layer 15A is a pad oxide layer, which consists of silicon oxide and can be produced by thermal oxidation. The second mask layer 15B consists of silicon nitride (SiN) and is produced by chemical vapor deposition (CVD), such as CVD in gravure printing (LPCVD) and plasma-enhanced CVD (PECVD), physical vapor deposition (PVD), atomic layer deposition (ALD) or by another suitable process. The mask layer 15 is patterned into a mask structure using patterning processes such as photolithography and etching.

Wie in 5 gezeigt ist, werden dann die Stapelschichten der ersten und der zweiten Halbleiterschichten 20 und 25 unter Verwendung der strukturierten Maskenschicht strukturiert, wodurch aus den Stapelschichten Finnenstrukturen 30 entstehen, die in der x-Richtung verlaufen.As in 5 is shown, then the stack layers of the first and second semiconductor layers 20 and 25 patterned using the patterned mask layer, creating fin structures from the stacked layers 30 arise that run in the x direction.

Die Finnenstrukturen 30 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen 30 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Finnenstrukturen 30 verwendet werden.The Finn structures 30 can be structured using any suitable method. For example, the fin structures 30 with one or more photolithographic processes, such as double structuring or multiple structuring processes. In general, double structuring or multiple structuring processes combine photolithographic and self-aligned processes that can be used to produce structures that have, for example, grid spacings that are smaller than those that can otherwise be achieved with a single direct photolithographic process. For example, in one embodiment, a sacrificial layer is made over a substrate, which is then patterned using a photolithographic process. Spacers are produced along the structured sacrificial layer using a self-aligned process. The sacrificial layer is then removed and the remaining spacers, or spikes, can then be used to structure the fin structures 30 be used.

In 5 sind zwei Finnenstrukturen 30 in der y-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht darauf beschränkt und kann nur eins oder drei oder mehr betragen. Bei einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 30 hergestellt, um die Struktur-Formtreue bei Strukturierungsprozessen zu verbessern. Wie in 5 gezeigt ist, haben die Finnenstrukturen 30 obere Teile, die von den Halbleiter-Stapelschichten 20 und 25 und Wannenteilen 11 gebildet werden, die der unteren Finnenstruktur entsprechen.In 5 are two fin structures 30 arranged in the y direction. However, the number of fin structures is not limited to this and can only be one or three or more. In some embodiments, one or more dummy fin structures are on both sides of the fin structures 30 manufactured to improve the structural accuracy of structuring processes. As in 5 the fin structures are shown 30 upper parts by the semiconductor stack layers 20 and 25 and tub parts 11 that correspond to the lower fin structure.

Eine Breite W1 des oberen Teils der Finnenstruktur 30 entlang der y-Richtung beträgt bei einigen Ausführungsformen etwa 10 nm bis etwa 40 nm und bei anderen Ausführungsformen etwa 20 nm bis etwa 30 nm. Eine Höhe H1 entlang der z-Richtung der Finnenstruktur 30 beträgt etwa 100 nm bis etwa 200 nm.A width W1 the upper part of the fin structure 30 along the y direction is from about 10 nm to about 40 nm in some embodiments and from about 20 nm to about in other embodiments 30 nm. A height H1 along the z-direction of the fin structure 30 is about 100 nm to about 200 nm.

Nachdem die Finnenstruktur 30 hergestellt worden ist, wird eine Isoliermaterialschicht 41, die eine oder mehrere Schichten aus Isoliermaterial umfasst, über dem Substrat hergestellt, sodass die Finnenstrukturen 30 vollständig in die Isoliermaterialschicht 41 eingebettet werden. Das Isoliermaterial für die Isoliermaterialschicht 41 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiOCN, SiCN, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material sein, das durch chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-CVD oder fließfähige CVD abgeschieden wird. Nach der Herstellung der Isoliermaterialschicht 41 kann ein Temperprozess durchgeführt werden. Anschließend wird ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) und/oder ein Rückätzprozess, durchgeführt, um die Oberseite der obersten Halbleiterschicht 25 von der Isoliermaterialschicht 41 zu befreien, wie in 6 gezeigt ist.After the Finn structure 30 has been produced, an insulating material layer 41 , which comprises one or more layers of insulating material, made over the substrate, so that the fin structures 30 completely into the insulation material layer 41 be embedded. The insulation material for the insulation material layer 41 can be silicon oxide, silicon nitride, silicon oxide nitride (SiON), SiOCN, SiCN, fluorosilicate glass (FSG) or a low-k dielectric material which is deposited by chemical vapor deposition at low pressure (LPCVD), plasma CVD or flowable CVD. After making the insulation material layer 41 an annealing process can be carried out. A planarization process, such as a chemical mechanical polishing (CMP) and / or an etch-back process, is then carried out around the top of the uppermost semiconductor layer 25 from the insulating material layer 41 to free as in 6 is shown.

Bei einigen Ausführungsformen werden eine oder mehrere Finnen-Deckschichten 35 über der Struktur von 5 hergestellt, bevor die Isoliermaterialschicht 41 hergestellt wird, wie in 6 gezeigt ist. Die Deckschicht 35 besteht aus SiN oder einem Material auf Siliziumnitrid-Basis (z. B. SiON, SiCN oder SiOCN). Bei einigen Ausführungsformen umfassen die Finnen-Deckschichten 35 eine erste Finnen-Deckschicht 35A, die über dem Substrat 10 und Seitenflächen der unteren Finnenstrukturen 11 angeordnet ist, und eine zweite Finnen-Deckschicht 35B, die auf der ersten Finnen-Deckschicht 35A hergestellt ist. Bei einigen Ausführungsformen haben die Deckschichten jeweils eine Dicke von etwa 1 nm bis etwa 20 nm. Bei einigen Ausführungsformen weist die erste Finnen-Deckschicht 35A Siliziumoxid auf und hat eine Dicke von etwa 0,5 nm bis etwa 5 nm, und die zweite Finnen-Deckschicht 35B weist Siliziumnitrid auf und hat ebenfalls eine Dicke von etwa 0,5 nm bis etwa 5 nm. Die Finnen-Deckschichten 35 können mit einem oder mehreren Verfahren wie physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) oder Atomlagenabscheidung (ALD) abgeschieden werden, aber es kann jedes geeignete Verfahren verwendet werden.In some embodiments, one or more fin facings 35 over the structure of 5 made before the insulating material layer 41 is manufactured as in 6 is shown. The top layer 35 consists of SiN or a material based on silicon nitride (e.g. SiON, SiCN or SiOCN). In some embodiments, the fin facings include 35 a first Finn top layer 35A that over the substrate 10 and side surfaces of the lower fin structures 11 is arranged, and a second fin cover layer 35B that are on the first fin face layer 35A is made. In some embodiments, the cover layers each have a thickness of about 1 nm to about 20 nm. In some embodiments, the first fin cover layer has 35A Silicon oxide and has a thickness of about 0.5 nm to about 5 nm, and the second fin top layer 35B has silicon nitride and also has a thickness of about 0.5 nm to about 5 nm. The fin cover layers 35 can be deposited using one or more methods such as physical vapor deposition (PVD), chemical vapor deposition (CVD) or atomic layer deposition (ALD), but any suitable method can be used.

Wie in 7 gezeigt ist, wird dann die Isoliermaterialschicht 41 ausgespart, um eine isolierende Isolationsschicht 40 so herzustellen, dass die oberen Teile der Finnenstrukturen 30 freigelegt werden. Mit diesem Schritt werden die Finnenstrukturen 30 durch die isolierende Isoliermaterialschicht 41 elektrisch voneinander getrennt, was auch als flache Grabenisolation (STI) bezeichnet wird. Bei der in 7 gezeigten Ausführungsform wird die Isoliermaterialschicht 41 ausgespart, bis die unterste erste Halbleiterschicht 20 freigelegt ist. Bei anderen Ausführungsformen wird auch der obere Teil der Wannenschicht 11 teilweise ausgespart. Die ersten Halbleiterschichten 20 sind Opferschichten, die später teilweise entfernt werden, und die zweiten Halbleiterschichten 25 werden später zu Kanalschichten eines GAA-FET.As in 7 is shown, then the insulating material layer 41 recessed to an insulating insulation layer 40 so that the upper parts of the fin structures 30 be exposed. With this step the fin structures 30 through the insulating layer of insulating material 41 electrically isolated from one another, which is also known as shallow trench isolation (STI). At the in 7 The embodiment shown is the insulating material layer 41 recessed until the lowest first semiconductor layer 20 is exposed. In other embodiments, the upper part of the tub layer 11 partially left out. The first semiconductor layers 20 are sacrificial layers that will later be partially removed and the second semiconductor layers 25 later become channel layers of a GAA-FET.

Nach der Herstellung der isolierenden Isolationsschicht 40 wird eine dielektrische Opfergateschicht 52 hergestellt, wie in 8 gezeigt ist. Die dielektrische Opfergateschicht 52 umfasst eine oder mehrere Schichten aus Isoliermaterial, wie etwa ein Material auf Siliziumoxid-Basis. Bei einer Ausführungsform wird durch CVD abgeschiedenes Siliziumoxid verwendet. Die Dicke der dielektrischen Opfergateschicht 52 beträgt bei einigen Ausführungsformen etwa 1 nm bis etwa 5 nm.After the production of the insulating insulation layer 40 becomes a sacrificial dielectric layer 52 manufactured as in 8th is shown. The sacrificial dielectric layer 52 comprises one or more layers of insulating material, such as a silicon oxide based material. In one embodiment, silicon oxide deposited by CVD is used. The thickness of the sacrificial dielectric layer 52 is about 1 nm to about 5 nm in some embodiments.

9 zeigt eine Struktur nach der Herstellung einer Opfergatestruktur 50 über den freigelegten Finnenstrukturen 30. Die Opfergatestruktur 50 umfasst eine Opfergate-Elektrode 54 und die dielektrische Opfergateschicht 52. Die Opfergatestruktur 50 wird über einem Teil der Finnenstruktur hergestellt, der ein Kanalbereich sein soll. Die Opfergatestruktur 50 definiert den Kanalbereich des GAA-FET. 9 shows a structure after the fabrication of a sacrificial gate structure 50 over the exposed fin structures 30 , The victim gate structure 50 includes a sacrificial gate electrode 54 and the sacrificial dielectric layer 52 , The victim gate structure 50 is made over part of the fin structure that is intended to be a channel area. The victim gate structure 50 defines the channel area of the GAA-FET.

Die Opfergatestruktur 50 wird durch Schutzabscheidung der dielektrischen Opfergateschicht 52 über den Finnenstrukturen 30 hergestellt, wie in 9 gezeigt ist. Dann wird eine Opfergate-Elektrodenschicht durch Schutzabscheidung auf der dielektrischen Opfergateschicht und über den Finnenstrukturen 30 hergestellt, sodass die Finnenstrukturen 30 vollständig in die Opfergate-Elektrodenschicht eingebettet werden. Die Opfergate-Elektrodenschicht weist Silizium, wie etwa polykristallines Silizium oder amorphes Silizium, auf. Die Dicke der Opfergate-Elektrodenschicht beträgt bei einigen Ausführungsformen etwa 100 nm bis etwa 200 nm. Bei einigen Ausführungsformen wird die Opfergate-Elektrodenschicht einem Planarisierungsprozess unterzogen. Die dielektrische Opfergateschicht und die Opfergate-Elektrodenschicht werden durch CVD, die LPCVD und PECVD umfasst, PVD, ALD oder mit einem anderen geeigneten Verfahren abgeschieden. Anschließend wird eine Maskenschicht über der Opfergate-Elektrodenschicht hergestellt. Die Maskenschicht umfasst eine SiN-Padschicht 56 und eine Siliziumoxid-Maskenschicht 58.The victim gate structure 50 is by protective deposition of the dielectric sacrificial gate layer 52 over the fin structures 30 manufactured as in 9 is shown. Then a sacrificial gate electrode layer is formed by protective deposition on the sacrificial dielectric layer and over the fin structures 30 made so the fin structures 30 fully embedded in the sacrificial gate electrode layer. The sacrificial gate electrode layer has silicon, such as polycrystalline silicon or amorphous silicon. The thickness of the sacrificial gate electrode layer is about 100 nm to about 200 nm in some embodiments. In some embodiments, the sacrificial gate electrode layer is subjected to a planarization process. The sacrificial gate dielectric layer and the sacrificial gate electrode layer are deposited by CVD, which includes LPCVD and PECVD, PVD, ALD, or other suitable method. A mask layer is then produced over the sacrificial gate electrode layer. The mask layer comprises a SiN pad layer 56 and a silicon oxide mask layer 58 ,

Dann wird ein Strukturierungsprozess an der Maskenschicht durchgeführt, und die Opfergate-Elektrodenschicht wird zu der Opfergatestruktur 50 strukturiert, wie in 9 gezeigt ist. Die Opfergatestruktur umfasst die dielektrische Opfergateschicht 52, die Opfergate-Elektrodenschicht 54 (z. B. Polysilizium), die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58. Durch Strukturieren der Opfergatestruktur werden die Stapelschichten aus den ersten und zweiten Halbleiterschichten auf gegenüberliegenden Seiten der Opfergatestruktur teilweise freigelegt, sodass Source-/Drain-Bereiche (S/D-Bereiche) definiert werden, wie in 9 gezeigt ist. In der vorliegenden Erfindung werden eine Source und ein Drain austauschbar verwendet, und ihre Strukturen sind im Wesentlichen gleich. In 9 wird nur eine Opfergatestruktur hergestellt, aber die Anzahl der Opfergatestrukturen ist nicht auf eins begrenzt. Bei einigen Ausführungsformen können zwei oder mehr Opfergatestrukturen in der x-Richtung angeordnet werden. Bei bestimmten Ausführungsformen werden eine oder mehrere Dummy-Opfergatestrukturen auf beiden Seiten der Opfergatestrukturen hergestellt, um die Struktur-Formtreue zu verbessern.Then a patterning process is performed on the mask layer and the sacrificial gate electrode layer becomes the sacrificial gate structure 50 structured as in 9 is shown. The sacrificial gate structure includes the dielectric sacrificial gate layer 52 who have favourited Sacrificial Gate Electrode Layer 54 (e.g. polysilicon), the SiN pad layer 56 and the silicon oxide mask layer 58 , By structuring the sacrificial gate structure, the stack layers are made from the first and second semiconductor layers on opposite sides of the sacrificial gate structure are partially exposed, so that source / drain regions (S / D regions) are defined, as in 9 is shown. In the present invention, a source and a drain are used interchangeably, and their structures are substantially the same. In 9 only one victim gate structure is made, but the number of victim gate structures is not limited to one. In some embodiments, two or more sacrificial gate structures can be arranged in the x direction. In certain embodiments, one or more dummy sacrificial gate structures are fabricated on both sides of the sacrificial gate structures to improve the structural shape fidelity.

Nachdem die Opfergatestruktur hergestellt worden ist, wird eine Schutzschicht 53 aus einem Isoliermaterial für die Gate-Seitenwand-Abstandshalter 55 konform durch CVD oder mit anderen geeigneten Verfahren hergestellt, wie in 10 gezeigt ist. Die Schutzschicht 53 wird konform abgeschieden, sodass sie im Wesentlichen gleiche Dicken auf vertikalen Flächen, wie etwa den Seitenwänden, auf horizontalen Flächen und der Oberseite der Opfergatestruktur hat. Bei einigen Ausführungsformen wird die Schutzschicht 53 mit einer Dicke von etwa 2 nm bis etwa 10 nm abgeschieden. Bei einigen Ausführungsformen ist das Isoliermaterial für die Schutzschicht 53 ein Material auf Siliziumnitrid-Basis, wie etwa SiN, SiON, SiOCN oder SiCN und Kombinationen davon. Bei bestimmten Ausführungsformen ist das Isoliermaterial SiOC, SiCON oder SiCN.After the sacrificial gate structure is made, a protective layer becomes 53 made of an insulating material for the gate-side wall spacers 55 Compliantly manufactured by CVD or by other suitable methods, as in 10 is shown. The protective layer 53 is deposited conformally so that it has substantially equal thicknesses on vertical surfaces, such as the sidewalls, on horizontal surfaces and on the top of the sacrificial gate structure. In some embodiments, the protective layer 53 deposited with a thickness of about 2 nm to about 10 nm. In some embodiments, the insulating material is for the protective layer 53 a silicon nitride based material such as SiN, SiON, SiOCN or SiCN and combinations thereof. In certain embodiments, the insulating material is SiOC, SiCON or SiCN.

Die 11A und 11B zeigen die gleiche Struktur wie 10. 11A zeigt eine perspektivische Darstellung, und 11B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht, die die Finnenstruktur 30 schneidet. In 11B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt.The 11A and 11B show the same structure as 10 , 11A shows a perspective view, and 11B shows a sectional view of the line X1 - X1 of 11A which corresponds to the fin structure 30 cuts. In 11B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown.

Wie in den 12A und 12B gezeigt ist, werden die Gate-Seitenwand-Abstandshalter 55 auf gegenüberliegenden Seitenwänden der Opfergatestrukturen durch anisotrope Ätzung hergestellt, und anschließend werden die S/D-Bereiche der Finnenstruktur auf gleiche Höhe mit der Oberseite der isolierenden Isolationsschicht 40 oder unter diese ausgespart. 12A zeigt eine perspektivische Darstellung, und 12B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht. In 12B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt.As in the 12A and 12B is shown, the gate sidewall spacers 55 on opposite side walls of the sacrificial gate structures by anisotropic etching, and then the S / D regions of the fin structure are level with the top of the insulating layer 40 or recessed under this. 12A shows a perspective view, and 12B shows a sectional view of the line X1 - X1 of 11A equivalent. In 12B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown.

Nachdem die Schutzschicht 53 hergestellt worden ist, wird eine anisotrope Ätzung an der Schutzschicht 53 zum Beispiel durch reaktive Ionenätzung (RIE) durchgeführt. Während der anisotropen Ätzung wird der größte Teil des Isoliermaterials von den horizontalen Flächen entfernt, sodass die dielektrische Abstandshalterschicht auf den vertikalen Flächen, wie etwa den Seitenwänden der Opfergatestrukturen und den Seitenwänden der freigelegten Finnenstrukturen, bestehen bleibt. Die Maskenschicht 58 wird von den Seitenwand-Abstandshaltern befreit. Bei einigen Ausführungsformen kann anschließend ein isotroper Ätzprozess durchgeführt werden, um das Isoliermaterial von den oberen Teilen des S/D-Bereichs der freigelegten Finnenstrukturen 30 zu entfernen.After the protective layer 53 Anisotropic etching on the protective layer has been produced 53 for example by reactive ion etching (RIE). During the anisotropic etch, most of the insulating material is removed from the horizontal surfaces, so that the dielectric spacer layer remains on the vertical surfaces, such as the sidewalls of the sacrificial gate structures and the sidewalls of the exposed fin structures. The mask layer 58 is freed from the side wall spacers. In some embodiments, an isotropic etch process can then be performed to remove the insulating material from the upper parts of the S / D region of the exposed fin structures 30 to remove.

Anschließend werden die S/D-Bereiche der Finnenstruktur durch Trocken- und/oder Nassätzung nach unten auf gleiche Höhe wie die Oberseite der isolierenden Isolationsschicht 40 oder unter diese ausgespart. Wie in den 12A und 12B gezeigt ist, werden auch die Seitenwand-Abstandshalter 55 entfernt, die auf den S/D-Bereichen der freigelegten Finnenstrukturen hergestellt sind. Auf dieser Stufe haben Endteile der Stapelschichten aus der ersten und der zweiten Halbleiterschicht 20 und 25 unter der Opfergatestruktur im Wesentlichen ebene Flächen, die bündig mit den Seitenwand-Abstandshaltern 55 sind, wie in 12B gezeigt ist. Bei einigen Ausführungsformen werden die Endteile der Stapelschicht aus den ersten und den zweiten Halbleiterschichten 20 und 25 geringfügig horizontal geätzt.Then the S / D areas of the fin structure are dry and / or wet etched down to the same level as the top of the insulating layer 40 or recessed under this. As in the 12A and 12B is also shown, the sidewall spacers 55 removed that are made on the S / D areas of the exposed fin structures. At this stage, end portions of the stack layers have the first and second semiconductor layers 20 and 25 beneath the sacrificial gate structure are essentially flat surfaces that are flush with the sidewall spacers 55 are like in 12B is shown. In some embodiments, the end portions of the stack layer become the first and second semiconductor layers 20 and 25 slightly etched horizontally.

Wie in den 13A und 13B gezeigt ist, werden anschließend die zweiten Halbleiterschichten 25 horizontal ausgespart (geätzt), sodass sich Ränder der zweiten Halbleiterschichten 25 im Wesentlichen unter den Gate-Seitenwand-Abstandshaltern 55 befinden und Hohlräume 27 entstehen. 13A zeigt eine perspektivische Darstellung, und 13B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht, die die Finnenstruktur 30 schneidet. In 13B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Wie in 13B gezeigt ist, haben Endteile (Ränder) der zweiten Halbleiterschichten 25 eine konkave Form, wie etwa eine V- oder U-Form. Eine Tiefe D1 der Aussparung der zweiten Halbleiterschichten 25 von der Ebene, die einen Gate-Seitenwand-Abstandshalter 55 enthält, beträgt etwa 5 nm bis etwa 10 nm. Die Ätzung der zweiten Halbleiterschicht 25 umfasst eine Nassätzung und/oder eine Trockenätzung. Zum selektiven Ätzen der zweiten Halbleiterschichten 25 kann ein Nassätzmittel, wie etwa eine TMAH-Lösung (TMAH: Tetramethylammoniumhydroxid), verwendet werden.As in the 13A and 13B is shown, then the second semiconductor layers 25 cut out horizontally (etched) so that edges of the second semiconductor layers 25 essentially under the gate sidewall spacers 55 and cavities 27 arise. 13A shows a perspective view, and 13B shows a sectional view of the line X1 - X1 of 11A which corresponds to the fin structure 30 cuts. In 13B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. As in 13B have end portions (edges) of the second semiconductor layers 25 a concave shape, such as a V or U shape. A depth D1 the recess of the second semiconductor layers 25 from the plane that is a gate sidewall spacer 55 contains, is about 5 nm to about 10 nm. The etching of the second semiconductor layer 25 includes wet etching and / or dry etching. For selective etching of the second semiconductor layers 25 a wet etchant such as a TMAH solution (TMAH: tetramethylammonium hydroxide) can be used.

Wie in den 14A und 14B gezeigt ist, wird dann eine dielektrische Materialschicht 60 über der Struktur der 13A und 13B hergestellt. 14A zeigt eine perspektivische Darstellung, und 14B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht, die die Finnenstruktur 30 schneidet. In 14B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Bei einigen Ausführungsformen weist die dielektrische Materialschicht 60 ein Material auf Siliziumnitrid-Basis, wie etwa SiN, SiON, SiOCN oder SiCN und Kombinationen davon, auf, das von dem Material der Gate-Seitenwand-Abstandshalter 55 verschieden ist. Bei bestimmten Ausführungsformen ist das dielektrische Material Siliziumnitrid. Die dielektrische Materialschicht 60 füllt die Hohlräume 27 vollständig, wie in 14B gezeigt ist. Die dielektrische Materialschicht 60 kann durch CVD, die LPCVD und PECVD umfasst, PVD, ALD oder mit anderen geeigneten Verfahren hergestellt werden.As in the 14A and 14B is then a dielectric material layer 60 about the structure of the 13A and 13B manufactured. 14A shows a perspective view, and 14B shows a sectional view of the line X1 - X1 of 11A which corresponds to the fin structure 30 cuts. In 14B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. In some embodiments, the dielectric material layer has 60 a silicon nitride based material, such as SiN, SiON, SiOCN, or SiCN, and combinations thereof, on that of the material of the gate sidewall spacers 55 is different. In certain embodiments, the dielectric material is silicon nitride. The dielectric material layer 60 fills the cavities 27 completely, as in 14B is shown. The dielectric material layer 60 can be made by CVD, which includes LPCVD and PECVD, PVD, ALD, or other suitable methods.

Wie in den 15A und 15B gezeigt ist, werden dann ein oder mehrere Ätzprozesse durchgeführt, um dielektrische Innen-Abstandshalter 62 herzustellen. 15A zeigt eine perspektivische Darstellung, und 15B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht, die die Finnenstruktur 30 schneidet. In 15B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Die Ätzprozesse umfassen einen oder mehrere Nass- und/oder Trockenätzprozesse. Bei bestimmten Ausführungsformen ist die Ätzung eine isotrope Ätzung. Die maximale Dicke entlang der y-Richtung der dielektrischen Innen-Abstandshalter 62 beträgt bei einigen Ausführungsformen etwa 0,5 nm bis etwa 5 nm. Wie in den 15A und 15B gezeigt ist, bleibt ein Teil der dielektrischen Materialschicht 60 über der unteren Finnenstruktur 11 bestehen, während die dielektrische Materialschicht 60, die auf den Gate-Seitenwand-Abstandshaltern 55 und der isolierenden Isolationsschicht 40 hergestellt ist, entfernt wird.As in the 15A and 15B is shown, one or more etching processes are then performed to dielectric spacers 62 manufacture. 15A shows a perspective view, and 15B shows a sectional view of the line X1 - X1 of 11A which corresponds to the fin structure 30 cuts. In 15B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. The etching processes include one or more wet and / or dry etching processes. In certain embodiments, the etch is an isotropic etch. The maximum thickness along the y-direction of the inner dielectric spacers 62 is about 0.5 nm to about 5 nm in some embodiments. As in FIGS 15A and 15B is shown, part of the dielectric material layer remains 60 over the lower fin structure 11 exist while the dielectric material layer 60 that are on the gate sidewall spacers 55 and the insulating insulation layer 40 is made, is removed.

Wie in den 16A und 16B gezeigt ist, werden die ersten Halbleiterschichten 20 horizontal ausgespart (geätzt), sodass sich Ränder der ersten Halbleiterschichten 20 im Wesentlichen unter den Gate-Seitenwand-Abstandshaltern 55 befinden und Hohlräume 22 entstehen. 16A zeigt eine perspektivische Darstellung, und 16B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht. In 16B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Wie in 16B gezeigt ist, haben Endteile (Ränder) der ersten Halbleiterschichten 20 eine konkave Form, wie etwa eine V- oder U-Form. Eine Tiefe D2 der Aussparung der ersten Halbleiterschichten 20 von der Ebene, die einen Gate-Seitenwand-Abstandshalter 55 enthält, beträgt etwa 7 nm bis etwa 15 nm. Die Ätzung der ersten Halbleiterschichten 20 umfasst eine Nassätzung und/oder eine Trockenätzung. Zum selektiven Ätzen der ersten Halbleiterschichten 20 kann ein Nassätzmittel, wie etwa eine Tetramethylammoniumhydroxid(NH4OH)-Lösung, verwendet werden. Bei einigen Ausführungsformen ist D2 größer als D1. Wie in 16A gezeigt ist, werden durch diese Ätzung die ersten Halbleiterschichten 20 von den Gate-Seitenwand-Abstandshaltern 55 und den dielektrischen Innen-Abstandshaltern 62 getrennt.As in the 16A and 16B is shown, the first semiconductor layers 20 recessed horizontally (etched) so that edges of the first semiconductor layers 20 essentially under the gate sidewall spacers 55 and cavities 22 arise. 16A shows a perspective view, and 16B shows a sectional view of the line X1 - X1 of 11A equivalent. In 16B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. As in 16B have end portions (edges) of the first semiconductor layers 20 a concave shape, such as a V or U shape. A depth D2 the recess of the first semiconductor layers 20 from the plane that is a gate sidewall spacer 55 contains, is about 7 nm to about 15 nm. The etching of the first semiconductor layers 20 includes wet etching and / or dry etching. For selective etching of the first semiconductor layers 20 a wet etchant, such as a tetramethylammonium hydroxide (NH 4 OH) solution, can be used. In some embodiments D2 larger than D1 , As in 16A is shown, this etching makes the first semiconductor layers 20 from the gate sidewall spacers 55 and the dielectric inner spacers 62 Cut.

Nachdem die Hohlräume 22 erzeugt worden sind, werden Source-/Drain(S/D)-Epitaxialschichten 80 hergestellt, wie in den 17A und 17B gezeigt ist. 17A zeigt eine perspektivische Darstellung, und 17B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht. In 17B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Die S/D-Epitaxialschicht 80 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET. Die S/D-Epitaxialschichten 80 werden durch epitaxiales Aufwachsen mittels CVD, ALD oder Molekularstrahlepitaxie (MBE) hergestellt. Wie in 17B gezeigt ist, befindet sich die Grenzfläche zwischen mindestens einer der ersten Halbleiterschichten 20 und der S/D-Epitaxialschicht 80 unter einem der Gate-Seitenwand-Abstandshalter 55.After the cavities 22 source / drain (S / D) epitaxial layers 80 are produced, as in FIGS 17A and 17B is shown. 17A shows a perspective view, and 17B shows a sectional view of the line X1 - X1 of 11A equivalent. In 17B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. The S / D epitaxial layer 80 comprises one or more layers of Si, SiP, SiC and SiCP for an n-channel FET. The S / D epitaxial layers 80 are produced by epitaxial growth using CVD, ALD or molecular beam epitaxy (MBE). As in 17B is shown, the interface is located between at least one of the first semiconductor layers 20 and the S / D epitaxial layer 80 under one of the gate sidewall spacers 55 ,

Anschließend wird eine Deckschicht 85 hergestellt, und danach wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 90 hergestellt, wie in den 18A und 18B gezeigt ist. 18A zeigt eine perspektivische Darstellung, und 18B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht.Then a top layer 85 and then an interlayer dielectric layer (ILD layer) 90 manufactured as in the 18A and 18B is shown. 18A shows a perspective view, and 18B shows a sectional view of the line X1 - X1 of 11A equivalent.

Die Deckschicht 85 besteht aus einem Material auf Siliziumnitrid-Basis, wie etwa Siliziumnitrid, und fungiert bei späteren Ätzprozessen als eine Kontakt-Ätzstoppschicht (CESL). Die Materialien für die ILD-Schicht 90 sind Verbindungen, die Si, O, C und/oder H aufweisen, wie etwa Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 90 können auch organische Materialien, wie etwa Polymere, verwendet werden. Nachdem die ILD-Schicht 90 hergestellt worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, sodass die Opfergate-Elektrodenschicht 54 freigelegt wird, wie in den 18A und 18B gezeigt ist.The top layer 85 consists of a silicon nitride-based material, such as silicon nitride, and acts as a contact etch stop layer (CESL) in later etching processes. The materials for the ILD layer 90 are compounds that have Si, O, C and / or H, such as silicon oxide, SiCOH and SiOC. For the ILD layer 90 organic materials such as polymers can also be used. After the ILD layer 90 a planarization process, such as a CMP, is performed so that the sacrificial gate electrode layer 54 is exposed, as in the 18A and 18B is shown.

Wie in den 19A und 19B gezeigt ist, werden anschließend die Opfergate-Elektrodenschicht 54 und die dielektrische Opfergateschicht 52 entfernt, sodass ein Kanalbereich der Finnenstrukturen freigelegt wird. 19A zeigt eine perspektivische Darstellung, und 19B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht. Die ILD-Schicht 90 schützt die S/D-Epitaxialschichten 80 während des Entfernens der Opfergatestrukturen. Die Opfergatestrukturen können durch Plasma-Trockenätzung und/oder Nassätzung entfernt werden. Wenn die Opfergate-Elektrodenschicht 54 aus Polysilizium besteht und die ILD-Schicht 90 aus Siliziumoxid besteht, kann ein Nassätzmittel, wie etwa eine TMAH-Lösung, verwendet werden, um die Opfergate-Elektrodenschicht 54 selektiv zu entfernen. Anschließend wird die dielektrische Opfergateschicht 52 durch Plasma-Trockenätzung und/oder Nassätzung entfernt.As in the 19A and 19B is shown, then the sacrificial gate electrode layer 54 and the sacrificial dielectric layer 52 removed so that a channel area of the fin structures is exposed. 19A shows a perspective view, and 19B shows a sectional view of the line X1 - X1 of 11A equivalent. The ILD layer 90 protects the S / D epitaxial layers 80 during the removal of the sacrificial gate structures. The sacrificial gate structures can be removed by dry plasma etching and / or wet etching. If the sacrificial gate electrode layer 54 consists of polysilicon and the ILD layer 90 made of silicon oxide, a wet etchant, such as a TMAH solution, can be used around the sacrificial gate electrode layer 54 to remove selectively. Then the dielectric sacrificial gate layer 52 removed by dry plasma etching and / or wet etching.

Nachdem die Opfergatestrukturen entfernt worden sind, werden die zweiten Halbleiterschichten 25 in dem Kanalbereich der Finnenstrukturen entfernt, sodass Drähte aus den ersten Halbleiterschichten 20 entstehen, wie in den 20A und 20B gezeigt ist. 20A zeigt eine perspektivische Darstellung, und 20B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht.After the sacrificial gate structures are removed, the second semiconductor layers 25 removed in the channel region of the fin structures so that wires from the first semiconductor layers 20 arise as in the 20A and 20B is shown. 20A shows a perspective view, and 20B shows a sectional view of the line X1 - X1 of 11A equivalent.

Die zweiten Halbleiterschichten 25 können unter Verwendung eines Ätzmittels entfernt oder geätzt werden, das die zweiten Halbleiterschichten 25 selektiv ätzen kann. Wenn die ersten Halbleiterschichten 20 aus Si bestehen und die zweiten Halbleiterschichten 25 aus Ge oder SiGe bestehen, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels, wie zum Beispiel einer Lösung von Tetramethylammoniumhydroxid (TMAH), Etylendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid (KOH), selektiv entfernt werden.The second semiconductor layers 25 can be removed or etched using an etchant that includes the second semiconductor layers 25 can selectively etch. If the first semiconductor layers 20 consist of Si and the second semiconductor layers 25 The first semiconductor layers can consist of Ge or SiGe 20 using a wet etchant such as a solution of tetramethylammonium hydroxide (TMAH), ethylenediamine pyrocatechol (EDP) or potassium hydroxide (KOH).

Nachdem die Drähte aus den ersten Halbleiterschichten 20 hergestellt worden sind, wird eine Gatestruktur 100 hergestellt, wie in den 21A und 21B gezeigt ist. 21A zeigt eine perspektivische Darstellung, und 21B zeigt eine Schnittansicht, die der Linie X1 - X1 von 11A entspricht. Um jede Kanalschicht (die Drähte aus den ersten Halbleiterschichten 20) wird eine dielektrische Gateschicht 104 hergestellt, und über der dielektrischen Gateschicht 104 wird eine Gate-Elektrodenschicht 108 hergestellt.After the wires from the first semiconductor layers 20 have been manufactured, a gate structure 100 manufactured as in the 21A and 21B is shown. 21A shows a perspective view, and 21B shows a sectional view of the line X1 - X1 of 11A equivalent. Around each channel layer (the wires from the first semiconductor layers 20 ) becomes a dielectric gate layer 104 and over the gate dielectric layer 104 becomes a gate electrode layer 108 manufactured.

Bei bestimmten Ausführungsformen umfasst die dielektrische Gateschicht 104 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid oder einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumoxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen wird eine Grenzflächenschicht 102 zwischen den Kanalschichten und der dielektrischen Gateschicht 104 hergestellt. Die dielektrische Gateschicht 104 kann durch CVD, ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gateschicht 104 mit einem hochkonformen Abscheidungsverfahren wie ALD hergestellt, um sicherzustellen, dass eine dielektrische Gateschicht mit einer einheitlichen Dicke um jede Kanalschicht hergestellt wird. Die Dicke der dielektrischen Gateschicht 104 beträgt bei einer Ausführungsform etwa 1 nm bis etwa 6 nm.In certain embodiments, the gate dielectric layer comprises 104 one or more layers of a dielectric material, such as silicon oxide, silicon nitride or a high-k dielectric material, another suitable dielectric material and / or combinations thereof. Examples of dielectric high-k materials are HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, zirconium oxide, aluminum oxide, titanium oxide, hafnium oxide-aluminum oxide (HfO 2 -Al 2 O 3 ) alloy, other suitable dielectric high-k Materials and / or combinations thereof. In some embodiments, an interface layer 102 between the channel layers and the gate dielectric layer 104 manufactured. The dielectric gate layer 104 can be made by CVD, ALD or any other suitable method. In one embodiment, the gate dielectric layer 104 manufactured using a highly compliant deposition process such as ALD to ensure that a gate dielectric layer with a uniform thickness is made around each channel layer. The thickness of the gate dielectric layer 104 is about 1 nm to about 6 nm in one embodiment.

Die Gate-Elektrodenschicht 108 wird bei einigen Ausführungsformen über der dielektrischen Gateschicht 104 hergestellt, um jede Kanalschicht zu umschließen. Die Gate-Elektrodenschicht 108 umfasst eine oder mehrere Schichten aus einem leitfähigen Material, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnidrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon. Die Gate-Elektrodenschicht 108 kann durch CVD, ALD, Elektroplattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Die Gate-Elektrodenschicht 108 wird auch über der Oberseite der ILD-Schicht 90 abgeschieden. Die dielektrische Gateschicht 104 und die Gate-Elektrodenschicht 108, die über der ILD-Schicht 90 hergestellt worden sind, werden dann zum Beispiel mittels CMP planarisiert, bis die ILD-Schicht 90 freigelegt ist.The gate electrode layer 108 is over the gate dielectric layer in some embodiments 104 made to enclose each channel layer. The gate electrode layer 108 comprises one or more layers made of a conductive material, such as polysilicon, aluminum, copper, titanium, tantalum, tungsten, cobalt, molybdenum, tantalum nitride, nickel silicide, cobalt silicide, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, metal alloys, other suitable materials and / or combinations thereof. The gate electrode layer 108 can be made by CVD, ALD, electroplating or any other suitable method. The gate electrode layer 108 will also be over the top of the ILD layer 90 deposited. The dielectric gate layer 104 and the gate electrode layer 108 that are over the ILD layer 90 are then planarized, for example by means of CMP, until the ILD layer 90 is exposed.

Bei bestimmten Ausführungsformen sind eine oder mehrere Austrittsarbeits-Einstellschichten 106 zwischen der dielektrischen Gateschicht 104 und der Gate-Elektrodenschicht 108 angeordnet. Die Austrittsarbeits-Einstellschichten 106 bestehen aus einem leitfähigen Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, AI, TiAl, HfTi, TiSi, TaSi oder TiAIC oder einer Multischicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und/oder TaSi als die Austrittsarbeits-Einstellschicht verwendet. Die Austrittsarbeits-Einstellschicht 106 kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Austrittsarbeits-Einstellschicht 106 für den n-Kanal-FET und den p-Kanal-FET, für die unterschiedliche Metallschichten verwendet werden können, getrennt hergestellt werden.In certain embodiments, one or more work function adjustment layers 106 between the gate dielectric layer 104 and the gate electrode layer 108 arranged. The work function adjustment layers 106 consist of a conductive material, such as a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi or TiAIC or a multilayer of two or more of these materials. For the n-channel FET, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi and / or TaSi are used as the work function adjustment layer. The work function adjustment layer 106 can be made by ALD, PVD, CVD, electron beam evaporation or any other suitable method. In addition, the work function adjustment layer 106 for the n-channel FET and the p-channel FET, for which different metal layers can be used, are manufactured separately.

Es ist klar, dass die GAA-FETs weitere CMOS-Prozesse durchlaufen, um verschiedene Strukturelemente, wie etwa Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw., herzustellen.It is clear that the GAA-FETs go through further CMOS processes to produce various structural elements such as contacts / vias, metallic connection layers, dielectric layers, passivation layers, etc.

Die 22A bis 31B zeigen einen Prozessablauf zum Herstellen des GAA-FET-Bauelements, das in den 2A bis 2D gezeigt ist, gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 22A bis 31B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar.The 22A to 31B show a process flow for manufacturing the GAA-FET device, which in the 2A to 2D is shown, according to a further embodiment of the present invention. It is clear that further steps before, during and after those in the 22A to 31B Processes shown can be provided and some of the steps described below in further embodiments of the Procedures can be replaced or omitted. The order of the steps / processes is interchangeable.

22A zeigt eine perspektivische Darstellung, und 22B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht. In 22B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. 22A shows a perspective view, and 22B shows a sectional view of the line X1 - X1 of 22A equivalent. In 22B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown.

Nachdem die in den 11A und 11B gezeigte Struktur hergestellt worden ist, wird eine anisotrope Ätzung an der Schutzschicht 53 zum Beispiel durch reaktive Ionenätzung (RIE) durchgeführt. Während der anisotropen Ätzung wird der größte Teil des Isoliermaterials von den horizontalen Flächen entfernt, sodass die dielektrische Abstandshalterschicht auf den vertikalen Flächen, wie etwa den Gate-Seitenwand-Abstandshaltern 55 der Opfergatestruktur 50, zurückbleibt. Außerdem wird auch das Isoliermaterial 54 entfernt, das über den oberen Teilen der S/D-Bereiche der freigelegten Finnenstrukturen 30 hergestellt ist, wie in den 22A und 22B gezeigt ist. Dadurch wird die Stapelstruktur aus den ersten Halbleiterschichten 20 und den zweiten Halbleiterschichten 25 auf dem S/D-Bereich freigelegt.After the in the 11A and 11B structure shown has been produced, an anisotropic etching on the protective layer 53 for example by reactive ion etching (RIE). During the anisotropic etch, most of the insulating material is removed from the horizontal surfaces, so that the dielectric spacer layer on the vertical surfaces, such as the gate sidewall spacers 55 the victim gate structure 50 , remains. In addition, the insulation material 54 removed that over the upper parts of the S / D areas of the exposed fin structures 30 is produced as in the 22A and 22B is shown. As a result, the stack structure is made up of the first semiconductor layers 20 and the second semiconductor layers 25 exposed on the S / D area.

Wie in den 23A und 23B gezeigt ist, werden die zweiten Halbleiterschichten 25 horizontal ausgespart (geätzt), sodass sich Ränder der zweiten Halbleiterschichten 25 im Wesentlichen unter den Gate-Seitenwand-Abstandshaltern 55 befinden und Hohlräume 27 entstehen. 23A zeigt eine perspektivische Darstellung, und 23B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht, die die Finnenstruktur 30 schneidet. In 23B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Wie in 23B gezeigt ist, haben Endteile (Ränder) der zweiten Halbleiterschichten 25 bei einigen Ausführungsformen eine konkave Form, wie etwa eine V- oder U-Form. Eine Tiefe D3 der Aussparung der zweiten Halbleiterschichten 25 von der Ebene, die einen Gate-Seitenwand-Abstandshalter 55 enthält, beträgt etwa 5 nm bis etwa 10 nm. Die Ätzung der zweiten Halbleiterschichten 25 umfasst eine Nassätzung und/oder eine Trockenätzung. Zum selektiven Ätzen der zweiten Halbleiterschichten 25 gegenüber den ersten Halbleiterschichten 20 kann ein Nassätzmittel, wie etwa eine TMAH-Lösung, verwendet werden.As in the 23A and 23B is shown, the second semiconductor layers 25 cut out horizontally (etched) so that edges of the second semiconductor layers 25 essentially under the gate sidewall spacers 55 and cavities 27 arise. 23A shows a perspective view, and 23B shows a sectional view of the line X1 - X1 of 22A which corresponds to the fin structure 30 cuts. In 23B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. As in 23B have end portions (edges) of the second semiconductor layers 25 in some embodiments, a concave shape, such as a V or U shape. A depth D3 the recess of the second semiconductor layers 25 from the plane that is a gate sidewall spacer 55 contains, is about 5 nm to about 10 nm. The etching of the second semiconductor layers 25 includes wet etching and / or dry etching. For selective etching of the second semiconductor layers 25 compared to the first semiconductor layers 20 a wet etchant, such as a TMAH solution, can be used.

Wie in den 24A und 24B gezeigt ist, wird dann eine dielektrische Materialschicht 60 über der Struktur der 23A und 23B hergestellt. 24A zeigt eine perspektivische Darstellung, und 24B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht, die die Finnenstruktur 30 schneidet. In 24B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Bei einigen Ausführungsformen weist die dielektrische Materialschicht 60 ein Material auf Siliziumnitrid-Basis, wie etwa SiN, SiON, SiOCN oder SiCN und Kombinationen davon, auf, das von dem Material der Gate-Seitenwand-Abstandshalter 55 verschieden ist. Bei bestimmten Ausführungsformen ist das dielektrische Material Siliziumnitrid. Die dielektrische Materialschicht 60 füllt die Hohlräume 27 und die Zwischenräume zwischen benachbarten ersten Halbleiterschichten 20 vollständig, wie in 24B gezeigt ist. Die dielektrische Materialschicht 60 kann durch CVD, die LPCVD und PECVD umfasst, PVD, ALD oder mit anderen geeigneten Verfahren hergestellt werden.As in the 24A and 24B is then a dielectric material layer 60 about the structure of the 23A and 23B manufactured. 24A shows a perspective view, and 24B shows a sectional view of the line X1 - X1 of 22A which corresponds to the fin structure 30 cuts. In 24B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. In some embodiments, the dielectric material layer has 60 a silicon nitride based material, such as SiN, SiON, SiOCN, or SiCN, and combinations thereof, on that of the material of the gate sidewall spacers 55 is different. In certain embodiments, the dielectric material is silicon nitride. The dielectric material layer 60 fills the cavities 27 and the spaces between adjacent first semiconductor layers 20 completely, as in 24B is shown. The dielectric material layer 60 can be made by CVD, which includes LPCVD and PECVD, PVD, ALD, or other suitable methods.

Wie in den 25A und 25B gezeigt ist, werden dann ein oder mehrere Ätzprozesse durchgeführt, um dielektrische Innen-Abstandshalter 62 herzustellen. 25A zeigt eine perspektivische Darstellung, und 25B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht. In 25B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Die Ätzprozesse umfassen einen oder mehrere Nass- und/oder Trockenätzprozesse. Bei bestimmten Ausführungsformen ist die Ätzung eine isotrope Ätzung. Die maximale Dicke entlang der y-Richtung der dielektrischen Innen-Abstandshalter 62 beträgt bei einigen Ausführungsformen etwa 0,5 nm bis etwa 5 nm. Wie in den 25A und 25B gezeigt ist, bleibt ein Teil der dielektrischen Materialschicht 60 über der unteren Finnenstruktur 11 zurück, und ein Teil der dielektrischen Materialschicht 60 bleibt auf den Gate-Seitenwand-Abstandshaltern 55 als zweite Gate-Seitenwand-Abstandshalter 64 zurück. Bei einigen Ausführungsformen beträgt die Dicke der zweiten Gate-Seitenwand-Abstandshalter 64 etwa 2 nm bis etwa 15 nm. Die dielektrische Materialschicht 60, die auf der isolierenden Isolationsschicht 40 hergestellt ist, wird entfernt.As in the 25A and 25B is shown, one or more etching processes are then performed to dielectric spacers 62 manufacture. 25A shows a perspective view, and 25B shows a sectional view of the line X1 - X1 of 22A equivalent. In 25B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. The etching processes include one or more wet and / or dry etching processes. In certain embodiments, the etch is an isotropic etch. The maximum thickness along the y-direction of the inner dielectric spacers 62 is about 0.5 nm to about 5 nm in some embodiments. As in FIGS 25A and 25B is shown, part of the dielectric material layer remains 60 over the lower fin structure 11 back, and part of the dielectric material layer 60 stays on the gate sidewall spacers 55 as a second gate-sidewall spacer 64 back. In some embodiments, the thickness of the second gate sidewall spacers is 64 about 2 nm to about 15 nm. The dielectric material layer 60 that on the insulating insulation layer 40 is removed.

Wie in den 26A und 26B gezeigt ist, werden anschließend die ersten Halbleiterschichten 20 horizontal ausgespart (geätzt), sodass sich Ränder der ersten Halbleiterschichten 20 im Wesentlichen unter den Gate-Seitenwand-Abstandshaltern 55 befinden und Hohlräume 22 entstehen. 26A zeigt eine perspektivische Darstellung, und 26B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht. In 26B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Wie in 26B gezeigt ist, haben Endteile (Ränder) der ersten Halbleiterschichten 20 eine konkave Form, wie etwa eine V- oder U-Form. Eine Tiefe D4 der Aussparung der ersten Halbleiterschichten 20 von der Ebene, die eine Oberfläche der Gate-Seitenwand-Abstandshalter 55 enthält, beträgt etwa 7 nm bis etwa 15 nm. Die Ätzung der ersten Halbleiterschichten 20 umfasst eine Nassätzung und/oder eine Trockenätzung. Zum selektiven Ätzen der ersten Halbleiterschichten 20 gegenüber den zweiten Halbleiterschichten 25 kann ein Nassätzmittel, wie etwa eine Tetramethylammoniumhydroxid(NH4OH)-Lösung, verwendet werden. Bei einigen Ausführungsformen ist D4 größer als D3. Wie in 26A gezeigt ist, werden durch diese Ätzung die ersten Halbleiterschichten 20 von den ersten Gate-Seitenwand-Abstandshaltern 55 und den zweiten Gate-Seitenwand-Abstandshaltern 64 getrennt.As in the 26A and 26B is shown, then the first semiconductor layers 20 recessed horizontally (etched) so that edges of the first semiconductor layers 20 essentially under the gate sidewall spacers 55 and cavities 22 arise. 26A shows a perspective view, and 26B shows a sectional view of the line X1 - X1 of 22A equivalent. In 26B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. As in 26B have end portions (edges) of the first semiconductor layers 20 a concave shape, such as a V or U shape. A depth D4 the recess of the first semiconductor layers 20 from the plane that is a surface of the gate sidewall spacers 55 contains, is about 7 nm to about 15 nm. The etching of the first semiconductor layers 20 includes wet etching and / or dry etching. For selective etching of the first semiconductor layers 20 compared to the second semiconductor layers 25 can one Wet etchants such as a tetramethylammonium hydroxide (NH 4 OH) solution can be used. In some embodiments D4 larger than D3 , As in 26A is shown, this etching makes the first semiconductor layers 20 from the first gate sidewall spacers 55 and the second gate sidewall spacers 64 Cut.

Nachdem die Hohlräume 22 erzeugt worden sind, werden S/D-Epitaxialschichten 80 hergestellt, wie in den 27A und 27B gezeigt ist. 27A zeigt eine perspektivische Darstellung, und 27B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht. In 27B sind die SiN-Padschicht 56 und die Siliziumoxid-Maskenschicht 58 nicht dargestellt. Die S/D-Epitaxialschicht 80 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET. Die S/D-Epitaxialschichten 80 werden durch epitaxiales Aufwachsen mittels CVD, ALD oder Molekularstrahlepitaxie (MBE) hergestellt. Wie in 27B gezeigt ist, befindet sich die Grenzfläche zwischen mindestens einer der ersten Halbleiterschichten 20 und der S/D-Epitaxialschicht 80 unter einem der Gate-Seitenwand-Abstandshalter 55.After the cavities 22 S / D epitaxial layers have been produced 80 manufactured as in the 27A and 27B is shown. 27A shows a perspective view, and 27B shows a sectional view of the line X1 - X1 of 22A equivalent. In 27B are the SiN pad layer 56 and the silicon oxide mask layer 58 not shown. The S / D epitaxial layer 80 comprises one or more layers of Si, SiP, SiC and SiCP for an n-channel FET. The S / D epitaxial layers 80 are produced by epitaxial growth using CVD, ALD or molecular beam epitaxy (MBE). As in 27B is shown, the interface is located between at least one of the first semiconductor layers 20 and the S / D epitaxial layer 80 under one of the gate sidewall spacers 55 ,

Anschließend wird eine Deckschicht 85 hergestellt, und danach wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 90 hergestellt, wie in den 28A und 28B gezeigt ist. 28A zeigt eine perspektivische Darstellung, und 28B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht.Then a top layer 85 and then an interlayer dielectric layer (ILD layer) 90 manufactured as in the 28A and 28B is shown. 28A shows a perspective view, and 28B shows a sectional view of the line X1 - X1 of 22A equivalent.

Die Deckschicht 85 besteht aus einem Material auf Siliziumnitrid-Basis, wie etwa Siliziumnitrid, und fungiert bei späteren Ätzprozessen als eine Kontakt-Ätzstoppschicht (CESL). Die Materialien für die ILD-Schicht 90 sind Verbindungen, die Si, O, C und/oder H aufweisen, wie etwa Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 90 können auch organische Materialien, wie etwa Polymere, verwendet werden. Nachdem die ILD-Schicht 90 hergestellt worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, sodass die Opfergate-Elektrodenschicht 54 freigelegt wird, wie in den 28A und 28B gezeigt ist.The top layer 85 consists of a silicon nitride-based material, such as silicon nitride, and acts as a contact etch stop layer (CESL) in later etching processes. The materials for the ILD layer 90 are compounds that have Si, O, C and / or H, such as silicon oxide, SiCOH and SiOC. For the ILD layer 90 organic materials such as polymers can also be used. After the ILD layer 90 a planarization process, such as a CMP, is performed so that the sacrificial gate electrode layer 54 is exposed, as in the 28A and 28B is shown.

Wie in den 29A und 29B gezeigt ist, werden anschließend die Opfergate-Elektrodenschicht 54 und die dielektrische Opfergateschicht 52 entfernt, sodass ein Kanalbereich der Finnenstrukturen freigelegt wird. 29A zeigt eine perspektivische Darstellung, und 29B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht. Die ILD-Schicht 90 schützt die S/D-Epitaxialschichten 80 während des Entfernens der Opfergatestrukturen. Die Opfergatestrukturen können durch Plasma-Trockenätzung und/oder Nassätzung entfernt werden. Wenn die Opfergate-Elektrodenschicht 54 aus Polysilizium besteht und die ILD-Schicht 90 aus Siliziumoxid besteht, kann ein Nassätzmittel, wie etwa eine TMAH-Lösung, verwendet werden, um die Opfergate-Elektrodenschicht 54 selektiv zu entfernen. Anschließend wird die dielektrische Opfergateschicht 52 durch Plasma-Trockenätzung und/oder Nassätzung entfernt.As in the 29A and 29B is shown, then the sacrificial gate electrode layer 54 and the sacrificial dielectric layer 52 removed so that a channel area of the fin structures is exposed. 29A shows a perspective view, and 29B shows a sectional view of the line X1 - X1 of 22A equivalent. The ILD layer 90 protects the S / D epitaxial layers 80 during the removal of the sacrificial gate structures. The sacrificial gate structures can be removed by dry plasma etching and / or wet etching. If the sacrificial gate electrode layer 54 consists of polysilicon and the ILD layer 90 made of silicon oxide, a wet etchant, such as a TMAH solution, can be used around the sacrificial gate electrode layer 54 to remove selectively. Then the dielectric sacrificial gate layer 52 removed by dry plasma etching and / or wet etching.

Nachdem die Opfergatestrukturen entfernt worden sind, werden die zweiten Halbleiterschichten 25 in dem Kanalbereich der Finnenstrukturen entfernt, sodass Drähte aus den ersten Halbleiterschichten 20 entstehen, wie in den 30A und 30B gezeigt ist. 30A zeigt eine perspektivische Darstellung, und 30B zeigt eine Schnittansicht, die der Linie X1 - X1 von 22A entspricht.After the sacrificial gate structures are removed, the second semiconductor layers 25 removed in the channel region of the fin structures so that wires from the first semiconductor layers 20 arise as in the 30A and 30B is shown. 30A shows a perspective view, and 30B shows a sectional view of the line X1 - X1 of 22A equivalent.

Die zweiten Halbleiterschichten 25 können unter Verwendung eines Ätzmittels entfernt oder geätzt werden, das die zweiten Halbleiterschichten 25 selektiv ätzen kann. Wenn die ersten Halbleiterschichten 20 aus Si bestehen und die zweiten Halbleiterschichten 25 aus Ge oder SiGe bestehen, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels, wie zum Beispiel einer Lösung von Tetramethylammoniumhydroxid (TMAH), Etylendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid (KOH), selektiv entfernt werden.The second semiconductor layers 25 can be removed or etched using an etchant that includes the second semiconductor layers 25 can selectively etch. If the first semiconductor layers 20 consist of Si and the second semiconductor layers 25 The first semiconductor layers can consist of Ge or SiGe 20 using a wet etchant such as a solution of tetramethylammonium hydroxide (TMAH), ethylenediamine pyrocatechol (EDP) or potassium hydroxide (KOH).

Nachdem die Drähte aus den ersten Halbleiterschichten 20 hergestellt worden sind, wird eine Gatestruktur 100 hergestellt, wie in den 31A und 31B gezeigt ist. 31A zeigt eine perspektivische Darstellung, und 31B zeigt eine Schnittansicht, die der Linie X1 - X1 von 31A entspricht. Um jede Kanalschicht (die Drähte aus den ersten Halbleiterschichten 20) wird eine dielektrische Gateschicht 104 hergestellt, und über der dielektrischen Gateschicht 104 wird eine Gate-Elektrodenschicht 108 hergestellt.After the wires from the first semiconductor layers 20 have been manufactured, a gate structure 100 manufactured as in the 31A and 31B is shown. 31A shows a perspective view, and 31B shows a sectional view of the line X1 - X1 of 31A equivalent. Around each channel layer (the wires from the first semiconductor layers 20 ) becomes a dielectric gate layer 104 and over the gate dielectric layer 104 becomes a gate electrode layer 108 manufactured.

Bei bestimmten Ausführungsformen umfasst die dielektrische Gateschicht 104 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid oder einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumoxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen wird eine Grenzflächenschicht 102 zwischen den Kanalschichten und der dielektrischen Gateschicht 104 hergestellt. Die dielektrische Gateschicht 104 kann durch CVD, ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gateschicht 104 mit einem hochkonformen Abscheidungsverfahren wie ALD hergestellt, um sicherzustellen, dass eine dielektrische Gateschicht mit einer einheitlichen Dicke um jede Kanalschicht hergestellt wird. Die Dicke der dielektrischen Gateschicht 104 beträgt bei einer Ausführungsform etwa 1 nm bis etwa 6 nm.In certain embodiments, the gate dielectric layer comprises 104 one or more layers of a dielectric material, such as silicon oxide, silicon nitride or a high-k dielectric material, another suitable dielectric material and / or combinations thereof. Examples of dielectric high-k materials are HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, zirconium oxide, aluminum oxide, titanium oxide, hafnium oxide-aluminum oxide (HfO 2 -Al 2 O 3 ) alloy, other suitable dielectric high-k Materials and / or combinations thereof. In some embodiments, an interface layer 102 between the channel layers and the gate dielectric layer 104 manufactured. The dielectric gate layer 104 can be made by CVD, ALD or any other suitable method. In one embodiment, the gate dielectric layer 104 with a highly compliant Deposition processes such as ALD are made to ensure that a gate dielectric layer with a uniform thickness is made around each channel layer. The thickness of the gate dielectric layer 104 is about 1 nm to about 6 nm in one embodiment.

Die Gate-Elektrodenschicht 108 wird bei einigen Ausführungsformen über der dielektrischen Gateschicht 104 hergestellt, um jede Kanalschicht zu umschließen. Die Gate-Elektrodenschicht 108 umfasst eine oder mehrere Schichten aus einem leitfähigen Material, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnidrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon. Die Gate-Elektrodenschicht 108 kann durch CVD, ALD, Elektroplattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Die Gate-Elektrodenschicht 108 wird auch über der Oberseite der ILD-Schicht 90 abgeschieden. Die dielektrische Gateschicht 104 und die Gate-Elektrodenschicht 108, die über der ILD-Schicht 90 hergestellt worden sind, werden dann zum Beispiel mittels CMP planarisiert, bis die ILD-Schicht 90 freigelegt ist.The gate electrode layer 108 is over the gate dielectric layer in some embodiments 104 made to enclose each channel layer. The gate electrode layer 108 comprises one or more layers made of a conductive material, such as polysilicon, aluminum, copper, titanium, tantalum, tungsten, cobalt, molybdenum, tantalum nitride, nickel silicide, cobalt silicide, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, metal alloys, other suitable materials and / or combinations thereof. The gate electrode layer 108 can be made by CVD, ALD, electroplating or any other suitable method. The gate electrode layer 108 will also be over the top of the ILD layer 90 deposited. The dielectric gate layer 104 and the gate electrode layer 108 that are over the ILD layer 90 are then planarized, for example by means of CMP, until the ILD layer 90 is exposed.

Bei bestimmten Ausführungsformen sind eine oder mehrere Austrittsarbeits-Einstellschichten 106 zwischen der dielektrischen Gateschicht 104 und der Gate-Elektrodenschicht 108 angeordnet. Die Austrittsarbeits-Einstellschichten 106 bestehen aus einem leitfähigen Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, AI, TiAl, HfTi, TiSi, TaSi oder TiAIC oder einer Multischicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und/oder TaSi als die Austrittsarbeits-Einstellschicht verwendet. Die Austrittsarbeits-Einstellschicht 106 kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Austrittsarbeits-Einstellschicht 106 für den n-Kanal-FET und den p-Kanal-FET, für die unterschiedliche Metallschichten verwendet werden können, getrennt hergestellt werden.In certain embodiments, one or more work function adjustment layers 106 between the gate dielectric layer 104 and the gate electrode layer 108 arranged. The work function adjustment layers 106 consist of a conductive material, such as a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi or TiAIC or a multilayer of two or more of these materials. For the n-channel FET, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi and / or TaSi are used as the work function adjustment layer. The work function adjustment layer 106 can be made by ALD, PVD, CVD, electron beam evaporation or any other suitable method. In addition, the work function adjustment layer 106 for the n-channel FET and the p-channel FET, for which different metal layers can be used, are manufactured separately.

Es ist klar, dass die GAA-FETs weitere CMOS-Prozesse durchlaufen, um verschiedene Strukturelemente, wie etwa Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw., herzustellen.It is clear that the GAA-FETs go through further CMOS processes to produce various structural elements such as contacts / vias, metallic connection layers, dielectric layers, passivation layers, etc.

Verschiedene Ausführungsformen oder Beispiele, die hier beschrieben werden, bieten mehrere Vorzüge gegenüber dem Stand der Technik. Zum Beispiel sind in der vorliegenden Erfindung die Kanäle (Halbleiterdrähte) nicht in Kontakt mit Gate-Seitenwand-Abstandshaltern, und die Gate-Seitenwand-Abstandshalter sind in Kontakt mit der Source-/Drain-Epitaxialschicht (SiP-Schicht). Dadurch kann eine Grenzflächenzustandsdichte (Dit) unter den Gate-Seitenwand-Abstandshaltern reduziert werden. Außerdem kann durch Verwenden eines Materials mit einem größeren Bandabstand als dem des Ge oder des SiGe der Kanäle zum Kontaktieren der Enden der Kanäle der Ge-Band-Band-Kanal-Leckstrom reduziert werden. Darüber hinaus kann der Substrat-Leckstrom reduziert werden, da sich eine verbliebene Schicht der dielektrischen Materialschicht an der Unterseite der Source-/Drain-Epitaxialschicht befindet.Various embodiments or examples described here offer several advantages over the prior art. For example, in the present invention, the channels (semiconductor wires) are not in contact with gate sidewall spacers and the gate sidewall spacers are in contact with the source / drain epitaxial layer (SiP layer). This can reduce an interface state density (Dit) under the gate sidewall spacers. In addition, by using a material with a larger band gap than that of the Ge or SiGe of the channels for contacting the ends of the channels, the Ge band band channel leakage current can be reduced. In addition, the substrate leakage current can be reduced because there is a remaining layer of the dielectric material layer on the underside of the source / drain epitaxial layer.

Es ist klar, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorzüge bieten können.It is clear that not all of the merits have been discussed, no particular merit is required for all embodiments or examples, and other embodiments or examples may offer other merits.

Gemäß einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinandergestapelt werden, über einer unteren Finnenstruktur hergestellt. Über der Finnenstruktur wird eine Opfergatestruktur mit Seitenwand-Abstandshaltern hergestellt. Die Seitenwand-Abstandshalter werden in einer Richtung senkrecht zu einer Hauptfläche eines Halbleitersubstrats hergestellt. Ein Source-/Drain-Bereich der Finnenstruktur, der nicht von der Opfergatestruktur bedeckt ist, wird entfernt. Die zweiten Halbleiterschichten werden seitlich ausgespart. An seitlichen Enden der ausgesparten zweiten Halbleiterschichten werden dielektrische Innen-Abstandshalter hergestellt. Die ersten Halbleiterschichten werden seitlich ausgespart. Eine Source-/Drain-Epitaxialschicht wird so hergestellt, dass sie seitliche Enden der ausgesparten ersten Halbleiterschicht kontaktiert. Die zweiten Halbleiterschichten werden entfernt, sodass die ersten Halbleiterschichten in einem Kanalbereich freigelegt werden. Um die ersten Halbleiterschichten wird eine Gatestruktur hergestellt. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen befindet sich eine Grenzfläche zwischen mindestens einer der ersten Halbleiterschichten und der Source-/Drain-Epitaxialschicht unter einem der Seitenwand-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen befindet sich die Grenzfläche näher an der Gatestruktur als eine Mittellinie des einen der Seitenwand-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen sind die Seitenwand-Abstandshalter nicht in Kontakt mit den ersten Halbleiterschichten. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen umfasst das Herstellen der dielektrischen Innen-Abstandshalter das Herstellen einer dielektrischen Schicht und das Ätzen der dielektrischen Schicht, wobei die Source-/Drain-Epitaxialschicht durch einen Teil der dielektrischen Schicht von der unteren Finnenstruktur getrennt wird. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist ein Material der Seitenwand-Abstandshalter von einem Material der dielektrischen Innen-Abstandshalter verschieden. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der dielektrischen Innen-Abstandshalter Siliziumnitrid. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der Seitenwand-Abstandshalter SiOC, SiCON oder SiCN. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen bestehen die ersten Halbleiterschichten aus Ge oder Si1-xGex, wobei 0,5 ≤ x < 1 ist, und die zweiten Halbleiterschichten bestehen aus Sii-yGey, wobei 0,2 ≤ y ≤ 0,6 ist und x > y ist.According to one aspect of the present invention, in a method for manufacturing a semiconductor device, a fin structure in which first semiconductor layers and second semiconductor layers are stacked alternately is produced over a lower fin structure. A sacrificial gate structure with sidewall spacers is made over the fin structure. The sidewall spacers are made in a direction perpendicular to a main surface of a semiconductor substrate. A source / drain region of the fin structure that is not covered by the sacrificial gate structure is removed. The second semiconductor layers are left out laterally. Dielectric inner spacers are produced at the lateral ends of the recessed second semiconductor layers. The first semiconductor layers are cut out laterally. A source / drain epitaxial layer is fabricated to contact lateral ends of the recessed first semiconductor layer. The second semiconductor layers are removed, so that the first semiconductor layers are exposed in a channel region. A gate structure is produced around the first semiconductor layers. In one or more of the above and subsequent embodiments, an interface between at least one of the first semiconductor layers and the source / drain epitaxial layer is under one of the sidewall spacers. In one or more of the above and subsequent embodiments, the interface is closer to the gate structure than a center line of one of the sidewall spacers. In one or more of the above and subsequent embodiments, the sidewall spacers are not in contact with the first semiconductor layers. In one or more of the above and subsequent embodiments, fabricating the interior dielectric spacers includes fabricating a dielectric layer and etching the dielectric layer, the source / Drain epitaxial layer is separated from the lower fin structure by part of the dielectric layer. In one or more of the above and subsequent embodiments, a material of the sidewall spacers is different from a material of the dielectric inner spacers. In one or more of the above and subsequent embodiments, the material of the dielectric spacers is silicon nitride. In one or more of the above and subsequent embodiments, the material of the sidewall spacers is SiOC, SiCON or SiCN. In one or more of the above and subsequent embodiments, the first semiconductor layers consist of Ge or Si 1-x Ge x , where 0.5 x x <1, and the second semiconductor layers consist of Si iy Ge y , where 0.2 y y ≤ 0.6 and x> y.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinandergestapelt werden, über einer unteren Finnenstruktur hergestellt. Über der Finnenstruktur wird eine Opfergatestruktur mit Seitenwand-Abstandshaltern hergestellt. Die Seitenwand-Abstandshalter werden in einer Richtung senkrecht zu einer Hauptfläche eines Halbleitersubstrats hergestellt. Die zweiten Halbleiterschichten in einem Source-/Drain-Bereich der Finnenstruktur, der nicht von der Opfergatestruktur bedeckt ist, werden entfernt. eine dielektrische Schicht wird hergestellt. Die dielektrische Schicht und die ersten Halbleiterschichten in dem Source-/Drain-Bereich werden so geätzt, dass dielektrische Innen-Abstandshalter an seitlichen Enden der zweiten Halbleiterschichten entstehen. Die ersten Halbleiterschichten werden seitlich ausgespart. Eine Source-/Drain-Epitaxialschicht wird so hergestellt, dass sie seitliche Enden der ausgesparten ersten Halbleiterschichten kontaktiert. Die zweiten Halbleiterschichten werden entfernt, sodass die ersten Halbleiterschichten in einem Kanalbereich freigelegt werden. Um die ersten Halbleiterschichten wird eine Gatestruktur hergestellt. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen befindet sich eine Grenzfläche zwischen mindestens einer der ersten Halbleiterschichten und der Source-/Drain-Epitaxialschicht unter einem der Seitenwand-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen sind die Seitenwand-Abstandshalter nicht in Kontakt mit den ersten Halbleiterschichten. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist ein Material der Seitenwand-Abstandshalter von einem Material der dielektrischen Innen-Abstandshalter verschieden. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der dielektrischen Innen-Abstandshalter Siliziumnitrid. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der Seitenwand-Abstandshalter SiOC, SiCON oder SiCN. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen bestehen die ersten Halbleiterschichten aus Ge oder Si1-xGex, wobei 0,5 ≤ x < 1 ist, und die zweiten Halbleiterschichten bestehen aus Si1-yGey, wobei 0,2 ≤ y ≤ 0,6 ist und x > y ist. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen bleibt ein Teil der dielektrischen Schicht auf den Seitenwand-Abstandshaltern zurück, nachdem die dielektrischen Innen-Abstandshalter hergestellt worden sind. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen wird die Source-/Drain-Epitaxialschicht durch einen Teil der dielektrischen Schicht von der unteren Finnenstruktur getrennt.According to a further aspect of the present invention, in a method for producing a semiconductor device, a fin structure in which first semiconductor layers and second semiconductor layers are stacked alternately is produced above a lower fin structure. A sacrificial gate structure with sidewall spacers is made over the fin structure. The sidewall spacers are made in a direction perpendicular to a main surface of a semiconductor substrate. The second semiconductor layers in a source / drain region of the fin structure that is not covered by the sacrificial gate structure are removed. a dielectric layer is produced. The dielectric layer and the first semiconductor layers in the source / drain region are etched such that internal dielectric spacers are formed at lateral ends of the second semiconductor layers. The first semiconductor layers are cut out laterally. A source / drain epitaxial layer is fabricated to contact lateral ends of the recessed first semiconductor layers. The second semiconductor layers are removed, so that the first semiconductor layers are exposed in a channel region. A gate structure is produced around the first semiconductor layers. In one or more of the above and subsequent embodiments, an interface between at least one of the first semiconductor layers and the source / drain epitaxial layer is under one of the sidewall spacers. In one or more of the above and subsequent embodiments, the sidewall spacers are not in contact with the first semiconductor layers. In one or more of the above and subsequent embodiments, a material of the sidewall spacers is different from a material of the dielectric inner spacers. In one or more of the above and subsequent embodiments, the material of the dielectric spacers is silicon nitride. In one or more of the above and subsequent embodiments, the material of the sidewall spacers is SiOC, SiCON or SiCN. In one or more of the above and subsequent embodiments, the first semiconductor layers consist of Ge or Si 1-x Ge x , where 0.5 x x <1, and the second semiconductor layers consist of Si 1-y Ge y , where 0.2 ≤ y ≤ 0.6 and x> y. In one or more of the above and subsequent embodiments, a portion of the dielectric layer remains on the sidewall spacers after the inner dielectric spacers have been fabricated. In one or more of the above and subsequent embodiments, the source / drain epitaxial layer is separated from the lower fin structure by a portion of the dielectric layer.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinandergestapelt werden, über einer unteren Finnenstruktur hergestellt. Über der Finnenstruktur wird eine Opfergatestruktur mit Seitenwand-Abstandshaltern hergestellt. Die Seitenwand-Abstandshalter werden auf gegenüberliegenden Seitenflächen der Opfergatestruktur hergestellt. Ein Source-/Drain-Bereich der Finnenstruktur wird entfernt. Die zweiten Halbleiterschichten werden seitlich ausgespart. An seitlichen Enden der ausgesparten zweiten Halbleiterschichten werden dielektrische Innen-Abstandshalter hergestellt. Die ersten Halbleiterschichten werden seitlich ausgespart. Eine Source-/Drain-Epitaxialschicht wird so hergestellt, dass sie seitliche Enden der ausgesparten ersten Halbleiterschichten kontaktiert. eine Zwischenschichtdielektrikum-Schicht wird hergestellt. Die Opfergatestruktur wird entfernt. Die zweiten Halbleiterschichten werden entfernt, sodass die ersten Halbleiterschichten in einem Kanalbereich freigelegt werden. Um die ersten Halbleiterschichten wird eine Gatestruktur hergestellt. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist ein Material der Seitenwand-Abstandshalter von einem Material der dielektrischen Innen-Abstandshalter verschieden.According to a further aspect of the present invention, in a method for producing a semiconductor device, a fin structure in which first semiconductor layers and second semiconductor layers are stacked alternately is produced above a lower fin structure. A sacrificial gate structure with sidewall spacers is made over the fin structure. The sidewall spacers are made on opposite side surfaces of the sacrificial gate structure. A source / drain region of the fin structure is removed. The second semiconductor layers are left out laterally. Dielectric inner spacers are produced at the lateral ends of the recessed second semiconductor layers. The first semiconductor layers are cut out laterally. A source / drain epitaxial layer is fabricated to contact lateral ends of the recessed first semiconductor layers. an interlayer dielectric layer is produced. The victim gate structure is removed. The second semiconductor layers are removed, so that the first semiconductor layers are exposed in a channel region. A gate structure is produced around the first semiconductor layers. In one or more of the above and subsequent embodiments, a material of the sidewall spacers is different from a material of the dielectric inner spacers.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung Folgendes auf: Halbleiterdrähte, die vertikal angeordnet sind und jeweils einen Kanalbereich aufweisen; eine Source-/Drain-Epitaxialschicht, die mit Enden der Halbleiterdrähte verbunden ist; eine Gatestruktur mit Seitenwand-Abstandshaltern, die um die Halbleiterdrähte hergestellt sind; und dielektrische Innen-Abstandshalter, die zwischen der Gatestruktur und der Source-/Drain-Epitaxialschicht angeordnet sind. Eine Grenzfläche zwischen mindestens einem der Halbleiterdrähte und der Source-/Drain-Epitaxialschicht befindet sich unter einem der Seitenwand-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen sind die Seitenwand-Abstandshalter nicht in Kontakt mit den Halbleiterdrähten. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen befindet sich die Grenzfläche näher an der Gatestruktur als eine Mittellinie des einen der Seitenwand-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen weisen die Enden der Halbleiterdrähte einen V- oder U-förmigen Querschnitt auf. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist ein Material der Seitenwand-Abstandshalter von einem Material der dielektrischen Innen-Abstandshalter verschieden. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der dielektrischen Innen-Abstandshalter Siliziumnitrid. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der Seitenwand-Abstandshalter SiOC, SiCON oder SiCN. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen bestehen die Halbleiterdrähte aus Ge oder Si1-xGex, wobei 0,5 ≤ x < 1 ist. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen weist die Source-/Drain-Epitaxialschicht SiP auf. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen befinden sich alle dielektrischen Innen-Abstandshalter unter den Seitenwand-Abstandshaltern.According to a further aspect of the present invention, a semiconductor device has the following: semiconductor wires which are arranged vertically and each have a channel region; a source / drain epitaxial layer connected to ends of the semiconductor wires; a gate structure with sidewall spacers made around the semiconductor wires; and interior dielectric spacers disposed between the gate structure and the source / drain epitaxial layer. An interface between at least one of the semiconductor wires and the source / drain epitaxial layer is under one of the sidewall spacers. In one or more of the above and subsequent embodiments, the sidewall spacers are not in contact with the semiconductor wires. In one or more of the above and subsequent embodiments, the interface is closer to the gate structure than a center line of one of the sidewall spacers. In one or more of the above and subsequent embodiments, the ends of the semiconductor wires have a V-shaped or U-shaped cross section. In one or more of the above and subsequent embodiments, a material of the sidewall spacers is different from a material of the dielectric inner spacers. In one or more of the above and subsequent embodiments, the material of the dielectric spacers is silicon nitride. In one or more of the above and subsequent embodiments, the material of the sidewall spacers is SiOC, SiCON or SiCN. In one or more of the above and subsequent embodiments, the semiconductor wires are made of Ge or Si 1-x Ge x , where 0.5 x x <1. In one or more of the above and subsequent embodiments, the source / drain epitaxial layer has SiP. In one or more of the above and subsequent embodiments, all of the interior dielectric spacers are located beneath the sidewall spacers.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung Folgendes auf: Halbleiterdrähte, die vertikal angeordnet sind und jeweils einen Kanalbereich aufweisen; eine Source-/Drain-Epitaxialschicht, die mit Enden der Halbleiterdrähte verbunden ist; eine Gatestruktur mit Seitenwand-Abstandshaltern, die um die Halbleiterdrähte hergestellt sind; dielektrische Innen-Abstandshalter, die zwischen der Gatestruktur und der Source-/Drain-Epitaxialschicht angeordnet sind; und zweite Seitenwand-Abstandshalter, die auf den ersten Seitenwand-Abstandshaltern angeordnet sind. Die ersten Seitenwand-Abstandshalter sind nicht in Kontakt mit den Halbleiterdrähten. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen sind die zweiten Seitenwand-Abstandshalter nicht in Kontakt mit den Halbleiterdrähten. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen befindet sich eine Grenzfläche zwischen mindestens einem der Halbleiterdrähte und der Source-/Drain-Epitaxialschicht unter einem der ersten Seitenwand-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen befindet sich eine Grenzfläche zwischen mindestens einem der dielektrischen Innen-Abstandshalter und der Source-/Drain-Epitaxialschicht außerhalb eines Bereichs unter einem der ersten Seitenwand-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist ein Material der zweiten Seitenwand-Abstandshalter gleich einem Material der dielektrischen Innen-Abstandshalter. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist ein Material der ersten Seitenwand-Abstandshalter von dem Material der dielektrischen Innen-Abstandshalter verschieden. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der dielektrischen Innen-Abstandshalter Siliziumnitrid. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist das Material der ersten Seitenwand-Abstandshalter SiOC, SiCON oder SiCN. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen bestehen die Halbleiterdrähte aus Ge oder Si1-xGex, wobei 0,5 ≤ x < 1 ist.According to a further aspect of the present invention, a semiconductor device has the following: semiconductor wires which are arranged vertically and each have a channel region; a source / drain epitaxial layer connected to ends of the semiconductor wires; a gate structure with sidewall spacers made around the semiconductor wires; interior dielectric spacers disposed between the gate structure and the source / drain epitaxial layer; and second sidewall spacers disposed on the first sidewall spacers. The first sidewall spacers are not in contact with the semiconductor wires. In one or more of the above and subsequent embodiments, the second sidewall spacers are not in contact with the semiconductor wires. In one or more of the above and subsequent embodiments, an interface between at least one of the semiconductor wires and the source / drain epitaxial layer is under one of the first sidewall spacers. In one or more of the above and subsequent embodiments, an interface between at least one of the interior dielectric spacers and the source / drain epitaxial layer is outside a region under one of the first sidewall spacers. In one or more of the above and subsequent embodiments, a material of the second sidewall spacers is the same as a material of the dielectric inner spacers. In one or more of the above and subsequent embodiments, a material of the first sidewall spacers is different from the material of the dielectric inner spacers. In one or more of the above and subsequent embodiments, the material of the dielectric spacers is silicon nitride. In one or more of the above and subsequent embodiments, the material of the first sidewall spacers is SiOC, SiCON or SiCN. In one or more of the above and subsequent embodiments, the semiconductor wires are made of Ge or Si 1-x Ge x , where 0.5 x x <1.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung Folgendes auf: Halbleiterdrähte, die vertikal angeordnet sind und jeweils einen Kanalbereich aufweisen; eine Source-/Drain-Epitaxialschicht, die mit Enden der Halbleiterdrähte verbunden ist; eine Gatestruktur mit Seitenwand-Abstandshaltern, die um die Halbleiterdrähte hergestellt sind; und dielektrische Innen-Abstandshalter, die zwischen der Gatestruktur und der Source-/Drain-Epitaxialschicht angeordnet sind. Die Seitenwand-Abstandshalter sind nicht in Kontakt mit den Halbleiterdrähten.According to a further aspect of the present invention, a semiconductor device has the following: semiconductor wires which are arranged vertically and each have a channel region; a source / drain epitaxial layer connected to ends of the semiconductor wires; a gate structure with sidewall spacers made around the semiconductor wires; and interior dielectric spacers disposed between the gate structure and the source / drain epitaxial layer. The sidewall spacers are not in contact with the semiconductor wires.

Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.Features of various embodiments have been described above so that those skilled in the art can better understand the aspects of the present invention. It will be apparent to those skilled in the art that they can readily use the present invention as a basis for designing or modifying other methods and structures to achieve the same goals and / or to achieve the same benefits as the embodiments presented herein. Those skilled in the art should also recognize that such equivalent interpretations do not depart from the spirit and scope of the present invention and that they can make various changes, substitutions and modifications without departing from the spirit and scope of the present invention.

Claims (20)

Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinandergestapelt werden, über einer unteren Finnenstruktur; Herstellen einer Opfergatestruktur mit Seitenwand-Abstandshaltern über der Finnenstruktur, wobei die Seitenwand-Abstandshalter in einer Richtung senkrecht zu einer Hauptfläche eines Halbleitersubstrats hergestellt werden; Entfernen eines Source-/Drain-Bereichs der Finnenstruktur, der nicht von der Opfergatestruktur bedeckt ist; seitliches Aussparen der zweiten Halbleiterschichten; Herstellen von dielektrischen Innen-Abstandshaltern an seitlichen Enden der ausgesparten zweiten Halbleiterschichten; seitliches Aussparen der ersten Halbleiterschichten; Herstellen einer Source-/Drain-Epitaxialschicht so, dass sie seitliche Enden der ausgesparten ersten Halbleiterschicht kontaktiert; Entfernen der zweiten Halbleiterschichten, sodass die ersten Halbleiterschichten in einem Kanalbereich freigelegt werden; und Herstellen einer Gatestruktur um die ersten Halbleiterschichten.A method of manufacturing a semiconductor device comprising the steps of: manufacturing a fin structure in which first semiconductor layers and second semiconductor layers are alternately stacked on top of a lower fin structure; Fabricating a sacrificial gate structure with sidewall spacers over the fin structure, the sidewall spacers being fabricated in a direction perpendicular to a major surface of a semiconductor substrate; Removing a source / drain region of the fin structure that is not covered by the sacrificial gate structure; lateral recessing of the second semiconductor layers; Producing internal dielectric spacers at lateral ends of the recessed second semiconductor layers; lateral recessing of the first semiconductor layers; Fabricating a source / drain epitaxial layer to contact lateral ends of the recessed first semiconductor layer; Removing the second semiconductor layers so that the first semiconductor layers are exposed in a channel region; and fabricating a gate structure around the first semiconductor layers. Verfahren nach Anspruch 1, wobei sich eine Grenzfläche zwischen mindestens einer der ersten Halbleiterschichten und der Source-/Drain-Epitaxialschicht unter einem der Seitenwand-Abstandshalter befindet.Procedure according to Claim 1 wherein an interface between at least one of the first semiconductor layers and the source / drain epitaxial layer is under one of the sidewall spacers. Verfahren nach Anspruch 2, wobei sich die Grenzfläche näher an der Gatestruktur als eine Mittellinie des einen der Seitenwand-Abstandshalter befindet.Procedure according to Claim 2 wherein the interface is closer to the gate structure than a centerline of one of the sidewall spacers. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Seitenwand-Abstandshalter nicht in Kontakt mit den ersten Halbleiterschichten sind.Method according to one of the preceding claims, wherein the sidewall spacers are not in contact with the first semiconductor layers. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der dielektrischen Innen-Abstandshalter das Herstellen einer dielektrischen Schicht und das Ätzen der dielektrischen Schicht umfasst, und die Source-/Drain-Epitaxialschicht durch einen Teil der dielektrischen Schicht von der unteren Finnenstruktur getrennt wird.Method according to one of the preceding claims, wherein fabricating the inner dielectric spacers includes fabricating a dielectric layer and etching the dielectric layer, and the source / drain epitaxial layer is separated from the lower fin structure by part of the dielectric layer. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Material der Seitenwand-Abstandshalter von einem Material der dielektrischen Innen-Abstandshalter verschieden ist.Method according to one of the preceding claims, wherein a material of the side wall spacers is different from a material of the dielectric inner spacers. Verfahren nach Anspruch 6, wobei das Material der dielektrischen Innen-Abstandshalter Siliziumnitrid ist.Procedure according to Claim 6 wherein the material of the dielectric spacers is silicon nitride. Verfahren nach Anspruch 6 oder 7, wobei das Material der Seitenwand-Abstandshalter SiOC, SiCON oder SiCN ist.Procedure according to Claim 6 or 7 where the material of the sidewall spacers is SiOC, SiCON or SiCN. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Halbleiterschichten aus Ge oder Si1-xGex, wobei 0,5 ≤ x < 1 ist, bestehen und die zweiten Halbleiterschichten aus Si1-yGey bestehen, wobei 0,2 ≤ y ≤ 0,6 ist und x > y ist.Method according to one of the preceding claims, wherein the first semiconductor layers consist of Ge or Si 1-x Ge x , where 0.5 ≤ x <1, and the second semiconductor layers consist of Si 1-y Ge y , where 0.2 ≤ y ≤ 0.6 and x> y. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinandergestapelt werden, über einer unteren Finnenstruktur; Herstellen einer Opfergatestruktur mit Seitenwand-Abstandshaltern über der Finnenstruktur, wobei die Seitenwand-Abstandshalter in einer Richtung senkrecht zu einer Hauptfläche eines Halbleitersubstrats hergestellt werden; Entfernen der zweiten Halbleiterschichten in einem Source-/Drain-Bereich der Finnenstruktur, der nicht von der Opfergatestruktur bedeckt ist; Herstellen einer dielektrischen Schicht; Ätzen der dielektrischen Schicht und der ersten Halbleiterschichten in dem Source-/Drain-Bereich so, dass dielektrische Innen-Abstandshalter an seitlichen Enden der zweiten Halbleiterschichten entstehen; seitliches Aussparen der ersten Halbleiterschichten; Herstellen einer Source-/Drain-Epitaxialschicht so, dass sie seitliche Enden der ausgesparten ersten Halbleiterschichten kontaktiert; Entfernen der zweiten Halbleiterschichten, sodass die ersten Halbleiterschichten in einem Kanalbereich freigelegt werden; und Herstellen einer Gatestruktur um die ersten Halbleiterschichten.A method of manufacturing a semiconductor device comprising the following steps: Producing a fin structure, in which first semiconductor layers and second semiconductor layers are alternately stacked on top of one another, over a lower fin structure; Fabricating a sacrificial gate structure with sidewall spacers over the fin structure, the sidewall spacers being fabricated in a direction perpendicular to a major surface of a semiconductor substrate; Removing the second semiconductor layers in a source / drain region of the fin structure that is not covered by the sacrificial gate structure; Making a dielectric layer; Etching the dielectric layer and the first semiconductor layers in the source / drain region such that inner dielectric spacers are formed at lateral ends of the second semiconductor layers; lateral recessing of the first semiconductor layers; Fabricating a source / drain epitaxial layer to contact lateral ends of the recessed first semiconductor layers; Removing the second semiconductor layers so that the first semiconductor layers are exposed in a channel region; and Fabricating a gate structure around the first semiconductor layers. Verfahren nach Anspruch 10, wobei sich eine Grenzfläche zwischen mindestens einer der ersten Halbleiterschichten und der Source-/Drain-Epitaxialschicht unter einem der Seitenwand-Abstandshalter befindet.Procedure according to Claim 10 wherein an interface between at least one of the first semiconductor layers and the source / drain epitaxial layer is under one of the sidewall spacers. Verfahren nach Anspruch 10 oder 11, wobei die Seitenwand-Abstandshalter nicht in Kontakt mit den ersten Halbleiterschichten sind.Procedure according to Claim 10 or 11 wherein the sidewall spacers are not in contact with the first semiconductor layers. Verfahren nach einem der Ansprüche 10 bis 12, wobei ein Material der Seitenwand-Abstandshalter von einem Material der dielektrischen Innen-Abstandshalter verschieden ist.A method according to any one of claims 10 to 12, wherein a material of the sidewall spacers is different from a material of the dielectric inner spacers. Verfahren nach Anspruch 13, wobei das Material der dielektrischen Innen-Abstandshalter Siliziumnitrid ist.Procedure according to Claim 13 wherein the material of the dielectric spacers is silicon nitride. Verfahren nach Anspruch 13 oder 14m wobei das Material der Seitenwand-Abstandshalter SiOC, SiCON oder SiCN ist.Procedure according to Claim 13 or 14m where the material of the sidewall spacers is SiOC, SiCON or SiCN. Verfahren nach einem der Ansprüche 10 bis 15, wobei die ersten Halbleiterschichten aus Ge oder Si1-xGex, wobei 0,5 ≤ x < 1 ist, bestehen und die zweiten Halbleiterschichten aus Si1-yGey bestehen, wobei 0,2 ≤ y ≤ 0,6 ist und x > y ist.Method according to one of claims 10 to 15, wherein the first semiconductor layers made of Ge or Si 1-x Ge x , where 0.5 x x <1, and the second semiconductor layers consist of Si 1-y Ge y , with 0.2 y y ≤ 0.6 and x> y. Verfahren nach einem der Ansprüche 10 bis 16, wobei ein Teil der dielektrischen Schicht auf den Seitenwand-Abstandshaltern zurückbleibt, nachdem die dielektrischen Innen-Abstandshalter hergestellt worden sind.The method of any one of claims 10 to 16, wherein a portion of the dielectric layer remains on the sidewall spacers after the inner dielectric spacers have been fabricated. Verfahren nach einem der Ansprüche 10 bis 17, wobei die Source-/Drain-Epitaxialschicht durch einen Teil der dielektrischen Schicht von der unteren Finnenstruktur getrennt wird.The method of any one of claims 10 to 17, wherein the source / drain epitaxial layer is separated from the lower fin structure by a portion of the dielectric layer. Halbleitervorrichtung mit: Halbleiterdrähten, die vertikal angeordnet sind und jeweils einen Kanalbereich aufweisen; einer Source-/Drain-Epitaxialschicht, die mit Enden der Halbleiterdrähte verbunden ist; einer Gatestruktur mit Seitenwand-Abstandshaltern, die um die Halbleiterdrähte hergestellt sind; und dielektrischen Innen-Abstandshaltern, die zwischen der Gatestruktur und der Source-/Drain-Epitaxialschicht angeordnet sind, wobei sich eine Grenzfläche zwischen mindestens einem der Halbleiterdrähte und der Source-/Drain-Epitaxialschicht unter einem der Seitenwand-Abstandshalter befindet.Semiconductor device with: Semiconductor wires which are arranged vertically and each have a channel region; a source / drain epitaxial layer connected to ends of the semiconductor wires; a gate structure with sidewall spacers made around the semiconductor wires; and interior dielectric spacers disposed between the gate structure and the source / drain epitaxial layer, with an interface between at least one of the semiconductor wires and the source / drain epitaxial layer under one of the sidewall spacers. Halbleitervorrichtung nach Anspruch 19, wobei die Seitenwand-Abstandshalter nicht in Kontakt mit den Halbleiterdrähten sind.Semiconductor device according to Claim 19 wherein the sidewall spacers are not in contact with the semiconductor wires.
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