DE102018111231A1 - Power semiconductor device - Google Patents

Power semiconductor device Download PDF

Info

Publication number
DE102018111231A1
DE102018111231A1 DE102018111231.9A DE102018111231A DE102018111231A1 DE 102018111231 A1 DE102018111231 A1 DE 102018111231A1 DE 102018111231 A DE102018111231 A DE 102018111231A DE 102018111231 A1 DE102018111231 A1 DE 102018111231A1
Authority
DE
Germany
Prior art keywords
layer
semi
semiconductor device
insulating layer
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018111231.9A
Other languages
German (de)
Inventor
Wolfgang Lehnert
Anton Mauder
Stephan Pindl
Hans-Joachim Schulze
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102018111231.9A priority Critical patent/DE102018111231A1/en
Publication of DE102018111231A1 publication Critical patent/DE102018111231A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Abstract

Eine Leistungshalbleitervorrichtung (1) wird präsentiert. Die Leistungshalbleitervorrichtung umfasst Folgendes: einen Halbleiterkörper (10), der ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist, aufweist; eine halbisolierende Schicht (15), die wenigstens einen Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108) bedeckt; und eine erste Passivierungsschicht (16), die auf wenigstens einem Teil der halbisolierenden Schicht (15) angeordnet ist. Die erste Passivierungsschicht (16) umfasst ein mit Silicium dotiertes amorphes Aluminiumoxid.

Figure DE102018111231A1_0000
A power semiconductor device (1) is presented. The power semiconductor device comprises: a semiconductor body (10) having an active region (106) configured to conduct a load current, a chip edge (109) laterally terminating the semiconductor body (10), and an edge termination region (108) disposed laterally between the chip edge (109) and the active region (106); a semi-insulating layer (15) covering at least a portion of the semiconductor body (10) within the edge termination region (108); and a first passivation layer (16) disposed on at least a part of the semi-insulating layer (15). The first passivation layer (16) comprises a silicon doped amorphous alumina.
Figure DE102018111231A1_0000

Description

TECHNISCHES GEBIETTECHNICAL AREA

Diese Beschreibung bezieht sich auf Ausführungsformen einer Leistungshalbleitervorrichtung und auf Ausführungsformen eines Verfahrens zum Prozessieren einer Leistungshalbleitervorrichtung. Insbesondere betrifft diese Beschreibung Ausführungsformen einer Leistungshalbleitervorrichtung mit einer halbisolierenden Schicht innerhalb eines Randabschlussgebiets und Ausführungsformen eines Verfahrens zum Prozessieren einer solchen Vorrichtung.This description relates to embodiments of a power semiconductor device and to embodiments of a method of processing a power semiconductor device. More particularly, this specification relates to embodiments of a power semiconductor device having a semi-insulating layer within an edge termination region and to embodiments of a method of processing such device.

HINTERGRUNDBACKGROUND

Viele Funktionen moderner Vorrichtungen in Automobil-, Verbraucher- und Industrieanwendungen, wie etwa das Umwandeln elektrischer Energie und das Antreiben eines Elektromotors oder einer Elektromaschine, hängen von Leistungshalbleitervorrichtungen ab. Bipolartransistoren mit isoliertem Gate (IGBTs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Dioden, um nur einige zu nennen, wurden zum Beispiel für verschiedenste Anwendungen verwendet, einschließlich unter anderem für Schalter in Leistungsversorgungen und Leistungswandlern.Many functions of modern devices in automotive, consumer and industrial applications, such as converting electrical energy and driving an electric motor or electric machine, depend on power semiconductor devices. For example, insulated gate bipolar transistors (IGBTs), metal oxide semiconductor field effect transistors (MOSFETs), and diodes, to name but a few, have been used for a variety of applications, including, but not limited to, switches in power supplies and power converters.

Eine Leistungshalbleitervorrichtung umfasst üblicherweise einen Halbleiterkörper, der dazu konfiguriert ist, einen Laststrom entlang eines Laststrompfads zwischen zwei Lastanschlüssen der Vorrichtung zu leiten. Ferner kann der Laststrompfad mittels einer isolierten Elektrode, die manchmal als Gate-Elektrode bezeichnet wird, gesteuert werden. Zum Beispiel kann die Steuerelektrode beim Empfangen eines entsprechenden Steuersignals, z. B. von einer Treibereinheit, die Leistungshalbleitervorrichtung in einen leitenden Zustand oder einen sperrenden Zustand versetzen.A power semiconductor device typically includes a semiconductor body configured to direct a load current along a load current path between two load terminals of the device. Further, the load current path can be controlled by means of an insulated electrode, sometimes referred to as a gate electrode. For example, the control electrode may receive upon receiving a corresponding control signal, e.g. B. from a driver unit, the power semiconductor device in a conductive state or a blocking state.

Ferner kann die Leistungshalbleitervorrichtung zum Leiten des Laststroms eine oder mehrere Leistungszellen umfassen, die in einem sogenannten aktiven Gebiet der Leistungshalbleitervorrichtung angeordnet sein können. Die Leistungshalbleitervorrichtung kann lateral durch einen Rand begrenzt sein und zwischen dem Rand und dem aktiven Gebiet, das die eine oder mehreren Leistungszellen umfasst, kann ein Randabschlussgebiet, das eine Randabschlussstruktur umfassen kann, angeordnet sein. Eine solche Randabschlussstruktur kann dem Zweck des Beeinflussens des Verlaufs eines elektrischen Feldes innerhalb des Halbleiterkörpers dienen, z. B. um eine zuverlässige Sperrfähigkeit der Leistungshalbleitervorrichtung sicherzustellen. Die Abschlussstruktur kann eine oder mehrere Komponenten, die innerhalb des Halbleiterkörpers angeordnet sind, und auch eine oder mehrere Komponenten, die oberhalb einer Oberfläche des Halbleiterkörpers angeordnet sind, umfassen.Furthermore, the power semiconductor device for conducting the load current may comprise one or more power cells, which may be arranged in a so-called active region of the power semiconductor device. The power semiconductor device may be laterally bounded by an edge, and between the edge and the active region including the one or more power cells, an edge termination region, which may include an edge termination structure, may be disposed. Such an edge termination structure may serve the purpose of affecting the course of an electric field within the semiconductor body, e.g. B. to ensure a reliable blocking capability of the power semiconductor device. The termination structure may include one or more components disposed within the semiconductor body and also one or more components disposed above a surface of the semiconductor body.

Zum Beispiel kann bei einer solchen Halbleitervorrichtung mit einem Randabschlussgebiet eine aktive Passivierungsschicht, z. B. in der Form einer halbisolierenden Schicht, die wenigstens einen Teil des Halbleiterkörpers bedeckt, innerhalb des Randabschlussgebiets angeordnet sein. Eine solche aktive Passivierungsschicht kann zum Beispiel dem Zweck des Abschwächens eines ungewollten Einflusses von Ladungsträgern, die von außerhalb des Halbleiterkörpers (z. B. einer Vergussmasse, die den Halbleiterkörper verkapselt) stammen, auf elektrische Eigenschaften, wie etwa eine Spannungssperrfähigkeit, der Halbleitervorrichtung dienen. Es ist ein allgemeiner Zweck, Lecks eines elektrischen Feldes innerhalb des Randabschlussgebiets zu vermeiden sowie die elektrische Feldstärke als Ganzes in der Nähe der Oberflächen des Halbleiterkörpers und z. B. innerhalb einer Passivierungsschicht zu begrenzen. Ferner kann es wünschenswert sein, dass Strukturen, die innerhalb des Randabschlussgebiets angeordnet sind, wie etwa Randabschlussstrukturen und Passivierungsschichten, einer feuchten Umgebung widerstehen, die möglicherweise elektrochemische Reaktionen, wie etwa Korrosion, solcher Strukturen fördern kann.For example, in such a semiconductor device having an edge termination region, an active passivation layer, e.g. In the form of a semi-insulating layer covering at least a portion of the semiconductor body, may be disposed within the edge termination region. For example, such an active passivation layer may serve the purpose of attenuating unwanted influence of carriers derived from outside of the semiconductor body (eg, potting compound encapsulating the semiconductor body) on electrical properties such as voltage blocking capability of the semiconductor device. It is a general purpose to avoid leaks of an electric field within the edge termination region as well as the electric field strength as a whole in the vicinity of the surfaces of the semiconductor body and z. B. within a passivation layer. Furthermore, it may be desirable for structures located within the edge termination region, such as edge termination structures and passivation layers, to withstand a humid environment that may potentially promote electrochemical reactions, such as corrosion, of such structures.

KURZDARSTELLUNGSUMMARY

Gemäß einer Ausführungsform umfasst eine Leistungshalbleitervorrichtung Folgendes: einen Halbleiterkörper, der ein aktives Gebiet, das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand, der den Halbleiterkörper lateral abschließt, und ein Randabschlussgebiet, das lateral zwischen dem Chiprand und dem aktiven Gebiet angeordnet ist, aufweist; eine halbisolierende Schicht, die wenigstens einen Teil des Halbleiterkörpers innerhalb des Randabschlussgebiets bedeckt; und eine erste Passivierungsschicht, die auf wenigstens einem Teil der halbisolierenden Schicht angeordnet ist. Die erste Passivierungsschicht umfasst ein mit Silicium dotiertes amorphes Aluminiumoxid.According to one embodiment, a power semiconductor device comprises: a semiconductor body having an active region configured to conduct a load current, a chip edge laterally terminating the semiconductor body, and an edge termination region laterally disposed between the chip edge and the active region ; a semi-insulating layer covering at least a part of the semiconductor body within the edge termination region; and a first passivation layer disposed on at least a part of the semi-insulating layer. The first passivation layer comprises a silicon doped amorphous alumina.

Gemäß einer anderen Ausführungsform umfasst eine Leistungshalbleitervorrichtung Folgendes: einen Halbleiterkörper, der ein aktives Gebiet, das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand, der den Halbleiterkörper lateral abschließt, und ein Randabschlussgebiet, das lateral zwischen dem Chiprand und dem aktiven Gebiet angeordnet ist, aufweist; eine halbisolierende Schicht, die wenigstens einen Teil des Halbleiterkörpers innerhalb des Randabschlussgebiets bedeckt; und eine erste Passivierungsschicht, die auf wenigstens einem Teil der halbisolierenden Schicht angeordnet ist. Die erste Passivierungsschicht umfasst Atome, die dazu in der Lage sind, Valenzbindungen mit Atomen der halbisolierenden Schicht auszubilden, wodurch eine Oxidation der halbisolierenden Schicht gehindert wird.According to another embodiment, a power semiconductor device comprises: a semiconductor body having an active region configured to conduct a load current, a chip edge laterally terminating the semiconductor body, and an edge termination region laterally disposed between the chip edge and the active region; having; a semi-insulating layer covering at least a part of the semiconductor body within the edge termination region; and a first passivation layer disposed on at least a part of the semi-insulating layer. The first passivation layer comprises atoms capable of forming valence bonds with atoms of the atoms form a semi-insulating layer, whereby an oxidation of the semi-insulating layer is prevented.

Gemäß einer weiteren Ausführungsform umfasst eine Leistungshalbleitervorrichtung Folgendes: einen Halbleiterkörper, der ein aktives Gebiet, das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand, der den Halbleiterkörper lateral abschließt, und ein Randabschlussgebiet, das lateral zwischen dem Chiprand und dem aktiven Gebiet angeordnet ist, aufweist; eine halbisolierende Schicht, die wenigstens einen Teil des Halbleiterkörpers innerhalb des Randabschlussgebiets bedeckt; und eine erste Passivierungsschicht, die auf wenigstens einem Teil der halbisolierenden Schicht angeordnet ist, wobei die erste Passivierungsschicht durch Atomlagenabscheidung gebildet wurde.According to another embodiment, a power semiconductor device comprises: a semiconductor body having an active region configured to conduct a load current, a chip edge laterally terminating the semiconductor body, and an edge termination region laterally disposed between the chip edge and the active region; having; a semi-insulating layer covering at least a part of the semiconductor body within the edge termination region; and a first passivation layer disposed on at least a portion of the semi-insulating layer, wherein the first passivation layer has been formed by atomic layer deposition.

Eine weitere Ausführungsform betrifft ein Verfahren zum Prozessieren einer Leistungshalbleitervorrichtung, wobei die Leistungshalbleitervorrichtung einen Halbleiterkörper umfasst, der ein aktives Gebiet, das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand, der den Halbleiterkörper lateral abschließt, und ein Randabschlussgebiet, das lateral zwischen dem Chiprand und dem aktiven Gebiet angeordnet ist, aufweist. Das Verfahren umfasst Folgendes: Bilden einer halbisolierenden Schicht auf wenigstens einem Teil des Halbleiterkörpers innerhalb des Randabschlussgebiets; und Bilden einer ersten Passivierungsschicht auf wenigstens einem Teil der halbisolierenden Schicht, wobei die erste Passivierungsschicht ein mit Silicium dotiertes amorphes Aluminiumoxid umfasst.Another embodiment relates to a method of processing a power semiconductor device, the power semiconductor device comprising a semiconductor body having an active region configured to conduct a load current, a chip edge laterally terminating the semiconductor body, and an edge termination region laterally between the chip edge and the active area is arranged. The method includes forming a semi-insulating layer on at least a portion of the semiconductor body within the edge termination region; and forming a first passivation layer on at least a portion of the semi-insulating layer, wherein the first passivation layer comprises a silicon doped amorphous alumina.

Eine andere Ausführungsform betrifft ein Verfahren zum Prozessieren einer Leistungshalbleitervorrichtung, wobei die Leistungshalbleitervorrichtung einen Halbleiterkörper umfasst, der ein aktives Gebiet, das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand, der den Halbleiterkörper lateral abschließt, und ein Randabschlussgebiet, das lateral zwischen dem Chiprand und dem aktiven Gebiet angeordnet ist, aufweist. Das Verfahren umfasst Folgendes: Bilden einer halbisolierenden Schicht auf wenigstens einem Teil des Halbleiterkörpers innerhalb des Randabschlussgebiets; und Bilden einer ersten Passivierungsschicht auf wenigstens einem Teil der halbisolierenden Schicht, wobei die erste Passivierungsschicht Atome umfasst, die dazu in der Lage sind, Valenzbindungen mit Atomen der halbisolierenden Schicht auszubilden, wodurch eine Oxidation der halbisolierenden Schicht gehindert wird.Another embodiment relates to a method of processing a power semiconductor device, wherein the power semiconductor device comprises a semiconductor body having an active region configured to conduct a load current, a chip edge laterally terminating the semiconductor body, and an edge termination region laterally between the chip edge and the active area is arranged. The method includes forming a semi-insulating layer on at least a portion of the semiconductor body within the edge termination region; and forming a first passivation layer on at least a portion of the semi-insulating layer, the first passivation layer comprising atoms capable of forming valence bonds with atoms of the semi-insulating layer, thereby preventing oxidation of the semi-insulating layer.

Eine weitere Ausführungsform betrifft ein Verfahren zum Prozessieren einer Leistungshalbleitervorrichtung, wobei die Leistungshalbleitervorrichtung einen Halbleiterkörper umfasst, der ein aktives Gebiet, das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand, der den Halbleiterkörper lateral abschließt, und ein Randabschlussgebiet, das lateral zwischen dem Chiprand und dem aktiven Gebiet angeordnet ist, aufweist. Das Verfahren umfasst Folgendes: Bilden einer halbisolierenden Schicht auf wenigstens einem Teil des Halbleiterkörpers innerhalb des Randabschlussgebiets; und Bilden einer ersten Passivierungsschicht auf wenigstens einem Teil der halbisolierenden Schicht, wobei das Bilden der ersten Passivierungsschicht einen Atomlagenabscheidungsprozess umfasst.Another embodiment relates to a method of processing a power semiconductor device, the power semiconductor device comprising a semiconductor body having an active region configured to conduct a load current, a chip edge laterally terminating the semiconductor body, and an edge termination region laterally between the chip edge and the active area is arranged. The method includes forming a semi-insulating layer on at least a portion of the semiconductor body within the edge termination region; and forming a first passivation layer on at least a portion of the semi-insulating layer, wherein forming the first passivation layer comprises an atomic layer deposition process.

Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.Additional features and advantages will become apparent to those skilled in the art upon reading the following detailed description and upon considering the accompanying drawings.

Figurenlistelist of figures

Die Teile in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf die Veranschaulichung von Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:

  • 1 veranschaulicht schematisch und beispielhaft einen Abschnitt einer vertikalen Projektion der Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen;
  • 2 veranschaulicht schematisch und beispielhaft einen Abschnitt einer vertikalen Projektion einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen;
  • 3 veranschaulicht schematisch und beispielhaft einen Abschnitt einer vertikalen Projektion einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen;
  • 4 veranschaulicht schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen;
  • 5 veranschaulicht schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen;
  • 6 veranschaulicht schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen; und
  • 7 veranschaulicht schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
The parts in the figures are not necessarily to scale, instead, emphasis is placed on illustrating principles of the invention. Moreover, like reference characters designate corresponding parts throughout the figures. In the drawings:
  • 1 schematically and exemplarily illustrates a portion of a vertical projection of the power semiconductor device according to one or more embodiments;
  • 2 schematically and exemplary illustrates a portion of a vertical projection of a power semiconductor device according to one or more embodiments;
  • 3 schematically and exemplary illustrates a portion of a vertical projection of a power semiconductor device according to one or more embodiments;
  • 4 schematically and exemplarily illustrates a portion of a vertical cross section of a power semiconductor device according to one or more embodiments;
  • 5 schematically and exemplarily illustrates a portion of a vertical cross section of a power semiconductor device according to one or more embodiments;
  • 6 schematically and exemplarily illustrates a portion of a vertical cross section of a power semiconductor device according to one or more embodiments; and
  • 7 schematically and exemplarily illustrates a portion of a vertical cross section of a power semiconductor device according to one or more embodiments.

AUSFÜHRLICHE BESCHREIBUNG DETAILED DESCRIPTION

In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezielle Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann.In the following detailed description, reference is made to the accompanying drawings, which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced.

In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „unterhalb“, „vor“, „hinter“, „rück“, „anführend“, „anhängend“, „unter“, „über“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet. Weil Teile von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und der Schutzumfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert.In this regard, directional terminology such as "top", "bottom", "below", "before", "behind", "back", "leading", "appending", "below", "above", etc. is referenced used on the orientation of the figures described. Because portions of embodiments may be positioned in a variety of orientations, the directional terminology is used for purposes of illustration and is in no way limiting. It is understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. The following detailed description is therefore not to be considered in a limiting sense, and the scope of the present invention is defined by the appended claims.

Es wird nun ausführlich auf verschiedene Ausführungen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren veranschaulicht sind. Jedes Beispiel wird als Erklärung bereitgestellt und soll die Erfindung nicht beschränken. Merkmale, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, können beispielsweise auf andere Ausführungsformen angewandt oder mit diesen kombiniert verwendet werden, um noch eine weitere Ausführungsform zu erhalten. Die vorliegende Erfindung soll solche Modifikationen und Variationen einschließen. Die Beispiele werden unter Gebrauch einer speziellen Sprache beschrieben, die nicht als den Schutzumfang der beiliegenden Ansprüche beschränkend ausgelegt werden soll. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich veranschaulichenden Zwecken. Zum Zwecke der Klarheit wurden in den verschiedenen Zeichnungen die gleichen Elemente oder Herstellungsschritte mit den gleichen Bezugszeichen bezeichnet, sofern nichts anderes angegeben ist.Reference will now be made in detail to various embodiments, one or more examples of which are illustrated in the figures. Each example is provided by way of explanation and is not intended to limit the invention. For example, features that are illustrated or described as part of one embodiment may be applied to, or used in combination with, other embodiments to yield still a further embodiment. The present invention is intended to include such modifications and variations. The examples are described using a particular language which is not to be construed as limiting the scope of the appended claims. The drawings are not to scale and are for illustrative purposes only. For the sake of clarity, the same elements or manufacturing steps have been designated by the same reference numerals in the various drawings, unless otherwise indicated.

Der Ausdruck „horizontal“, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer horizontalen Oberfläche eines Halbleitersubstrats oder einer Halbleiterstruktur beschreiben. Dies kann beispielsweise die Oberfläche eines Halbleiterwafers oder eines Dies sein. Sowohl die unten erwähnte erste laterale Richtung X als auch die zweite laterale Richtung Y können beispielsweise horizontale Richtungen sein, wobei die erste laterale Richtung X und die zweite laterale Richtung Y senkrecht zueinander sein können.The term "horizontal" as used in this specification is intended to describe an orientation substantially parallel to a horizontal surface of a semiconductor substrate or a semiconductor structure. This may be, for example, the surface of a semiconductor wafer or a die. Both the first lateral direction mentioned below X as well as the second lateral direction Y For example, horizontal directions may be where the first lateral direction X and the second lateral direction Y can be perpendicular to each other.

Der Ausdruck „vertikal“, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der horizontalen Oberfläche ausgerichtet ist, d. h. parallel zu der Normalen der Oberfläche des Halbleiterwafers. Die unten erwähnte Ausdehnungsrichtung Z kann zum Beispiel eine Ausdehnungsrichtung sein, die sowohl zur ersten lateralen Richtung X als auch zur zweiten lateralen Richtung Y senkrecht ist.The term "vertical" as used in this specification is intended to describe an orientation that is substantially perpendicular to the horizontal surface, ie, parallel to the normal of the surface of the semiconductor wafer. The expansion direction mentioned below Z may be, for example, an extension direction that is parallel to both the first lateral direction X as well as the second lateral direction Y is vertical.

In dieser Beschreibung wird n-dotiert als ein „erster Leitfähigkeitstyp“ bezeichnet, wohingegen p-dotiert als ein „zweiter Leitfähigkeitstyp“ bezeichnet wird. Alternativ dazu können umgekehrte Dotierungsbeziehungen eingesetzt werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein kann.In this description n-doped is referred to as a "first conductivity type", whereas p-doped is referred to as a "second conductivity type". Alternatively, reverse doping relationships may be employed such that the first conductivity type may be p-doped and the second conductivity type may be n-doped.

Ferner kann sich der Ausdruck „Dotierungsstoffkonzentration“ in dieser Beschreibung auf eine durchschnittliche Dotierungsstoffkonzentration bzw. auf eine mittlere Dotierungsstoffkonzentration oder auf eine Flächenladungsträgerkonzentration eines speziellen Halbleitergebiets oder einer speziellen Halbleiterzone beziehen. Demnach kann z. B. eine Aussage, dass ein spezielles Halbleitergebiet eine bestimmte Dotierungsstoffkonzentration aufweist, die vergleichsweise höher oder niedriger als eine Dotierungsstoffkonzentration eines anderen Halbleitergebiets ist, angeben, dass sich die entsprechenden mittleren Dotierungsstoffkonzentrationen der Halbleitergebiete voneinander unterscheiden.Furthermore, the term "dopant concentration" in this specification may refer to an average dopant concentration or to an average dopant concentration or to a surface charge carrier concentration of a particular semiconductor region or a particular semiconductor region. Accordingly, z. For example, a statement that one particular semiconductor region has a certain dopant concentration that is comparatively higher or lower than a dopant concentration of another semiconductor region indicates that the corresponding average dopant concentrations of the semiconductor regions are different from each other.

In dem Zusammenhang der vorliegenden Beschreibung sollen die Ausdrücke „in ohmschem Kontakt“, „in elektrischem Kontakt“, „in ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass eine niederohmige elektrische Verbindung oder ein niederohmiger Strompfad zwischen zwei Gebieten, Abschnitten, Zonen, Anteilen oder Teilen einer Halbleitervorrichtung oder zwischen verschiedenen Anschlüssen einer oder mehrerer Vorrichtungen oder zwischen einem Anschluss oder einer Metallisierung oder einer Elektrode und einem Anteil oder einem Teil einer Halbleitervorrichtung vorliegt. Ferner soll der Ausdruck „in Kontakt“ in dem Zusammenhang der vorliegenden Beschreibung beschreiben, dass eine direkte physische Verbindung zwischen zwei Elementen der entsprechenden Halbleitervorrichtung vorliegt; z. B. beinhaltet ein Übergang zwischen zwei miteinander in Kontakt stehenden Elementen möglicherweise kein weiteres Zwischenelement oder dergleichen.In the context of the present specification, the terms "in ohmic contact", "in electrical contact", "in resistive connection" and "electrically connected" are intended to describe a low-resistance electrical connection or a low-resistance current path between two regions, sections, zones, Portions or parts of a semiconductor device or between different terminals of one or more devices or between a terminal or a metallization or an electrode and a portion or part of a semiconductor device. Further, the term "in contact" in the context of the present specification is intended to describe having a direct physical connection between two elements of the corresponding semiconductor device; z. For example, a transition between two contacting elements may not include another intermediate element or the like.

Zusätzlich wird in dem Zusammenhang der vorliegenden Beschreibung der Ausdruck „elektrische Isolation“ in dem Kontext seines allgemein gültigen Verständnisses, falls nicht anderweitig angegeben, verwendet und soll somit beschreiben, dass zwei oder mehr Komponenten getrennt voneinander positioniert sind und dass es keine ohmsche Verbindung gibt, die diese Komponenten verbindet. Jedoch können Komponenten, die voneinander elektrisch isoliert sind, trotzdem miteinander gekoppelt, beispielsweise mechanisch gekoppelt und/oder kapazitiv gekoppelt und/oder induktiv gekoppelt, sein. Um ein Beispiel anzuführen, können zwei Elektroden eines Kondensators elektrisch voneinander isoliert sein und können gleichzeitig mechanisch und kapazitiv miteinander gekoppelt sein, z. B. mittels einer Isolierung, z. B. eines Dielektrikums.In addition, in the context of the present specification, the term "electrical isolation" is used in the context of its general understanding unless otherwise indicated, and is thus intended to describe that two or more components are separate are positioned and that there is no ohmic connection connecting these components. However, components which are electrically isolated from one another may nevertheless be coupled to one another, for example mechanically coupled and / or capacitively coupled and / or inductively coupled. To cite an example, two electrodes of a capacitor may be electrically isolated from each other and may at the same time be mechanically and capacitively coupled together, e.g. B. by means of insulation, for. B. a dielectric.

Spezielle in dieser Beschreibung beschriebene Ausführungsformen betreffen, ohne sich darauf zu beschränken, eine Leistungshalbleitervorrichtung, die eine Streifenzellen- oder Nadelzellenkonfiguration aufweist, wie etwa einen Leistungshalbleitertransistor, der innerhalb eines Leistungswandlers oder einer Leistungsversorgung verwendet werden kann. Somit ist die Halbleitervorrichtung bei einer Ausführungsform dazu konfiguriert, einen Laststrom zu führen, der einer Last zugeführt werden soll und/oder der entsprechend von einer Leistungsversorgung bereitgestellt wird. Beispielsweise kann die Halbleitervorrichtung eine oder mehrere aktive Leistungseinheitszellen umfassen, wie etwa eine monolithisch integrierte Diodenzelle und/oder eine monolithisch integrierte Transistorzelle und/oder eine monolithisch integrierte IGBT-Zelle und/oder eine monolithisch integrierte RC-IGBT-Zelle und/oder eine monolithisch integrierte MOS-Gated-Diode(MGD)-Zelle und/oder eine monolithisch integrierte MOSFET-Zelle und/oder Ableitungen davon. Eine solche Diodenzelle und/oder solche Transistorzellen können in einem Leistungshalbleitermodul integriert sein. Mehrere solcher Zellen können ein Zellenfeld darstellen, das mit einem aktiven Gebiet der Leistungshalbleitervorrichtung angeordnet ist.Specific embodiments described in this specification include, but are not limited to, a power semiconductor device having a strip cell or needle cell configuration, such as a power semiconductor transistor, that may be used within a power converter or power supply. Thus, in one embodiment, the semiconductor device is configured to carry a load current to be supplied to a load and / or provided by a power supply accordingly. For example, the semiconductor device may comprise one or more active power unit cells, such as a monolithically integrated diode cell and / or a monolithically integrated transistor cell and / or a monolithically integrated IGBT cell and / or a monolithically integrated RC-IGBT cell and / or a monolithically integrated one MOS-gated diode (MGD) cell and / or a monolithically integrated MOSFET cell and / or derivatives thereof. Such a diode cell and / or such transistor cells can be integrated in a power semiconductor module. Several such cells may represent a cell array disposed with an active area of the power semiconductor device.

Der Ausdruck „Leistungshalbleitervorrichtung“, wie in dieser Beschreibung verwendet, soll eine Halbleitervorrichtung auf einem einzigen Chip mit hohen Spannungssperr- und/oder hohen Stromführungsfähigkeiten beschreiben. Mit anderen Worten ist eine solche Leistungshalbleitervorrichtung für einen starken Strom, typischerweise im Ampere-Bereich, z. B. von bis zu einigen zehn oder hundert Ampere oder sogar bis zu mehreren kA, und/oder für hohe Spannungen, typischerweise oberhalb von 100 V, typischer 500 V und darüber, z. B. bis wenigstens 1kV, bis wenigstens 3 kV, gedacht. Zum Beispiel kann die unten beschriebene Halbleitervorrichtung eine Halbleitervorrichtung sein, die eine Streifenzellenkonfiguration oder eine Nadelzellenkonfiguration aufweistt und die dazu konfiguriert sein kann, als eine Leistungskomponente in einer Anwendung mit niedriger, mittlerer und/oder hoher Spannung eingesetzt zu werden.The term "power semiconductor device" as used in this specification is intended to describe a semiconductor device on a single chip with high voltage blocking and / or high current carrying capabilities. In other words, such a power semiconductor device is for a high current, typically in the ampere range, e.g. From up to several tens or hundreds of amps or even up to several kA, and / or for high voltages, typically above 100V, more typically 500V and above, e.g. B. to at least 1kV, to at least 3 kV, thought. For example, the semiconductor device described below may be a semiconductor device having a striped cell configuration or a pin-cell configuration and configured to be used as a power component in a low, medium, and / or high voltage application.

Zum Beispiel bezieht sich der Ausdruck „Leistungshalbleitervorrichtung“, wie in dieser Beschreibung verwendet, nicht auf logische Halbleitervorrichtungen, die z. B. zum Speichern von Daten, Berechnen von Daten und/oder für andere Arten von halbleiterbasierter Datenverarbeitung verwendet werden.For example, as used in this specification, the term "power semiconductor device" does not refer to logic semiconductor devices, e.g. B. for storing data, calculating data and / or for other types of semiconductor-based data processing can be used.

1 bis 3 veranschaulichen jeweils einen Abschnitt einer vertikalen Projektion einer Leistungshalbleitervorrichtung 1 gemäß manchen Ausführungsformen schematisch und beispielhaft. Die veranschaulichte vertikale Projektion ist parallel zu einer Ebene, die durch eine erste laterale Richtung X und eine zweite laterale Richtung Y und senkrecht zu einer vertikalen Richtung Z definiert ist. Die Leistungshalbleitervorrichtung 1 umfasst einen Halbleiterkörper 10 mit einem lateralen Chiprand 109. Ferner zeigt der Halbleiterkörper 10 ein aktives Gebiet 106, das zum Leiten eines Laststroms (z. B. im Wesentlichen entlang der vertikalen Richtung Z) konfiguriert ist, und ein Randabschlussgebiet 108, das lateral zwischen dem Chiprand 109 und dem aktiven Gebiet 106 angeordnet ist, auf. Wie in jeder der 1 bis 3 gesehen werden kann, kann das aktive Gebiet 106 lateral von dem Randabschlussgebiet 108 umgeben seien, 1 to 3 each illustrate a portion of a vertical projection of a power semiconductor device 1 according to some embodiments schematically and by way of example. The illustrated vertical projection is parallel to a plane passing through a first lateral direction X and a second lateral direction Y and is defined perpendicular to a vertical direction Z. The power semiconductor device 1 comprises a semiconductor body 10 with a lateral chip edge 109 , Furthermore, the semiconductor body 10 an active area 106 used to conduct a load current (eg, substantially along the vertical direction Z ) and an edge termination area 108 that is lateral between the chip edge 109 and the active area 106 is arranged on. As in each of the 1 to 3 can be seen, the active area 106 lateral to the edge termination area 108 be surrounded

Zum Beispiel umfasst das aktive Gebiet 106 eine oder mehrere Leistungszellen 14, die sich jeweils wenigstens teilweise in den Halbleiterkörper 10 erstrecken. Die vorliegende Beschreibung ist nicht auf eine spezielle Art einer Konfiguration der einen oder der mehreren Leistungszellen 14 beschränkt. Vielmehr können die Leistungszellen 14 eine beliebige Konfiguration aufweisen, die für eine Leistungshalbleitervorrichtung üblich ist, z. B. eine Diodenkonfiguration, eine Thyristorkonfiguration, eine MOS-Gated-Diode(MGD)-Konfiguration, eine Transistorkonfiguration, wie etwa eine IGBT-Konfiguration, eine RC(Reverse Conducting - rückwärts leitende)-IGBT-Konfiguration, eine MOSFET-Konfiguration und/oder eine aus diesen abgeleitete Konfiguration. Ein Fachmann ist mit diesen Arten von Konfigurationen vertraut. Dementsprechend sind in 1-3 die Leistungszellen 14 nur schematisch veranschaulicht, da die genaue Konfiguration kein Hauptgegenstand dieser Beschreibung ist.For example, the active area includes 106 one or more power cells 14 , each at least partially in the semiconductor body 10 extend. The present description is not in a specific type of configuration of the one or more power cells 14 limited. Rather, the power cells can 14 have any configuration that is common for a power semiconductor device, for. A diode configuration, a thyristor configuration, a MOS-gated diode (MGD) configuration, a transistor configuration such as an IGBT configuration, an RC (Reverse Conducting) IGBT configuration, a MOSFET configuration, and / or a configuration derived from it. One skilled in the art will be familiar with these types of configurations. Accordingly, in 1-3 the power cells 14 only schematically illustrated, since the exact configuration is not a main subject of this description.

Bei den beispielhaften und schematischen 1-3 zeigt der Übergang zwischen dem aktiven Gebiet 106 zu dem Abschlussgebiet 108 scharfe Ecken. Gemäß manchen Ausführungsformen können die Ecken abgerundete Formen aufweisen, wie durch gestrichelte Linien angegeben ist.In the exemplary and schematic 1-3 shows the transition between the active area 106 to the final area 108 sharp corners. According to some embodiments, the corners may have rounded shapes as indicated by dashed lines.

Zum Beispiel kann die in 1 gezeigte Konfiguration einer Leistungsdiodenkonfiguration entsprechen, die eine einzige Leistungszelle 14 umfasst. Im Gegensatz dazu repräsentieren die in 2 und 3 veranschaulichten Konfigurationen beispielsweise Halbleiterschalterkonfigurationen (wie etwa z. B. eine MOSFET- und/oder IGBT-Konfiguration), wobei die Leistungszellen 14 dazu konfiguriert sein können, einen Laststrom durch Schalten der Leistungshalbleitervorrichtung 1 in einen Leitungszustand oder einen Sperrzustand zu steuern. Solche Leistungszellen 14 können zum Beispiel eine Steuerstruktur, wie etwa eine MOS-Steuerstruktur, umfassen. Wie beispielhaft in 2 veranschaulicht, können die Leistungszellen 14 eine Streifenkonfiguration aufweisen, die sich z. B. durch das gesamte aktive Gebiet 106 hindurch entlang der zweiten lateralen Richtung Y erstreckt. Bei einer anderen Ausführungsform, wie in 3 veranschaulicht, können die Leistungszellen 14 die zellulare Konfiguration aufweisen, z. B. mit einem horizontalen Querschnitt, der eine quadratische Form, eine rechteckige Form, eine rechteckige Form mit abgerundeten Ecken, eine kreisförmige Form oder eine ellipsenförmige Form aufweist.For example, the in 1 shown configuration of a power diode configuration, which is a single power cell 14 includes. In contrast, the in 2 and 3 illustrated Configurations include semiconductor switch configurations (such as, for example, a MOSFET and / or IGBT configuration), where the power cells 14 be configured to a load current by switching the power semiconductor device 1 to control in a conduction state or a blocking state. Such power cells 14 For example, they may include a control structure, such as a MOS control structure. As exemplified in 2 illustrates the power cells 14 have a strip configuration, the z. Through the entire active area 106 through along the second lateral direction Y. In another embodiment, as in 3 illustrates the power cells 14 have the cellular configuration, e.g. B. having a horizontal cross section having a square shape, a rectangular shape, a rectangular shape with rounded corners, a circular shape or an elliptical shape.

Die eine oder die mehreren Leistungszellen 14, die in dem aktiven Gebiet 106 der Leistungshalbleitervorrichtung 1 enthalten sein können zum selektiven Leiten eines Laststroms und Sperren einer Lastspannung in Abhängigkeit von z. B. einem Schaltzustand der Leistungshalbleitervorrichtung 1 und/oder einer Richtung, in der ein Strom und/oder eine Spannung an die Leistungshalbleitervorrichtung 1 angelegt wird, konfiguriert sein.The one or more power cells 14 in the active area 106 the power semiconductor device 1 may be included for selectively conducting a load current and blocking a load voltage as a function of z. B. a switching state of the power semiconductor device 1 and / or a direction in which a current and / or a voltage to the power semiconductor device 1 is created, be configured.

Zum Beispiel kann die wenigstens eine Leistungszelle 14 für eine Sperrspannung von wenigstens 300 V, von wenigstens 500 V, von wenigstens 1000 V, von wenigstens 1500 V oder von wenigstens 3000 V oder von sogar mehr als 6000 V konfiguriert sein. Ferner kann die wenigstens eine Leistungszelle 14 eine Kompensationsstruktur aufweisen, die auch als eine „Superjunction“-Struktur bezeichnet wird.For example, the at least one power cell 14 be configured for a reverse voltage of at least 300 V, of at least 500 V, of at least 1000 V, of at least 1500 V or of at least 3000 V or even more than 6000 V. Furthermore, the at least one power cell 14 have a compensation structure, which is also referred to as a "superjunction" structure.

Zum Beispiel kann, um die eine oder die mehreren Leistungszellen 14 zu steuern, ein (nicht veranschaulichter) Steueranschluss bereitgestellt sein, der dazu konfiguriert sein kann, ein Steuersignal an eine Steuerelektrodenstruktur der einen oder der mehreren Leistungszellen 14 weiterzuleiten. Zum Beispiel kann der Steueranschluss ein Gate-Anschluss sein. Dadurch kann die Leistungshalbleitervorrichtung 1 in den Leitungszustand oder den Sperrzustand gesetzt werden. Bei einer Ausführungsform kann ein solches Steuersignal mittels Anlegen einer Spannung zwischen dem Steueranschluss und einem ersten Lastanschluss 11 (in 1 bis 3 nicht gezeigt, siehe 4 bis 6) bereitgestellt werden.For example, to get the one or more power cells 14 A control port (not shown) may be provided that may be configured to supply a control signal to a control electrode structure of the one or more power cells 14 forward. For example, the control terminal may be a gate terminal. Thereby, the power semiconductor device 1 be put into the line state or the lock state. In one embodiment, such a control signal may be provided by applying a voltage between the control terminal and a first load terminal 11 (in 1 to 3 not shown, see 4 to 6 ) to be provided.

Zwischen dem Chiprand 109, der z. B. mittels Waferzerteilen entstehen kann, und dem aktiven Gebiet 106 kann eine Randabschlussstruktur 18 angeordnet sein. Mit anderen Worten kann eine Randabschlussstruktur 18 in und/oder auf dem Randabschlussgebiet 108 angeordnet sein. Zum Beispiel umgibt das Randabschlussgebiet 18 (in 1 bis 3 nicht gezeigt, siehe 6) das aktive Gebiet 106 vollständig. Die Randabschlussstruktur 18 ist gemäß einer Ausführungsform nicht zum Leiten eines Laststroms konfiguriert, sondern ist stattdessen zum Sicherstellen einer zuverlässigen Sperrfähigkeit der Leistungshalbleitervorrichtung 1 konfiguriert. Zum Beispiel umfasst die Randabschlussstruktur 18 eine Junction-Termination-Extension(JTE))-Struktur, eine Variation-lateraler-Dotierung(VLD: Variation-of-Lateral-Doping)-Struktur 180 (siehe 6) und/oder eine Feldring-/Feldplattenabschlussstruktur. Ein Fachmann ist mit diesen Arten von Randabschlussstrukturen vertraut.Between the chip edge 109 , the z. B. may arise by wafer splitting, and the active area 106 can be a border termination structure 18 be arranged. In other words, an edge termination structure 18 in and / or on the edge termination area 108 be arranged. For example, the edge termination area surrounds 18 (in 1 to 3 not shown, see 6 ) the active area 106 Completely. The edge termination structure 18 is not configured to conduct a load current according to one embodiment, but is instead for ensuring reliable blocking capability of the power semiconductor device 1 configured. For example, the edge termination structure includes 18 a Junction Termination Extension (JTE)) structure, a Variation Lateral Doping (VLD) structure 180 (see 6 ) and / or a field ring / field plate termination structure. One skilled in the art will be familiar with these types of edge termination structures.

4 bis 7 veranschaulichen jeweils einen Abschnitt eines vertikalen Querschnitts der Leistungshalbleitervorrichtung 1 gemäß manchen Ausführungsformen schematisch und beispielhaft. Die veranschaulichten Querschnitte sind parallel zu einer Ebene, die durch die erste laterale Richtung X und die vertikale Richtung Z definiert sind, wobei sich jede der veranschaulichten Komponenten auch entlang der zweiten lateralen Richtung Y erstrecken kann. 4 to 7 each illustrate a portion of a vertical cross section of the power semiconductor device 1 according to some embodiments schematically and by way of example. The illustrated cross sections are parallel to a plane passing through the first lateral direction X and the vertical direction Z are defined, wherein each of the illustrated components also along the second lateral direction Y can extend.

Die Abschnitte in 4 bis 7 befinden sich in jedem Fall nahe dem lateralen Chiprand 109 des Halbleiterkörpers 10 und umfassen insbesondere einen vertikalen Querschnitt des Randabschlussgebiets 108. Außerdem ist ein Teil des aktiven Gebiets 106 angrenzend an das Randgebiet 108 veranschaulicht.The sections in 4 to 7 are in any case near the lateral chip edge 109 of the semiconductor body 10 and in particular comprise a vertical cross section of the edge termination region 108 , It is also part of the active area 106 adjacent to the outskirts 108 illustrated.

Der Halbleiterkörper 10 ist sowohl mit einem ersten Lastanschluss 11 als auch einem zweiten Lastanschluss 12 der Leistungshalbleitervorrichtung 1 gekoppelt. Der erste Lastanschluss 11 kann zum Beispiel ein Anodenanschluss, ein Emitteranschluss oder ein Source-Anschluss sein, der z. B. auf einer Vorderseite 10-1 des Halbleiterkörpers 10 angeordnet ist. Der zweite Lastanschluss 12 kann zum Beispiel ein Kathodenanschluss, ein Kollektoranschluss oder ein Drain-Anschluss sein, der z. B. auf einer Rückseite 10-2 des Halbleiterkörpers 10 angeordnet ist.The semiconductor body 10 is both with a first load connection 11 as well as a second load connection 12 the power semiconductor device 1 coupled. The first load connection 11 may be, for example, an anode terminal, an emitter terminal or a source terminal, the z. B. on a front side 10 - 1 of the semiconductor body 10 is arranged. The second load connection 12 may be, for example, a cathode terminal, a collector terminal or a drain terminal, the z. B. on a back 10 - 2 of the semiconductor body 10 is arranged.

Der Halbleiterkörper 10 umfasst ein Driftgebiet 100, das Dotierungsstoffe eines ersten Leitfähigkeitstyps (z. B. n-Typs) umfasst. Bei einer Ausführungsform ist das Driftgebiet 100 ein n_-dotiertes Gebiet. Wie in 4 bis 7 dargestellt, kann sich das Driftgebiet 100 in sowohl das aktive Gebiet 106 als auch das Randabschlussgebiet 108 der Leistungshalbleitervorrichtung 1 erstrecken. Jede der einen oder der mehreren Leistungszellen 14 kann einen Teil des Drift-Gebiets 100 umfassen. Ferner kann jede der einen oder der mehreren Leistungszellen 14, die in dem aktiven Gebiet 16 der Leistungshalbleitervorrichtung 1 enthalten sein können, dazu konfiguriert sein, einen Laststrom über das Driftgebiet 100 zwischen den Lastanschlüssen 11 und 12 zu leiten und eine Sperrspannung, die zwischen den Anschlüssen 11 und 12 angelegt wird, zu sperren.The semiconductor body 10 includes a drift area 100 comprising dopants of a first conductivity type (eg n-type). In one embodiment, the drift region is 100 a n _ -doped region. As in 4 to 7 represented, the drift area may be 100 in both the active area 106 as well as the edge termination area 108 the power semiconductor device 1 extend. Each of the one or more power cells 14 may be part of the drift area 100 include. Further, each of the one or more power cells may be 14 in the active area 16 the power semiconductor device 1 may be included be configured, a load current over the drift region 100 between the load terminals 11 and 12 to conduct and a blocking voltage between the terminals 11 and 12 is created to lock.

Zum Beispiel kann bei den in 5 bis 6 veranschaulichten Ausführungsformen eine größere Leistungszelle 14 bereitgestellt sein, die als eine Leistungsdiodenzelle konfiguriert sein kann. Zum Beispiel umfassen die Leistungsdiodenzellen 14 ein Anodengebiet 102 eines zweiten Leitfähigkeitstyps (z. B. p-Typs), wobei das Anodengebiet 102 in Kontakt mit dem ersten Lastanschluss 11 angeordnet ist. Ferner bildet ein Übergang zwischen dem Anodengebiet 102 und dem Driftgebiet 100 einen pn-Übergang 103, der zum Sperren einer Sperrspannung zwischen dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 konfiguriert ist.For example, at the in 5 to 6 illustrated embodiments, a larger power cell 14 which may be configured as a power diode cell. For example, the power diode cells include 14 an anode area 102 of a second conductivity type (eg p-type), wherein the anode region 102 in contact with the first load connection 11 is arranged. Further, a transition forms between the anode region 102 and the drift area 100 a pn junction 103 which is for blocking a reverse voltage between the first load terminal 11 and the second load terminal 12 is configured.

Bei der in 7 veranschaulichten beispielhaften Ausführungsform ist die Leistungshalbleitervorrichtung 1 eine Schaltvorrichtung, wie etwa z. B. ein IGBT oder ein MOSFET. Das aktive Gebiet 106 umfasst mehrere Leistungszellen 14, wobei jede Leistungszelle 14 eine Graben-Gate-Struktur 140 umfasst. Zum Beispiel kann die Graben-Gate-Struktur 140 in einer Streifenkonfiguration, wie in 2 veranschaulicht, oder einer zellularen Konfiguration (die z. B. eine quadratische oder rechteckige Form in einem horizontalen Querschnitt aufweist), wie in 3 veranschaulicht, angeordnet sein. Zum Beispiel umfasst jede der Leistungszellen 14 eine Steuerelektrode 141, die innerhalb eines Grabens angeordnet ist, wobei die Steuerelektrode 141 dazu konfiguriert sein kann, ein Steuersignal, wie etwa eine Gate-Spannung, von einem (nicht dargestellten) Steueranschluss der Leistungshalbleitervorrichtung 1 zu empfangen. Zum Beispiel ist innerhalb jeder Leistungszelle 14 die Steuerelektrode 14 elektrisch von dem ersten Lastanschluss mittels eines Isolationsblocks 143 isoliert.At the in 7 Illustrated exemplary embodiment is the power semiconductor device 1 a switching device, such as, for. As an IGBT or a MOSFET. The active area 106 includes several power cells 14 where each power cell 14 a trench gate structure 140 includes. For example, the trench gate structure 140 in a stripe configuration, like in 2 or a cellular configuration (eg, having a square or rectangular shape in a horizontal cross-section), as in FIG 3 illustrated, may be arranged. For example, each of the power cells includes 14 a control electrode 141 disposed within a trench, the control electrode 141 may be configured to receive a control signal, such as a gate voltage, from a control terminal (not shown) of the power semiconductor device 1 to recieve. For example, within each power cell 14 the control electrode 14 electrically from the first load terminal by means of an insulation block 143 isolated.

Ferner umfasst jede der Zellen 14 ein Körpergebiet 102 des zweiten Leitfähigkeitstyps (z. B. p-Typs) und wenigstens ein Source-Gebiet 104, das in Kontakt mit dem ersten Lastanschluss 11 angeordnet ist, wobei das Körpergebiet 102 das wenigstens eine Source-Gebiet 104 von dem Driftgebiet 100 isoliert. Ein Übergang zwischen dem Körpergebiet 102 und dem Driftgebiet 100 bildet einen pn-Übergang 103, der zum Sperren einer Sperrspannung konfiguriert ist, die in Durchlassrichtung zwischen dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 angelegt wird. Die Steuerelektrode kann elektrisch von sowohl dem Source-Gebiet 104, dem Körpergebiet 102 als auch dem Driftgebiet 100 durch eine in dem Graben enthaltene Isolationsstruktur 142 isoliert sein. Zum Beispiel kann die Steuerelektrode 141 so konfiguriert sein, dass sie in Abhängigkeit von dem Steuersignal einen Transportkanal, wie etwa z. B. einen n-Kanal, in dem Körpergebiet 102 zwischen dem Source-Gebiet 104 und dem Driftgebiet 100 enthält, wodurch der Leitungszustand der Leistungshalbleitervorrichtung 1 ermöglicht wird. Anstelle der in 7 gezeigten Grabenzellen kann die Halbleitervorrichtung 1 mit (nicht gezeigten) sogenannten planaren Leistungsschaltzellen ausgerüstet sein, wobei sich die Gate-Elektrode vertikal oberhalb des Halbleiterkörpers 10 befindet. Ein Fachmann ist mit den Prinzipien und Varianten von Konfigurationen solcher Leistungsschaltzellen 14 vertraut.Further, each of the cells includes 14 a body area 102 of the second conductivity type (eg p-type) and at least one source region 104 that is in contact with the first load terminal 11 is arranged, the body area 102 the at least one source area 104 from the drift area 100 isolated. A transition between the body area 102 and the drift area 100 forms a pn junction 103, which is configured to block a reverse voltage, which is in the forward direction between the first load terminal 11 and the second load terminal 12 is created. The control electrode may be electrically from both the source region 104 , the body area 102 as well as the drift area 100 by an isolation structure contained in the trench 142 be isolated. For example, the control electrode 141 be configured so that it depends on the control signal, a transport channel, such as z. An n-channel, in the body region 102 between the source area 104 and the drift area 100 contains, whereby the conduction state of the power semiconductor device 1 is possible. Instead of in 7 shown trench cells, the semiconductor device 1 be equipped with so-called planar power switching cells (not shown), wherein the gate electrode vertically above the semiconductor body 10 located. One skilled in the art will be familiar with the principles and variations of configurations of such power switching cells 14 familiar.

Der Halbleiterkörper 10 kann ferner ein Rückseitenemittergebiet 107 des zweiten Leitfähigkeitstyps (z. B. p-Typs) umfassen, das auf der Rückseite 10-2 in Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist. In diesem Fall kann die Leistungshalbleitervorrichtung 1 als ein IGBT konfiguriert sein. Bei einer anderen Variante, bei der die Leistungshalbleitervorrichtung 1 z. B. als ein MOSFET konfiguriert ist, kann ein solches Rückseitenemittergebiet 107, wie beispielhaft in 7 veranschaulicht, fehlen.The semiconductor body 10 Further, a backside emitter area 107 of the second conductivity type (eg p-type), that on the back 10 - 2 in contact with the second load connection 12 is arranged. In this case, the power semiconductor device 1 be configured as an IGBT. In another variant, wherein the power semiconductor device 1 z. B. is configured as a MOSFET, such a backside emitter area 107 as exemplified in 7 illustrated, missing.

Nun unter Zuwendung zu dem Randabschlussgebiet 108 umfasst das Randabschlussgebiet 108 bei allen in 4 bis 7 veranschaulichten Ausführungsformen eine halbisolierende Schicht 15, die einen Teil der Vorderseite 10-1 des Halbleiters 10 bedeckt. Die halbisolierende Schicht 15 ist durch eine elektrische Leitfähigkeit gekennzeichnet, die einen gewissen lateralen Stromfluss zwischen dem ersten Lastanschluss 11 oder einem entsprechenden Steueranschluss auf der Vorderseite der Leistungshalbleitervorrichtung und dem Chiprand 109 ermöglicht. Der Strom sollte stark genug sein, um einerseits statische Ladungen in der halbisolierenden Schicht 15 zu vermeiden und um übermäßige Leistungsverluste in der halbisolierenden Schicht 15 zu vermeiden, die durch die Menge eines elektrischen Stroms und den Spannungsabfall zwischen dem ersten Lastanschluss 11 und dem Chiprand 109 bzw. dem zweiten Lastanschluss 12 verursacht werden. Die Leistungsverluste in der halbisolierenden Schicht 15 bei voller Sperrspannung sollten einige wenige 100 mW oder einige 10 mW nicht überschreiten. Ein Fachmann kann die maximal erlaubte spezifische Leitfähigkeit der halbisolierenden Schicht 15 für den gestalteten Spannungsabfall zwischen dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 unter Verwendung des Ohm'schen Gesetzes und der geometrischen Abmessungen der halbisolierenden Schicht 15 (Dicke, Breite, Länge) leicht berechnen.Now with attention to the edge termination area 108 includes the edge termination area 108 at all in 4 to 7 illustrated embodiments, a semi-insulating layer 15 that are part of the front 10 - 1 of the semiconductor 10 covered. The semi-insulating layer 15 is characterized by an electrical conductivity, which has a certain lateral current flow between the first load terminal 11 or a corresponding control terminal on the front side of the power semiconductor device and the chip edge 109 allows. The current should be strong enough, on the one hand, static charges in the semi-insulating layer 15 to avoid and excessive power losses in the semi-insulating layer 15 to be avoided by the amount of electrical current and the voltage drop between the first load terminal 11 and the chip edge 109 or the second load connection 12 caused. The power losses in the semi-insulating layer 15 at full reverse voltage, a few should not exceed 100 mW or some 10 mW. A person skilled in the art can use the maximum permissible specific conductivity of the semi-insulating layer 15 for the designed voltage drop between the first load terminal 11 and the second load terminal 12 using Ohm's Law and the geometrical dimensions of the semi-insulating layer 15 (Thickness, width, length) easy to calculate.

Bei einer Ausführungsform umfasst die halbisolierende Schicht 15 wenigstens eines von Folgendem: amorphes Silicium (a-Si), halbisolierendes polykristallines Silicium (SIPOS) und ein elektroaktives Material, wie etwa diamantartiger Kohlenstoff (DLC) oder wasserstoffhaltiger amorpher Kohlenstoff (a-C:H).In one embodiment, the semi-insulating layer comprises 15 at least one of: amorphous silicon (a-Si), semi-insulating polycrystalline silicon (SIPOS), and an electro-active material such as diamond-like carbon (DLC) or hydrogen-containing amorphous carbon (aC: H).

Zum Beispiel kann die halbisolierende Schicht 15 elektrisch mit sowohl der ersten Lastanschlussstruktur 11 als auch der zweiten Lastanschlussstruktur 12 verbunden sein. Beispielsweise kann die halbisolierende Schicht 15 in Kontakt mit dem ersten Lastanschluss 11 angeordnet sein, wie in jeder der 4 bis 7 veranschaulicht ist. Ferner kann die halbisolierende Schicht 15 bei einer Ausführungsform in Kontakt mit einer Kanalstopperelektrode 13 angeordnet sein, die auf der Vorderseite 10-1 des Halbleiterkörpers 10 innerhalb des Randabschlussgebiets 108 angeordnet ist, wobei die Kanalstopperelektrode 13 elektrisch mit dem zweiten Lastanschluss 12 verbunden ist. Zum Beispiel kann eine elektrische Verbindung zwischen der Kanalstopperelektrode 13 und dem zweiten Anschluss 12 mittels eines ohmschen Pfades entlang dem Chiprand 109 bereitgestellt werden. Zum Beispiel kann ein solcher ohmscher Pfad entlang dem Chiprand 109, der im Wesentlichen entlang dem Chiprand 109 in der vertikalen Richtung z gerichtet sein kann, bei einer Chipvereinzelung, wie etwa mittels Sägen oder Laserzerteilen des Halbleiterkörpers 10, erzeugt worden sein, wobei Kristalldefekte an dem Chiprand 109 auftreten können. Zum Beispiel kann die Kanalstopperelektrode 13 in Kontakt mit und elektrisch verbunden mit dem dotierten Kanalstoppergebiet 130, z. B. des zweiten Leitfähigkeitstyps, angeordnet sein, das innerhalb des Halbleiterkörpers 10 bereitgestellt sein kann, wie in 6 veranschaulicht ist. Zum Beispiel können die Kanalstopperelektrode 13 und das dotierte Kanalstoppergebiet 130 dazu konfiguriert und angeordnet sein, die Bildung eines Inversionskanals in dem Randabschlussgebiet 108 während eines Betriebs der Leistungshalbleitervorrichtung 1 zu verhindern. Ein Fachmann ist mit solchen Arten von Kanalstopperstrukturen innerhalb eines Randabschlussgebiets einer Leistungshalbleitervorrichtung vertraut. For example, the semi-insulating layer 15 electrically with both the first load connection structure 11 as well as the second load connection structure 12 be connected. For example, the semi-insulating layer 15 in contact with the first load connection 11 be arranged, as in each of the 4 to 7 is illustrated. Furthermore, the semi-insulating layer 15 in one embodiment, in contact with a channel stopper electrode 13 be arranged on the front 10 - 1 of the semiconductor body 10 within the marginal border area 108 is arranged, wherein the channel stopper electrode 13 electrically with the second load connection 12 connected is. For example, an electrical connection between the Kanalstopperelektrode 13 and the second port 12 by means of an ohmic path along the chip edge 109 to be provided. For example, such an ohmic path may be along the chip edge 109 that is essentially along the chip edge 109 in the vertical direction z, in a chip separation, such as by sawing or laser-dividing the semiconductor body 10 , with crystal defects on the chip edge 109 may occur. For example, the channel stopper electrode 13 in contact with and electrically connected to the doped channel stopper region 130 , z. B. of the second conductivity type, be arranged within the semiconductor body 10 can be provided as in 6 is illustrated. For example, the channel stopper electrode 13 and the doped channel stopper region 130 configured and arranged to form an inversion channel in the edge termination region 108 during operation of the power semiconductor device 1 to prevent. One skilled in the art will be familiar with such types of channel stop structures within an edge termination region of a power semiconductor device.

Bei einer Ausführungsform, bei der der Halbleiterkörper 10 ein dotiertes Kanalstoppergebiet 130, wie oben beschrieben, beinhaltet, erstreckt sich die halbisolierende Schicht 15 lateral entlang der Gesamtheit des dotierten Kanalstoppergebiets 130 und der Kanalstopperelektrode 13, wie in 6 veranschaulicht ist.In an embodiment in which the semiconductor body 10 a doped channel stopper region 130 As described above, the semi-insulating layer extends 15 laterally along the entirety of the doped channel stopper region 130 and the channel stopper electrode 13 , as in 6 is illustrated.

Ferner ist eine erste Passivierungsschicht 16 in jedem Fall auf wenigstens einem Teil der halbisolierenden Schicht 15 angeordnet. Die erste Passivierungsschicht 16 kann dazu konfiguriert sein, eine Oxidation der halbisolierenden Schicht 15 zu hindern. Zum Beispiel kann die erste Passivierungsschicht 16 Atome umfassen, die dazu in der Lage sind, Valenzbindungen mit Atomen der halbisolierenden Schicht 15 auszubilden, wodurch eine Oxidation der halbisolierenden Schicht 15 gehindert wird.Further, a first passivation layer 16 in any case on at least a part of the semi-insulating layer 15 arranged. The first passivation layer 16 may be configured to oxidize the semi-insulating layer 15 to prevent. For example, the first passivation layer 16 Atoms capable of having valence bonds with atoms of the semi-insulating layer include 15 form, whereby an oxidation of the semi-insulating layer 15 is prevented.

Bei einer Ausführungsform umfasst die erste Passivierungsschicht 16 ein mit Silicium dotiertes amorphes Aluminiumoxid (Al2O3). Zum Beispiel kann die erste Passivierungsschicht 16 mittels eines Atomlagenabscheidung(ALD: Atomic Layer Deposition)-Prozesses entstanden sein. Mit anderen Worten kann das Bilden der ersten Passivierungsschicht 16 bei einem Verfahren zum Prozessieren der Leistungshalbleitervorrichtung 1 gemäß der Erfindung einen Atomlagenabscheidung(ALD)-Prozess, wie etwa eine Atomlagenabscheidung von Aluminiumoxid, umfassen. Zum Beispiel kann ein Silicium umfassender Precursor in einem solchen ALD-Prozess verwendet werden.In an embodiment, the first passivation layer comprises 16 a silicon doped amorphous alumina (Al 2 O 3 ). For example, the first passivation layer 16 be formed by an atomic layer deposition (ALD: Atomic Layer Deposition) process. In other words, forming the first passivation layer 16 in a method of processing the power semiconductor device 1 according to the invention, an atomic layer deposition (ALD) process, such as an atomic layer deposition of alumina. For example, a silicon-comprising precursor can be used in such an ALD process.

Bei einer Ausführungsform, wie in 5 veranschaulicht, umfasst die erste Passivierungsschicht 16 eine Aluminiumoxidschicht, wobei zusätzlich eine Siliciumnitrid(Si3N4)-Schicht 19 (Auch als SNIT-Schicht bezeichnet) auf der Aluminiumoxidschicht 16 angeordnet ist. Zum Beispiel kann Dotieren der Aluminiumoxidschicht 16 mit Silicium dementsprechend mittels der Siliciumnitridschicht 19, die auf dieser angeordnet ist, erreicht werden. Zum Beispiel kann die Siliciumnitridschicht 19 mittels eines PECVD-Prozesses (PECVD: Plasma Enhanced Chemical Vapor Deposition - plasmagestütze chemische Gasphasenabscheidung) entstehen.In one embodiment, as in 5 includes the first passivation layer 16 an aluminum oxide layer additionally comprising a silicon nitride (Si 3 N 4 ) layer 19 (also referred to as an SNIT layer) on the alumina layer 16 is arranged. For example, doping of the aluminum oxide layer 16 with silicon accordingly by means of the silicon nitride layer 19 which is arranged on this can be achieved. For example, the silicon nitride layer 19 by means of a PECVD process (plasma enhanced chemical vapor deposition).

Zum Beispiel kann eine Dicke der ersten Passivierungsschicht 16 oder, falls eine Siliciumnitridschicht 19 auf der ersten Passivierungsschicht 16 angeordnet ist, eine Gesamtdicke der ersten Passivierungsschicht 16 und der Siliciumnitridschicht 19 in dem Bereich von 1 nm bis 60 nm, wie etwa in dem Bereich von 1 nm bis 40 nm, 1 nm bis 10 nm, 3 nm bis 9 nm, 5 nm bis 7 nm, z. B. 6 nm, liegen. Zum Beispiel kann die erste Passivierungsschicht 16, möglicherweise in Kombination mit einer darauf angeordneten Siliciumnitridschicht 19, somit leicht gebondet werden. Zum Beispiel ist es bei einem Verfahren zum Prozessieren einer solchen Leistungshalbleitervorrichtung 1 dementsprechend möglicherweise nicht notwendig, eine strukturierte Formation der ersten Passivierungsschicht 16 (möglicherweise in Kombination mit der Siliciumnitridschicht 19) vorzusehen. Stattdessen können die Schichten 16, 19 gleichmäßig gebildet werden, d. h. auch in Bereichen, die z. B. mittels Drahtbonden oder Bandbonden in einem späteren Prozessschritt oder durch andere Mittel kontaktiert werden müssen. Ferner kann die Dicke der ersten Passivierungsschicht 16 (und gegebenenfalls der Siliciumnitridschicht 19) eine einfache Chipvereinzelung, z. B. mittels Sägen oder Laserzerteilen, ermöglichen. Dementsprechend besteht möglicherweise keine Notwendigkeit, die Formation der Schichten 16, 19 in der Nähe des Chiprandes 109 zu strukturieren.For example, a thickness of the first passivation layer 16 or, if a silicon nitride layer 19 on the first passivation layer 16 is arranged, a total thickness of the first passivation layer 16 and the silicon nitride layer 19 in the range of 1 nm to 60 nm, such as in the range of 1 nm to 40 nm, 1 nm to 10 nm, 3 nm to 9 nm, 5 nm to 7 nm, e.g. B. 6 nm lie. For example, the first passivation layer 16 possibly in combination with a silicon nitride layer disposed thereon 19 , thus easily bonded. For example, in a method of processing such a power semiconductor device 1 Accordingly, it may not be necessary to provide a structured formation of the first passivation layer 16 (possibly in combination with the silicon nitride layer 19 ). Instead, the layers can 16 . 19 be formed evenly, ie in areas that z. B. must be contacted by wire bonding or tape bonding in a later process step or by other means. Furthermore, the thickness of the first passivation layer 16 (and optionally the silicon nitride layer 19 ) a simple chip separation, z. B. by sawing or laser cutting, allow. Accordingly, there may not be any need for the formation of the layers 16 . 19 near the edge of the chip 109 to structure.

Gemäß einer Ausführungsform umfasst das Bilden der ersten Passivierungsschicht 16 bei einem Verfahren zum Prozessieren einer Leistungshalbleitervorrichtung 1 gemäß der Erfindung Bilden einer Schicht aus amorphem Aluminiumoxid und anschließendes Dotieren des amorphen Aluminiumoxids mit Silicium mittels eines Prozesses, der Siliciumionen an das amorphe Aluminiumoxid liefert. Zum Beispiel kann das Dotieren des amorphen Aluminiumoxids mit Silicium mittels wenigstens einem der folgenden Prozesse erzielt werden: einer plasmagestützten chemischen Gasphasenabscheidung (PECVD) einer Siliciumnitridschicht (SNIT-Schicht) auf der Schicht aus amorphem Aluminiumoxid; einer plasmagestützten chemischen Gasphasenabscheidung (PECVD) von Siliciumoxid auf der Schicht aus amorphem Aluminiumoxid; einer Gepulster-Laser-Abscheidung (PLD: Pulsed Laser Deposition) von Silicium auf der Schicht aus amorphem Aluminiumoxid; Aussetzung der Schicht aus amorphem Aluminiumoxid gegenüber einem siliciumhaltigen Plasma, wobei eine Potentialdifferenz zwischen dem Plasma und einem Wafer mit wenigstens einer der Leistungshalbleitervorrichtungen 1 Siliciumionen aus dem Plasma zu dem Wafer hin beschleunigt (sogenanntes Plasmadotieren); und einer Implantation von Silicium in die Schicht aus amorphem Aluminiumoxid. Zum Beispiel kann die Implantation als eine Beamline-Implantation mit einer geeigneten (d. h. relativ niedrigen) Energie ausgeführt werden.According to one embodiment, forming the first passivation layer comprises 16 in a method of processing a power semiconductor device 1 According to the invention, forming a Layer of amorphous alumina and then doping the amorphous alumina with silicon by a process that provides silicon ions to the amorphous alumina. For example, doping of the amorphous alumina with silicon may be achieved by at least one of the following: plasma enhanced chemical vapor deposition (PECVD) of a silicon nitride (SNIT) layer on the layer of amorphous alumina; a plasma enhanced chemical vapor deposition (PECVD) of silica on the layer of amorphous alumina; a Pulsed Laser Deposition (PLD) of silicon on the layer of amorphous alumina; Exposing the layer of amorphous alumina to a silicon-containing plasma, wherein a potential difference between the plasma and a wafer with at least one of the power semiconductor devices 1 Accelerating silicon ions from the plasma toward the wafer (so-called plasma doping); and implantation of silicon into the layer of amorphous alumina. For example, the implantation may be performed as a beamline implantation with a suitable (ie, relatively low) energy.

Bei einer Ausführungsform weisen sowohl die halbisolierende Schicht 15 als auch die erste Passivierungsschicht 16 einen ersten gemeinsamen lateralen Ausdehnungsbereich X1 mit der Kanalstopperelektrode 13 auf. Mit anderen Worten kann es eine Überlappung X1 zwischen der Kanalstopperelektrode 13 und sowohl der halbisolierenden Schicht 15 als auch der ersten Passivierungsschicht 16 geben, wobei die Überlappung zwischen der Kanalstopperelektrode 13 und der halbisolierenden Schicht 15 einerseits und die Überlappung zwischen der Kanalstopperelektrode 13 und der ersten Passivierungsschicht 16 andererseits nicht das gleiche Ausmaß aufweisen müssen. Das heißt, im Gegensatz zu zum Beispiel den Ausführungsbeispielen der 4 bis 7 kann sich die Überlappung zwischen der Kanalstopperelektrode 13 und der halbisolierenden Schicht 15 weiter entlang z. B. der ersten lateralen Richtung X als die Überlappung zwischen der Kanalstopperelektrode 13 und der ersten Passivierungsschicht 16 erstrecken. Bei einer anderen Ausführungsform kann sich die Überlappung zwischen der Kanalstopperelektrode 13 und der ersten Passivierungsschicht 16 weiter entlang z. B. der ersten lateralen Richtung X als die Überlappung zwischen der Kanalstopperelektrode 13 und der ersten halbisolierenden Schicht 15 erstrecken. In jedem Fall kann es eine erste gemeinsame laterale Ausdehnungsrichtung X1 sowohl der halbisolierenden Schicht 15 als auch der ersten Passivierungsschicht 16 mit der Kanalstopperelektrode 13 geben. Zum Beispiel kann der erste gemeinsame laterale Ausdehnungsbereich X1 größer als ein Abstand zwischen Außenenden (d. h. Enden, die zu dem Chiprand 109 zeigen) der halbisolierenden Schicht 15 und der ersten Passivierungsschicht 16, wie entlang der ersten lateralen Richtung X gemessen, sein. Zum Beispiel kann der Abstand der Außenenden der halbisolierenden Schicht 15 und der ersten Passivierungsschicht 16, wie entlang der ersten lateralen Richtung X gemessen, kleiner als dreimal eine Dicke der halbisolierenden Schicht 15 und/oder der ersten Passivierungsschicht 16 sein.In one embodiment, both the semi-insulating layer 15 as well as the first passivation layer 16 a first common lateral expansion area X1 with the channel stopper electrode 13 on. In other words, there may be an overlap X1 between the channel stopper electrode 13 and both the semi-insulating layer 15 as well as the first passivation layer 16 give, with the overlap between the Kanalstopperelektrode 13 and the semi-insulating layer 15 on the one hand and the overlap between the channel stopper electrode 13 and the first passivation layer 16 On the other hand, they do not have to be the same size. That is, in contrast to, for example, the embodiments of 4 to 7 may be the overlap between the Kanalstopperelektrode 13 and the semi-insulating layer 15 continue along z. B. the first lateral direction X as the overlap between the channel stopper electrode 13 and the first passivation layer 16 extend. In another embodiment, the overlap between the channel stopper electrode 13 and the first passivation layer 16 continue along z. B. the first lateral direction X as the overlap between the channel stopper electrode 13 and the first semi-insulating layer 15 extend. In any case, there may be a first common lateral expansion direction X1 both the semi-insulating layer 15 as well as the first passivation layer 16 with the channel stopper electrode 13 give. For example, the first common lateral expansion area X1 greater than a distance between outer ends (ie, ends leading to the chip edge 109 show) of the semi-insulating layer 15 and the first passivation layer 16 as along the first lateral direction X measured, be. For example, the distance of the outer ends of the semi-insulating layer 15 and the first passivation layer 16 as along the first lateral direction X measured less than three times a thickness of the semi-insulating layer 15 and / or the first passivation layer 16 be.

Bei einer Ausführungsform weisen ferner sowohl die halbisolierende Schicht 15 als auch die erste Passivierungsschicht 16 einen zweiten gemeinsamen lateralen Ausdehnungsbereich X2 mit der ersten Lastanaschlussstruktur 11 auf. Ähnlich dem, was oben mit Bezug auf den ersten gemeinsamen Ausdehnungsbereich X1 beschrieben ist, ist es möglicherweise nicht notwendigerweise der Fall, dass eine Überlappung zwischen dem ersten Lastanschluss 11 und der halbisolierenden Schicht 15 das gleiche Ausmaß (z. B. entlang der ersten lateralen Richtung X) wie eine Überlappung zwischen dem ersten Lastanschluss 11 und der ersten Passivierungsschicht 16 aufweist. Das heißt, im Gegensatz zu zum Beispiel der beispielhaften Veranschaulichung in 4 bis 7 kann die Überlappung zwischen dem ersten Lastanschluss 11 und der halbisolierenden Schicht 15 größer als die Überlappung zwischen dem ersten Lastanschluss 11 und der ersten Passivierungsschicht 16 sein. Bei einer anderen Ausführungsform kann die Überlappung zwischen dem ersten Lastanschluss 11 und der ersten Passivierungsschicht 16 größer als die Überlappung zwischen dem ersten Lastanschluss 11 und der ersten halbisolierenden Schicht 15 sein. In jedem Fall kann es eine zweite gemeinsame laterale Ausdehnungsrichtung X2 sowohl der halbisolierenden Schicht 15 als auch der ersten Passivierungsschicht 16 mit dem ersten Lastanschluss 11 geben. Zum Beispiel kann der zweite gemeinsame laterale Ausdehnungsbereich X2 größer als ein Abstand zwischen Innenenden (d. h. Enden, die zu dem aktiven Gebiet 106 zeigen) der halbisolierenden Schicht 15 und der ersten Passivierungsschicht 16, wie entlang der ersten lateralen Richtung X gemessen, sein. Zum Beispiel kann der Abstand der Innenenden der halbisolierenden Schicht 15 und der ersten Passivierungsschicht 16, wie entlang der ersten lateralen Richtung X gemessen, kleiner als dreimal eine Dicke der halbisolierenden Schicht 15 und/oder der ersten Passivierungsschicht 16 sein.In one embodiment, further, both the semi-insulating layer 15 as well as the first passivation layer 16 a second common lateral expansion area X2 with the first load attachment structure 11 on. Similar to what's above with respect to the first common expansion area X1 is described, it may not necessarily be the case that there is an overlap between the first load port 11 and the semi-insulating layer 15 the same extent (eg along the first lateral direction X ) such as an overlap between the first load port 11 and the first passivation layer 16 having. That is, in contrast to, for example, the illustrative illustration in FIG 4 to 7 may be the overlap between the first load port 11 and the semi-insulating layer 15 greater than the overlap between the first load port 11 and the first passivation layer 16 be. In another embodiment, the overlap between the first load port 11 and the first passivation layer 16 greater than the overlap between the first load port 11 and the first semi-insulating layer 15 be. In any case, there may be a second common lateral expansion direction X2 both the semi-insulating layer 15 as well as the first passivation layer 16 with the first load connection 11 give. For example, the second common lateral expansion area X2 greater than a distance between inner ends (ie ends leading to the active area 106 show) of the semi-insulating layer 15 and the first passivation layer 16 as along the first lateral direction X measured, be. For example, the distance of the inner ends of the semi-insulating layer 15 and the first passivation layer 16 as along the first lateral direction X measured less than three times a thickness of the semi-insulating layer 15 and / or the first passivation layer 16 be.

Zum Beispiel können sowohl die halbisolierende Schicht 15 als auch die erste Passivierungsschicht 16 durch einen strukturierten Abscheidungsprozess oder durch Strukturieren nach einer Abscheidung unter Verwendung derselben Maske entstehen.For example, both the semi-insulating layer 15 as well as the first passivation layer 16 by a patterned deposition process or by patterning after deposition using the same mask.

Bei einer Ausführungsform umfasst die Leistungshalbleitervorrichtung 1 ferner eine Randabschlussstruktur 18, die in und/oder auf dem Randabschlussgebiet 108 angeordnet ist, wobei die Randabschlussstruktur 18 wenigstens eines von Folgendem umfassen kann: eine Junction-Termination-Extension (JTE)-Struktur, eine Variation-lateraler-Dotierung(VLD)-Struktur 180 und eine Feldring-/Feldplattenabschlussstruktur. Zum Beispiel ist bei der in 6 gezeigten Ausführungsform eine Randabschlussstruktur 18 bereitgestellt, die eine Variation-lateraler-Dotierung(VLD)-Konfiguration 180 umfasst. Zum Beispiel umfasst die VLD-Struktur 180 ein Halbleitergebiet 180 des zweiten Leitfähigkeitstyps (z. B. p-Typs), das auf der Vorderseite 10-1 innerhalb des Halbleiterkörpers 10 angeordnet ist. Zum Beispiel variiert eine Dotierungsstoffkonzentration des Halbleitergebiets 180 (z. B. eine Konzentration an Dotierungsstoffen des zweiten Leitfähigkeitstyps, wie etwa des p-Typs) in der ersten lateralen Richtung X. Zum Beispiel kann die Dotierungsstoffkonzentration entlang der ersten lateralen Richtung X abnehmen, z. B. kontinuierlich und/oder auf eine stufenartige Weise. Die VLD-Struktur 180 kann einen gemeinsamen lateralen Ausdehnungsbereich mit der halbisolierenden Schicht 15 in der ersten lateralen Richtung X aufweisen. Zum Beispiel kann die halbisolierende Schicht 15 in Kontakt mit wenigstens einem Teil der VLD-Abschlussstruktur 180 angeordnet sein, wie beispielhaft in 6 veranschaulicht ist.In one embodiment, the power semiconductor device includes 1 further an edge termination structure 18 in and / or on the Edge termination region 108 is arranged, wherein the edge termination structure 18 at least one of: a Junction Termination Extension (JTE) structure, a Variation Lateral Doping (VLD) structure 180 and a field ring / field plate termination structure. For example, at the in 6 embodiment shown an edge termination structure 18 provided a Variation Lateral Doping (VLD) configuration 180 includes. For example, the VLD structure includes 180 a semiconductor region 180 of the second conductivity type (eg p-type) on the front side 10 - 1 within the semiconductor body 10 is arranged. For example, a dopant concentration of the semiconductor region varies 180 (eg, a concentration of dopants of the second conductivity type, such as the p-type) in the first lateral direction X , For example, the dopant concentration may be along the first lateral direction X lose weight, z. B. continuously and / or in a step-like manner. The VLD structure 180 may have a common lateral expansion area with the semi-insulating layer 15 in the first lateral direction X exhibit. For example, the semi-insulating layer 15 in contact with at least part of the VLD termination structure 180 be arranged as exemplified in 6 is illustrated.

Bei einer Ausführungsform umfasst die Halbleitervorrichtung 1 ferner eine zweite Passivierungsschicht 17, die auf der ersten Passivierungsschicht 16 angeordnet ist. Zum Beispiel umfasst die zweite Passivierungsschicht 17 Polyimid und/oder Spin-On-Silikon (SOS). Zum Beispiel kann das Polyimid und/oder das Spin-On-Silikon ferner mit einer fotoaktiven Substanz versehen sein. Zum Beispiel kann es dementsprechend möglich sein, das Polyimid und/oder die Spin-On-Silikon-Schicht ähnlich einem Fotolack zu belichten und zu entwickeln. Dementsprechend ist es möglicherweise nicht notwendig, eine dedizierte Maske zum Strukturieren der zweiten Passivierungsschicht 17 bereitzustellen.In an embodiment, the semiconductor device comprises 1 further a second passivation layer 17 that on the first passivation layer 16 is arranged. For example, the second passivation layer comprises 17 Polyimide and / or spin-on silicone (SOS). For example, the polyimide and / or the spin-on silicone may be further provided with a photoactive substance. For example, it may accordingly be possible to expose and develop the polyimide and / or the spin-on silicone layer similar to a photoresist. Accordingly, it may not be necessary to have a dedicated mask for structuring the second passivation layer 17 provide.

Bei einer weiteren Ausführungsform kann die zweite Passivierungsschicht 17 ferner zum Beispiel wenigstens eines von Folgendem umfassen: ein Glas, wie etwa Spin-On-Glas; einen anorganischen Isolator, wie etwa Oxid, Nitrid oder Oxinitrid (z. B. mittels PECVD abgeschieden); ein Epoxidharz; oder einen Schichtstapel, der durch wenigstens zwei der zuvor genannten Spezies gebildet ist.In a further embodiment, the second passivation layer 17 further, for example, at least one of: a glass such as spin-on glass; an inorganic insulator such as oxide, nitride or oxynitride (e.g., deposited by PECVD); an epoxy resin; or a layer stack formed by at least two of the aforementioned species.

Ausführungsformen eines Verfahrens zum Prozessieren einer Leistungshalbleitervorrichtung entsprechen den Ausführungsformen des Leistungshalbleiters 1, die oben mit Bezug auf die anderen Zeichnungen erläutert wurden. Daher können zum Beispiel die Merkmale der Ausführungsformen der oben mit Bezug auf die anderen Zeichnungen beschriebenen Leistungshalbleitervorrichtungen durch entsprechendes Ausführen des Verfahrens erreicht werden. Ausführungsformen eines Verfahrens zum Prozessieren einer Leistungshalbleitervorrichtung können Bilden der jeweiligen Strukturen umfassen, die wie oben beschrieben in/auf dem Halbleiterkörper 10 angeordnet sind.Embodiments of a method for processing a power semiconductor device correspond to the embodiments of the power semiconductor 1 discussed above with reference to the other drawings. Therefore, for example, the features of the embodiments of the power semiconductor devices described above with reference to the other drawings can be achieved by performing the method accordingly. Embodiments of a method of processing a power semiconductor device may include forming the respective structures that are in / on the semiconductor body as described above 10 are arranged.

Zuvor wurden Ausführungsformen, die eine Leistungshalbleitervorrichtung, wie etwa eine Diode, einen MOSFET oder einen IGBT betreffen, und entsprechende Verarbeitungsverfahren erklärt. Diese Vorrichtungen basieren zum Beispiel auf Silicium (Si). Entsprechend kann ein(e) monokristalline(s) Halbleitergebiet oder -schicht, z. B. der Halbleiterkörper 10 und seine Gebiete/Zonen 100, 102, 104, 107 und 130, ein(e) monokristalline(s) Si-Gebiet oder Si-Schicht sein. Bei anderen Ausführungsformen kann polykristallines oder amorphes Silicium eingesetzt werden.Previously, embodiments concerning a power semiconductor device such as a diode, a MOSFET, or an IGBT, and related processing methods have been explained. These devices are based, for example, on silicon (Si). Accordingly, a monocrystalline semiconductor region or layer, e.g. B. the semiconductor body 10 and its areas / zones 100 . 102 . 104 . 107 and 130 be a monocrystalline Si region or Si layer. In other embodiments, polycrystalline or amorphous silicon may be employed.

Es versteht sich jedoch, dass der Halbleiterkörper 10 und seine dotierten Gebiete/Zonen aus einem beliebigem Halbleitermaterial gefertigt sein können, das zum Herstellen einer Leistungsdiode geeignet ist. Beispiele für solche Materialien beinhalten unter anderem elementare Halbleitermaterialien, wie etwa Silicium (Si) oder Germanium (Ge), Gruppe-IV-Verbindungshalbleitermaterialien, wie etwa Siliciumkarbid (SiC) oder Silicium-Germanium (SiGe), binäre, ternäre oder quaternäre Ill-V-Halbleitermaterialien, wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminiumgalliumnitrid (AIGaN), Aluminiumindiumnitrid (AllnN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AIGalnN) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie etwa Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um nur einige zu nennen. Die zuvor erwähnten Halbleitermaterialien werden auch als „Homoüberganghalbleitermaterialien“ bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroüberganghalbleitermaterial gebildet. Beispiele für Heteroüberganghalbleitermaterialien beinhalten unter anderem Aluminiumgalliumnitrid(AIGaN)-Aluminiumgalliumindiumnitrid(AIGalnN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Galliumnitrid(GaN), Aluminiumgalliumnitrid(AIGaN)-Galliumnitrid(GaN), lndiumgalliumnitrid(lnGaN)-Aluminiumgalliumnitrid(AIGaN), Silicium-Siliciumcarbid (SixC1-x) und Silicium-SiGe-Heteroüberganghalbleitermaterialien. Für Leistungshalbleitervorrichtungsanwendungen werden zurzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet.It is understood, however, that the semiconductor body 10 and its doped regions / zones can be made of any semiconductor material suitable for producing a power diode. Examples of such materials include, but are not limited to, elemental semiconductor materials such as silicon (Si) or germanium (Ge), group IV compound semiconductor materials such as silicon carbide (SiC) or silicon germanium (SiGe), binary, ternary, or quaternary III-V Semiconductor materials such as gallium nitride (GaN), gallium arsenide (GaAs), gallium phosphide (GaP), indium phosphide (InP), indium gallium phosphide (InGaPa), aluminum gallium nitride (AIGaN), aluminum indium nitride (AlNn), indium gallium nitride (InGaN), aluminum gallium indium nitride (AIGalnN) or Indium gallium arsenide phosphide (InGaAsP), and binary or ternary II-VI semiconductor materials such as cadmium telluride (CdTe) and mercury cadmium telluride (HgCdTe), to name but a few. The aforementioned semiconductor materials are also referred to as "homojunction semiconductor materials". When two different semiconductor materials are combined, a heterojunction semiconductor material is formed. Examples of heterojunction semiconductor materials include, among others, aluminum gallium nitride (AIGaN) aluminum gallium indium nitride (AIGalnN), indium gallium nitride (InGaN) aluminum gallium indium nitride (AlGaInN), indium gallium nitride (InGaN) gallium nitride (GaN), aluminum gallium nitride (AIGaN) gallium nitride (GaN), indium gallium nitride (InGaN). Aluminum gallium nitride (AIGaN), silicon silicon carbide (Si x C 1-x ) and silicon-SiGe heterojunction semiconductor materials. For power semiconductor device applications, currently mainly Si, SiC, GaAs and GaN materials are used.

Räumlich relative Ausdrücke wie etwa „unter“, „unterhalb“, „über“, „niedriger“, „über“, „oberer“ und dergleichen werden der Einfachheit der Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erklären. Es wird beabsichtigt, dass diese Ausdrücke zusätzlich zu denjenigen, die in den Figuren dargestellt sind, verschiedene Orientierungen der entsprechenden Vorrichtung einschließen. Ferner werden auch Ausdrücke wie „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und es wird ebenfalls nicht beabsichtigt, dass diese beschränkend sind. Über die gesamte Beschreibung hinweg verweisen gleiche Ausdrücke auf gleiche Elemente.Spatial relative terms, such as "below," "below," "above," "lower," "above," "upper," and the like, are used to explain the positioning of one element relative to a second element, for simplicity of description , It is intended that these terms, in addition to those shown in the figures, include various orientations of the corresponding apparatus. Further, terms such as "first," "second," and the like are also used to describe various elements, regions, sections, etc., and are also not intended to be limiting. Throughout the description, like expressions refer to like elements.

Wie hier verwendet, sind die Ausdrücke „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“, „aufweisend“ und dergleichen offene Ausdrücke, die das Vorhandensein der angegebenen Elemente oder Merkmale angeben, aber keine zusätzlichen Elemente oder Merkmale ausschließen.As used herein, the terms "having," "containing," "including," "comprising," "having," and the like, are open phrases that indicate the presence of the specified elements or features but do not preclude additional elements or features.

In Anbetracht der obigen Bandbreite an Variationen und Anwendungen versteht es sich, dass die vorliegende Erfindung weder durch die vorangehende Beschreibung beschränkt wird, noch durch die beigefügten Zeichnungen beschränkt wird. Stattdessen ist die vorliegende Erfindung lediglich durch die folgenden Ansprüche und deren rechtliche Äquivalente beschränkt.In view of the above range of variations and applications, it should be understood that the present invention is not limited by the foregoing description nor by the accompanying drawings. Instead, the present invention is limited only by the following claims and their legal equivalents.

Claims (23)

Leistungshalbleitervorrichtung (1), die Folgendes umfasst: - einen Halbleiterkörper (10), der Folgendes aufweist: - ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, - einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und - ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist; - eine halbisolierende Schicht (15), die wenigstens einen Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108) bedeckt; und - eine erste Passivierungsschicht (16), die auf wenigstens einem Teil der halbisolierenden Schicht (15) angeordnet ist; wobei die erste Passivierungsschicht (16) ein mit Silicium dotiertes amorphes Aluminiumoxid umfasst.Power semiconductor device (1), comprising: a semiconductor body (10) comprising an active region (106) configured to conduct a load current, a chip edge (109) which terminates the semiconductor body (10) laterally, and an edge termination region (108) disposed laterally between the chip edge (109) and the active region (106); a semi-insulating layer (15) covering at least a portion of the semiconductor body (10) within the edge termination region (108); and a first passivation layer (16) disposed on at least a portion of the semi-insulating layer (15); wherein the first passivation layer (16) comprises a silicon doped amorphous alumina. Leistungshalbleitervorrichtung (1), die Folgendes umfasst: - einen Halbleiterkörper (10), der Folgendes aufweist: - ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, - einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und - ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist; - eine halbisolierende Schicht (15), die wenigstens einen Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108) bedeckt; und - eine erste Passivierungsschicht (16), die auf wenigstens einem Teil der halbisolierenden Schicht (15) angeordnet ist; wobei die erste Passivierungsschicht (16) Atome umfasst, die dazu in der Lage sind, Valenzbindungen mit Atomen der halbisolierenden Schicht (15) auszubilden, wodurch eine Oxidation der halbisolierenden Schicht (15) gehindert wird.Power semiconductor device (1), comprising: a semiconductor body (10) comprising an active region (106) configured to conduct a load current, a chip edge (109) which terminates the semiconductor body (10) laterally, and an edge termination region (108) disposed laterally between the chip edge (109) and the active region (106); a semi-insulating layer (15) covering at least a portion of the semiconductor body (10) within the edge termination region (108); and a first passivation layer (16) disposed on at least a portion of the semi-insulating layer (15); wherein the first passivation layer (16) comprises atoms capable of forming valence bonds with atoms of the semi-insulating layer (15), thereby preventing oxidation of the semi-insulating layer (15). Leistungshalbleitervorrichtung (1) nach Anspruch 1 oder 2, wobei die erste Passivierungsschicht (16) durch Atomlagenabscheidung gebildet wurde.Power semiconductor device (1) according to Claim 1 or 2 wherein the first passivation layer (16) was formed by atomic layer deposition. Leistungshalbleitervorrichtung (1), die Folgendes umfasst: - einen Halbleiterkörper (10), der Folgendes aufweist: - ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, - einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und - ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist; - eine halbisolierende Schicht (15), die wenigstens einen Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108) bedeckt; und - eine erste Passivierungsschicht (16), die auf wenigstens einem Teil der halbisolierenden Schicht (15) angeordnet ist; wobei die erste Passivierungsschicht (16) durch Atomlagenabscheidung gebildet wurde.Power semiconductor device (1), comprising: a semiconductor body (10) comprising an active region (106) configured to conduct a load current, a chip edge (109) which terminates the semiconductor body (10) laterally, and an edge termination region (108) disposed laterally between the chip edge (109) and the active region (106); a semi-insulating layer (15) covering at least a portion of the semiconductor body (10) within the edge termination region (108); and a first passivation layer (16) disposed on at least a portion of the semi-insulating layer (15); wherein the first passivation layer (16) was formed by atomic layer deposition. Leistungshalbleitervorrichtung (1) nach einem der Ansprüche 1 bis 4, wobei der Halbleiterkörper (10) eine Vorderseite (10-1), die mit einer ersten Lastanschlussstruktur (11) gekoppelt ist, und eine Rückseite (10-2), die mit einer zweiten Lastanschlussstruktur (12) gekoppelt ist, aufweist, und wobei die halbisolierende Schicht (15) auf der Vorderseite (10-1) angeordnet ist und elektrisch mit der ersten Lastanschlussstruktur (11) und der zweiten Lastanschlussstruktur (12) verbunden ist.Power semiconductor device (1) according to one of Claims 1 to 4 wherein the semiconductor body (10) has a front side (10-1) coupled to a first load connection structure (11) and a back side (10-2) coupled to a second load connection structure (12), and wherein the semi-insulating layer (15) is disposed on the front side (10-1) and is electrically connected to the first load terminal structure (11) and the second load terminal structure (12). Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die halbisolierende Schicht (15) wenigstens eines von Folgendem umfasst: amorphes Silicium, halbisolierendes polykristallines Silicium, diamantartiger Kohlenstoff und wasserstoffhaltiger amorpher Kohlenstoff.The power semiconductor device (1) according to any one of the preceding claims, wherein the semi-insulating layer (15) comprises at least one of: amorphous silicon, semi-insulating polycrystalline silicon, diamond-like carbon and hydrogen-containing amorphous carbon. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die halbisolierende Schicht (15) in Kontakt mit einer Kanalstopperelektrode (13) angeordnet ist, die elektrisch mit dem zweiten Lastanschluss (12) verbunden ist.A power semiconductor device (1) according to any one of the preceding claims, wherein the semi-insulating layer (15) is disposed in contact with a channel stopper electrode (13) electrically connected to the second load terminal (12). Leistungshalbleitervorrichtung (1) nach Anspruch 7, wobei sowohl die halbisolierende Schicht (15) als auch die erste Passivierungsschicht (16) einen ersten gemeinsamen lateralen Ausdehnungsbereich (X1) mit der Kanalstopperelektrode (13) aufweisen.Power semiconductor device (1) according to Claim 7 wherein both the semi-insulating layer (15) and the first passivation layer (16) a first common lateral expansion area (X1) with the Kanalstopperelektrode (13). Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei sich die halbisolierende Schicht (15) lateral entlang der Gesamtheit von sowohl einem dotierten Kanalstoppergebiet (130), das innerhalb des Halbleiterkörpers (10) bereitgestellt ist, als auch einer Kanalstopperelektrode (13) erstreckt.A power semiconductor device (1) according to any one of the preceding claims, wherein the semi-insulating layer (15) extends laterally along the entirety of both a doped channel stopper region (130) provided within the semiconductor body (10) and a channel stopper electrode (13). Leistungshalbleitervorrichtung (1) nach einem der Ansprüche 5 bis 9, wobei die halbisolierende Schicht (15) in Kontakt mit wenigstens einem Teil der ersten Lastanschlussstruktur (11) angeordnet ist.Power semiconductor device (1) according to one of Claims 5 to 9 wherein the semi-insulating layer (15) is disposed in contact with at least a part of the first load terminal structure (11). Leistungshalbleitervorrichtung (1) nach Anspruch 10, wobei sowohl die halbisolierende Schicht (15) als auch die erste Passivierungsschicht (16) einen zweiten gemeinsamen lateralen Ausdehnungsbereich (X2) mit der ersten Lastanaschlussstruktur (11) aufweisen.Power semiconductor device (1) according to Claim 10 wherein both the semi-insulating layer (15) and the first passivation layer (16) have a second common lateral expansion area (X2) with the first load-attaching structure (11). Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die erste Passivierungsschicht (16) eine Aluminiumoxidschicht umfasst und wobei eine Siliciumnitridschicht (19) auf der Aluminiumoxidschicht angeordnet ist.A power semiconductor device (1) according to any one of the preceding claims, wherein the first passivation layer (16) comprises an aluminum oxide layer and wherein a silicon nitride layer (19) is disposed on the aluminum oxide layer. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei eine Dicke der ersten Passivierungsschicht (16) oder, falls eine Siliciumnitridschicht (19) auf der ersten Passivierungsschicht (16) angeordnet ist, eine Gesamtdicke der ersten Passivierungsschicht (16) und der Siliciumnitridschicht (19) in dem Bereich von 1 nm bis 60 nm liegt.A power semiconductor device (1) according to any one of the preceding claims, wherein a thickness of the first passivation layer (16) or, if a silicon nitride layer (19) is disposed on the first passivation layer (16), a total thickness of the first passivation layer (16) and the silicon nitride layer (19 ) is in the range of 1 nm to 60 nm. Leistungshalbleitervorrichtung (1) nach Anspruch 13, wobei die erste Passivierungsschicht (16) und/oder die Siliciumnitridschicht (19) nicht strukturiert sind.Power semiconductor device (1) according to Claim 13 wherein the first passivation layer (16) and / or the silicon nitride layer (19) are not patterned. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, die ferner eine Randabschlussstruktur (18) umfasst, die in und/oder auf dem Randabschlussgebiet (108) angeordnet ist, wobei die Randabschlussstruktur (18) wenigstens eines von Folgendem umfasst: eine Junction-Termination-Extension-Struktur, eine Variation-lateraler-Dotierung-Struktur (180) und eine Feldring-/Feldplattenabschlussstruktur.A power semiconductor device (1) according to any one of the preceding claims, further comprising an edge termination structure (18) disposed in and / or on the edge termination area (108), the edge termination structure (18) comprising at least one of: a junction termination Extension structure, a variation lateral doping structure (180), and a field ring / field plate termination structure. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, die ferner eine zweite Passivierungsschicht (17) umfasst, die auf der ersten Passivierungsschicht (16) angeordnet ist, wobei die zweite Passivierungsschicht (17) ein Polyimid, ein Spin-On-Silikon, ein Glas, ein Oxid, ein Nitrid, ein Oxinitrid und/oder ein Epoxidharz umfasst.The power semiconductor device (1) according to any one of the preceding claims, further comprising a second passivation layer (17) disposed on the first passivation layer (16), the second passivation layer (17) being a polyimide, a spin-on silicon, a glass , an oxide, a nitride, an oxynitride and / or an epoxy resin. Verfahren zum Prozessieren einer Leistungshalbleitervorrichtung (1), wobei die Leistungshalbleitervorrichtung (1) einen Halbleiterkörper (10) umfasst, der Folgendes aufweist: - ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, - einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und - ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist; und wobei das Verfahren Folgendes umfasst: - Bilden einer halbisolierenden Schicht (15) auf wenigstens einem Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108); und - Bilden einer ersten Passivierungsschicht (16) auf wenigstens einem Teil der halbisolierenden Schicht (15); wobei die erste Passivierungsschicht (16) ein mit Silicium dotiertes amorphes Aluminiumoxid umfasst.A method of processing a power semiconductor device (1), wherein the power semiconductor device (1) comprises a semiconductor body (10) comprising an active region (106) configured to conduct a load current, a chip edge (109) which terminates the semiconductor body (10) laterally, and an edge termination region (108) disposed laterally between the chip edge (109) and the active region (106); and wherein the method comprises: Forming a semi-insulating layer (15) on at least a portion of the semiconductor body (10) within the edge termination region (108); and Forming a first passivation layer (16) on at least a portion of the semi-insulating layer (15); wherein the first passivation layer (16) comprises a silicon doped amorphous alumina. Verfahren nach Anspruch 17, wobei das Bilden der ersten Passivierungsschicht (16) eine Atomlagenabscheidung von Aluminiumoxid umfasst.Method according to Claim 17 wherein forming the first passivation layer (16) comprises atomic layer deposition of alumina. Verfahren nach Anspruch 18, wobei ein Precursor, der Silicium umfasst, in dem Atomlagenabscheidungsprozess verwendet wird.Method according to Claim 18 wherein a precursor comprising silicon is used in the atomic layer deposition process. Verfahren nach einem der Ansprüche 17 bis 19, wobei das Bilden der ersten Passivierungsschicht (16) Bilden einer Schicht aus amorphem Aluminiumoxid und anschließend Dotieren des amorphen Aluminiumoxids mit Silicium mittels wenigstens einem der folgenden Prozesse umfasst: - einer plasmagestützten chemischen Gasphasenabscheidung von Siliciumnitrid auf der Schicht aus amorphem Aluminiumoxid; - einer plasmagestützten chemischen Gasphasenabscheidung von Siliciumoxid auf der Schicht aus amorphem Aluminiumoxid; - einer Gepulster-Laser-Abscheidung von Silicium auf der Schicht aus amorphem Aluminiumoxid; - Aussetzen der Schicht aus amorphem Aluminiumoxid gegenüber einem siliciumhaltigen Plasma - einer Implantation von Silicium in die Schicht aus amorphem Aluminiumoxid.Method according to one of Claims 17 to 19 wherein forming the first passivation layer (16) comprises forming a layer of amorphous alumina and then doping the amorphous alumina with silicon by at least one of the following processes: plasma enhanced chemical vapor deposition of silicon nitride on the layer of amorphous alumina; a plasma enhanced chemical vapor deposition of silica on the layer of amorphous alumina; a pulsed laser deposition of silicon on the layer of amorphous alumina; - exposing the layer of amorphous alumina to a silicon-containing plasma - an implantation of silicon in the layer of amorphous alumina. Verfahren zum Prozessieren einer Leistungshalbleitervorrichtung (1), wobei die Leistungshalbleitervorrichtung (1) einen Halbleiterkörper (10) umfasst, der Folgendes aufweist: - ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, - einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und - ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist; und wobei das Verfahren Folgendes umfasst: - Bilden einer halbisolierenden Schicht (15) auf wenigstens einem Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108); und - Bilden einer ersten Passivierungsschicht (16) auf wenigstens einem Teil der halbisolierenden Schicht (15); wobei die erste Passivierungsschicht (16) Atome umfasst, die dazu in der Lage sind, Valenzbindungen mit Atomen der halbisolierenden Schicht (15) auszubilden, wodurch eine Oxidation der halbisolierenden Schicht (15) gehindert wird.A method of processing a power semiconductor device (1), wherein the power semiconductor device (1) comprises a semiconductor body (10) comprising: - an active region (106) configured to conduct a load current, - a chip edge (109) laterally terminating the semiconductor body (10), and an edge termination region (108) disposed laterally between the chip edge (109) and the active region (106); and wherein the method comprises: forming a semi-insulating layer (15) on at least a portion of the semiconductor body (10) within the edge termination region (108); and - forming a first passivation layer (16) on at least a portion of the semi-insulating layer (15); wherein the first passivation layer (16) comprises atoms capable of forming valence bonds with atoms of the semi-insulating layer (15), thereby preventing oxidation of the semi-insulating layer (15). Verfahren nach einem der Ansprüche 17 bis 21, wobei das Bilden der ersten Passivierungsschicht (16) einen Atomlagenabscheidungsprozess umfasst.Method according to one of Claims 17 to 21 wherein forming the first passivation layer (16) comprises an atomic layer deposition process. Verfahren zum Prozessieren einer Leistungshalbleitervorrichtung (1), wobei die Leistungshalbleitervorrichtung (1) einen Halbleiterkörper (10) umfasst, der Folgendes aufweist: - ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, - einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und - ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist; und wobei das Verfahren Folgendes umfasst: - Bilden einer halbisolierenden Schicht (15) auf wenigstens einem Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108); und - Bilden einer ersten Passivierungsschicht (16) auf wenigstens einem Teil der halbisolierenden Schicht (15); wobei das Bilden der ersten Passivierungsschicht (16) einen Atomlagenabscheidungsprozess umfasst.A method of processing a power semiconductor device (1), wherein the power semiconductor device (1) comprises a semiconductor body (10) comprising an active region (106) configured to conduct a load current, a chip edge (109) which terminates the semiconductor body (10) laterally, and an edge termination region (108) disposed laterally between the chip edge (109) and the active region (106); and wherein the method comprises: Forming a semi-insulating layer (15) on at least a portion of the semiconductor body (10) within the edge termination region (108); and Forming a first passivation layer (16) on at least a portion of the semi-insulating layer (15); wherein forming the first passivation layer (16) comprises an atomic layer deposition process.
DE102018111231.9A 2018-05-09 2018-05-09 Power semiconductor device Pending DE102018111231A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102018111231.9A DE102018111231A1 (en) 2018-05-09 2018-05-09 Power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102018111231.9A DE102018111231A1 (en) 2018-05-09 2018-05-09 Power semiconductor device

Publications (1)

Publication Number Publication Date
DE102018111231A1 true DE102018111231A1 (en) 2019-11-14

Family

ID=68336663

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018111231.9A Pending DE102018111231A1 (en) 2018-05-09 2018-05-09 Power semiconductor device

Country Status (1)

Country Link
DE (1) DE102018111231A1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014108986A1 (en) * 2013-06-26 2014-12-31 Infineon Technologies Ag Semiconductor component and method for its production
US20180047652A1 (en) * 2016-08-15 2018-02-15 Abb Schweiz Ag Power semiconductor device and method for manufacturing such a power semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014108986A1 (en) * 2013-06-26 2014-12-31 Infineon Technologies Ag Semiconductor component and method for its production
US20180047652A1 (en) * 2016-08-15 2018-02-15 Abb Schweiz Ag Power semiconductor device and method for manufacturing such a power semiconductor device

Similar Documents

Publication Publication Date Title
DE102015213630B4 (en) A semiconductor device having a zone with a reduced bandgap
DE102009061851B3 (en) Semiconductor device with a channel stop trench
DE102012103369B4 (en) A method of forming a semiconductor device and a semiconductor device
DE102010036743A1 (en) Bipolar semiconductor device and manufacturing method
DE102015102129A1 (en) Semiconductor device and RC-IGBT with directly adjacent to a backside electrode zones
DE112017001490B4 (en) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE
DE102016120300A1 (en) High voltage termination structure of a power semiconductor device
DE102014107172A1 (en) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR
DE102016122318A1 (en) Connection structure of a power semiconductor device
DE102016111844A1 (en) Power semiconductor device
DE102014005879B4 (en) Vertical semiconductor device
DE102016112018A1 (en) Power semiconductor device with completely depleted channel regions
DE102016108125B4 (en) Semiconductor device and manufacture thereof
DE102016120301A1 (en) Power semiconductor device termination structure
DE102014116625B4 (en) Vertical semiconductor device and method of manufacturing the same
DE102016104757B4 (en) Semiconductor transistor and method of forming the semiconductor transistor
DE102018120432A1 (en) Power semiconductor device with permissible verifiable p-contact and method
DE102018107417A1 (en) Needle cells trench MOSFET
DE102017121878A1 (en) power diode
DE102018123439B4 (en) Power semiconductor transistor, method for processing a power semiconductor transistor and method for producing a power semiconductor transistor
DE102017128241B3 (en) Layout for a pinhole trench MOSFET and method of processing the same
DE102017123285A1 (en) High voltage termination structure of a power semiconductor device
DE102018111939B4 (en) Power semiconductor component
DE102018132236B4 (en) Power semiconductor component and method for its production
DE102019109502B4 (en) Reverse blocking power semiconductor device and method for processing a reverse blocking power semiconductor device

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication