DE102018108937B4 - Isolation structure with different distances to neighboring FinFET devices - Google Patents

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Abstract

Halbleitervorrichtung (100), umfassend:eine erste FinFET-Vorrichtung (100B, 100A) die mehrere erste Finnenaufbauten (150B, 150A) aufweist, die sich in einer Draufsicht jeweils in einer ersten Richtung erstrecken;eine zweite FinFET-Vorrichtung (100A, 100B), die mehrere zweite Finnenaufbauten (150A, 150B) aufweist, die sich in der Draufsicht jeweils in der ersten Richtung erstrecken, wobei die erste FinFET-Vorrichtung (100B, 100A) und die zweite FinFET-Vorrichtung (100A, 100B) unterschiedliche Arten von FinFET-Vorrichtungen (100A, 100B) sind;mehrere Gateaufbauten (200), die sich in der Draufsicht jeweils in einer zweiten Richtung erstrecken, wobei sich die zweite Richtung von der ersten Richtung unterscheidet, wobei jeder der Gateaufbauten (200) die ersten Finnenaufbauten (150B, 150A) und die zweiten Finnenaufbauten (150A, 150B) teilweise umschlingt; undeinen dielektrischen Aufbau (300), der zwischen der ersten FinFET-Vorrichtung(100B, 100A) und der zweiten FinFET-Vorrichtung (100A, 100B) angeordnet ist, wobei der dielektrische Aufbau (300) jeden der Gateaufbauten (200) in ein erstes Segment (200B, 200A)für die erste FinFET-Vorrichtung (100B, 100A) und ein zweitesSegment (200A, 200B) für die zweite FinFET-Vorrichtung (100A, 100B) schneidet, und wobei sich der dielektrische Aufbau (300) näher an den ersten Finnenaufbauten (150B, 150A) als an den zweiten Finnenaufbauten (150A, 150B) befindet, um im Vergleich zu einer Positionierung des dielektrischen Aufbaus (300) in der Mitte zwischen den ersten Finnenaufbauten (150B, 150A) und den zweiten Finnenaufbauten (150A, 150B) eine Wahrscheinlichkeit oder eine Schädlichkeit eines aufgrund von Ausrichtungs- oder Überlagerungsproblemen versehentlichen Ätzens von Source/Drain-Aufbauten (250B, 250A) auf den Finnenaufbauten (150B, 150A) bei der Bildung einer Öffnung (450-453) für den dielektrischen Aufbau (300) zu verringern.A semiconductor device (100) comprising:a first FinFET device (100B, 100A) having a plurality of first fin assemblies (150B, 150A) each extending in a first direction in a plan view;a second FinFET device (100A, 100B) comprising a plurality of second fin assemblies (150A, 150B) each extending in the first direction in plan view, wherein the first FinFET device (100B, 100A) and the second FinFET device (100A, 100B) are different types of FinFET - devices (100A, 100B);a plurality of gate structures (200) each extending in a second direction in plan view, the second direction being different from the first direction, each of the gate structures (200) having the first fin structures (150B , 150A) and partially wraps around the second fin assemblies (150A, 150B); and a dielectric structure (300) disposed between the first FinFET device (100B, 100A) and the second FinFET device (100A, 100B), the dielectric structure (300) dividing each of the gate structures (200) into a first segment (200B, 200A) for the first FinFET device (100B, 100A) and a second segment (200A, 200B) for the second FinFET device (100A, 100B) and wherein the dielectric structure (300) is closer to the first fin assemblies (150B, 150A) than being located on the second fin assemblies (150A, 150B) to compare to positioning the dielectric assembly (300) midway between the first fin assemblies (150B, 150A) and the second fin assemblies (150A, 150B ) a likelihood or a deleteriousness of inadvertently etching source/drain structures (250B, 250A) on the fin structures (150B, 150A) due to alignment or overlay problems in the formation of an opening (450-453) for the dielectric en structure (300) to reduce.

Description

ALLGEMEINER STAND DER TECHNIKBACKGROUND ART

Die Halbleiterindustrie ist im Streben nach einer höheren Vorrichtungsdichte, einer höheren Leistungsfähigkeit und geringeren Kosten bis zu Prozessknoten der Nanotechnologie vorgedrungen. Während dieser Fortschritt stattfindet, haben Herausforderungen sowohl durch Herstellungs- als auch durch Designprobleme zu der Entwicklung dreidimensionaler Gestaltungen wie etwa einer finnenartigen Feldeffekttransistor(FinFET)vorrichtung geführt. Eine typische FinFET-Vorrichtung wird mit einer dünnen „Finne“ (oder einem finnenartigen Aufbau), die sich von einem Substrat erstreckt, hergestellt. Die Finne enthält gewöhnlich Silizium und bildet den Körper der Transistorvorrichtung. Der Kanal des Transistors ist in dieser senkrechten Finne gebildet. Ein Gate ist über der Finne gebildet (umschlingt diese zum Beispiel). Diese Art von Gate gestattet eine umfassendere Steuerung des Kanals. Andere Vorteile von FinFET-Vorrichtungen beinhalten einen verringerten Kurzkanaleffekt und einen höheren Stromfluss.The semiconductor industry has advanced to nanotechnology process nodes in pursuit of higher device density, higher performance, and lower cost. As this progress occurs, challenges from both manufacturing and design issues have led to the development of three-dimensional designs such as a fin-type field effect transistor (FinFET) device. A typical FinFET device is fabricated with a thin "fin" (or fin-like structure) extending from a substrate. The fin usually contains silicon and forms the body of the transistor device. The transistor's channel is formed in this vertical fin. A gate is formed over (e.g., wraps around) the fin. This type of gate allows more control over the channel. Other advantages of FinFET devices include reduced short channel effect and higher current flow.

Doch herkömmliche FinFET-Vorrichtungen können immer noch gewisse Nachteile aufweisen. Zum Beispiel kann die Herstellung herkömmlicher FinFET-Vorrichtungen Ätzprozesse umfassen, die versehentlich oder unbeabsichtigt epitaktische Source/Drain-Materialien wegätzen könnten.However, traditional FinFET devices can still have certain disadvantages. For example, the fabrication of conventional FinFET devices may involve etching processes that could inadvertently or unintentionally etch away epitaxial source/drain materials.

Obwohl bestehende FinFET-Vorrichtungen und ihre Herstellung für ihre beabsichtigten Zwecke im Allgemeinen angemessen waren, waren sie daher nicht in jeder Hinsicht völlig zufriedenstellend.Therefore, while existing FinFET devices and their fabrication have generally been adequate for their intended purposes, they have not been entirely satisfactory in all respects.

Aus der Veröffentlichungsschrift US 2016 / 0 133 632 A1 ist ein integrierter Schaltkreis und ein entsprechendes Herstellungsverfahren bekannt, wobei benachbarte Gates durch ein Trennen einer Gatelinie mit einem Ätzverfahren hergestellt werden, und die zurückbleibende Öffnung mit einem Dielektrikum gefüllt wird.From the publication U.S. 2016/0 133 632 A1 an integrated circuit and a corresponding manufacturing method is known, with adjacent gates being manufactured by separating a gate line using an etching method, and the remaining opening being filled with a dielectric.

Aus der Veröffentlichungsschrift US 2015 / 0 340 461 A1 ist eine Metallgatestruktur und ein entsprechendes Herstellungsverfahren bekannt, wobei durch Trennen der Gates nach dem Gate-Replacement-Prozess ein verringerter Abstand zwischen Finnen und dem Trennungsbereich erreicht werden kann.From the publication U.S. 2015/0 340 461 A1 a metal gate structure and a corresponding production method is known, wherein a reduced distance between fins and the separation region can be achieved by separating the gates after the gate replacement process.

Aus der Veröffentlichungsschrift US 2014 / 0 001 564 A1 ist ein Halbleiterschaltkreis und ein Designverfahren bekannt, wobei in einem Gatetrennungsprozess die Abstände zwischen dem Trennungsbereich und den Finnen durch eine Designregel bestimmt wird, um die parasitäre Kapazität der jeweiligen Vorrichtungen einzustellen.From the publication U.S. 2014/0 001 564 A1 there is known a semiconductor circuit and a design method wherein in a gate separation process, the distances between the separation region and the fins are determined by a design rule to adjust the parasitic capacitance of the respective devices.

Aus der Veröffentlichungsschrift DE 10 2013 104 983 A1 ist ein Zellen-Layout für SRAM-FinFET-Transistoren bekannt, wobei Transistoren an Kreuzungspunkten zwischen Halbleitergraten und strukturierten Gate-Bereichen ausgebildet werden.From the publication DE 10 2013 104 983 A1 discloses a cell layout for SRAM FinFET transistors in which transistors are formed at intersections between semiconductor fins and patterned gate regions.

Figurenlistecharacter list

Die vorliegende Offenbarung wird am besten aus der folgenden ausführlichen Beschreibung verstanden werden, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabgetreu gezeichnet sind und nur zu Erläuterungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert sein.

  • 1 ist eine perspektivische Ansicht einer beispielhaften FinFET-Vorrichtung.
  • 2 ist eine Draufsicht auf eine FinFET-Vorrichtung nach verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 3 ist eine geschnittene Seitenansicht einer FinFET-Vorrichtung nach verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 4 ist eine geschnittene Seitenansicht einer FinFET-Vorrichtung nach verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 5A bis 12A sind verschiedene geschnittene Seitenansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstadien zur Erläuterung verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 5B bis 12B sind verschiedene geschnittene Seitenansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstadien zur Erläuterung verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 5C bis 12C sind verschiedene geschnittene Seitenansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstadien zur Erläuterung verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 13A bis 15A sind verschiedene geschnittene Seitenansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstadien nach verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 13B bis 15B sind verschiedene geschnittene Seitenansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstadien nach verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 13C bis 15C sind verschiedene geschnittene Seitenansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstadien nach verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 13D bis 15D sind verschiedene Draufsichten auf eine FinFET-Vorrichtung in verschiedenen Herstellungsstadien nach verschiedenen Ausführungsformen der vorliegenden Erfindung.
  • 16 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer FinFET-Vorrichtung nach Ausführungsformen der vorliegenden Erfindung.
The present disclosure is best understood from the following detailed description when read in conjunction with the accompanying figures. It is emphasized that, in accordance with standard practice in the industry, various features are not drawn to scale and are used for explanation purposes only. In fact, the dimensions of the various features may be arbitrarily exaggerated or minimized for clarity of discussion.
  • 1 12 is a perspective view of an example FinFET device.
  • 2 12 is a top view of a FinFET device according to various embodiments of the present invention.
  • 3 12 is a cross-sectional side view of a FinFET device according to various embodiments of the present invention.
  • 4 12 is a cross-sectional side view of a FinFET device according to various embodiments of the present invention.
  • 5A until 12A 12 are various cross-sectional side views of a FinFET device at various stages of manufacture for explaining various embodiments of the present invention.
  • 5B until 12B 12 are various cross-sectional side views of a FinFET device at various stages of manufacture for explaining various embodiments of the present invention.
  • 5C until 12C 12 are various cross-sectional side views of a FinFET device at various stages of manufacture for explaining various embodiments of the present invention.
  • 13A until 15A 12 are various cross-sectional side views of a FinFET device at various stages of manufacture according to various embodiments of the present invention.
  • 13B until 15B 12 are various side sectional views of a FinFET device at various stages of manufacture serve according to various embodiments of the present invention.
  • 13C until 15C 12 are various cross-sectional side views of a FinFET device at various stages of manufacture according to various embodiments of the present invention.
  • 13D until 15D 12 are various top views of a FinFET device at various stages of manufacture according to various embodiments of the present invention.
  • 16 FIG. 12 is a flow diagram of a method of manufacturing a FinFET device according to embodiments of the present invention.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Erfindungsgemäße Vorrichtungen und ein Verfahren werden nach den Ansprüchen 1, 9 und 16 bereitgestellt. Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zur Ausführung verschiedener Merkmale der vorliegenden Erfindung bietet. Nachstehend werden bestimmte Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen beinhalten bei denen das erste Merkmal und das zweite Merkmal in einem direkten Kontakt gebildet werden, und kann sie auch Ausführungsformen beinhalten, bei denen zwischen dem ersten Merkmal und dem zweiten Merkmal zusätzliche Merkmale gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in einem direkten Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder -buchstaben bei den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und schreibt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor. Überdies können verschiedene Merkmale zur Einfachheit und Klarheit willkürlich in unterschiedlichen Maßstäben gezeichnet sein.Apparatus and a method according to the invention are provided according to claims 1, 9 and 16. It should be understood that the following disclosure provides many different embodiments, or examples, for carrying out various features of the present invention. Specific examples of components and arrangements are described below to simplify the present disclosure. For example, the formation of a first feature over or on a second feature in the following description may include embodiments where the first feature and second feature are formed in face-to-face contact, and may also include embodiments where between the first feature and additional features may be formed over the second feature such that the first and second features may not be in direct contact. In addition, the present disclosure may repeat reference numbers and/or letters among the various examples. This repetition is for the purpose of simplicity and does not in itself dictate a relationship between the various embodiments and/or configurations discussed. Moreover, various features may be arbitrarily drawn at different scales for simplicity and clarity.

Ferner können räumlich bezogene Ausdrücke wie etwa „unterhalb“, „unter“, „niedriger“, „oberhalb“, „über“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um die in den Figuren dargestellte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung in Verwendung oder im Betrieb umfassen. Wenn die Vorrichtung in den Figuren zum Beispiel umgedreht wird, würden Elemente, die als „unter“ oder „unterhalb von“ anderen Elementen oder Merkmalen beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen ausgerichtet sein. Somit kann der beispielhafte Ausdruck „unter“ sowohl eine Ausrichtung von oben als auch von unten umfassen. Die Vorrichtung kann anderes ausgerichtet sein (um 90 Grad oder ein eine andere Ausrichtung gedreht), und die hier verwendeten räumlich bezogenen Ausdrücke können ebenfalls entsprechend interpretiert werden.Furthermore, spatially-related terms such as "below," "below," "lower," "above," "above," and the like may be used herein for ease of description to describe the relationship of an element or feature illustrated in the figures to (a) to describe other element(s) or feature(s). The spatially-related terms are intended to encompass different orientations of the device in use or operation in addition to the orientation depicted in the figures. For example, if the device in the figures is turned over, elements described as "below" or "below" other elements or features would then be oriented "above" the other elements or features. Thus, the example term "below" can encompass both a top orientation and a bottom orientation. The device may be otherwise oriented (rotated 90 degrees or some other orientation) and the spatially-related terms used herein also interpreted accordingly.

Die vorliegende Offenbarung richtet sich auf eine finnenartige Feldeffekttransistor(FinFET)vorrichtung. Die FinFET-Vorrichtung kann zum Beispiel eine Komplementärmetalloxid-Halbleiter(CMOS)-Vorrichtung sein, die eine P-Typ-Metalloxidhalbleiter(PMOS)-FinFET-Vorrichtung und eine N-Typ-Metalloxidhalbleiter(NMOS)-FinFET-Vorrichtung vom aufweist. Die folgende Offenbarung wird mit einem oder mehreren FinFET-Beispielen fortsetzen, um verschiedene Ausführungsformen der vorliegenden Offenbarung zu veranschaulichen.The present disclosure is directed to a fin-type field effect transistor (FinFET) device. The FinFET device may be, for example, a complementary metal-oxide-semiconductor (CMOS) device including a P-type metal-oxide-semiconductor (PMOS) FinFET device and an N-type metal-oxide-semiconductor (NMOS) FinFET device. The following disclosure will continue with one or more FinFET examples to illustrate various embodiments of the present disclosure.

Die Verwendung von FinFET-Vorrichtungen hat in der Halbleiterindustrie Beliebtheit erlangt. Unter Bezugnahme auf 1 ist eine perspektivische Ansicht einer beispielhaften FinFET-Vorrichtung 50 dargestellt. Die FinFET-Vorrichtung 50 ist ein Nichtplanartransistor mit mehreren Gates, der über einem Substrat (wie etwa einem Bulk-Substrat) aufgebaut ist. Ein dünner siliziumhaltiger „finnenartiger“ Aufbau bildet den Körper der FinFET-Vorrichtung 50. Die Finne weist eine Finnenbreite Wfin auf. Ein Gate 60 der FinFET-Vorrichtung 50 ist um diese Finne geschlungen. Lg bezeichnet eine Länge (oder, abhängig von der Perspektive, eine Breite) des Gates 60. Das Gate 60 kann eine Gateelektrodenkomponente 60A und eine Gatedielektrikumskomponente 60B aufweisen. Das Gatedielektrikum 60B weist eine Dicke tax, auf. Ein Teil des Gates 50 befindet sich über einem dielektrischen Isolationsaufbau wie etwa einer flachen Grabenisolation (shallow trench isolation, STI). Eine Source 70 und ein Drain 80 der FinFET-Vorrichtung 50 sind in Erweiterungen der Finne an entgegengesetzten Seiten des Gate 60 gebildet.The use of FinFET devices has gained popularity in the semiconductor industry. With reference to 1 A perspective view of an example FinFET device 50 is shown. The FinFET device 50 is a multi-gate non-planar transistor constructed over a substrate (such as a bulk substrate). A thin silicon-based "fin-like" structure forms the body of the FinFET device 50. The fin has a fin width W fin . A gate 60 of the FinFET device 50 is wrapped around this fin. Lg denotes a length (or width depending on the perspective) of the gate 60. The gate 60 may include a gate electrode component 60A and a gate dielectric component 60B. The gate dielectric 60B has a thickness tax. A portion of gate 50 is over a dielectric isolation structure such as shallow trench isolation (STI). A source 70 and a drain 80 of the FinFET device 50 are formed in extensions of the fin on opposite sides of the gate 60 .

FinFET-Vorrichtungen bieten gegenüber herkömmlichen Metalloxidhalbleiter-Feldeffekttransistor(MOSFET)vorrichtungen (auch als Planartransistorvorrichtungen bezeichnet) einige Vorteile. Diese Vorteile können eine bessere Chipflächeneffizienz, eine verbesserte Trägermobilität, und eine Fertigungsbearbeitung, die mit der Fertigungsbearbeitung von planaren Vorrichtungen kompatibel ist, beinhalten. Somit kann es erwünscht sein, einen integrierten Schaltungs(IC)chip zu entwerfen, bei dem für den gesamten IC-Chip oder einen Teil davon FinFET-Vorrichtungen verwendet werden.FinFET devices offer several advantages over traditional metal oxide semiconductor field effect transistor (MOSFET) devices (also referred to as planar transistor devices). These advantages may include better die area efficiency, improved carrier mobility, and manufacturing processing compatible with planar device manufacturing processing. Thus, it may be desirable to design an integrated circuit (IC) chip that uses FinFET devices for all or a portion of the IC chip.

Doch die FinFET-Herstellung kann nach wie vor Schwachpunkte aufweisen. Zum Beispiel züchten FinFET-Vorrichtungen auf ihren Finnen typischerweise eine epitaktische Schicht, die als Source/Drain des FinFET-Transistors dienen soll. Dann werden über den Finnen Gateaufbauten gebildet. Es kann ein Isolationsaufbau ausgeführt werden, um eine elektrische Isolation zwischen den Gateaufbauten von benachbarten FinFET-Vorrichtungen bereitzustellen. Bei der Bildung eines solchen Isolationsaufbaus können ein oder mehr Ätzprozesse durchgeführt werden, um zwischen benachbarten FinFET-Vorrichtungen eine Vertiefung zu ätzen. Doch herkömmliche Verfahren zur Herstellung von FinFET-Vorrichtungen haben keine notwendigen Vorkehrungen getroffen, um ein Ätzen in die Source/Drain-Bereiche zu vermeiden, wenn die Vertiefung als Teil der Isolationsaufbaubildung geätzt wird. Das versehentliche oder unbeabsichtigte Ätzen der Source/Drain-Bereiche kann die Source/Drain-Bereiche beschädigen und dadurch die Leistungsfähigkeit der FinFET-Vorrichtung vermindern, oder es kann die FinFET-Vorrichtung fehlerhaft machen.But FinFET fabrication can still have weaknesses. For example, FinFET devices typically grow an epitaxial layer on their fins to serve as the source/drain of the FinFET transistor. Then gate structures are formed over the fins. An isolation structure may be implemented to provide electrical isolation between the gate structures of adjacent FinFET devices. In the formation of such an isolation structure, one or more etch processes may be performed to etch a recess between adjacent FinFET devices. However, conventional methods of manufacturing FinFET devices have not taken the necessary precautions to avoid etching into the source/drain regions when the recess is etched as part of the isolation structure formation. Accidental or unintentional etching of the source/drain regions can damage the source/drain regions and thereby degrade the performance of the FinFET device, or it can render the FinFET device defective.

Um das unbeabsichtigte Ätzen der Source/Drain-Bereiche zu vermeiden, führt die vorliegende Erfindung das Ätzen der Vertiefung (durch das dielektrische Material mit einem niedrigen k-Wert) auf eine solche Weise durch, dass die geätzte Vertiefung von den benachbarten FinFET-Vorrichtungen, die sich an entgegengesetzten Seiten der geätzten Vertiefung befinden, nicht gleich beabstandet ist. Stattdessen wird die Vertiefung (und somit der anschließend in der Vertiefung gebildete Isolationsaufbau) im Wesentlichen näher an einer FinFET-Vorrichtung, die sich an einer Seite der Vertiefung befindet, als an der FinFET-Vorrichtung, die sich an der anderen Seite der Vertiefung befindet, gebildet werden. Die FinFET-Vorrichtung, die sich näher an der Vertiefung befindet, kann einen kleineren Source/Drain-Bereich aufweisen (was sie für ein versehentliches Ätzen weniger anfällig macht), oder sie kann einen Source/Drain-Bereich aufweisen, der ätzbeständiger ist (was ihr gestattet, den Ätzchemikalien besser zu widerstehen). Als Ergebnis kann die gesamte Leistungsfähigkeit der FinFET-Vorrichtung verbessert werden. Die verschiedenen Gesichtspunkte werden nun nachstehend unter Bezugnahme auf die folgenden 2 bis 4, 5A bis 12A, 5B bis 13B, 5C bis 12C, 13A bis 15A, 13B bis 15B, 13C bis 15C, 13D bis 15D und 16 ausführlicher besprochen werden.In order to avoid inadvertently etching the source/drain regions, the present invention performs the recess etch (through the low-k dielectric material) in such a manner that the etched recess is exposed from the adjacent FinFET devices, located on opposite sides of the etched cavity is not equally spaced. Instead, the cavity (and thus the isolation structure subsequently formed in the cavity) becomes substantially closer to a FinFET device located on one side of the cavity than to the FinFET device located on the other side of the cavity. are formed. The FinFET device that is closer to the well may have a smaller source/drain area (making it less prone to an accidental etch), or it may have a source/drain area that is more etch resistant (making it allowing it to better resist the caustic chemicals). As a result, the overall performance of the FinFET device can be improved. The various aspects will now be discussed below with reference to the following 2 until 4 , 5A until 12A , 5B until 13B , 5C until 12C , 13A until 15A , 13B until 15B , 13C until 15C , 13D until 15D and 16 be discussed in more detail.

2 veranschaulicht eine diagrammatische bruchstückhafte Draufsicht auf eine FinFET-Vorrichtung 100 nach einer Ausführungsform der vorliegenden Offenbarung. 3 und 4 veranschaulichen jeweils eine diagrammatische geschnittene Seitenansicht der FinFET-Vorrichtung 100, wobei die geschnittene Seitenansicht der FinFET-Vorrichtung 100 in 3 entlang einer in der Draufsicht von 2 gezeigten Schnittlinie M-M' abgenommen ist, und die die geschnittene Seitenansicht der FinFET-Vorrichtung 100 in 4 entlang einer in der Draufsicht von 2 gezeigten Schnittlinie N-N' abgenommen ist. 2 12 illustrates a diagrammatic fragmentary top view of a FinFET device 100 according to an embodiment of the present disclosure. 3 and 4 Each illustrate a diagrammatic side sectional view of FinFET device 100, with the side sectional view of FinFET device 100 in FIG 3 along a top view of 2 section line MM' shown is taken, and the sectioned side view of the FinFET device 100 in FIG 4 along a top view of 2 shown cutting line NN 'is removed.

Die FinFET-Vorrichtung 100 ist über einem Substrat hergestellt. Bei einigen Ausführungsformen enthält das Substrat ein Halbleitermaterial wie etwa Silizium. Bei alternativen Ausführungsformen können für das Substrat auch andere geeignete Materialien verwendet werden. Über dem Substrat kann eine Halbleiterschicht gebildet sein. Bei einer Ausführungsform enthält die Halbleiterschicht ein kristallines Siliziummaterial. Bei anderen Ausführungsformen kann die Halbleiterschicht Silizium-Germanium enthalten. Ein Implantationsprozess (z.B. ein Anti-Durchstoß-Implantationsprozess) kann durchgeführt werden, um mehrere Dotiermittelionen in die Halbleiterschicht zu implantieren. Die Dotiermittelionen können abhängig davon, ob ein NMOS oder ein PMOS benötigt wird, bei einigen Ausführungsformen ein Material vom n-Typ, zum Beispiel Arsen (As) oder Phosphor (P) beinhalten, oder können bei einigen anderen Ausführungsformen ein Material vom p-Typ, zum Beispiel Bor (B), beinhalten.The FinFET device 100 is fabricated over a substrate. In some embodiments, the substrate includes a semiconductor material such as silicon. In alternative embodiments, other suitable materials may be used for the substrate. A semiconductor layer may be formed over the substrate. In one embodiment, the semiconductor layer includes a crystalline silicon material. In other embodiments, the semiconductor layer may include silicon germanium. An implantation process (e.g., an anti-punch-through implantation process) may be performed to implant multiple dopant ions into the semiconductor layer. The dopant ions may include an n-type material, for example arsenic (As) or phosphorus (P), in some embodiments, or may include a p-type material in some other embodiments, depending on whether an NMOS or a PMOS is required , for example boron (B).

Bei der dargestellten Ausführungsform enthält die FinFET-Vorrichtung 100 wenigstens eine FinFET-Vorrichtung 100A und eine FinFET-Vorrichtung 100B, wobei die FinFET-Vorrichtung 100A und die FinFET-Vorrichtung 100B unterschiedliche Arten von Vorrichtungen sind. Zum Beispiel kann die FinFET-Vorrichtung 100A ein PFET (oder PMOS) sein, während die FinFET-Vorrichtung 100B ein NFET (oder NMOS) sein kann, oder umgekehrt. Da die FinFET-Vorrichtungen 100A und 100B unterschiedliche Arten von Vorrichtungen sind, können sie für ihre jeweiligen Source/Drain-Bereiche unterschiedliche Eigenschaften wie etwa unterschiedliche Größen/Formen aufweisen, oder für ihre jeweiligen Source/Drain-Bereiche unterschiedliche Ätzeigenschaften aufweisen, wie später ausführlicher besprochen wird.In the illustrated embodiment, FinFET device 100 includes at least one FinFET device 100A and one FinFET device 100B, where FinFET device 100A and FinFET device 100B are different types of devices. For example, FinFET device 100A may be a PFET (or PMOS), while FinFET device 100B may be an NFET (or NMOS), or vice versa. Since the FinFET devices 100A and 100B are different types of devices, they may have different properties, such as different sizes/shapes, for their respective source/drain regions, or have different etch properties for their respective source/drain regions, as will be more fully described later is discussed.

Wie in 3 bis 4 gezeigt sind über Teilen der Halbleiterschicht dielektrische Isolationsaufbauten 120 wie etwa eine flache Grabenisolation (STI) gebildet. Die FinFET-Vorrichtung 100 enthält auch mehrere Finnenaufbauten, zum Beispiel Finnenaufbauten 150A die zu der FinFET-Vorrichtung 100A gehören, und Finnenaufbauten 150B, die zu der FinFET-Vorrichtung 100B gehören. Die Finnenaufbauten 150A und 150B ragen in der Z-Richtung nach oben. Bei verschiedenen Ausführungsformen können die Finnenaufbauten 150A oder 150B Si, SiGe, Ge, eine Verbindung der Gruppen III-V, oder Graphen enthalten. Wie in 3 bis 4 gezeigt ragen die Finnenaufbauten 150A und 150B nach oben und aus den Isolationsaufbauten 120. Mit anderen Worten ist wenigstens ein Teil jedes Finnenaufbaus 150A oder 150B nicht von dem Isolationsaufbau 120 bedeckt. Außerdem sind die Finnenaufbauten 150A und 150B wie in der Draufsicht von 2 gezeigt längliche Aufbauten, die sich jeweils in der X-Richtung (d.h., der gleichen X-Richtung wie in 1 gezeigt) erstrecken.As in 3 until 4 Dielectric isolation structures 120, such as shallow trench isolation (STI), are shown formed over portions of the semiconductor layer. FinFET device 100 also includes a plurality of fin assemblies, for example, fin assembly 150A associated with FinFET device 100A and fin assembly 150B associated with FinFET device 100B. The fin assemblies 150A and 150B protrude upward in the Z-direction. In various embodiments, the fin assemblies 150A or 150B may be Si, SiGe, Ge, a Group III-V compound, or graphene. As in 3 until 4 1, fin assemblies 150A and 150B are shown extending up and out of isolation assembly 120. In other words, at least a portion of each fin assembly 150A or 150B is not covered by isolation assembly 120. FIG. Also, the fin assemblies 150A and 150B are as shown in the plan view of FIG 2 shown elongated structures, each extending in the X-direction (i.e., the same X-direction as in 1 shown) extend.

Über den Isolationsaufbauten 120 und über Teilen der Finnenaufbauten 150A und 150B kann ein Zwischenschicht-Dielektrikum (inter layer dielectric, ILD) 170 gebildet sein. Bei einigen Ausführungsformen kann das ILD 170 ein dielektrisches Material mit einem niedrigen k-Wert enthalten. Bei einigen anderen Ausführungsformen kann das ILD 170 Siliziumoxid enthalten. Das ILD 170 kann durch einen geeigneten Abscheidungsprozess gefolgt von einem Polierprozess wie etwa einem chemisch-mechanischen Polieren (CMP), um die obere Fläche des ILD 170 zu planarisieren, gebildet werden.An inter layer dielectric (ILD) 170 may be formed over the isolation assemblies 120 and over portions of the fin assemblies 150A and 150B. In some embodiments, the ILD 170 may include a low-k dielectric material. In some other embodiments, the ILD 170 may include silicon oxide. The ILD 170 can be formed by a suitable deposition process followed by a polishing process such as chemical mechanical polishing (CMP) to planarize the top surface of the ILD 170 .

Über den Finnenaufbauten 150A und 150B sind Gateaufbauten 200 gebildet (und umschlingen sie teilweise). Die Gateaufbauten 200 enthalten Gateaufbauten 200A für die FinFET-Vorrichtung 100A und Gateaufbauten 200B für die FinFET-Vorrichtung 100B. Die Gateaufbauten 200A und 200B erstrecken sich jeweils in der Y-Richtung von 2 (d.h., die gleiche Y-Richtung, wie in 1 gezeigt ist).Gate structures 200 are formed over (and partially wrapping around) fin structures 150A and 150B. Gate assemblies 200 include gate assemblies 200A for FinFET device 100A and gate assemblies 200B for FinFET device 100B. The gate structures 200A and 200B each extend in the Y-direction from 2 (ie, the same Y-direction as in 1 is shown).

Bei einigen Ausführungsformen sind die Gateaufbauten 200 metallische Gateaufbauten mit einem hohen k-Wert. Die metallischen Gateaufbauten mit einem hohen k-Wert können in einem Gateersatzprozess gebildet werden, bei dem ein Dummy-Gatedielektrikum und eine Dummy-Gateelektrode durch ein Gatedielektrikum mit einem hohen k-Wert und eine metallische Gateelektrode ersetzt werden. Ein dielektrisches Material mit einem hohen k-Wert ist ein Material mit einer Dielektrizitätskonstanten, die größer als eine Dielektrizitätskonstante von Si02 ist, welche ungefähr 4 beträgt. Bei einer Ausführungsform enthält das Gatedielektrikum mit einem hohen k-Wert Hafniumoxid (Hf02), das eine Dielektrizitätskonstante aufweist, die in einem Bereich von ungefähr 18 bis ungefähr 40 liegt. Bei alternativen Ausführungsformen kann das Gatedielektrikum mit einem hohen k-Wert Zr02, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlo, HfZrO, HfTiO, HfTaO, oder SrTiO enthalten.In some embodiments, the gate structures 200 are high-k metal gate structures. The high-k metal gate structures may be formed in a gate replacement process in which a dummy gate dielectric and a dummy gate electrode are replaced with a high-k gate dielectric and a metal gate electrode. A high-k dielectric material is a material with a dielectric constant greater than a dielectric constant of SiO 2 , which is about 4. In one embodiment, the high-k gate dielectric includes hafnium oxide (HfO 2 ), which has a dielectric constant ranging from about 18 to about 40. In alternative embodiments, the high-k gate dielectric may be ZrO 2 , Y 2 O 3 , La 2 O 5 , Gd 2 O 5 , TiO 2 , Ta 2 O 5 , HfErO, HfLaO, HfYO, HfGdO, HfAlo, HfZrO, HfTiO , HfTaO, or SrTiO.

Als Beispiel ist das Gatedielektrikum mit einem hohen k-Wert in 4 als Gatedielektrikum 210A mit einem hohen k-Wert und Gatedielektrikum 210B mit einem hohen k-Wert dargestellt. Das Gatedielektrikum 210A mit einem hohen k-Wert ist an den Seiten- und der oberen Fläche eines Teils des Finnenaufbaus 150A der FinFET-Vorrichtung 100A gebildet, und das Gatedielektrikum 210B mit einem hohen k-Wert ist an den Seiten- und der oberen Fläche eines Teils des Finnenaufbaus 150B der FinFET-Vorrichtung 100B gebildet.As an example, the high-k gate dielectric is in 4 shown as high-k gate dielectric 210A and high-k gate dielectric 210B. The high-k gate dielectric 210A is formed on the side and top surfaces of a portion of the fin assembly 150A of the FinFET device 100A, and the high-k gate dielectric 210B is on the side and top surfaces Formed part of fin assembly 150B of FinFET device 100B.

Die metallische Gateelektrode kann eine Austrittsarbeits-Metallkomponente und eine Füllmetallkomponente enthalten. Die Austrittsarbeits-Metallkomponente ist dazu ausgebildet, eine Austrittsarbeit ihres entsprechenden FinFET so abzustimmen, dass eine gewünschte Schwellenspannung Vt erreicht wird. Bei verschiedenen Ausführungsformen kann die Austrittsarbeits-Metallkomponente TiAl, TiAlN, TaCN, TiN, WN oder W, oder Kombinationen davon enthalten. Die Füllmetallkomponente ist dazu ausgebildet, als der wesentliche leitende Abschnitt des Funktionsgateaufbaus zu dienen. Bei verschiedenen Ausführungsformen kann die Füllmetallkomponente Aluminium (Al), Wolfram(W), Kupfer (Cu), oder Kombinationen davon enthalten.The metal gate electrode may include a work function metal component and a filler metal component. The work function metal component is configured to tune a work function of its corresponding FinFET to achieve a desired threshold voltage Vt. In various embodiments, the work function metal component may include TiAl, TiAlN, TaCN, TiN, WN, or W, or combinations thereof. The fill metal component is designed to serve as the essential conductive portion of the functional gate structure. In various embodiments, the filler metal component may include aluminum (Al), tungsten (W), copper (Cu), or combinations thereof.

Die FinFET-Vorrichtung 100 enthält auch Source/Drain-Bereiche, zum Beispiel Source/Drain-Bereiche 250A für die FinFET-Vorrichtung 100A und Source/Drain-Bereiche 250B für die FinFET-Vorrichtung 100B. Die Source/Drain-Bereiche 250A und 250B können jeweils unter Verwendung eines oder mehrerer epitaktischer Wachstumsprozesse gebildet werden und sind somit epitaktisch gezüchtete Aufbauten. Bei verschiedenen Ausführungsformen können die Source/Drain-Bereiche 250A oder 250B Si, SiP, SiAs, SiGe, Ge, einen Verbindungshalbleiter der Gruppen III-V, oder Graphen enthalten.FinFET device 100 also includes source/drain regions, for example source/drain regions 250A for FinFET device 100A and source/drain regions 250B for FinFET device 100B. Source/drain regions 250A and 250B may each be formed using one or more epitaxial growth processes and are thus epitaxially grown structures. In various embodiments, the source/drain regions 250A or 250B may include Si, SiP, SiAs, SiGe, Ge, a group III-V compound semiconductor, or graphene.

Nach den verschiedenen Gesichtspunkten der vorliegenden Offenbarung weisen die Source/Drain-Bereiche 250A und 250B unterschiedliche Eigenschaften auf. Zum Beispiel weisen die Source/Drain-Bereiche 250A und 250B bei einigen Ausführungsformen unterschiedliche geometrische Profile auf. Der Unterschied in ihren geometrischen Profilen kann sich auf ihre Größen oder Abmessungen beziehen. Bei einigen Ausführungsformen ist der Source/Drain-Bereich 250A, wenigstens in Bezug auf die jeweiligen Querabmessungen, wesentlich kleiner als der Source/Drain-Bereich 250B. Zum Beispiel kann wie in 2 gezeigt der Source/Drain-Bereich 250A eine Querabmessung 255A (in der Y-Richtung gemessen) aufweisen und der Source/Drain-Bereich 250B eine Querabmessung 255B (in der Y-Richtung gemessen) aufweisen, wobei die Abmessung 255B wesentlich größer als die Abmessung 255A ist.According to the various aspects of the present disclosure, the source/drain regions 250A and 250B have different properties. For example, in some embodiments, source/drain regions 250A and 250B have different geometric profiles. The difference in their geometric profiles may relate to their sizes or dimensions. In some embodiments, source/drain region 250A is substantially smaller than source/drain region 250B, at least with respect to the respective transverse dimensions. For example, as in 2 As shown, source/drain region 250A has a transverse dimension 255A (measured in the Y direction) and source/drain region 250B has a transverse dimension 255B (measured in the Y direction), dimension 255B being substantially greater than dimension 255B 255A is.

Der Größenunterschied zwischen den Source/Drain-Bereichen 250A und 250B ist auch in der geschnittenen Seitenansicht von 3 gezeigt. Zum Beispiel weist der Source/Drain-Bereich 250A in der Y-Richtung (d.h. der in 1 und 2 gezeigten Y-Richtung) eine Querabmessung 260A (die ein Teil der Abmessung 255A ist) auf, wobei die Abmessung 260A von einer äußeren Seitenfläche des Finnenaufbaus 150B zu einer äußeren Seitenfläche des Source/Drain-Bereichs 250A gemessen wird. Bei einigen Ausführungsformen liegt die Abmessung 260A in einem Bereich zwischen etwa 3 Nanometer (nm) und etwa 30 nm. Ebenso weist der Source/Drain-Bereich 250B in der Y-Richtung eine Querabmessung 260B (die ein Teil der Abmessung 255B ist) auf, wobei die Abmessung 260B von einer äußeren Seitenfläche des Finnenaufbaus 150B zu einer äußeren Seitenfläche des Source/Drain-Bereichs 250B gemessen wird. Bei einigen Ausführungsformen liegt die Abmessung 260B in einem Bereich zwischen etwa 3 Nanometer (nm) und etwa 30 nm.The difference in size between the source/drain regions 250A and 250B is also shown in the cross-sectional side view of FIG 3 shown. For example, the source/drain region 250A faces in the Y direction (i.e., the in 1 and 2 (Y-direction shown) has a transverse dimension 260A (which is part of dimension 255A), where dimension 260A is measured from an outer side surface of fin assembly 150B to an outer side surface of source/drain region 250A. In some embodiments, dimension 260A ranges from about 3 nanometers (nm) to about 30 nm. Likewise, source/drain region 250B has a transverse dimension 260B (which is part of dimension 255B) in the Y direction, wherein dimension 260B is measured from an outer side surface of fin assembly 150B to an outer side surface of source/drain region 250B. In some embodiments, dimension 260B ranges between about 3 nanometers (nm) and about 30 nm.

Wie in 3 gezeigt ist die Abmessung 260B wesentlich größer, zum Beispiel bei einigen Ausführungsformen um wenigstens 25 % größer, bei anderen Ausführungsformen um wenigstens 50 % größer, oder bei noch anderen Ausführungsformen um wenigstens 100 % größer, als die Abmessung 260A. Der Größenunterschied zwischen dem Source/Drain-Bereich 250A und dem Source/Drain-Bereich 250B kann dem Umstand zugeschrieben werden, dass die FinFET-Vorrichtung 100A und die FinFET-Vorrichtung 100B unterschiedliche Arten von Vorrichtungen sind; zum Beispiel kann eine der FinFET-Vorrichtungen 100A und 100B ein NFET sein, während die andere der Fin-FET-Vorrichtungen 100A und 100B ein PFET sein kann. Der Größenunterschied zwischen dem Source/Drain-Bereich 250A und dem Source/Drain-Bereich 250B bedeutet auch, dass der größere Source/Drain-Aufbau 250B bei der Durchführung des Ätzprozesses, um in dem ILD 170 und dem Gateaufbau eine Öffnung zu ätzen (was erfolgt, um einen Isolationsaufbau 300 zu bilden, wie nachstehend ausführlicher besprochen wird), eher dafür anfällig ist, versehentlich geätzt zu werden, insbesondere, wenn Ausrichtungs-oder Überlagerungsprobleme bestehen. Daher wird die vorliegende Erfindung die Öffnung nicht an einer Stelle genau in der Mitte zwischen den FinFET-Vorrichtungen 100A und 100B, sondern näher an der FinFET-Vorrichtung mit dem kleineren Source/Drain-Bereich (z.B. bei der in 3 gezeigten Ausführungsform der FinFET-Vorrichtung 100A) ätzen. Dadurch wird der Größenunterschied zwischen den Source/Drain-Bereichen 250A und 250B berücksichtigt werden und ist es weniger wahrscheinlich, dass der größere Source/Drain-Bereich versehentlich geätzt wird.As in 3 As shown, dimension 260B is substantially larger, for example at least 25% larger in some embodiments, at least 50% larger in other embodiments, or at least 100% larger in still other embodiments, than dimension 260A. The size difference between source/drain region 250A and source/drain region 250B can be attributed to the fact that FinFET device 100A and FinFET device 100B are different types of devices; for example, one of FinFET devices 100A and 100B may be an NFET while the other of FinFET devices 100A and 100B may be a PFET. The size difference between the source/drain region 250A and the source/drain region 250B also means that the larger source/drain structure 250B when performing the etch process to etch an opening in the ILD 170 and the gate structure (which to form an isolation structure 300, as discussed in more detail below) is more prone to being accidentally etched, particularly when alignment or overlay issues exist. Therefore, the present invention will not place the opening at a location exactly midway between FinFET devices 100A and 100B, but closer to the FinFET device with the smaller source/drain area (e.g., at the location shown in 3 embodiment of FinFET device 100A shown). This will account for the difference in size between the source/drain regions 250A and 250B and will make it less likely that the larger source/drain region will be inadvertently etched.

Ein anderer Unterschied bei den Eigenschaften zwischen dem Source/Drain-Bereich 250A und dem Source/Drain-Bereich 250B kann ihre Beständigkeit gegenüber dem Ätzen sein. Da die FinFET-Vorrichtungen 100A und 100B wie oben besprochen unterschiedliche Arten von Vorrichtungen sein können, können unterschiedliche Materialien verwendet werden, um jeweils die Source/Drain-Bereiche 250A und 250B für die FinFET-Vorrichtungen 100A und 100B zu bilden. Zum Beispiel können Source/Drain-Bereiche für PFETs SiGe enthalten, während Source/Drain-Bereiche für NFETs SiC oder SiP enthalten können. Einige dieser Materialien können im Hinblick auf das Ätzen beständiger als andere sein. Wenn bei einem Ätzprozess zum Beispiel Cl2, als Ätzmittel verwendet wird, ist SiGe beständiger gegenüber dem Ätzen als SiP. Wenn bei einem Ätzprozess als anderes Beispiel CF4 als Ätzmittel verwendet wird, ist SiP beständiger gegenüber dem Ätzen als SiGe. Die größere Beständigkeit gegenüber dem Ätzen bedeutet, dass das Material selbst bei einer versehentlichen Vornahme des oben besprochenen Ätzprozess (zur Bildung des Isolationsaufbaus 300) daran nicht so viel Schaden wie die anderen Materialien erleidet. In einigen Fällen kann die unterschiedliche Beständigkeit gegenüber dem Ätzen zwischen den Source/Drain-Bereichen 250A und 250B anhand ihrer Ätzraten als Reaktion auf den oben besprochenen Ätzprozess gemessen werden. Der Source/Drain-Bereich mit einer niedrigeren Ätzrate bedeutet, dass er ätzbeständiger als der andere Source/Drain-Bereich ist. Da ein Ziel der vorliegenden Erfindung ist, die durch das versehentliche oder unbeabsichtigte Ätzen eines der Source/Drain-Bereiche 250A oder 250B verursachten schädlichen Auswirkungen zu verringern, wird die vorliegende Erfindung versuchen, das Ätzen des ILD 170 an einer Stelle durchzuführen, die näher an dem ätzbeständigeren der Source/Drain-Bereiche 250A oder 250B liegt.Another difference in properties between source/drain region 250A and source/drain region 250B may be their resistance to etching. As discussed above, since FinFET devices 100A and 100B may be different types of devices, different materials may be used to form source/drain regions 250A and 250B for FinFET devices 100A and 100B, respectively. For example, source/drain regions for PFETs may include SiGe, while source/drain regions for NFETs may include SiC or SiP. Some of these materials may be more resistant to etching than others. For example, if an etch process uses Cl 2 as an etchant, SiGe is more resistant to etching than SiP. As another example, when CF 4 is used as an etchant in an etching process, SiP is more resistant to etching than SiGe. The greater resistance to etching means that even if the etch process discussed above (to form the isolation structure 300) is accidentally performed, the material will not suffer as much damage to it as the other materials. In some cases, the differential etch resistance between source/drain regions 250A and 250B may be measured by their etch rates in response to the etch process discussed above. The source/drain region with a lower etch rate means that it is more etch resistant than the other source/drain region. Since an object of the present invention is to reduce the deleterious effects caused by the accidental or unintentional etching of one of the source/drain regions 250A or 250B, the present invention will attempt to perform the etch of the ILD 170 at a location that is closer to the more etch resistant of the source/drain regions 250A or 250B.

Um ein Beispiel zu bieten, ist bei der dargestellten Ausführungsform zum Beispiel der Source/Drain-Bereich 250A ätzbeständiger als der Source/Drain-Bereich 250B, wenn das Ätzmittel Cl2 ist und der Source/Drain-Bereich 250A SiGe enthält, während der Source/Drain-Bereich 250B SiP enthält. Somit wird der Ätzprozess an einer Stelle durchgeführt werden, die näher an dem Source/Drain-Bereich 250A als an dem Source/Drain-Bereich 250B liegt. Auf diese Weise ist der Source/Drain-Bereich 250A selbst dann, wenn der Ätzprozess zu dicht an dem Source/Drain-Bereich 250A stattfindet und den Source/Drain-Bereich 250A somit den Ätzchemikalien aussetzt, besser in der Lage, den Ätzchemikalien zu widerstehen, ohne zu sehr beschädigt zu werden (im Gegensatz zu dem „schwächeren“ Source/Drain-Bereich 250B, der den Ätzchemikalien ausgesetzt wird). Bei anderen Ausführungsformen, bei denen der Source/Drain-Bereich 250B mehr Ätzbeständigkeit als der Source/Drain-Bereich 250A bietet (zum Beispiel wenn das Ätzmittel CF4 ist und der Source/Drain-Bereich 250B SiP enthält, während der Source/Drain-Bereich 250A SiGe enthält), kann der Ätzprozess so durchgeführt werden, dass eine Öffnung aus den gleichen Gründen wie oben besprochen näher an dem Source/Drain-Bereich 250B gebildet wird.For example, to provide an example, in the illustrated embodiment, source/drain region 250A is more etch resistant than source/drain region 250B when the etchant is Cl 2 and source/drain region 250A contains SiGe while the source /Drain area 250B SiP contains. Thus, the etch process will be performed at a location closer to source/drain region 250A than source/drain region 250B. In this manner, even if the etch process occurs too close to the source/drain region 250A and thus exposes the source/drain region 250A to the etch chemistry, the source/drain region 250A is better able to withstand the etch chemistry without being damaged too much (in contrast to the "weaker" source/drain region 250B that is exposed to the etch chemistry). In other embodiments where the source/drain region 250B offers more etch resistance than the source/drain region 250A (for example, if the etchant is CF 4 and the source/drain region 250B contains SiP, while the source/drain region 250A contains SiGe), the etch process can be performed such that an opening is provided for the same reasons as discussed above chen is formed closer to the source/drain region 250B.

Die durch den oben besprochenen Ätzprozess gebildete Öffnung (in dem ILD 170) wird gefüllt werden, um den Isolationsaufbau 300 zu bilden. Bei einigen Ausführungsformen enthält der Isolationsaufbau 300 ein elektrisch isolierendes Material, zum Beispiel ein geeignetes dielektrisches Material. Das dielektrische Material des Isolationsaufbaus 300 kann sich jedoch von dem dielektrischen Material, das für das ILD 170 verwendet wurde, unterscheiden. Wie in der Draufsicht von 2 gezeigt ist der Isolationsaufbau 300 länglich und erstreckt er sich in der X-Richtung (der gleichen X-Richtung wie in 1 gezeigt). Aufgrund seiner Position, an der er sich zwischen den FinFET-Vorrichtungen 100A und 100B befindet, stellt der Isolationsaufbau 300 eine elektrische Isolation zwischen den FinFET-Vorrichtungen 100A und 100B, zum Beispiel eine elektrische Isolation zwischen den Gateaufbauten 200A und 200B, bereit. Eine gute elektrische Isolation zwischen den Gateaufbauten 200A und 200B wird zu weniger Rauschen und Interferenz zwischen den FinFET-Vorrichtungen 100A und 100B und daher zu einer besseren Leistungsfähigkeit der FinFET-Vorrichtung 100 als Ganzes führen.The opening formed by the etch process discussed above (in the ILD 170) will be filled to form the isolation structure 300. FIG. In some embodiments, the isolation structure 300 includes an electrically insulating material, such as a suitable dielectric material. However, the dielectric material of the isolation structure 300 may differ from the dielectric material used for the ILD 170 . As in the top view of 2 As shown, the isolation structure 300 is elongated and extends in the X-direction (the same X-direction as in FIG 1 shown). Due to its location between FinFET devices 100A and 100B, isolation structure 300 provides electrical isolation between FinFET devices 100A and 100B, for example electrical isolation between gate structures 200A and 200B. Good electrical isolation between the gate structures 200A and 200B will result in less noise and interference between the FinFET devices 100A and 100B and therefore better performance of the FinFET device 100 as a whole.

Die Querabmessung (oder die Breite) des Isolationsaufbaus 300 in der Y-Richtung kann in wenigstens zwei unterschiedlichen Bereichen gemessen werden. Zum Beispiel kann der Isolationsaufbau 300 wie in 2 und 3 gezeigt in der Y-Richtung eine Abmessung 310 aufweisen. Die Abmessung 310 wird an einem Teil des Isolationsaufbaus 300 gemessen, der in das ILD 170 eingebettet ist (oder davon umgeben ist). Bei einigen Ausführungsformen liegt die Abmessung 310 in einem Bereich zwischen etwa 3 nm und etwa 100 nm.The transverse dimension (or the width) of the insulation structure 300 in the Y-direction can be measured in at least two different areas. For example, the isolation structure 300 as in 2 and 3 shown having a dimension 310 in the Y-direction. The dimension 310 is measured at a portion of the isolation structure 300 that is embedded in (or surrounded by) the ILD 170 . In some embodiments, dimension 310 ranges between about 3 nm and about 100 nm.

Als anderes Beispiel kann der Isolationsaufbau 300 wie in 2 und 4 gezeigt in der Y-Richtung auch eine Abmessung 320 aufweisen. Die Abmessung 320 wird an einem Teil des Isolationsaufbaus 300 gemessen, der in den Gateaufbau 200 eingebettet ist (oder davon umgeben ist). Eine Seitenwand 330 des Isolationsaufbaus 300 grenzt an eine Seitenwand eines der Gateaufbauten 200A, während eine andere Seitenwand 331 des Isolationsaufbaus 300 (die zu der Seitenwand 330 entgegengesetzt ist) an eine andere Seitenwand eines der Gateaufbauten 200B grenzt. Wäre der Isolationsaufbau 300 nicht gebildet worden, wären die Gateaufbauten 200A und 200B als fortlaufender Gateaufbau 200 verblieben. Somit lässt sich sagen, dass der Isolationsaufbau 300 den fortlaufenden Gateaufbau 200 in zwei gesonderte und eigene Segmente (d.h., den Gateaufbau 200A für die FinFET-Vorrichtung 100A bzw. den Gateaufbau 200B für die FinFET-Vorrichtung 100B) „schneidet“. Bei einigen Ausführungsformen liegt die Abmessung 320 in einem Bereich zwischen etwa 5 nm und etwa 100 nm.As another example, the isolation structure 300 as shown in FIG 2 and 4 shown also have a dimension 320 in the Y-direction. The dimension 320 is measured at a portion of the isolation structure 300 that is embedded in (or surrounded by) the gate structure 200 . A sidewall 330 of the isolation structure 300 abuts a sidewall of one of the gate structures 200A, while another sidewall 331 of the isolation structure 300 (opposite sidewall 330) abuts another sidewall of one of the gate structures 200B. Had the isolation structure 300 not been formed, the gate structures 200A and 200B would have remained as the continuous gate structure 200. FIG. Thus, the isolation structure 300 can be said to “cut” the continuous gate structure 200 into two separate and distinct segments (ie, the gate structure 200A for the FinFET device 100A and the gate structure 200B for the FinFET device 100B, respectively). In some embodiments, dimension 320 ranges between about 5 nm and about 100 nm.

Wie oben besprochen bildet die vorliegende Erfindung den Isolationsaufbau 300 nicht genau in der Mitte zwischen den beiden FinFET-Vorrichtungen 100A und 100B. Mit anderen Worten ist der Isolationsaufbau 300 nicht gleich weit von dem nächstgelegenen Finnenaufbau 150A an einer Seite und dem nächstgelegenen Finnenaufbau 150B an der anderen Seite entfernt. Statt dessen wird der Isolationsaufbau bei einigen Ausführungsformen so gebildet, dass er näher an jener FinFET-Vorrichtung liegt, die einen kleineren Source/Drain-Bereich aufweist, oder kann er bei einigen Ausführungsformen so gebildet werden, dass er näher an jener FinFET-Vorrichtung liegt, die einen ätzbeständigeren Source/Drain-Bereich aufweist. In manchen Fällen ist die FinFET-Vorrichtung, die den kleineren Source/Drain-Bereich aufweist, auch jene FinFET-Vorrichtung, die den ätzbeständigeren Source/Drain-Bereich aufweist. Jedenfalls soll als erläuterndes Beispiel angenommen werden, dass hier die FinFET-Vorrichtung 100A einen kleineren Source/Drain-Bereich 250A (oder einen ätzbeständigeren Source/Drain-Bereich 250A) aufweist und der Isolationsaufbau 300 daher so gebildet wird, dass er näher an der FinFET-Vorrichtung 100A liegt. Wie oben besprochen verringert die geringere Entfernung zu der FinFET-Vorrichtung 100A die Wahrscheinlichkeit, dass die Source/Drain-Bereiche versehentlich geätzt werden, wenn ein Ätzprozess durchgeführt wird, um den Isolationsaufbau 300 zu bilden, und stellt jegliches versehentliche Ätzen der Source/Drain-Bereiche - falls es tatsächlich stattfindet - ohnehin kein bedeutendes Problem dar.As discussed above, the present invention does not form the isolation structure 300 exactly midway between the two FinFET devices 100A and 100B. In other words, the isolation assembly 300 is not equidistant from the closest fin assembly 150A on one side and the closest fin assembly 150B on the other side. Instead, in some embodiments, the isolation structure is formed to be closer to that FinFET device having a smaller source/drain area, or in some embodiments it can be formed to be closer to that FinFET device , which has a more etch-resistant source/drain region. In some cases, the FinFET device that has the smaller source/drain area is also the FinFET device that has the more etch resistant source/drain area. In any case, as an illustrative example, assume that here the FinFET device 100A has a smaller source/drain region 250A (or a more etch resistant source/drain region 250A) and the isolation structure 300 is therefore formed to be closer to the FinFET device 100A is located. As discussed above, the closer proximity to the FinFET device 100A reduces the likelihood that the source/drain regions will be inadvertently etched when an etch process is performed to form the isolation structure 300 and eliminates any inadvertent etching of the source/drain regions. areas - if it actually takes place - is not a significant problem anyway.

Die Abstände zwischen dem Isolationsaufbau 300 und den FinFET-Vorrichtungen 100A und 100B können durch Abstände 350A bis 350B und 360A bis 360B, alle in der Y-Richtung gemessen, gemessen werden. Genauer wird wie in 2 bis 3 gezeigt der Abstand 350A von der Seitenwand 330 des Isolationsaufbaus 300 zu einer Seitenwand 370 des Finnenaufbaus 350A gemessen, und der Abstand 350B von der Seitenwand 331 des Isolationsaufbaus 300 zu einer Seitenwand 371 des Finnenaufbaus 150B gemessen. Die Abstände 350A und 350B werden von einem Bereich der FinFET-Vorrichtung 100, in dem keine Gateaufbauten 200 vorhanden sind, gemessen. Bei einigen Ausführungsformen liegt der Abstand 350A in einem Bereich zwischen etwa 2 nm und etwa 40 nm, und liegt der Abstand 350B ebenfalls in einem Bereich zwischen etwa 2 nm und etwa 40 nm. Doch da sich der Isolationsaufbau 300 näher an der FinFET-Vorrichtung 100A befindet, ist der Abstand 350A geringer als der Abstand 350B. Bei einigen Ausführungsformen beträgt der Unterschied zwischen den Abständen 350B und 350A wenigstens 2 nm, und kann dieser Unterschied zum Beispiel in einem Bereich zwischen etwa 2 nm und etwa 30 nm liegen. Der Abstand 350B kann bei einigen Ausführungsformen um wenigstens 25 % größer, oder bei einigen anderen Ausführungsformen um wenigstens 50 % größer, oder bei noch anderen Ausführungsformen um wenigstens 100 % größer als der Abstand 350A sein.The distances between the isolation structure 300 and the FinFET devices 100A and 100B can be measured by distances 350A-350B and 360A-360B, all measured in the Y-direction. More precisely as in 2 until 3 shown, distance 350A measured from sidewall 330 of isolation assembly 300 to a sidewall 370 of fin assembly 350A, and distance 350B measured from sidewall 331 of isolation assembly 300 to a sidewall 371 of fin assembly 150B. The distances 350A and 350B are measured from an area of the FinFET device 100 where no gate structures 200 are present. In some embodiments, distance 350A ranges from about 2 nm to about 40 nm, and distance 350B also ranges from about 2 nm to about 40 nm. However, as isolation structure 300 moves closer to FinFET device 100A , distance 350A is less than distance 350B. In some embodiments, the difference between distances 350B and 350A is at least 2 nm, and For example, this difference can be in a range between about 2 nm and about 30 nm. Distance 350B may be at least 25% greater in some embodiments, or at least 50% greater in some other embodiments, or at least 100% greater than distance 350A in still other embodiments.

Wie in 2 und 4 gezeigt wird der Abstand 360A von der Seitenwand 330 des Isolationsaufbaus 300 zu einer Seitenwand 380 des Finnenaufbaus 150B gemessen, und wird der Abstand 360B von der Seitenwand 331 des Isolationsaufbaus 300 zu einer Seitenwand 381 des Finnenaufbaus 150B gemessen. Die Abstände 360A und 360B werden von einem Bereich der FinFET-Vorrichtung 100, in dem Gateaufbauten 200 vorhanden sind, gemessen. Bei einigen Ausführungsformen liegt der Abstand 360A in einem Bereich zwischen etwa 4 nm und etwa 40 nm, und der Abstand 360B ebenfalls in einem Bereich zwischen etwa 4 nm und etwa 40 nm. Doch da sich der Isolationsaufbau 100 näher an der FinFET-Vorrichtung 100A befindet, ist der Abstand 360A geringer als der Abstand 360B. Bei einigen Ausführungsformen beträgt der Unterschied zwischen den Abständen 360B und 360A wenigstens 2 nm, und kann dieser Unterschied zum Beispiel in einem Bereich zwischen etwa 2 nm und etwa 30 nm liegen. Der Abstand 360B kann bei einigen Ausführungsformen um wenigstens 25 % größer, oder bei einigen anderen Ausführungsformen um wenigstens 50 % größer, oder bei noch anderen Ausführungsformen um wenigstens 100 % größer als der Abstand 350A sein. Es versteht sich, dass der Abstand 350A dem Abstand 360A nicht notwendigerweise gleich zu sein braucht, und dass der Abstand 350B dem Abstand 360 B nicht notwendigerweise gleich zu sein braucht.As in 2 and 4 shown, distance 360A is measured from sidewall 330 of isolation assembly 300 to sidewall 380 of fin assembly 150B, and distance 360B is measured from sidewall 331 of isolation assembly 300 to sidewall 381 of fin assembly 150B. Distances 360A and 360B are measured from an area of FinFET device 100 where gate structures 200 are present. In some embodiments, distance 360A ranges from about 4 nm to about 40 nm, and distance 360B also ranges from about 4 nm to about 40 nm. However, since isolation structure 100 is closer to FinFET device 100A , distance 360A is less than distance 360B. In some embodiments, the difference between the distances 360B and 360A is at least 2 nm, and this difference may be in a range between about 2 nm and about 30 nm, for example. Distance 360B may be at least 25% greater in some embodiments, or at least 50% greater in some other embodiments, or at least 100% greater than distance 350A in still other embodiments. It will be appreciated that distance 350A need not necessarily be equal to distance 360A, and that distance 350B need not necessarily be equal to distance 360B.

Nachstehend wird nun unter Bezugnahme auf 5A bis 12A, 5B bis 12B, und 5C bis 12C der Prozessablauf zur Herstellung der FinFET-Vorrichtung 100 nach Gesichtspunkten der vorliegenden Offenbarung besprochen werden. Aus Gründen der Einheitlichkeit und der Klarheit werden gleichartige Komponenten, die in 2 bis 4 und 5A bis 12A, 5B bis 12B, und 5C bis 12C erscheinen, gleich beschriftet werden.Now, with reference to 5A until 12A , 5B until 12B , and 5C until 12C the process flow for manufacturing the FinFET device 100 according to aspects of the present disclosure will be discussed. For consistency and clarity, like components included in 2 until 4 and 5A until 12A , 5B until 12B , and 5C until 12C appear, be labeled immediately.

Genauer sind 5A bis 12A bruchstückhafte geschnittene Seitenansichten der FinFET-Vorrichtung 100 in verschiedenen Herstellungsstadien, wobei der Schnitt entlang der X-Richtung in 1 abgenommen ist. 5B bis 12B und 5C bis 12C sind bruchstückhafte geschnittene Seitenansichten der FinFET-Vorrichtung 100 in verschiedenen Herstellungsstadien, wobei der Schnitt entlang der Y-Richtung in 1 abgenommen ist. Somit können 5A bis 12A als X-Schnitte bezeichnet werden, und können 5B bis 12B und 5C bis 12C als Y-Schnitte bezeichnet werden. Obwohl 5B bis 12B und 5C bis 12C jeweils einen in der Y-Richtung abgenommenen Schnitt darstellen, sind sie in unterschiedlichen Bereichen der FinFET-Vorrichtung 100 abgenommen. Zum Beispiel sind die Schnitte in 5B bis 12B in einem Bereich, der einem der Gateaufbauten 200 entspricht, abgenommen, aber die Schnitte in 5C bis 12C in einem Bereich, der dem ILD 170 entspricht, abgenommen. Mit anderen Worten veranschaulichen 5B bis 12B einen Bereich, der dem in 4 gezeigten Bereich (z.B. einem entlang N-N' abgenommenen Schnitt) gleich ist, während 5C bis 12C einen Bereich veranschaulichen, der dem in 3 gezeigten Bereich (z.B. einem entlang M-M' abgenommenen Schnitt) gleich ist.are more accurate 5A until 12A 10 are fragmentary cross-sectional side views of FinFET device 100 at various stages of manufacture, with the section along the X-direction in FIG 1 is removed. 5B until 12B and 5C until 12C 12 are fragmentary cross-sectional side views of FinFET device 100 at various stages of manufacture, with the section along the Y-direction in FIG 1 is removed. So can 5A until 12A are referred to as X-cuts, and can 5B until 12B and 5C until 12C are referred to as Y-cuts. although 5B until 12B and 5C until 12C each represent a section taken in the Y-direction, they are taken in different areas of the FinFET device 100 . For example, the cuts are in 5B until 12B in a region corresponding to one of the gate structures 200, but the cuts in 5C until 12C in an area corresponding to the ILD 170 decreased. In other words, illustrate 5B until 12B an area that corresponds to the in 4 shown area (eg a section taken along NN'), while 5C until 12C illustrate an area corresponding to that in 3 shown area (eg a section taken along MM') is the same.

Unter nun erfolgender Bezugnahme auf 5A bis 5C wurden die oben besprochenen metallischen Gates mit einem hohen k-Wert gebildet. Mit anderen Worten werden das Dummy-Gatedielektrikum (z.B. ein Siliziumgatedielektrikum) und die Dummy-Gateelektrode (z.B. eine Polysilizium-Gatelektrode) beseitigt und durch ein Gatedielektrikum mit einem hohen k-Wert und eine metallische Gateelektrode ersetzt, um die Gateaufbauten 200 zu bilden. Die Gateaufbauten 200 können Abstandshalter 390 aufweisen, die an ihren Seitenwänden gebildet sind. Die Abstandshalter 390 können dielektrische Materialien wie etwa Siliziumoxid, Siliziumnitrid, oder Siliziumoxinitrid usw. enthalten. Es versteht sich, dass ein Polierprozess wie etwa ein chemisch-mechanisches Polieren (CMP) vorgenommen werden kann, um eine obere Fläche der Gateaufbauten 200 und des ILD 170 zu planarisieren.Referring now to FIG 5A until 5C formed the high-k metallic gates discussed above. In other words, the dummy gate dielectric (eg, a silicon gate dielectric) and the dummy gate electrode (eg, a polysilicon gate electrode) are eliminated and replaced with a high-k gate dielectric and a metallic gate electrode to form the gate structures 200 . The gate structures 200 may have spacers 390 formed on their sidewalls. The spacers 390 may include dielectric materials such as silicon oxide, silicon nitride, or silicon oxynitride, and so on. It is understood that a polishing process such as chemical mechanical polishing (CMP) may be performed to planarize a top surface of the gate structures 200 and the ILD 170 .

Wie in 5B gezeigt umschlingt der Gateaufbau 200 einen Teil eines jeden der Finnenaufbauten 150A und 150B, wo die Finnenaufbauten 150A und 150B über einem Substrat 110 gebildet sind. Bei einigen Ausführungsformen kann das Substrat 110 der Halbleiterschicht, von der die Finnenaufbauten 150A und 150B gebildet sind, entsprechen. In jedem Fall werden die anschließenden Prozesse eine Öffnung bilden, die sich durch den Gateaufbau 200 und zwischen den Finnenaufbauten 150A und 150B erstreckt, und wird die Öffnung dann gefüllt werden, um den oben besprochenen Isolationsaufbau 300 zu bilden. Es versteht sich auch, dass die Source/Drain-Bereiche wie etwa die oben besprochenen Source/Drain-Bereiche 250A und 250B in diesem Herstellungsstadium bereits gebildet wurden, aber hier aus Gründen der Einfachheit nicht eigens dargestellt sind. Mit anderen Worten stellen die Teile der Finnenaufbauten 150A und 150B, die in 5B (und in 6B bis 12B) gezeigt sind, sowohl den Finnenaufbau selbst als auch die epitaktisch gezüchteten Source/Drain-Bereiche wie etwa die oben besprochenen Source/Drain-Bereiche 250A oder 250B dar.As in 5B As shown, gate structure 200 wraps around a portion of each of fin structures 150A and 150B where fin structures 150A and 150B are formed over substrate 110 . In some embodiments, substrate 110 may correspond to the semiconductor layer from which fin assemblies 150A and 150B are formed. In either case, the subsequent processes will form an opening that extends through the gate structure 200 and between the fin structures 150A and 150B, and the opening will then be filled to form the isolation structure 300 discussed above. It is also understood that the source/drain regions, such as the source/drain regions 250A and 250B discussed above, have already been formed at this stage of manufacture, but are not specifically illustrated here for the sake of simplicity. In other words, the parts of the fin assemblies 150A and 150B shown in 5B (and in 6B until 12B ) shown are both the fin structure itself and the epitaxially grown source/drain regions such as the source/drain regions 250A or 250B discussed above.

Unter nun erfolgender Bezugnahme auf 6A bis 6C wird über der planarisierten oberen Fläche der Gateaufbauten 200 und dem ILD 170 eine Hartmaskenschicht 410 gebildet, und über der Hartmaskenschicht 410 eine andere Hartmaskenschicht 420 gebildet. Bei einigen Ausführungsformen enthält die Hartmaskenschicht 410 eine erste Art von dielektrischem Material, und enthält die Hartmaskenschicht 420 eine zweite Art von dielektrischem Material. Zum Beispiel kann die erste Art von dielektrischem Material Siliziumoxid enthalten, während die zweite Art von dielektrischem Material Siliziumnitrid enthalten kann, oder umgekehrt. Bei einigen Ausführungsformen wird eine der Hartmaskenschicht 410 bis 420 gebildet, aber nicht beide.Referring now to FIG 6A until 6C A hard mask layer 410 is formed over the planarized upper surface of the gate structures 200 and the ILD 170, and another hard mask layer 420 is formed over the hard mask layer 410. FIG. In some embodiments, hard mask layer 410 includes a first type of dielectric material and hard mask layer 420 includes a second type of dielectric material. For example, the first type of dielectric material may include silicon oxide while the second type of dielectric material may include silicon nitride, or vice versa. In some embodiments, one of the hard mask layers 410-420 is formed, but not both.

Unter nun erfolgender Bezugnahme auf 7A bis 7C wird über der Hartmaskenschicht 420 eine strukturierte Photoresistschicht 430 gebildet. Die Photoresistschicht 430 kann durch einen oder mehr Lithographieprozesse wie Schleuderbeschichten, Belichten, Backen nach dem Belichten, Entwickeln usw. gebildet werden. Die strukturierte Photoresistschicht 430 weist Öffnungen, zum Beispiel wie in 7A bis 7C gezeigt die Öffnungen 450, 451, 452, 453, auf. Es ist zu beachten, dass einige dieser Öffnungen 450 bis 453 tatsächlich die gleiche Öffnung sein können; zum Beispiel können die Öffnungen 452 und 453 unterschiedliche Teile der gleichen Öffnung veranschaulichen.Referring now to FIG 7A until 7C a patterned photoresist layer 430 is formed over the hard mask layer 420 . Photoresist layer 430 may be formed by one or more lithographic processes such as spin coating, exposure, post-exposure bake, development, and so on. The patterned photoresist layer 430 has openings, for example as in FIG 7A until 7C shown openings 450, 451, 452, 453. Note that some of these openings 450-453 may actually be the same opening; for example, openings 452 and 453 may illustrate different portions of the same opening.

Wie in 7A gezeigt sind die Öffnungen 450 und 451 jeweils mit einem jeweiligen der Gateaufbauten 200 ausgerichtet (oder befinden sie sich darüber). Der Grund dafür ist, dass die unter den Öffnungen 450 und 451 angeordneten Gateaufbauten 200 in einem späteren Prozess beseitigt werden. Wie in 7B bis 7C gezeigt sind die Öffnungen 452 und 453 absichtlich so gebildet, dass sie einem der Finnenaufbauten 150A und 150B näher sind, zum Beispiel dem Finnenaufbau, der einen kleineren epitaktisch gezüchteten Source/Drain-Bereich aufweist, oder dem Finnenaufbau, der einen ätzbeständigeren epitaktisch gezüchteten Source/Drain-Bereich aufweist, näher sind. Um ein Beispiel bereitzustellen, soll angenommen werden, dass der Source/Drain-Bereich des Finnenaufbaus 150A kleiner oder ätzbeständiger ist. Somit werden die Öffnungen 452 und 453 näher an dem Finnenaufbau 150A gebildet.As in 7A openings 450 and 451 are shown each aligned with (or overlying) a respective one of gate structures 200 . This is because the gate structures 200 located under the openings 450 and 451 will be eliminated in a later process. As in 7B until 7C As shown, openings 452 and 453 are intentionally formed to be closer to one of the fin designs 150A and 150B, for example the fin design having a smaller epitaxially grown source/drain region or the fin design having a more etch resistant epitaxially grown source/drain region. Has drain area are closer. To provide an example, assume that the source/drain area of fin structure 150A is smaller or more etch resistant. Thus, openings 452 and 453 are formed closer to fin assembly 150A.

Unter nun erfolgender Bezugnahme auf 8A bis 8C werden die Hartmaskenschichten 410 und 420 unter Verwendung der strukturierten Photoresistschicht 430, die die Öffnungen 450 bis 453 zu den Hartmaskenschichten 410 bis 420 überträgt, strukturiert. Die strukturierte Photoresistschicht 430 wird dann beseitigt, beispielsweise durch einen Photoresistabstreif- oder Ätzprozess. Die Öffnungen 450 bis 453 legen nun einige der Gateaufbauten 200 frei.Referring now to FIG 8A until 8C For example, hard mask layers 410 and 420 are patterned using patterned photoresist layer 430 transferring openings 450-453 to hard mask layers 410-420. The patterned photoresist layer 430 is then removed, for example by a photoresist stripping or etching process. The openings 450-453 now expose some of the gate structures 200. FIG.

Unter nun erfolgender Bezugnahme auf 9A bis 9C kann optional eine Schicht 470 über der Hartmaskenschicht 420 und in den Öffnungen 450 bis 453 gebildet werden. Die Schicht 470 kann ein dielektrisches Material, zum Beispiel Siliziumoxid oder Siliziumnitrid, enthalten. Somit kann auch die Schicht 470 ähnlich wie die Hartmaskenschichten 420/410 als Schutzmaske bei einem anschließenden Ätzprozess dienen. Das Vorhandensein der Schicht 470 in den Öffnungen 450 bis 453 verringert die Querabmessung der Öffnungen 450 bis 453 wirksam. Mit anderen Worten kann die Schicht 470 gebildet werden, um die Öffnungen 450 bis 453 zu „schrumpfen“, falls dies nötig ist.Referring now to FIG 9A until 9C Optionally, a layer 470 may be formed over the hard mask layer 420 and in the openings 450-453. Layer 470 may include a dielectric material, such as silicon oxide or silicon nitride. Thus, like the hard mask layers 420/410, the layer 470 can also serve as a protective mask in a subsequent etching process. The presence of layer 470 in openings 450-453 effectively reduces the transverse dimension of openings 450-453. In other words, layer 470 can be formed to “shrink” openings 450-453 if necessary.

Unter nun erfolgender Bezugnahme auf 10A bis 10C wird die FinFET-Vorrichtung 100 ungeachtet dessen, ob die optionale Schicht 470 gebildet ist, über einen Ätzprozess 500 geätzt. Der Ätzprozess 500 ätzt Teile des ILD 170 und der Gateaufbauten 200, die durch die Öffnungen 450 bis 453 freigelegt sind, weg, während die Hartmaskenschichten 410 bis 420 als Ätzmasken dienen, um das darunter befindliche Material vor einem Ätzen zu schützen. Die Öffnungen 450 bis 453 werden wirksam durch das ILD 170 und/oder die Gateaufbauten 200 nach unten übertragen. Zum Beispiel wird der Gateaufbau 200 in 10B nun in Gateaufbauten 200A und 200B geschnitten, die durch die Öffnung 452 getrennt sind. Da es sich bei dem Gateaufbau 200 um metallische Gates mit einem hohen k-Wert handelt (d.h., da er ein Gatedielektrikum mit einem hohen k-Wert und eine metallische Gateelektrode enthält), und die Öffnungen 450 bis 453 in den Gateaufbau 200 „geschnitten“ werden, können die Öffnungen als "Geschnittenes-metallisches-Gate"(cut-mtal gate, CMG)-Öffnungen oder -Gräben bezeichnet werden.Referring now to FIG 10A until 10C the FinFET device 100 is etched via an etch process 500 regardless of whether the optional layer 470 is formed. Etch process 500 etches away portions of ILD 170 and gate structures 200 exposed through openings 450-453, while hard mask layers 410-420 serve as etch masks to protect the underlying material from being etched. The openings 450-453 are effectively translated down through the ILD 170 and/or the gate structures 200. FIG. For example, the gate structure is 200 in 10B now cut into gate structures 200A and 200B separated by opening 452. Since the gate structure 200 is a high-k metal gate (ie, contains a high-k gate dielectric and a metal gate electrode), and the openings 450-453 are "cut" into the gate structure 200 , the openings may be referred to as "cut metal gate" (CMG) openings or trenches.

Wenn die Source/Drain-Bereiche versehentlich freigelegt worden wären, hätte dieser Ätzprozess 500 wie oben besprochen auch die freigelegten Source/Drain-Bereiche geätzt. Nach der vorliegenden Offenbarung sind die Öffnungen 452 bis 453 so gebildet, dass sie näher an dem kleineren Source/Drain-Bereich liegen und von dem größeren Source/Drain-Bereich entfernt sind, weshalb es weniger wahrscheinlich ist, dass der größere Source/Drain-Bereich durch die Öffnungen 452 bis 453 freigelegt wird und daher weniger wahrscheinlich eine Beschädigung aufgrund des Ätzprozesses 500 erleidet. Zudem, oder alternativ, sind die Öffnungen 452 bis 453 näher an dem Source/Drain-Bereich mit der größeren Ätzbeständigkeit gebildet. Selbst wenn dieser Source/Drain-Bereich versehentlich durch die Öffnungen 452 bis 453 freigelegt wird und daher den bei dem Ätzprozess 500 verwendeten Ätzchemikalien ausgesetzt wird, wird der Ätzprozess daher eine deutlich geringere Beschädigung an dem versehentlich geätzten Source/Drain-Bereich verursachen.As discussed above, if the source/drain regions were inadvertently exposed, this etch process 500 would also have etched the exposed source/drain regions. According to the present disclosure, the openings 452 to 453 are formed so that they are closer to the smaller source/drain region and away from the larger source/drain region, therefore the larger source/drain region is less likely to Area is exposed through the openings 452-453 and is therefore less likely to suffer damage due to the etch process 500. FIG. Additionally, or alternatively, the openings 452-453 are closer to the source/drain region with the largest better etch resistance. Therefore, even if this source/drain region is inadvertently exposed through the openings 452-453 and therefore exposed to the etch chemistry used in the etch process 500, the etch process will cause significantly less damage to the inadvertently etched source/drain region.

Unter nun erfolgender Bezugnahme auf 11A bis 11C wird eine Schicht 510 gebildet, um die Öffnungen 450 bis 451 zu füllen, und über der Schicht 510 eine Schicht 520 gebildet. Bei einigen Ausführungsformen enthält die Schicht 510 ein dielektrisches Material mit einem guten Spaltfüll- oder Vertiefungsfülleigenschaft. Der Grund dafür ist, dass die Schicht 510 die Öffnungen 450 bis 453 auch dann noch wirksam füllen kann, wenn diese klein sind. Bei einigen Ausführungsformen wird die Schicht 510 unter Verwendung eines Atomlagenabscheidungsprozesses (ALD) abgeschieden, der langsam sein mag, aber eine gute Spaltfüllungsleistungsfähigkeit bietet. Bei anderen Ausführungsformen kann die Schicht 510 unter Verwendung eines plasmaunterstützten chemischen Gasphasenabscheidungsprozesses (PECVD) abgeschieden werden.Referring now to FIG 11A until 11C layer 510 is formed to fill openings 450-451 and layer 520 is formed over layer 510. FIG. In some embodiments, layer 510 includes a dielectric material with good gap-filling or pit-filling properties. This is because layer 510 can still effectively fill openings 450-453, even when they are small. In some embodiments, layer 510 is deposited using an atomic layer deposition (ALD) process, which may be slow but provides good gap-filling performance. In other embodiments, layer 510 may be deposited using a plasma enhanced chemical vapor deposition (PECVD) process.

Bei einigen Ausführungsformen kann die Schicht 510 eine einzelne Art von dielektrischem Material wie etwa Siliziumoxid umfassen. Es ist zu beachten, dass die Schicht 510 auch dann, wenn sie eine einzelne Art von dielektrischem Material umfasst, immer noch physikalische Eigenschaften aufweisen kann, die sich von jenen anderer Komponenten, die die gleiche Art von dielektrischem Material umfassen, unterscheiden, da die anderen Komponenten unter Verwendung unterschiedlicher Prozesse gebildet werden können. Zum Beispiel kann bei einigen Ausführungsformen die flache Grabenisolation (STI), wie auch die Schicht 510, Siliziumoxid umfassen. Doch das Siliziumoxid der STI kann durch eine fließfähige chemische Gasphasenabscheidung (FCVD) gebildet werden, die sich von der PECVD oder der ALD, die das Siliziumoxid der Schicht 510 bildet, unterscheidet. Als Ergebnis können das Siliziumoxid der STI und das Siliziumoxid der Schicht 510 unterschiedliche Eigenschaften wie die Dichte oder die Ätzrate aufweisen.In some embodiments, layer 510 may comprise a single type of dielectric material such as silicon oxide. It should be noted that even when layer 510 comprises a single type of dielectric material, it may still have physical properties that differ from those of other components comprising the same type of dielectric material, since the others Components can be formed using different processes. For example, in some embodiments, the shallow trench isolation (STI), like layer 510, may include silicon oxide. However, the silicon oxide of the STI can be formed by a flowable chemical vapor deposition (FCVD), which differs from the PECVD or ALD that forms the silicon oxide of layer 510. As a result, the silicon oxide of the STI and the silicon oxide of layer 510 may have different properties such as density or etch rate.

Bei einigen anderen Ausführungsformen kann die Schicht 510 durch mehrere Prozesse gebildet werden und kann sie mehrere verschiedene Schichten/Materialien enthalten. Zum Beispiel kann die Schicht 510 einen Multistapel-Aufbau mit mehreren übereinander gebildeten Schichten umfassen. Da die Materialzusammensetzung und die Dicke einer jeden der Schichten in dem Multistapel-Aufbau konfigurierbar sind, kann der Wert der gesamten dielektrischen Konstanten (k-Wert) der Schicht 510 spezifisch konfiguriert werden, um die Funktionalität der Schicht 510, die eine elektrische Isolation zwischen benachbarten Gateaufbauten bereitstellen soll, zu optimieren. Bei einigen Ausführungsformen kann die Schicht 510 ein Oxid mit einem niedrigen k-Wert oder Al2O3 enthalten.In some other embodiments, layer 510 may be formed by multiple processes and may include multiple different layers/materials. For example, layer 510 may include a multi-stack structure having multiple layers formed one on top of the other. Because the material composition and thickness of each of the layers in the multi-stack assembly are configurable, the value of the overall dielectric constant (k-value) of layer 510 can be specifically configured to enhance the functionality of layer 510 providing electrical isolation between adjacent Gate structures should provide to optimize. In some embodiments, layer 510 may include a low-k oxide or Al 2 O 3 .

Anschließend kann die Schicht 520 unter Verwendung eines Prozesses wie der chemischen Gasphasenabscheidung (CVD), etwa eines plasmaunterstützten CVD-Prozesses (PECVD), über der Schicht 510 abgeschieden werden. Die Schicht 520 kann ein dielektrisches Material enthalten, das sich von dem dielektrischen Material der Schicht 510 unterscheidet. Der Grund dafür ist, dass die Spaltfüllungsleistungsfähigkeit für die Schicht 520 nicht von Belang, da die Öffnungen 450 bis 453 bereits durch die Schicht 510 gefüllt wurden. Der Zweck der Schicht 520 ist die Bereitstellung einer flachen oder glatten oberen Fläche. Daher kann die Schicht 520 ein billigeres Material sein, und kann ihre Abscheidung unter Verwendung eines Prozesses durchgeführt werden, der nicht so teuer oder zeitaufwändig wie der zur Bildung der Schicht 510 verwendete ALD-Prozess ist. Bei einigen Ausführungsformen kann die Schicht 510 Si02, SiON, SiOCN, SiCN, SiN, oder Kombinationen davon enthalten, und kann die Schicht 520 Si02, SiC, oder Kombinationen davon enthalten.Layer 520 may then be deposited over layer 510 using a process such as chemical vapor deposition (CVD), such as a plasma enhanced chemical vapor deposition (PECVD) process. Layer 520 may include a dielectric material that differs from the dielectric material of layer 510 . This is because gap-filling performance for layer 520 is not a concern since openings 450-453 have already been filled by layer 510. FIG. The purpose of layer 520 is to provide a flat or smooth top surface. Therefore, layer 520 may be a cheaper material and its deposition may be performed using a process that is not as expensive or time consuming as the ALD process used to form layer 510. In some embodiments, layer 510 may include SiO 2 , SiON, SiOCN, SiCN, SiN, or combinations thereof, and layer 520 may include SiO 2 , SiC, or combinations thereof.

Es ist zu beachten, dass die Abscheidung (z.B. ALD) der Schicht 510 bei einigen Ausführungsformen wie bei der in 11A bis 11C gezeigten Ausführungsform eine darin gebildete Naht 530 zurücklassen kann. Die Naht 530 erstreckt sich senkrecht wenigstens zum Teil durch die früheren Öffnungen 452 bis 453. Bei einigen Ausführungsformen wird die Naht 530 durch die anschließend abgeschiedene Schicht 520 gefüllt (oder wenigstens teilweise gefüllt). Bei anderen Ausführungsformen enthält die Naht 530 einen oder mehr durch die Schichten 510 und 520 eingeschlossene Luftspalte. Mit anderen Worten füllt die Schicht 520 die Naht 530 nicht, wodurch Luft im Inneren der Naht 530 eingeschlossen zurückgelassen wird. Da Luft eine niedrige dielektrische Konstante aufweist, könnte das Vorhandensein der mit Luftspalten gefüllten Naht 530 die dielektrischen Low-k-Eigenschaften des Isolationsaufbaus, der die Öffnungen 452 bis 453 füllt, verbessert.It should be noted that in some embodiments the deposition (e.g. ALD) of layer 510 is as in FIG 11A until 11C embodiment shown may leave a seam 530 formed therein. The seam 530 extends perpendicularly at least partially through the prior openings 452-453. In some embodiments, the seam 530 is filled (or at least partially filled) by the subsequently deposited layer 520. FIG. In other embodiments, seam 530 includes one or more air gaps enclosed by layers 510 and 520. In other words, layer 520 does not fill seam 530 , leaving air trapped inside seam 530 . Since air has a low dielectric constant, the presence of the air gap filled seam 530 could improve the low-k dielectric properties of the insulation structure filling the openings 452-453.

Unter nun erfolgender Bezugnahme auf 12A bis 12C wird ein Polierprozess durchgeführt, um die Teile der Schichten 510 und 520, die außerhalb der Öffnungen 450 bis 453 gebildet wurden, zu beseitigen und die obere Fläche des Teils der Schicht 510, der im Inneren der Öffnungen 450 bis 453 gebildet wurde, zu planarisieren. Die verbleibenden Teile der Schicht 510 bilden den oben besprochenen Isolationsaufbau 300. Der Isolationsaufbau 300 kann als „Geschnittenes-metallisches-Gate‟(CMG)-Aufbauten bezeichnet werden, da diese eine elektrische Isolation zwischen benachbarten metallischen Gates mit einem hohen k-Wert bereitstellen.Referring now to FIG 12A until 12C For example, a polishing process is performed to eliminate the portions of layers 510 and 520 formed outside openings 450-453 and to planarize the top surface of the portion of layer 510 formed inside openings 450-453. The remaining portions of layer 510 form the isolation structure 300 discussed above. The isolation structure 300 may be referred to as "Cut Metallic Gate" (CMG) structures since these provide electrical isolation between adjacent high-k metallic gates.

Bei Ausführungsformen, bei denen die Naht 530 gebildet wird, kann der Isolationsaufbau 300 ebenfalls die Naht 530 enthalten, die wie oben besprochen Luftspalte und/oder Teile der Schicht 520 enthalten kann. Die hierein beschriebenen Isolationsaufbauten 300 stellen nicht nur eine elektrische Isolation zwischen den Gateaufbauten 200 bereit, sondern verringern auch die Wahrscheinlichkeit, dass Source/Drain-Bereiche durch den Ätzprozess 500, der zur Bildung der Isolationsaufbauten 300 verwendet wird, beschädigt wird (oder verringern die nachteiligen Auswirkungen der Beschädigung).In embodiments where seam 530 is formed, insulation assembly 300 may also include seam 530, which may include air gaps and/or portions of layer 520 as discussed above. The isolation structures 300 described herein not only provide electrical isolation between the gate structures 200, but also reduce the likelihood that source/drain regions will be damaged by the etch process 500 used to form the isolation structures 300 (or reduce the adverse effects of damage).

Die verschiedenen Gesichtspunkte der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf 13A bis 15A, 13B bis 15B, 13D bis 15C, und 13D bis 15D, die wirklichkeitsnähere Darstellungen der Vorrichtungen und Prozesse von Ausführungsformen der vorliegenden Erfindung bieten, näher beschrieben. Genauer veranschaulichen 13A bis 15A, 13B bis 15B, und 13C bis 15C verschiedene (an unterschiedlichen Stellen abgenommene) geschnittene Seitenansichten der oben besprochenen FinFET-Vorrichtung 100 in verschiedenen Herstellungsstadien, und veranschaulichen 13D bis 15D Draufsichten auf die FinFET-Vorrichtung 100 in verschiedenen Herstellungsstadien. Aus Gründen der Einheitlichkeit und der Klarheit werden die gleichen Elemente, die in 2 bis 4 und 5A bis 12A, 5B bis 12B, und 5C bis 12C erscheinen, in 13A bis 15A, 13B bis 15B, 13C bis 15C, und 13D bis 15D gleich beschriftet. Es versteht sich, dass die Draufsichten von 13D bis 15D verglichen mit der Draufsicht, die in der oben besprochenen 2 gezeigt ist, um 90 Grad gedreht sind.The various aspects of the present invention are described below with reference to 13A until 15A , 13B until 15B , 13D until 15C , and 13D until 15D , which provide more realistic illustrations of the apparatus and processes of embodiments of the present invention. Illustrate in more detail 13A until 15A , 13B until 15B , and 13C until 15C 12 and 12 illustrate various cross-sectional side views (taken at different locations) of the FinFET device 100 discussed above at various stages of manufacture 13D until 15D Top views of the FinFET device 100 at various stages of manufacture. For the sake of consistency and clarity, the same elements as in 2 until 4 and 5A until 12A , 5B until 12B , and 5C until 12C appear in 13A until 15A , 13B until 15B , 13C until 15C , and 13D until 15D labeled the same. It is understood that the plan views of 13D until 15D compared with the top view, which is discussed in the above 2 shown are rotated 90 degrees.

Wie oben unter Bezugnahme auf 2 besprochen wurde, kann die FinFET-Vorrichtung 100 eine FinFET-Vorrichtung 100A und eine FinFET-Vorrichtung 100B enthalten, die unterschiedliche Arten von Vorrichtungen sind. Zum Beispiel kann die FinFET-Vorrichtung 100A ein PFET sein, und kann die FinFET-Vorrichtung 100B ein NFET sein. Wie in 13A bis 13B und 13D gezeigt ist zwischen dem PFET 100A und dem NFET 100B eine Grenze 600 vorhanden. Bei einigen Ausführungsformen ist der NFET 100B größer als der PFET 100A; zum Beispiel kann der NFET 100B wie in der Draufsicht von 13D gezeigt eine größere Abmessung in der Y-Richtung aufweisen.As above with reference to 2 As discussed above, FinFET device 100 may include FinFET device 100A and FinFET device 100B, which are different types of devices. For example, FinFET device 100A may be a PFET and FinFET device 100B may be an NFET. As in 13A until 13B and 13D a boundary 600 is shown between PFET 100A and NFET 100B. In some embodiments, NFET 100B is larger than PFET 100A; for example, the NFET 100B can be as shown in the plan view of FIG 13D shown have a larger dimension in the Y-direction.

Wie oben unter Bezugnahme auf 2 besprochen wurde, weist die PFET-Vorrichtung 100A mehrere Finnenaufbauten 150A auf, und weist die NFET-Vorrichtung 100B mehrere Finnenaufbauten 150B auf. Gateaufbauten 200 sind ebenfalls sowohl in der PFET-Vorrichtung 100A als auch in der NFET-Vorrichtung 100B gebildet. In diesem Herstellungsstadium sind die Gateaufbauten 200 zusammenhängend und wurden sie noch nicht „geschnitten“. Wie in der Draufsicht von 13D gezeigt erstrecken sich die Finnenaufbauten 150A und 150B jeweils in der X-Richtung, während sich die Gateaufbauten 200 jeweils in der Y-Richtung erstrecken.As above with reference to 2 , PFET device 100A includes multiple fin assemblies 150A, and NFET device 100B includes multiple fin assemblies 150B. Gate structures 200 are also formed in both PFET device 100A and NFET device 100B. At this stage of manufacture, the gate structures 200 are contiguous and have not yet been "cut". As in the top view of 13D As shown, fin structures 150A and 150B each extend in the X-direction, while gate structures 200 each extend in the Y-direction.

Source/Drain-Bereiche 250A und 250B sind ebenfalls jeweils in der PFET-Vorrichtung 100A wie auch in der NFET-Vorrichtung 100B gebildet. Zum Beispiel kann der Source/Drain-Bereich 250A der Source/Drain-Bereich des PFET 100A sein und der Source/Drain-Bereich 250B der Source/Drain-Bereich des NFET 100B sein. In der Draufsicht von 13D sind die Grenzen der Source/Drain-Bereiche 250A und 250B als gestrichelte/unterbrochene Linien dargestellt. Es versteht sich jedoch, dass das geometrische Profil in der Draufsicht der Source/Drain-Bereiche 250A und 250B nicht notwendigerweise den in 13D gezeigten Rechtecken ähneln muss. Zum Beispiel können die geometrischen Profile in der Draufsicht der Source/Drain-Bereiche 250A und 250B gekrümmt/abgerundet sein (z.B. einer Ellipse oder einem Oval ähneln) oder ein etwas unregelmäßiges Draufsichtprofil zeigen.Source/drain regions 250A and 250B are also formed in PFET device 100A as well as in NFET device 100B, respectively. For example, source/drain region 250A may be the source/drain region of PFET 100A and source/drain region 250B may be the source/drain region of NFET 100B. In the top view of 13D the boundaries of the source/drain regions 250A and 250B are shown as dashed/broken lines. However, it should be understood that the top view geometric profile of the source/drain regions 250A and 250B does not necessarily correspond to that shown in FIG 13D must resemble the rectangles shown. For example, the top view geometric profiles of source/drain regions 250A and 250B may be curved/rounded (eg, resemble an ellipse or oval) or exhibit a somewhat irregular top view profile.

Die geschnittenen Seitenansichten von 13A, 13B und 13C werden jeweils durch Abnehmen eines Schnitts der FinFET-Vorrichtung 100 von Punkten A-A', B-B' und C-C' in 13D erhalten. Genauer veranschaulicht 13A, wie auch 13B, einen Schnitt, der entlang der Y-Richtung teilweise sowohl über den PFET 100A als auch den NFET 100B reicht. Doch die Stellen der Punkte A-A' liegen zwischen zwei benachbarten Gateaufbauten 200, weshalb 13A die geschnittenen Seitenansichten von Source/Drain-Bereichen 250A (für den PFET 100A) und Source/Drain-Bereichen 250B (für den NFET 100B) darstellt. Demgegenüber befinden sich die Stellen der Punkte B-B' an einem der Gateaufbauten 200 und stellt 13B daher die geschnittene Seitenansicht eines Teils eines der Gateaufbauten 200 (der über die Grenze 600 zwischen dem PFET 100A und dem NFET 100B reicht) dar. Indessen stellt 13C einen in dem PFET 100A und über mehrere der Gateaufbauten 200 abgenommenen Schnitt dar.The sectioned side views of 13A , 13B and 13C are respectively obtained by taking a section of the FinFET device 100 from points A-A', BB' and CC' in 13D obtain. Illustrated in more detail 13A , as well as 13B , a section that extends partially across both PFET 100A and NFET 100B along the Y-direction. However, the locations of points AA' are between two adjacent gate structures 200, which is why 13A Figure 12 illustrates the cross-sectional side views of source/drain regions 250A (for PFET 100A) and source/drain regions 250B (for NFET 100B). On the other hand, the locations of the points BB' are located on one of the gate structures 200 and 200 13B hence FIG. 12 illustrates the side sectional view of a portion of one of the gate structures 200 (reaching across the boundary 600 between the PFET 100A and the NFET 100B). Meanwhile, FIG 13C 12 is a section taken in the PFET 100A and across several of the gate structures 200.

Wie in 13A gezeigt werden die Finnenaufbauten 150A und 150B in dem PFET 100A und dem NFET 100B jeweils so gebildet, dass sie von dem Substrat 110 senkrecht nach oben ragen. Die Source/Drain-Bereiche 250A und 250B für den PFET 100A und den NFET 100B werden dann jeweils epitaktisch auf den Finnenaufbauten 150A und 150B gezüchtet. Wie oben besprochen ist der Source/Drain-Bereich 250B für den NFET 100B wesentlich größer als der Source/Drain-Bereich 250A für den PFET 100A, und kann er somit für ein versehentliches Ätzen anfällig sein, was ein Problem darstellt, dem sich die vorliegende Offenbarung widmet, indem sie den Isolationsaufbau näher an dem PFET 100A bildet (oben unter Bezugnahme auf 12A und 12C und weiter unten besprochen). Über den Source/Drain-Bereichen 250A und 250B wird eine Schicht 610 gebildet. Bei einigen Ausführungsformen enthält die Schicht 610 ein dielektrisches Material und kann sie als Ätzstoppschicht dienen. Das ILD 170 (oben unter Bezugnahme auf 3 besprochen) wird über den Source/Drain-Bereichen 250A bis 250B und über der Schicht 610 gebildet.As in 13A As shown, the fin structures 150A and 150B in the PFET 100A and the NFET 100B are each formed so as to protrude perpendicularly upward from the substrate 110. FIG. the Source/drain regions 250A and 250B for PFET 100A and NFET 100B are then epitaxially grown on fin assemblies 150A and 150B, respectively. As discussed above, the source/drain region 250B for the NFET 100B is significantly larger than the source/drain region 250A for the PFET 100A and thus can be susceptible to accidental etching, which is a problem addressed by the present invention disclosure by forming the isolation structure closer to the PFET 100A (above with reference to FIG 12A and 12C and discussed below). A layer 610 is formed over the source/drain regions 250A and 250B. In some embodiments, layer 610 includes a dielectric material and may serve as an etch stop layer. The ILD 170 (above with reference to 3 ) is formed over source/drain regions 250A-250B and over layer 610. FIG.

In 13B sind die Finnenaufbauten 150A bis 150B und der Gateaufbau 200 sichtbar, aber die Source/Drain-Bereiche 250A bis 250B, die Schicht 610 und das ILD 170 nicht. Wie in 13B gezeigt umschlingt der Gateaufbau 200 jeden der Finnenaufbauten 150A und 150B teilweise, zum Beispiel um die obere Fläche und einen Teil der Seitenflächen eines jeden der Finnenaufbauten 150A und 150B.In 13B For example, fin structures 150A-150B and gate structure 200 are visible, but source/drain regions 250A-250B, layer 610, and ILD 170 are not. As in 13B As shown, the gate assembly 200 partially wraps around each of the fin assemblies 150A and 150B, for example around the top surface and a portion of the side surfaces of each of the fin assemblies 150A and 150B.

13C zeigt die Gateaufbauten 200, die sich über dem Isolationsaufbau 120 befinden. Die Abstandshalter 390 (oben unter Bezugnahme auf 5A bis 5C besprochen) sind an beiden Seitenwänden eines jeden der Gateaufbauten 200 gebildet. Die Schicht 610 befindet sich zwischen dem ILD 170 und den Abstandshaltern 390. 13C 12 shows the gate structures 200 located over the isolation structure 120. FIG. The spacers 390 (above with reference to 5A until 5C discussed) are formed on both sidewalls of each of the gate structures 200. FIG. Layer 610 is between ILD 170 and spacers 390.

Unter nun erfolgender Bezugnahme auf 14A bis 14D werden Öffnungen 450 (z.B. oben in Verbindung mit 10A bis 10C besprochen) gebildet. Die Öffnungen 450 können auch als Geschnittenes-metallisches-Gate(CMG)-Öffnungen oder -CMG-Gräben bezeichnet werden. Wie in den geschnittenen Seitenansichten von 14A bis 14C gezeigt können die CMG-Öffnungen 450 durch die Hartmaskenschicht 410 (ebenfalls oben in Verbindung mit 10A bis 10C besprochen) definiert werden, und können sie sich durch das ILD 170 und durch die Gateaufbauten 200 senkrecht nach unten erstrecken. Wie in der Draufsicht von 14D gezeigt reichen die CMG-Öffnungen 450 jeweils waagerecht über einen oder mehrere Gateaufbauten 200, und „schneiden“ sie somit die Gateaufbauten 200 „auf‟. Der „geschnittene“ Gateaufbau 200 wird in benachbarte Gateaufbauten 200A und 200B geteilt oder getrennt, wie in 14D gezeigt. ist.Referring now to FIG 14A until 14D are openings 450 (e.g. above in connection with 10A until 10C discussed) formed. The openings 450 may also be referred to as cut metal gate (CMG) openings or CMG trenches. As in the sectional side views of 14A until 14C As shown, the CMG openings 450 can be opened through the hard mask layer 410 (also in connection with FIG 10A until 10C ) and may extend vertically downward through the ILD 170 and through the gate structures 200. FIG. As in the top view of 14D as shown, the CMG openings 450 each extend horizontally across one or more gate assemblies 200, thus "cutting open" the gate assemblies 200. FIG. The "cut" gate structure 200 is divided or separated into adjacent gate structures 200A and 200B, as in FIG 14D shown. is.

Wie oben besprochen werden die CMG-Öffnungen 450 so gebildet, dass sie näher an der FinFET-Vorrichtung liegen, die den kleineren Source/Drain-Bereich aufweist, um ein versehentliches Ätzen des Source/Drain-Bereichs zu verhindern. Alternativ können die CMG-Öffnungen 450 so gebildet werden, dass sie näher an der FinFET-Vorrichtung liegen, die die größere Ätzbeständigkeit aufweist, so dass jedwedes versehentliche Ätzen an dem Source/Drain-Bereich keine bedeutende Beschädigung an dem Source-Drain-Bereich verursachen wird. Bei der Ausführungsform, die in 14A bis 14D gezeigt ist, werden die CMG-Öffnungen 450 aufgrund des geringeren Volumens des Source/Drain-Bereichs 250A und/oder der stärkeren Ätzbeständigkeit des Source/Drain-Bereichs 250A (im Vergleich zu dem Source/Drain-Bereich 250B) so gebildet, dass sie näher an dem PFET 100A als an dem NFET 100B liegen. Dies ist in 14A, 14B und 14D gezeigt, da der Abstand 350A deutlich kleiner als der Abstand 350B ist, und der Abstand 360A deutlich kleiner als der Abstand 360B ist.As discussed above, the CMG openings 450 are formed to be closer to the FinFET device having the smaller source/drain area to prevent accidental etching of the source/drain area. Alternatively, the CMG openings 450 may be formed to be closer to the FinFET device having the greater etch resistance such that any accidental etch to the source/drain region does not cause significant damage to the source/drain region will. In the embodiment shown in 14A until 14D As shown, due to the smaller volume of the source/drain region 250A and/or the higher etch resistance of the source/drain region 250A (compared to the source/drain region 250B), the CMG openings 450 are formed such that they closer to PFET 100A than NFET 100B. this is in 14A , 14B and 14D is shown because distance 350A is significantly less than distance 350B, and distance 360A is significantly less than distance 360B.

Wie oben in Verbindung mit 2 bis 4 besprochen sind der Abstand 350A und der Abstand 360A die Abstände zwischen der CMG-Öffnung 450 und dem nächstgelegenen Finnenaufbau 150A des PFET 100A, und sind die Abstände 350B und 360B die Abstände zwischen der CMG-Öffnung 450 und dem nächstgelegenen Finnenaufbau 150B des NFET 100B. Die Abstände 350A bis 350B werden von Stellen der CMG-Öffnung 450, die den Gateaufbau 200 nicht überlagern, gemessen, während die Abstände 360A bis 360B von Stellen der CMG-Öffnung 450, die den Gateaufbau 200 überlagern, gemessen werden.As above in connection with 2 until 4 discussed, distance 350A and distance 360A are the distances between the CMG opening 450 and the closest fin structure 150A of the PFET 100A, and distances 350B and 360B are the distances between the CMG opening 450 and the closest fin structure 150B of the NFET 100B. Distances 350A-350B are measured from locations of CMG opening 450 that do not overlay gate structure 200, while distances 360A-360B are measured from locations of CMG opening 450 that overlay gate structure 200. FIG.

Ein Grund, warum die Abstände 350A und 360B nicht gleich sind (oder warum die Abstände 350B und 360B nicht gleich sind), ist, dass die CMG-Öffnung 450 kein perfektes Rechteck ist. Zum Beispiel kann die CMG-Öffnung 450 wie in 14D gezeigt ein Draufsichtprofil aufweisen, das einer Hantel (oder einem Knochen) ähnlich ist., so dass ihre Endbereiche seitlich weiter vorstehen, als ihr Mittelbereich. Da der Abschnitt der CMG-Öffnung 450 dort, wo der Abstand 350A gemessen wird, „dicker“ ist, ist der Abstand 350A kleiner als der Abstand 360A. Die hantelartige Form der CMG-Öffnung 450 wird auch durch den Umstand verdeutlicht, dass die Abmessung 310 größer als die Abmessung 320 ist (in 14A bis 14B und 14D gezeigt). Wie oben in Verbindung mit 2 bis 4 besprochen ist die Abmessung 310 die Abmessung der CMG-Öffnung 450 an ihrem Endbereich (der den Gateaufbau 200 nicht überlagert), und ist die Abmessung 320 jene Abmessung der CMG-Öffnung 450, die näher an ihrer Mitte liegt (den Gateaufbau 200 überlagert), wobei beide Abmessungen 310 und 320 in der Y-Richtung gemessen werden.One reason distances 350A and 360B are not equal (or why distances 350B and 360B are not equal) is that CMG aperture 450 is not a perfect rectangle. For example, the CMG opening 450 as in 14D are shown to have a top view profile resembling a dumbbell (or bone). such that their end portions project laterally further than their central portion. Since the portion of CMG opening 450 where distance 350A is measured is “thicker”, distance 350A is less than distance 360A. The dumbbell-like shape of CMG orifice 450 is also illustrated by the fact that dimension 310 is larger than dimension 320 (in 14A until 14B and 14D shown). As above in connection with 2 until 4 discussed, dimension 310 is the dimension of the CMG opening 450 at its end region (not overlying the gate structure 200), and dimension 320 is the dimension of the CMG opening 450 closer to its center (overlying the gate structure 200), both dimensions 310 and 320 being measured in the Y-direction.

Es versteht sich dass das Draufsichtprofil der CMG-Öffnung 450 mit der Ätzrezeptur, die zur Bildung der CMG-Öffnung 450 verwendet wird, in eine Beziehung gebracht werden kann. Bei einigen alternativen Ausführungsformen kann das Draufsichtprofil der CMG-Öffnung 450 einer Ellipse ähneln, so dass die Abmessung 310 kleiner als die Abmessung 320 sein kann und der Abstand 350A größer als der Abstand 360A sein kann.It will be appreciated that the plan view profile of the CMG opening 450 can be correlated to the etch recipe used to form the CMG opening 450 . In some alternative embodiments, the top view profile of CMG aperture 450 may resemble an ellipse, such that dimension 310 may be less than dimension 320 and distance 350A may be greater than distance 360A.

Die CMG-Öffnung 450 kann so gebildet werden, dass sie an unterschiedlichen Stellen unterschiedliche Tiefen aufweist. Zum Beispiel kann die CMG-Öffnung 450 wie in 14C gezeigt eine Tiefe 710, eine Tiefe 720 und eine Tiefe 730 aufweisen, die sich voneinander unterscheiden. Die Tiefe 710 kann einer Stelle des ILD 170 entsprechen, die Tiefe 720 kann einer Stelle, an der sich der weggeätzte Gateaufbau 200 befand (bevor der Ätzprozess durchgeführt wurde, um die CMG-Öffnung 450 zu bilden) entsprechen, und die Tiefe 730 kann einer Stelle der Abstandshalter (z.B. der Abstandshalter 390) und der Ätzstoppschicht (z.B. der Schicht 610), die zusammen mit dem Gateaufbau 200 ebenfalls weggeätzt werden, entsprechen.The CMG opening 450 can be formed to have different depths at different locations. For example, the CMG opening 450 as in 14C are shown having a depth 710, a depth 720, and a depth 730 that differ from each other. Depth 710 may correspond to a location of ILD 170, depth 720 may correspond to a location where etched away gate structure 200 was (before the etch process was performed to form CMG opening 450), and depth 730 may correspond to one The location of the spacers (eg, spacer 390) and the etch stop layer (eg, layer 610) that are also etched away along with the gate structure 200 correspond.

Als Ergebnis der verschiedenen Materialzusammensetzungen des ILD 170, des Gateaufbaus 200, und der Abstandshalter 390 (und/oder der Ätzstoppschicht 610) können diese unterschiedliche Ätzraten in Bezug auf den zur Bildung der CMG-Öffnung 450 verwendeten Ätzprozess aufweisen. Da der Ätzprozess darauf abgestimmt ist, den Gateaufbau 200 „aufzuschneiden“, kann der Gateaufbau 200 eine höhere Ätzrate als die anderen Materialien aufweisen. Folglich kann die Tiefe 720, die der Stelle des Gateaufbaus 200 entspricht, unter den Tiefen 710, 720 und 730 am größten (tiefsten) sein. Die Ätzraten des ILD 170 und der Abstandshalter 390 (und/oder der Ätzstoppschicht 610) sind geringer als jene des Gateaufbaus 200, weshalb die Tiefen 710 und 730 geringer als die Tiefe 720 sind. Doch Abhängig von der Beladung kann die Ätzrate der Abstandshalter 390 (und/oder der Ätzstoppschicht 610) größer oder geringer als die Ätzrate des ILD 170 sein. Somit kann die Tiefe 730 bei einigen Ausführungsformen (wie der veranschaulichten Ausführungsform) geringer als die Tiefe 710 sein, während die Tiefe 730 bei anderen Ausführungsformen größer als die Tiefe 710 sein kann.As a result of the different material compositions of the ILD 170, the gate structure 200, and the spacers 390 (and/or the etch stop layer 610), they may have different etch rates with respect to the etch process used to form the CMG opening 450. FIG. Because the etch process is designed to “cut open” the gate structure 200, the gate structure 200 may have a higher etch rate than the other materials. Consequently, depth 720, which corresponds to the location of gate structure 200, may be the greatest (deepest) among depths 710, 720, and 730. FIG. The etch rates of ILD 170 and spacer 390 (and/or etch stop layer 610) are less than those of gate structure 200, therefore depths 710 and 730 are less than depth 720. FIG. However, the etch rate of the spacers 390 (and/or the etch stop layer 610) may be greater or less than the etch rate of the ILD 170 depending on the loading. Thus, depth 730 may be less than depth 710 in some embodiments (such as the illustrated embodiment), while depth 730 may be greater than depth 710 in other embodiments.

Es versteht sich auch, dass die CMG-Öffnungen 450 untereinander nicht die gleichen waagerechten und/oder Querabmessungen aufzuweisen brauchen. Bei einigen Ausführungsformen können einige der Gateaufbauten zu IC-Gestaltungszwecken so ausgebildet werden, dass sie eine größere Gatelänge Lg (oben in Verbindung mit 1 besprochen, wobei Lg in der X-Richtung gemessen wird) als der Rest der Gateaufbauten 200 aufweist. Der Gateaufbau 200 mit der größeren Gatelänge ist schwieriger zu schneiden/ätzen, weshalb die entsprechende CMG-Öffnung 450 so ausgebildet wird, dass sie größere Querabmessungen (d.h., in der X-Richtung und der Y-Richtung) aufweist, um das Ätzen des Gateaufbaus 200 mit der größeren Gatelänge leichter zu gestalten. Somit können die CMG-Öffnungen 450 voneinander verschiedene Abmessungen 310 (oder 320) aufweisen. Zudem können die verschiedenen Querabmessungen für die CMG-Öffnungen 450 auch zu unterschiedlichen Ätztiefen führen; zum Beispiel kann eine CMG-Öffnung mit den größeren Querabmessungen zu einer tieferen Ätztiefe führen. Folglich können die CM-Öffnungen 450, die der größeren Gatelänge entsprechen, auch die tieferen Tiefen 710, 720 oder 730 aufweisen.It is also understood that the CMG openings 450 need not have the same horizontal and/or transverse dimensions as one another. In some embodiments, for IC design purposes, some of the gate structures can be formed to have a longer gate length Lg (above in connection with 1 discussed, where Lg is measured in the X-direction) than the rest of the gate structures 200 has. The gate structure 200 with the longer gate length is more difficult to cut/etch, so the corresponding CMG opening 450 is formed to have larger transverse dimensions (ie, in the X-direction and the Y-direction) in order to etch the gate structure 200 easier to design with the larger gate length. Thus, the CMG openings 450 may have different dimensions 310 (or 320) from each other. Additionally, the different transverse dimensions for the CMG openings 450 may also result in different etch depths; for example, a CMG opening with the larger transverse dimensions can result in a deeper etch depth. Consequently, the CM openings 450 corresponding to the longer gate length may also have the deeper depths 710, 720, or 730.

Unter nun erfolgender Bezugnahme auf 15A bis 15D wird die dielektrische Schicht 510 gebildet, um die CMG-Öffnungen 450 zu füllen, worauf ein Planarisierungsprozess (z.B. ein CMP-Prozess) folgt. Als Ergebnis werden die Isolationsaufbauten 300 gebildet. Die Isolationsaufbauten 300 stellen eine elektrische Isolation zwischen benachbarten Gateaufbauten 200A und 200B bereit, weshalb die Isolationsaufbauten 300 als Geschnittenesmetallisches-Gate(CMG)-Aufbauten bezeichnet werden können. Wie oben besprochen kann der Isolationsaufbau 300 ein einzelnes Material oder ein Multistapelmaterial enthalten. Die gesamte dielektrische Konstante des Isolationsaufbaus 300 kann maßgeschneidert werden, um ihre Funktionalität zu optimieren (z.B. eine elektrische Isolation bereitzustellen). Bei einigen Ausführungsformen kann der Isolationsaufbau 300 auch eine Naht oder einen Leerraum aufweisen, wie etwa die oben in Verbindung mit 12B bis 12C besprochene Naht 530.Referring now to FIG 15A until 15D the dielectric layer 510 is formed to fill the CMG openings 450, followed by a planarization process (eg, a CMP process). As a result, the insulation structures 300 are formed. The isolation structures 300 provide electrical isolation between adjacent gate structures 200A and 200B, therefore the isolation structures 300 may be referred to as chopped metallic gate (CMG) structures. As discussed above, the insulation assembly 300 may include a single material or a multi-stack material. The overall dielectric constant of the isolation assembly 300 can be tailored to optimize its functionality (eg, provide electrical isolation). In some embodiments, the isolation structure 300 may also include a seam or void, such as those described above in connection with FIG 12B until 12C discussed seam 530.

16 ist ein Ablaufdiagramm eines Verfahrens 900 zur Herstellung einer FinFET-Vorrichtung nach verschiedenen Gesichtspunkten der vorliegenden Offenbarung. Das Verfahren 900 beinhaltet einen Schritt 910, bei dem ein Gateaufbaus, der ein Dielektrikum mit einem hohen k-Wert und eine metallische Gateelektrode enthält, über einem ersten Finnenaufbau und einem zweiten Finnenaufbau gebildet wird. Der Gateaufbau wird so gebildet, dass er den ersten Finnenaufbau und den zweiten Finnenaufbau umschlingt. 16 9 is a flow diagram of a method 900 of fabricating a FinFET device according to various aspects of the present disclosure. The method 900 includes a step 910 of forming a gate structure including a high-k dielectric and a metal gate electrode over a first fin structure and a second fin structure. The gate structure is formed to wrap around the first fin structure and the second fin structure.

Das Verfahren 900 beinhaltet einen Schritt 920, bei dem eine Öffnung, die sich senkrecht durch einen Teil des Gateaufbaus erstreckt, geätzt wird. Die Öffnung befindet sich zwischen dem ersten Finnenaufbau und dem zweiten Finnenaufbau, liegt aber näher an dem ersten Finnenaufbau als an dem zweiten Finnenaufbau.The method 900 includes a step 920 in which an opening extending perpendicularly through a portion of the gate structure is etched. The opening is between the first fin structure and the second fin structure, but is closer to the first fin structure than to the second fin structure.

Das Verfahren 900 beinhaltet einen Schritt 930, bei dem die Öffnung mit einem oder mehr dielektrischen Materialien gefüllt wird. Bei einigen Ausführungsformen umfasst das Füllen der Öffnung das wesentliche Füllen der Öffnung mit einer ersten Schicht unter Verwendung eines Atomlagenabscheidungsprozesses, das Bilden einer zweiten Schicht über der ersten Schicht unter Verwendung eines chemischen Gasphasenabscheidungsprozesses, und das Polieren der zweiten Schicht und der ersten Schicht. Bei einigen Ausführungsformen wird das Füllen der Öffnung so durchgeführt, dass in einem Teil der ersten Schicht, die die Öffnung füllt ein Luftspalt eingeschlossen wird.The method 900 includes a step 930 of filling the opening with one or more dielectric materials. In some embodiments, filling the opening includes substantially filling the opening with a first layer using an atomic layer deposition process, forming a second layer over the first layer using a chemical vapor deposition process, and polishing the second layer and the first layer. In some embodiments, the filling of the opening is performed such that an air gap is trapped in a portion of the first layer that fills the opening.

Es versteht sich, dass vor, während oder nach den oben besprochenen Schritten 910 bis 930 zusätzliche Schritte durchgeführt werden können, um die Herstellung der Halbleitervorrichtung abzuschließen. Zum Beispiel beinhaltet das Verfahren 900 einen Schritt, bei dem vor dem Bilden des Gateaufbaus ein erster Source/Drain-Aufbau eptitaktisch auf dem ersten Finnenaufbau gezüchtet wird, und ein zweiter Source/Drain-Aufbau epitaktisch auf dem zweiten Finnenaufbau gezüchtet wird. Der erste Source/Drain-Aufbau wird so gezüchtet, dass er eine geringere Größe als der zweite Source/Drain-Aufbau aufweist, oder dass er dem Ätzen gegenüber beständiger als der zweite Source/Drain-Aufbau ist. Es können andere Schritte durchgeführt werden, die aber hier aus Gründen der Einfachheit nicht ausführlich besprochen werden.It is understood that additional steps may be performed before, during, or after steps 910-930 discussed above to complete the fabrication of the semiconductor device. For example, the method 900 includes a step of epitaxially growing a first source/drain structure on the first fin structure and epitaxially growing a second source/drain structure on the second fin structure prior to forming the gate structure. The first source/drain structure is grown to be smaller in size than the second source/drain structure or to be more resistant to etching than the second source/drain structure. Other steps can be performed, but will not be discussed in detail here for the sake of simplicity.

Auf Basis der obigen Besprechungen ist ersichtlich, dass die vorliegende Erfindung Vorteile gegenüber herkömmlichen FinFET-Vorrichtungen und ihrer Herstellung bietet. Es versteht sich jedoch, dass andere Ausführungsformen zusätzliche Vorteile bieten können und hier nicht notwendigerweise alle Vorteile offenbart sind. Ein Vorteil ist, dass die vorliegende Erfindung durch das derartige Bilden des Isolationsaufbaus (z.B. des oben besprochenen Isolationsaufbaus 300), dass er näher an der FinFET-Vorrichtung mit dem kleineren Source/Drain-Bereich liegt, die Gefahr, dass die Source/Drain-Bereiche während der Bildung des Isolationsaufbaus versehentlich und unbeabsichtigt geätzt werden, verringern kann. Ein anderer Vorteil ist, dass die vorliegende Offenbarung durch das derartige Bilden des Isolationsaufbaus (z.B. des oben besprochenen Isolationsaufbaus 300), dass er näher an der FinFET-Vorrichtung mit der stärkeren Ätzbeständigkeit liegt, die mögliche Beschädigung, die durch das versehentliche Ätzen verursacht wird, verringern kann. Selbst wenn der Source/Drain-Bereich (mit der stärkeren Ätzbeständigkeit) zum Beispiel irgendwie versehentlich den Ätzchemikalien (z.B. Ätzgasen), die bei der Bildung des Isolationsaufbaus verwendet werden, ausgesetzt wird, bedeutet die stärkere Ätzbeständigkeit des Source/Drain-Bereichs, dass eine geringere Beschädigung auftreten wird. Andere Vorteile beinhalten die Kompatibilität mit bestehenden Herstellungsprozessabläufen usw.Based on the above discussions, it can be seen that the present invention offers advantages over conventional FinFET devices and their fabrication. However, it should be understood that other embodiments may provide additional benefits and not all benefits are necessarily disclosed herein. One benefit is that by forming the isolation structure (e.g., isolation structure 300 discussed above) to be closer to the FinFET device with the smaller source/drain area, the present invention reduces the risk that the source/drain Areas accidentally and unintentionally etched during the formation of the insulation structure can be reduced. Another advantage is that by forming the isolation structure (e.g., the isolation structure 300 discussed above) so that it is closer to the FinFET device with stronger etch resistance, the present disclosure reduces the potential damage caused by the accidental etch. can decrease. For example, even if the source/drain region (with stronger etch resistance) is somehow inadvertently exposed to the etch chemistries (e.g., etch gases) used in the formation of the isolation structure, the stronger etch resistance of the source/drain region means that a less damage will occur. Other benefits include compatibility with existing manufacturing process flows, etc.

Ein Gesichtspunkt der vorliegenden Erfindung umfasst eine Halbleitervorrichtung. Eine erste FinFET-Vorrichtung weist mehrere erste Finnenaufbauten auf, die sich in einer Draufsicht jeweils in einer ersten Richtung erstrecken. Eine zweite FinFET-Vorrichtung weist mehrere zweite Finnenaufbauten auf, die sich in der Draufsicht jeweils in der ersten Richtung erstrecken. Die erste FinFET-Vorrichtung und die zweite FinFET-Vorrichtung sind unterschiedliche Arten von FinFET-Vorrichtungen. Mehrere Gateaufbauten erstrecken sich in der Draufsicht jeweils in einer zweiten Richtung. Die zweite Richtung unterscheidet sich von der ersten Richtung. Ein jeder der Gateaufbauten umschlingt die ersten Finnenaufbauten und die zweiten Finnenaufbauten teilweise. Zwischen der ersten FinFET-Vorrichtung und der zweiten FinFET-Vorrichtung ist ein dielektrischer Aufbau angeordnet, wobei der dielektrische Aufbau jeden der Gateaufbauten in ein erstes Segment für die erste FinFET-Vorrichtung und ein zweites Segment für die zweite FinFET-Vorrichtung schneidet. Der dielektrische Aufbau befindet sich näher an den ersten Finnenaufbauten als an den zweiten Finnenaufbauten, um im Vergleich zu einer Positionierung des dielektrischen Aufbaus in der Mitte zwischen den ersten Finnenaufbauten und den zweiten Finnenaufbauten eine Wahrscheinlichkeit oder eine Schädlichkeit eines aufgrund von Ausrichtungs- oder Überlagerungsproblemen versehentlichen Ätzens von Source/Drain-Aufbauten auf den Finnenaufbauten bei der Bildung einer Öffnung für den dielektrischen Aufbau zu verringern.One aspect of the present invention includes a semiconductor device. A first FinFET device includes a plurality of first fin structures each extending in a first direction in a plan view. A second FinFET device has a plurality of second fin structures each extending in the first direction in plan view. The first FinFET device and the second FinFET device are different types of FinFET devices. A plurality of gate structures each extend in a second direction in plan view. The second direction is different from the first direction. Each of the gate structures partially wraps around the first fin structures and the second fin structures. A dielectric structure is disposed between the first FinFET device and the second FinFET device, with the dielectric structure intersecting each of the gate structures into a first segment for the first FinFET device and a second segment for the second FinFET device. The dielectric structure is closer to the first fin structures than to the second fin structures to reduce the likelihood or harm of accidental etching due to alignment or overlay problems compared to positioning the dielectric structure midway between the first fin structures and the second fin structures of source/drain structures on the fin structures in forming an opening for the dielectric structure.

Ein Gesichtspunkt der vorliegenden Erfindung umfasst eine Halbleitervorrichtung. Eine erste Finne ragt aus einem dielektrischen Material nach oben. Die erste Finne erstreckt sich in einer Draufsicht in einer ersten Richtung. Ein erstes Gate umschlingt die erste Finne teilweise. Das erste Gate erstreckt sich in der Draufsicht in einer zu der ersten Richtung orthogonalen zweiten Richtung. Eine zweite Finne ragt aus dem dielektrischen Material nach oben. Die zweite Finne erstreckt sich in der Draufsicht in der ersten Richtung. Ein zweites Gate umschlingt die zweite Finne teilweise. Das zweite Gate erstreckt sich in der zweiten Richtung. Ein Isolationsaufbau befindet sich über dem dielektrischen Material und zwischen der ersten Finne und der zweiten Finne. Der Isolationsaufbau erstreckt sich in der Draufsicht in der ersten Richtung. Eine erste Seitenwand des Isolationsaufbaus grenzt an eine erste Seitenwand des ersten Gates. Eine zweite Seitenwand des Isolationsaufbaus grenzt an eine zweite Seitenwand des zweiten Gates. Zwischen der ersten Finne und der ersten Seitenwand des Isolationsaufbaus ist eine erste Beabstandung vorhanden. Zwischen der zweiten Finne und der zweiten Seitenwand des Isolationsaufbaus ist eine zweite Beabstandung vorhanden. Die erste Beabstandung ist der zweiten Beabstandung nicht gleich, um im Vergleich zu einer Positionierung des Isolationsaufbaus in der Mitte zwischen der ersten Finne und der zweiten Finne eine Wahrscheinlichkeit oder eine Schädlichkeit eines aufgrund von Ausrichtungs- oder Überlagerungsproblemen versehentlichen Ätzens von Source/Drain-Aufbauten auf den Finnen bei der Bildung einer Öffnung für den Isolationsaufbau zu verringern.One aspect of the present invention includes a semiconductor device. A first fin protrudes from a dielectric material. The first fin extends in a first direction in a plan view. A first gate partially wraps around the first fin. The first gate extends in a second direction orthogonal to the first direction in plan view. A second fin rises up from the dielectric material. The second fin extends in the first direction in plan view. A second gate partially wraps around the second fin. The second gate extends in the second direction. An insulating structure is over the dielectric material and between the first fin and the second fin. The insulating structure extends in the first direction in plan view. A first sidewall of the isolation structure abuts a first sidewall of the first gate. A second sidewall of the isolation structure abuts a second sidewall of the second gate. A first spacing exists between the first fin and the first sidewall of the isolation assembly. between There is a second spacing between the second fin and the second sidewall of the isolation assembly. The first spacing is not equal to the second spacing in order to have a likelihood or deleteriousness of inadvertently etching source/drain structures due to alignment or overlay issues compared to positioning the isolation structure midway between the first fin and the second fin to reduce the fin in forming an opening for the insulation structure.

Ein anderer Gesichtspunkt der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung. Über einem ersten Finnenaufbau und einem zweiten Finnenaufbau wird ein Gateaufbau gebildet. Der Gateaufbau enthält ein Gatedielektrikum mit einem hohen k-Wert und eine metallische Gateelektrode. Der Gateaufbau wird so gebildet, dass er den ersten Finnenaufbau und den zweiten Finnenaufbau umschlingt. Eine Öffnung, die geätzt wird, erstreckt sich senkrecht durch einen Teil des Gateaufbaus. Die Öffnung befindet sich zwischen dem ersten Finnenaufbau und dem zweiten Finnenaufbau, liegt aber näher an dem ersten Finnenaufbau als an dem zweiten Finnenaufbau, um im Vergleich zu einer Positionierung der Öffnung in der Mitte zwischen dem ersten Finnenaufbau und dem zweiten Finnenaufbau eine Wahrscheinlichkeit oder eine Schädlichkeit eines aufgrund von Ausrichtungs- oder Überlagerungsproblemen versehentlichen Ätzens von Source/Drain-Aufbauten auf den Finnenaufbauten zu verringern. Die Öffnung wird mit einem oder mehr dielektrischen Materialien gefüllt.Another aspect of the present invention includes a method of manufacturing a semiconductor device. A gate structure is formed over a first fin structure and a second fin structure. The gate structure includes a high-k gate dielectric and a metallic gate electrode. The gate structure is formed to wrap around the first fin structure and the second fin structure. An opening that is etched extends perpendicularly through a portion of the gate structure. The opening is between the first fin structure and the second fin structure, but is closer to the first fin structure than to the second fin structure in order to have a probability or a detriment compared to positioning the opening midway between the first fin structure and the second fin structure to reduce inadvertent etching of source/drain structures on the fin structures due to alignment or overlay problems. The opening is filled with one or more dielectric materials.

Claims (20)

Halbleitervorrichtung (100), umfassend: eine erste FinFET-Vorrichtung (100B, 100A) die mehrere erste Finnenaufbauten (150B, 150A) aufweist, die sich in einer Draufsicht jeweils in einer ersten Richtung erstrecken; eine zweite FinFET-Vorrichtung (100A, 100B), die mehrere zweite Finnenaufbauten (150A, 150B) aufweist, die sich in der Draufsicht jeweils in der ersten Richtung erstrecken, wobei die erste FinFET-Vorrichtung (100B, 100A) und die zweite FinFET-Vorrichtung (100A, 100B) unterschiedliche Arten von FinFET-Vorrichtungen (100A, 100B) sind; mehrere Gateaufbauten (200), die sich in der Draufsicht jeweils in einer zweiten Richtung erstrecken, wobei sich die zweite Richtung von der ersten Richtung unterscheidet, wobei jeder der Gateaufbauten (200) die ersten Finnenaufbauten (150B, 150A) und die zweiten Finnenaufbauten (150A, 150B) teilweise umschlingt; und einen dielektrischen Aufbau (300), der zwischen der ersten FinFET-Vorrichtung (100B, 100A) und der zweiten FinFET-Vorrichtung (100A, 100B) angeordnet ist, wobei der dielektrische Aufbau (300) jeden der Gateaufbauten (200) in ein erstes Segment (200B, 200A) für die erste FinFET-Vorrichtung (100B, 100A) und ein zweites Segment (200A, 200B) für die zweite FinFET-Vorrichtung (100A, 100B) schneidet, und wobei sich der dielektrische Aufbau (300) näher an den ersten Finnenaufbauten (150B, 150A) als an den zweiten Finnenaufbauten (150A, 150B) befindet, um im Vergleich zu einer Positionierung des dielektrischen Aufbaus (300) in der Mitte zwischen den ersten Finnenaufbauten (150B, 150A) und den zweiten Finnenaufbauten (150A, 150B) eine Wahrscheinlichkeit oder eine Schädlichkeit eines aufgrund von Ausrichtungs- oder Überlagerungsproblemen versehentlichen Ätzens von Source/Drain-Aufbauten (250B, 250A) auf den Finnenaufbauten (150B, 150A) bei der Bildung einer Öffnung (450-453) für den dielektrischen Aufbau (300) zu verringern.A semiconductor device (100) comprising: a first FinFET device (100B, 100A) having a plurality of first fin assemblies (150B, 150A) each extending in a first direction in a plan view; a second FinFET device (100A, 100B) having a plurality of second fin structures (150A, 150B) each extending in the first direction in plan view, the first FinFET device (100B, 100A) and the second FinFET device (100A, 100B) are different types of FinFET devices (100A, 100B); a plurality of gate structures (200) each extending in a second direction in plan view, the second direction being different from the first direction, each of the gate structures (200) having the first fin structures (150B, 150A) and the second fin structures (150A , 150B) partially entwined; and a dielectric structure (300) interposed between the first FinFET device (100B, 100A) and the second FinFET device (100A, 100B), wherein the dielectric structure (300) divides each of the gate structures (200) into a first segment (200B, 200A) for the first FinFET device (100B, 100A) and a second Segment (200A, 200B) for the second FinFET device (100A, 100B) and wherein the dielectric structure (300) is closer to the first fin structures (150B, 150A) than to the second fin structures (150A, 150B), to reduce a likelihood or deleteriousness of accidental source/source etching due to alignment or overlay problems compared to positioning the dielectric assembly (300) midway between the first fin assemblies (150B, 150A) and the second fin assemblies (150A, 150B). reducing drain structures (250B, 250A) on the fin structures (150B, 150A) in forming an opening (450-453) for the dielectric structure (300). Halbleitervorrichtung (100) nach Anspruch 1, wobei eine aus der ersten FinFET-Vorrichtung (100B, 100A) und der zweiten FinFET-Vorrichtung (100A, 100B) einen NFET (100B) aufweist; und eine andere aus der ersten FinFET-Vorrichtung (100B, 100A) und der zweiten FinFET-Vorrichtung (100A, 100B) einen PFET (100A) aufweist.Semiconductor device (100) according to claim 1 wherein one of the first FinFET device (100B, 100A) and the second FinFET device (100A, 100B) comprises an NFET (100B); and another of the first FinFET device (100B, 100A) and the second FinFET device (100A, 100B) comprises a PFET (100A). Halbleitervorrichtung (100) nach Anspruch 1 oder 2, wobei der dielektrische Aufbau (300) um einen ersten Abstand von den ersten Finnenaufbauten (150B, 150A) beabstandet ist; der dielektrische Aufbau (300) um einen zweiten Abstand von den zweiten Finnenaufbauten (150A, 150B) beabstandet ist; und ein Unterschied zwischen dem zweiten Abstand und dem ersten Abstand in einem Bereich zwischen etwa 2 Nanometer und etwa 30 Nanometer liegt.Semiconductor device (100) according to claim 1 or 2 wherein the dielectric structure (300) is spaced a first distance from the first fin structures (150B, 150A); the dielectric structure (300) is spaced a second distance from the second fin structures (150A, 150B); and a difference between the second distance and the first distance is in a range between about 2 nanometers and about 30 nanometers. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei sich der dielektrische Aufbau (300) in der Draufsicht in der ersten Richtung erstreckt.A semiconductor device (100) according to any preceding claim, wherein said dielectric structure (300) extends in said first direction in plan view. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei sich der dielektrische Aufbau (300) durch wenigstens einige der Gateaufbauten (200) nach unten erstreckt und eine Naht (530) aufweist.A semiconductor device (100) as claimed in any preceding claim, wherein the dielectric structure (300) extends through at least some of the gate structures (200) extends downward and has a seam (530). Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei die Source/Drain-Aufbauten umfassen: einen ersten epitaktischen Aufbau (250B, 250A), der auf jedem der ersten Finnenaufbauten (150B, 150A) gezüchtet ist; und einen zweiten epitaktischen Aufbau (250A, 250B), der auf jedem der zweiten Finnenaufbauten (150A, 150B) gezüchtet ist; wobei der erste epitaktische Aufbau (250B, 250A) kleiner als der zweite epitaktische Aufbau (250A, 250B) ist.The semiconductor device (100) of any preceding claim, wherein the source/drain structures include: a first epitaxial structure (250B, 250A) grown on each of the first fin structures (150B, 150A); and a second epitaxial structure (250A, 250B) grown on each of the second fin structures (150A, 150B); wherein the first epitaxial structure (250B, 250A) is smaller than the second epitaxial structure (250A, 250B). Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei die Source/Drain-Aufbauten umfassen: einen ersten epitaktischen Aufbau (250B, 250A), der auf jedem der ersten Finnenaufbauten (150B, 150A) gezüchtet ist; und einen zweiten epitaktischen Aufbau (250A, 250B), der auf jedem der zweiten Finnenaufbauten (150A, 150B) gezüchtet ist; wobei der erste epitaktische Aufbau (250B, 250A) und der zweite epitaktische Aufbau (250A, 250B) aus unterschiedlichen Materialien bestehen.A semiconductor device (100) according to any one of the preceding claims, wherein the source/drain structures comprise: a first epitaxial structure (250B, 250A) grown on each of the first fin structures (150B, 150A); and a second epitaxial structure (250A, 250B) grown on each of the second fin structures (150A, 150B); wherein the first epitaxial structure (250B, 250A) and the second epitaxial structure (250A, 250B) consist of different materials. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, ferner umfassend einen Luftspalt, der in dem dielektrischen Aufbau (300) angeordnet ist.A semiconductor device (100) according to any one of the preceding claims, further comprising an air gap disposed in the dielectric structure (300). Halbleitervorrichtung (100), umfassend: eine erste Finne (150B, 150A), die aus einem dielektrischen Material (120) nach oben ragt, wobei sich die erste Finne (150B, 150A) in einer Draufsicht in einer ersten Richtung erstreckt; ein erstes Gate (200B, 200A), das die erste Finne (150B, 150A) teilweise umschlingt, wobei sich das erste Gate (200B, 200A) in der Draufsicht in einer zu der ersten Richtung orthogonalen zweiten Richtung erstreckt; eine zweite Finne (150A, 150B), die aus dem dielektrischen Material (120) nach oben ragt, wobei sich die zweite Finne (150A, 150B) in der Draufsicht in der ersten Richtung erstreckt; ein zweites Gate (200A, 200B), das die zweite Finne (150A, 150B) teilweise umschlingt, wobei sich das zweite Gate (200A, 200B) in der zweiten Richtung erstreckt; und einen Isolationsaufbau (300), der sich über dem dielektrischen Material (120) und zwischen der ersten Finne (150B, 150A) und der zweiten Finne (150A, 150B) befindet, wobei sich der Isolationsaufbau (300) in der Draufsicht in der ersten Richtung erstreckt; eine erste Seitenwand des Isolationsaufbaus (300) an eine erste Seitenwand des ersten Gates (200B, 200A) grenzt; eine zweite Seitenwand des Isolationsaufbaus (300) an eine zweite Seitenwand des zweiten Gates (60, 200, 200A, 200B) grenzt; zwischen der ersten Finne (150B, 150A) und der ersten Seitenwand des Isolationsaufbaus (300) eine erste Beabstandung vorhanden ist; zwischen der zweiten Finne (150A, 150B) und der zweiten Seitenwand des Isolationsaufbaus (300) eine zweite Beabstandung vorhanden ist; und die erste Beabstandung der zweiten Beabstandung nicht gleich ist, um im Vergleich zu einer Positionierung des Isolationsaufbaus (300) in der Mitte zwischen der ersten Finne (150B, 150A) und der zweiten Finne (150A, 150B) eine Wahrscheinlichkeit oder eine Schädlichkeit eines aufgrund von Ausrichtungs- oder Überlagerungsproblemen versehentlichen Ätzens von Source/Drain-Aufbauten (250B, 250A) auf den Finnen (150B, 150A) bei der Bildung einer Öffnung (450-453) für den Isolationsaufbau (300) zu verringern.A semiconductor device (100) comprising: a first fin (150B, 150A) upstanding from a dielectric material (120), the first fin (150B, 150A) extending in a first direction in a plan view; a first gate (200B, 200A) partially wrapping around the first fin (150B, 150A), the first gate (200B, 200A) extending in a second direction orthogonal to the first direction in plan view; a second fin (150A, 150B) upstanding from the dielectric material (120), the second fin (150A, 150B) extending in the first direction in plan view; a second gate (200A, 200B) partially wrapping around the second fin (150A, 150B), the second gate (200A, 200B) extending in the second direction; and an insulating structure (300) overlying the dielectric material (120) and located between the first fin (150B, 150A) and the second fin (150A, 150B), whereby the insulating structure (300) extends in the first direction in plan view; a first sidewall of the isolation structure (300) abuts a first sidewall of the first gate (200B, 200A); a second sidewall of the isolation structure (300) abuts a second sidewall of the second gate (60, 200, 200A, 200B); there is a first spacing between the first fin (150B, 150A) and the first sidewall of the isolation structure (300); there is a second spacing between the second fin (150A, 150B) and the second sidewall of the isolation structure (300); and the first spacing is not equal to the second spacing to reduce a likelihood or harmfulness of a due to compared to positioning the isolation structure (300) midway between the first fin (150B, 150A) and the second fin (150A, 150B). reduce alignment or overlay problems of inadvertently etching source/drain structures (250B, 250A) on the fins (150B, 150A) when forming an opening (450-453) for the isolation structure (300). Halbleitervorrichtung (100) nach Anspruch 9, wobei die erste Finne (150B, 150A) Teil einer ersten FinFET-Vorrichtung (100B, 100A) ist; und die zweite Finne (150A, 150B) Teil einer zweiten FinFET-Vorrichtung (100A, 100B) ist, die eine andere Art von Vorrichtung 100B) als die erste FinFET-Vorrichtung (100B, 100A) ist.Semiconductor device (100) according to claim 9 wherein the first fin (150B, 150A) is part of a first FinFET device (100B, 100A); and the second fin (150A, 150B) is part of a second FinFET device (100A, 100B) that is a different type of device (100B) than the first FinFET device (100B, 100A). Halbleitervorrichtung (100) nach Anspruch 10, wobei die erste FinFET-Vorrichtung (100B, 100A) ein NFET (100B) ist; und die zweite FinFET-Vorrichtung (100A, 100B) ein PFET (100A) ist.Semiconductor device (100) according to claim 10 , wherein the first FinFET device (100B, 100A) is an NFET (100B); and the second FinFET device (100A, 100B) is a PFET (100A). Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche 9 bis 11, wobei ein Unterschied zwischen der ersten Beabstandung und der zweiten Beabstandung größer als wenigstens 2 Nanometer ist.A semiconductor device (100) according to any one of the preceding claims 9 until 11 , wherein a difference between the first spacing and the second spacing is greater than at least 2 nanometers. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche 9 bis 12, wobei die erste Beabstandung kleiner als die zweite Beabstandung ist, und wobei die Halbleitervorrichtung (100) ferner einen ersten Source/Drain-Aufbau (250B, 250A), der auf der ersten Finne (150B, 150A) gebildet ist; und einen zweiten Source/Drain-Aufbau (250A, 250B), der auf der zweiten Finne (150A, 150B) gebildet ist, umfasst.A semiconductor device (100) according to any one of the preceding claims 9 until 12 wherein the first spacing is smaller than the second spacing, and wherein the semiconductor device (100) further comprises a first source/drain structure (250B, 250A) formed on the first fin (150B, 150A); and a second source/drain structure (250A, 250B) formed on the second fin (150A, 150B). Halbleitervorrichtung (100) nach Anspruch 13, wobei der erste Source/Drain-Aufbau (250B, 250A) kleiner als der zweite Source/Drain-Aufbau (250A, 250B) ist oder aus einem unterschiedlichem Material zu dem zweiten Source/Drain-Aufbau ist.Semiconductor device (100) according to Claim 13 wherein the first source/drain structure (250B, 250A) is smaller than the second source/drain structure (250A, 250B) or is of a different material than the second source/drain structure. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche 9 bis 14, wobei der Isolationsaufbau (300) eine Naht (530) enthält, die wenigstens teilweise mit Luft gefüllt ist.A semiconductor device (100) according to any one of the preceding claims 9 until 14 , wherein the insulation structure (300) includes a seam (530) that is at least partially filled with air. Verfahren, umfassend: Bilden eines Gateaufbaus (200), der ein Gatedielektrikum (210A, 210B) mit einem hohen k-Wert und eine metallische Gateelektrode enthält, über einem ersten Finnenaufbau (150B, 150A) und einem zweiten Finnenaufbau (150A, 150B), wobei der Gateaufbau (200) so gebildet wird, das er den ersten Finnenaufbau (150B, 150A) und den zweiten Finnenaufbau (150A, 150B) umschlingt; Ätzen einer Öffnung (450-453), die sich senkrecht durch einen Teil des Gateaufbaus (200) erstreckt, wobei sich die Öffnung (450-453) zwischen dem ersten Finnenaufbau (150B, 150A) und dem zweiten Finnenaufbau (150A, 150B) befindet, aber näher an dem ersten Finnenaufbau (150B, 150A) als an dem zweiten Finnenaufbau (150A, 150B) liegt, um im Vergleich zu einer Positionierung der Öffnung (450-453) in der Mitte zwischen dem ersten Finnenaufbau (150B, 150A) und dem zweiten Finnenaufbau (150A, 150B) eine Wahrscheinlichkeit oder eine Schädlichkeit eines aufgrund von Ausrichtungs- oder Überlagerungsproblemen versehentlichen Ätzens von Source/Drain-Aufbauten (250B, 250A) auf den Finnenaufbauten (150B, 150A) zu verringern; und Füllen der Öffnung (450-453) mit einem oder mehr dielektrischen Materialien.A method comprising: forming a gate structure (200) including a high-k gate dielectric (210A, 210B) and a metal gate electrode over a first fin structure (150B, 150A) and a second fin structure (150A, 150B), the gate structure (200) being formed to wrap around the first fin structure (150B, 150A) and the second fin structure (150A, 150B); Etching an opening (450-453) extending perpendicularly through a portion of the gate structure (200), the opening (450-453) being between the first fin structure (150B, 150A) and the second fin structure (150A, 150B). , but closer to the first fin assembly (150B, 150A) than to the second fin assembly (150A, 150B) to compare to positioning the opening (450-453) midway between the first fin assembly (150B, 150A) and the second fin structure (150A, 150B) to reduce a likelihood or detriment of inadvertently etching source/drain structures (250B, 250A) on the fin structures (150B, 150A) due to alignment or overlay problems; and filling the opening (450-453) with one or more dielectric materials. Verfahren nach Anspruch 16, umfassend zum Bilden der Source/Drain-Aufbauten ein epitaktisches Züchten eines ersten Source/Drain-Aufbaus (250B, 250A) auf dem ersten Finnenaufbau (150B, 150A) und ein epitaktisches Züchten eines zweiten Source/Drain-Aufbaus (250A, 250B) auf dem zweiten Finnenaufbau (150A, 150B) vor dem Bilden des Gateaufbaus (200).procedure after Claim 16 , comprising epitaxially growing a first source/drain structure (250B, 250A) on the first fin structure (150B, 150A) and epitaxially growing a second source/drain structure (250A, 250B) to form the source/drain structures on the second fin structure (150A, 150B) prior to forming the gate structure (200). Verfahren nach Anspruch 17, wobei der erste Source/Drain-Aufbau (250B, 250A) so gezüchtet wird, dass er eine geringere Größe als der zweite Source/Drain-Aufbau (250A, 250B) aufweist oder dem (200). gegenüber beständiger als der zweite Source/Drain-Aufbau (250A, 250B) ist.procedure after Claim 17 wherein the first source/drain structure (250B, 250A) is grown to have a smaller size than the second source/drain structure (250A, 250B) or the (200). is more resistant than the second source/drain structure (250A, 250B). Verfahren nach einem der vorhergehenden Ansprüche 16 bis 18, wobei das Füllen der Öffnung (450-453) ein wesentliches Füllen der Öffnung (450-453) mit einer ersten Schicht (510) unter Verwendung einer Atomlagenabscheidung; ein Bilden einer zweiten Schicht (520) über der ersten Schicht unter Verwendung einer chemischen Dampfphasenabscheidung; und ein Polieren der zweiten Schicht (520) und der ersten Schicht (510) umfasst.Method according to any of the preceding Claims 16 until 18 wherein filling the opening (450-453) comprises substantially filling the opening (450-453) with a first layer (510) using atomic layer deposition; forming a second layer (520) over the first layer using chemical vapor deposition; and polishing the second layer (520) and the first layer (510). Verfahren nach Anspruch 19, wobei das Füllen der Öffnung (450-453) so durchgeführt wird, dass im Inneren eines Teils der ersten Schicht (510), die die Öffnung (450-453) füllt, ein Luftspalt eingeschlossen wird.procedure after claim 19 wherein the filling of the opening (450-453) is carried out so as to enclose an air gap inside a part of the first layer (510) filling the opening (450-453).
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