DE102018006852A1 - Verfahren, Vorrichtung und System für eine ThunderBolt-basierte Anzeigetopologie für duale Grafiksysteme - Google Patents

Verfahren, Vorrichtung und System für eine ThunderBolt-basierte Anzeigetopologie für duale Grafiksysteme Download PDF

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Kevin Southern
Venkataramani Gopalakrishnan
Jose Meza Arellano
Dmitriy Berchanskiy
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Abstract

Aspekte der Ausführungsformen sind auf eine ThunderBolt- (TBT) -Eingabe/Ausgabe-(E/A) -Steuerungsvorrichtung gerichtet. Die TBT-E/A-Steuerungsvorrichtung kann einen Ausgangsanschluss zum Erhalten einer Verbindung mit einer Anzeigevorrichtung; einen Multiplexer, der mit dem Ausgangsanschluss gekoppelt ist; einen ersten Eingangsanschluss, der mit dem Multiplexer gekoppelt ist; einen zweiten Eingangsanschluss, der mit dem Multiplexer gekoppelt ist; ein Speicherelement zum Speichern von Grafikpräferenzdaten; und TBT-Firmware (FW) aufweisen. Die TBT FW kann eine verbundene Vorrichtung an dem Eingangsanschluss erkennen; einen Grafikprozessor für die verbundene Vorrichtung basierend auf den Grafikpräferenzdaten bestimmen; und die verbundene Vorrichtung logisch mit einem des ersten Eingangsanschlusses oder des zweiten Eingangsanschlusses durch den Multiplexer basierend auf dem bestimmten Grafikprozessor verbinden.

Description

  • HINTERGRUND
  • Umschaltbare Grafikkarten im Hybridmodus oder dynamischen Modus verwenden geteilte gemeinsame Rahmenpuffer, wobei ein Rendern entweder auf externen Grafikkarten (eGFx) oder internen Grafikkarten (iGFx) je nach dem Typ von verbundener Vorrichtung, den Anwendungen und/oder Systemleistungsanforderungen erfolgt. Umschaltbare Grafiklösungen im fixen Modus beruhen auf iGFx oder eGFx basierend auf Systemleistungsänderungen oder Nutzerkonfigurationen und verwenden einen gekennzeichneten Rahmenpuffer für die Anzeige. Umschaltbare Grafiken im fixen Modus können basierend auf Anwendungsvoraussetzungen oder der verbundenen Vorrichtung umschalten.
  • Figurenliste
    • 1 veranschaulicht eine Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Multicore-Prozessor aufweist.
    • 2 ist ein schematisches Diagramm einer beispielhaften ThunderBolt-Steuerung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3 ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 4 ist ein Swimlane-Diagramm, das Operationssequenzen für ein ThunderBolt-unterstütztes Grafikumschalten unter Verwendung einer Hilfsunterbrechung gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 5 ist ein Swimlane-Diagramm, das Operationssequenzen für ein ThunderBolt-unterstütztes Grafikumschalten mit einer Stromversorgungssubsystemanbieterkennung (Power Delivery Subsystem Vendor Identifier, PD SVID) gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 6A ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts, das mehrere Typ-C-Anschlüsse verwendet, gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 6B ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts, das ThunderBolt-gesteuerte Retimer verwendet, gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 6C ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts, das mehrere ThunderBolt-Steuerungen verwendet, gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 7 ist ein beispielhaftes Prozessflussdiagramm zur Verwendung einer ThunderBolt-Steuerung zum Umschalten zwischen interner und externer Grafik gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist ein weiteres beispielhaftes Prozessflussdiagramm zur Verwendung einer ThunderBolt-Steuerung zum Umschalten zwischen interner und externer Grafik gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 9 veranschaulicht eine Ausführungsform eines Computersystems, das eine Verschaltungsarchitektur aufweist.
    • 10 veranschaulicht eine Ausführungsform einer Verschaltungsarchitektur, die einen geschichteten Stapel aufweist.
    • 11 veranschaulicht eine Ausführungsform einer Anfrage oder eines Pakets, die/das innerhalb einer Verschaltungsarchitektur erzeugt oder empfangen werden soll.
    • 12 veranschaulicht eine Ausführungsform eines Sender-Empfänger-Paares für eine Verschaltungsarchitektur.
    • 13 veranschaulicht eine Ausführungsform eines Multicore-Prozessors.
    • 14 veranschaulicht eine andere Ausführungsform eines Blockdiagramms für ein Computersystem.
  • Die Figuren sind möglicherweise nicht maßstabsgetreu. Gleiche Bezugszeichen bezeichnen gleiche Elemente in allen verschiedenen Figuren.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, wie etwa Beispiele spezifischer Prozessorarten und Systemkonfigurationen, spezifische Hardware-Strukturen, spezifische architekturelle und mikroarchitekturelle Details, spezifische Registerkonfigurationen, spezifische Anweisungsarten, spezifische Systemkomponenten, spezifische Messungen/Höhen, spezifische(r) Prozessor-Pipelinestufen und -betrieb, usw., um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Es wird allerdings für den Fachmann ersichtlich sein, dass diese spezifischen Details nicht eingesetzt werden müssen, um die vorliegende Erfindung auszuüben. In anderen Fällen wurden gut bekannte Komponenten oder Verfahren, wie etwa spezifische und alternative Prozessorarchitekturen, spezifische(r) Logikschaltungen/-code für beschriebene Algorithmen, spezifischer Firmwarecode, spezifischer Verschaltungsbetrieb, spezifische Logikkonfigurationen, spezifische Herstellungstechniken und - materialien, spezifische Compilerimplementierungen, spezifische Ausdrücke von Algorithmen in Code, spezifische Herunterfahr- und Gate-Techniken/-Logik und andere spezifische Betriebsdetails von Computersystemen nicht detailliert beschrieben, um unnötiges Verschleiern der vorliegenden Erfindung zu vermeiden.
  • Obwohl die folgenden Ausführungsformen unter Bezugnahme auf Energieerhaltung und Energieeffizienz in spezifischen integrierten Schaltungen, wie zum Beispiel in Computerplattformen oder Mikroprozessoren, beschrieben sein können, sind andere Ausführungsformen auf andere Arten von integrierten Schaltungen und Logikgeräten anwendbar. Ähnliche Techniken und Lehren von hier beschriebenen Ausführungsformen können auf andere Arten von Schaltungen oder Halbleiterbauelementen angewandt werden, die auch von besserer Energieeffizienz und Energieerhaltung profitieren können. Beispielsweise sind die offenbarten Ausführungsformen nicht auf Desktop-Computersysteme oder Ultrabooks™ beschränkt. Und können auch in anderen Geräten, wie zum Beispiel handgehaltene Vorrichtungen, Tablets, anderen dünnen Notebooks, Ein-Chip-System(SoC) -Geräten und anderen eingebetteten Anwendungen, verwendet werden. Manche Beispiele für handgehaltene Vorrichtungen weisen Mobiltelefone, Internetprotokollvorrichtungen, Digitalkameras, Personal-Digital-Assistants (PDAs) und handgehaltene PCs auf. Eingebettete Anwendungen weisen typischerweise einen Mikrocontroller, einen digitalen Signalprozessor (DSP), ein Ein-Chip-System, Netzwerkcomputer (NetPC), Set-Top-Boxen, Network-Hubs, Wide-Area-Network (WAN)-Schalter oder ein beliebiges anderes System, das die nachfolgend gelehrten Funktionen und Vorgänge ausführen kann, auf. Außerdem sind die hier beschriebenen Vorrichtungen, Verfahren und Systeme nicht auf physikalische Computergeräte beschränkt, sondern können sich auch auf Softwareoptimierungen zur Energieerhaltung und -Effizienz beziehen.
  • Unter Bezugnahme auf 1, ist eine Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Multicore-Prozessor aufweist, abgebildet. Ein Prozessor 100 weist einen beliebigen Prozessor oder beliebige Verarbeitungsbauteile auf, wie einen Mikroprozessor, einen eingebetteten Prozessor, einen digitalen Signalprozessor (DSP), einen Netzwerkprozessor, einen handgehaltenen Prozessor, einen Anwendungsprozessor, einen Coprozessor, ein Ein-Chip-System (SOC) oder andere Bauteile zum Ausführen von Code. Der Prozessor 100 weist bei einer Ausführungsform mindestens zwei Kerne, nämlich Kern 101 und 102 auf, die asymmetrische Kerne oder symmetrische Kerne (die veranschaulichte Ausführungsform) aufweisen können. Jedoch kann der Prozessor 100 jegliche Anzahl an Verarbeitungselementen, die symmetrisch oder asymmetrisch sein können, beinhalten.
  • In einer Ausführungsform bezieht sich ein Verarbeitungselement auf Hardware oder Logik zum Unterstützen eines Software-Threads. Beispiele für Hardware-Verarbeitungselemente beinhalten: eine Thread-Einheit, einen Thread-Slot, einen Thread, eine Verarbeitungseinheit, einen Kontext, eine Kontexteinheit, einen Logikprozessor, einen Hardware-Thread, einen Kern und/oder jegliches andere Element, das geeignet ist, einen Zustand für einen Prozessor, wie etwa einen Ausführungszustand oder einen Architekturzustand, zu halten. Anders ausgedrückt, bezieht sich ein Verarbeitungselement in einer Ausführungsform auf jegliche Hardware, die geeignet ist, einem Code, wie etwa einem Software-Thread, einem Betriebssystem, einer Anwendung oder anderem Code, unabhängig zugeordnet zu werden. Ein physikalischer Prozessor (oder Prozessor-Socket) bezieht sich üblicherweise auf eine integrierte Schaltung, die gegebenenfalls jegliche Anzahl anderer Verarbeitungselemente, wie zum Beispiel Kerne oder Hardware-Threads, beinhaltet.
  • Ein Kern bezieht sich oft auf Logik, die auf einer integrierten Schaltung angeordnet und geeignet ist, einen unabhängigen Architekturzustand aufrechtzuerhalten, wobei jeder unabhängig aufrechterhaltene Architekturzustand mindestens einigen zugeordneten Ausführungsressourcen zugeordnet ist. Im Gegensatz dazu bezieht sich ein Hardware-Thread typischerweise auf jegliche Logik, die auf einer integrierten Schaltung angeordnet und geeignet ist, einen unabhängigen Architekturzustand aufrechtzuerhalten, wobei die unabhängig aufrechterhaltenen Architekturzustände den Zugriff auf Ausführungsressourcen teilen. Wie ersichtlich ist, überlappt die Grenze zwischen der Nomenklatur eines Hardware-Threads und eines Kerns, wenn bestimmte Ressourcen geteilt werden und andere einem Architekturzustand zugeordnet sind. Dennoch werden ein Kern und ein Hardware-Thread durch ein Betriebssystem häufig als einzelne Logikprozessoren angesehen, wobei das Betriebssystem geeignet ist, Vorgänge auf jedem Logikprozessor einzeln zu planen.
  • Der physikalische Prozessor 100, wie in 1 veranschaulicht, beinhaltet zwei Kerne - die Kerne 101 und 102. Hier werden die Kerne 101 und 102 als symmetrische Kerne, das heißt Kerne mit denselben Konfigurationen, Funktionseinheiten und/oder Logik, betrachtet. In einer anderen Ausführungsform beinhaltet der Kern 101 einen Prozessorkern außerhalb der Reihenfolge, während der Kern 102 einen Prozessorkern in der Reihenfolge beinhaltet. Die Kerne 101 und 102 können jedoch individuell aus jeglichem Kerntyp, wie zum Beispiel einem nativen Kern, einem softwaregemanagten Kern, einem Kern, der zum Ausführen einer nativen Instruction-Set-Architecture (ISA) angepasst ist, einem Kern, der zum Ausführen einer übersetzten Instruction-Set-Architecture (ISA) angepasst ist, einem mitentwickelten Kern oder anderem bekannten Kern, ausgewählt werden. In einer heterogenen Kernumgebung (das heißt asymmetrische Kerne) kann eine Form der Übersetzung, wie zum Beispiel eine binäre Übersetzung, verwendet werden, um Code auf einem oder beiden Kernen zu planen oder auszuführen. Um die Diskussion weiter anzuregen, werden die in dem Kern 101 veranschaulichten Funktionseinheiten unten eingehend beschrieben, da die Einheiten in dem Kern 102 in der dargestellten Ausführungsform in ähnlicher Weise arbeiten.
  • Wie abgebildet, weist der Kern 101 zwei Hardware-Threads 101a und 101b auf, die auch Hardware-Thread-Slots 101a und 101b genannt werden können. Software-Entitäten, wie ein Betriebssystem, sehen folglich den Prozessor 100 bei einer Ausführungsform potentiell als vier separate Prozessoren, das heißt vier logische Prozessoren oder Verarbeitungselemente, die fähig sind, vier Software-Threads gleichzeitig auszuführen. Wie oben erwähnt, ist ein erster Thread den Architekturzustandsregistern 101a zugeordnet, ein zweiter Thread ist den Architekturzustandsregistern 101b zugeordnet, ein dritter Thread kann Architekturzustandsregistern 102a zugeordnet sein, und ein vierter Thread kann Architekturzustandsregistern 102b zugeordnet sein. Hier kann jedes der Architekturzustandsregister (101a, 101b, 102a und 102b) Verarbeitungselemente, Thread-Slots oder Thread-Einheiten, wie oben beschrieben, genannt werden. Wie veranschaulicht, werden die Architekturzustandsregister 101a in Architekturzustandsregistern 101b derart repliziert, dass individuelle Architekturzustände/Kontexte für den logischen Prozessor 101a und den logischen Prozessor 101b gespeichert werden können. In dem Kern 101 können andere kleinere Ressourcen, wie Anweisungszeiger und Umbenennungslogik in einem Zuweiser- und Umbenennungsblock 130 auch für die Threads 101a und 101b repliziert werden. Einige Ressourcen, wie zum Beispiel Neuordnungspuffer in Neuordnungs-/Rückstellungseinheit 135, ILTB 120, Lade-/Speicher-Puffer und Warteschlangen können durch Partitionieren geteilt werden. Andere Ressourcen, wie zum Beispiel interne Allzweckregister, Seitentabellenbasisregister, Datencache und Daten-TLB 115 niedriger Ebene, Ausführungseinheit(en) 140 und Teile der Einheit außerhalb der Reihenfolge 135 werden potentiell vollständig geteilt.
  • Der Prozessor 100 beinhaltet oft andere Ressourcen, die vollständig geteilt, durch Partitionierung geteilt oder von/an Verarbeitungselemente(n) zugewiesen werden können. In 1 ist eine Ausführungsform eines rein beispielhaften Prozessors mit veranschaulichenden logischen Einheiten/Ressourcen eines Prozessors veranschaulicht. Es ist zu beachten, dass ein Prozessor jegliche dieser Funktionseinheiten beinhalten oder weglassen kann, sowie andere nicht dargestellte bekannte Funktionseinheiten, Logik oder Firmware beinhalten kann. Wie veranschaulicht, beinhaltet der Kern 101 einen vereinfachten, repräsentativen Out-of-Order (OOO)-Prozessorkern. Ein In-Order-Prozessor kann jedoch in verschiedenen Ausführungsformen verwendet werden. Der OOO-Kern beinhaltet einen Branch-Target-Buffer 120, um auszuführende/zu nehmende Verzweigungen vorherzusagen, und einen Instruction-Translation-Buffer (I-TLB) 120, um Adressenübersetzungseinträge für Anweisungen zu speichern.
  • Der Kern 101 beinhaltet ferner Dekodiermodul 125, das mit der Abrufeinheit 120 gekoppelt ist, um abgerufene Elemente zu dekodieren. Fetch-Logik weist bei einer Ausführungsform individuelle Sequenzierer auf, die jeweils mit den Thread-Slots 101a, 101b assoziiert sind. Üblicherweise ist der Kern 101 mit einer ersten ISA assoziiert, die Anweisungen, die auf dem Prozessor 100 ausführbar sind, definiert/spezifiziert. Oft weisen Maschinencodeanweisungen, die zu der ersten ISA gehören, einen Abschnitt der Anweisung (ein Opcode genannt) auf, der eine Anweisung oder einen Vorgang, die/der auszuführen ist, referenziert/spezifiziert. Die Decodierlogik 125 weist Schaltungen auf, die diese Anweisungen aus ihren Opcodes erkennen und die decodierten Anweisungen in die Pipeline zum Verarbeiten wie von der ersten ISA definiert, weitergeben. Wie unten ausführlicher besprochen, weisen Decoder 125 bei einer Ausführungsform Logik auf, die ausgelegt oder angepasst ist, um spezifische Anweisungen, wie eine Transaktionsanweisung, zu erkennen. Als ein Resultat des Erkennens durch die Decoder 125, führt die Architektur oder der Kern 101 spezifische, vordefinierte Aktionen aus, um Aufgaben, die mit der entsprechenden Anweisung assoziiert sind, auszuführen. Es ist wichtig, zu beachten, dass jegliche der hierin beschriebenen Aufgaben, Blöcke, Operationen und Verfahren als Reaktion auf eine einzelne oder mehrere Anweisungen ausgeführt werden können; einige davon können neue oder alte Anweisungen sein. Hinweisdecoder 126 erkennen in einer Ausführungsform die gleiche ISA (oder einen Untersatz davon). Alternativ erkennen die Decoder 126 in einer heterogenen Kernumgebung eine zweite ISA (entweder einen Untersatz der ersten ISA oder eine unterschiedliche ISA).
  • In einem Beispiel enthält der Zuweisungs- und Umbenennungsblock 130 eine Zuweisung zum Reservieren von Ressourcen, wie zum Beispiel Registerdateien zum Speichern von Anweisungsverarbeitungsergebnissen. Die Threads 101a und 101b können jedoch potentiell außerhalb der Reihenfolge ausgeführt werden, wobei der Zuweisungs- und Umbenennungsblock 130 auch andere Ressourcen, wie zum Beispiel Neuordnungspuffer, reserviert, um Anweisungsergebnisse zu verfolgen. Die Einheit 130 kann auch einen Register-Renamer aufweisen, um Programm-/Anweisungsreferenzregister in andere Register intern zu dem Prozessor 100 umzubenennen. Die Neuordnungs-/Retirement-Einheit 135 weist Komponenten wie die Neuordnungspuffer, die oben erwähnt sind, Ladepuffer und Speicherpuffer auf, um Out-Of-Order-Ausführung zu und später In-Order-Retirement von Anweisungen, die Out-Of-Order ausgeführt wurden, zu unterstützen.
  • Ein Scheduler- und Ausführungseinheit(en)-Block 140 weist bei einer Ausführungsform eine Schedulereinheit auf, um Anweisungen/Vorgang auf Ausführungseinheiten zu planen. Zum Beispiel wird eine Floating-Point-Anweisung an einem Port einer Ausführungseinheit, die eine verfügbare Floating-Point-Ausführungseinheit hat, geplant. Registerdateien, die den Ausführungseinheiten zugeordnet sind, sind ebenfalls enthalten, um Informationsanweisungsverarbeitungsergebnisse zu speichern. Beispielhafte Ausführungseinheiten weisen eine Gleitkomma-Ausführungseinheit, eine Ganzzahlausführungseinheit, eine Jump-Ausführungseinheit, eine Ladeausführungseinheit, eine Speicherausführungseinheit und andere bekannte Ausführungseinheiten auf.
  • Datencache und Data-Translation-Buffer(D-TLB) 150 der unteren Ebene sind mit der/den Ausführungseinheit(en) 140 gekoppelt. Der Datencache soll kürzlich verwendete/betriebene Elemente, wie zum Beispiel Datenoperanden, die potentiell in Speicherkohärenzzuständen gehalten werden, speichern. Der D-TLB soll kürzliche virtuelle/lineare zu physikalischen Adressübersetzungen speichern. Als ein spezifisches Beispiel kann ein Prozessor eine Seitentabellenstruktur beinhalten, um den physikalischen Speicher in mehrere virtuelle Seiten zu zerteilen.
  • Hier teilen die Kerne 101 und 102 Zugriff auf einen Higher-Level- oder Further-Out-Cache, wie zum Beispiel einen Cache der zweiten Ebene, der On-Chip-Schnittstelle 110 zugeordnet ist. Es ist zu beachten, dass sich Higher-Level oder Further-Out auf Cache-Ebenen bezieht, die von der/den Ausführungseinheit(en) zunehmen oder weiter davon entfernt sind. In einer Ausführungsform ist der Higher-Level-Cache ein Last-Level-Datencache - letzter Cache in der Speicherhierarchie auf dem Prozessor 100 - wie zum Beispiel ein Datencache der zweiten oder dritten Ebene. Der Higher-Level-Cache ist jedoch nicht so beschränkt, da er einem Anweisungscache zugeordnet sein oder einen solchen beinhalten kann. Ein Trace-Cache - ein Typ von Anweisungscache - kann stattdessen nach dem Decoder 125 gekoppelt werden, um kürzlich dekodierte Spuren zu speichern. Hier bezieht sich eine Anweisung potentiell auf eine Makroanweisung (das heißt eine von den Decodern erkannte allgemeine Anweisung), die in eine Anzahl von Mikroanweisungen (Mikrooperationen) dekodieren kann.
  • In der dargestellten Konfiguration beinhaltet der Prozessor 100 auch das On-Chip-Schnittstellenmodul 110. Historisch wurde eine Speichersteuerung, die unten detaillierter beschrieben wird, in ein Computersystem außerhalb des Prozessors 100 integriert. In diesem Szenario kommuniziert die On-Chip-Schnittstelle 110 mit Geräten außerhalb des Prozessors 100, wie zum Beispiel Systemspeicher 175, einem Chipsatz (oft einschließlich eines Speicher-Controller-Hub zum Verbinden mit dem Speicher 175 und eines I/O-Controller-Hub zum Verbinden von Peripheriegeräten), einem Speicher-Controller-Hub, einer Northbridge oder einer anderen integrierten Schaltung. Und bei diesem Szenario kann der Bus 105 eine bekannte Verschaltung aufweisen, wie einen Multi-Drop-Bus, eine Punkt-zu-Punkt-Verschaltung, eine serielle Verschaltung, einen parallelen Bus, einen kohärenten (zum Beispiel Cache-kohärenten) Bus, eine geschichtete Protokollarchitektur, einen differenziellen Bus und einen GTL-Bus.
  • Der Speicher 175 kann für den Prozessor 100 allein bestimmt sein oder gemeinsam mit anderen Bauteilen in einem System genutzt werden. Herkömmliche Beispiele dieser Typen von Speicher 175 weisen DRAM, SRAM, nichtflüchtigen Speicher (NV-Speicher) und andere bekannte Speichervorrichtungen auf. Das Bauteil 180 kann einen Grafikbeschleuniger, einen Prozessor oder eine Karte, der/die mit einem Speichercontrollerhub gekoppelt ist, Datenspeicher, der mit einem E/A-Controllerhub gekoppelt ist, einen drahtlosen Sender/Empfänger, ein Flash-Bauteil, einen Audiocontroller, einen Netzwerkcontroller oder ein anderes bekanntes Bauteil aufweisen.
  • Da mehr Logik und Bauteile auf einem einzigen Die, wie einem SOC, integriert werden, kann jedes dieser Bauteile auf einem Prozessor 100 integriert werden. Zum Beispiel befindet sich in einer Ausführungsform ein Speicher-Controller-Hub auf dem gleichen Paket und/oder Chip mit dem Prozessor 100. Hier weist ein Abschnitt des Kerns (ein „On-Core“-Abschnitt) 110 einen oder mehr Controller zur Schnittstellenbildung mit anderen Bauteilen, wie dem Speicher 175 oder einem Grafikbauteil 180, auf. Die Konfiguration, die eine Verschaltung und Controller zur Schnittstellenbildung mit solchen Bauteilen aufweist, wird oft ein „On-Core“ (oder eine On-Core-Konfiguration) genannt. Als ein Beispiel weist eine On-Chip-Schnittfläche 110 eine Ringverschaltung für On-Chip-Kommunikation und einen seriellen Hochgeschwindigkeits-Punkt-zu-Punkt-Link 105 für Off-Chip-Kommunikation auf. In der SOC-Umgebung können sogar noch mehr Bauteile, wie eine Netzwerkschnittstelle, Co-Prozessoren, Speicher 175, Grafikprozessor 180 und beliebige andere bekannte Computerbauteile/- schnittstellen auf einem einzigen Die oder einer einzigen integrierten Schaltung integriert werden, um kleinen Formfaktor mit hoher Funktionalität und geringem Stromverbrauch bereitzustellen.
  • Bei einer Ausführungsform ist der Prozessor 100 fähig, einen Compiler-, Optimierungs- und/oder Übersetzercode 177 auszuführen, um Anwendungscode 176 zu kompilieren, übersetzen und/oder optimieren, um das Gerät und die Verfahren, die hier beschrieben sind, zu unterstützen oder eine Schnittstelle mit ihnen zu bilden. Ein Compiler weist oft ein Programm oder einen Satz von Programmen zum Übersetzen von Quelltext/Code in Zieltext/Code auf. Gewöhnlich erfolgt eine Kompilation von Programm-/Anwendungscode mit einem Compiler in mehreren Phasen und Durchgängen, um Hi-Level-Programmiersprachencode in Low-Level-Maschinen- oder Assembliersprachcode umzuwandeln. Compiler mit einem einzigen Durchgang können jedoch noch für einfache Kompilation eingesetzt werden. Ein Compiler kann beliebige bekannte Kompilationstechniken einsetzen und beliebige bekannte Compilervorgänge ausführen, wie lexikalische Analyse, Vorverarbeitung, Parsen, semantische Analyse, Code-Erzeugung, Code-Umwandlung und Code-Optimierung.
  • Größere Compiler weisen oft mehrfache Phasen auf, diese Phasen sind jedoch meistens innerhalb von zwei Hauptphasen enthalten: (1) ein Frontend, das heißt im Allgemeinen wo syntaktische Verarbeitung, semantische Verarbeitung und etwas Umwandlung/Optimierung stattfinden können, und (2) ein Backend, das heißt im Allgemeinen wo Analyse, Umformungen, Optimierungen und Codeerzeugung stattfinden. Einige Compiler verweisen auf eine Mitte, die das Verwischen von klarer Trennung zwischen einem Frontend und einem Backend eines Compilers veranschaulicht. Daraus resultiert, dass Verweis auf Einfügen, Assoziation, Erzeugung oder ein anderer Vorgang eines Compilers in einer beliebigen der oben erwähnten Phasen oder Durchgänge sowie in beliebigen anderen bekannten Phasen oder Durchgängen eines Compilers stattfinden kann. Als ein veranschaulichendes Beispiel fügt ein Compiler potentiell Vorgänge, Abrufe, Funktionen usw. in eine oder mehr Kompilationsphasen ein, wie das Einfügen von Abrufen/Vorgängen in einer Frontendphase der Kompilation, und dann das Umwandeln der Abrufe/Vorgänge in Low-Level-Code während einer Umformungsphase. Zu bemerken ist, dass während dynamischer Kompilation Compiler-Code oder dynamischer Optimierungscode solche Vorgänge/Abrufe einfügen sowie den Code zur Ausführung während der Laufzeit optimieren kann. Als ein spezifisches veranschaulichendes Beispiel kann Binärcode (bereits kompilierter Code) dynamisch während der Laufzeit optimiert werden. Hier kann der Programmcode den dynamischen Optimierungscode, den Binärcode oder eine Kombination dieser aufweisen.
  • Ähnlich wie ein Compiler, übersetzt ein Übersetzer, wie ein binärer Übersetzer, Code entweder statisch oder dynamisch, um Code zu optimieren und/oder übersetzen. Der Verweis auf Ausführung von Code, Anwendungscode, Programmcode oder andere Softwareumgebung kann daher auf Folgendes verweisen: (1) Ausführen eines oder mehrerer Compilerprogramm(e)s, Optimierungscodeoptimierer oder Übersetzer, dynamisch oder statisch, um Programmcode zu kompilieren, Softwarestrukturen zu warten, andere Vorgänge auszuführen, Code zu optimieren oder Code zu übersetzen; (2) Ausführung eines Hauptprogrammcodes, der Vorgänge/Abrufe aufweist, wie Anwendungscode, der optimiert/kompiliert wurde; (3) Ausführung eines anderen Programmcodes, wie Bibliotheken, assoziiert mit dem Hauptprogrammcode, um Softwarestrukturen zu warten, andere Software in Zusammenhang mit Vorgängen auszuführen oder Code zu optimieren, oder (4) eine Kombination dieser.
  • Die Einführung von ThunderBolt (TBT) nimmt immer mehr zu und wird zu einer erwünschten Funktion unter Computerplattformen. TBT bietet Endnutzern Komfort und Originalherstellern Flexibilität in Bezug auf die Gestaltung. Zum Beispiel kann ein Virtual Reality Headset bis zu vier verschiedene Stecker mit einem Kabel, das viele Drähte zum Unterstützen von Video, Audio, Datenübertragung usw. aufweist, verwenden. Mit TBT könnte ein Stecker für alle Funktionen verwendet werden.
  • Diese Offenbarung beschreibt das Kombinieren von TBT mit dualen Grafikkarten. Aspekte der vorliegenden Offenbarung ermöglichen ein kompaktes System mit einer Steigerung der Grafikleistung. Die Vorteile der vorliegenden Offenbarung sind für einen Fachmann leicht ersichtlich. Einer der Vorteile ist, dass externe Multiplexer (MUX) für einen einzigen TBT-Ausgangsanschluss verringert oder entfernt werden können. Die Verteilungslogik für das Multiplexerumschalten wird nicht mehr verwendet und folglich verringert sich die Systemblockade in gewissen Betriebsmodi. Das Umschalten von einer Grafikkarte zu einer anderen wird schneller und ein Link-Training und eine Hotplug-Erkennung werden einmal verwendet, wodurch die Latenz verringert wird. Das Umschalten zwischen Grafikkarten kann basierend auf dem Typ der verbundenen Vorrichtung und/oder der Anwendung, die ausgeführt wird, durchgeführt werden.
  • In Ausführungsformen kann die TBT-Steuerung ein frühes Abfangen von Subsystemanbieterkennungen (Subsystem Vendor Identifiers, SVID) verwenden, was die Grafikumschaltlatenz weiter verringert. Aspekte der vorliegenden Offenbarung ermöglichen auch eine Skalierbarkeit für mehrere Typ-C-Anschlüsse und/oder mehrere TBT-Steuerungen durch die Verwendung von externen Multiplexern und/oder Retimern.
  • 2 ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungssubsystems 200 gemäß Ausführungsformen der vorliegenden Offenbarung. ThunderBolt (TBT) -Steuerungen ermöglichen die Kombination von Peripheral Component Interconnect Express (PCIe) -Datenübertragungsprotokollen und Anzeigeanschluss- (Display Port, DP) -Video-Streaming-Protokollen, um den beiden Protokollen zu ermöglichen, in demselben Kabel zum Übertragen von Daten- und Videoströmen verwendet zu werden. TBT-Schnittstellen können als Universalverbindungsschnittstellen zwischen Computern und sonstigen Peripherievorrichtungen verwenden werden. Die Schlitze, die von den TBT-Steuerungen verwendet werden, sind dieselben wie Mini-Anzeigeanschlussschlitze, wobei die TBT-Steuerung auch Anzeigeanschlussschnittstellen unterstützt.
  • Zum Beispiel weist das TBT-Steuerungssubsystem 200 zwei universelle serielle Bus (Universal Serial Bus, USB) -Typ-C-Ausgangsanschlüsse 202a-202b und zwei Anzeigeanschlüsse 204a-204b auf. Das TBT-Steuerungssubsystem 200 kann auch einen dritten Anzeigeanschluss 206 aufweisen. Die Anzeigeanschlussverknüpfungen können unter Verwendung einer nichtflüchtigen Speicherexpress (Non-volatile Memory Express, NVMe) - Firmware konfiguriert sein. Das TBT-Steuerungssubsystem 200 kann jeden Typ-C-Anschluss 202a-202b logisch mit jedem Anzeigeanschluss koppeln.
  • 3 ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts 300 gemäß Ausführungsformen der vorliegenden Offenbarung. Das ThunderBolt (TBT) -Steuerungssubsystem 302 kann einen einzigen Anzeigeanschluss (Display Port, DP) aufweisen oder kann mehrere Anzeigeanschlüsse, wie den Anzeigeanschluss 304b und den Anzeigeanschluss 312, aufweisen. Das TBT-Steuerungssubsystem kann einen einzigen Eingangsanzeigeanschluss und Ausgangsanzeigeanschluss unterstützen und/oder kann mehrere Eingangsanzeigeanschlüsse und einen einzigen Ausgangsanzeigeanschluss unterstützen. Zum Beispiel kann das TBT-Steuerungssubsystem den Eingangsanzeigeanschluss 304a und den Eingangsanzeigeanschluss 304b sowie den Ausgangsanzeigeanschluss 312 aufweisen.
  • Das TBT-Steuerungs-Subsystem 302 kann auch einen universellen seriellen Bus (Universal Serial Bus, USB) -Typ-C-Anschluss 306a aufweisen, der hierin kurz Typ-C-Anschluss genannt wird.
  • In Ausführungsformen kann das TBT-Steuerungssubsystem 302 einen zweiten Typ-C-Anschluss 306b aufweisen. In Ausführungsformen kann eine Umschaltschaltung 308 zwischen dem Anzeigeanschluss 304a und dem Anzeigeanschluss 304b umschalten.
  • Das TBT-Steuerungssubsystem 302 weist die Umschaltschaltung 308 auf. Die Umschaltschaltung kann eine Multiplexerschaltung sein, die von der TBT-Steuerungssubsystem-Firmware oder -Software gesteuert wird. Die Umschaltschaltung 308 kann zum Beispiel gesteuert werden, um einen Typ-C-Anschluss 306a mit einem Anzeigeanschluss 304a logisch zu verknüpfen. Die Umschaltschaltung 308 kann auch gesteuert werden, um die logische Verknüpfung eines Typ-C-Anschlusses 306a zwischen einem ersten Anzeigeanschluss 304a und einem zweiten Anzeigeanschluss 304b umzuschalten.
  • Das TBT-Steuerungssubsystem 302 weist auch eine TBT-Firmware (FW) 314 auf, die mindestens teilweise in einer Hardware-Logik implementiert ist, um die Verknüpfungen zwischen den Anschlüssen zu verwalten. Die TBT FW 314 kann auch konfiguriert sein, um Verknüpfungen zwischen den Anschlüssen basierend auf Adressierungsinformationen, wie IP-Adressinformationen, einzurichten, und kann die Umschaltschaltung steuern, um eine verbundene Vorrichtung (z. B. ein Monitor 350), die mit einem Typ-C-Anschluss 306a verknüpft ist, logisch mit einem Anzeigeanschluss (304a oder 304b) zu koppeln.
  • Das TBT-Steuerungssubsystem 302 weist auch ein Speicherelement 316 auf. Das Speicherelement 316 kann ein Notizblockspeicher (z. B. ein kleines Speicherelement, wie ein 4 KB-Speicherelement) oder ein Cache-Speicher sein. Das Speicherelement 316 kann eine Liste von Prozessorpräferenzkennungen speichern, die eine Vorrichtung mit einem bevorzugten Grafikprozessor korrelieren. Zum Beispiel kann das Speicherelement 316 eine Whitelist von Prozessorpräferenzkennungen speichern, die die TBT FW 314 (oder allgemeiner das TBT-Steuerungssubsystem 302) verwenden kann, um einen bevorzugten Grafikprozessor für eine verbundene Vorrichtung (z. B. den Monitor 350) zu kennzeichnen.
  • Das TBT-Steuerungssubsystem 302 weist einen PCIe-Anschluss 310 auf. Das TBT-Steuerungssubsystem 302 kann mit einem Prozessorkern 320 über eine Verknüpfung, die mit dem Peripheral Component Interconnect Express (PCIe) -Protokoll konform ist, wie einer ThunderBolt-Verknüpfung 340, gekoppelt werden. Der Prozessorkern 320 kann auch einen PCIe-Anschluss 324 sowie einen PCIe-Root-Complex zum Steuern von PCIe-konformen Verknüpfungen aufweisen.
  • Die TBT-Verknüpfung 340 kann Daten- und Anzeigeübertragungen zwischen dem Monitor 350 und dem Prozessorkern 320 ermöglichen. In Ausführungsformen kann der Prozessorkern 320 einen internen Grafikprozessor 322 aufweisen. Der interne Grafikprozessor 322 kann eine PCIe-konforme Vorrichtung sein. Der interne Grafikprozessor 322 kann Teil eines System-on-Chip-Designs mit dem Prozessorkern 320 sein oder kann eine PCIe-verbundene Vorrichtung sein, die durch eine PCIe-konforme Verknüpfung mit dem Prozessorkern 320 verbunden ist. Eine externe Grafikkarte 330 kann über eine PCIe-konforme Verknüpfung mit dem Prozessorkern 320 verbunden sein. Die externe Grafikkarte 330 kann einen dedizierten Grafikprozessor, einen Direktzugriffsspeicher und eine PCIe-konforme Infrastruktur zur Datenübertragung durch das TBT-Steuerungssubsystem 302 zu einem Monitor 350 aufweisen.
  • Der Prozessorkern 320 weist auch einen Prozessorspeicher 328 auf. Der Prozessorspeicher 328 kann Grafikprozessorpräferenzinformationen speichern, die die TBT-Firmware (FW) 314 von einer Handshake-Operation mit dem Monitor 350 erhalten kann. Die Grafikprozessorpräferenzinformationen können erweiterte Anzeigekennungsdaten (Extended Display Identifier Data, EDID), eine Subsystemanbieterkennung (Subsystem Vendor Identifier, SVID), einen Anwendungsnamen für eine Anwendung, die auf der verbundenen Vorrichtung ausgeführt wird, oder eine andere Kennung, die verwendet werden kann, um eine Grafikprozessorpräferenz für die verbundene Vorrichtung zu bestimmen, einschließen.
  • Der Monitor 350 oder eine Anwendung, die ausgeführt wird, die die TBT FW 314 verwendet, kann eine Präferenz aufweisen oder mit einem bzw. einer des internen Grafikprozessors 322 oder der externen Grafikkarte 330 kompatibler sein. Zum Beispiel kann ein hochauflösender Monitor die zusätzliche Verarbeitungsgeschwindigkeit oder Leistung benötigen, die von der externen Grafikkarte 330 bereitgestellt wird. Das TBT-Steuerungssubsystem 302 kann eine Verbindung mit einer geeigneten Wahl von Grafik ermöglichen, nachdem der Monitor-Handshake durchgeführt ist, was die Verbindungslatenzzeit verringern und das Nutzererlebnis verbessern kann.
  • Das TBT-Steuerungssubsystem 302 kann Verknüpfungen basierend auf einem erhaltenen Prozessorpräferenzindikator (z. B. EDID, SVID, Anwendungsname usw.), der entweder von der TBT-Firmware 314 oder von der TBT-Software 326 in BIOS erhalten wird, oder basierend auf einer Anwendung, die auf dem Betriebssystem von der TBT-Software 326, wie TBT-Treiber, Betriebssysteme, BIOS usw., ausgeführt wird, dynamisch umschalten. Die EDID können eine Anbieter-ID (Vendor ID, VID) und eine Produkt-ID (PID) einschließen. Die EDID-Informationen und/oder der Anwendungsname können sich auf einer Whitelist in dem Speicherelement 316 befinden, um auf externe Grafik umzuschalten. Die Whitelist kann entweder durch eine Treibereinstellung oder automatisch über das Netzwerk verwaltet und aktualisiert werden. Das Speicherelement 316 kann ein TBT-Notizblock mit 4 KB für die VID/PID-Whitelist sein.
  • 4 ist ein Swimlane-Diagramm 400, das Operationssequenzen für ein ThunderBolt-unterstütztes Grafikumschalten unter Verwendung von erweiterten Anzeigeidentitätsdaten (Extended Display Identity Data, EDID) gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Die TBT FW 406 erkennt das Vorhandensein einer Vorrichtung, die mit ihrem Anschluss verbunden ist, und wenn sie die Hotplug-Erkennung (Hotplug Detect, HPD) über den Anzeigeanschluss oder die virtuelle Hotplug-Erkennung über den Typ-C-Anschluss erhält, erhält die TBT-Steuerung die EDID-Informationen von der Anzeige, verarbeitet die EDID und verwendet die EDID-Informationen, um zu bestimmen, ob die Vorrichtung interne oder externe Grafik benötigt. Basierend auf diesen Informationen kann die TBT-Steuerungssoftware (welche mindestens teilweise in einer TBT FW 314 implementiert sein kann) die interne Umschaltschaltung 308 steuern, die HPD- und DDI-Signale entweder zu internen oder externen Grafikprozessoren leitet. Die Verwendung der EDID ermöglicht die Erzeugung einer Hotplug-Erkennung, wodurch die Latenz verringert wird, die in das Link-Training, die Monitorerkennung und den Bedarf an externen Multiplexern involviert ist.
  • Zu Beginn kann ein Anschlusspartner 402, wie ein TBT-Dock oder TBT-Dongle, die eine Typ-C-konforme Infrastruktur und ein TBT-Steuerungssubsystem aufweisen, eine Angabe dahingehend, dass ein Monitor mit einem Anschluss des Anschlusspartners 402 verbunden worden ist (oder dass eine Anwendung ausgeführt wird, die eine Änderung der Grafik auslösen könnte), erhalten. Eine Stromversorgungs- (Power Delivery, PD) -Steuerung 404 kann erkennen, dass ein Hotplug von dem Monitor bestätigt worden ist. Die TBT FW 406 in dem TBT-Steuerungssubsystem kann ein Handshake mit dem Anschlusspartner 402 initiieren. Der Handshake kann dazu führen, dass der Anschlusspartner 402 der TBT FW 406 erweiterte Anzeigeidentitätsdaten (Extended Display Identity Data, EDID) bereitstellt. Die TBT FW 406 kann eine EDID-Suche in einem Speicher (z. B. von einer TBT FW) durchführen. Die TBT FW kann dann basierend auf der EDID-Suche bestimmen, an welchen Grafikprozessor (interne Grafik oder externe Grafik) der Monitor anzuschließen ist, indem das Umschaltelement gesteuert wird, um eine Signalisierung zu dem geeigneten Grafikprozessor zu leiten.
  • In dem in 4 gezeigten Beispiel veranlasst die EDID-Suche die TBT-Steuerung, zu einer externen Grafik umzuschalten. Die TBT FW 406 kann eine Hotplug-Unterbrechung zu dem externen Grafiktreiber 412 senden. Der externe Grafiktreiber 412 kann die Unterbrechungsdienstanfrage (Interrupt Service Request, ISR) durchführen. Der externe Grafiktreiber 412 kann die EDID-Informationen von dem verbundenen Monitor durch den Anschlusspartner 402 abfragen, um das Konfigurieren der externen Grafik zum Unterstützen des Monitors zu beginnen. Zum Beispiel kann der externe Grafiktreiber 412 dann Verknüpfungsbedingungen zwischen dem externen Grafiktreiber 412 und dem Monitor, wie die maximale Verknüpfungsrate und die maximale Verknüpfungsanzahl, bestimmen. Der externe Grafiktreiber 412 kann auch ein Link-Training durchführen und beginnen, den Monitor zu bedienen.
  • In einigen Ausführungsformen kann die TBT-Steuerung einen externen Multiplexer 408 verwenden. Wie in 6A-C beschrieben ist, kann zum Beispiel zur Skalierbarkeit ein externer Multiplexer verwendet werden, um bei dem Verbinden von mehreren verbundenen Vorrichtungen mit einem geeigneten Grafikprozessor behilflich zu sein. In Szenarien, wo ein externer Multiplexer verwendet wird, kann die TBT FW 406 den externen Multiplexer 408 steuern, um Signale zwischen der verbundenen Vorrichtung und dem geeigneten Grafikprozessor zu leiten.
  • 5 ist ein Swimlane-Diagramm, das Operationssequenzen für ein ThunderBolt-unterstütztes Grafikumschalten mit einer Stromversorgungs- (Power Delivery, PD) -Steuerungs-Subsystemanbieterkennung (Power Delivery Subsystem Vendor Identifier, PD SVID) gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Die PD-Steuerung 404 kann verwendet werden, um den Handshake zwischen einer verbundenen Vorrichtung und dem Anschlusspartner 402 auszulösen. Die PD-Steuerung 404 kann die SVID von dem Anschlusspartner 402 erhalten und die SVID der TBT FW 406 bereitstellen. Die TBT FW 406 kann eine Suche in einer lokal gespeicherten Whitelist (lokal in Bezug auf die TBT-Steuerung) unter Verwendung der SVID als eine Grafikprozessorpräferenzkennung für den bevorzugten Grafikprozessortyp (z. B. eGFx oder iGFx) durchführen. Die Verwendung einer SVID, die von der PD-Steuerung 404 abgefragt wird, kann eine Alternative zur Verwendung von EDID sein, die von dem TBT BIOS oder Betriebssystem abgefragt werden.
  • 6A ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts 600, das mehrere Typ-C-Anschlüsse verwendet, gemäß Ausführungsformen der vorliegenden Offenbarung. ThunderBolt-Steuerungen können eine Skalierbarkeit zum Unterstützen von mehreren Monitoren ermöglichen. Zum Verwenden von zwei Thunderbolt-Typ-C-Anschlüssen 306a und 306b kann ein externer Multiplexer 602a und/oder 602b verwendet werden. Die TBT FW 314 kann das Vorhandensein einer Vorrichtung, die mit einem Typ-C-Anschluss 306a verbunden ist, erkennen, und wenn die TBT FW 314 eine Hotplug-Erkennung über den Typ-C-Anschluss 306a oder eine virtuelle Hotplug-Erkennung über den Typ-C-Anschluss 306a erhält, erhält die TBT FW 314 EDID, verarbeitet die EDID-Informationen von der Anzeige und verwendet die EDID-Informationen, um zu bestimmen, ob die Vorrichtung den internen Grafikprozessor 322 oder die externe Grafikkarte 330 benötigt. Basierend auf den Grafikprozessorpräferenzinformationen kann die TBT FW 314 den externen Multiplexer 602a oder 602b steuern, um HPD- und DDI-Signale entweder zu dem internen Grafikprozessor 322 oder der externen Grafikkarte 330 zu leiten. Die externen Multiplexer 602a und 602b können ein einziger Multiplexer oder mehrere Multiplexer sein. Der externe Multiplexer kann innerhalb des Prozessorkerns oder innerhalb der Packung für das TBT-Steuerungssubsystem 302 liegen. Der externe Multiplexer 602a / 602b kann von der TBT-Steuerung durch einen Universal-E/A gesteuert werden.
  • 6B ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts 650, das ThunderBolt-gesteuerte Retimer verwendet, gemäß Ausführungsformen der vorliegenden Offenbarung. Das TBT-Steuerungsverbindungslayout 650 ist ähnlich wie das in 6A gezeigte. Der externe Multiplexer 602a kann mit einem Retimer-Schaltungselement 604a verbunden sein. Gleichermaßen können andere externe Multiplexer, wie der externe Multiplexer 602b, mit einem Retimer 604b verbunden sein.
  • Der Retimer kann dabei behilflich sein, eine Verbesserung der Signalintegrität zu ermöglichen. Die Thunderbolt-Steuerung kann die externen Retimer 604a und 604b mit dem Master-I2C-Bus steuern, welcher derselbe Bus ist, der verwendet wird, um die PD-Steuerungen zu steuern (nicht gezeigt).
  • 6C ist ein schematisches Diagramm eines beispielhaften ThunderBolt-Steuerungsverbindungslayouts 670, das mehrere ThunderBolt-Steuerungen verwendet, gemäß Ausführungsformen der vorliegenden Offenbarung. Wie zuvor erwähnt wurde, kann das TBT-Steuerungssubsystem 302 zur Skalierbarkeit verwendet werden. In 6C werden mehrere TBT-Steuerungssubsysteme 302a und 302b verwendet, um vier oder mehr Anzeigen mit einer oder mehreren Grafikkarten zu verbinden.
  • Die TBT-Steuerungssubsysteme 302a und 302b weisen die Merkmale des zuvor beschriebenen TBT-Steuerungssubsystems 302 auf. Jedes TBT-Steuerungssubsystem 302a und 302b kann unabhängig zwischen interner und externer Grafikverarbeitung unter Verwendung der EDID, SVID oder Anwendungsnamen-Whitelist, die in den jeweiligen Speicherelementen jeder Steuerung gespeichert sind, umschalten. Das Layout 670 kann externe Multiplexer 672a-672d verwenden, um bei dem Umschalten zwischen dem internen Grafikprozessor 322 und der externen Grafikkarte 330 behilflich zu sein. Das TBT-Steuerungssubsystem 302a kann die externen Multiplexer 672a und 672b durch eine GPIO-Verbindung steuern. Gleichermaßen kann das TBT-Steuerungssubsystem 302b die externen Multiplexer 672c und 672d durch eine GPIO-Verbindung steuern. Die beiden TBT-Steuerungssubsysteme 302a und 302b können über eine PCIe-konforme Verknüpfung 340 mit dem Prozessorkern 320 kommunizieren.
  • 7 ist ein beispielhaftes Prozessflussdiagramm 700 zur Verwendung einer ThunderBolt-Steuerung zum Umschalten zwischen interner und externer Grafik gemäß Ausführungsformen der vorliegenden Offenbarung. Zu Beginn kann eine TBT-Steuerung eine Verbindung einer Vorrichtung mit einem Anschluss der ThunderBolt-Steuerung erkennen (702). Die TBT-Steuerung kann eine Handshake-Operation mit der verbundenen Vorrichtung koordinieren (704). Infolge der Handshake-Operation kann die TBT FW eine Grafikprozessorpräferenzkennung von der verbundenen Vorrichtung erhalten (706). Die Grafikprozessorpräferenzkennung kann EDID, wie eine VID oder PID des Monitors, sein. In Ausführungsformen kann die TBT FW einen Anwendungsnamen als eine Grafikprozessorpräferenzkennung verwenden.
  • Die TBT-Steuerung kann die Grafikprozessorpräferenzkennung in einer Whitelist oder einem anderen Objekt, das in einem Speicherelement gespeichert ist, suchen (708). Zum Beispiel kann die TBT-Steuerung eine Suche der Kennung für die Vorrichtung in einer gespeicherten Liste von Kennungen, die eine Vorrichtung mit einer Grafikprozessorpräferenz korrelieren, durchführen. Die TBT-Steuerung kann einen Grafikprozessor (internen Grafikprozessor oder externen Grafikprozessor) basierend auf der Suche kennzeichnen (710).
  • Der Grafiktreiber kann dann Informationen von der Vorrichtung abfragen (z. B. EDID). Der Grafiktreiber kann jene Informationen verwenden, um die maximale Lane-Anzahl, die maximale Lane-Rate zu bestimmen, und kann ein Link-Training durchführen (712). Die Vorrichtung kann dann logisch mit dem ausgewählten Grafikprozessor gekoppelt werden (714).
  • 8 ist ein weiteres beispielhaftes Prozessflussdiagramm zur Verwendung einer ThunderBolt-Steuerung zum Umschalten zwischen interner und externer Grafik gemäß Ausführungsformen der vorliegenden Offenbarung. Zu Beginn kann eine TBT-Steuerung eine Verbindung einer Vorrichtung mit einem Anschluss der ThunderBolt-Steuerung erkennen (802). Die TBT-Steuerung kann eine Handshake-Operation mit der verbundenen Vorrichtung koordinieren (804). Infolge der Handshake-Operation kann die TBT FW eine Subsystemanbieterkennung (Subsytem Vendor Identifier, SVID) von einer Stromversorgungssteuerung erhalten, die mit der verbundenen Vorrichtung gekoppelt ist (806). Die TBT-Steuerung, kann die SVID in einer Whitelist oder einem anderen Objekt, das in einem Speicherelement gespeichert ist, suchen (808). Zum Beispiel kann die TBT-Steuerung eine Suche der Kennung für die Vorrichtung in einer gespeicherten Liste von SVID's, die eine Vorrichtung mit einer Grafikprozessorpräferenz korrelieren, durchführen. Die TBT-Steuerung kann einen Grafikprozessor (internen Grafikprozessor oder externen Grafikprozessor) basierend auf der Suche kennzeichnen (810).
  • Der Grafiktreiber kann dann Informationen von der Vorrichtung abfragen (z. B. EDID). Der Grafiktreiber kann jene Informationen verwenden, um die maximale Lane-Anzahl, die maximale Lane-Rate zu bestimmen, und kann ein Link-Training durchführen (812). Die Vorrichtung kann dann logisch mit dem ausgewählten Grafikprozessor gekoppelt werden (814).
  • Eine Verschaltungsstrukturarchitektur weist die Peripheral-Component-Interconnect(PCI)-Express(PCIe)-Architektur auf. Ein Hauptziel von PCIe ist es, es Komponenten und Geräten verschiedener Hersteller zu ermöglichen, in einer offenen Architektur, die mehrere Marktsegmente umspannt, zu interagieren; Clients (Desktops und Mobile), Server (Standard und Enterprise) sowie Embedded- und Kommunikationsgeräte. PCIe ist ein universelles Hochleistungs-E/A-Verbindungsprotokoll, das für eine Vielzahl von zukünftigen Computer- und Kommunikationsplattformen definiert ist. Einige PCI-Attribute, wie zum Beispiel das Nutzungsmodell, die Ladespeicherarchitektur und Software-Schnittstellen, wurden durch ihre Überarbeitungen beibehalten, während frühere Parallel-Bus-Implementierungen durch eine hoch skalierbare, vollkommen serielle Schnittstelle ersetzt wurden. Die neueren Versionen von PCIe-Protokollen nutzen die Vorteile von Fortschritten bei Punkt-zu-Punkt-Verschaltungen, der schalterbasierten Technologie und des paketierten Protokolls, um neue Leistungs- und Merkmalniveaus zu liefern. Energie-Management, Quality-of-Service (QoS), Hot-Plug-/Hot-Swap-Unterstützung, Datenintegrität und Fehlerbehandlung gehören zu den erweiterten Funktionen, die von PCI Express unterstützt werden.
  • Unter Bezugnahme auf 9 ist eine Ausführungsform einer Struktur veranschaulicht, die aus Punkt-zu-Punkt-Verbindungen besteht, die einen Satz von Komponenten verschalten. Ein System 900 weist einen Prozessor 905 und einen Systemspeicher 910 auf, die mit einem Controller-Hub 915 gekoppelt sind. Der Prozessor 905 weist ein beliebiges Verarbeitungselement, wie zum Beispiel einen Mikroprozessor, einen Host-Prozessor, einen eingebetteten Prozessor, einen Co-Prozessor oder anderen Prozessor auf. Der Prozessor 905 ist durch einen Front-Side-Bus (FSB) 906 mit dem Controller-Hub 915 gekoppelt. Bei einer Ausführungsform ist eine FSB 906 eine serielle Punkt-zu-Punkt-Verschaltung, wie unten beschrieben. Bei einer anderen Ausführungsform weist die Verbindung 906 eine serielle, differentielle Verschaltungsarchitektur, die mit unterschiedlichen Verschaltungsstandards übereinstimmt, auf.
  • Der Systemspeicher 910 weist ein beliebiges Speichergerät, wie zum Beispiel Random-Access-Memory (RAM), nichtflüchtigen Speicher (NV-Speicher) oder anderen Speicher, auf den Geräte in dem System 900 zugreifen können, auf. Der Systemspeicher 910 ist durch Speicherschnittstelle 916 mit einem Controller-Hub 915 gekoppelt. Beispiele einer Speicherschnittstelle weisen eine Double-Data-Rate(DDR)-Speicherschnittstelle, eine Dual-Channel-DDR-Speicherschnittstelle und eine Dynamic-RAM (DRAM)-Speicherschnittstelle auf.
  • In einer Ausführungsform ist der Controller-Hub 915 ein Root-Hub, Root Complex oder Root-Controller in einer Peripheral-Component-Interconnect-Express(PCIe oder PCIE) - Verschaltungshierarchie. Beispiele des Controller-Hub 915 weisen einen Chipsatz, einen Memory-Controller-Hub (MCH), eine Northbridge, einen Interconnect-Controller-Hub (ICH), eine Southbridge und einen Root-Controller/-Hub auf. Oft bezieht sich der Begriff Chipsatz auf zwei physisch getrennte Controller-Hubs, das heißt einen Memory-Controller-Hub (MCH), der mit einem Interconnect-Controller-Hub (ICH) gekoppelt ist. Es ist zu beachten, dass aktuelle Systeme oft den in dem Prozessor 905 integrierten MCH aufweisen, während der Controller 915 auf ähnliche Weise wie unten beschrieben mit E/A-Geräten kommunizieren soll. In manchen Ausführungsformen wird Peer-to-Peer-Routing optional durch den Root-Complex 915 unterstützt.
  • Hier ist der Controller-Hub 915 durch serielle Verbindung 919 mit einem Schalter/einer Brücke 920 gekoppelt. Eingabe-/Ausgabemodule 917 und 921, die auch Schnittstellen/Ports 917 und 921 genannt werden können, umfassen/implementieren einen geschichteten Protokollstapel, um Kommunikation zwischen dem Controller-Hub 915 und dem Schalter 920 bereitzustellen. In einer Ausführungsform können mehrere Geräte mit dem Schalter 920 gekoppelt sein.
  • Der Schalter/die Brücke 920 leitet Pakete/Nachrichten von Gerät 925 upstream, das heißt eine Hierarchie aufwärts in Richtung eines Root-Complex zum Controller-Hub 915 und downstream, das heißt eine Hierarchie nach unten weg von einem Root-Controller, von dem Prozessor 905 oder dem Systemspeicher 910 zu dem Gerät 925. Der Schalter 920 wird in einer Ausführungsform als eine logische Anordnung mehrerer virtueller PCI-zu-PCI-Brückengeräten bezeichnet. Das Gerät 925 weist ein beliebiges internes oder externes Gerät oder eine Komponente auf, die mit einem elektronischen System, wie zum Beispiel einem E/A-Gerät, einem Network-Interface-Controller (NIC), einer Erweiterungskarte, einem Audioprozessor, einem Netzwerkprozessor, einer Festplatte, einem Speichergerät, einer CD/DVD-ROM, einem Monitor, einem Drucker, einer Maus, einer Tastatur, einem Router, einem tragbaren Speichergerät, einem Firewire-Gerät, einem Universal-Serial-Bus(USB) -Gerät, einem Scanner und anderen Eingabe-/Ausgabegeräten, gekoppelt werden sollen. Oft wird in der PCIe-Umgangssprache, wie zum Beispiel Gerät, ein Endpunkt genannt. Obwohl nicht speziell gezeigt, kann das Gerät 925 eine PCIe-zu-PCI/PCI-X Brücke aufweisen, um etablierte PCI-Geräte oder PCI-Geräte anderer Ausführung zu unterstützen. Endpunktgeräte in PCIe werden häufig als etablierte PCIe- oder Root-Complex-Integrated-Endpunkte klassifiziert.
  • Grafikbeschleuniger 930 ist über serielle Verbindung 932 auch mit dem Controller-Hub 915 gekoppelt. In einer Ausführungsform ist der Grafikbeschleuniger 930 mit einem MCH gekoppelt, der mit einem ICH gekoppelt ist. Der Schalter 920 und dementsprechend das E/A-Gerät 925 ist dann mit dem ICH gekoppelt. E/A-Module 931 und 918 sollen auch einen geschichteten Protokollstapel implementieren, um zwischen dem Grafikbeschleuniger 930 und dem Controller-Hub 915 zu kommunizieren. Ähnlich wie bei der MCH-Diskussion oben kann ein Grafik-Controller oder der Grafikbeschleuniger 930 selbst in den Prozessor 905 integriert sein.
  • Unter Bezugnahme auf 10 ist eine Ausführungsform eines geschichteten Protokollstapels veranschaulicht. Ein geschichteter Protokollstapel 1000 enthält jegliche Form eines geschichteten Kommunikationsstapels, wie zum Beispiel einen Quick-Path-Interconnect(QPI)-Stapel, einen PCIe-Stapel, einen Hochleistungs-Computerverbindungsstapel der nächsten Generation oder einen anderen Schichtstapel. Obwohl die Diskussion unmittelbar unten unter Bezugnahme auf 9-11 in Bezug zu einem PCIe-Stapel steht, können die gleichen Konzepte auf andere Verschaltungsstapel angewendet werden. In einer Ausführungsform ist der Protokollstapel 1000 ein PCIe-Protokollstapel, der eine Transaktionsschicht 1005, eine Verbindungsschicht 1010 und eine physische Schicht 1020 aufweist. Eine Schnittstelle, wie zum Beispiel Schnittstellen 917, 918, 921, 922, 926 und 931 in 1, kann als Kommunikationsprotokollstapel 1000 dargestellt werden. Die Darstellung als ein Kommunikationsprotokollstapel kann auch als ein Modul oder eine Schnittstelle bezeichnet werden, die einen Protokollstapel implementiert/beinhaltet.
  • PCI-Express verwendet Pakete, um Informationen zwischen Komponenten zu kommunizieren. Pakete werden in der Transaktionsschicht 1005 und der Datenverbindungsschicht 1010 gebildet, um die Informationen von der übertragenden Komponente zu der empfangenden Komponente zu tragen. Wenn die übertragenen Pakete durch die anderen Schichten fließen, werden sie mit zusätzlichen Informationen, die notwendig sind, um Pakete in diesen Schichten zu handhaben, erweitert. Auf der empfangenden Seite tritt der umgekehrte Prozess auf, und Pakete werden von ihrer Darstellung der physischen Schicht 1020 in die Darstellung der Datenverbindungsschicht 1010 und schließlich (für Transaktionsschichtpakete) in die Form umgewandelt, die von der Transaktionsschicht 1005 des empfangenden Geräts verarbeitet werden kann.
  • Transaktionsschicht
  • Bei einer Ausführungsform soll die Transaktionsschicht 1005 eine Schnittstelle zwischen einem Verarbeitungskern eines Bauteils und der Verschaltungsarchitektur, wie zum Beispiel der Datenverbindungsschicht 1010 und der physischen Schicht 1020, bereitstellen. In diesem Hinblick sind eine Hauptverantwortung der Transaktionsschicht 1005 das Assemblieren und Deassemblieren von Paketen (das heißt Transaktionsschichtpakete oder TLPs). Die Transaktionsschicht 1005 verwaltet typischerweise auf Kredit basierende Flusssteuerung für TLPs. Eine PCIe setzt Spalttransaktionen um, das heißt Transaktionen mit Anforderung und Antwort getrennt durch Zeit, was es einem Link erlaubt, anderen Verkehr zu tragen, während das Zielbauteil Daten für die Antwort sammelt.
  • Außerdem setzt PCIe Führungssteuerung auf Kreditbasis ein. Bei diesem System sagt ein Bauteil eine anfängliche Kreditmenge für jeden der Empfangspuffer in der Transaktionsschicht 1005 an. Eine externes Bauteil an dem entgegengesetzten Ende des Links, wie der Controller-Hub 115 in 1, zählt die Anzahl von Krediten, die von jedem TLP verbraucht werden. Eine Transaktion kann übertragen werden, falls die Transaktion ein Kreditlimit nicht überschreitet. Beim Empfangen einer Antwort wird eine Kreditmenge wiederhergestellt. Ein Vorteil des Kreditsystems ist, dass sich die Latenz der Kreditrückkehr nicht auf die Leistung auswirkt, vorausgesetzt, dass das Kreditlimit nicht erreicht wird.
  • Bei einer Ausführungsform weisen vier Transaktionsadressräume einen Konfigurationsadressraum, einen Speicheradressraum, einen Eingabe-/Ausgabe-Adressraum und einen Nachrichtadressraum auf. Speicherraumtransaktionen weisen eine oder mehr Lese- und Schreibanfragen zum Übertragen von Daten zu/von einer Memory-Mapped-Lage auf. Bei einer Ausführungsform sind die Speicherraumtransaktionen fähig, zwei unterschiedliche Adressformate zu verwenden, zum Beispiel ein kurzes Adressformat, wie eine 32-Bit-Adresse, oder ein langes Adressformat, wie eine 64-Bit-Adresse. Konfigurationsraumtransaktionen werden verwendet, um auf Konfigurationsraum der PCIe-Bauteile zuzugreifen. Transaktionen zu dem Konfigurationsraum weisen Lese- und Schreibanfragen auf. Nachrichtenraumtransaktionen (oder einfach Nachrichten) sind dazu definiert, die In-Band-Kommunikation zwischen PCIe-Agenten zu unterstützen.
  • Deshalb ordnet die Transaktionsschicht 1005 in einer Ausführungsform Paketkopfzeile/Nutzlast 1006 an. Format für aktuelle Paketkopfzeilen/Nutzlasten kann in der PCIe-Spezifikation auf der PCIe-Spezifikations-Website gefunden werden.
  • Unter rascher Bezugnahme auf 11 ist eine Ausführungsform eines PCIe-Transaktionsdeskriptors veranschaulicht. Bei einer Ausführungsform ist der Transaktionsdeskriptor 1100 ein Mechanismus zum Tragen von Transaktionsinformationen. In diesem Hinblick unterstützt der Transaktionsdeskriptor 1100 die Identifikation von Transaktionen in einem System. Andere potentielle Nutzungen weisen das Überwachen von Änderungen von Standardtransaktionsordnen und Assoziationen von Transaktionen mit Kanälen auf.
  • Der Transaktionsdeskriptor 1100 weist ein globales Identifikatorfeld 1102, ein Attributefeld 1004 und ein Kanalidentifikatorfeld 1106 auf. Bei dem veranschaulichten Beispiel ist ein globales Identifikatorfeld 1102 abgebildet, das ein lokales Transaktionsidentifikatorfeld 1108 und ein Source-Identifikatorfeld 1110 umfasst. Bei einer Ausführungsform ist der globale Transaktionsidentifikator 1102 für alle ausstehenden Anfragen derselbe.
  • Gemäß einer Umsetzung ist das lokale Transaktionsidentifikatorfeld 1108 ein Feld, das von einem anfragenden Agenten erzeugt wird, und es steht für alle ausstehenden Anfragen, die einen Abschluss für diesen anfragenden Agenten erfordern. Des Weiteren identifiziert bei diesem Beispiel der Source-Identifikator 1110 den anfragenden Agenten innerhalb einer PCIe-Hierarchie eindeutig. Gemeinsam mit der Source-ID 1110 stellt das lokale Transaktionsidentifikatorfeld 1108 folglich globale Identifikation einer Transaktion innerhalb einer Hierarchie-Domäne bereit.
  • Das Attributefeld 1104 spezifiziert Merkmale und Beziehungen der Transaktion. In diesem Hinblick wird das Attributefeld 1104 potentiell verwendet, um zusätzliche Informationen bereitzustellen, die eine Änderung der Standardverarbeitung von Transaktionen erlaubt. Bei einer Ausführungsform weist das Attributefeld 1104 ein Prioritätsfeld 1112, ein reserviertes Feld 1114, ein Ordnungsfeld 1116 und ein No-Snoop-Feld 1118 auf. Hier kann das Prioritätssubfeld 1112 durch einen Initiator geändert werden, um der Transaktion eine Priorität zuzuweisen. Ein reserviertes Attributfeld 1114 wird für die Zukunft oder für verkäuferdefinierte Nutzung reserviert. Mögliche Nutzungsmodelle, die Prioritäts- oder Sicherheitsattribute verwenden, können unter Verwenden des reservierten Attributfelds umgesetzt werden.
  • Bei diesem Beispiel wird das Ordnen des Attributfelds 1116 verwendet, um optionale Informationen zu liefern, die den Ordnungstyp vermitteln, der Standardordnungsregeln modifizieren kann. Gemäß einer beispielhaften Umsetzung bedeutet ein Ordnungsattribut „0“, dass Standardordnungsregeln anzuwenden sind, wobei ein Ordnungsattribut „1“ gelockertes Ordnen bezeichnet, wobei Schreiben Schreiben in dieselbe Richtung weitergeben können und Leseabschlüsse Schreiben in dieselbe Richtung weitergeben können. Das Snoopattributfeld 1118 wird eingesetzt, um zu bestimmen, ob Transaktionen gesnoopt werden. Wie gezeigt, identifiziert das Kanal-ID-Feld 1106 einen Kanal, mit dem eine Transaktion zusammenhängt.
  • Verbindungsschicht
  • Unter Bezugnahme auf 10 agiert die Verbindungsschicht 1010, die auch Datenverbindungsschicht 1010 genannt wird, als eine Zwischenstufe zwischen der Transaktionsschicht 1005 und der physischen Schicht 1020. Bei einer Ausführungsform ist eine Verantwortung der Datenübertragungsschicht 1010 das Bereitstellen eines zuverlässigen Mechanismus zum Austauschen von Transaktionsschichtpaketen (TLPs) zwischen zwei Komponenten eines Links. Eine Seite der Datenübertragungsschicht 1010 akzeptiert TLPs, die von der Transaktionsschicht 1005 assembliert werden, wendet den einen Paketsequenzidentifikator 1011 an, das heißt eine Identifikationsnummer oder Paketnummer, berechnet einen Fehlererfassungscode und wendet ihn an, das heißt CRC 1012, und unterbreitet die modifizierten TLPs der physischen Schicht 1020 für Übertragung über ein physisches zu einem externen Bauteil.
  • Bitübertragungsschicht (physische Schicht)
  • Bei einer Ausführungsform weist die Bitübertragungsschicht 1020 einen logischen Subblock 1021 und einen elektrischen Subblock 1022 auf, um ein Paket physisch zu einem externen Bauteil zu übertragen. Hier ist der logische Subblock 1021 für die „digitalen“ Funktionen der Bitübertragungsschicht 1021 zuständig. In diesem Hinblick weist ein logischer Subblock einen Übertragungsabschnitt auf, um ausgehende Informationen zur Übertragung durch den physischen Subblock 1022 vorzubereiten, und einen Empfängerabschnitt, um empfangene Informationen zu identifizieren und vorzubereiten, bevor sie zu der Übertragungsschicht 1010 weitergegeben werden.
  • Der physische Block 1022 weist einen Sender und einen Empfänger auf. Der Sender wird von dem logischen Subblock 1021 mit Symbolen versorgt, die der Sender serialisiert und auf ein externes Bauteil überträgt. Der Empfänger wird mit serialisierten Symbolen aus einem externen Bauteil versorgt und wandelt die empfangenen Signale in einen Bitstrom um. Der Bitstrom wird de-serialisiert und zu dem logischen Subblock 1021 geliefert. Bei einer Ausführungsform wird ein 8b/10b-Übertragungscode eingesetzt, bei dem Zehn-Bit-Symbole übertragen/empfangen werden. Hier werden spezielle Symbole für das Framing eines Pakets mit Frames 1023 verwendet. Zusätzlich stellt der Empfänger bei einem Beispiel auch einen Symboltaktgeber bereit, der aus dem eingehenden seriellen Strom zurückgewonnen wird.
  • Wie oben angegeben, ist, obwohl die Transaktionsschicht 1005, die Verbindungsschicht 1010 und die physikalische Schicht 1020 in Bezug auf eine spezifische Ausführungsform eines PCIe-Protokollstapels diskutiert werden, ein geschichteter Protokollstapel nicht so beschränkt. Tatsächlich kann jedes geschichtete Protokoll eingeschlossen/implementiert werden. Als ein Beispiel beinhaltet ein Port/eine Schnittstelle, die als ein geschichtetes Protokoll dargestellt wird: (1) eine erste Schicht, um Pakete anzuordnen, das heißt, eine Transaktionsschicht; eine zweite Schicht, um Pakete zu sequenzieren, das heißt eine Verbindungsschicht; und eine dritte Schicht, um Pakete zu übertragen, das heißt eine physikalische Schicht. Als ein spezifisches Beispiel wird ein Common-Standard-Interface (CSI) -Schichtprotokoll verwendet.
  • Als nächstes bezugnehmend auf 12, ist eine Ausführungsform einer seriellen PCIe-Punkt-zu-Punkt-Struktur veranschaulicht. Obwohl eine Ausführungsform einer seriellen PCIe-Punkt-zu-Punkt-Verbindung veranschaulicht ist, ist eine serielle Punkt-zu-Punkt-Verbindung nicht so beschränkt, da sie jeglichen Übertragungspfad zum Übertragen serieller Daten beinhaltet. In der gezeigten Ausführungsform beinhaltet eine Basis-PCIe-Verbindung zwei differenziell betriebene Niedrigspannungs-Signalpaare: ein Übertragungspaar 1206/1211 und ein Empfangspaar 1212/1207. Dementsprechend beinhaltet Gerät 1205 Übertragungslogik 1206, um Daten an Gerät 1210 zu übertragen, und Empfangslogik 1207, um Daten von dem Gerät 1210 zu empfangen. Mit anderen Worten sind zwei Übertragungspfade, das heißt Pfade 1216 und 1217, und zwei Empfangspfade, das heißt Pfade 1218 und 1219, in einer PCIe-Verbindung enthalten.
  • Ein Übertragungspfad bezieht sich auf jeglichen Pfad zum Übertragen von Daten, wie zum Beispiel eine Übertragungsleitung, eine Kupferleitung, eine optische Leitung, einen drahtlosen Kommunikationskanal, eine Infrarotkommunikationsverbindung oder anderen Kommunikationspfad. Eine Verbindung zwischen zwei Geräten, wie zum Beispiel dem Gerät 1205 und dem Gerät 1210, wird als eine Verbindung bezeichnet, wie etwa Verbindung 1215. Eine Verbindung kann eine Spur unterstützen - wobei jede Spur eine Gruppe von differenziellen Signalpaaren (ein Paar für Übertragung, ein Paar für Empfang) repräsentiert. Zum Skalieren der Bandbreite kann ein Link mehrere Bahnen aggregieren, die mit xN benannt sind, wobei N eine beliebige unterstützte Linkbreite ist, wie 1, 2, 4, 8, 12, 16, 32, 64 oder breiter.
  • Ein Differenzialpaar betrifft zwei Übertragungspfade, wie Leitungen 1216 und 1217, um Differentialsignale zu übertragen. Als ein Beispiel, wenn die Leitung 1216 von einem Niederspannungspegel zu einem Hochspannungspegel übergeht, das heißt eine steigende Flanke, steuert die Leitung 1217 von einem hohen Logikpegel zu einem niedrigen Logikpegel, das heißt einer sinkenden Flanke. Differentialsignale demonstrieren potentiell bessere elektrische Eigenschaften, wie zum Beispiel bessere Signalintegrität, das heißt Kreuzkopplung, Spannungs-Überschwingen/-Unterschwingen, Schallen, usw. Dies erlaubt ein besseres Zeitfenster, das schnellere Übertragungsfrequenzen ermöglicht.
  • Es sei angemerkt, dass die oben beschriebenen Geräte, Verfahren und Systeme in einem beliebigen elektronischen Bauteil oder System, wie oben erwähnt, implementiert werden können. Als spezifische Darstellungen stellen die nachfolgenden Figuren beispielhafte Systeme für den Einsatz der Erfindung, wie sie hier beschrieben ist, bereit. Da die nachfolgenden Systeme detaillierter beschrieben werden, wird eine Anzahl unterschiedlicher Verschaltungen offenbart, beschrieben und aus der oben stehenden Erörterung wieder aufgegriffen. Und wie ohne Weiteres ersichtlich ist, können die oben beschriebenen Fortschritte auf beliebige jener Verschaltungen, Strukturen oder Architekturen angewandt werden.
  • Nun unter Bezugnahme auf 13 ist ein Blockdiagramm einer Ausführungsform eines Multicore-Prozessors gezeigt. Wie in der Ausführungsform von 13 gezeigt ist, weist der Prozessor 1300 mehrere Domänen auf. Insbesondere weist eine Kerndomäne 1330 mehrere Kerne 1330A-1330N auf, weist eine Grafikdomäne 1360 eine oder mehrere Grafik-Engines, die eine Medien-Engine 1365 aufweisen, und eine Systemagentendomäne 1310 auf.
  • In diversen Ausführungsformen bearbeitet die Systemagentendomäne 1310 Leistungssteuerungsereignisse und Leistungsverwaltung derart, dass einzelne Einheiten der Domänen 1330 und 1360 (z. B. Kerne und/oder Grafik-Engines) unabhängig gesteuert werden können, um dynamisch in einem geeigneten Leistungsmodus/-Level (z. B. aktivem Turbo-, Schlaf-, Ruhe-, Tiefschlaf- oder sonstigem fortgeschrittenen konfigurationsleistungsschnittstellenartigen Zustand) im Lichte der Aktivität (oder Inaktivität), die in der gegebenen Einheit auftritt, zu arbeiten. Jede der Domänen 1330 und 1360 kann mit einer anderen Spannung und/oder Leistung arbeiten und ferner arbeiten die einzelnen Einheiten innerhalb der Domänen jeweils potentiell mit einer unabhängigen Frequenz und Spannung. Es ist zu beachten, dass, wenngleich er nur mit drei Domänen gezeigt ist, der Umfang der vorliegenden Erfindung nicht diesbezüglich beschränkt ist und zusätzliche Domänen in anderen Ausführungsformen vorhanden sein können.
  • Wie gezeigt ist, beinhaltet jeder Kern 1330 ferner Low-Level-Caches zusätzlich zu diversen Ausführungseinheiten und zusätzlichen Verarbeitungselementen. Hier sind die verschiedenen Kerne miteinander und mit einem gemeinsamen Cache-Speicher, der aus mehreren Einheiten oder Stücken eines Last-Level-Caches (LLC) 1340A-1340N gebildet ist, gekoppelt; diese LLCs weisen oftmals eine Speicher- und Cache-Steuerungsfunktionalität auf und werden unter den Kernen sowie möglicherweise auch unter der Grafik-Engine geteilt.
  • Wie zu sehen ist, koppelt eine Ringverschaltung 1350 die Kerne miteinander und stellt eine Verschaltung zwischen der Kerndomäne 1330, der Grafikdomäne 1360 und der Systemagentenschaltung 1310 über mehrere Ringstopps 1352A-1352N jeweils an einer Kopplung zwischen einem Kern und einem LLC-Stück bereit. Wie in 13 zu sehen ist, wird die Verschaltung 1350 verwendet, um diverse Informationen einschließlich Adressinformationen, Dateninformationen, Bestätigungsinformationen und Snoop-/ungültig-Informationen zu tragen. Wenngleich eine Ringverschaltung veranschaulicht ist, kann eine beliebige bekannte On-Die-Verschaltung oder Struktur verwendet werden. Als veranschaulichendes Beispiel können einige der zuvor diskutierten Strukturen (z. B. eine andere On-Die-Verschaltung, Intel On-Chip System Fabric (IOSD), eine Advanced Microcontroller Bus Architecture (AMBA) -Verschaltung, eine mehrdimensionale Gitterstruktur oder sonstige bekannte Verschaltungsarchitektur) auf eine ähnliche Art verwendet werden.
  • Wie weiter abgebildet ist, weist die Systemagentendomäne 1310 eine Display-Engine 1312 auf, welche eine Steuerung von und eine Schnittstelle zu einem zugehörigen Display bereitstellen soll. Die Systemagentendomäne 1310 kann andere Einheiten aufweisen, wie zum Beispiel: einen integrierten Speicher-Controller 1320, der eine Schnittstelle einem Systemspeicher (z. B. einem DRAM, der mit mehreren DIMMs implementiert ist; eine Kohärenz-Logik 1322 zum Durchführen von Speicherkohärenzoperationen) bereitstellt. Es können mehrere Schnittstellen vorhanden sein, um eine Verschaltung zwischen dem Prozessor und anderen Schaltungen zu ermöglichen. Zum Beispiel sind in einer Ausführungsform mindestens eine Direct Media Interface (DMI) 1316 -Schnittstelle sowie eine oder mehrere PCIe™-Schnittstellen 1314 bereitgestellt. Die Display-Engine und diese Schnittstellen sind typischerweise über eine PCIe™ -Brücke 1318 gekoppelt. Ferner können zum Bereitstellen von Kommunikationen zwischen anderen Agenten, wie zum Beispiel zusätzlichen Prozessoren oder anderen Schaltungen eine oder mehrere andere Schnittstellen (z. B. eine Intel® Quick Path Interconnect (QPI) -Struktur) bereitgestellt werden.
  • Wendet man sich als nächstes 14 zu, ist eine Ausführungsform eines System-On-Chip (SOC) -Designs gemäß den Erfindungen dargestellt. Als ein spezifisches veranschaulichendes Beispiel ist SOC 1400 in einem Benutzergerät (User Equipment - UE) enthalten. In einer Ausführungsform bezieht sich UE auf jegliches Gerät, das von einem Endverbraucher zum Kommunizieren verwendet wird, wie zum Beispiel ein tragbares Telefon, Smartphone, Tablet, ultradünnes Notebook, Notebook mit Breitbandadapter oder jegliches andere ähnliche Kommunikationsgerät. Oft verbindet sich ein UE mit einer Basisstation oder einem Knoten, der potentiell in seiner Natur einer Mobilstation (MS) in einem GSM-Netzwerk entspricht.
  • Hier beinhaltet der SOC 1400 zwei Kerne - 1406 und 1407. Ähnlich der Diskussion oben können die Kerne 1406 und 1407 einer Anweisungssatzarchitektur entsprechen, wie zum Beispiel einem Intel®-Architecture-Core ™ -basierten Prozessor, einem Advanced-Micro-Devices, Inc. (AMD) -Prozessor, einem MIPS-basierten Prozessor, einem ARM-basierten Prozessor-Design oder einem Kunden davon, sowie ihren Lizenznehmern oder Anwendern. Die Kerne 1406 und 1407 sind mit Cache-Steuerung 1408 gekoppelt, die Busschnittstelleneinheit 1409 und L2-Cache-Speicher 1410 zugeordnet ist, um mit anderen Teilen des Systems 1400 zu kommunizieren. Die Verschaltung 1410 beinhaltet eine On-Chip-Verschaltung, wie zum Beispiel eine IOSF, AMBA oder andere oben diskutierte Verschaltung, die potentiell einen oder mehrere Aspekte der beschriebenen Erfindung implementiert.
  • Die Schnittstelle 1410 stellt Kommunikationskanäle zu den anderen Komponenten bereit, wie zum Beispiel Subscriber-Identity-Module (SIM) 1430 zum Verknüpfen mit einer SIM-Karte, Boot-ROM 1435 zum Halten von Boot-Code zur Ausführung durch die Kerne 1406 und 1407 zum Initialisieren und Starten des SOC 1400, SDRAM-Controller 1440 zum Verknüpfen mit externem Speicher (zum Beispiel DRAM 1460), Flash-Controller 1445 zum Verbinden mit nichtflüchtigem Speicher (zum Beispiel Flash 1465), periphere Steuerung 1450 (zum Beispiel Serial Peripheral Interface) zum Verknüpfen mit Peripheriegeräten, Video-Codecs 1420 und Videoschnittstelle 1425 zum Anzeigen und Empfangen von Eingaben (zum Beispiel berührungsaktivierte Eingaben), GPU 1415 zum Ausführen grafikbezogener Berechnungen, usw. Jegliche dieser Schnittstellen kann Aspekte der hierin beschriebenen Erfindung enthalten.
  • Zusätzlich veranschaulicht das System Peripheriegeräte zur Kommunikation, wie zum Beispiel Bluetooth-Modul 1470, 3G-Modem 1475, GPS 1485 und WiFi 1485. Es ist zu beachten, wie oben erwähnt, dass ein UE ein Funkgerät zur Kommunikation beinhaltet. Als ein Ergebnis sind diese peripheren Kommunikationsmodule nicht alle erforderlich. In einem UE soll jedoch eine Form eines Funkgeräts zur externen Kommunikation enthalten sein.
  • Obwohl die vorliegende Erfindung mit Bezug auf eine begrenzte Anzahl von Ausführungsformen beschrieben wurde, wird der Fachmann zahlreiche Modifikationen und Varianten davon zu würdigen wissen. Es wird beabsichtigt, dass die anliegenden Ansprüche alle solche Modifikationen und Varianten, wie sie in den wahren Geist und den Schutzumfang dieser vorliegenden Erfindung fallen, decken.
  • Ein Design kann durch verschiedene Stufen gehen, von Gestaltung zur Simulation zur Herstellung. Daten, die ein Design repräsentieren, können das Design in einer Anzahl von Weisen repräsentieren. Zunächst kann die Hardware, was in Simulationen sinnvoll ist, unter Verwendung einer Hardware-Beschreibungssprache oder einer anderen funktionalen Beschreibungssprache repräsentiert werden. Zusätzlich kann in manchen Stufen des Designprozesses ein Schaltungsebenenmodell mit Logik und/oder Transistor-Gates erstellt werden. Darüber hinaus erreichen die meisten Designs zu einem Zeitpunkt ein Datenniveau, das die physikalische Platzierung verschiedener Geräte in dem Hardware-Modell repräsentiert. In dem Fall, bei dem herkömmliche Halbleiterherstellungstechniken verwendet werden, können die Daten, die das Hardware-Modell repräsentieren, die Daten sein, die das Vorhandensein oder das Nichtvorhandensein verschiedener Merkmale auf unterschiedlichen Maskenschichten für Masken, die zum Herstellen der integrierten Schaltung verwendet werden, spezifizieren. In jeglicher Repräsentation des Designs können die Daten in jeglicher Form eines maschinenlesbaren Mediums gespeichert werden. Ein Speicher oder ein magnetischer oder optischer Speicher, wie etwa eine Platte, kann das maschinenlesbare Medium zum Speichern von Informationen sein, die übertragen werden über modulierte oder anderweitig erzeugte optische oder elektrische Wellen zum Übertragen solcher Informationen. Wenn eine elektrische Trägerwelle, die den Code oder das Design anzeigt oder trägt, in dem Ausmaß, in dem Kopieren, Puffern oder Neuübermittlung des elektrischen Signals ausgeführt wird, übertragen wird, wird eine neue Kopie erstellt. Somit kann ein Kommunikationsanbieter oder ein Netzanbieter auf einem greifbaren, maschinenlesbaren Medium, zumindest zeitweise einen Gegenstand, wie zum Beispiel in eine Trägerwelle codierte Informationen, unter Ausführung von Techniken von Ausführungsformen der vorliegenden Erfindung speichern.
  • Ein Modul, so wie es hier verwendet wird, bezieht sich auf jegliche Kombination von Hardware, Software und/oder Firmware. Ein Modul weist beispielsweise Hardware, wie einen Mikrocontroller, auf, der mit einem nichtflüchtigen Medium assoziiert ist, um Code zu speichern, der dafür ausgelegt ist, durch den Mikrocontroller ausgeführt zu werden. Eine Bezugnahme auf ein Modul betrifft folglich bei einer Ausführungsform die Hardware, die besonders konfiguriert ist, um den Code, der auf einem nichtflüchtigen Medium zu halten ist, zu erkennen und/oder auszuführen. Des Weiteren betrifft der Gebrauch eines Moduls bei einer Ausführungsform das nichtflüchtige Medium, das den Code aufweist, der spezifisch angepasst ist, um von dem Mikrocontroller ausgeführt zu werden, um vorbestimmte Vorgänge auszuführen. Wie man folgern kann, kann sich der Begriff Modul (bei diesem Beispiel) bei noch einer weiteren Ausführungsform auf die Kombination des Mikrocontrollers und des nichtflüchtigen Mediums beziehen. Häufig variieren Modulgrenzen, die als separat dargestellt sind, allgemein und überlappen sich potentiell. Beispielsweise können ein erstes und ein zweites Modul Hardware, Software, Firmware oder eine Kombination davon gemeinsam verwenden, während potentiell etwas unabhängige Hardware, Software oder Firmware behalten wird. Bei einer Ausführungsform schließt die Verwendung des Begriffs ,Logik‘ Hardware, wie etwa Transistoren, Register oder andere Hardware, wie etwa programmierbare Logikvorrichtungen, ein.
  • Verwenden der Phrase „zum“ oder „dazu ausgelegt“, in einer Ausführungsform, bezieht sich auf Anordnen, Zusammenstellen, Fertigen, Anbieten zum Verkauf, Importieren und/oder Konzipieren einer Einrichtung, Hardware, Logik oder eines Elements zum Durchführen einer speziellen oder bestimmten Aufgabe. Bei diesem Beispiel ist ein Gerät oder ein Element davon, die/das nicht arbeitet, immer noch „ausgelegt“, um eine designierte Aufgabe auszuführen, wenn es konzipiert, gekoppelt und/oder verschaltet ist, um die designierte Aufgabe auszuführen. Als rein veranschaulichendes Beispiel kann ein Logik-Gate während des Betriebs eine 0 oder eine 1 bereitstellen. Aber ein Logik-Gate, das „ausgelegt ist“, um ein Freischaltsignal zu einem Taktgeber bereitzustellen, weist nicht jedes potentielle Logik-Gate auf, das möglicherweise eine 1 oder 0 bereitstellt. Stattdessen ist das Logik-Gatter eines, das auf irgendeine Weise gekoppelt ist, bei der während des Betriebs die ausgegebene 1 oder 0 den Taktgeber freischalten soll. Es sei noch einmal angemerkt, dass Verwendung des Begriffs „ausgelegt zum“ keinen Betrieb erfordert, sondern sich stattdessen auf den latenten Zustand eines Geräts, von Hardware und/oder eines Elements fokussiert, wobei der latente Zustand des Geräts, der Hardware und/oder des Elements ausgelegt ist, um eine besondere Aufgabe durchzuführen, wenn das Gerät, die Hardware und/oder das Element in Betrieb ist.
  • Ferner betrifft der Gebrauch der Phrasen „fähig zum“ und/oder „betreibbar zum“ bei einer Ausführungsform irgendeine Einrichtung, Logik, Hardware und/oder ein Element, die derart ausgelegt sind, dass sie den Gebrauch des Geräts, der Logik, der Hardware und/oder des Elements auf eine spezifizierte Art ermöglichen. Es sei wie oben angemerkt, dass sich eine Verwendung von „fähig zum“ oder „betreibbar zum“ in einer Ausführungsform auf den latenten Zustand des Geräts, der Logik, Hardware und/oder des Elements bezieht, wobei die Einrichtung, Logik, Hardware und/oder das Element nicht in Betrieb ist, aber auf eine solche Weise ausgelegt ist, dass Gebrauch eines Geräts auf eine spezifizierte Art ermöglicht wird.
  • Wie hier verwendet, weist ein Wert eine beliebige bekannte Darstellung einer Zahl, eines Zustands, eines logischen Zustands oder eines binären logischen Zustands auf. Häufig wird die Verwendung von Logikpegeln, Logikwerten oder von logischen Werten auch als 1-en und 0-en bezeichnet, was einfach binäre Logikzustände darstellt. Beispielsweise bezieht sich 1 auf einen hohen Logikpegel und 0 bezieht sich auf einen tiefen Logikpegel. Bei einer Ausführungsform kann eine Speicherzelle, wie etwa eine Transistor- oder Flash-Zelle, in der Lage sein, einen einzigen logischen Wert oder mehrere logische Werte zu halten. Allerdings wurden andere Darstellungen von Werten in Computersystemen verwendet. Beispielsweise kann die Dezimalzahl Zehn auch als ein binärer Wert von 1010 und ein hexadezimaler Buchstabe A dargestellt werden. Daher umfasst ein Wert eine beliebige Darstellung von Informationen, die in der Lage ist, in einem Computersystem gehalten zu werden.
  • Darüber hinaus können Zustände durch Werte oder Abschnitte von Werten repräsentiert werden. Beispielsweise kann ein erster Wert, wie etwa eine logische Eins, einen Standard- oder Anfangszustand repräsentieren, wohingegen ein zweiter Wert, wie etwa eine logische Null, einen Nichtstandardzustand repräsentieren kann. Zusätzlich beziehen sich die Terme Reset und Set in einer Ausführungsform jeweils auf einen Standard- bzw. einen aktualisierten Wert oder Zustand. Beispielsweise beinhaltet ein Standardwert potentiell einen hohen logischen Wert, das heißt Reset, wohingegen ein aktualisierter Wert potentiell einen tiefen logischen Wert, das heißt Set, beinhaltet. Es ist zu beachten, dass jegliche Kombination von Werten verwendet werden kann, um jegliche Anzahl von Zuständen zu repräsentieren.
  • Die oben dargelegten Ausführungsformen von Verfahren, Hardware, Software, Firmware oder Code können über auf einem maschinenzugreifbaren, maschinenlesbaren, computerzugreifbaren oder computerlesbaren Medium gespeicherte Instruktionen oder Code implementiert sein, welche durch ein Verarbeitungselement ausführbar sind. Ein nichtflüchtiges maschinenzugreifbares/-lesbares Medium beinhaltet jeglichen Mechanismus, der Informationen in einer durch eine Maschine, wie zum Beispiel einen Computer oder ein elektronisches System, lesbaren Form bereitstellt (das heißt speichert und/oder überträgt). Beispielsweise beinhaltet ein nichttransitorisches, maschinenzugreifbares Medium Direktzugriffsspeicher (RAM - Random Access Memory), wie etwa statisches RAM (SRAM) oder dynamisches RAM (DRAM); ROM; ein magnetisches oder optisches Speicherungsmedium; Flash-Speichervorrichtungen; elektrische Speicherungsvorrichtungen; optische Speicherungsvorrichtungen; akustische Speicherungsvorrichtungen; andere Formen von Speicherungsvorrichtungen zum Halten von Informationen, die von transitorischen (propagierten) Signalen (z. B. Trägerwellen, Infrarotsignale, Digitalsignale) usw. empfangen werden; die von den nichttransitorischen unterschieden werden müssen, die Informationen davon empfangen können.
  • Zum Programmieren von Logik verwendete Instruktionen, um Ausführungsformen der Erfindung auszuführen, können innerhalb eines Speichers, wie zum Beispiel DRAM, Cache, Flash-Speicher oder andere Speicherung, in dem System gespeichert werden. Darüber hinaus können die Instruktionen über ein Netzwerk oder mittels anderer computerlesbarer Medien verteilt werden. Somit kann ein maschinenlesbares Medium unter anderem jeglichen Mechanismus zum Speichern oder Übermitteln von Informationen in einer Form, die durch eine Maschine (zum Beispiel einen Computer) gelesen werden kann, beinhalten, wie etwa: Floppy Disks, optische Disks, Compact Disk, Read-Only-Memory (CD-ROM) und magneto-optische Disks, Read-Only-Memory (ROM), Random-Access-Memory (RAM), Erasable-Programmable-Read-Only-Memory (EPROM), Electrically-Erasable-Programmable-Read-Only-Memory (EEPROM), magnetische oder optische Karten, Flash-Speicher oder eine greifbare, maschinenlesbare Speicherung, die bei der Informationsübermittlung über das Internet über elektrische, optische, akustische oder andere Formen von propagierten Signalen (z. B. Trägerwellen, Infrarotsignale, Digitalsignale usw.) verwendet werden. Das computerlesbare Medium weist folglich jegliche Art von greifbarem maschinenlesbarem Medium auf, das geeignet ist, um elektronische Anweisungen und Informationen in einer Form, die durch eine Maschine (zum Beispiel einen Computer) lesbar ist, zu speichern oder zu übertragen.
  • Durchgehend bedeutet in dieser Spezifikation Bezugnahme auf „(genau) eine Ausführungsform“ oder „eine Ausführungsform“, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, das bzw. die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der vorliegenden Techniken enthalten ist. Das Erscheinen der Phrasen „bei (genau) einer Ausführungsform“ oder „bei einer Ausführungsform“ an diversen Stellen über die gesamte Spezifikation hinweg bezieht sich also nicht immer notwendigerweise auf dieselbe Ausführungsform. Darüber hinaus können die bestimmten Merkmale, Strukturen oder Charakteristika in einer oder mehreren Ausführungsformen auf jegliche geeignete Weise kombiniert werden.
  • In der vorhergehenden Spezifikation wurde unter Bezugnahme auf spezifische beispielhafte Ausführungsformen eine detaillierte Beschreibung gegeben. Es ist jedoch offensichtlich, dass diverse Modifikationen und Änderungen daran vorgenommen werden können, ohne vom breiteren Geist und Schutzumfang der Erfindung, wie sie in den beigefügten Ansprüchen dargelegt ist, abzuweichen. Die Spezifikation und die Zeichnungen sind demnach eher in einem veranschaulichenden Sinne als in einem einschränkenden Sinne zu betrachten. Darüber hinaus betrifft der vorhergegangene Gebrauch von Ausführungsform und anderer beispielhafter Sprache nicht notwendigerweise dieselbe Ausführungsform oder dasselbe Beispiel, sondern kann andere und unterschiedliche Ausführungsformen sowie potentiell dieselbe Ausführungsform betreffen.
  • Der folgende Abschnitt stellt Beispiele für verschiedene der hier offenbarten Ausführungsformen bereit.
  • Beispiel 1 ist eine Eingabe/Ausgabe-Steuerungsvorrichtung, die einen Ausgangsanschluss zum Erhalten einer Verbindung mit einer Anzeigevorrichtung; einen Multiplexer, der mit dem Eingangsanschluss gekoppelt ist; einen ersten Eingangsanschluss, der mit dem Multiplexer gekoppelt ist; einen zweiten Eingangsanschluss, der mit dem Multiplexer gekoppelt ist; ein Speicherelement zum Speichern von Grafikpräferenzdaten; und eine ThunderBolt (TBT) -Firmware (FW) aufweist. Die TBT FW kann eine verbundene Vorrichtung an dem Eingangsanschluss erkennen; einen Grafikprozessor für die verbundene Vorrichtung basierend auf den Grafikpräferenzdaten bestimmen; und die verbundene Vorrichtung logisch mit einem des ersten Eingangsanschlusses oder des zweiten Eingangsanschlusses durch den Multiplexer basierend auf dem bestimmten Grafikprozessor verbinden.
  • Beispiel 2 kann den Gegenstand von Beispiel 1 einschließen, wobei die Eingabe/Ausgabe-Steuerung eine ThunderBolt-Schnittstellensteuerung einschließt.
  • Beispiel 3 kann den Gegenstand von einem der Beispiele 1-2 einschließen, wobei der Ausgangsanschluss einen universellen seriellen Bus-Typ-C-Anschluss einschließt.
  • Beispiel 4 kann den Gegenstand von einem der Beispiele 1-3 einschließen, wobei der erste Eingangsanschluss ein erster Anzeigeanschluss ist und wobei der zweite Eingangsanschluss ein zweiter Anzeigeanschluss ist.
  • Beispiel 5 kann den Gegenstand von einem der Beispiele 1-4 einschließen, wobei die Grafikpräferenzdaten erweiterte Anzeigeidentitätsdaten (Extended Display Identity Data, EDID) einschließen.
  • Beispiel 6 kann den Gegenstand von einem der Beispiele 1-4 einschließen, wobei die Grafikpräferenzdaten eine Anbieterkennung für die verbundene Vorrichtung einschließen.
  • Beispiel 7 kann den Gegenstand von einem der Beispiele 1-4 einschließen, wobei die Grafikpräferenzdaten einen Anwendungsnamen einschließen.
  • Beispiel 8 kann den Gegenstand von einem der Beispiele 1-7 einschließen und schließt ferner einen Peripheral Component Interconnect Express (PCIe) -Anschluss ein.
  • Beispiel 9 kann den Gegenstand von Beispiel 1 einschließen, wobei der erste Ausgangsanschluss einen Ausgangsanzeigeanschluss einschließt.
  • Beispiel 10 kann den Gegenstand von einem der Beispiele 1-9 einschließen und schließt ferner eine Steuerungslogik zum Durchführen einer Hotplug-Erkennung basierend auf einer Verbindung mit dem Ausgangsanschluss ein.
  • Beispiel 11 ist ein Verfahren zum Umschalten zwischen einer internen Grafikkarte und einer externen Grafikkarte, wobei das Verfahren das Erkennen einer verbundenen Vorrichtung an einem Eingangsanschluss einer ThunderBolt-Eingabe/Ausgabe- (E/A) -Steuerung; das Kennzeichnen einer Grafikprozessorpräferenzkennung für die verbundene Vorrichtung; das Bestimmen der Grafikprozessorpräferenz für die verbundene Vorrichtung basierend auf der Grafikprozessorpräferenzkennung; und das Verbinden der verbundenen Vorrichtung mit einem eines ersten Anzeigeanschlusses oder eines zweiten Anzeigeanschlusses basierend auf der bestimmten Grafikprozessorpräferenz einschließt.
  • Beispiel 12 kann den Gegenstand von Beispiel 11 einschließen, wobei die Grafikprozessorpräferenzkennung erweiterte Anzeigeidentitätsdaten (Extended Display Identity Data, EDID) einschließt.
  • Beispiel 13 kann den Gegenstand von Beispiel 11 einschließen, wobei die Grafikprozessorpräferenzkennung einen Namen einer Anwendung einschließt, die auf der verbundenen Vorrichtung ausgeführt wird.
  • Beispiel 14 kann den Gegenstand von Beispiel 11 einschließen, wobei die Grafikprozessorpräferenzkennung eine Subsystemanbieterkennung (Subsystem Vendor Identifier, SVID) einschließt.
  • Beispiel 15 kann den Gegenstand von einem der Beispiele 11-14 einschließen, wobei die Grafikprozessorpräferenzkennung eine Präferenz für eine Verbindung mit einer internen Grafikkarte angibt, und wobei das Verbinden der verbundenen Vorrichtung mit einem des ersten Anzeigeanschlusses oder des zweiten Anzeigeanschlusses das Verbinden der verbundenen Vorrichtung mit einem ersten Anzeigeanschluss einschließt, wobei der erste Anzeigeanschluss mit dem internen Grafikprozessor verbunden ist.
  • Beispiel 16 kann den Gegenstand von Beispiel 15 einschließen, wobei das Verbinden der verbundenen Vorrichtung mit dem ersten Anzeigeanschluss das Leiten von Anzeigesignalen von der verbundenen Vorrichtung zu dem ersten Anzeigeanschluss einschließt.
  • Beispiel 17 kann den Gegenstand von Beispiel 15 einschließen und schließt ferner das Durchführen einer Unterbrechungsdienstanfrage; das Bestimmen einer maximalen Verknüpfungsrate für die verbundene Vorrichtung; und das Bestimmen einer maximalen Verknüpfungsanzahl für die verbundene Vorrichtung ein.
  • Beispiel 18 kann den Gegenstand von Beispiel 11 einschließen, wobei das Kennzeichnen einer Grafikprozessorpräferenzkennung für die verbundene Vorrichtung das Erhalten der Grafikprozessorpräferenzkennung durch einen Handshake zwischen der ThunderBolt-E/A-Steuerung und der verbundenen Vorrichtung; und Speichern der Grafikprozessorpräferenzkennung in einem Speicherelement, das mit der ThunderBolt-E/A-Steuerung verknüpft ist, einschließt.
  • Beispiel 19 kann den Gegenstand von einem der Beispiele 11-18 einschließen, wobei das Bestimmen der Grafikprozessorpräferenz für die verbundene Vorrichtung basierend auf der Grafikprozessorpräferenzkennung das Vergleichen der erhaltenen Grafikprozessorpräferenzkennung mit einer oder mehreren gespeicherten Grafikprozessorpräferenzen einschließt.
  • Beispiel 20 kann den Gegenstand von einem der Beispiele 11-19 einschließen, wobei die eine oder mehreren gespeicherten Grafikprozessorpräferenzkennungen eine Whitelist von Grafikprozessorpräferenzkennungen einschließen.
  • Beispiel 21 ist ein Computersystem, das eine Grafikprozessorkarte, die über eine Verknüpfung, die mit einem Peripheral Component Interconnect Express (PCIe) -Protokoll konform ist, mit dem Computersystem verbunden ist; eine Hardwareverarbeitungsvorrichtung, die einen internen Grafikprozessor aufweist; ein ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem, das über eine Verknüpfung, die mit dem PCIe-Protokoll konform ist, mit dem Computersystem verbunden ist, aufweist. Das ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem weist einen Eingangsanschluss; einen ersten Anzeigeausgangsanschluss, der logisch mit dem internen Grafikprozessor gekoppelt ist; einen zweiten Anzeigeausgangsanschluss, der logisch mit der Grafikprozessorkarte gekoppelt ist; eine Umschaltschaltung, die den Eingangsanschluss mit dem ersten Anzeigeausgangsanschluss und dem zweiten Anzeigeausgangsanschluss verknüpft; und eine TBT FW-Logik auf. Die TBT FW-Logik erkennt eine verbundene Vorrichtung, die mit dem Eingangsanschluss verbunden ist; erhält eine Grafikprozessorpräferenzkennung von der verbundenen Vorrichtung; bestimmt eine Grafikprozessorpräferenz basierend auf einer Kennung, die von der verbundenen Vorrichtung erhalten wird; und weist die Umschaltschaltung an, die verbundene Vorrichtung logisch mit einem des internen Grafikprozessors über den ersten Anzeigeausgangsanschluss oder der Grafikprozessorkarte über den zweiten Anzeigeausgangsanschluss basierend auf der bestimmten Grafikprozessorpräferenz zu koppeln.
  • Beispiel 22 kann den Gegenstand von Beispiel 21 einschließen, wobei die Grafikprozessorpräferenzkennung eine Kennung aus erweiterten Anzeigeidentitätsdaten (Extended Display Identity Data, EDID), einer Subsystemanbieterkennung (Subsystem Vendor Identifier, SVID) oder einem Anwendungsnamen einschließt.
  • Beispiel 23 kann den Gegenstand von einem der Beispiele 21-22 einschließen, wobei das ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem ein Speicherelement zum Speichern einer Whitelist von Grafikprozessorpräferenzkennungen aufweist, wobei die Whitelist eine Grafikprozessorpräferenzkennung mit einer Grafikprozessorpräferenz korreliert.
  • Beispiel 24 kann den Gegenstand von einem der Beispiele 21-23 einschließen, wobei die Hardwareverarbeitungsvorrichtung und das ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem über eine ThunderBolt-Verknüpfung verbunden sind, wobei die ThunderBolt-Verknüpfung mit einem Peripheral Component Interconnect Express (PCIe) - Protokoll konform ist.
  • Beispiel 25 kann den Gegenstand von einem der Beispiele 21-24 einschließen, wobei die TBT FW eine verbundene Vorrichtung über eine Hotplug-Erkennung erkennt, wobei die TBT FW das ThunderBolt-Eingabe/Ausgabesubsystem dazu veranlasst, die Grafikprozessorpräferenzkennung von der verbundenen Vorrichtung zu erhalten, die Grafikprozessorpräferenz für die verbundene Vorrichtung zu kennzeichnen, ein Link-Training mit der verbundenen Vorrichtung durchzuführen und die verbundene Vorrichtung logisch mit einem bzw. einer des internen Grafikprozessors oder der Grafikprozessorkarte zu koppeln.
  • Beispiel 26 kann den Gegenstand von Beispiel 21 einschließen und kann auch mehrere Multiplexer aufweisen, die logisch mit einem oder mehreren der Anzeigeanschlüsse gekoppelt sind, wobei die Multiplexer konfiguriert sind, um Signale von einem oder mehreren Eingangsanschlüssen logisch zu einem bzw. einer des internen Grafikprozessors oder der externen Grafikkarte zu leiten.
  • Beispiel 27 kann den Gegenstand von Beispiel 26 einschließen, wobei jeder der mehreren Multiplexer logisch mit einem Retimer gekoppelt ist.
  • Beispiel 28 ist eine Eingabe/Ausgabe-Steuerungsvorrichtung, die einen Ausgangsanschluss zum Erhalten einer Verbindung mit einer Anzeigevorrichtung; einen ersten Eingangsanschluss; einen zweiten Eingangsanschluss; ein Mittel zum Umschalten des Ausgangsanschlusses zwischen dem ersten Eingangsanschluss und dem zweiten Eingangsanschluss; ein Speicherelement zum Speichern von Grafikpräferenzdaten; und ein Mittel zum Steuern des Umschaltens des ersten Ausgangsanschlusses zwischen dem ersten Eingangsanschluss und dem zweiten Eingangsanschluss aufweist. Das Mittel zum Steuern kann Mittel zum Erkennen einer verbundenen Vorrichtung an dem Eingangsanschluss; Bestimmen eines Grafikprozessors für die verbundene Vorrichtung basierend auf den Grafikpräferenzdaten; und logischen Verbinden der verbundenen Vorrichtung mit einem des ersten Eingangsanschlusses oder des zweiten Eingangsanschlusses durch den Multiplexer basierend auf dem bestimmten Grafikprozessor aufweisen.
  • Beispiel 29 ist ein Computerprogrammprodukt, das greifbar in einem nichtflüchtigen computerlesbaren Medium realisiert ist, wobei das Computerprogrammprodukt Code aufweist, der, wenn er ausgeführt wird, eine Steuerung dazu veranlasst, eine verbundene Vorrichtung an einem Eingangsanschluss einer ThunderBolt-Eingabe/Ausgabe- (E/A) -Steuerung zu erkennen; eine Grafikprozessorpräferenzkennung für die verbundene Vorrichtung zu kennzeichnen; eine Grafikprozessorpräferenz für die verbundene Vorrichtung basierend auf der Grafikprozessorpräferenzkennung zu bestimmen; und die verbundene Vorrichtung mit einem eines ersten Anzeigeanschlusses oder eines zweiten Anzeigeanschlusses basierend auf der bestimmten Grafikprozessorpräferenz zu verbinden.
  • Beispiel 30 kann den Gegenstand von Beispiel 29 einschließen, wobei die Grafikprozessorpräferenzkennung erweiterte Anzeigeidentitätsdaten (Extended Display Identity Data, EDID) einschließt.
  • Beispiel 31 kann den Gegenstand von Beispiel 29 einschließen, wobei die Grafikprozessorpräferenzkennung einen Namen einer Anwendung, die auf der verbundenen Vorrichtung ausgeführt wird, aufweist.
  • Beispiel 32 kann den Gegenstand von Beispiel 11 einschließen, wobei die Grafikprozessorpräferenzkennung eine Subsystemanbieterkennung (Subsystem Vendor Identifier, SVID) aufweist.
  • Beispiel 33 kann den Gegenstand von einem der Beispiele 29-32 einschließen, wobei die Grafikprozessorpräferenzkennung verwendet wird, um eine Präferenz für eine Verbindung mit einer externen Grafikkarte zu kennzeichnen, und wobei das Verbinden der verbundenen Vorrichtung mit einem des ersten Anzeigeanschlusses oder des zweiten Anzeigeanschlusses das logische Verbinden der verbundenen Vorrichtung mit einem ersten Anzeigeanschluss umfasst, wobei der erste Anzeigeanschluss mit der externen Grafikkarte verbunden ist.
  • Beispiel 34 kann den Gegenstand von Beispiel 33 einschließen, wobei das Verbinden der verbundenen Vorrichtung mit dem ersten Anzeigeanschluss das Leiten von Anzeigesignalen von der verbundenen Vorrichtung zu dem ersten Anzeigeanschluss umfasst.
  • Beispiel 35 kann den Gegenstand von Beispiel 33 einschließen und schließt ferner das Durchführen einer Unterbrechungsdienstanfrage; das Bestimmen einer maximalen Verknüpfungsrate für die verbundene Vorrichtung; und das Bestimmen einer maximalen Verknüpfungsanzahl für die verbundene Vorrichtung ein.
  • Beispiel 36 kann den Gegenstand von einem der Beispiele 29-35 einschließen, wobei das Kennzeichnen einer Grafikprozessorpräferenzkennung für die verbundene Vorrichtung das Erhalten der Grafikprozessorpräferenzkennung durch ein Handshake zwischen der ThunderBolt-E/A-Steuerungsvorrichtung und der verbundenen Vorrichtung; und Speichern der Grafikprozessorpräferenzkennung in einem Speicherelement, das mit der ThunderBolt-E/A-Steuerung verknüpft ist, umfasst.
  • Beispiel 37 kann den Gegenstand von einem der Beispiele 29-36 einschließen, wobei das Bestimmen der Grafikprozessorpräferenz für die verbundene Vorrichtung basierend auf der Grafikprozessorpräferenzkennung das Verwenden der erhaltenen Grafikprozessorpräferenzkennung zum Suchen von einer oder mehreren gespeicherten Grafikprozessorpräferenzen und einer entsprechenden Grafikprozessorpräferenz; und Bestimmen einer Adresse für die bestimmte Grafikprozessorpräferenz einschließt.
  • Beispiel 38 kann den Gegenstand von einem der Beispiele 29-37 einschließen, wobei die eine oder mehreren gespeicherten Grafikprozessorpräferenzkennungen eine Whitelist von Grafikprozessorpräferenzkennungen aufweisen.

Claims (25)

  1. Eingabe/Ausgabe- (E/A) -Steuerungsvorrichtung, die Folgendes aufweist: einen Ausgangsanschluss zum Erhalten einer Verbindung mit einer Anzeigevorrichtung; einen Multiplexer, der mit dem Ausgangsanschluss gekoppelt ist; einen ersten Eingangsanschluss, der mit dem Multiplexer gekoppelt ist; einen zweiten Eingangsanschluss, der mit dem Multiplexer gekoppelt ist; ein Speicherelement zum Speichern von Grafikpräferenzdaten; und ThunderBolt (TBT) -Firmware (FW) zum: Erkennen einer verbundenen Vorrichtung an dem Ausgangsanschluss; Bestimmen eines Grafikprozessors für die verbundene Vorrichtung basierend auf den Grafikpräferenzdaten; und logischen Verbinden der verbundenen Vorrichtung mit einem des ersten Eingangsanschlusses oder des zweiten Eingangsanschlusses durch den Multiplexer basierend auf dem bestimmten Grafikprozessor.
  2. Eingabe/Ausgabesteuerungsvorrichtung nach Anspruch 1, wobei die E/A-Steuerungsvorrichtung eine ThunderBolt-Schnittstellen-Steuerung aufweist.
  3. Eingabe/Ausgabesteuerungsvorrichtung nach einem der Ansprüche 1-2, wobei der Ausgangsanschluss einen universellen seriellen Bus-Typ-C-Anschluss umfasst.
  4. Eingabe/Ausgabesteuerungsvorrichtung nach einem der Ansprüche 1-2, wobei der erste Eingangsanschluss ein erster Anzeigeanschluss ist und wobei der zweite Eingangsanschluss ein zweiter Anzeigeanschluss ist.
  5. Eingabe/Ausgabesteuerungsvorrichtung nach einem der Ansprüche 1-2, wobei die Grafikpräferenzdaten erweiterte Anzeigeidentitätsdaten (Extended Display Identity Data, EDID) aufweisen.
  6. Eingabe/Ausgabesteuerungsvorrichtung nach einem der Ansprüche 1-2, wobei die Grafikpräferenzdaten eine Anbieterkennung für die verbundene Vorrichtung aufweisen.
  7. Eingabe/Ausgabesteuerungsvorrichtung nach einem der Ansprüche 1-2, wobei die Grafikpräferenzdaten einen Anwendungsnamen aufweisen.
  8. Eingabe/Ausgabesteuerungsvorrichtung nach einem der Ansprüche 1-2, die ferner einen Peripheral Component Interconnect Express (PCIe) -Anschluss aufweist.
  9. Eingabe/Ausgabesteuerungsvorrichtung nach Anspruch 1, wobei der erste Eingangsanschluss einen Ausgangsanzeigeanschluss aufweist.
  10. Eingabe/Ausgabesteuerungsvorrichtung nach Anspruch 1, die ferner eine Steuerungslogik zum Durchführen einer Hotplug-Erkennung basierend auf einer Verbindung mit dem Ausgangsanschluss aufweist.
  11. Verfahren zum Umschalten zwischen einer internen Grafikkarte und einer externen Grafikkarte, wobei das Verfahren Folgendes umfasst: Erkennen einer verbundenen Vorrichtung an einem Eingangsanschluss einer ThunderBolt-Eingabe/ Ausgabe-(E/A)-Steuerung; Kennzeichnen einer Grafikprozessorpräferenzkennung für die verbundene Vorrichtung; Bestimmen einer Grafikprozessorpräferenz für die verbundene Vorrichtung basierend auf der Grafikprozessorpräferenzkennung; und Verbinden der verbundenen Vorrichtung mit einem eines ersten Anzeigeanschlusses oder eines zweiten Anzeigeanschlusses basierend auf der bestimmten Grafikprozessorpräferenz.
  12. Verfahren nach Anspruch 11, wobei die Grafikprozessorpräferenzkennung erweiterte Anzeigeidentitätsdaten (Extended Display Identity Data, EDID) aufweist.
  13. Verfahren nach Anspruch 11, wobei die Grafikprozessorpräferenzkennung einen Namen einer Anwendung aufweist, die auf der verbundenen Vorrichtung ausgeführt wird.
  14. Verfahren nach Anspruch 11, wobei die Grafikprozessorpräferenzkennung eine Subsystemanbieterkennung (Subsystem Vendor Identifier, SVID) aufweist.
  15. Verfahren nach einem der Ansprüche 11-14, wobei die Grafikprozessorpräferenzkennung verwendet wird, um eine Präferenz für eine Verbindung mit einer externen Grafikkarte zu kennzeichnen, und wobei das Verbinden der verbundenen Vorrichtung mit einem des ersten Anzeigeanschlusses oder des zweiten Anzeigeanschlusses das logische Verbinden der verbundenen Vorrichtung mit einem ersten Anzeigeanschluss umfasst, wobei der erste Anzeigeanschluss mit der externen Grafikkarte verbunden ist.
  16. Verfahren nach Anspruch 15, wobei das Verbinden der verbundenen Vorrichtung mit dem ersten Anzeigeanschluss das Leiten von Anzeigesignalen von der verbundenen Vorrichtung zu dem ersten Anzeigeanschluss umfasst.
  17. Verfahren nach Anspruch 15, das ferner Folgendes umfasst: Durchführen einer Unterbrechungsdienstanfrage; Bestimmen einer maximalen Verknüpfungsrate für die verbundene Vorrichtung; und Bestimmen einer maximalen Verknüpfungsanzahl für die verbundene Vorrichtung.
  18. Verfahren nach Anspruch 11, wobei das Kennzeichnen einer Grafikprozessorpräferenzkennung für die verbundene Vorrichtung das Erhalten der Grafikprozessorpräferenzkennung durch ein Handshake zwischen der ThunderBolt-E/A-Steuerungsvorrichtung und der verbundenen Vorrichtung; und Speichern der Grafikprozessorpräferenzkennung in einem Speicherelement, das mit der ThunderBolt-E/A-Steuerung verknüpft ist, umfasst.
  19. Verfahren nach Anspruch 11, wobei das Bestimmen der Grafikprozessorpräferenz für die verbundene Vorrichtung basierend auf der Grafikprozessorpräferenzkennung Folgendes umfasst: Verwenden der erhaltenen Grafikprozessorpräferenzkennung zum Suchen von einer oder mehreren gespeicherten Grafikprozessorpräferenzen und einer entsprechenden Grafikprozessorpräferenz; und Bestimmen einer Adresse für die bestimmte Grafikprozessorpräferenz.
  20. Verfahren nach Anspruch 11, wobei die eine oder mehreren gespeicherten Grafikprozessorpräferenzkennungen eine Whitelist von Grafikprozessorpräferenzkennungen aufweisen.
  21. Rechensystem, umfassend: einen Prozessorkern, der einen internen Grafikprozessor aufweist; eine Grafikkarte, die über eine Verknüpfung, die mit einem Peripheral Component Interconnect Express (PCIe)-basierten Protokoll konform ist, mit dem Prozessorkern verbunden ist; ein ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem, das über eine Verknüpfung, die mit dem PCIe-basierten Protokoll konform ist, mit dem Prozessorkern verbunden ist, wobei das ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem Folgendes aufweist: einen Ausgangsanschluss; einen Anzeigeanschluss; eine Umschaltschaltung, die den Ausgangsanschluss mit dem Anzeigeanschluss verknüpft; und eine Logik zum: Erkennen einer verbundenen Vorrichtung, die mit dem Ausgangsanschluss verbunden ist; Erhalten einer Grafikprozessorpräferenzkennung von der verbundenen Vorrichtung; und Anweisen der Umschaltschaltung, die verbundene Vorrichtung mit einem bzw. einer des internen Grafikprozessors oder der Grafikkarte über den Anzeigeanschluss basierend auf der bestimmten Grafikprozessorpräferenz logisch zu koppeln.
  22. Computersystem nach Anspruch 21, wobei die Grafikprozessorpräferenzkennung eine Kennung aus erweiterten Anzeigeidentitätsdaten (Extended Display Identity Data, EDID), einer Subsystemanbieterkennung (Subsystem Vendor Identifier, SVID) oder einem Anwendungsnamen umfasst.
  23. Computersystem nach einem der Ansprüche 21-22, wobei das ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem ein Speicherelement zum Speichern einer Whitelist von Grafikprozessorpräferenzkennungen aufweist, wobei die Whitelist eine Grafikprozessorpräferenzkennung mit einer Grafikprozessorpräferenz korreliert.
  24. Computersystem nach einem der Ansprüche 21-22, wobei die Hardwareverarbeitungsvorrichtung und das ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem über eine ThunderBolt-Verknüpfung verbunden sind, wobei die ThunderBolt-Verknüpfung mit einem Peripheral Component Interconnect Express (PCIe) - Protokoll konform ist.
  25. Computersystem nach einem der Ansprüche 21-22, wobei das Computersystem eine TBT-Firmware (FW) aufweist, die mindestens teilweise in Hardware implementiert ist, wobei die TBT FW-Logik eine verbundene Vorrichtung über eine Hotplug-Erkennung erkennt, wobei die TBT FW das ThunderBolt-Eingabe/Ausgabe-Steuerungssubsystem dazu veranlasst, die Grafikprozessorpräferenzkennung von der verbundenen Vorrichtung zu erhalten, eine Grafikprozessorpräferenz für die verbundene Vorrichtung zu kennzeichnen, ein Link-Training mit der verbundenen Vorrichtung durchzuführen und die verbundene Vorrichtung logisch mit einem bzw. einer des internen Grafikprozessors oder der Grafikkarte zu koppeln.
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