DE102018006798A1

DE102018006798A1 - Einrichtung und Verfahren zum Multiplizieren, Addieren/Subtrahieren und Akkumulieren von gepackten Datenelementen

Info

Publication number: DE102018006798A1
Application number: DE102018006798.0A
Authority: DE
Inventors: Robert Valentine; Mark J. Charney; Jesus Corbal; Venkateswara Madduri; Elmoustapha Ould-Ahmed-Vall
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2017-09-29
Filing date: 2018-08-28
Publication date: 2019-04-04
Also published as: CN109582356A; US11074073B2; US20210357215A1; US20190102174A1

Abstract

Eine Einrichtung und ein Verfahren zum Durchführen von dualen gleichzeitigen Multiplikationen, Subtraktion/Addition und Akkumulation von gepackten Datenelementen. Zum Beispiel weist eine Ausführungsform eines Prozessors Folgendes auf: einen Decodierer zum Decodieren eines Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern von ersten und zweiten gepackten Datenelementen; ein zweites Quellregister zum Speichern von dritten und vierten gepackten Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Befehls, wobei die Ausführungsschaltung Folgendes aufweist: eine Multiplikatorschaltung zum Multiplizieren der ersten und dritten gepackten Datenelemente zum Erzeugen eines ersten temporären Produkts und zum gleichzeitigen Multiplizieren der zweiten und vierten gepackten Datenelemente zum Erzeugen eines zweiten temporären Produkts, wobei die ersten bis vierten gepackten Datenelemente alle eine erste Breite aufweisen; eine Schaltung zum Negieren des ersten temporären Produkts zum Erzeugen eines negierten ersten Produkts; eine Addiererschaltung zum Hinzufügen des ersten negierten Produkts zu einem ersten akkumulierten gepackten Datenelement von einem dritten Quellregister zum Erzeugen eines ersten Ergebnisses, wobei das erste Ergebnis eine zweite Breite aufweist, welche mindestens doppelt so groß wie die erste Breite ist; wobei die Addiererschaltung gleichzeitig das zweite temporäre Produkt zu einem zweiten akkumulierten gepackten Datenelement hinzufügt, um ein zweites Ergebnis mit der zweiten Breite zu erzeugen; wobei das erste und zweite Ergebnis in einer bestimmten ersten und zweiten Datenelementposition innerhalb eines Zielregisters gespeichert werden.

Description

HINTERGRUND
Gebiet der Erfindung
Die Ausführungsformen der Erfindung betreffen allgemein das Gebiet von Computerprozessoren. Genauer betreffen die Ausführungsformen eine Einrichtung und ein Verfahren zum Multiplizieren, Addieren/Subtrahieren und Akkumulieren von gepackten Datenelementen.
Beschreibung der verwandten Technik
Ein Befehlssatz oder eine Befehlssatzarchitektur (Instruction Set Architecture, ISA) ist der Teil der Computerarchitektur im Zusammenhang mit dem Programmieren, einschließlich der nativen Datentypen, Befehle, Registerarchitektur, Adressierungsmodi, Speicherarchitektur, Unterbrechungs- und Ausnahmebehandlung und externen Eingabe und Ausgabe (E/A). Es sei darauf hingewiesen, dass sich der Begriff „Befehl“ hierin allgemein auf Makrobefehle bezieht, d. h. Befehle, die dem Prozessor zur Ausführung bereitgestellt werden, im Gegensatz zu Mikrobefehlen oder Micro-ops, d. h. dem Ergebnis des Decoders eines Prozessors, der Makrobefehle decodiert. Die Mikrobefehle oder Micro-ops können dazu konfiguriert sein, eine Ausführungseinheit auf dem Prozessor anzuweisen, Operationen durchzuführen, um die Logik in Verbindung mit dem Makrobefehl zu implementieren.
Die ISA unterscheidet sich von der Mikroarchitektur, die der Satz von Prozessordesigntechniken ist, der zum Implementieren des Befehlssatzes verwendet wird. Prozessoren mit verschiedenen Mikroarchitekturen können einen gemeinsamen Befehlssatz teilen. Zum Beispiel implementieren Intel® Pentium 4-Prozessoren, Intel® Core™-Prozessoren und Prozessoren von Advanced Micro Devices, Inc. in Sunnyvale, CA, USA, nahezu identische Versionen des x86-Befehlssatzes (mit einigen Erweiterungen, die bei neueren Versionen hinzugefügt wurden), weisen jedoch verschiedene interne Designs auf. Zum Beispiel kann die gleiche Registerarchitektur der ISA auf verschiedene Weise in verschiedenen Mikroarchitekturen unter Verwendung hinlänglich bekannter Techniken implementiert werden, einschließlich dedizierter physikalischer Register, wobei ein oder mehrere dynamisch zugeordnete physikalische Register einen Registerumbenennungsmechanismus verwenden (z. B. die Verwendung einer Registeraliastabelle (Register Alias Table, RAT), eines Neuordnungspuffers (Reorder Buffer, ROB) und einer Rückzugsregisterdatei). Sofern nicht anderweitig angegeben, werden die Ausdrücke Registerarchitektur, Registerdatei und Register hierin verwendet, um darauf Bezug zu nehmen, was der Software/dem Programmierer sichtbar ist, und auf die Weise, in der Befehle Register angeben. Wo eine Unterscheidung erforderlich ist, wird der Begriff „logisch“, „Architektur-“ oder „für Software sichtbar“ verwendet, um Register/Dateien in der Registerarchitektur anzuzeigen, während verschiedene Adjektive verwendet werden, um Register in einer gegebenen Mikroarchitektur (z. B. physikalische Register, Neuordnungspuffer, Rückzugsregister, Registerpool) zu bezeichnen.
Multiply-Accumulate ist eine gebräuchliche Digitalsignalverarbeitungsoperation, die das Produkt von zwei Zahlen berechnet und dieses Produkt zu einem akkumulierten Wert addiert. Vorhandene Mikroarchitekturen für einen Befehl, mehrere Daten (Single Instruction, Multiple Data, SIMD) implementieren Multiply-Accumulate-Operationen durch das Ausführen einer Folge von Befehlen. Zum Beispiel kann eine Multiply-Accumulate mit einem Multiply-Befehl, gefolgt von einer 4-Wege-Addition und dann einer Akkumulation mit den Ziel-Quadword-Daten zum Erzeugen von zwei gesättigten 64-Bit-Ergebnissen durchgeführt werden.
Figurenliste
Ein besseres Verständnis der vorliegenden Erfindung kann aus der folgenden detaillierten Beschreibung in Verbindung mit den folgenden Zeichnungen erhalten werden, wobei Folgendes gilt:

1A und 1B sind Blockdiagramme, die ein generisches vektorfreundliches Befehlsformat und Befehlsvorlagen davon gemäß Ausführungsformen der Erfindung veranschaulichen;
2A-C sind Blockdiagramme, die ein beispielhaftes VEX-Befehlsformat gemäß Ausführungsformen der Erfindung veranschaulichen;
3 ist ein Blockdiagramm einer Registerarchitektur gemäß einer Ausführungsform der Erfindung; und
4A ist ein Blockdiagramm, das sowohl eine beispielhafte In-order-Pipeline für Abrufen, Decodieren, Zurückziehen als auch eine beispielhafte Pipeline für Registerumbenennung, Out-of-order-Ausgabe/-Ausführung gemäß Ausführungsformen der Erfindung veranschaulicht;
4B ist ein Blockdiagramm, das sowohl eine beispielhafte Ausführungsform eines In-order-Kerns für Abrufen, Decodieren, Zurückziehen als auch eines beispielhaften Architekturkerns für Registerumbenennung, Out-of-order-Ausgabe/-Ausführung zur Aufnahme in einen Prozessor gemäß Ausführungsformen der Erfindung veranschaulicht;
5A ist ein Blockdiagramm eines Einzelprozessorkerns zusammen mit dessen Verbindung zu einem On-Die-Verbindungsnetzwerk;
5B veranschaulicht eine erweiterte Ansicht eines Teils des Prozessorkerns in 5A gemäß Ausführungsformen der Erfindung;
6 ist ein Blockdiagramm eines Einzelkernprozessors und eines Mehrkernprozessors mit integriertem Speicher-Controller und integrierter Grafik gemäß Ausführungsformen der Erfindung;
7 veranschaulicht ein Blockdiagramm eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung;
8 veranschaulicht ein Blockdiagramm eines zweiten Systems gemäß einer Ausführungsform der vorliegenden Erfindung;
9 veranschaulicht ein Blockdiagramm eines dritten Systems gemäß einer Ausführungsform der vorliegenden Erfindung;
10 veranschaulicht ein Blockdiagramm eines System-on-a-Chip (SOC) gemäß einer Ausführungsform der vorliegenden Erfindung;
11 veranschaulicht ein Blockdiagramm, das die Verwendung eines Softwarebefehlskonverters zum Konvertieren von binären Befehlen in einem Quellbefehlssatz in binäre Befehle in einem Zielbefehlssatz gemäß Ausführungsformen der Erfindung gegenüberstellt;
12 veranschaulicht eine Prozessorarchitektur, auf der Ausführungsformen der Erfindung implementiert werden können;
13 veranschaulicht eine Vielzahl von gepackten Datenelementen, die echte und komplexe Werte gemäß einer Ausführungsform enthalten;
14A-B veranschaulichen Ausführungsformen einer Architektur zur Verarbeitung von gepackten Daten;
15 veranschaulicht ein Verfahren gemäß einer Ausführungsform der Erfindung;
16 veranschaulicht ein Verfahren gemäß einer anderen Ausführungsform der Erfindung;
17 veranschaulicht eine Ausführungsform zum Rechtsverschieben von mehreren Datenelementen basierend auf einem unmittelbaren Element und Schreiben eines bestimmten Teils auf ein Ziel;
18 veranschaulicht eine Ausführungsform zum Rechtsverschieben von mehreren Datenelementen basierend auf einem Quellwert und Schreiben eines bestimmten Teils auf ein Ziel;
19 veranschaulicht eine Ausführungsform zum Linksverschieben von mehreren Datenelementen basierend auf einem unmittelbaren Element und Schreiben eines bestimmten Teils auf ein Ziel;
20 veranschaulicht eine Ausführungsform zum Linksverschieben von mehreren Datenelementen basierend auf einem Quellwert und Schreiben eines bestimmten Teils auf ein Ziel;
21 veranschaulicht ein Verfahren gemäß einer Ausführungsform der Erfindung;
22 veranschaulicht ein Verfahren gemäß einer anderen Ausführungsform der Erfindung; und

AUSFÜHRLICHE BESCHREIBUNG
In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche konkrete Details dargelegt, um ein gründliches Verständnis der weiter unten beschriebenen Ausführungsformen der Erfindung zu schaffen. Es ist jedoch für den Fachmann ersichtlich, dass die Ausführungsformen der Erfindung ohne einige dieser spezifischen Details ausgeführt werden können. In anderen Fällen sind hinlänglich bekannte Strukturen und Vorrichtungen in Blockdiagrammform gezeigt, um eine Verunklarung der zugrunde liegenden Prinzipien der Ausführungsformen der Erfindung zu vermeiden.
BEISPIELHAFTE PROZESSORARCHITEKTUREN, BEFEHLSFORMATE UND DATENTYPEN
Ein Befehlssatz schließt ein oder mehrere Befehlsformate ein. Ein gegebenes Befehlsformat definiert verschiedene Bereiche (Anzahl von Bits, Position von Bits), um unter anderem die Operation, die durchgeführt werden soll (Opcode), und die Operand(en), auf denen die Operation durchgeführt werden soll, anzugeben. Einige Befehlsformate sind durch die Definition von Befehlsvorlagen (oder Subformaten) weiter aufgeteilt. Zum Beispiel können die Befehlsvorlagen eines gegebenen Befehlsformats so definiert werden, dass sie verschiedene Teilsätze der Bereiche des Befehlsformats aufweisen (die enthaltenen Bereiche sind üblicherweise in der gleichen Reihenfolge, aber zumindest einige weisen verschiedene Bit-Positionen auf, weil weniger Bereiche enthalten sind), und/oder so definiert werden, dass ein gegebener Bereich verschieden interpretiert wird. Somit wird jeder Befehl einer ISA unter Verwendung eines gegebenen Befehlsformats (und, wenn definiert, in einer gegebenen der Befehlsvorlagen dieses Befehlsformats) ausgedrückt und schließt Bereiche zum Angeben der Operation und der Operanden ein. Zum Beispiel weist ein beispielhafter ADD-Befehl einen spezifischen Opcode und ein Befehlsformat auf, das einen Opcode-Bereich zum Angeben dieses Opcodes und Operand-Bereiche zum Auswählen von Operanden (Quelle1/Ziel und Quelle2) einschließt; und ein Vorhandensein dieses ADD-Befehls in einem Befehlsdatenstrom weist spezifische Inhalte in den Operand-Bereichen auf, die spezifische Operanden auswählen.
Ausführungsformen der hierin beschriebenen Befehl(e) können in verschiedenen Formaten ausgeführt werden. Außerdem sind Beispielsysteme, Architekturen und Pipelines weiter unten detailliert beschrieben. Ausführungsformen der Befehl(e) können auf solchen Systemen, Architekturen und Pipelines ausgeführt werden, sind aber nicht auf die detailliert beschriebenen beschränkt.
Generisches vektorfreundliches Befehlsformat
Ein vektorfreundliches Befehlsformat ist ein Befehlsformat, das für Vektorbefehle geeignet ist (z. B. gibt es bestimmte Bereiche spezifisch für Vektoroperationen). Während Ausführungsformen beschrieben sind, in denen sowohl Vektor- als auch skalare Operationen durch das vektorfreundliche Befehlsformat unterstützt werden, verwenden alternative Ausführungsformen nur Vektoroperationen das vektorfreundliche Befehlsformat.
1A-1B sind Blockdiagramme, die ein generisches vektorfreundliches Befehlsformat und Befehlsvorlagen davon gemäß Ausführungsformen der Erfindung veranschaulichen. 1A ist ein Blockdiagramm, das ein generisches vektorfreundliches Befehlsformat und Klasse-A-Befehlsvorlagen davon gemäß Ausführungsformen der Erfindung veranschaulicht; und 1B ist ein Blockdiagramm, das das generische vektorfreundliche Befehlsformat und Klasse-B-Befehlsvorlagen davon gemäß Ausführungsformen der Erfindung veranschaulicht. Insbesondere ein generisches vektorfreundliches Befehlsformat 100, für das Klasse-A- und Klasse-B-Befehlsvorlagen definiert sind, die beide Befehlsvorlagen ohne Speicherzugriff 105 und Befehlsvorlagen mit Speicherzugriff 120 einschließen. Der Begriff „generisch“ im Kontext des vektorfreundlichen Befehlsformats bezieht sich darauf, dass das Befehlsformat an keinen spezifischen Befehlssatz gebunden ist.
Während Ausführungsformen der Erfindung beschrieben werden, in denen das vektorfreundliche Befehlsformat Folgendes unterstützt: eine 64-Byte-Vektoroperandenlänge (oder -größe) mit Datenelementbreiten (oder -größen) von 32 Bit (4 Byte) oder 64 Bit (8 Byte) (und somit besteht ein 64-Byte-Vektor entweder aus 16 Doppelwort-Größe-Elementen oder alternativ dazu aus 8 Quadword-Größe-Elementen); eine 64-Byte-Vektoroperandenlänge (oder - größe) mit Datenelementbreiten (oder -größen) von 16 Bit (2 Byte) oder 8 Bit (1 Byte); eine 32-Byte-Vektoroperandenlänge (oder -größe) mit Datenelementbreiten (oder -größen) von 32 Bit (4 Byte), 64 Bit (8 Byte), 16 Bit (2 Byte) oder 8 Bit (1 Byte); und eine 16-Byte-Vektoroperandenlänge (oder -größe) mit Datenelementbreiten (oder -großen) von 32 Bit (4 Byte), 64 Bit (8 Byte), 16 Bit (2 Byte) oder 8 Bit (1 Byte); können alternative Ausführungsformen mehr, weniger und/oder verschiedene Vektoroperandengrößen unterstützen (z. B. 256-Byte-Vektoroperanden) mit mehr, weniger oder verschiedenen Datenelementbreiten (z. B. Datenelementbreiten von 128 Bit (16 Byte)).
Die Klasse-A-Befehlsvorlagen in 1A schließen Folgendes ein: 1) in den Befehlsvorlagen ohne Speicherzugriff 105 ist eine Befehlsvorlage ohne Speicherzugriff, mit Operation des Typs vollständige Rundensteuerung 110 und eine Befehlsvorlage ohne Speicherzugriff, mit Operation des Typs Datentransformation 115 gezeigt; und 2) in den Befehlsvorlagen mit Speicherzugriff 120 ist eine Befehlsvorlage mit Speicherzugriff, zeitlich 125 und eine Befehlsvorlage mit Speicherzugriff, nicht zeitlich 130 gezeigt. Die Klasse-B-Befehlsvorlagen in 1B schließen Folgendes ein: 1) in den Befehlsvorlagen ohne Speicherzugriff 105 ist eine Befehlsvorlage ohne Speicherzugriff, mit Schreibmaskensteuerung, mit Operation des Typs teilweise Rundensteuerung 112 und eine Befehlsvorlage ohne Speicherzugriff, mit Schreibmaskensteuerung, mit Operation des Typs vsize 117 gezeigt; und 2) in den Befehlsvorlagen mit Speicherzugriff 120 ist eine Befehlsvorlage mit Speicherzugriff, mit Schreibmaskensteuerung 127 gezeigt.
Das generische vektorfreundliche Befehlsformat 100 schließt die weiter unten aufgeführten folgenden Bereiche in der in den 1A-1B veranschaulichten Reihenfolge ein.
Formatbereich 140 - ein spezifischer Wert (ein Befehlsformatidentifikatorwert) in diesem Bereich identifiziert eindeutig das vektorfreundliche Befehlsformat und somit Fälle des Auftretens von Befehlen in dem vektorfreundlichen Befehlsformat in Befehlsströmen. Deshalb ist dieser Bereich in dem Sinne optional, dass er für einen Befehlssatz, der nur das generische vektorfreundliche Befehlsformat aufweist, nicht erforderlich ist.
Basisoperationsbereich 142 - dessen Inhalt unterscheidet verschiedene Basisoperationen.
Registerindexbereich 144 - dessen Inhalt gibt, direkt oder durch Adressgenerierung, die Orte der Quell- und Zieloperanden an, egal ob in Registern oder in Speicher. Diese schließen eine ausreichende Anzahl von Bits ein, um N Register aus einer PxQ-Registerdatei (z. B. 32×512, 16×128, 32×1024, 64×1024) auszuwählen. Während in einer Ausführungsform N bis zu drei Quellen und ein Zielregister sein kann, können alternative Ausführungsformen mehr oder weniger Quellen und Zielregister unterstützen (z. B. können sie bis zu zwei Quellen unterstützen, wobei eine dieser Quellen auch als das Ziel dient, können sie bis zu drei Quellen unterstützen, wobei eine dieser Quellen auch als das Ziel dient, können sie bis zu zwei Quellen und ein Ziel unterstützen).
Modifikatorbereich 146 - dessen Inhalt unterscheidet Fälle des Auftretens von Befehlen in dem generischen Vektorbefehlsformat, die einen Speicherzugriff angeben, von denen, die dies nicht tun; das heißt, er unterscheidet zwischen Befehlsvorlagen ohne Speicherzugriff 105 und Befehlsvorlagen mit Speicherzugriff 120. Speicherzugriffsoperationen lesen aus der Speicherhierarchie und/oder schreiben in diese (in einigen Fällen unter Angabe der Quell- und/oder Zieladressen unter Verwendung von Werten in Registern), während Nichtspeicherzugriffsoperationen dies nicht tun (z. B. sind die Quelle und Ziele Register). Während dieser Bereich in einer Ausführungsform auch zwischen drei verschiedenen Weisen zum Durchführen von Speicheradressberechnungen auswählt, können alternative Ausführungsformen mehr, weniger oder verschiedene Weisen zum Durchführen von Speicheradressberechnungen unterstützen.
Erhöhungsoperationsbereich 150 - dessen Inhalt unterscheidet, welche von einer Vielfalt von verschiedenen Operationen zusätzlich zu der Basisoperation durchgeführt werden soll. Dieser Bereich ist kontextspezifisch. In einer Ausführungsform der Erfindung ist dieser Bereich in einen Klassenbereich 168, einen Alpha-Bereich 152 und einen Beta-Bereich 154 geteilt. Der Erhöhungsoperationsbereich 150 ermöglicht es, dass gemeinsame Gruppen von Operationen in einem einzelnen Befehl anstatt in 2, 3 oder 4 Befehlen durchgeführt werden.
Skalierungsbereich 160 - dessen Inhalt ermöglicht die Skalierung des Inhalts des Indexbereichs zur Speicheradressgenerierung (z. B. zur Adressgenerierung, die 2^Skalierung * Index + Basis verwendet).
Verschiebungsbereich 162A - dessen Inhalt wird als Teil der Speicheradressgenerierung verwendet (z. B. zur Adressgenerierung, die 2^Skalierung * Index + Basis + Verschiebung verwendet).
Verschiebungsfaktorbereich 162B (es sei darauf hingewiesen, dass die Anordnung des Verschiebungsbereichs 162A direkt über dem Verschiebungsfaktorbereich 162B anzeigt, dass der eine oder der andere verwendet wird) - dessen Inhalt wird als Teil der Adressgenerierung verwendet; er gibt einen Verschiebungsfaktor an, der durch die Größe eines Speicherzugriffs (N) skaliert werden soll - wobei N die Anzahl von Byte in dem Speicherzugriff ist (z. B. zur Adressgenerierung, die 2^Skalierung * Index + Basis + skalierte Verschiebung verwendet). Redundante niederwertige Bits werden ignoriert, und somit wird der Inhalt des Verschiebungsfaktorbereichs mit der Gesamtgröße (N) des Speicheroperanden multipliziert, um die endgültige Verschiebung zu erzeugen, die beim Berechnen einer effektiven Adresse verwendet werden soll. Der Wert von N ist durch die Prozessorhardware zur Laufzeit basierend auf dem Bereich des vollständigen Opcodes 174 (hierin weiter unten beschrieben) und dem Datenbearbeitungsbereich 154C bestimmt. Der Verschiebungsbereich 162A und der Verschiebungsfaktorbereich 162B sind in dem Sinne optional, dass sie nicht für die Befehlsvorlagen ohne Speicherzugriff 105 verwendet werden und/oder verschiedene Ausführungsformen nur eine oder keine der beiden implementieren.
Datenelementbreitebereich 164 - dessen Inhalt unterscheidet, welche einer Anzahl von Datenelementbreiten verwendet werden soll (in einigen Ausführungsformen für alle Befehle; in anderen Ausführungsformen nur für einige der Befehle). Dieser Bereich ist in dem Sinne optional, dass er nicht erforderlich ist, wenn nur eine Datenelementbreite unterstützt wird und/oder Datenelementbreiten unter Verwendung einiger Aspekt der Opcodes unterstützt werden.
Schreibmaskenbereich 170 - dessen Inhalt steuert, für jede Datenelementposition einzeln, ob diese Datenelementposition in dem Zielvektoroperand das Ergebnis der Basisoperation und Erhöhungsoperation widerspiegelt. Klasse-A-Befehlsvorlagen unterstützen Zusammenführen-Schreibmaskieren, während Klasse-B-Befehlsvorlagen sowohl Zusammenführen- als auch Nullsetzen-Schreibmaskieren unterstützen. Beim Zusammenführen ermöglichen Vektormasken, dass ein beliebiger Satz von Elementen im Ziel vor Aktualisierungen während der Ausführung einer Operation (angegeben durch die Basisoperation und die Erhöhungsoperation) geschützt wird; in einer anderen Ausführungsform Beibehalten des alten Werts jedes Elements des Ziels, wobei das entsprechende Maskenbit eine 0 hat. Demgegenüber ermöglichen Vektormasken beim Nullsetzen, dass ein beliebiger Satz von Elementen im Ziel während der Ausführung einer Operation (angegeben durch die Basisoperation und die Erhöhungsoperation) auf Null gesetzt wird; in einer Ausführungsform wird ein Element des Ziels auf 0 gesetzt, wenn das entsprechende Maskenbit einen Wert von 0 hat. Ein Teilsatz dieser Funktionalität ist die Fähigkeit, die Vektorlänge der durchgeführten Operation zu steuern (das heißt, die Spanne modifizierter Elemente, vom ersten zum letzten); es ist jedoch nicht erforderlich, dass die modifizierten Elemente aufeinanderfolgend sind. Somit ermöglicht der Schreibmaskenbereich 170 teilweise Vektoroperationen, einschließlich Laden, Speichern, arithmetisch, logisch usw. Während Ausführungsformen der Erfindung beschrieben sind, in denen der Inhalt des Schreibmaskenbereichs 170 einen von einer Anzahl von Schreibmaskenregistern auswählt, der die zu verwendende Schreibmaske enthält (und der Inhalt des Schreibmaskenbereichs 170 somit indirekt identifiziert, dass dieses Maskieren durchgeführt werden soll), ermöglichen alternative Ausführungsformen stattdessen oder zusätzlich dazu, dass der Inhalt des Maskenschreibbereichs 170 das durchzuführende Maskieren direkt angibt.
Bereich unmittelbarer Elemente 172 - dessen Inhalt ermöglicht die Angabe eines unmittelbaren Elements. Dieser Bereich ist in dem Sinne optional, dass er in einer Implementierung des generischen vektorfreundlichen Formats, das unmittelbare Elemente nicht unterstützt, nicht vorhanden ist und in Befehlen, die kein unmittelbares Element verwenden, nicht vorhanden ist.
Klassenbereich 168 - dessen Inhalt unterscheidet zwischen verschiedenen Klassen von Befehlen. Bezug nehmend auf 1A-B wählt der Inhalt dieses Bereichs zwischen Klasse-A- und Klasse-B-Befehlen aus. In 1A-B werden Quadrate mit abgerundeten Ecken verwendet, um einen spezifischen Wert anzuzeigen, der in einem Bereich vorhanden ist (z. B. Klasse A 168A bzw. Klasse B 168B für den Klassenbereich 168 in 1A-B).
Befehlsvorlagen der Klasse A
Im Fall der Befehlsvorlagen ohne Speicherzugriff 105 der Klasse A wird der Alpha-Bereich 152 als ein RS-Bereich 152A interpretiert, dessen Inhalt unterscheidet, welcher der verschiedenen Erhöhungsoperationstypen durchgeführt werden soll (z. B. Runden 152A.1 und Datentransformation 152A.2 sind für die Befehlsvorlagen ohne Speicherzugriff, mit Operation des Typs Runden 110 bzw. ohne Speicherzugriff, mit Operation des Typs Datentransformation 115 angegeben), während der Beta-Bereich 154 unterscheidet, welche der Operationen des angegebenen Typs durchgeführt werden soll. In den Befehlsvorlagen ohne Speicherzugriff 105 sind der Skalierungsbereich 160, der Verschiebungsbereich 162A und der Verschiebungsskalierungsbereich 162B nicht vorhanden.
Befehlsvorlagen ohne Speicherzugriff - Operation des Typs vollständige Rundensteuerung
In der Befehlsvorlage ohne Speicherzugriff, mit Operation des Typs vollständige Rundensteuerung 110 wird der Beta-Bereich 154 als ein Rundensteuerungsbereich 154A interpretiert, dessen Inhalt(e) eine statische Rundung bereitstellen. Während in den beschriebenen Ausführungsformen der Erfindung der Rundensteuerungsbereich 154A einen Bereich zum Unterdrücken aller Gleitkommaausnahmen (Suppress All Floating Point Exceptions, SAE) 156 und einen Rundenoperationssteuerbereich 158 einschließt, können alternative Ausführungsformen beide dieser Konzepte in den gleichen Bereich unterstützen /codieren oder nur eines/einen oder das andere/den anderen dieser Konzepte/Bereiche aufweisen (z. B. können sie nur den Rundenoperationssteuerbereich 158 aufweisen).
SAE-Bereich 156 - dessen Inhalt unterscheidet, ob das Ausnahmeereignisberichten deaktiviert werden soll oder nicht; wenn der Inhalt des SAE-Bereichs 156 anzeigt, dass eine Unterdrückung aktiviert ist, berichtet ein gegebener Befehl keine Art von Gleitkommaausnahme-Flag und löst keinen Gleitkommaausnahme-Handler aus.
Rundenoperationssteuerungsbereich 158 - dessen Inhalt unterscheidet, welche einer Gruppe von Rundungsoperationen durchgeführt werden soll (z. B. Aufrunden, Abrunden, Auf-Null-Runden und Auf-Nächstes-Runden). Somit ermöglicht der Rundenoperationssteuerbereich 158 das Ändern des Rundungsmodus für jeden Befehl einzeln. In einer Ausführungsform der Erfindung, wobei ein Prozessor ein Steuerregister zum Angeben von Rundungsmodi einschließt, überschreibt der Inhalt des Rundenoperationssteuerbereichs 150 diesen Registerwert.
Befehlsvorlagen ohne Speicherzugriff - Operation des Typs Datentransformation
In der Befehlsvorlage ohne Speicherzugriff, mit Operation des Typs Datentransformation 115 wird der Beta-Bereich 154 als ein Datentransformationsbereich 154B interpretiert, dessen Inhalt unterscheidet, welche einer Anzahl von Datentransformationen durchgeführt werden soll (z. B. ohne Datentransformation, Swizzeln, Senden).
Im Fall einer Befehlsvorlage mit Speicherzugriff 120 der Klasse A wird der Alpha-Bereich 152 als ein Entfernungshinweisbereich 152B interpretiert, dessen Inhalt unterscheidet, welcher der Entfernungshinweise verwendet werden soll (in 1A sind zeitlich 152B.1 und nicht zeitlich 152B.2 für die Befehlsvorlage mit Speicherzugriff, zeitlich 125 bzw. die Befehlsvorlage mit Speicherzugriff, nicht zeitlich 130 angegeben), während der Beta-Bereich 154 als ein Datenbearbeitungsbereich 154C interpretiert wird, dessen Inhalt unterscheidet, welche einer Anzahl von Datenbearbeitungsoperationen (auch bekannt als Primitive) durchgeführt werden soll (z. B. ohne Bearbeitung; Senden; Aufwärtskonvertierung einer Quelle; und Abwärtskonvertierung eines Ziels). Die Befehlsvorlagen mit Speicherzugriff 120 schließen den Skalierungsbereich 160 und wahlweise den Verschiebungsbereich 162A oder den Verschiebungsskalierungsbereich 162B ein.
Vektorspeicherbefehle führen ein Laden von Vektoren aus dem und ein Speichern von Vektoren in den Speicher mit Konvertierungsunterstützung durch. Wie bei normalen Vektorbefehlen übertragen Vektorspeicherbefehle Daten in einer datenelementweisen Art aus dem/in den Speicher, wobei die Elemente, die tatsächlich übertragen werden, durch den Inhalt der Vektormaske, die als die Schreibmaske ausgewählt ist, vorgegeben werden.
Befehlsvorlagen mit Speicherzugriff - zeitlich
Zeitliche Daten sind Daten, die wahrscheinlich bald genug wiederverwendet werden, um von einem Zwischenspeichern zu profitieren. Dies ist jedoch ein Hinweis, und verschiedene Prozessoren können ihn auf verschiedene Weise implementieren, einschließlich des vollständigen Ignorierens des Hinweises.
Befehlsvorlagen mit Speicherzugriff - nicht zeitlich
Nicht zeitliche Daten sind Daten, bei denen es unwahrscheinlich ist, dass sie bald genug wiederverwendet werden, um von einem Zwischenspeichern im Level-1-Cache zu profitieren, und denen Priorität für eine Entfernung gegeben werden sollte. Dies ist jedoch ein Hinweis, und verschiedene Prozessoren können ihn auf verschiedene Weise implementieren, einschließlich des vollständigen Ignorierens des Hinweises.
Befehlsvorlagen der Klasse B
Im Fall der Befehlsvorlagen der Klasse B wird der Alpha-Bereich 152 als ein Bereich der Schreibmaskensteuerung (Z) 152C interpretiert, dessen Inhalt unterscheidet, ob das durch den Schreibmaskenbereich 170 gesteuerte Schreibmaskieren ein Zusammenführen oder ein Nullsetzen sein soll.
Im Fall der Befehlsvorlagen ohne Speicherzugriff 105 der Klasse B wird ein Teil des Beta-Bereichs 154 als ein RL-Bereich 157A interpretiert, dessen Inhalt unterscheidet, welcher der verschiedenen Erhöhungsoperationstypen durchgeführt werden soll (z. B. sind Runden 157A.1 und Vektorlänge (VSIZE) 157A.2 für die Befehlsvorlage ohne Speicherzugriff, mit Schreibmaskensteuerung, mit Operation des Typs teilweise Rundensteuerung 112 bzw. die Befehlsvorlage ohne Speicherzugriff, mit Schreibmaskensteuerung, mit Operation des Typs vsize 117 angegeben), während der Rest des Beta-Bereichs 154 unterscheidet, welche der Operationen des angegebenen Typs durchgeführt werden soll. In den Befehlsvorlagen ohne Speicherzugriff 105 sind der Skalierungsbereich 160, der Verschiebungsbereich 162A und der Verschiebungsskalierungsbereich 162B nicht vorhanden.
In der Befehlsvorlage ohne Speicherzugriff, mit Schreibmaskensteuerung, mit Operation des Typs teilweise Rundensteuerung 110 wird der Rest des Beta-Bereichs 154 als ein Rundenoperationsbereich 159A interpretiert und das Ausnahmeereignisberichten ist deaktiviert (ein gegebener Befehl berichtet keine Art von Gleitkommaausnahme-Flag und löst keinen Gleitkommaausnahme-Handler aus).
Rundenoperationssteuerungsbereich 159A - genau wie beim Rundenoperationssteuerbereich 158 unterscheidet dessen Inhalt, welche einer Gruppe von Rundungsoperationen durchgeführt werden soll (z. B. Aufrunden, Abrunden, Auf-Null-Runden und Auf-Nächstes-Runden). Somit ermöglicht der Rundenoperationssteuerbereich 159A das Ändern des Rundungsmodus für jeden Befehl einzeln. In einer Ausführungsform der Erfindung, wobei ein Prozessor ein Steuerregister zum Angeben von Rundungsmodi einschließt, überschreibt der Inhalt des Rundenoperationssteuerbereichs 150 diesen Registerwert.
In der Befehlsvorlage ohne Speicherzugriff, mit Schreibmaskensteuerung, mit Operation des Typs vsize 117 wird der Rest des Beta-Bereichs 154 als ein Vektorlängenbereich 159B interpretiert, dessen Inhalt unterscheidet, welche einer Anzahl von Datenvektorlängen durchgeführt werden soll (z. B. 128, 256 oder 512 Byte).
Im Fall einer Befehlsvorlage mit Speicherzugriff 120 der Klasse B wird ein Teil des Beta-Bereichs 154 als ein Sendebereich 157B interpretiert, dessen Inhalt unterscheidet, ob die Sendetypdatenbearbeitungsoperation durchgeführt werden soll oder nicht, während der Rest des Beta-Bereichs 154 als der Vektorlängenbereich 159B interpretiert wird. Die Befehlsvorlagen mit Speicherzugriff 120 schließen den Skalierungsbereich 160 und wahlweise den Verschiebungsbereich 162A oder den Verschiebungsskalierungsbereich 162B ein.
In Bezug auf das generische vektorfreundliche Befehlsformat 100 ist ein Bereich des vollständigen Opcodes 174 einschließlich des Formatbereichs 140, des Basisoperationsbereichs 142 und des Datenelementbreitebereichs 164 gezeigt. Während eine Ausführungsform gezeigt ist, in der der Bereich des vollständigen Opcodes 174 alle dieser Bereiche einschließt, schließt der Bereich des vollständigen Opcodes 174 in Ausführungsformen, die nicht alle von diesen unterstützen, weniger als alle dieser Bereiche ein. Der Bereich des vollständigen Opcodes 174 stellt den Operationscode (Opcode) bereit.
Der Erhöhungsoperationsbereich 150, der Datenelementbreitebereich 164 und der Schreibmaskenbereich 170 ermöglichen es, dass diese Merkmale für jeden Befehl einzeln in dem generischen vektorfreundlichen Befehlsformat angegeben werden.
Die Kombination von Schreibmaskenbereich und Datenelementbreitebereich schafft insofern typisierte Befehle, als diese es ermöglichen, dass die Maske basierend auf verschiedenen Datenelementbreiten angewendet wird.
Die verschiedenen Befehlsvorlagen, die in der Klasse A und in der Klasse B enthalten sind, sind in verschiedenen Situationen nützlich. In einigen Ausführungsformen der Erfindung können verschiedene Prozessoren oder verschiedene Kerne in einem Prozessor nur die Klasse A, nur die Klasse B oder beide Klassen unterstützen. Zum Beispiel kann ein Out-of-order-Hochleistungsuniversalkern, der für Universalrechnen vorgesehen ist, nur die Klasse B unterstützen, kann ein Kern, der hauptsächlich für Grafik- und/oder wissenschaftliches (Durchsatz-)Rechnen vorgesehen ist, nur die Klasse A unterstützen und kann ein Kern, der für beides vorgesehen ist, beide unterstützen (selbstverständlich ein Kern, der eine bestimmte Mischung aus Vorlagen und Befehlen aus beiden Klassen aufweist, aber nicht alle Vorlagen und Befehle aus beiden Klassen liegen im Bereich der Erfindung). Außerdem kann ein Einzelprozessor mehrere Kerne einschließen, die alle die gleiche Klasse einschließen oder in denen verschieden Kerne verschiedene Klassen unterstützen. Zum Beispiel kann in einem Prozessor mit separaten Grafik- und Universalkernen einer der Grafikkerne, der hauptsächlich für Grafik und/oder wissenschaftliches Rechnen vorgesehen ist, nur die Klasse A unterstützen, während einer oder mehrere der Universalkerne Hochleistungsuniversalkerne mit Out-of-order-Ausführung und Registerumbenennung, die für Universalrechnen vorgesehen sind, sein können, die nur die Klasse B unterstützen. Ein anderer Prozessor, der keinen separaten Grafikkern aufweist, kann einen oder mehrere In-order- oder Out-of-order-Universalkerne einschließen, die sowohl die Klasse A als auch die Klasse B einschließen. Selbstverständlich können in verschiedenen Ausführungsformen der Erfindung Merkmale von einer Klasse auch in der anderen Klasse implementiert werden. Programme, die in einer höheren Sprache geschrieben werden, würden in eine Vielfalt von verschiedenen ausführbaren Formen gebracht werden (z. B. bedarfsorientiert kompiliert oder statisch kompiliert), einschließlich: 1) einer Form, die nur Befehle der durch den Zielprozessor zur Ausführung unterstützten Klasse(n) aufweist; oder 2) einer Form, die alternative Routinen aufweist, die unter Verwendung verschiedener Kombinationen der Befehle aus allen Klassen geschrieben wurden, und die einen Steuerflusscode aufweist, der die auszuführenden Routinen basierend auf den Befehlen auswählt, die durch den Prozessor unterstützt werden, der den Code aktuell ausführt.
VEX-Befehlsformat
Eine VEX-Codierung ermöglicht es, dass Befehle mehr als zwei Operanden haben, und ermöglicht es, dass SIMD-Vektor-Register länger als 28 Bits sind. Die Verwendung eines VEX-Präfixes unterstützt eine Syntax mit drei (oder mehr) Operanden. Zum Beispiel haben frühere Zwei-Operanden-Befehle Operationen, wie A = A + B, durchgeführt, wodurch ein Quelloperand überschrieben wird. Die Verwendung eines VEX-Präfixes ermöglicht es, dass Operanden zerstörungsfreie Operationen, wie A = B + C, durchführen.
2A veranschaulicht ein beispielhaftes AVX-Befehlsformat, einschließlich eines VEX-Präfixes 202, eines Bereichs des echten Opcodes 230, eines Mod-R/M-Bytes 240, eines SIB-Bytes 250, eines Verschiebungsbereichs 262 und IMM8 272. 2B veranschaulicht, welche Bereiche von 2A einen Bereich des vollständigen Opcodes 274 und einen Basisoperationsbereich 241 bilden. 2C veranschaulicht, welche Bereiche von 2A einen Registerindexbereich 244 bilden.
Das VEX-Präfix (Bytes 0-2) 202 ist in einer Drei-Byte-Form codiert. Das erste Byte ist der Formatbereich 290 (VEX-Byte 0, Bits [7:0]), der einen expliziten C4-Byte-Wert (der eindeutige Wert, der zum Unterscheiden des C4-Befehlsformats verwendet wird) enthält. Die zweiten-dritten Bytes (VEX-Bytes 1-2) schließen eine Anzahl von Bit-Bereichen ein, die eine spezifische Fähigkeit bereitstellen. Insbesondere besteht REX-Feld 205 (VEX-Byte 1, Bits [7:-5]) aus einem VEX.R-Bit-Feld (VEX-Byte 1, Bit [7] - R), VEX.X-Bit-Feld (VEX-Byte 1, Bit [6] - X) und VEX.B-Bit-Feld (VEX-Byte 1, Bit [5] - B). Andere Bereiche der Befehle codieren die unteren drei Bits der Registerindizes wie im Fach bekannt (rrr, xxx und bbb), sodass Rrrr, Xxxx und Bbbb durch Hinzufügen von VEX.R, VEX.X und VEX.B gebildet werden können. Der Opcode-Karten-Bereich 215 (VEX-Byte 1, Bits [4:0] - mmmmm) schließt Inhalt ein, um ein impliziertes führendes Opcode-Byte zu codieren. Der W-Bereich 264 (VEX-Byte 2, Bit [7] - W) - ist durch die Notation VEX.W dargestellt und stellt je nach Befehl verschiedene Funktionen bereit. Die Rolle von VEX.vvvv 220 (VEX-Byte 2, Bits [6:3]-wvv) kann Folgendes einschließen: 1) VEX.vvvv codiert den ersten Quellregisteroperanden, angegeben in invertierter (1s-Komplement-) Form, und gilt für Befehle mit 2 oder mehr Quelloperanden; 2) VEX.vvvv codiert den Zielregisteroperanden, angegeben in 1s-Komplement-Form, für bestimmte Vektorverschiebungen; oder 3) VEX.vvvv codiert keinen Operanden, der Bereich ist reserviert und sollte 1111b enthalten. Wenn der VEX.L 268-Größen-Bereich (VEX-Byte 2, Bit [2]-L) = 0, wird ein 28-Bit-Vektor angezeigt; wenn VEX.L = 1, wird ein 256-Bit-Vektor angezeigt. Der Präfixcodierungsbereich 225 (VEX-Byte 2, Bits [1:0]-pp) stellt zusätzliche Bits für den Basisoperationsbereich 241 bereit.
Der Bereich des echten Opcodes 230 (Byte 3) ist auch als das Opcode-Byte bekannt. Ein Teil des Opcodes ist in diesem Bereich angegeben.
Der MOD-R/M-Bereich 240 (Byte 4) schließt den MOD-Bereich 242 (Bits [7-6]), den Reg.-Bereich 244 (Bits [5-3]) und den R/M-Bereich 246 (Bits [2-0]) ein. Die Rolle von Reg-Feld 244 kann Folgendes umfassen: Codieren von entweder dem Zielregisteroperanden oder einem Quellregisteroperanden (dem rrr von Rrrr) Behandlung als eine Opcode-Erweiterung ohne Verwendung zum Codieren von Anweisungsoperanden. Die Rolle von R/M-Feld 246 kann Folgendes umfassen: Codieren des Befehlsoperanden, welcher eine Speicheradresse referenziert, oder Codieren entweder des Zielregisteroperanden oder eines Quellregisteroperanden.
Skalierung, Index, Basis (SIB) - der Inhalt des Skalierungsbereichs 250 (Byte 5) schließt SS252 (Bits [7-6]) ein, das zur Speicheradressgenerierung verwendet wird. Auf die Inhalte von SIB.xxx 254 (Bits [5-3]) und SIB.bbb 256 (Bits [2-0]) wurde zuvor bezogen auf die Registerindizes Xxxx und Bbbb Bezug genommen.
Der Verschiebungsbereich 262 und der Bereich des unmittelbaren Elements (IMM8) 272 enthalten Daten.
Beispielhafte Registerarchitektur
3 ist ein Blockdiagramm einer Registerarchitektur 300 gemäß einer Ausführungsform der Erfindung. In der veranschaulichten Ausführungsform gibt es 32 Vektorregister 310, die 512 Bits breit sind; diese Register sind als zmm0 bis zmm31 referenziert. Die niederwertigen 256 Bits der unteren 6 zmm-Register sind auf den Registern ymm0-15 überlagert. Die niederwertigen 128 Bits auf den unteren 6 zmm-Registern (die niederwertigen 128 Bits des ymm-Registers) sind auf den Registern xmm0-15 überlagert.
Universalregister 325 - in der veranschaulichten Ausführungsform gibt es sechzehn 64-Bit-Universalregister, die zusammen mit den vorhandenen x86-Adressierungsmodi zum Adressieren von Speicheroperanden verwendet werden. Diese Register sind durch die Namen RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP und R8 bis R15 referenziert.
Skalare Gleitkomma-Stapel-Registerdatei (x87-Stapel) 345, auf der die gepackte flache MMX-Ganzzahl-Registerdatei 350 zugeordnet ist - in der veranschaulichten Ausführungsform ist der x87-Stapel ein Acht-Elemente-Stapel, der verwendet wird, um skalare Gleitkommaoperationen auf 32/64/80-Bit-Gleitkomma-Daten unter Verwendung der x87-Befehlssatz-Erweiterung durchzuführen; während die MMX-Register verwendet werden, um Operationen auf gepackten 64-Bit-Ganzzahl-Daten durchzuführen und Operanden für einige Operationen zu enthalten, die zwischen den MMX- und XMM-Registern durchgeführt werden.
Alternative Ausführungsformen der Erfindung können breitere oder engere Register verwenden. Außerdem können alternative Ausführungsformen der Erfindung mehr, weniger oder verschiedene Registerdateien und Register verwenden.
Beispielhafte Kernarchitekturen, Prozessoren und Computerarchitekturen
Prozessorkerne können auf verschiedene Weise, zu verschiedenen Zwecken und in verschiedenen Prozessoren implementiert werden. Zum Beispiel können Implementierungen solcher Kerne Folgendes einschließen: 1) einen In-order-Universalkern, der für Universalrechnen vorgesehen ist; 2) einen Out-of-order-Hochleistungsuniversalkern, der für Universalrechnen vorgesehen ist; 3) einen Spezialkern, der hauptsächlich für Grafik- und/oder wissenschaftliches (Durchsatz-)Rechnen vorgesehen ist. Implementierungen von verschiedenen Prozessoren können Folgendes einschließen: 1) einen Hauptprozessor, einschließlich eines oder mehrerer In-order-Universalkerne, die für Universalrechnen vorgesehen sind, und/oder eines oder mehrerer Out-of-order-Universalkerne, die für Universalrechnen vorgesehen sind; und 2) einen Coprozessor, einschließlich eines oder mehrerer Spezialkerne, die hauptsächlich für Grafik und/oder wissenschaftlich (Durchsatz) vorgesehen sind. Diese verschiedenen Prozessoren führen zu verschiedenen Computersystemarchitekturen, die Folgendes einschließen können: 1) den Coprozessor auf einem von dem Hauptprozessor separaten Chip; 2) den Coprozessor auf einem separaten Die im gleichen Gehäuse wie ein Hauptprozessor; 3) den Coprozessor auf dem gleichen Die wie ein Hauptprozessor (wobei in diesem Fall ein solcher Coprozessor gelegentlich als Speziallogik, wie eine integrierte Grafik- und/oder wissenschaftliche (Durchsatz-)Logik, oder als Spezialkerne bezeichnet wird); und 4) ein System-on-a-Chip, das auf dem gleichen Die den beschriebenen Hauptprozessor (gelegentlich als der/die Anwendungskern(e) oder Anwendungsprozessor(en) bezeichnet), den vorstehend beschriebenen Coprozessor und zusätzliche Funktionalität einschließen kann. Beispielhafte Kernarchitekturen werden anschließend beschrieben, gefolgt von Beschreibungen von beispielhaften Prozessoren und Computerarchitekturen. Hierin ausführlich beschrieben sind Schaltungen (Einheiten), die beispielhafte Kerne, Prozessoren usw. umfassen.
Beispielhafte Kernarchitekturen
4A ist ein Blockdiagramm, das sowohl eine beispielhafte In-order-Pipeline als auch eine beispielhafte Pipeline für Registerumbenennung, Out-of-order-Ausgabe/-Ausführung gemäß Ausführungsformen der Erfindung veranschaulicht. 4B ist ein Blockdiagramm, das sowohl eine beispielhafte Ausführungsform eines In-order-Architekturkerns als auch eines beispielhaften Architekturkerns für Registerumbenennung, Out-of-order-Ausgabe/-Ausführung zur Aufnahme in einen Prozessor gemäß Ausführungsformen der Erfindung veranschaulicht. Die Kästchen mit durchgezogenen Linien in 4A-B veranschaulichen die In-order-Pipeline und den In-order-Kern, während die optionale Hinzufügung der Kästchen mit gestrichelten Linien die Pipeline und den Kern für Registerumbenennung, Out-of-order-Ausgabe/-Ausführung veranschaulicht. Dadurch, dass der In-order-Aspekt ein Teilsatz des Out-of-order-Aspekts ist, wird der Out-of-order-Aspekt beschrieben.
In 4A schließt eine Prozessor-Pipeline 400 eine Abrufen-Stufe 402, eine Längendecodieren-Stufe 404, eine Decodieren-Stufe 406, eine Zuordnungsstufe 408, eine Umbenennungsstufe 410, eine Planungs- (auch bekannt als eine Sende- oder Ausgabe-)Stufe 412, eine Registerlesen/Speicherlesen-Stufe 414, eine Ausführungsstufe 416, eine Zurückschreiben-/Speicherschreiben-Stufe 418, eine Ausnahmebehandlungsstufe 422 und eine Anwendungsstufe 424 ein.
4B zeigt einen Prozessorkern 490, einschließlich einer Front-End-Einheit 430, die an eine Ausführungsmoduleinheit 450 gekoppelt ist, und beide sind an eine Speichereinheit 470 gekoppelt. Der Kern 490 kann ein Kern für Rechnen mit reduziertem Befehlssatz (Reduced Instruction Set Computing, RISC), ein Kern für Rechnen mit komplexem Befehlswort (Complex Instruction Set Computing, CISC), ein Kern mit sehr langem Befehlswort (Very Long Instruction Word, VLIW) oder ein hybrider oder alternativer Kerntyp sein. Als noch eine weitere Option kann der Kern 490 ein Spezialkern, wie ein Netzwerk- oder Kommunikationskern, ein Komprimierungsmodul, ein Coprozessorkern, ein Kern für eine Grafiverarbeitungseinheit für Universalrechnen (General Purpose Computing Graphics Processing Unit, GPGPU), ein Grafikkern oder dergleichen sein.
Die Front-End-Einheit 430 schließt eine Sprungvorhersageeinheit 432 ein, die an eine Befehls-Cache-Einheit 434 gekoppelt ist, die an einen Befehls-Übersetzungspuffer (Translation Lookaside Buffer, TLB) 436 gekoppelt ist, der an eine Befehlsabrufeinheit 438 gekoppelt ist, der an eine Decodiereinheit 440 gekoppelt ist. Die Decodiereinheit 440 (oder der Decoder) kann Befehle decodieren und als eine Ausgabe eine oder mehrere Mikro-Operationen, Mikrocode-Eintrittspunkte, Mikrobefehle, andere Befehle oder andere Steuersignale erzeugen, die von den ursprünglichen Befehlen decodiert oder abgeleitet werden oder die diese auf andere Weise widerspiegeln. Die Decodiereinheit 440 kann unter Verwendung mehrerer verschiedener Mechanismen implementiert werden. Beispiele für geeignete Mechanismen schließen unter anderem Umsetzungstabellen, Hardwareimplementierungen, programmierbare logische Anordnungen (Programmable Logic Arrays, PLAs), Mikrocode-Festwertspeicher (Read Only Memories, ROMs) usw. ein. In einer Ausführungsform schließt der Kern 490 einen Mikrocode-ROM oder ein anderes Medium ein, das Mikrocode für bestimmte Makrobefehle speichert (z. B. in der Decodiereinheit 440 oder auf andere Weise in der Front-End-Einheit 430). Die Decodiereinheit 440 ist an eine Umbenennungs-/Zuordnungseinheit 452 in der Ausführungsmoduleinheit 450 gekoppelt.
Die Ausführungsmoduleinheit 450 schließt die Umbenennungs-/Zuordnungseinheit 452 ein, die an eine Rückzugseinheit 454 und einen Satz von einer oder mehreren Planereinheit(en) 456 gekoppelt ist. Die Planereinheit(en) 456 stellen eine beliebige Anzahl von verschiedenen Planern dar, einschließlich Reservierungsstationen, zentrales Befehlsfenster usw. Die Planereinheit(en) 456 sind an die Einheit(en) der physikalischen Registerdatei(en) 458 gekoppelt. Alle Einheit(en) der physikalischen Registerdatei(en) 458 stellen eine oder mehrere physikalische Registerdateien dar, von denen verschiedene einen oder mehrere verschiedene Datentypen speichern, wie skalare Ganzzahl, skalares Gleitkomma, gepackte Ganzzahl, gepacktes Gleitkomma, Vektorganzzahl, Vektorgleitkomma, Status (z. B. ein Befehlszeiger, der die Adresse des nächsten auszuführenden Befehls ist) usw. In einer Ausführungsform umfasst die Einheit der physikalischen Registerdatei(en) 458 eine Vektorregistereinheit und eine skalare Registereinheit. Diese Registereinheiten können Architekturvektorregister, Vektormaskenregister und Universalregister bereitstellen. Die Einheit(en) der physikalischen Registerdatei(en) 458 sind durch die Rückzugseinheit 454 überlappt, um verschiedene Weisen zu veranschaulichen, in denen eine Registerumbenennung und Out-of-order-Ausführung implementiert werden kann (z. B. unter Verwendung von Neuordnungspuffer(n) und Rückzugsregisterdatei(en); unter Verwendung von künftigen Datei(en), Verlaufspuffer(n) und Rückzugsregisterdatei(en); unter Verwendung von Registerkarten und einem Pool von Registern; usw.). Die Rückzugseinheit 454 und die Einheit(en) der physikalischen Registerdatei(en) 458 sind an die Ausführungs-Cluster 460 gekoppelt. Die Ausführungs-Cluster 460 schließen einen Satz von einer oder mehreren Ausführungseinheiten 462 und einen Satz von einer oder mehreren Speicherzugriffseinheiten 464 ein. Die Ausführungseinheiten 462 können verschiedene Operationen (z. B. Verschiebungen, Addition, Subtraktion, Multiplikation) und auf verschiedenen Typen von Daten (z. B. skalares Gleitkomma, gepackte Ganzzahl, gepacktes Gleitkomma, Vektorganzzahl, Vektorgleitkomma) durchführen. Während einige Ausführungsformen eine Anzahl von Ausführungseinheiten einschließen können, die für spezifische Funktionen oder Funktionssätze vorgesehen sind, können andere Ausführungsformen nur eine Ausführungseinheit oder mehrere Ausführungseinheiten einschließen, die alle Funktionen durchführen. Die Planereinheit(en) 456, die Einheit(en) der physikalischen Registerdatei(en) 458 und die Ausführungs-Cluster 460 sind als möglicherweise eine Mehrzahl angezeigt, weil bestimmte Ausführungsformen separate Pipelines für bestimmte Typen von Daten/Operationen schaffen (z. B. eine Pipeline für skalare Ganzzahl, eine Pipeline für skalares Gleitkomma/gepackte Ganzzahl/gepacktes Gleitkomma/Vektorganzzahl/Vektorgleitkomma und/oder eine Speicherzugriffs-Pipeline, die jeweils ihre/n eigene/n Planereinheit, Einheit der physikalischen Registerdatei(en) und/oder Ausführungs-Cluster aufweisen - und im Fall einer separaten Speicherzugriffs-Pipeline sind bestimmte Ausführungsformen implementiert, in denen nur das Ausführungs-Cluster dieser Pipeline die Speicherzugriffseinheit(en) 464 aufweist). Es sei weiterhin klargestellt, dass bei Verwendung von separaten Pipelines eine oder mehrere dieser Pipelines Out-of-order-Ausgabe/-Ausführung und der Rest In-order sein können.
Der Satz von Speicherzugriffseinheiten 464 ist an die Speichereinheit 470 gekoppelt, die eine Daten-TLB-Einheit 472 einschließt, die an eine Daten-Cache-Einheit 474 gekoppelt ist, die an eine Level 2 (L2)-Cache-Einheit 476 gekoppelt ist. In einer beispielhaften Ausführungsform können die Speicherzugriffseinheiten 464 eine Ladeeinheit, eine Adressspeichereinheit und eine Datenspeichereinheit einschließen, die alle an die Daten-TLB-Einheit 472 in der Speichereinheit 470 gekoppelt sind. Die Befehls-Cache-Einheit 434 ist ferner an eine Level 2 (L2)-Cache-Einheit 476 in der Speichereinheit 470 gekoppelt. Die L2-Cache-Einheit 476 ist an ein oder mehrere andere Cache-Level und schließlich an einen Hauptspeicher gekoppelt.
Beispielsweise kann die beispielhafte Kernarchitektur für Registerumbenennung, Out-of-order-Ausgabe/-Ausführung die Pipeline 400 wie folgt implementieren: 1) das Befehlsabrufen 438 führt die Abrufen- und Längendecodieren-Stufen 402 und 404 durch; 2) die Decodiereinheit 440 führt die Decodierstufe 406 durch; 3) die Umbenennungs-/Zuordnungseinheit 452 führt die Zuordnungsstufe 408 und die Umbenennungsstufe 410 durch; 4) die Planereinheit(en) 456 führen die Planungsstufe 412 durch; 5) die Einheit(en) der physikalischen Registerdatei(en) 458 und die Speichereinheit 470 führen die Registerlesen/Speicherlesen-Stufe 414 durch; das Ausführungs-Cluster 460 führt die Ausführungsstufe 416 durch; 6) die Speichereinheit 470 und die Einheit(en) der physikalischen Registerdatei(en) 458 führen die Zurückschreiben-/Speicherschreiben-Stufe 418 durch; 7) verschiedene Einheiten können an der Ausnahmebehandlungsstufe 422 beteiligt sein; und 8) die Rückzugseinheit 454 und die Einheit(en) der physikalischen Registerdatei(en) 458 führen die Anwendungsstufe 424 durch.
Der Kern 490 kann einen oder mehrere Befehlssätze unterstützen (z. B. den x86-Befehlssatz (mit einigen Erweiterungen, die mit neueren Versionen hinzugefügt wurden); den MIPS-Befehlssatz von MIPS Technologies in Sunnyvale, CA, USA; den ARM-Befehlssatz (mit optional zusätzlichen Erweiterungen, wie NEON) von ARM Holdings in Sunnyvale, CA, USA), einschließlich der hierin beschriebenen Befehl(e). In einer Ausführungsform schließt der Kern 490 eine Logik zum Unterstützen einer Befehlssatzerweiterung für gepackte Daten (z. B. AVX1, AVX2) ein, wodurch es ermöglicht wird, dass die durch viele Multimedia-Anwendungen verwendeten Operationen unter Verwendung von gepackten Daten durchgeführt werden.
Es sei klargestellt, dass der Kern Multithreading (Ausführen von zwei oder mehreren parallelen Sätzen von Operationen oder Threads) unterstützt und dies in einer Vielfalt von Weisen tun kann, einschließlich Zeitscheiben-Multithreading, gleichzeitiges Multithreading (wobei ein einzelner physikalischer Kern einen logischen Kern für alle Threads bereitstellt, für die dieser physikalische Kern ein gleichzeitiges Multithreading durchführt) oder einer Kombination davon (z. B. Zeitscheiben-Abrufen und -Decodieren und gleichzeitiges Multithreading danach, wie bei der Intel® Hyperthreading-Technologie).
Während die Registerumbenennung im Kontext der Out-of-order-Ausführung beschrieben ist, sei klargestellt, dass die Registerumbenennung in einer In-order-Architektur verwendet werden kann. Während die veranschaulichte Ausführungsform des Prozessors auch separate Befehls- und Daten-Cache-Einheiten 434/474 und eine gemeinsame L2-Cache-Einheit 476 einschließt, können alternative Ausführungsformen einen einzelnen internen Cache sowohl für Befehle als auch für Daten aufweisen, wie einen internen Level 1 (L1)-Cache, oder mehrere interne Cache-Level. In einigen Ausführungsformen kann das System eine Kombination von einem internen Cache und einem externen Cache, der sich außerhalb des Kerns und/oder des Prozessors befindet, einschließen. Alternativ dazu kann sich der gesamte Cache außerhalb des Kerns und/oder des Prozessors befinden.
Spezifische beispielhafte In-order-Kernarchitektur
5A-B veranschaulichen ein Blockdiagramm einer spezifischeren beispielhaften In-order-Kernarchitektur, deren Kern einer von verschiedenen logischen Blöcke (einschließlich anderer Kerne des gleichen Typs und/oder verschiedener Typen) in einem Chip wäre. Die logischen Blöcke kommunizieren durch ein Verbindungsnetzwerk mit hoher Bandbreite (z. B. ein Ringnetzwerk) mit einiger fester Funktionslogik, Speicher-E/A-Schnittstellen und anderer erforderlicher E/A-Logik, je nach Anwendung.
5A ist ein Blockdiagramm eines Einzelprozessorkerns zusammen mit dessen Verbindung zu einem On-Die Verbindungsnetzwerk 502 und mit dessen lokalem Teilsatz des Level 2 (L2)-Cache 504 gemäß Ausführungsformen der Erfindung. In einer Ausführungsform unterstützt ein Befehlsdecoder 500 den x86-Befehlssatz mit einer Befehlssatzerweiterung für gepackte Daten. Ein L1-Cache 506 ermöglicht Zugriffe mit niedriger Latenz auf Cache-Speicher in die skalaren und Vektoreinheiten. Während in einer Ausführungsform (zur Vereinfachung des Designs) eine skalare Einheit 508 und eine Vektoreinheit 510 separate Registersätze (das skalare Register 512 bzw. das Vektorregister 514) verwenden und Daten, die zwischen diesen übertragen werden, in Speicher geschrieben und dann aus einem Level 1 (L1)-Cache 506 eingelesen werden, können alternative Ausführungsformen der Erfindung eine verschiedene Herangehensweise verwenden (z. B. einen einzelnen Registersatz verwenden oder einen Kommunikationspfad einschließen, die es ermöglichen, dass Daten zwischen den beiden Registerdateien übertragen werden, ohne gelesen und eingelesen zu werden).
Der lokale Teilsatz des L2-Cache 504 ist Teil eines globalen L2-Cache, der in separate lokale Teilsätze, einer je Prozessorkern, geteilt ist. Jeder Prozessorkern weist einen Direktzugriffspfad zu dessen eigenem lokalen Teilsatz des L2-Cache 504 auf. Durch einen Prozessorkern gelesene Daten werden in dessen L2-Cache-Teilsatz 504 gespeichert, und es kann schnell auf diese zugegriffen werden, parallel zu anderen Prozessorkernen, die auf ihre eigenen lokalen L2-Cache-Teilsätze zugreifen. Durch einen Prozessorkern geschriebene Daten werden in dessen eigenem L2-Cache-Teilsatz 504 gespeichert und werden von anderen Teilsätzen geleert, wenn erforderlich. Das Ringnetzwerk stellt die Kohärenz für gemeinsame Daten sicher. Das Ringnetzwerk ist bidirektional, um es Agenten, wie Prozessorkernen, L2-Caches und anderen logischen Blöcken zu ermöglichen, in dem Chip miteinander zu kommunizieren. Jeder Ringdatenpfad ist in einigen Ausführungsformen je Richtung 1024 Bits breit.
5B ist eine erweiterte Ansicht eines Teils des Prozessorkerns in 5A gemäß Ausführungsformen der Erfindung. 5B schließt einen Teil des L1-Daten-Cache 506A des L1-Cache 504 und mehr Details in Bezug auf die Vektoreinheit 510 und das Vektorregister 514 ein. Insbesondere ist die Vektoreinheit 510 eine 6-breite Vektorverarbeitungseinheit (Vector Processing Unit, VPU) (siehe die 16-breite ALU 528), die eines oder mehrere von Ganzzahlbefehlen, Float-Befehlen mit einfacher Genauigkeit und Float-Befehlen mit doppelter Genauigkeit ausführt. Die VPU unterstützt ein Swizzeln der Registereingaben mit einer Swizzel-Einheit 520, eine numerische Konvertierung mit den Einheiten zur numerischen Konvertierung 522A-B und eine Replikation mit einer Replikationseinheit 524 bei der Speichereingabe.
Prozessor mit integriertem Speicher-Controller und Grafik
6 ist ein Blockdiagramm eines Prozessors 600 gemäß Ausführungsformen der Erfindung, der mehr als einen Kern aufweisen kann, einen integrierten Speicher-Controller aufweisen kann und eine integrierte Grafik aufweisen kann. Die Kästchen mit durchgezogenen Linien in 6 veranschaulichen einen Prozessor 600 mit einem Einzelkern 602A, einem Systemagenten 610, einem Satz von einer oder mehreren Bus-Controller-Einheiten 616, während die optionale Hinzufügung der Kästchen mit gestrichelten Linien einen alternativen Prozessor 600 mit mehreren Kernen 602A-N, einen Satz von einer oder mehreren integrierten Speicher-Controller-Einheit(en) 614 in der Systemagenteneinheit 610 und eine Speziallogik 608 veranschaulicht.
Somit können verschiedene Implementierungen des Prozessors 600 Folgendes einschließen: 1) einen Hauptprozessor mit der Speziallogik 608, die eine integrierte Grafik- und/oder wissenschaftliche (Durchsatz-)Logik ist (die einen oder mehrere Kerne einschließen kann), und die Kerne 602A-N, die ein oder mehrere Universalkerne sind (z. B. In-order-Universalkerne, Out-of-order-Universalkerne, eine Kombination der beiden); 2) einen Coprozessor, wobei die Kerne 602A-N eine große Anzahl von Spezialkernen sind, die hauptsächlich für Grafik- und/oder wissenschaftliches (Durchsatz-)Rechnen vorgesehen sind; und 3) einen Coprozessor, wobei die Kerne 602A-N eine große Anzahl von In-order-Universalkernen sind. Somit kann der Prozessor 600 ein Universalprozessor, ein Coprozessor oder Spezialprozessor, wie ein Netzwerk- oder Kommunikationsprozessor, ein Komprimierungsmodul, ein Grafikprozessor, eine GPGPU (General Purpose Graphics Processing Unit, Universalgrafikverarbeitungseinheit), ein Coprozessor mit hohem Durchsatz mit vielen integrierten Kernen (Many Integrated Core, MIC) (einschließlich 30 oder mehr Kerne), ein eingebetteter Prozessor oder dergleichen sein. Der Prozessor kann auf einem oder mehreren Chips implementiert sein. Der Prozessor 600 kann ein Teil von einem oder mehreren Substraten sein und/oder kann unter Verwendung einer beliebigen von einer Anzahl von Verfahrenstechnologien, wie BiCMOS, CMOS oder NMOS, implementiert sein.
Die Speicherhierarchie schließt ein oder mehrere Cache-Level in den Kernen 604A-N, einen Satz oder eine oder mehrere gemeinsame Cache-Einheiten 606 und externen Speicher (nicht gezeigt), der an den Satz von integrierten Speicher-Controller-Einheiten 614 gekoppelt ist, ein. Der Satz von gemeinsamen Cache-Einheiten 606 kann ein oder mehrere Mid-Level-Caches, wie Level 2 (L2)-, Level 3 (L3)-, Level 4 (L4)-Cache oder andere Cache-Level, einen Last-Level-Cache (LLC) und/oder Kombinationen davon einschließen. Während in einer Ausführungsform eine ringbasierte Verbindungseinheit 612 die integrierte Grafiklogik 608, den Satz von gemeinsamen Cache-Einheiten 606 und die Systemagenteneinheit 610/integrierten Speicher-Controller-Einheit(en) 614 miteinander verbindet, können alternative Ausführungsformen eine beliebige Anzahl von hinlänglich bekannten Techniken zum Verbinden dieser Einheiten verwenden. In einer Ausführungsform wird die Kohärenz zwischen einer oder mehreren Cache-Einheiten 606 und den Kernen 602-A-N beibehalten.
In einigen Ausführungsformen sind einer oder mehrere der Kerne 602A-N zum Multithreading in der Lage. Der Systemagent 610 schließt die Komponenten ein, die die Kerne 602A-N koordinieren und betreiben. Die Systemagenteneinheit 610 kann zum Beispiel eine Energiesteuerungseinheit (Power Control Unit, PCU) und eine Anzeigeeinheit einschließen. Die PCU kann Logik und Komponenten sein oder einschließen, die zum Regeln des Energiezustands der Kerne 602A-N und der integrierten Grafiklogik 608 erforderlich sind. Die Anzeigeeinheit dient zum Ansteuern von einer oder mehreren extern verbundenen Anzeigen.
Die Kerne 602A-N können in Bezug auf den Architekturbefehlssatz homogen oder heterogen sein; das heißt, zwei oder mehrere der Kerne 602A-N können zur Ausführung des gleichen Befehlssatzes in der Lage sein, während andere dazu in der Lage sein können, nur einen Teilsatz von diesem Befehlssatz oder einem verschiedenen Befehlssatz auszuführen.
Beispielhafte Computerarchitekturen
7-10 sind Blockdiagramme von beispielhaften Computerarchitekturen. Andere im Fachgebiet bekannte Systemauslegungen und Konfigurationen für Laptops, Desktops, handgehaltene PCs, Personal Digital Assistants, Engineering-Arbeitsstationen, Server, Netzwerkvorrichtungen, Netzwerk-Hubs, Schalter, eingebettete Prozessoren, Digitalsignalprozessoren (DSPs), Grafikvorrichtungen, Videospielvorrichtungen, Set-Top-Boxen, Mikrocontroller, Mobiltelefone, tragbare Medienwiedergabevorrichtungen, handgehaltene Vorrichtungen und verschiedene andere elektronische Vorrichtungen sind ebenfalls geeignet. Im Allgemeinen ist eine große Vielfalt von Systemen oder elektronischen Vorrichtungen, die zur Aufnahme eines Prozessors und/oder anderer Ausführungslogik, wie hierin offenbart, in der Lage sind, allgemein geeignet.
Nun Bezug nehmend auf 7 ist ein Blockdiagramm eines Systems 700 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Das System 700 kann einen oder mehrere Prozessoren 710, 715 einschließen, die an einen Controller-Hub 720 gekoppelt sind. In einer Ausführungsform schließt der Controller-Hub 720 einen Grafikspeicher-Controller-Hub (Graphics Memory Controller Hub, GMCH) 790 und einen Eingabe/Ausgabe-Hub (Input/Output Hub, IOH) 750 ein (die sich auf separaten Chips befinden können); schließt das GMCH 790 Speicher- und Grafik-Controller ein, an die ein Speicher 740 und ein Coprozessor 745 gekoppelt sind; koppelt das IOH 750 Ein-/Ausgabe-Vorrichtungen (E/A-Vorrichtungen) 760 an das GMCH 790. Alternativ dazu sind einer oder beide der Speicher- und Grafik-Controller in den Prozessor integriert (wie hierin beschrieben), sind der Speicher 740 und der Coprozessor 745 direkt an den Prozessor 710 gekoppelt und der Controller-Hub 720 in einem einzelnen Chip mit dem IOH 750.
Die optionale Art der zusätzlichen Prozessoren 715 ist in 7 mit gestrichelten Linien gekennzeichnet. Jeder Prozessor 710, 715 kann einen oder mehrere der hierin beschriebenen Prozessorkerne einschließen und kann eine Version des Prozessors 600 sein.
Der Speicher 740 kann zum Beispiel ein DRAM (Dynamic Random Access Memory, dynamischer Speicher mit wahlfreiem Zugriff), ein Phasenwechselspeicher (Phase Change Memory, PCM) oder eine Kombination der beiden sein. Für zumindest eine Ausführungsform kommuniziert der Controller-Hub 720 mit den Prozessor(en) 710, 715 über einen Multi-Drop-Bus, wie einen Frontside-Bus (FSB), eine Punkt-zu-Punkt-Schnittstelle oder eine ähnliche Verbindung 795.
In einer Ausführungsform ist der Coprozessor 745 ein Spezialprozessor, wie ein MIC-Prozessor mit hohem Durchsatz, ein Netzwerk- oder Kommunikationsprozessor, ein Komprimierungsmodul, ein Grafikprozessor, eine GPGPU, ein eingebetteter Prozessor oder dergleichen. In einer Ausführungsform kann der Controller-Hub 720 einen integrierten Grafikbeschleuniger einschließen.
Es kann eine Vielfalt von Unterschieden zwischen den physikalischen Ressourcen 710, 7155 in Bezug auf ein Spektrum von Leistungsmetriken, einschließlich Architektur-, Mikroarchitektur-, Wärme-, Stromverbrauchseigenschaften und dergleichen, bestehen.
In einer Ausführungsform führt der Prozessor 710 Befehle aus, die Datenverarbeitungsoperationen eines allgemeinen Typs steuern. In die Befehle können Coprozessor-Befehle eingebettet sein. Der Prozessor 710 erkennt diese Coprozessor-Befehle als einem Befehlstyp zugehörig, der durch den verbundenen Coprozessor 745 ausgeführt werden soll. Entsprechend gibt der Prozessor 710 diese Coprozessor-Befehle (oder Steuersignale, die Coprozessor-Befehle darstellen) auf einem Coprozessor-Bus oder einer anderen Verbindung zu dem Coprozessor 745 aus. Die Coprozessor(en) 745 nehmen die empfangenen Coprozessor-Befehle an und führen sie aus.
Nun Bezug nehmend auf 8 ist ein Blockdiagramm eines ersten spezifischeren Beispielsystems 800 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 8 gezeigt, ist das Multiprozessorsystem 800 ein Punkt-zu-Punkt-Verbindungssystem und schließt einen ersten Prozessor 870 und einen zweiten Prozessor 880 ein, die über eine Punkt-zu-Punkt-Verbindung 850 gekoppelt sind. Alle Prozessoren 870 und 880 können eine Version des Prozessors 600 sein. In einer Ausführungsform der Erfindung sind die Prozessoren 870 und 880 die Prozessoren 710 bzw. 715, während der Coprozessor 838 der Coprozessor 745 ist. In einer anderen Ausführungsform sind die Prozessoren 870 und 880 der Prozessor 710 bzw. der Coprozessor 745.
Die Prozessoren 870 und 880 sind einschließlich integrierter Speicher-Controller(Integrated Memory Controller, IMC)-Einheiten 872 bzw. 882 gezeigt. Der Prozessor 870 schließt als Teil seiner Bus-Controller-Einheiten auch Punkt-zu-Punkt(P-P)-Schnittstellen 876 und 878 ein; in ähnlicher Weise schließt der zweite Prozessor 880 P-P-Schnittstellen 886 und 888 ein. Die Prozessoren 870, 880 können Informationen über eine Punkt-zu-Punkt(P-P)-Schnittstelle 850 unter Verwendung von P-P-Schnittstellen-Schaltungen 878, 888 austauschen. Wie in 8 gezeigt, koppeln die IMCs 872 und 882 die Prozessoren an jeweilige Speicher, nämlich an Speicher 832 und einen Speicher 834, die Abschnitte eines Hauptspeichers sein können, der lokal an den jeweiligen Prozessoren befestigt ist.
Die Prozessoren 870, 880 können jeweils Informationen mit einem Chipsatz 890 über einzelne P-P-Schnittstellen 852, 854 unter Verwendung von Punkt-zu-Punkt-Schnittstellen-Schaltungen 876, 894, 886, 898 austauschen. Der Chipsatz 890 kann Informationen mit dem Coprozessor 838 wahlweise über eine Hochleistungsschnittstelle 892 austauschen. In einer Ausführungsform ist der Coprozessor 838 ein Spezialprozessor, wie ein MIC-Prozessor mit hohem Durchsatz, ein Netzwerk- oder Kommunikationsprozessor, ein Komprimierungsmodul, ein Grafikprozessor, eine GPGPU, ein eingebetteter Prozessor oder dergleichen.
Ein gemeinsamer Cache (nicht gezeigt) kann in beiden Prozessoren oder außerhalb von beiden Prozessoren enthalten sein, aber mit den Prozessoren derart über eine P-P Verbindung verbunden sein, dass die lokalen Cache-Informationen von einem oder beiden Prozessoren in dem gemeinsamen Cache gespeichert sind, wenn ein Prozessor in einen Modus mit niedrigem Stromverbrauch gebracht wird.
Der Chipsatz 890 kann an einen ersten Bus 816 über eine Schnittstelle 896 gekoppelt sein. In einer Ausführungsform kann der erste Bus 816 ein Peripheral Component Interconnect(PCI)-Bus oder ein Bus, wie ein PCI Express-Bus oder ein anderer E/A-Verbindungs-Bus sein, wenngleich der Umfang der vorliegenden Erfindung nicht hierauf beschränkt ist.
Wie in 8 gezeigt, können verschiedene E/A-Vorrichtungen 814 an den ersten Bus 816 gekoppelt sein, zusammen mit einer Bus-Brücke 818, die den ersten Bus 816 an einen zweiten Bus 820 koppelt. In einer Ausführungsform sind ein oder mehrere zusätzliche Prozessor(en) 815, wie Coprozessoren, MIC-Prozessoren mit hohem Durchsatz, GPGPUs, Beschleuniger (wie Grafikbeschleuniger oder Digitalsignalverarbeitungs(Digital Signal Processing, DSP)-Einheiten), anwenderprogrammierbare Gatteranordnungen oder ein beliebiger anderer Prozessor, an den ersten Bus 816 gekoppelt. In einer Ausführungsform kann der zweite Bus 820 ein Low Pin Count-Bus (LPC-Bus) sein. Verschiedene Vorrichtungen können in einer Ausführungsform an einen zweiten Bus 820 gekoppelt werden, einschließlich zum Beispiel eine Tastatur und/oder Maus 822, Kommunikationsvorrichtungen 827 und eine Speichereinheit 828, wie ein Festplattenlaufwerk oder eine andere Massenspeichervorrichtung, die Befehle/Code und Daten 830 einschließen kann. Ferner kann ein Audio-E/A 824 an den zweiten Bus 816 gekoppelt werden. Es sei darauf hingewiesen, dass andere Architekturen möglich sind. Anstelle der Punkt-zu-Punkt-Architektur von 8 kann ein System zum Beispiel eine Multi-Drop-Bus- oder eine andere solche Architektur implementieren.
Nun Bezug nehmend auf 9 ist ein Blockdiagramm eines zweiten spezifischeren Beispielsystems 900 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Gleiche Elemente in 8 und 9 tragen gleiche Bezugszeichen, und bestimmte Aspekte von 8 wurden in 9 weggelassen, um eine Verunklarung anderer Aspekte von 9 zu vermeiden.
9 veranschaulicht, dass die Prozessoren 870, 880 eine integrierte Speicher- und E/A-Steuerlogik (Control Logic, CL) 972 bzw. 982 einschließen können. Somit schließen die CL 972, 982 integrierte Speicher-Controller-Einheiten ein und schließen eine E/A-Steuerlogik ein. 9 veranschaulicht, dass nicht nur die Speicher 832, 834 an die CL 872, 882 gekoppelt sind, sondern auch, dass E/A-Vorrichtungen 914 auch an die Steuerlogik 872, 882 gekoppelt sind. Ältere E/A-Vorrichtungen 915 sind an den Chipsatz 890 gekoppelt.
Nun Bezug nehmend auf 10 ist ein Blockdiagramm eines SoC 1000 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Ähnliche Elemente in 6 tragen gleiche Bezugszeichen. Außerdem sind Kästchen mit gestrichelten Linien optionale Merkmale bei fortschrittlicheren SoCs. In 10 sind Verbindungseinheit(en) 1002 an Folgendes gekoppelt: einen Anwendungsprozessor 1010, der einen Satz von einem oder mehreren Kernen 102A-N, Cache-Einheiten 604A-N und gemeinsame Cache-Einheit(en) 606; eine Systemagenteneinheit 610; Bus-Controller-Einheit(en) 616; integrierte Speicher-Controller-Einheit(en) 614; einen Satz oder einen oder mehrere Coprozessoren 1020, die eine integrierte Grafiklogik, einen Bildprozessor, einen Audioprozessor und einen Videoprozessor einschließen können; eine Einheit eines statischen Speichers mit wahlfreiem Zugriff (Static Random Access Memory, SRAM)1030; eine Einheit mit direktem Speicherzugriff (Direct Memory Access, DMA) 1032; und eine Anzeigeeinheit 1040 zum Koppeln an eine oder mehrere externe Anzeigen einschließt. In einer Ausführungsform schließen die Coprozessor(en) 1020 einen Spezialprozessor, wie einen Netzwerk- oder Kommunikationsprozessor, ein Komprimierungsmodul, eine GPGPU, einen MIC-Prozessor mit hohem Durchsatz, einen eingebetteten Prozessor oder dergleichen, ein.
Ausführungsformen der hierin offenbarten Mechanismen können in Hardware, Software, Firmware oder einer Kombination von diesen Implementierungsansätzen implementiert sein. Ausführungsformen der Erfindung können als Computerprogramme oder Programmcode mit Ausführung auf programmierbaren Systemen, umfassend zumindest einen Prozessor, ein Speichersystem (einschließlich flüchtigen und nicht-flüchtigen Speichers und/oder Speicherelementen), zumindest eine Eingabevorrichtung und zumindest eine Ausgabevorrichtung, implementiert sein.
Programmcode, wie der in 8 veranschaulichte Code 830, kann angewendet werden, um Befehle zum Durchführen der hierin beschriebenen Funktionen einzugeben und Ausgabeinformationen zu erzeugen. Die Ausgabeinformationen können in bekannter Weise auf eine oder mehrere Ausgabevorrichtungen angewendet werden. Zu Zwecken dieser Anwendung schließt ein Verarbeitungssystem ein beliebiges System ein, das einen Prozessor aufweist, wie einen Digitalsignalprozessor (DSP), einen Mikrocontroller, eine anwendungsspezifische integrierte Schaltung (Application-Specific Integrated Circuit, ASIC) oder einen Mikroprozessor.
Der Programmcode kann in einer höheren prozeduralen oder objektorientierten Programmiersprache implementiert sein, um mit einem Verarbeitungssystem zu kommunizieren. Der Programmcode kann auch in einer Assembler- oder Maschinensprache implementiert sein, wenn dies gewünscht ist. Dabei ist der Umfang der hierin beschriebenen Mechanismen nicht auf eine bestimmte Programmiersprache beschränkt. In jedem Fall kann die Sprache eine kompilierte oder interpretierte Sprache sein.
Ein oder mehrere Aspekte von zumindest einer Ausführungsform können durch typische Befehle implementiert werden, die auf einem maschinenlesbaren Medium gespeichert sind, das verschiedene Logik in dem Prozessor darstellt, die, wenn sie durch eine Maschine gelesen wird, die Maschine dazu veranlasst, Logik zum Durchführen der hierin beschriebenen Techniken herzustellen. Diese Darstellungen, bekannt als „IP-Kerne“, können auf einem greifbaren, maschinenlesbaren Medium gespeichert und für verschiedene Kunden oder Herstellungseinrichtungen bereitgestellt werden, um in die Herstellungsmaschinen geladen zu werden, die die Logik oder den Prozessor tatsächlich herstellen.
Diese maschinenlesbaren Speichermedien können unter anderem nicht-flüchtige, greifbare Anordnungen von Artikeln einschließen, die durch eine Maschine oder Vorrichtung hergestellt oder gebildet werden, einschließlich Speichermedien, wie Festplatten, jeden anderen Typ von Platte, einschließlich Disketten, optischer Platten, Compact Disk-Festwertspeichern (Compact Disk Read-Only Memories, CD-ROMs), wiederbeschreibbarer Compact Disks (Compact Disk Rewritables, CD-RWs) und magnetooptischer Platten, Halbleitervorrichtungen, wie Festwertspeicher (Read-Only Memories, ROMs), Speicher mit wahlfreiem Zugriff (Random Access Memories, RAMs), wie dynamische Speicher mit wahlfreiem Zugriff (Dynamic Random Access Memories, DRAMs), statische Speicher mit wahlfreiem Zugriff (Static Random Access Memories, SRAMs), löschbare programmierbare Festwertspeicher (Erasable Programmable Read-Only Memories, EPROMs), Flash-Speicher, elektrisch löschbare programmierbare Festwertspeicher (Electrically Erasable Programmable Read-Only Memories, EEPROMs), Phasenwechselspeicher (Phase Change Memory, PCM), Magnetkarten oder optische Karten oder einen beliebigen Typ von Medien, die zum Speichern von elektronischen Befehlen geeignet sind.
Entsprechend schließen Ausführungsformen der Erfindung auch nicht-flüchtige, greifbare maschinenlesbare Medien ein, die Befehle enthalten oder Designdaten enthalten, wie eine Hardwarebeschreibungssprache (Hardware Description Language, HDL), die hierin beschriebene Strukturen, Schaltungen, Einrichtungen, Prozessoren und/oder Systemmerkmale definiert. Diese Ausführungsformen können auch als Programmprodukte bezeichnet werden.
Emulation (einschließlich binärer Übersetzung, Code-Morphing usw.)
In einigen Fällen kann ein Befehlskonverter verwendet werden, um einen Befehl von einem Quellbefehlssatz in einen Zielbefehlssatz zu konvertieren. Zum Beispiel kann der Befehlskonverter einen Befehl in einen oder mehrere andere durch den Kern zu verarbeitende Befehle übersetzen (z. B. unter Verwendung einer statischen binären Übersetzung, einer dynamischen binärer Übersetzung, einschließlich dynamischer Kompilierung), morphen, emulieren oder auf andere Weise konvertieren. Der Befehlskonverter kann in Software, Hardware, Firmware oder einer Kombination davon implementiert sein. Der Befehlskonverter kann prozessorintern, prozessorextern oder teilweise prozessorintern und teilweise prozessorextern sein.
11 ist ein Blockdiagramm, das die Verwendung eines Softwarebefehlskonverters zum Konvertieren von binären Befehlen in einem Quellbefehlssatz in binäre Befehle in einem Zielbefehlssatz gemäß Ausführungsformen der Erfindung gegenüberstellt. In der veranschaulichten Ausführungsform ist der Befehlskonverter ein Softwarebefehlskonverter, wenngleich der Befehlskonverter alternativ dazu in Software, Firmware, Hardware oder verschiedenen Kombinationen davon implementiert sein kann. 11 zeigt, dass ein Programm in höherer Sprache 1102 durch Verwenden von erstem Compiler 1104 kompiliert werden kann, um ersten Binärcode (zum Beispiel x86) 1106 zu erzeugen, der nativ durch einen Prozessor mit mindestens einem ersten Anweisungssatzkern 1116 ausgeführt werden kann. Bei einigen Ausführungsformen repräsentiert der Prozessor mit wenigstens einem ersten Befehlssatz-Kern 1116 einen beliebigen Prozessor, der im Wesentlichen die gleichen Funktionen wie ein Intel-Prozessor mit wenigstens einem x86-Befehlssatz-Kern durchführen kann durch kompatibles Ausführen oder anderweitiges Verarbeiten (1) eines wesentlichen Teils des Befehlssatzes des Intel-x86-Befehlssatz-Kerns oder (2) von Objektcodeversionen von Anwendungen oder anderer Software, die auf die Ausführung auf einem Intel-Prozessor mit wenigstens einem x86-Befehlssatz-Kern abzielen, um im Wesentlichen das gleiche Ergebnis wie ein Intel-Prozessor mit wenigstens einem x86-Befehlssatz-Kern zu erreichen. Der erste Compiler 1104 stellt einen Compiler dar, der betreibbar ist, um Binärcode des ersten Befehlssatzes 1106 (z. B. Objektcode) zu erzeugen, der, mit oder ohne zusätzliche Verknüpfungsverarbeitung, auf dem Prozessor mit zumindest einem ersten Befehlssatzkern 1116 ausgeführt werden kann. In ähnlicher Weise zeigt 11, dass das Programm in der höheren Sprache 1102 unter Verwendung eines alternativen Befehlssatz-Compilers 1108 kompiliert werden kann, um einen alternativen Befehlssatzbinärcode 1110 zu erzeugen, der nativ durch einen Prozessor ohne zumindest einen ersten Befehlssatzkern 1114 ausgeführt werden kann (z. B. einen Prozessor mit Kernen, die den MIPS-Befehlssatz von MIPS Technologies in Sunnyvale, CA, USA, ausführen und/oder die den ARM-Befehlssatz von ARM Holdings in Sunnyvale, CA, USA, ausführen). Der Befehlskonverter 1112 wird verwendet, um den ersten Binärcode 1106 in Code zu konvertieren, der nativ durch den Prozessor ohne einen ersten Befehlssatzkern 1114 ausgeführt werden kann. Es ist nicht wahrscheinlich, dass dieser konvertierte Code dem alternativen Befehlssatzbinärcode 1110 entspricht, weil ein Befehlskonverter, der hierzu in der Lage ist, schwer herzustellen ist; der konvertierte Code führt jedoch den allgemeinen Betrieb aus und besteht aus Befehlen aus dem alternativen Befehlssatz. Somit stellt der Befehlskonverter 1112 Software, Firmware, Hardware oder eine Kombination davon dar, die es, durch Emulation, Simulation oder ein anderes Verfahren, einem Prozessor oder einer anderen elektronischen Vorrichtung, die keinen ersten Befehlssatzprozessor oder -kern aufweist, ermöglicht, den ersten Binärcode 1106 auszuführen.
EINRICHTUNG UND VERFAHREN FÜR BEFEHLE DER DIGITALSIGNALVERARBEITUNG
Digitalsignalverarbeitungs(Digital Signal Processing, DSP)-Befehle sind weiter unten beschrieben. In einer Ausführungsform sind die Schaltung und Logik zum Durchführen der DSP-Operationen in der in 4B gezeigten Ausführungsmoduleinheit 450, in den weiter oben beschriebenen verschiedenen Kernen (siehe z. B. die Kerne 602A-N in 6 und 10) und/oder in der in 5A gezeigten Vektoreinheit 510 integriert. Zum Beispiel können die verschiedenen Quell- und Zielregister SIMD-Register in den Einheit(en) der physikalischen Registerdatei 458 in 4B und/oder Vektorregister 310 in 3 sein. Die weiter unten beschriebenen Multiplikationsschaltungen, Addiererschaltungen, Akkumulationsschaltungen und anderen Schaltungen können in den Ausführungskomponenten der weiter oben beschriebenen Architekturen, einschließlich in beispielhafter und nicht einschränkender Weise der Ausführungseinheit(en) 462 in 4B, integriert werden. Es sei jedoch darauf hingewiesen, dass die zugrunde liegenden Prinzipien der Erfindung nicht auf diese spezifischen Architekturen beschränkt sind.
Eine Ausführungsform der Erfindung schließt eine Schaltung und/oder Logik zum Verarbeiten von Digitalsignalverarbeitungs(Digital Signal Processing, DSP)-Befehlen ein. Insbesondere umfasst eine Ausführungsform eine Multiply-Accumulate(MAC)-Architektur mit acht 16x16-Bit-Multiplizierern und zwei 64-Bit-Akkumulatoren. Die weiter unten beschriebene Befehlssatzarchitektur (Instruction Set Architecture, ISA) kann verschiedene Multiply- und MAC-Operationen bei gepackten Ganzzahl-, Festkomma- und komplexen Datentypen mit 128-Bit (8-Bit-, 16-Bit- oder 32-Bit-Datenelemente) verarbeiten. Außerdem weisen bestimmte Befehle eine direkte Unterstützung für eine hocheffiziente schnelle Fourier-Transformation (Fast Fourier Transform, FFT) und Filtern mit endlicher Impulsantwort (Finite Impulse Response, FIR) und eine Nachverarbeitung von akkumulierten Daten durch Verschiebungs-, Rundungs- und Sättigungsoperationen auf.
Eine Ausführungsform der neuen DSP-Befehle verwendet eine VEX.128-Präfix-basierte Opcode-Codierung, und verschiedene der SSE/SSE2/AVX-Befehle, die die Nachverarbeitung von Daten handhaben, werden mit der DSP-ISA verwendet. Die VEX-codierten 128-Bit-DSP-Befehle mit Speicheroperanden können lockere Speicherausrichtungsanforderungen aufweisen.
In einer Ausführungsform unterstützen die Befehle auch eine Vielfalt von Ganzzahl- und Festkommadatentypen, einschließlich:

1) eines Q31-Datentyps für Signale, die eine Analog-Digital-Wandlung (ADC) und eine Digital-Analog-Wandlung (DAC) mit mehr als 16 Bits erfordern;
2) eines Q15-Datentyps, der in DSP-Algorithmen gebräuchlich ist;
3) eines komplexen 16-Bit-Datentyps; und
4) eines komplexen 32-Bit-Datentyps.

Die hierin beschriebene Befehlssatzarchitektur zielt auf ein breites Spektrum von Standard-DSP (z. B. FFT, Filtern, Musterabgleich, Korrelation, Polynomauswertung usw.) und statistischen Operationen (z. B., Mittel, gleitender Durchschnitt, Varianz usw.).
Zielanwendungen der Ausführungsformen der Erfindung schließen Sensor, Audio, Klassifizierungsaufgaben für Computer Vision und Spracherkennung ein. Die hierin beschriebene DSP-ISA schließt ein breites Spektrum von Befehlen ein, die auf tiefe neurale Netzwerke (Deep Neural Networks, DNN), automatische Spracherkennung (Automatic Speech Recognition, ASR), Sensorfusion mit Kalman-Filtern, andere DSP-Hauptanwendungen usw. anwendbar sind. Aufgrund der Gewichtssequenz {w₁, w₂, ... w_k} und der Eingabesequenz {x₁, x₂, x₃, ... x_n} ist es bei vielen bildverarbeitenden Maschinenlernaufgaben erforderlich, die Ergebnissequenz { y₁, y₂, y₃, ...y_n+1-k} definiert durch y_i = w₁x_i+w₂x_i+1 + ................. + w_kx_i+k-1 zu berechnen.
12 veranschaulicht einen beispielhaften Prozessor 1255, auf dem Ausführungsformen der Erfindung implementiert werden können, der eine Vielzahl von Kernen 0-N zum gleichzeitigen Ausführen einer Vielzahl von Befehls-Threads einschließt. Die veranschaulichte Ausführungsform schließt eine DSP-Befehl-Decodierschaltung/-logik 1231 in dem Decoder 1230 und eine DSP-Befehl-Ausführungsschaltung/-logik 1341 in der Ausführungseinheit 1240 ein. Diese Pipeline-Komponenten können die hierin beschriebenen Operationen in Reaktion auf das Decodieren und die Ausführung der DSP-Befehle durchführen. Während in 12 nur Details eines Einzelkerns (Kern 0) gezeigt sind, versteht es sich, dass alle der anderen Kerne von Prozessor 1255 ähnliche Komponenten einschließen können.
Vor der Beschreibung konkreter Details der Ausführungsformen der Erfindung wird direkt nachfolgend eine Beschreibung der verschiedenen Komponenten des beispielhaften Prozessors 1255 bereitgestellt. Die Vielzahl von Kernen 0-N können jeweils eine Speicherverwaltungseinheit 1290 zum Durchführen von Speicheroperationen (z. B. Lade-/Speicheroperationen), einen Satz von Universalregistern (General Purpose Registers, GPRs) 1205, einen Satz von Vektorregistern 1206 und einen Satz von Maskenregistern 1207 einschließen. In einer Ausführungsform werden mehrere Vektordatenelemente in jedes Vektorregister 1206 gepackt, das eine Breite von 512 Bit zum Speichern von zwei 256-Bit-Werten, vier 128-Bit-Werten, acht 64-Bit-Werten, sechzehn 32-Bit-Werten usw. aufweisen kann. Die zugrunde liegenden Prinzipien der Erfindung sind jedoch nicht auf eine bestimmte Größe/einen bestimmten Typ von Vektordaten beschränkt. In einer Ausführungsform schließen die Maskenregister 1207 acht 64-Bit-Operanden-Maskenregister ein, die zum Durchführen von Bit-Maskieroperationen bei den in dem Vektorregister 1206 gespeicherten Werten verwendet werden (z. B. als hierin beschriebene Maskenregister k0-k7 implementiert). Die zugrunde liegenden Prinzipien der Erfindung sind jedoch nicht auf eine bestimmte Größe/einen bestimmten Typ von Maskenregister beschränkt.
Jeder Kern 0-N kann einen dedizierten Level 1 (L1)-Cache 1212 und Level 2 (L2)-Cache 1211 zum Zwischenspeichern von Befehlen und Daten gemäß einer angegebenen Cache-Verwaltungs-Richtlinie einschließen. Der L1-Cache 1212 schließt einen separaten Befehls-Cache 1220 zum Speichern von Befehlen und einen separaten Daten-Cache 1221 zum Speichern von Daten ein. Die in den verschiedenen Prozessor-Caches gespeicherten Befehle und Daten werden auf der Granularität von Cache-Leitungen verwaltet, die eine feste Größe (z. B. eine Länge von 64, 128, 512 Bytes) aufweisen können. Jeder Kern dieser beispielhaften Ausführungsform weist eine Befehlsabrufeinheit 1210 zum Abrufen von Befehlen aus dem Hauptspeicher 1200 und/oder einem gemeinsamen Level 3 (L3)-Cache 1216 auf. Die Befehlsabrufeinheit 1210 schließt verschiedene hinlänglich bekannte Komponenten ein, einschließlich eines nächsten Befehlszeigers 1203 zum Speichern der Adresse des nächsten Befehls, der aus dem Speicher 1200 (oder einem der Caches) abgerufen werden soll; eines Befehlsübersetzungspuffers (Instruction Translation Lookaside Buffer, ITLB) 1204 zum Speichern einer Karte von kürzlich verwendeten virtuell-zuphysikalisch-Befehlsadressen, um die Geschwindigkeit der Adressübersetzung zu verbessern; einer Sprungvorhersageeinheit 1202 zum spekulativen Vorhersagen von Befehlssprungadressen; und Sprungzielpuffern (Branch Target Buffers, BTBs) 1201 zum Speichern von Sprungadressen und Zieladressen.
Wie erwähnt, schließt eine Decodiereinheit 1230 eine DSP-Befehl-Decodierschaltung/-logik 1231 zum Decodieren der hierin beschriebenen DSP-Befehle in Mikro-Operationen oder „uops“ ein und schließt die Ausführungseinheit 1240 eine DSP-Befehl-Ausführungsschaltung/-logik 1241 zum Ausführen der DSP-Befehle ein. Eine Rückschreib-/Rückzugseinheit 1250 zieht die ausgeführten Befehle zurück und schreibt die Ergebnisse zurück.
Ausführungsformen zum Durchführen von dualen signierten und unsignierten Multiplikationen von gepackten Datenelementen
Eine Ausführungsform der Erfindung schließt einen ersten Befehl zum Durchführen einer vektorgepackten dualen unsignierten Multiplikationsoperation ein. Insbesondere multipliziert das Ausführen des ersten Befehls ein erstes gepacktes unsigniertes Doppelwort (32-Bits), das aus einem gepackten Quadword in einem ersten Quellregister ausgewählt wird, und ein zweites gepacktes signiertes Doppelwort, das aus einem anderen gepackten Quadword in einem zweiten Quellregister ausgewählt wird. In einer Ausführungsform wird das unsignierte 64-Bit-Ergebnis in jedes von zwei Quadwords (64 Bits) des Zielregister, welches ein 128-Bit-Register sein kann, geschrieben. Eine Ausführungsform des ersten Befehls ist als VPMULUDHHQ xmm0, xmm1, xmm2/m128 dargestellt, wobei xmm1 und xmm2 die beiden Quellregister sind und xmm0 das Zielregister ist.
Eine Ausführungsform schließt einen zweiten Befehl zum Durchführen einer vektorgepackten dualen signierten Multiplikationsoperation ein. Das Ausführen des zweiten Befehls multipliziert ein erstes gepacktes signiertes Doppelwort (32-Bits), das aus einem gepackten Quadword in einem ersten Quellregister ausgewählt wird, und ein zweites gepacktes signiertes Doppelwort, das aus einem gepackten Quadword in einem zweiten Quellregister ausgewählt wird. In einer Ausführungsform wird das signierte 64-Bit-Ergebnis in jedes von zwei Quadwords (64 Bits) des Zielregister, welches ein 128-Bit-Register sein kann, geschrieben. Eine Ausführungsform des ersten Befehls ist als VPMULDHHQ xmm0, xmm1, xmm2/m128 dargestellt, wobei xmm1 und xmm2 die beiden Quellregister sind und xmm0 das Zielregister ist.
13 veranschaulicht beispielhafte Datenelement- und Bitverteilungen für ein beispielhaftes Quellregister und/oder Zielregister (SRCx/DESTx). Datenelemente können in das Quellregister und/oder Zielregister in Wörtern (16 Bits), Doppelwörtern (32 Bits) und/oder Quadwords (64 Bits) gepackt werden, wie veranschaulicht ist. In einigen Ausführungsformen, welche komplexe Zahlen verarbeiten, können die realen und imaginären Komponenten in benachbarten Datenelementorten gespeichert werden. Zum Beispiel kann eine echte Komponente als Datenelement A gespeichert werden und kann die entsprechende imaginäre Komponente als Datenelement B gespeichert werden. In anderen hierin beschriebenen Ausführungsformen, wie den 32 × 32 gepackten Doppelwortmultiplikationsbefehlen, stellen jedoch die gepackten Datenelemente B-A, D-C, F-E und H-G keine komplexen Zahlen dar.
14A veranschaulicht eine beispielhafte Architektur zum Ausführen der gepackten Multiplikationsbefehle. Wie erwähnt wird, können diese Befehle zwei gepackte Quelldatenoperanden verwenden, die in den Registern SRC 1401 und SRC 1402 in 14A gespeichert sind. In der veranschaulichten Ausführungsform speichert SRC 1401 die Doppelwortdatenelemente B-A und F-E und speichert das Quellregister SRC 1402 die Doppelwortdatenelemente B-A und F-E.
Es ist darauf hinzuweisen, dass in einigen Ausführungsformen gewisse Komponenten, die in 14A gezeigt sind, wie die Akkumulatoren 1420-1421 und die Sättigungsschaltungen 1440-1441, nicht zum Durchführen der beschriebenen Operationen benötigt werden. In solchen Fällen wird angenommen, dass Daten einfach ohne Modifikation durch diese Schaltungen weitergegeben werden.
In einer Ausführungsform führen die Multiplikatoren 1405 gleichzeitig Multiplikationen von zwei Doppelwörtern durch. Zum Beispiel werden die ersten und zweiten Doppelwörter von dem oberen Teil jedes Quadwords in SRC1 (z. B. SRC1[63:32] und SRC1[127:96]) mit entsprechenden ersten und zweiten Doppelwörtern von dem oberen Teil jedes Quadwords in SRC2 (z. B. SRC2[63:32] und SRC2[127:96]) multipliziert. Die 64-Bit-Ergebnisse der Multiplikationen werden dann in jedem Quadword des 128-Bit-Ziels gespeichert. Zum Beispiel kann das Ergebnis der Multiplikation SRC1[63:32]*SRC2[63:32] in DEST[63:0] gespeichert werden, während das Ergebnis der Multiplikation SRC1[127:96]*SRC2[127:96] in DEST[127:64] gespeichert werden kann. Dies kann wie folgt dargestellt werden: $\begin{matrix} DEST [63 : 0] & \leftarrow \end{matrix} SRC1 [63 : 32] * SRC2 [63 : 32];$
$\begin{matrix} DEST [127 : 64] & \leftarrow \end{matrix} SRC1 [127 : 96] * SRC2 [127 : 96];$
Wie erwähnt wird, kann ein Befehl ausgeführt werden, um eine unsignierte Multiplikation durchzuführen, bei welcher die Quellwerte SRC1[63:32], SRC2[63:32], SRC1[127:96] und SRC2[127:96] und die resultierenden Datenelemente DEST[63:0] und DEST[127:64] unsigniert sind. Ein anderer Befehl kann ausgeführt werden, um eine signierte Multiplikation durchzuführen, bei welcher die Quellwerte und die resultierenden Datenelemente signiert sind. Zum Beispiel kann VPMULUDHHQ die unsignierten Multiplikationen durchführen, während VPMULDHHQ die signierten Multiplikationen durchführen kann.
In einer Ausführungsform können die zuvor beschriebenen Verschiebungsoperationen bei den Quadwordergebnissen implementiert werden, die in dem Zielregister gespeichert sind. Zum Beispiel können die Ergebnisse nach rechts oder nach links verschoben werden und kann ein höchstwertiger Teil des verschobenen Ergebnisses in einem niederwertigsten Teil eines Zielregisters gespeichert werden. Zusätzlich kann eine Sättigung und/oder ein Routing durchgeführt werden, um ein Endergebnis zu erzeugen.
Ein Verfahren gemäß einer Ausführungsform der Erfindung ist in 15 veranschaulicht. Das Verfahren kann innerhalb des Kontexts der Prozessor- und Systemarchitekturen, die zuvor beschrieben wurden, implementiert werden, ist jedoch nicht auf irgendeine bestimmte Systemarchitektur beschränkt.
Bei 1501 wird ein Befehl abgerufen, der Bereiche für einen Opcode und erste und zweite gepackte Datenquelloperanden und einen gepackten Datenzieloperanden aufweist. Bei 1502 wird der erste Befehl decodiert, um einen ersten decodierten Befehl zu erzeugen (z. B. in mehrere Mikrooperationen). Bei 1503 werden zwei unsignierte Doppelwortwerte, die mit jedem des ersten und zweiten Operanden verknüpft sind, abgefragt und jeweils als duale gepackte Doppelwortdatenelemente in jedem des ersten und zweiten Quellregisters gespeichert. Wie erwähnt wird, werden in einer Ausführungsform die Quelloperanden in gepackten 128-Bit-Datenregistern mit gepackten Doppelwort-(32-Bit) -Datenelementen gespeichert.
Bei 1504 wird der erste decodierte Befehl ausgeführt, um ein erstes unsigniertes Doppelwortdatenelement von dem ersten Quellregister mit einem zweiten unsignierten Doppelwortdatenelement von einem zweiten Quellregister zu multiplizieren, um ein erstes unsigniertes Quadwordprodukt zu erzeugen und um gleichzeitig ein drittes unsigniertes Doppelwortdatenelement von dem ersten Quellregister mit einem vierten unsignierten Doppelwortdatenelement von dem zweiten Quellregister zu multiplizieren, um ein zweites unsigniertes Quadwordprodukt zu erzeugen.
Bei 1505 können die hierin beschriebenen Verschiebungsoperationen bei dem ersten und zweiten Quadwordergebnis durchgeführt werden. Zum Beispiel können die Ergebnisse nach rechts oder nach links verschoben werden und kann ein höchstwertiger Teil des verschobenen Ergebnisses in einem niederwertigsten Teil eines Zielregisters gespeichert werden. Zusätzlich kann eine Sättigung und/oder ein Routing durchgeführt werden, um das Endergebnis zu erzeugen.
Ein Verfahren gemäß einer Ausführungsform der Erfindung ist in 16 veranschaulicht. Das Verfahren kann innerhalb des Kontexts der Prozessor- und Systemarchitekturen, die zuvor beschrieben wurden, implementiert werden, ist jedoch nicht auf irgendeine bestimmte Systemarchitektur beschränkt.
Bei 1601 wird ein Befehl abgerufen, der Bereiche für einen Opcode und erste und zweite gepackte Datenquelloperanden und einen gepackten Datenzieloperanden aufweist. Bei 1602 wird der erste Befehl decodiert, um einen ersten decodierten Befehl zu erzeugen (z. B. in mehrere Mikrooperationen). Bei 1603 werden zwei signierte Doppelwortwerte, die mit jedem des ersten und zweiten Operanden verknüpft sind, abgefragt und jeweils als duale gepackte Doppelwortdatenelemente in jedem des ersten und zweiten Quellregisters gespeichert. Wie erwähnt wird, werden in einer Ausführungsform die Quelloperanden in gepackten 128-Bit-Datenregistern mit gepackten Doppelwort-(32-Bit) -Datenelementen gespeichert.
Bei 1604 wird der erste decodierte Befehl ausgeführt, um ein erstes signiertes Doppelwortdatenelement von dem ersten Quellregister mit einem zweiten signierten Doppelwortdatenelement von einem zweiten Quellregister zu multiplizieren, um ein erstes signiertes Quadwordprodukt zu erzeugen und um gleichzeitig ein drittes signiertes Doppelwortdatenelement von dem ersten Quellregister mit einem vierten signierten Doppelwortdatenelement von dem zweiten Quellregister zu multiplizieren, um ein zweites signiertes Quadwordprodukt zu erzeugen.
Bei 1605 können die hierin beschriebenen Verschiebungsoperationen bei dem ersten und zweiten Quadwordergebnis durchgeführt werden. Zum Beispiel können die Ergebnisse nach rechts oder nach links verschoben werden und kann ein höchstwertiger Teil des verschobenen Ergebnisses in einem niederwertigsten Teil eines Zielregisters gespeichert werden. Zusätzlich können eine Sättigung und/oder ein Routing durchgeführt werden, um das Endergebnis zu erzeugen.
Verschieben von Datenelementen und Extrahieren von Daten
Eine Ausführungsform der Erfindung schließt Befehle ein, welche verschiedene Rechtsverschiebungs- und Linksverschiebungsoperationen von Bits in jedem von mehreren unsignierten ausgerichteten Quadwords (wie z. B. die Ergebnisse der zuvor beschriebenen unsignierten Multiplikationen) durchführen. Zum Beispiel wird in einer Ausführungsform ein Quadword in einem ersten gepackten Datenregister oder Speicherort (z. B. xmm2/m128) mit einem 6-Bit-Zähler, der in imm8[5:0] spezifiziert ist, nach rechts verschoben. Die höchstwertigen 16-Bits [63:48] von jedem der verschobenen Quadwords werden in die [15:0] Bits des entsprechenden Quadwords in dem Zielregister (z. B. xmm1) geschrieben. In einer Ausführungsform wird eine logische Rechtsverschiebung der Bits in jedem der ausgerichteten unsignierten Quadwords in einem ersten Quellregister (z. B. xmm2) mit einem 6-Bit-Zähler, der in einem zweiten Quellregister oder Speicherort (z. B. xmm3/m128[5:0], xmm3/m128[69:64]) spezifiziert ist, durchgeführt. Die höchstwertigen 16-Bits [63:48] von jedem der verschobenen Quadwords werden in die Bits [15:0] des entsprechenden Quadwords in dem Zielregister (z. B. xmm1) geschrieben. In einer Ausführungsform werden Nullen in die höchstwertigen Bits während der Rechtsverschiebung für jedes der ausgerichteten unsignierten Quadwords verschoben.
Das obere Wortergebnis kann aus jedem der nach rechts verschobenen Quadwords extrahiert werden, wobei die arithmetischen Flags nicht beeinträchtigt werden. Die verschobenen oberen 16-Bits von jedem der Quadwords können auf Grundlage einer Rundungssteuerung gerundet und zu einem Wort gesättigt werden. Wenn eine Sättigung erfolgt, kann ein Sättigungs-Flag (z. B. in dem MXCSR-Status-Register) gesetzt werden.
Eine Ausführungsform schließt auch einen Befehl zum Durchführen einer logischen Linksverschiebung der Bits in jedem unsignierten Quadword ein. Zum Beispiel eine logische Linksverschiebung der Bits in jedem der ausgerichteten unsignierten Quadwords eines Quellregisters oder Speicherorts (z. B. xmm1/m128) mit einem 6-Bit-Zähler, der in imm8[5:0] spezifiziert ist. Die höchstwertigen 16-Bits [63:48] von jedem der verschobenen Quadwords werden in die [15:0] Bits des entsprechenden Quadwords in dem Zielregister (z. B. xmm1) geschrieben. Eine Ausführungsform führt eine logische Linksverschiebung der Bits in jedem der ausgerichteten unsignierten Quadwords eines ersten Quellregisters (z. B. xmm2) mit einem 6-Bit-Zähler, der in einem zweiten Quellregister oder Speicherort (z. B. xmm3/m128[5:0], xmm3/m128[69:64] spezifiziert ist, durch. Die höchstwertigen 16-Bits [63:48] von jedem der verschobenen Quadwords werden in Bits [15:0] des entsprechenden Quadwords in dem Zielregister (z. B. xmm1) geschrieben.
Eine Ausführungsform verschiebt Nullen in die niederwertigsten Bits (LSBs) während der Linksverschiebung für jedes der ausgerichteten unsignierten Quadwords. Diese Ausführungsform extrahiert das obere Wortergebnis aus jedem der nach links verschobenen Quadwords, ohne die arithmetischen Flags zu beeinträchtigen. Die verschobenen oberen 16-Bits von jedem der Quadwords werden auf Grundlage der Rundungssteuerung gerundet und zu Doppelwörtern gesättigt. Wenn eine Sättigung erfolgt, kann das Sättigungs-Flag in einem Status-/Steuer-Register (z. B. dem MXCSR-Status-Register) gesetzt werden.
Die hierin beschriebenen Verschiebungsoperationen können als Reaktion auf das Ausführen eines einzigen Befehls durchgeführt werden. Diese können VPSRLRSDUQ und VPSRLVRSDUQ einschließen, welche jeweils eine logische Rechtsverschiebung von gepackten Quadwords um einen Betrag basierend auf einem unmittelbaren Element und einem Quelloperanden durchführen. Zusätzlich schließen die Linksverschiebungsbefehle VPSLLRSDUQ und VPSLLVRSDUQ ein, welche jeweils eine logische Linksverschiebung von gepackten Quadwords um einen Betrag basierend auf einem unmittelbaren Element und einem Quelloperanden durchführen.
Eine Ausführungsform einer Architektur zum Rechtsverschieben von gepackten Quadwords um einen Betrag basierend auf einem unmittelbaren Element und Schreiben der höchstwertigen 32 Bits des resultierenden Quadwords in die unteren 32 Bits des Ziels ist in 17 veranschaulicht. Insbesondere sind zwei Quadwords in SRC2 1401 veranschaulicht, die als Quadword 0 (bei Bits 63:0 gespeichert) und Quadword 1 (bei Bits 127:64 gespeichert) gekennzeichnet sind. Als Reaktion auf einen Wert, der in dem unmittelbaren Element 1701 (z. B. imm8[5:0]) enthalten ist, verschiebt eine Verschiebungseinheit 1703 die Werte in jedem Quadword um N Bits nach rechts, wobei die Ergebnisse in einem temporären Register oder Speicherort 1720 gespeichert werden. Vorausgesetzt, dass 6 unmittelbare Bits in dieser Ausführungsform verwendet werden, um einen Verschiebungsbetrag zu kennzeichnen, kann N einen Wertebereich zwischen 0 und 64 aufweisen (d. h., 2⁶ = 64). In dem bestimmten Beispiel, das in 17 gezeigt ist, sind die Bits b64 und b63 um einen Wert von N, welcher zwischen 0 und 64 liegt, verschoben gezeigt. In einer Ausführungsform fügt die Verschiebungseinheit 1703 Nullen in die Bit-Positionen ein, von welchen die Werte verschoben werden. Somit sind in dem veranschaulichten Beispiel die höchstwertigen Bit-Positionen, die von b64, b63 und b62 belegt sind, mit Nullen gefüllt.
In einer Ausführungsform werden auf die Verschiebungsoperation folgend die 32 höchstwertigen Bits von jedem verschobenen Quadword in die 32 niederwertigsten Bits des Quell-/Zielregisters 1460 geschrieben. In dem veranschaulichten Beispiel sind die Bits b64 und b63 in den höchstwertigen Bits enthalten. Es versteht sich jedoch, dass dies nicht immer der Fall sein wird. Wenn zum Beispiel der Wert von N 32 oder größer ist, dann wird das Bit b64 aus den höchstwertigen 32 Bits heraus verschoben, welche mit allen Nullen eingefüllt werden. Wenn dies geschieht, werden alle Nullen in die niederwertigsten Bit-Positionen in dem Quell-/Zielregister 1460 geschrieben.
Wie erwähnt wird, kann in einer Ausführungsform das 32-Bit-Ergebnis aus jedem der nach rechts verschobenen Quadwords extrahiert werden, ohne die arithmetischen Flags in dem Prozessor zu beeinträchtigen. Zusätzlich können die verschobenen oberen 32-Bits von jedem der Quadwords basierend auf einer Rundungssteuerung gerundet und zu einem Wort gesättigt werden, falls nötig. Wenn eine Sättigung erfolgt, kann ein Sättigungs-Flag 1710 gesetzt werden (z. B. in dem MXCSR-Status-Register). Die Rundungs-/Sättigungsschaltung 1704 kann Rundungs- und/oder Sättigungsoperationen bei dem Wert durchführen, der in die niederwertigsten Bit-Positionen von jedem Quadword geschrieben wird.
In einer Ausführungsform ist die Verschiebungseinheit 1703 innerhalb der Addierernetzwerke 1410-1411 in 14A integriert und ist die Rundungs-/Sättigungsschaltung 1704 in der Sättigungsschaltung 1440-1440 integriert. Alternativ können die Verschiebungseinheit 1703 und die Rundungsschaltung als von den in 14A gezeigten architektonischen Komponenten separate Schaltung/Logik implementiert sein.
18 veranschaulicht eine Ausführungsform, in welcher der Verschiebungswert (N), der den Betrag, um welchen die Verschiebungseinheit 1703 die beiden Quadwords nach rechts verschieben soll, spezifiziert, in einem anderen Quellregister, wie SRC3 1402, spezifiziert ist. Der 6-Bit-Wert kann in den niederwertigsten oder höchstwertigen Positionen eines gepackten Datenelements, wie einem gepackten Byte oder gepackten Wort, gespeichert werden, wobei die Bits außerhalb der 6 Bits auf Null gesetzt oder ignoriert werden. In einer Ausführungsform ist die Operation der Verschiebungseinheit 1703 ansonsten im Wesentlichen dieselbe wie zuvor unter Bezugnahme auf 17 beschrieben.
Eine Ausführungsform einer Architektur zum Linksverschieben von gepackten Quadwords basierend auf einem unmittelbaren Wert und Schreiben der 32 höchstwertigen Bits des resultierenden Quadwords in die unteren 32 Bits des Ziels ist in 19 veranschaulicht. Insbesondere sind zwei Quadwords in SRC 1401 veranschaulicht, die als Quadword 0 (bei Bits 63:0 gespeichert) und Quadword 1 (bei Bits 127:64 gespeichert) gekennzeichnet sind. Als Reaktion auf einen Wert, der in dem unmittelbaren Element 1701 (z. B. imm8[5:0]) enthalten ist, verschiebt eine Verschiebungseinheit 1703 die Werte in jedem Quadword um N Bits nach links, wobei die Ergebnisse in einem temporären Register oder Speicherort 1720 gespeichert werden. Vorausgesetzt, dass 6 unmittelbare Bits in dieser Ausführungsform verwendet werden, um einen Verschiebungsbetrag zu kennzeichnen, kann N einen Wertebereich zwischen 0 und 64 aufweisen (d. h., 2⁶ = 64). In dem bestimmten Beispiel, das in 19 gezeigt ist, sind die Bits b0, b1 und b2 um einen Wert von N, welcher zwischen 0 und 64 liegt, verschoben gezeigt. In einer Ausführungsform fügt die Verschiebungseinheit 1703 Nullen in die Bit-Positionen ein, von welchen die Quadword-Bitwerte verschoben werden. Somit werden in dem veranschaulichten Beispiel die niederwertigsten Bit-Positionen, die von b0, b1 und b2 belegt sind, mit Nullen gefüllt.
In einer Ausführungsform werden auf die Verschiebungsoperation folgend die 32 höchstwertigen Bits von jedem verschobenen Quadword in die 32 niederwertigsten Bits des Quell-/Zielregisters 1460 geschrieben. In dem veranschaulichten Beispiel sind die Bits b2, b1 und b0 in den höchstwertigen Bits enthalten. Es versteht sich jedoch, dass dies nicht immer der Fall sein wird. Wenn zum Beispiel der Wert von N kleiner als 32 ist, dann wird das Bit b0 in den unteren 32 Bits des resultierenden Quadwords vorhanden sein (d. h., es wird nicht in den 32 höchstwertigen Bits enthalten sein). Ähnlich wird, wenn N 64 ist, dann das verschobene Quadword mit allen Nullen gefüllt, welche in die niederwertigsten Bit-Positionen in dem Quell-/Zielregister 1460 geschrieben werden.
Wie erwähnt wird, kann in einer Ausführungsform das 32-Bit-Ergebnis aus jedem der nach links verschobenen Quadwords extrahiert werden, ohne die arithmetischen Flags in dem Prozessor zu beeinträchtigen. Zusätzlich können die verschobenen oberen 32-Bits von jedem der Quadwords basierend auf einer Rundungssteuerung gerundet und zu einem Wort gesättigt werden, falls nötig. Wenn eine Sättigung erfolgt, kann ein Sättigungs-Flag 1710 gesetzt werden (z. B. in dem MXCSR-Status-Register). Die Rundungs-/Sättigungsschaltung 1704 kann Rundungs- und/oder Sättigungsoperationen bei dem Wert durchführen, der in die niederwertigsten Bit-Positionen von jedem Quadword geschrieben wird.
20 veranschaulicht eine Ausführungsform, in welcher der Verschiebungswert (N), der den Betrag, um welchen die Verschiebungseinheit 1703 die beiden Quadwords nach rechts verschieben soll, spezifiziert, in einem anderen Quellregister, wie zum Beispiel SRC 1402, spezifiziert. Der 6-Bit-Wert kann in den niederwertigsten oder höchstwertigen Positionen eines gepackten Datenelements, wie einem gepackten Byte oder gepackten Wort, gespeichert werden, wobei die Bits außerhalb der 6 Bits auf Null gesetzt oder ignoriert werden. In einer Ausführungsform ist die Operation der Verschiebungseinheit 1703 ansonsten im Wesentlichen dieselbe wie zuvor unter Bezugnahme auf 17 beschrieben.
Vektorgepacktes Multiplizieren von signierten/unsignierten Bytes mit Akkumulieren
Eine Ausführungsform der Erfindung schließt einen ersten Befehl zum Durchführen einer vektorgepackten unsignierten Bytemultiplikationsoperation gefolgt von einer Akkumulation mit vorhandenen Doppelwortwerten ein. Insbesondere multipliziert das Ausführen des ersten Befehls 16 gepackte unsignierte Bytes von einem ersten Quellregister mit 16 entsprechenden gepackten unsignierten Bytes von einem zweiten Quellregister zum Erzeugen von 16 unsignierten Produkten. Vier Sätze der 16 unsignierten Produkte werden akkumuliert, um vier temporäre Ergebnisse zu erzeugen. Die vier temporären Ergebnisse werden dann mit unsignierten Doppelwortwerten von einem Zielregister akkumuliert und das Ergebnis wird zurück in dem Zielregister gespeichert. In einer Ausführungsform werden die vier temporären Ergebnisse vor dem Durchführen der Akkumulation nullerweitert. Eine Ausführungsform des ersten Befehls ist als VPDPBUUD xmm1, xmm2, xmm3/m128 dargestellt, wobei xmm1, xmm2 und xmm3 Quellregister sind und xmm3 das Zielregister ist.
Eine Ausführungsform der Erfindung schließt einen zweiten Befehl zum Durchführen einer vektorgepackten signierten Bytemultiplikationsoperation gefolgt von einer Akkumulation mit vorhandenen Doppelwortwerten ein. Insbesondere multipliziert das Ausführen des ersten Befehls 16 gepackte signierte Bytes von einem ersten Quellregister mit 16 entsprechenden gepackten signierten Bytes von einem zweiten Quellregister zum Erzeugen von 16 signierten Produkten. Vier Sätze der 16 signierten Produkte werden akkumuliert, um vier temporäre Ergebnisse zu erzeugen. Die vier temporären Ergebnisse werden dann mit signierten Doppelwortwerten von einem Zielregister akkumuliert und das Ergebnis wird zurück in dem Zielregister gespeichert. In einer Ausführungsform werden die vier temporären Ergebnisse vor dem Durchführen der Akkumulation nullerweitert. Eine Ausführungsform des ersten Befehls wird als VPDPBSSD xmm1, xmm2, xmm3/m128 dargestellt, wobei xmm1, xmm2 und xmm3 Quellregister sind und xmm3 auch ein Zielregister ist.
14B veranschaulicht viele derselben Komponenten wie 14A, wobei ein Unterschied darin besteht, dass die Ausgaben des Quell-/Zielregisters 1460 als drittes Quellregister für die hierin beschriebenen Akkumulationsoperationen fungieren, wie durch die Datenlinien 1470-1471 angegeben ist. In einer Ausführungsform führen die Multiplikatoren 1405 gleichzeitig die 16 unsignierten/signierten Byte-Multiplikationen durch Multiplizieren von jedem Byte in SRC 1401 mit einem entsprechenden Byte in SRC 1402 zum Erzeugen der 16 unsignierten/signierten Produkte durch. In einer Ausführungsform fügen die Addierernetzwerke 1410-1411 dann vier Sätze von vier unsignierten/signierten Produkten zum Erzeugen von vier temporären Ergebnissen hinzu, welche in temporären Registern oder Speicherorten gespeichert werden können. Jedes der vier temporären Ergebnisse wird dann nullerweitert und zu einem entsprechenden 32-Bit-Datenelement von dem Quell-/Zielregister 1460 zum Erzeugen von Endergebnissen hinzugefügt. Die Endergebnisse werden dann zurück auf die entsprechenden Datenelementorte in dem Zielregister geschrieben.
In einer Ausführungsform wird das vektorgepackte unsignierte Multiplizieren und Akkumulieren wie folgt dargestellt: $\begin{array}{l} \begin{matrix} TEMP0 [17 : 0] \leftarrow & ((SRC2 [31 : 24] * SRC3 [31 : 24]) + \end{matrix} \\ \begin{array}{l} (SRC2 [23 : 16] * SRC3 [23 : 16]) + \\ (SRC2 [15 : 8] * SRC3 [15 : 8]) + \\ (SRC2 [7 : 0] * SRC3 [7 : 0])); \end{array} \end{array}$
$\begin{array}{l} \begin{matrix} TEMP1 [17 : 0] \leftarrow & ((SRC2 [63 : 56] * SRC3 [63 : 56]) + \end{matrix} \\ \begin{array}{l} (SRC2 [55 : 48] * SRC3 [55 : 48]) + \\ (SRC2 [47 : 40] * SRC3 [47 : 40]) + \\ (SRC2 [39 : 32] * SRC3 [39 : 32])); \end{array} \end{array}$
$\begin{array}{l} \begin{matrix} TEMP2 [17 : 0] \leftarrow & ((SRC2 [95 : 88] * SRC3 [95 : 88]) + \end{matrix} \\ \begin{array}{l} (SRC2 [87 : 80] * SRC3 [87 : 80]) + \\ (SRC2 [79 : 72] * SRC3 [79 : 72]) + \\ (SRC2 [71 : 64] * SRC3 [71 : 64])); \end{array} \end{array}$
$\begin{array}{l} \begin{matrix} TEMP3 [17 : 0] \leftarrow & ((SRC2 [127 : 120] * SRC3 [127 : 120]) + \end{matrix} \\ \begin{array}{l} (SRC2 [119 : 112] * SRC3 [119 : 112]) + \\ (SRC2 [111 : 104] * SRC3 [111 : 104]) + \\ (SRC2 [103 : 96] * SRC3 [103 : 96])); \end{array} \end{array}$
$\begin{matrix} DEST [31 : 0] & \leftarrow AddToDword ({14' b0,TEMP0 [17 : 0]}, DEST [31 : 0]); \end{matrix}$
$\begin{matrix} DEST [63 : 32] & \leftarrow AddToDword ({14' b0,TEMP1 [17 : 0]}, DEST [63 : 32]); \end{matrix}$
$\begin{matrix} DEST [95 : 64] & \leftarrow AddToDword ({14' b0,TEMP2 [17 : 0]}, DEST [95 : 64]); \end{matrix}$
$\begin{matrix} DEST [127 : 96] & \leftarrow AddToDword ({14' b0,TEMP3 [17 : 0]}, DEST [127 : 96]); \end{matrix}$
Bei dem vorherigen Code führen die Multiplikatoren 1405 die vorherigen Multiplikationen zum Erzeugen der vorherigen Produkte durch. Das Addierernetzwerk 1410 addiert die Produkte SRC2[31:24] * SRC3[31:24], SRC2[23:16] * SRC3[23:16], SRC2[15:8] * SRC3[15:8] und SRC2[7:0] * SRC3[7:0], wobei das 17-Bit-Ergebnis in TEMP0 gespeichert wird, und addiert auch die Produkte SRC2[63:56] * SRC3[63:56], SRC2[55:48] * SRC3[55:48], SRC2[47:40] * SRC3[47:40] und SRC2[39:32] * SRC3[39:32], wobei das 17-Bit-Ergebnis in TEMP1 gespeichert wird.
Ähnlich addiert das Addierernetzwerk 1411 die Produkte SRC2[95:88] * SRC3[95:88], SRC2[87:80] * SRC3[87:80], SRC2[79:72] * SRC3[79:72], SRC2[71:64] * SRC3[71:64], wobei das 17-Bit-Ergebnis in TEMP2 gespeichert wird, und addiert auch SRC2[127:120] * SRC3[127:120], SRC2[119:112] * SRC3[119:112], SRC2[111:104] * SRC3[111:104], SRC2[103:96] * SRC3[103:96], wobei das 17-Bit-Ergebnis in TEMP3 gespeichert wird.
Die AddToDword-Operationen nullerweitern dann jedes der 17-Bit-Ergebnisse auf 32 Bits und fügen jeden resultierenden 32-Bit-Wert zu einem der vier Doppelwörter, die in dem Zielregister gespeichert sind, hinzu. Die Endergebnisse werden dann zurück an dem entsprechenden Doppelwortort in dem Zielregister gespeichert.
In einer Ausführungsform wird das vektorgepackte signierte Multiplizieren und Akkumulieren wie folgt dargestellt: $\begin{array}{l} \begin{matrix} TEMP0 [17 : 0] \leftarrow & ((SRC2 [31 : 24] * SRC3 [31 : 24]) + \end{matrix} \\ \begin{array}{l} (SRC2 [23 : 16] * SRC3 [23 : 16]) + \\ (SRC2 [15 : 8] * SRC3 [15 : 8]) + \\ (SRC2 [7 : 0] * SRC3 [7 : 0])); \end{array} \end{array}$
$\begin{array}{l} \begin{matrix} TEMP1 [17 : 0] \leftarrow & ((SRC2 [63 : 56] * SRC3 [63 : 56]) + \end{matrix} \\ \begin{array}{l} (SRC2 [55 : 48] * SRC3 [55 : 48]) + \\ (SRC2 [47 : 40] * SRC3 [47 : 40]) + \\ (SRC2 [39 : 32] * SRC3 [39 : 32])); \end{array} \end{array}$
$\begin{array}{l} \begin{matrix} TEMP2 [17 : 0] \leftarrow & ((SRC2 [95 : 88] * SRC3 [95 : 88]) + \end{matrix} \\ \begin{array}{l} (SRC2 [87 : 80] * SRC3 [87 : 80]) + \\ (SRC2 [79 : 72] * SRC3 [79 : 72]) + \\ (SRC2 [71 : 64] * SRC3 [71 : 64])); \end{array} \end{array}$
$\begin{array}{l} \begin{matrix} TEMP3 [17 : 0] \leftarrow & ((SRC2 [127 : 120] * SRC3 [127 : 120]) + \end{matrix} \\ \begin{array}{l} (SRC2 [119 : 112] * SRC3 [119 : 112]) + \\ (SRC2 [111 : 104] * SRC3 [111 : 104]) + \\ (SRC2 [103 : 96] * SRC3 [103 : 96])); \end{array} \end{array}$
$\begin{matrix} DEST [31 : 0] & \leftarrow AddToDword ({14 {TEMP0 [17]}, TEMP0 [17 : 0]}, DEST [31 : 0]); \end{matrix}$
$\begin{matrix} DEST [63 : 32] & \leftarrow AddToDword ({14 {TEMP1 [17]}, TEMP1 [17 : 0]}, DEST [63 : 32]); \end{matrix}$
$\begin{matrix} DEST [95 : 64] & \leftarrow AddToDword ({14 {TEMP2 [17]}, TEMP2 [17 : 0]}, DEST [95 : 64]); \end{matrix}$
$\begin{matrix} DEST [127 : 96] & \leftarrow AddToDword ({14 {TEMP3 [17]}, TEMP3 [17 : 0]}, DEST [127 : 96]); \end{matrix}$
Bei dem vorherigen Code führen die Multiplikatoren 1405 die vorherigen Multiplikationen zum Erzeugen der vorherigen Produkte durch. Das Addierernetzwerk 1410 addiert die Produkte SRC2[31:24] * SRC3[31:24], SRC2[23:16] * SRC3[23:16], SRC2[15:8] * SRC3[15:8] und SRC2[7:0] * SRC3[7:0], wobei das 17-Bit-Ergebnis in TEMP0 gespeichert wird, und addiert auch die Produkte SRC2[63:56] * SRC3[63:56], SRC2[55:48] * SRC3[55:48], SRC2[47:40] * SRC3[47:40] und SRC2[39:32] * SRC3[39:32], wobei das 17-Bit-Ergebnis in TEMP1 gespeichert wird.
Ähnlich addiert das Addierernetzwerk 1411 die Produkte SRC2[95:88] * SRC3[95:88], SRC2[87:80] * SRC3[87:80], SRC2[79:72] * SRC3[79:72], SRC2[71:64] * SRC3[71:64], wobei das 17-Bit-Ergebnis in TEMP2 gespeichert wird, und addiert auch SRC2[127:120] * SRC3[127:120], SRC2[119:112] * SRC3[119:112], SRC2[111:104] * SRC3[111:104], SRC2[103:96] * SRC3[103:96], wobei das 17-Bit-Ergebnis in TEMP3 gespeichert wird.
Die AddToDword-Operationen vorzeichenerweitern dann jedes der 17-Bit-Ergebnisse auf 32 Bits und fügen jeden resultierenden 32-Bit-Wert zu einem der vier Doppelwörter, die in dem Zielregister gespeichert sind, hinzu. Die Endergebnisse werden dann zurück an dem entsprechenden Doppelwortort in dem Zielregister gespeichert.
In einer Ausführungsform können die hierin beschriebenen Verschiebungs-, Rundungs- und Sättigungsoperationen bei den Doppelwortergebnissen implementiert werden, die in dem Zielregister gespeichert sind. Zum Beispiel können die Ergebnisse nach rechts oder nach links verschoben werden und kann ein höchstwertiger Teil des verschobenen Ergebnisses in einem niedrigwertigsten Teil eines Zielregisters gespeichert werden. Zusätzlich können eine Sättigung und/oder ein Routing durchgeführt werden, um ein Endergebnis zu erzeugen.
Ein Verfahren gemäß einer Ausführungsform der Erfindung ist in 21 veranschaulicht. Das Verfahren kann innerhalb des Kontexts der Prozessor- und Systemarchitekturen, die zuvor beschrieben wurden, implementiert werden, ist jedoch nicht auf irgendeine bestimmte Systemarchitektur beschränkt.
Bei 2101 wird ein Befehl abgerufen, der Bereiche für einen Opcode und erste, zweite und dritte gepackte Datenquelloperanden und einen gepackten Datenzieloperanden aufweist. Bei 2102 wird der erste Befehl decodiert, um einen ersten decodierten Befehl zu erzeugen (z. B. in mehrere Mikrooperationen). Bei 2103 werden jeweils erste und zweite Sätze von 16 unsignierten Bytes für jeden des ersten und zweiten Operanden abgefragt und jeweils als gepackte unsignierte Bytedatenelemente in jedem des ersten und zweiten Quellregisters gespeichert.
Bei 2104 wird der erste decodierte Befehl ausgeführt, um jedes Byte von dem ersten Quellregister mit einem entsprechenden Byte in dem zweiten Quellregister zum Erzeugen von 16 unsignierten Produkten zu multiplizieren. Bei 2105 werden vier der unsignierten Produkte in jeder von vier Gruppen hinzugefügt, um vier temporäre Ergebnisse zu erzeugen.
Bei 2106 wird jedes der vier temporären Ergebnisse nullerweitert und mit einem der unsignierten Doppelwortwerte akkumuliert, die in dem dritten Quellregister gespeichert sind, welches dasselbe physikalische Register wie das Zielregister sein kann. Zum Beispiel kann jedes der vier temporären Ergebnisse, TEMP0, TEMP1, TEMP2 und TEMP3 auf 32 Bits erweitert und jeweils zu den aktuellen Werten in SRC/DEST 1460 an den Doppelwortdatenelementorten A-B, C-D, E-F und G-H hinzugefügt werden (siehe 14A). Bei 2107 wird jedes der unsignierten Endergebnisse an einem gepackten Doppelwortdatenelementort in dem Quell-/Zielregister SRC/DEST 1460 gespeichert.
Wenngleich es nicht in 21 gezeigt ist, können die hierin beschriebenen Verschiebungsoperationen bei den unsignierten Endergebnissen durchgeführt werden. Zum Beispiel können die Ergebnisse nach rechts oder nach links verschoben werden und kann ein höchstwertiger Teil des verschobenen Ergebnisses in einem niedrigwertigsten Teil eines Zielregisters gespeichert werden. Zusätzlich können eine Sättigung und/oder ein Routing durchgeführt werden, um die Endergebnisse zu erzeugen.
Ein Verfahren gemäß einer Ausführungsform der Erfindung ist in 22 veranschaulicht. Das Verfahren kann innerhalb des Kontexts der Prozessor- und Systemarchitekturen, die zuvor beschrieben wurden, implementiert werden, ist jedoch nicht auf irgendeine bestimmte Systemarchitektur beschränkt.
Bei 2201 wird ein Befehl abgerufen, der Bereiche für einen Opcode und erste, zweite und dritte gepackte Datenquelloperanden und einen gepackten Datenzieloperanden aufweist. Bei 2202 wird der erste Befehl decodiert, um einen ersten decodierten Befehl zu erzeugen (z. B. in mehrere Mikrooperationen). Bei 2203 werden jeweils erste und zweite Sätze von 16 signierten Bytes für jeden des ersten und zweiten Operanden abgefragt und jeweils als gepackte signierte Bytedatenelemente in jedem des ersten und zweiten Quellregisters gespeichert.
Bei 2204 wird der erste decodierte Befehl ausgeführt, um jedes Byte von dem ersten Quellregister mit einem entsprechenden Byte in dem zweiten Quellregister zum Erzeugen von 16 signierten Produkten zu multiplizieren. Bei 2205 werden vier der signierten Produkte in jeder von vier Gruppen hinzugefügt, um vier temporäre Ergebnisse zu erzeugen.
Bei 2206 wird jedes der vier temporären Ergebnisse vorzeichenerweitert und mit einem der signierten Doppelwortwerte akkumuliert, die in dem dritten Quellregister gespeichert sind, welches dasselbe physikalische Register wie das Zielregister sein kann. Zum Beispiel kann jedes der vier temporären Ergebnisse, TEMP0, TEMP1, TEMP2 und TEMP3 auf 32 Bits erweitert und jeweils zu den aktuellen Werten in SRC/DEST 1460 an den Doppelwortdatenelementorten A-B, C-D, E-F und G-H hinzugefügt werden (siehe 14B). Bei 2207 wird jedes der signierten Endergebnisse an einem gepackten Doppelwortdatenelementort in dem Zielregister SRC/DEST 1460 gespeichert.
Wenngleich es nicht in 22 gezeigt ist, können die hierin beschriebenen Verschiebungsoperationen bei den signierten Endergebnissen durchgeführt werden. Zum Beispiel können die Ergebnisse nach rechts oder nach links verschoben werden und kann ein höchstwertiger Teil des verschobenen Ergebnisses in einem niedrigwertigsten Teil eines Zielregisters gespeichert werden. Zusätzlich können eine Sättigung und/oder ein Routing durchgeführt werden, um die Endergebnisse zu erzeugen.
Einrichtung und Verfahren zum Multiplizieren, Addieren/ Subtrahieren und Akkumulieren von gepackten Datenelementen
Eine Ausführungsform der Erfindung schließt einen Befehl ein, der ein duales gepacktes signiertes 32x32-Multiplizieren von hohen Doppelwörtern (32 Bits) in jedem der Quadwords (64 Bits) sowohl in dem ersten als auch dem zweiten Quellregister (z. B. xmm1 und xmm2/m128) durchführt. D. h., das hohe Doppelwort in Quadword 1 in der ersten Quelle wird mit dem hohen Doppelwort in Quadword 1 in der zweiten Quelle multipliziert. Gleichzeitig wird das hohe Doppelwort in Quadword 2 in der ersten Quelle mit dem hohen Doppelwort in Quadword 2 in der zweiten Quelle multipliziert. Die Multiplikationen führen zu einem oberen 64-Bit-Produkt und einem unteren 64-Bit-Produkt. Das untere 64-Bit-Produkt wird von dem unteren Quadword in einem Akkumulatorregister (z. B. xmm0) subtrahiert und das obere 64-Bit-Produkt wird dem oberen Quadword des Akkumulatorregisters hinzugefügt. Eine Ausführungsform des ersten Befehls ist als VPMSUBADDDLLQ xmm0, xmm1, xmm2/m128 dargestellt, wobei xmm1, xmm2 und xmm3 Quellregister sind und xmm3 das Quell-/Zielregister ist (manchmal als „Akkumulator-“ -register bezeichnet).
14B veranschaulicht eine beispielhafte Architektur zum Ausführen der Befehle zum gepackten Multiplizieren, Addieren/Subtrahieren und Akkumulieren, die hierin beschrieben sind. Wie erwähnt wird, können diese Befehle zwei gepackte Quelldatenoperanden verwenden, die in den Registern SRC 1401 und SRC 1402 gespeichert sind. Insbesondere multiplizieren in einer Ausführungsform die Multiplikatoren 1405 das signierte Datenelement D-C in SRC 1401 mit dem signierten Datenelement D-C in SRC 1402 (die hohen Doppelwörter in jedem Quadword D-A) zum Erzeugen eines ersten signierten temporären Produkts und multiplizieren gleichzeitig das signierte Datenelement H-G in SRC 1401 mit dem signierten Datenelement H-G in SRC 1402 (die hohen Doppelwörter in jedem Quadword H-E) zum Erzeugen eines zweiten signierten temporären Produkts.
Die Addierernetzwerke 1410 und 1411 führen dann die Additions- und Subtraktionsoperationen durch. Insbesondere wird das erste signierte temporäre Produkt von dem Quadworddatenelement D-A in SRC/DEST 1460 (das untere Quadword des Akkumulatorregisters, xmm0 in einer Ausführungsform) subtrahiert und wird das zweite signierte temporäre Produkt zu dem Quadworddatenelement H-E in SRC/DEST 1460 hinzugefügt. Das Ergebnis der Subtraktionsoperation wird zurück in dem unteren Quadword in SRC/DEST 1460 (Quadword D-A) gespeichert und das Ergebnis der Additionsoperation wird zurück in dem oberen Quadword in SRC/DEST 1460 (Quadword H-E) gespeichert.
Zum Beispiel können die vorherigen Operationen durch folgende Codesequenz dargestellt werden: $\begin{matrix} TEMP0 [63 : 0] & \leftarrow \end{matrix} (SRC2 [63 : 32] * SRC3 [63 : 32]); (* Signierte Multiplikation*)$
$\begin{matrix} TEMP1 [63 : 0] & \leftarrow \end{matrix} (SRC2 [127 : 96] * SRC3 [127 : 96]);$
$TEMP2 [63 : 0] \leftarrow (\sim TEMP0 [63 : 0] + 1' b1); (* Zweierkomplementnegation *)$
$\begin{matrix} TEMP3 [63 : 0] & \leftarrow \end{matrix} TEMP1 [63 : 0];$
$\begin{matrix} DEST [63 : 0] & \leftarrow AddToSignedQuadword (TEMP2 [63 : 0], DEST [63 : 0]); \end{matrix}$
$\begin{matrix} DEST [127 : 64] & \leftarrow AddToSignedQuadword (TEMP3 [63 : 0], DEST [127 : 64]); \end{matrix}$

Gemäß dieser Codesequenz wird das 64-Bit-Ergebnis der signierten Multiplikation der Doppelwörter D-C (in den Bit-Bereichen [63:32] in SRC2 und SRC3 gespeichert) in TEMP0 gespeichert und wird das 64-Bit-Ergebnis der signierten Multiplikation der Doppelwörter H-G (in den Bit-Bereichen [63:32] in SRC2 und SRC3 gespeichert) in TEMP1 gespeichert.
Eine Zweierkomplementnegation wird bei dem Wert in TEMP0 durch Invertieren der Bits und Hinzufügen von 1 (wobei ∼TEMP0 [63:0] eine Bit-Inversion des Inhalts von TEMP0 angibt) durchgeführt. Dies erfolgt derart, dass der TEMP0-Wert von dem akkumulierten Quadword durch die Addierernetzwerke 1410-1411 subtrahiert wird. Das Ergebnis wird in TEMP2 gespeichert. In diesem Beispiel wird das Ergebnis in TEMP1 in TEMP3 gespeichert. Das 64-Bit-Ergebnis in TEMP2 wird dann zu dem akkumulierten unteren signierten Quadword in dem Quell-/Zielregister hinzugefügt (d. h., DEST [63:0]) und das 64-Bit-Ergebnis in TEMP3 wird zu dem akkumulierten oberen signierten Quadword in dem Quell-/Zielregister hinzugefügt (d. h., DEST [127:64]).
In einer Ausführungsform können mehrere Iterationen des vorherigen Befehls ausgeführt werden, um die Ergebnisse in dem ersten und zweiten Quellregister kontinuierlich mit akkumulierten Ergebnissen zu kombinieren, um neue Ergebnisse zu erzeugen, welche dann zurück in dem Akkumulationsregister für die nächste Iteration gespeichert werden.
In einer Ausführungsform können die zuvor beschriebenen Verschiebungsoperationen bei den Quadwordergebnissen implementiert werden, die in dem Quell-/Zielregister 1460 gespeichert sind. Zum Beispiel können die Ergebnisse nach rechts oder nach links verschoben werden und kann ein höchstwertiger Teil des verschobenen Ergebnisses in einem niedrigwertigsten Teil des Quell-/Zielregisters oder einem anderen Zielregister (nicht gezeigt) gespeichert werden. Zusätzlich können eine Sättigung und/oder ein Routing durchgeführt werden, um ein Endergebnis zu erzeugen.
Bei 2301 wird ein Befehl abgerufen, der Bereiche für einen Opcode und erste, zweite und dritte gepackte Datenquelloperanden und einen gepackten Datenzieloperanden aufweist. Bei 2302 wird der erste Befehl decodiert, um einen ersten decodierten Befehl zu erzeugen (z. B. in mehrere Mikrooperationen). Bei 2303 werden erste und zweite signierte gepackte Doppelwortdatenelemente, die mit dem ersten Operanden verknüpft sind, abgefragt und in einem ersten Quellregister gespeichert und werden dritte und vierte signierte gepackte Doppelwortdatenelemente abgefragt und in einem zweiten Quellregister gespeichert. Der erste decodierte Befehl wird zur Ausführung geplant.
Bei 2304 wird der erste decodierte Befehl ausgeführt, um die ersten und dritten signierten gepackten Doppelwortdatenelemente und die zweiten und vierten signierten gepackten Doppelwortdatenelemente jeweils zum Erzeugen von ersten und zweiten signierten Quadwordprodukten zu multiplizieren.
Bei 2305 wird das erste signierte Quadwordprodukt von einem ersten signierten Quadword in dem dritten Quellregister zum Erzeugen eines ersten Quadwordergebnisses subtrahiert und wird das zweite Quadwordprodukt zu einem zweiten signierten Quadword in dem dritten Quellregister zum Erzeugen eines zweiten Quadwordergebnisses hinzugefügt. Wie erwähnt wird, wird in einer Ausführungsform die Subtraktion unter Verwendung einer Zweierkomplementnegation (d. h. Invertieren der Bits und Hinzufügen von Eins) und Addieren des Ergebnisses durchgeführt. Bei 2306 wird das erste und zweite Quadwordergebnis als gepackte Quadworddatenelemente in dem Zielregister/dritten Quellregister (ansonsten als Akkumulatorregister bezeichnet) gespeichert. Wie erwähnt wird, ist in einer Ausführungsform das dritte Quellregister dasselbe physikalische Register wie das Zielregister.
In der vorstehenden Beschreibung wurden die Ausführungsformen der Erfindung Bezug nehmend auf spezifische beispielhafte Ausführungsformen davon beschrieben. Es ist jedoch offensichtlich, dass verschiedene Modifikationen und Änderungen daran vorgenommen werden können, ohne vom umfassenderen Wesen und Umfang der Erfindung wie in den beigefügten Ansprüchen dargelegt abzuweichen. Die Beschreibung und die Zeichnungen sind entsprechend als veranschaulichend und nicht als einschränkend zu betrachten.
Ausführungsformen der Erfindung können verschieden Schritte einschließen, die weiter oben beschrieben wurden. Die Schritte können in maschinenausführbaren Befehlen ausgeführt sein, die verwendet werden können, um einen Universal- oder Spezialprozessor zum Durchführen der Schritte zu veranlassen. Alternativ dazu können diese Schritte durch spezifische Hardwarekomponenten, die festverdrahtete Logik zum Durchführen der Schritte enthalten, oder durch eine beliebige Kombination programmierter Computerkomponenten und angepasster Hardwarekomponenten durchgeführt werden.
Wie hierin beschrieben, können sich Befehle auf spezifische Konfigurationen von Hardware, wie anwendungsspezifische integrierte Schaltungen (Application Specific Integrated Circuits, ASICs), die dazu konfiguriert sind, bestimmte Operationen durchzuführen, oder eine vorher festgelegte Funktionalität aufweisen, oder Softwarebefehle, die in einem Speicher gespeichert sind, der in einem nicht-flüchtigen computerlesbaren Medium ausgeführt ist, beziehen. Somit können die in den Figuren gezeigten Techniken unter Verwendung von Code und Daten implementiert werden, die auf einer oder mehreren elektronischen Vorrichtungen (z. B. einer Endstation, einem Netzwerkelement usw.) gespeichert und ausgeführt werden. Diese elektronischen Vorrichtungen speichern und kommunizieren (intern und/oder mit anderen elektronischen Vorrichtungen über ein Netzwerk) Code und Daten unter Verwendung von computermaschinenlesbaren Medien, wie nicht-flüchtigen computermaschinenlesbaren Speichermedien (z. B. Magnetplatten; optische Platten; Speicher mit wahlfreiem Zugriff; schreibgeschützter Speicher; Flash-Speicher-Vorrichtungen; Phasenwechselspeicher) und transitorische computermaschinenlesbare Kommunikationsmedien (z. B. elektrische, optische, akustische oder eine andere Form propagierter Signale - wie Trägerwellen, Infrarotsignale, digitale Signale usw.). Außerdem schließen diese elektronischen Vorrichtungen üblicherweise einen Satz von einem oder mehreren Prozessoren, die an eine oder mehrere andere Komponenten, wie eine oder mehrere Speichervorrichtungen (nicht-flüchtige maschinenlesbare Speichermedien), Benutzereingabe/-ausgabevorrichtungen (z. B. eine Tastatur, ein Touchscreen und/oder eine Anzeige), gekoppelt sind, und Netzwerkverbindungen ein. Das Koppeln des Satzes von Prozessoren und anderen Komponenten erfolgt üblicherweise durch eine/n oder mehrere Busse und Brücken (auch als Bus-Controller bezeichnet). Die Speichervorrichtung und die Signale, die den Netzwerkverkehr tragen, stellen ein oder mehrere maschinenlesbare Speichermedien bzw. maschinenlesbare Kommunikationsmedien dar. Somit speichert die Speichervorrichtung einer gegebenen elektronischen Vorrichtung üblicherweise Code und/oder Daten zur Ausführung auf dem Satz von einem oder mehreren Prozessoren dieser elektronischen Vorrichtung. Selbstverständlich können ein oder mehrere Teile einer Ausführungsform der Erfindung unter Verwendung verschiedener Kombinationen von Software, Firmware und/oder Hardware implementiert werden. Über diese gesamte detaillierte Beschreibung hinweg wurden zur Erläuterung zahlreiche konkrete Details dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung zu schaffen. Es ist jedoch für den Fachmann ersichtlich, dass die Erfindung ohne einige dieser spezifischen Details ausgeführt werden kann. In bestimmten Fällen wurden hinlänglich bekannte Strukturen und Funktionen nicht in aufwändigem Detail beschrieben, um eine Verunklarung des Gegenstands der vorliegenden Erfindung zu vermeiden. Entsprechend sind der Umfang und das Wesen der Erfindung mittels der nachfolgenden Ansprüche zu beurteilen.

Claims

Prozessor, umfassend: einen Decoder zum Decodieren eines Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern von ersten und zweiten gepackten Datenelementen; ein zweites Quellregister zum Speichern von dritten und vierten gepackten Datenelementen; einen Ausführungsschaltkreis zum Ausführen des decodierten Befehls, wobei der Ausführungsschaltkreis umfasst: eine Multiplikatorschaltung zum Multiplizieren der ersten und dritten gepackten Datenelemente zum Erzeugen eines ersten temporären Produkts und zum gleichzeitigen Multiplizieren der zweiten und vierten gepackten Datenelemente zum Erzeugen eines zweiten temporären Produkts, wobei die ersten bis vierten gepackten Datenelemente alle eine erste Breite aufweisen; eine Schaltung zum Negieren des ersten temporären Produkts zum Erzeugen eines negierten ersten Produkts; eine Addiererschaltung zum Hinzufügen des ersten negierten Produkts zu einem ersten akkumulierten gepackten Datenelement von einem dritten Quellregister zum Erzeugen eines ersten Ergebnisses, wobei das erste Ergebnis eine zweite Breite aufweist, welche mindestens doppelt so groß wie die erste Breite ist; wobei die Addiererschaltung gleichzeitig das zweite temporäre Produkt zu einem zweiten akkumulierten gepackten Datenelement hinzufügt, um ein zweites Ergebnis mit der zweiten Breite zu erzeugen; wobei das erste und zweite Ergebnis in einer bestimmten ersten und zweiten Datenelementposition innerhalb eines Zielregisters gespeichert werden.
Prozessor nach Anspruch 1, wobei die Schaltung zum Negieren des ersten temporären Produkts eine Bit-Inversionsschaltung zum Invertieren aller Bits des ersten temporären Produkts zum Erzeugen eines invertierten temporären Ergebnisses und eine Bit-Addierungsschaltung zum Hinzufügen eines Bits zu dem invertierten temporären Ergebnis zum Erzeugen des ersten negierten Produkts umfasst.
Prozessor nach Anspruch 1 oder 2, wobei die ersten bis vierten gepackten Datenelemente Doppelwörter aufweisen, die eine Breite von 32 Bits aufweisen, und die ersten und zweiten akkumulierten gepackten Datenelemente und das erste und zweite Ergebnis Quadwords aufweisen, die eine Breite von 64 Bits aufweisen.
Prozessor nach Anspruch 1 oder 3, wobei das erste Quellregister ein 128-Bit-Register zum Speichern von ersten und zweiten Quadwords umfasst, wobei die ersten und zweiten Doppelwörter jeweils aus den oberen 32-Bits von jedem der ersten und zweiten Quadwords ausgewählt werden; und wobei das zweite Quellregister ein 128-Bit-Register zum Speichern von dritten und vierten Quadwords umfasst, wobei die dritten und vierten Doppelwörter jeweils aus den oberen 32-Bits von jedem der dritten und vierten Quadwords ausgewählt werden.
Prozessor nach Anspruch 1 oder 4, wobei die ersten bis vierten gepackten Datenelemente, das erste und zweite akkumulierte Ergebnis und das erste und zweite Ergebnis signierte Werte sind.
Prozessor nach Anspruch 1 oder 5, wobei das Zielregister dasselbe physikalische Register wie das dritte Quellregister ist.
Prozessor nach Anspruch 1 oder 6, weiterhin umfassend: eine Verschiebungsschaltung zum Verschieben des ersten und zweiten Ergebnisses um einen bestimmten Betrag zum Erzeugen eines ersten und zweiten verschobenen Ergebnisses, wobei N höchstwertige Bits des ersten und zweiten Ergebnisses ausgewählt und auf N niederwertigste Bit-Positionen innerhalb des Zielregisters oder eines anderen Registers geschrieben werden.
Prozessor nach Anspruch 7, wobei die Verschiebungsschaltung das erste und zweite Ergebnis als Reaktion auf einen zweiten Befehl verschiebt.
Prozessor nach Anspruch 7, wobei die Verschiebungsschaltung das erste und zweite Ergebnis nach links verschiebt und Nullen an Bit-Orten einfügt, die durch das Verschieben des ersten und zweiten Ergebnisses verfügbar gemacht wurden.
Prozessor nach Anspruch 1 oder 9, weiterhin umfassend: eine Rundungs- und/oder Sättigungsschaltung zum Runden und/oder Sättigen des ersten und zweiten Ergebnisses.
Verfahren, umfassend: Decodieren eines Befehls zum Erzeugen eines decodierten Befehls; Speichern von ersten und zweiten gepackten Datenelementen in einem ersten Quellregister; Speichern von dritten und vierten gepackten Datenelementen in einem zweiten Quellregister; Multiplizieren der ersten und dritten gepackten Datenelemente zum Erzeugen eines ersten temporären Produkts und zum gleichzeitigen Multiplizieren der zweiten und vierten gepackten Datenelemente zum Erzeugen eines zweiten temporären Produkts, wobei die ersten bis vierten gepackten Datenelemente alle eine erste Breite aufweisen; Negieren des ersten temporären Produkts zum Erzeugen eines negierten ersten Produkts; Hinzufügen des ersten negierten Produkts zu einem ersten akkumulierten gepackten Datenelement von einem dritten Quellregister zum Erzeugen eines ersten Ergebnisses, wobei das erste Ergebnis eine zweite Breite aufweist, welche mindestens doppelt so groß wie die erste Breite ist; gleichzeitiges Hinzufügen des zweiten temporären Produkts zu einem zweiten akkumulierten gepackten Datenelement, um ein zweites Ergebnis mit der zweiten Breite zu erzeugen; Speichern des ersten und zweiten Ergebnisses in einer bestimmten ersten und zweiten Datenelementposition innerhalb eines Zielregisters.
Verfahren nach Anspruch 11, wobei die Schaltung zum Negieren des ersten temporären Produkts eine Bit-Inversionsschaltung zum Invertieren aller Bits des ersten temporären Produkts zum Erzeugen eines invertierten temporären Ergebnisses und eine Bit-Addierungsschaltung zum Hinzufügen eines Bits zu dem invertierten temporären Ergebnis zum Erzeugen des ersten negierten Produkts umfasst.
Verfahren nach Anspruch 11 oder 12, wobei die ersten bis vierten gepackten Datenelemente Doppelwörter aufweisen, die eine Breite von 32 Bits aufweisen, und die ersten und zweiten akkumulierten gepackten Datenelemente und das erste und zweite Ergebnis Quadwords aufweisen, die eine Breite von 64 Bits aufweisen.
Verfahren nach Anspruch 12 oder 13, wobei das erste Quellregister ein 128-Bit-Register zum Speichern von ersten und zweiten Quadwords umfasst, wobei die ersten und zweiten Doppelwörter jeweils aus den oberen 32-Bits von jedem der ersten und zweiten Quadwords ausgewählt werden; und wobei das zweite Quellregister ein 128-Bit-Register zum Speichern von dritten und vierten Quadwords umfasst, wobei die dritten und vierten Doppelwörter jeweils aus den oberen 32-Bits von jedem der dritten und vierten Quadwords ausgewählt werden.
Verfahren nach Anspruch 11 oder 14, wobei die ersten bis vierten gepackten Datenelemente, das erste und zweite akkumulierte Ergebnis und das erste und zweite Ergebnis signierte Werte sind.
Verfahren nach Anspruch 11 oder 15, wobei das Zielregister dasselbe physikalische Register wie das dritte Quellregister ist.
Verfahren nach Anspruch 11 oder 16, ferner umfassend: Verschieben des ersten und zweiten Ergebnisses um einen bestimmten Betrag zum Erzeugen eines ersten und zweiten verschobenen Ergebnisses, wobei N höchstwertige Bits des ersten und zweiten Ergebnisses ausgewählt und auf N niederwertigste Bit-Positionen innerhalb des Zielregisters oder eines anderen Registers geschrieben werden.
Verfahren nach Anspruch 17, wobei das Verschieben ferner das Verschieben des ersten und zweiten Ergebnisses als Reaktion auf einen zweiten Befehl umfasst.
Verfahren nach Anspruch 17, wobei das Verschieben ferner das Verschieben des ersten und zweiten Ergebnisses nach links und das Einfügen von Nullen an Bit-Orten, die durch das Verschieben des ersten und zweiten Ergebnisses verfügbar gemacht wurden, umfasst.
Verfahren nach Anspruch 11 oder 19, ferner umfassend: Runden und/oder Sättigen des ersten und zweiten Ergebnisses.
Maschinenlesbares Medium mit darauf gespeichertem Programmcode, der bei Ausführung durch eine Maschine die Maschine dazu veranlasst, die folgenden Operationen durchzuführen: Decodieren eines Befehls zum Erzeugen eines decodierten Befehls; Speichern von ersten und zweiten gepackten Datenelementen in einem ersten Quellregister; Speichern von dritten und vierten gepackten Datenelementen in einem zweiten Quellregister; Multiplizieren der ersten und dritten gepackten Datenelemente zum Erzeugen eines ersten temporären Produkts und zum gleichzeitigen Multiplizieren der zweiten und vierten gepackten Datenelemente zum Erzeugen eines zweiten temporären Produkts, wobei die ersten bis vierten gepackten Datenelemente alle eine erste Breite aufweisen; Negieren des ersten temporären Produkts zum Erzeugen eines negierten ersten Produkts; Hinzufügen des ersten negierten Produkts zu einem ersten akkumulierten gepackten Datenelement von einem dritten Quellregister zum Erzeugen eines ersten Ergebnisses, wobei das erste Ergebnis eine zweite Breite aufweist, welche mindestens doppelt so groß wie die erste Breite ist; gleichzeitiges Hinzufügen des zweiten temporären Produkts zu einem zweiten akkumulierten gepackten Datenelement, um ein zweites Ergebnis mit der zweiten Breite zu erzeugen; Speichern des ersten und zweiten Ergebnisses in einer bestimmten ersten und zweiten Datenelementposition innerhalb eines Zielregisters.
Maschinenlesbares Medium nach Anspruch 21, wobei die Schaltung zum Negieren des ersten temporären Produkts eine Bit-Inversionsschaltung zum Invertieren aller Bits des ersten temporären Produkts zum Erzeugen eines invertierten temporären Ergebnisses und eine Bit-Addierungsschaltung zum Hinzufügen eines Bits zu dem invertierten temporären Ergebnis zum Erzeugen des ersten negierten Produkts umfasst.
Maschinenlesbares Medium nach Anspruch 21 oder 22, wobei die ersten bis vierten gepackten Datenelemente Doppelwörter aufweisen, die eine Breite von 32 Bits aufweisen, und die ersten und zweiten akkumulierten gepackten Datenelemente und das erste und zweite Ergebnis Quadwords aufweisen, die eine Breite von 64 Bits aufweisen.
Maschinenlesbares Medium nach Anspruch 21 oder 23, wobei das erste Quellregister ein 128-Bit-Register zum Speichern von ersten und zweiten Quadwords umfasst, wobei die ersten und zweiten Doppelwörter jeweils aus den oberen 32-Bits von jedem der ersten und zweiten Quadwords ausgewählt werden; und wobei das zweite Quellregister ein 128-Bit-Register zum Speichern von dritten und vierten Quadwords umfasst, wobei die dritten und vierten Doppelwörter jeweils aus den oberen 32-Bits von jedem der dritten und vierten Quadwords ausgewählt werden.
Maschinenlesbares Medium nach Anspruch 21 oder 24, wobei die ersten bis vierten gepackten Datenelemente, das erste und zweite akkumulierte Ergebnis und das erste und zweite Ergebnis signierte Werte sind.