DE102017130427A1 - Cell of a circuit without transmission gate and structure of an integrated circuit comprising the same - Google Patents

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Ta-Pen Guo
Chi-Lin Liu
Shang-Chih Hsieh
Jerry Chang-Jui Kao
Li-Chun Tien
Lee-Chung Lu
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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/1774—Structural details of routing resources for global signals, e.g. clock, reset

Abstract

Eine Halbleiterstandardzelle einer Flipflop-Schaltung umfasst Halbleiterfinnen, die sich im Wesentlichen parallel zueinander entlang einer ersten Richtung erstrecken, elektrisch leitende Verdrahtungen, die auf einer ersten Ebene angeordnet sind und sich im Wesentlichen parallel zueinander entlang der ersten Richtung erstrecken, und Gateelektrodenschichten, die sich im Wesentlichen parallel zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, erstrecken und auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet, gebildet sind. Die Flipflop-Schaltung umfasst Transistoren, die aus den Halbleiterfinnen und den Gateelektrodenschichten gebildet sind, empfängt ein Dateneingangssignal, speichert das Dateneingangssignal und gibt, als Reaktion auf ein Taktsignal, ein Datenausgangssignal aus, das die gespeicherten Daten anzeigt, wobei das Taktsignal das einzige Taktsignal ist, das durch die Halbleiterstandardzelle empfangen wird, und wobei das Dateneingangssignal, das Taktsignal und das Datenausgangssignal zwischen den mehreren Transistoren zumindest über die mehreren elektrisch leitenden Verdrahtungen übertragen werden.A semiconductor standard cell of a flip-flop circuit includes semiconductor fins extending substantially parallel to one another along a first direction, electrically conductive wirings arranged on a first plane and extending substantially parallel to each other along the first direction, and gate electrode layers extending in the first direction Substantially parallel to a second direction that is substantially perpendicular to the first direction, and formed on a second plane different from the first plane. The flip-flop circuit includes transistors formed of the semiconductor fins and the gate electrode layers, receives a data input signal, stores the data input signal, and outputs, in response to a clock signal, a data output indicative of the stored data, the clock signal being the sole clock signal received by the semiconductor standard cell, and wherein the data input signal, the clock signal, and the data output signal are transmitted between the plurality of transistors at least over the plurality of electrically conductive wirings.

Description

PRIORITÄTSANSPRUCH UND QUERVERWEISPRIORITY CLAIM AND CROSS-REFERENCE

Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/439,742 , eingereicht am 28. Dezember 2016, mit dem Titel „TRANSMISSION GATE FREE FLOPS DESIGN FOR REDUCING CELL HEIGHT“, deren gesamte Offenbarung hierin durch Bezugnahme aufgenommen ist.This application claims the priority of the provisional U.S. Application No. 62 / 439,742 , filed on Dec. 28, 2016, entitled "TRANSMISSION GATE FREE FLOPS DESIGN FOR REDUCING CELL HEIGHT," the entire disclosure of which is incorporated herein by reference.

HINTERGRUNDBACKGROUND

Integrierte Schaltungen können gegenwärtig viele Standardzellen mit unterschiedlichen Funktionen umfassen. Bei Standardzellen kann es sich zum Beispiel um Logik-Gates, wie etwa ein AND-Gate, ein OR-Gate, ein XOR-Gate, ein NOT-Gate, ein NAND-Gate, ein NOR-Gate und ein XNOR-Gate, und um kombinatorische Logikschaltungen, wie etwa einen Multiplexer, ein Flipflop, einen Addierer und einen Zähler, handeln. Standardzellen können implementiert werden, um komplexe Funktionen der integrierten Schaltung umzusetzen. Bei der Auslegung einer integrierten Schaltung, die spezielle Funktionen aufweist, werden Standardzellen ausgewählt. Als Nächstes erstellen Designer, oder EDA(Electronic Design Automation)- oder ECAD(Electronic Computer-Aided Design)-Programme, Entwürfe des Aufbaus der integrierten Schaltung, die die ausgewählten Standardzellen und/oder Nichtstandardzellen umfasst. Die Entwürfe des Aufbaus werden zu Fotomasken konvertiert. Anschließend können integrierte Halbleiterschaltungen hergestellt werden, wenn Strukturen aus verschiedenen Schichten, die durch fotografische Prozesse mit den Fotomasken definiert werden, auf ein Substrat übertragen werden.Integrated circuits can currently include many standard cells with different functions. Standard cells may be, for example, logic gates, such as an AND gate, an OR gate, an XOR gate, a NOT gate, a NAND gate, a NOR gate, and an XNOR gate, and Combinatorial logic circuits, such as a multiplexer, a flip-flop, an adder and a counter act. Standard cells can be implemented to implement complex functions of the integrated circuit. When designing an integrated circuit that has special functions, standard cells are selected. Next, designers, or Electronic Design Automation (EDA) or electronic computer-aided design (ECAD) programs, create integrated circuit design concepts that include the selected standard cells and / or nonstandard cells. The designs of the construction are converted to photomasks. Subsequently, semiconductor integrated circuits can be fabricated when structures of different layers defined by photographic processes with the photomasks are transferred to a substrate.

Zur Vereinfachung des Entwurfs der integrierten Schaltung wird eine Bibliothek angelegt, die häufig verwendete Standardzellen mit ihrem entsprechenden Aufbau umfasst. Beim Entwerfen einer integrierten Schaltung kann ein Designer daher gewünschte Standardzellen aus der Bibliothek auswählen und platziert die gewünschten Standardzellen in einer automatischen Platzierung und einem Routing-Block, sodass ein Aufbau der integrierten Schaltung erzeugt werden kann.To simplify the design of the integrated circuit, a library is created that includes commonly used standard cells with their corresponding structure. Therefore, in designing an integrated circuit, a designer can select desired standard cells from the library and place the desired standard cells in an automatic placement and a routing block so that an integrated circuit design can be created.

Figurenlistelist of figures

Aspekte der vorliegenden Offenbarung werden durch die folgende detaillierte Beschreibung, wenn in Verbindung mit den beigefügten Zeichnungen gelesen, am besten verstanden. Es wird darauf hingewiesen, dass verschiedene Merkmale gemäß der Standardpraxis in der Industrie nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zum Zwecke der Klarheit der Diskussion beliebig erhöht oder verringert sein.

  • 1 zeigt ein Schaltbild einer Flipflop-Schaltung, deren Standardzellenanordnung in 2 und 3 gezeigt ist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2 und 3 zeigen einen Standardzellenaufbau der in 1 gezeigten Flipflop-Schaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 4 zeigt einen Abschnitt des in 2 oder 3 gezeigten Standardzellenaufbaus.
  • 5 zeigt einen Abschnitt des in 2 oder 3 gezeigten Standardzellenaufbaus.
  • 6 zeigt einen Abschnitt A des in 5 gezeigten Aufbaus.
  • 7 zeigt einen Abschnitt einer integrierten Schaltung, die ein modifiziertes Beispiel umfasst, das auf einer in 6 gezeigten Konfiguration basiert.
  • 8 ist eine Perspektivansicht eines beispielhaften Finnen-Feldeffekttransistors (FinFET), der zur Implementierung verschiedener Transistoren eines Standardzellenaufbaus gemäß Ausführungsformen der vorliegenden Offenbarung verwendet werden kann.
  • 9 zeigt eine Querschnittsansicht, die eine vertikale Schichtanordnung einer Halbleitervorrichtung in Bezug auf Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
  • 10 zeigt einen Schaltungsblock einer Flipflop-Schaltung.
  • 11 zeigt ein detailliertes Schaltbild, das dem in 10 gezeigten Schaltungsblock entspricht.
  • 12 und 13 zeigen einen Standardzellenaufbau der in 11 gezeigten Flipflop-Schaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 14 zeigt einen Abschnitt des in 12 oder 13 gezeigten Standardzellenaufbaus.
  • 15 zeigt einen Abschnitt des in 12 oder 13 gezeigten Standardzellenaufbaus.
  • 16 zeigt ein Beispiel eines Schaltbilds einer Flipflop-Schaltung, die nur ein Taktsignal empfängt.
  • 17 zeigt ein Beispiel eines Schaltbilds einer Flipflop-Schaltung, die nur ein Taktsignal empfängt.
  • 18 zeigt ein Schaltbild einer Flipflop-Schaltung gemäß dem Stand der Technik.
  • 19 zeigt einen Aufbau einer integrierten Schaltung, die ein Flipflop ohne Transmissionsgate (T-Gate) umfasst, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
Aspects of the present disclosure will be best understood from the following detailed description when read in conjunction with the accompanying drawings. It should be noted that various features are not drawn to scale according to standard industry practice. Rather, the dimensions of the various features may be arbitrarily increased or decreased for clarity of discussion.
  • 1 shows a circuit diagram of a flip-flop circuit whose standard cell arrangement in 2 and 3 10, in accordance with some embodiments of the present disclosure.
  • 2 and 3 show a standard cell construction in 1 5, in accordance with some embodiments of the present disclosure.
  • 4 shows a section of the in 2 or 3 shown standard cell construction.
  • 5 shows a section of the in 2 or 3 shown standard cell construction.
  • 6 shows a section A of in 5 shown construction.
  • 7 FIG. 12 shows a portion of an integrated circuit comprising a modified example based on an integrated circuit. FIG 6 shown configuration based.
  • 8th FIG. 3 is a perspective view of an exemplary fin field effect transistor (FinFET) that may be used to implement various standard cell structure transistors according to embodiments of the present disclosure.
  • 9 FIG. 12 is a cross-sectional view illustrating a vertical layer arrangement of a semiconductor device relating to embodiments of the present disclosure. FIG.
  • 10 shows a circuit block of a flip-flop circuit.
  • 11 shows a detailed circuit diagram similar to the in 10 shown circuit block corresponds.
  • 12 and 13 show a standard cell construction in 11 5, in accordance with some embodiments of the present disclosure.
  • 14 shows a section of the in 12 or 13 shown standard cell construction.
  • 15 shows a section of the in 12 or 13 shown standard cell construction.
  • 16 shows an example of a circuit diagram of a flip-flop circuit that receives only one clock signal.
  • 17 shows an example of a circuit diagram of a flip-flop circuit that receives only one clock signal.
  • 18 shows a circuit diagram of a flip-flop circuit according to the prior art.
  • 19 FIG. 12 shows a structure of an integrated circuit including a non-transmission gate (T-gate) flip-flop according to some embodiments of the present disclosure.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zur Umsetzung unterschiedlicher Merkmale des bereitgestellten Gegenstandes bereit. Spezifische Beispiele für Komponenten und Anordnungen sind nachstehen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Zusätzlich können sich Bezugszeichen und/oder Buchstaben in der vorliegenden Offenbarung in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.The following disclosure provides many different embodiments or examples for implementing different features of the article provided. Specific examples of components and arrangements are described below to simplify the present disclosure. These are of course only examples and are not intended to be limiting. For example, the formation of a first feature over or on a second feature in the following description may include embodiments in which the first and second features are in direct contact, and may also include embodiments in which additional features are formed between the first and second features so that the first and second features can not be in direct contact. In addition, reference numerals and / or letters in the present disclosure may be repeated in the various examples. This repetition is for the sake of simplicity and clarity and as such does not dictate any relationship between the various embodiments and / or configurations discussed.

Ferner können räumlich relative Begriffe wie „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen hierin zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu weiteren Element(en) oder Merkmal(en) wie in den Figuren dargestellt zu beschreiben. Die räumlich relativen Begriffe dienen dazu, zusätzlich zu der in den Figuren abgebildeten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung in Verwendung oder in Betrieb zu umfassen. Die Vorrichtung kann anders angeordnet sein (90 Grad gedreht oder mit anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.Further, spatially relative terms such as "below," "below," "lower," "above," "upper," and the like, may be used herein to simplify the description to indicate a relationship of one element or feature to another element (s) or feature (s) to be described as shown in the figures. The spatially relative terms serve to encompass different orientations of the device in use or in operation in addition to the orientation depicted in the figures. The device may be rearranged (rotated 90 degrees or with other orientations) and the spatially relative descriptors used herein may also be interpreted accordingly.

Bei der vorliegenden Offenbarung ist mit einer sich in einer Richtung erstreckenden Schicht, einer Struktur oder einem Gefüge gemeint, dass eine Abmessung der Schicht, der Struktur oder des Gefüges in der einen Erstreckungsrichtung größer ist als eine andere Abmessung der Schicht, der Struktur oder des Gefüges in einer anderen Abmessung, die im Wesentlichen senkrecht zu der einen Erstreckungsrichtung ist.In the present disclosure, by unidirectional layer, structure, or texture, it is meant that a dimension of the layer, structure, or texture in one direction of extent is greater than another dimension of the layer, structure, or texture in another dimension that is substantially perpendicular to the one extension direction.

Es sollte verstanden werden, dass, bei der vorliegenden Offenbarung, eine/ein Struktur/Schicht/Gefüge/Oberfläche/Richtung, die/das im Wesentlichen senkrecht zu einer/einem weiteren Struktur/Schicht/Gefüge/Oberfläche/Richtung ist, bedeutet, dass die zwei Strukturen/Schichten/Gefüge/Oberflächen/Richtungen senkrecht zueinander sind, oder dass die zwei Strukturen/Schichten/Gefüge/Oberflächen/Richtungen dafür ausgelegt sein sollen, senkrecht zueinander zu sein, jedoch aufgrund von Fehlern/Margen bei Entwurf, Herstellung, Messung, die durch unvollkommene Herstellungs- und Messbedingungen verursacht werden, womöglich nicht vollkommen senkrecht zueinander sind. Eine derartige Beschreibung sollte für einen Durchschnittsfachmann erkennbar sein.It should be understood that, in the present disclosure, a structure / layer / texture / surface / direction that is substantially perpendicular to another structure / layer / structure / surface / direction means that the two structures / layers / microstructures / surfaces / directions are perpendicular to each other, or that the two structures / layers / microstructures / surfaces / directions should be designed to be perpendicular to each other, but due to errors / margins in design, manufacture, measurement which are caused by imperfect manufacturing and measuring conditions, may not be perfectly perpendicular to each other. Such description should be apparent to one of ordinary skill in the art.

Es sollte verstanden werden, dass, bei der vorliegenden Offenbarung, eine/ein Struktur/Schicht/Gefüge/Oberfläche/Richtung, die/das im Wesentlichen parallel zu einer/einem weiteren Struktur/Schicht/Gefüge/Oberfläche/Richtung ist, bedeutet, dass die zwei Strukturen/Schichten/Gefüge/Oberflächen/Richtungen parallel zueinander sind, oder dass die zwei Strukturen/Schichten/Gefüge/Oberflächen/Richtungen dafür ausgelegt sein sollen, parallel zueinander zu sein, jedoch aufgrund von Fehlern/Margen bei Entwurf, Herstellung, Messung, die durch unvollkommene Herstellungs- und Messbedingungen verursacht werden, womöglich nicht vollkommen parallel zueinander sind. Eine derartige Beschreibung sollte für einen Durchschnittsfachmann erkennbar sein.It should be understood that, in the present disclosure, a structure / layer / texture / surface / direction that is substantially parallel to another structure / layer / structure / surface / direction means that the two structures / layers / microstructures / surfaces / directions are parallel to each other, or that the two structures / layers / microstructures / surfaces / directions should be designed to be parallel to each other, but due to errors / margins in design, manufacture, measurement which are caused by imperfect manufacturing and measuring conditions, may not be perfectly parallel to each other. Such description should be apparent to one of ordinary skill in the art.

Bei der vorliegenden Offenbarung bedeuten Schichten/Strukturen/Gefüge, die im Wesentlichen aus dem gleichen Material gebildet sind, dass die Schichten/Strukturen/Gefüge aus dem gleichen Material gebildet sind, oder dass die Schichten/Strukturen/Gefüge ursprünglich aus dem gleichen Material gebildet sind, jedoch Verunreinigungen derselben oder unterschiedlicher Art mit den gleichen oder unterschiedlichen Konzentrationen aufweisen, die später dotiert werden, um eine Halbleitervorrichtung zu implementieren. Eine derartige Beschreibung sollte für einen Durchschnittsfachmann erkennbar sein.In the present disclosure, layers / structures / microstructures formed substantially of the same material mean that the layers / structures / microstructures are formed of the same material or that the layers / structures / microstructures are originally formed of the same material but have impurities of the same or different types with the same or different concentrations that are later doped to implement a semiconductor device. Such description should be apparent to one of ordinary skill in the art.

Bei der vorliegenden Offenbarung bedeuten zwei Schichten/Strukturen/Gebilde, die auf einer gleichen Ebene ausgebildet sind, dass die zwei Schichten/Strukturen/Gebilde einen gleichen Abstand zu einer Referenzebene, beispielsweise einer Oberfläche eines Substrats, auf deren Grundlage eine Halbleitervorrichtung gebildet wird, aufweisen, oder dass die zwei Schichten/Strukturen/Gebilde so ausgelegt sein sollen, dass sie einen gleichen Abstand zu einer Referenzebene, auf deren Grundlage eine Halbleitervorrichtung gebildet wird, aufweisen, jedoch aufgrund von Fehlern/Margen bei Entwurf, Herstellung, Messung, die durch unvollkommene Herstellungs- und Messbedingungen verursacht werden, womöglich nicht den gleichen Abstand zu der Referenzebene aufweisen. Eine derartige Beschreibung sollte für einen Durchschnittsfachmann erkennbar sein.In the present disclosure, two layers / structures formed on a same plane mean that the two layers / structures are equidistant from a reference plane, for example, a surface of a substrate on which a semiconductor device is formed or that the two layers / structures should be designed to be equidistant from a reference plane on which a semiconductor device is formed, but due to imperfections in design, manufacture, measurement caused by imperfect ones Manufacturing and measuring conditions are caused, possibly not the same distance from the Have reference level. Such description should be apparent to one of ordinary skill in the art.

Bei der vorliegenden Offenbarung bedeuten zwei Schichten/Strukturen/Gebilde, die auf unterschiedlichen Ebenen gebildet sind, dass die zwei Schichten/Strukturen/Gebilde in Anbetracht der Schwankungen/Fehler, die beispielsweise durch Oberflächenrauigkeit verursacht werden, unterschiedliche Abstände zu einer Referenzebene, beispielsweise einer Oberfläche eines Substrats, auf deren Grundlage eine Halbleitervorrichtung gebildet wird, aufweisen.In the present disclosure, two layers / structures formed at different levels mean that the two layers / structures are different distances to a reference plane, for example, a surface, in consideration of the variations / errors caused by surface roughness, for example a substrate on the basis of which a semiconductor device is formed.

Bei der vorliegenden Offenbarung bedeutet „etwa“ oder „ungefähr“, das verwendet wird, um einen Wert eines Parameters zu beschreiben, dass der Parameter gleich dem beschriebenen Wert ist oder dass der Parameter innerhalb eines bestimmten Bereichs des beschriebenen Wertes liegt, wenn Entwurfsfehler/-margen, Herstellungsfehler/-margen, Messfehler usw. berücksichtigt werden. Eine derartige Beschreibung sollte für einen Durchschnittsfachmann erkennbar sein.In the present disclosure, "about" or "approximately" used to describe a value of a parameter means that the parameter is equal to the described value or that the parameter is within a certain range of the described value when design error / margins, manufacturing errors / margins, measurement errors, etc. Such description should be apparent to one of ordinary skill in the art.

Bei der vorliegenden Offenbarung bedeuten zwei Schichten/Strukturen/Gebilde in einer Zelle, einem Aufbau einer Zelle oder einem Aufbau einer integrierten Schaltung, die als eine Beziehung zueinander aufweisend beschrieben werden, dass die entsprechenden zwei Schichten/Strukturen/Gebilde in einer hergestellten integrierten Halbleiterschaltung, die auf dem Aufbau der zwei Schichten/Strukturen/Gebilde der Zelle, dem Aufbau der Zelle oder dem Aufbau einer integrierten Schaltung basiert, eine solche Beziehung zueinander aufweisen. Hier umfasst die Beziehung von den zwei Schichten/Strukturen/Gebilden, dass die zwei Schichten/Strukturen/Gebilde elektrisch miteinander verbunden sind, die zwei Schichten/Strukturen/Gebilde elektrisch voneinander isoliert sind, die zwei Schichten/Strukturen/Gebilde beschriebene relative Positionen aufweisen, die zwei Schichten/Strukturen/Gebilde beschriebene relative Abmessungen aufweisen und die zwei Schichten/Strukturen/Gebilde eine beschriebene relative Materialbeschaffenheit aufweisen, ist jedoch nicht darauf beschränkt.In the present disclosure, two layers / structures in a cell, a structure of a cell, or an integrated circuit structure described as having a relationship to each other mean that the respective two layers / structures are formed in a semiconductor integrated circuit, which are based on the construction of the two layers / structures / structures of the cell, the structure of the cell or the structure of an integrated circuit, have such a relationship to one another. Here, the relationship of the two layers / structures includes that the two layers / structures are electrically connected to each other, the two layers / structures are electrically isolated from each other, the two layers / structures have described relative positions, however, the two layers / structures / structures have described relative dimensions and the two layers / structures / structures have a described relative material properties, but is not limited thereto.

Bei der vorliegenden Offenbarung ist in den Zeichnungen nicht jede Schicht einer Zelle oder eines Aufbaus abgebildet. Ein Durchschnittsfachmann sollte verstehen, dass die Zelle oder der Aufbau mehrere Schichten zur Implementierung der Funktionalität der Zelle umfassen kann, und dass ein Weglassen dieser Schichten lediglich zur Vereinfachung der Erläuterungen dient.In the present disclosure, not every layer of a cell or assembly is depicted in the drawings. It should be understood by one of ordinary skill in the art that the cell or structure may include multiple layers to implement the functionality of the cell, and omitting these layers is for convenience of explanation only.

1 zeigt ein Schaltbild einer Flipflop-Schaltung, deren Standardzellenanordnung in 2 und 3 gezeigt ist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 4 zeigt einen Abschnitt des in 2 oder 3 gezeigten Standardzellenaufbaus. 5 zeigt einen Abschnitt des in 2 oder 3 gezeigten Standardzellenaufbaus. 1 shows a circuit diagram of a flip-flop circuit whose standard cell arrangement in 2 and 3 10, in accordance with some embodiments of the present disclosure. 4 shows a section of the in 2 or 3 shown standard cell construction. 5 shows a section of the in 2 or 3 shown standard cell construction.

Zur Vereinfachung der Darstellung sind, in 2 und 3, Elemente eines Standardzellenaufbaus 200 einer in 1 gezeigten Flipflop-Schaltung 100 separat beschriftet, obgleich die in 2 und 3 gezeigten Aufbauten jeweils die gleichen sind.For ease of illustration, in 2 and 3 , Elements of a standard cell construction 200 one in 1 shown flip-flop circuit 100 labeled separately, although the in 2 and 3 shown constructions are the same.

Jede von 2 und 3 zeigt verschiedene Schichten, die, bei einigen Ausführungsformen, eine Halbleiterfinnenschicht (in den Zeichnungen gekennzeichnet durch „Finne“), eine Gateelektrodenschicht (in den Zeichnungen gekennzeichnet durch „Gateelektrodenschicht“), eine Gatekontaktierungsschicht (in den Zeichnungen gekennzeichnet durch „VG“) zum elektrischen Verbinden der Gateelektrodenschicht mit einer Schicht der oberen Ebene, wie etwa einer lokalen Verbindungsschicht M0 (in den Zeichnungen gekennzeichnet als „M0“), eine Finnenverbindungsschicht (in den Zeichnungen gekennzeichnet durch „MD“) zum elektrischen Verbinden von Source-/Drain-Bereichen der Halbleiterfinnen, eine Kontaktierungsschicht (in den Zeichnungen gekennzeichnet durch „VD“) zum elektrischen Verbinden der Finnenverbindungsschicht MD mit der lokalen Verbindungsschicht M0, die lokale Verbindungsschicht M0, eine erste Durchkontaktierungsschicht (in den Zeichnungen gekennzeichnet durch „V0“) zum elektrischen Verbinden der lokalen Verbindungsschicht M0 mit einer ersten elektrisch leitenden Schicht M1 (in den Zeichnungen gekennzeichnet durch „M1“) und die erste elektrisch leitende Schicht M1 umfassen. Bei einigen Ausführungsformen ist jede von der lokalen Verbindungsschicht M0 und der elektrisch leitenden Schicht M1 eine Metallschicht.Each of 2 and 3 Figure 12 shows various layers which, in some embodiments, comprise a semiconductor fin layer (denoted by "fin" in the drawings), a gate electrode layer (denoted by "gate electrode layer" in the drawings), a gate contacting layer (denoted by "VG" in the drawings) for electrical Bonding the gate electrode layer to an upper level layer such as a local interconnect layer M0 (denoted as "M0" in the drawings), a fin interconnect layer (denoted by "MD" in the drawings) for electrically connecting source / drain regions of the interconnect layer Semiconductor fins, a bonding layer (denoted by "VD" in the drawings) for electrically connecting the fin bonding layer MD to the local bonding layer M0, the local bonding layer M0, a first via layer (denoted by "V0" in the drawings) for electrically connecting d a local interconnect layer M0 having a first electrically conductive layer M1 (denoted by "M1" in the drawings) and the first electrically conductive layer M1. In some embodiments, each of the local interconnect layer M0 and the electrically conductive layer M1 is a metal layer.

Zur Vereinfachung der Erläuterung umfassen 4 und 5 jeweils einen Abschnitt der verschiedenen in 2 und 3 gezeigten Schichten, und einige Schichten in 2 und 3 sind weggelassen. 4 zeigt zum Beispiel einen Aufbau, der die Halbleiterfinnenschicht, die Gateelektrodenschicht, die Gatekontaktierungsschicht VG, die Finnenverbindungsschicht MD, die Kontaktierungsschicht VD und die lokale Verbindungsschicht M0 umfasst. 5 zeigt einen Aufbau, der die Halbleiterfinnenschicht, die Gateelektrodenschicht, die lokale Verbindungsschicht M0, die erste Durchkontaktierungsschicht V0 und die erste elektrisch leitende Schicht M1 umfasst.To simplify the explanation, 4 and 5 each one section of the various in 2 and 3 shown layers, and some layers in 2 and 3 are omitted. 4 For example, FIG. 12 shows a structure including the semiconductor fin layer, the gate electrode layer, the gate contact layer VG, the fin connection layer MD, the bonding layer VD, and the local interconnection layer M0. 5 FIG. 15 shows a structure including the semiconductor fin layer, the gate electrode layer, the local interconnect layer M0, the first via layer V0, and the first electrically conductive layer M1.

Unter Bezugnahme auf 1 umfasst die Flipflop-Schaltung 100 mehrere Transistoren M01 bis M32. Die Flipflop-Schaltung 100 ist dafür ausgelegt, Eingangssignale, wie etwa ein Abtasteingangssignal SI, ein Abtastfreigabesignal SE, ein Dateneingangssignal D und ein Taktsignal Clk, zu empfangen und ein Datenausgangssignal Q auszugeben. Bei einigen Ausführungsformen ist die Flipflop-Schaltung 100 dafür ausgelegt, als Reaktion auf das Abtasteingangssignal SI, das Abtastfreigabesignal SE und das Taktsignal Clk, das empfangene Datensignal D zu speichern und die gespeicherten Daten in Form des Ausgangsdatensignals D auszugeben. Bei einigen Ausführungsformen können das Abtasteingangssignal SI und/oder das Abtastfreigabesignal SE weggelassen werden.With reference to 1 includes the flip-flop circuit 100 a plurality of transistors M01 to M32. The flip-flop circuit 100 is adapted to input signals such as a sampling input signal SI, a sampling enable signal SE Data input signal D and a clock signal Clk to receive and output a data output signal Q. In some embodiments, the flip-flop circuit is 100 configured to, in response to the sampling input signal SI, the sampling enable signal SE and the clock signal Clk, store the received data signal D and output the stored data in the form of the output data signal D. In some embodiments, the sample input signal SI and / or the sample enable signal SE may be omitted.

Bei einigen Ausführungsformen ist das Taktsignal Clk das einzige Taktsignal, das durch die Flipflop-Schaltung 100 von einer weiteren Zelle oder Schaltung empfangen wird. Das heißt, dass kein Taktsignal ClkB, das ein komplementäres Taktsignal des Taktsignals Clk ist, durch die Flipflop-Schaltung 100 von einer weiteren Zelle oder Schaltung empfangen wird.In some embodiments, the clock signal Clk is the only clock signal provided by the flip-flop circuit 100 is received by another cell or circuit. That is, no clock signal ClkB, which is a complementary clock signal of the clock signal Clk, by the flip-flop circuit 100 is received by another cell or circuit.

Bei einigen Ausführungsformen bezieht sich ein Eingangssignal, wie etwa das Abtasteingangssignal SI, das Abtastfreigabesignal SE, das Dateneingangssignal D oder das Taktsignal Clk, das durch die Flipflop-Schaltung 100 empfangen wird, auf ein Signal, das auf eine Verdrahtung oder eine Kontaktierung der Flipflop-Schaltung 100 übertragen wird, allerdings bevor sich dieses durch eine Halbleitervorrichtung, wie etwa einen Transistor, der Flipflop-Schaltung 100 hindurchbewegt.In some embodiments, an input signal, such as the sample input signal SI, the sample enable signal SE, the data input signal D, or the clock signal Clk, is input by the flip-flop circuit 100 is received on a signal due to wiring or contacting the flip-flop circuit 100 but before it passes through a semiconductor device, such as a transistor, the flip-flop circuit 100 moved through.

Ein Durchschnittsfachmann sollte verstehen, dass Verbindungspunkte, die in 1 durch das gleiche Element, wie etwa „seb“, „sl_a“, dargestellt sind, mittels Verdrahtungen (nicht gezeigt) elektrisch miteinander verbunden sind. Eine Veranschaulichung dieser Elemente in 1 dient lediglich zur Vereinfachung der Darstellung. Das Element, wie etwa „seb“, „sl_a“, kann weggelassen sein, wenn Verdrahtungen hinzugefügt werden, um alle der in 1 durch das gleiche Element dargestellten Verbindungspunkte zu verbinden.One of ordinary skill in the art should understand that connection points that exist in 1 represented by the same element, such as "seb", "sl_a", are electrically connected to each other by means of wirings (not shown). An illustration of these elements in 1 only serves to simplify the presentation. The element, such as "seb", "sl_a", may be omitted when wirings are added to all of them 1 connect through the same element represented connection points.

Unter Bezugnahme auf 1-5 umfasst der Standardzellenaufbau 200 der Flipflop-Schaltung 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung Transistoren M01 bis M32, die aus ersten bis vierten Halbleiterfinnen 111-114, die sich im Wesentlichen parallel zur X-Richtung erstrecken, und aus Gateelektrodenschichten 2-12, die sich im Wesentlichen parallel zur Y-Achse erstrecken, gebildet sind.With reference to 1 - 5 includes the standard cell construction 200 the flip-flop circuit 100 According to some embodiments of the present disclosure, transistors M01 to M32 that are comprised of first to fourth semiconductor fins 111-114 that extend substantially parallel to the X direction and gate electrode layers 2 - 12 which extend substantially parallel to the Y-axis are formed.

Der Standardzellenaufbau 200 umfasst zudem die Verdrahtungen und die von den Schichten gebildeten Kontaktierungen/Durchkontaktierungen, einschließlich, aber nicht ausschließlich, derer, die in den Zeichnungen durch „VG“, „MD“, „VD“, „M0“, „V0“ und „M1“ dargestellt sind, um lokale Verbindungen so zu implementieren, dass Signale innerhalb des Standardzellenaufbaus 200 (oder der Flipflop-Schaltung 100) geleitet werden, und/oder, um globale Verbindungen zum Empfangen der Eingangssignale, wie etwa das Abtasteingangssignal SI, das Abtastfreigabesignal SE, das Dateneingangssignal D und das Taktsignal Clk, von einer weiteren Schaltung/Zelle und zum Ausgeben des Datenausgangssignals Q an eine weitere Schaltung/Zelle zu implementieren.The standard cell construction 200 also includes the wirings and the vias / vias formed by the layers, including, but not limited to, those indicated by "VG", "MD", "VD", "M0", "V0" and "M1" in the drawings. are shown to implement local links such that signals within the standard cell structure 200 (or the flip-flop circuit 100), and / or to provide global connections for receiving the input signals, such as the sampling input signal SI, the sample enable signal SE, the data input signal D and the clock signal Clk, from another circuit / cell and outputting of the data output signal Q to another circuit / cell.

Obwohl ein Bezugszeichen (d. h. eins von 111-114) verwendet wird, um alle der Halbleiterfinnenabschnitte, die voneinander beabstandet, aber entlang der X-Achse zueinander ausgerichtet sind, darzustellen, bezieht sich eine Halbleiterfinne (d. h. eine der Halbleiterfinnen 111-114) auf alle der Halbleiterfinnenabschnitte, die sich in dem Standardzellenaufbau 200 befinden und entlang der X-Achse zueinander ausgerichtet sind.Although a reference numeral (ie, one of 111-114) is used to represent all of the semiconductor fin portions spaced apart but aligned along the X axis, a semiconductor fin (ie, one of the semiconductor fins 111 - 114 ) on all of the semiconductor fin sections that are in the standard cell configuration 200 located and aligned along the X-axis.

Bei einigen Ausführungsformen sind die ersten bis vierten Halbleiterfinnen 111-114 der Reihe nach entlang der -Y-Achse angeordnet. Die erste und die vierte Halbleiterfinne 111 und 114, die an Randbereichen des Standardzellenaufbaus 200 angeordnet sind, sind dafür ausgelegt, Transistoren vom ersten Typ zu bilden, und die zweite und die dritte Halbleiterfinne 112 und 113, die an einem Zwischenbereich zwischen den Randbereichen des Standardzellenaufbaus 200 angeordnet sind, sind dafür ausgelegt, Transistoren vom zweiten Typ zu bilden.In some embodiments, the first to fourth semiconductor fins are 111 - 114 sequentially arranged along the -Y axis. The first and the fourth semiconductor fin 111 and 114 at the edges of the standard cell construction 200 are arranged to form transistors of the first type, and the second and the third semiconductor fin 112 and 113 at an intermediate region between the edge regions of the standard cell structure 200 are arranged to form transistors of the second type.

Bei einigen Ausführungsformen, in einen Fall, in dem elektrisch leitende Verdrahtungen VSS, die verwendet werden, um ein Referenzspannungspotential wie Masse zu übertragen, an entgegengesetzten Rändern eines Standardzellenaufbaus 200 entlang der Y-Achse angeordnet sind und eine elektrisch leitende Verdrahtung VDD, die verwendet wird, um ein anderes Spannungspotential als VSS zu übertragen, an dem Zwischenbereich des Standardzellenaufbaus 200 angeordnet ist, sind die Transistoren vom ersten Typ N-Typ-Transistoren und die Transistoren vom zweiten Typ P-Typ-Transistoren, wie in den Zeichnungen gezeigt. In diesem Fall sind die erste und die vierte Halbleiterfinne 111 und 114 in einer oder mehreren Wannen vom ersten Typ, beispielsweise P-Typ-Wannen (nicht gezeigt), gebildet, weshalb Transistoren, die basierend auf der ersten und vierten Halbleiterfinne 111 und 114 gebildet sind, N-Typ-Transistoren sind. Die zweite und die dritte Halbleiterfinne 112 und 113 sind in einer oder mehreren Wannen vom zweiten Typ, beispielsweise N-Typ-Wannen (nicht gezeigt), gebildet, weshalb die Transistoren, die basierend auf der zweiten und der dritten Halbleiterfinne 112 und 113 gebildet sind, P-Typ-Transistoren sind.In some embodiments, in a case where electrically conductive wirings VSS used to transmit a reference voltage potential, such as ground, are at opposite edges of a standard cell configuration 200 along the Y-axis and an electrically conductive wiring VDD used to transmit a voltage potential other than VSS at the intermediate region of the standard cell structure 200 is arranged, the transistors of the first type are N-type transistors and the transistors of the second type are P-type transistors, as shown in the drawings. In this case, the first and the fourth semiconductor fin 111 and 114 formed in one or more wells of the first type, for example P-type wells (not shown), which is why transistors based on the first and fourth semiconductor fin 111 and 114 are formed, N-type transistors. The second and the third semiconductor fin 112 and 113 are formed in one or more wells of the second type, for example, N-type wells (not shown), therefore, the transistors based on the second and third semiconductor fins 112 and 113 are formed, P-type transistors.

Unter Bezugnahme auf 2-5 beispielsweise ist die erste Halbleiterfinne 111 dafür ausgelegt, N-Typ-Transistoren zu bilden, die Transistoren M30, M02, M32, M28, M26, M18 und M24, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen, die zweite Halbleiterfinne 112 ist dafür ausgelegt, P-Typ-Transistoren zu bilden, die Transistoren M29, M01, M31, M27, M25, M17 und M23, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen, die dritte Halbleiterfinne 113 ist dafür ausgelegt, P-Typ-Transistoren zu bilden, die Transistoren M07, M09, M05, M03, M11, M15, M13, M21 und M19, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen, und die vierte Halbleiterfinne 114 ist dafür ausgelegt, N-Typ-Transistoren zu bilden, die Transistoren M10, M08, M04, M06, M16, M12, M14, M22 und M20, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen. Ein beispielhafter Transistor, wie ein Finnen-Feldeffekttransistor (FinFET) zur Implementierung der Transistoren M01 bis M32 der Flipflop-Schaltung 100 ist nachstehend unter Bezugnahme auf 8 beschrieben.With reference to 2 - 5 for example, the first semiconductor fin 111 for this designed to form N-type transistors comprising transistors M30, M02, M32, M28, M26, M18 and M24, which are arranged sequentially along the X-axis, the second semiconductor fin 112 is designed to form P-type transistors comprising transistors M29, M01, M31, M27, M25, M17 and M23, which are arranged sequentially along the X-axis, the third semiconductor fin 113 is configured to form P-type transistors comprising transistors M07, M09, M05, M03, M11, M15, M13, M21 and M19 arranged in series along the X-axis, and the fourth semiconductor fin 114 is configured to form N-type transistors comprising transistors M10, M08, M04, M06, M16, M12, M14, M22, and M20 arranged in series along the X-axis. An exemplary transistor, such as a fin field effect transistor (FinFET) for implementing the transistors M01 to M32 of the flip-flop circuit 100 is below with reference to 8th described.

Die vorliegende Offenbarung ist jedoch nicht auf die vorstehend genannte Konfiguration beschränkt. Bei anderen Ausführungsformen sind die Transistoren vom ersten Typ P-Typ-Transistoren und die Transistoren vom zweiten Typ N-Typ-Transistoren. In einem solchen Fall ist eine elektrisch leitende Verdrahtung VSS, die verwendet wird, um ein Referenzspannungspotential wie Masse zu übertragen, an dem Zwischenbereich des Standardzellenaufbaus 200 angeordnet, und elektrisch leitende Verdrahtungen VDD, die verwendet werden, um ein Spannungspotential zu übertragen, sind an entgegengesetzten Randbereichen entlang der Y-Achse des Standardzellenaufbaus 200 angeordnet. In diesem Fall sind die erste und die vierte Halbleiterfinne 111 und 114 in einer oder mehreren N-Typ-Wannen (nicht gezeigt) gebildet, weshalb Transistoren, die basierend auf der ersten und vierten Halbleiterfinne 111 und 114 gebildet sind, P-Typ-Transistoren sind. Die zweite und die dritte Halbleiterfinne 112 und 113 sind in einer oder mehreren Wannen vom zweiten Typ, beispielsweise P-Typ-Wannen (nicht gezeigt), gebildet, weshalb die Transistoren, die basierend auf der zweiten und der dritten Halbleiterfinne 112 und 113 gebildet sind, N-Typ-Transistoren sind. Ein Durchschnittsfachmann sollte verstehen, dass sich ein Standardzellenaufbau gemäß einer solchen Konfiguration von dem in 2 oder 3 gezeigten unterscheidet. Eine Beschreibung zur Modifizierung des Standardzellenaufbaus 200 wird weggelassen, da ein Durchschnittsfachmann verstehen sollte, wie Positionen der Transistoren M01 bis M32 und Verdrahtungen/Kontaktierungen davon modifiziert werden, um einen Standardzellenaufbau zu konfigurieren, bei dem die elektrisch leitende Verdrahtung VSS, die verwendet wird, um Masse zu übertragen, an dem Zwischenbereich des Standardzellenaufbaus angeordnet ist und die elektrisch leitenden Verdrahtungen VDD, die verwendet werden, um ein Spannungspotential zu übertragen, an Randbereichen des Standardzellenaufbaus entlang der Y-Achse angeordnet sind.However, the present disclosure is not limited to the above configuration. In other embodiments, the first type transistors are P-type transistors and the second type transistors are N-type transistors. In such a case, an electrically conductive wiring VSS used to transmit a reference voltage potential such as ground is at the intermediate area of the standard cell structure 200 and electrically conductive wirings VDD used to transmit a voltage potential are at opposite edge regions along the Y-axis of the standard cell structure 200 arranged. In this case, the first and the fourth semiconductor fin 111 and 114 formed in one or more N-type wells (not shown), therefore transistors based on the first and fourth semiconductor fin 111 and 114 are formed, P-type transistors. The second and the third semiconductor fin 112 and 113 are formed in one or more wells of the second type, for example, P-type wells (not shown), therefore, the transistors based on the second and third semiconductor fins 112 and 113 are formed, N-type transistors. A person of ordinary skill in the art should understand that a standard cell configuration according to such a configuration differs from that in FIG 2 or 3 shown differs. A description of modifying the standard cell design 200 is omitted since one of ordinary skill in the art should understand how to modify positions of transistors M01 to M32 and wirings thereof to configure a standard cell configuration in which the electrically conductive wiring VSS used to transmit ground is at the intermediate region of the standard cell structure is arranged and the electrically conductive wirings VDD, which are used to transmit a voltage potential, are arranged at edge regions of the standard cell structure along the Y-axis.

2-5 zeigen zwei Halbleiterfinnen 111 und 114 zum Bilden des Transistors vom ersten Typ und zwei Halbleiterfinnen 112 und 113 zum Bilden des Transistors vom zweiten Typ, wobei die vorliegende Offenbarung jedoch nicht darauf beschränkt ist. Obgleich in den Zeichnungen nicht gezeigt, kann der Standardzellenaufbau 200 der Flipflop-Schaltung 100 bei einigen Ausführungsformen drei Halbleiterfinnen zum Bilden der Transistoren vom ersten Typ und drei Halbleiterfinnen zum Bilden der Transistoren vom zweiten Typ aufweisen; bei einigen Ausführungsformen kann der Standardzellenaufbau 200 der Flipflop-Schaltung 100 drei Halbleiterfinnen zum Bilden der Transistoren vom ersten Typ und zwei Halbleiterfinnen zum Bilden der Transistoren vom zweiten Typ aufweisen; und bei einigen Ausführungsformen kann der Standardzellenaufbau 200 der Flipflop-Schaltung 100 zwei Halbleiterfinnen zum Bilden der Transistoren vom ersten Typ und drei Halbleiterfinnen zum Bilden der Transistoren vom zweiten Typ aufweisen. Bei einigen Ausführungsformen kann die Anzahl der Halbleiterfinnen basierend auf erforderlichen Stromsteuerungskapazitäten der Transistoren bestimmt werden. Bei einigen Ausführungsformen kann die Anzahl von Halbleiterfinnen, die die Transistoren vom ersten Typ bilden, größer als drei sein und kann die Anzahl von Halbleiterfinnen, die die Transistoren vom zweiten Typ bilden, größer als drei sein. Bei einigen Ausführungsformen kann die Anzahl von Halbleiterfinnen, die die Transistoren vom ersten Typ bilden, die gleiche oder unterschiedlich von der Anzahl von Halbleiterfinnen sein, die die Transistoren vom zweiten Typ bilden. 2 - 5 show two semiconductor fins 111 and 114 for forming the first type transistor and two semiconductor fins 112 and 113 for forming the second type transistor, however, the present disclosure is not limited thereto. Although not shown in the drawings, the standard cell construction may 200 the flip-flop circuit 100 in some embodiments, three semiconductor fins for forming the first-type transistors and three semiconductor fins for forming the second-type transistors; in some embodiments, the standard cell construction may be 200 the flip-flop circuit 100 three semiconductor fins for forming the first-type transistors and two semiconductor fins for forming the second-type transistors; and in some embodiments, the standard cell construction 200 the flip-flop circuit 100 has two semiconductor fins for forming the first-type transistors and three semiconductor fins for forming the second-type transistors. In some embodiments, the number of semiconductor fins may be determined based on required current control capacitances of the transistors. In some embodiments, the number of semiconductor fins forming the first-type transistors may be greater than three, and the number of semiconductor fins making up the second-type transistors may be greater than three. In some embodiments, the number of semiconductor fins that make up the first-type transistors may be the same or different than the number of semiconductor fins that make up the second-type transistors.

In den Zeichnungen bezieht sich eine Gateelektrodenschicht (d. h. eine der Gateelektrodenschichten 2-12), obgleich ein Bezugszeichen (d. h. eines von 2-12) verwendet wird, um alle der Gateelektrodenabschnitte, die entlang der Y-Achse senkrecht zur X-Achse zueinander ausgerichtet sind, darzustellen, auf alle der Gateelektrodenabschnitte, die sich zueinander ausgerichtet entlang der Y-Achse befinden.In the drawings, a gate electrode layer (ie, one of the gate electrode layers 2 - 12 ), although a reference numeral (ie, one of 2-12) is used to represent all of the gate electrode portions aligned along the Y-axis perpendicular to the X-axis to each other on all of the gate electrode portions aligned with each other along the Y Axis.

Bei einigen Ausführungsformen ist die Gateelektrodenschicht 2 dafür ausgelegt, Gateelektroden von Transistoren M07, M29 und M30 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 3 ist dafür ausgelegt, Gateelektroden von M10, M09, M01 und M02 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 4 ist dafür ausgelegt, Gateelektroden von Transistoren M08 und M05 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 5 ist dafür ausgelegt, Gateelektroden von Transistoren M04 und M03 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 6 ist dafür ausgelegt, Gateelektroden von Transistoren Mo6, M31 und M32 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 7 ist dafür ausgelegt, Gateelektroden von Transistoren M16, M27 und M28 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 8 ist dafür ausgelegt, Gateelektroden von Transistoren M12, M11, M25 und M26 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 9 ist dafür ausgelegt, Gateelektroden von Transistoren M15 und M18 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 10 ist dafür ausgelegt, Gateelektroden von Transistoren M14 und M13 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, die Gateelektrodenschicht 11 ist dafür ausgelegt, Gateelektroden von Transistoren M22, M21 und M17 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind, und die Gateelektrodenschicht 12 ist dafür ausgelegt, Gateelektroden von Transistoren M20, M19, M23 und M24 der Flipflop-Schaltung 100 zu bilden, die der Reihe nach entlang der Y-Achse angeordnet sind.In some embodiments, the gate electrode layer is 2 designed to form gate electrodes of transistors M07, M29 and M30 of the flip-flop circuit 100, which are arranged sequentially along the Y-axis, the gate electrode layer 3 is designed to gate electrodes of M10, M09, M01 and M02 of the flip-flop circuit 100 formed in series along the Y-axis, the gate electrode layer 4 is designed to gate electrodes of transistors M08 and M05 of the flip-flop circuit 100 formed in series along the Y-axis, the gate electrode layer 5 is designed to Gate electrodes of transistors M04 and M03 of the flip-flop circuit 100 formed in series along the Y-axis, the gate electrode layer 6 is designed to gate electrodes of transistors Mo6, M31 and M32 of the flip-flop circuit 100 formed in series along the Y-axis, the gate electrode layer 7 is designed to gate electrodes of transistors M16, M27 and M28 of the flip-flop circuit 100 formed in series along the Y-axis, the gate electrode layer 8th is designed to gate electrodes of transistors M12, M11, M25 and M26 of the flip-flop circuit 100 formed in series along the Y-axis, the gate electrode layer 9 is configured to form gate electrodes of transistors M15 and M18 of the flip-flop circuit 100, which are arranged sequentially along the Y-axis, the gate electrode layer 10 is designed to gate electrodes of transistors M14 and M13 of the flip-flop circuit 100 formed in series along the Y-axis, the gate electrode layer 11 is designed to gate electrodes of transistors M22, M21 and M17 of the flip-flop circuit 100 formed in series along the Y-axis, and the gate electrode layer 12 is designed to gate electrodes of transistors M20, M19, M23 and M24 of the flip-flop circuit 100 to form, which are arranged sequentially along the Y-axis.

Bei einigen Ausführungsformen umfasst der erste Standardzellenaufbau 200 erste und zweite Dummy-Gateelektrodenschichten 1 und 13, die sich kontinuierlich entlang der Y-Achse erstrecken und auf entgegengesetzten Seiten der Gateelektrodenschichten 2-12 angeordnet sind. Die Dummy-Gateelektrodenschichten 1 und 13 und die Gateelektrodenschichten 2-12 sind auf der gleichen Schicht, d. h. der in den Zeichnungen durch „Gateelektrodenschicht“ dargestellten Schicht, ausgebildet. Ein Durchschnittsfachmann sollte verstehen, dass eine Dummy-Gateelektrodenschicht, im Gegensatz zu den Gateelektrodenschichten 2-12, elektrisch potentialfrei sein kann und verwendet werden kann, um die Maßgenauigkeit beim Bilden der Gateelektrodenschichten zu verbessern. Bei einigen Ausführungsformen erstreckt sich jede der Dummy-Gateelektrodenschichten 1 und 13 fortlaufend, um alle der Halbleiterfinnen 111-114 in dem Standardzellenaufbau 200 zu kreuzen. Bei einigen Ausführungsformen ist eine Länge der Dummy-Gateelektrodenschichten 1 und 13 gleich oder größer als die längste von den Gateelektrodenschichten 2-12. Zusätzliche Merkmale hinsichtlich der ersten und der zweiten Gateelektrodenschicht 1 und 13 können auf 6 und 7 Bezug nehmen, die später beschrieben werden.In some embodiments, the first standard cell structure 200 includes first and second dummy gate electrode layers 1 and 13 which extend continuously along the Y-axis and on opposite sides of the gate electrode layers 2 - 12 are arranged. The dummy gate electrode layers 1 and 13 and the gate electrode layers 2 - 12 are formed on the same layer, that is, the layer represented by "gate electrode layer" in the drawings. One of ordinary skill in the art should understand that a dummy gate electrode layer, as opposed to the gate electrode layers 2 - 12 , can be electrically floating and can be used to improve dimensional accuracy in forming the gate electrode layers. In some embodiments, each of the dummy gate electrode layers extends 1 and 13 continuously to all of the semiconductor fins 111 - 114 in the standard cell construction 200 to cross. In some embodiments, a length of the dummy gate electrode layers is 1 and 13 equal to or greater than the longest of the gate electrode layers 2 - 12 , Additional features regarding the first and second gate electrode layers 1 and 13 can on 6 and 7 Refer to, which will be described later.

Obwohl 2-5 zeigen, dass der Standardzellenaufbau 200 dreizehn Gateelektrodenschichten umfasst, die die Gateelektrodenschichten 2-12 und die erste und zweite Dummy-Gateelektrodenschicht 1 und 13 umfassen, ist die vorliegende Offenbarung nicht darauf beschränkt. Bei einigen Ausführungsformen kann der Standardzellenaufbau 200 der Flipflop-Schaltung, abhängig von den Einzelheiten des Entwurfs, weitere oder weniger Gateelektrodenschichten aufweisen. Bei einigen Ausführungsformen sind die Gateelektrodenschichten 2-13 zusammen mit den Dummy-Gateelektrodenschichten 1 und 13 mit einem gleichbleibenden Abstand entlang der X-Achse angeordnet. Bei einigen Ausführungsformen weisen die Gateelektrodenschichten 2-13 und die Dummy-Gateelektrodenschichten 1 und 13 entlang der X-Achse jeweils die gleiche Länge auf.Even though 2 - 5 show that the standard cell construction 200 thirteen gate electrode layers comprising the gate electrode layers 2 - 12 and the first and second dummy gate electrode layers 1 and 13 include, the present disclosure is not limited thereto. In some embodiments, the standard cell construction may 200 the flip-flop circuit, depending on the details of the design, have more or fewer gate electrode layers. In some embodiments, the gate electrode layers are 2 - 13 together with the dummy gate electrode layers 1 and 13 arranged at a constant distance along the X-axis. In some embodiments, the gate electrode layers 2 - 13 and the dummy gate electrode layers 1 and 13 along the X-axis in each case the same length.

Unter Bezugnahme auf 2-5 umfasst der Standardzellenaufbau 200 der Flipflop-Schaltung 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zudem mehrere elektrisch leitende Verdrahtungen, gekennzeichnet durch Bezugszeichen 151-158, die sich jeweils im Wesentlichen parallel zur X-Achse erstrecken. Die mehrere elektrisch leitenden Verdrahtungen 151-158 können aus dem gleichen Material auf der gleichen Ebene gebildet sein und erste elektrisch leitende Verdrahtungen 151-154, die über einem oberen Bereich zwischen der oberen elektrisch leitenden Verdrahtung VSS und der elektrisch leitenden Verdrahtung VDD angeordnet sind, und zweite elektrisch leitende Verdrahtungen 155-158, die über einem unteren Bereich zwischen der elektrisch leitenden Verdrahtung VDD und der unteren elektrisch leitenden Verdrahtung VSS angeordnet sind, umfassen. Bei einigen Ausführungsformen können die elektrisch leitenden Verdrahtungen VDD, VSS und 151-158 aus der gleichen elektrisch leitenden Schicht, beispielsweise der lokalen Verbindungsschicht M0, gebildet sein.With reference to 2 - 5 includes the standard cell construction 200 the flip-flop circuit 100 In addition, according to some embodiments of the present disclosure, a plurality of electrically conductive wirings, characterized by reference numerals 151 - 158 each extending substantially parallel to the X-axis. The multiple electrically conductive wires 151 - 158 may be formed of the same material at the same level and first electrically conductive wiring 151 - 154 which are arranged above an upper area between the upper electrically conductive wiring VSS and the electrically conductive wiring VDD, and second electrically conductive wirings 155 - 158 comprised over a lower portion between the electrically conductive wiring VDD and the lower electrically conductive wiring VSS. In some embodiments, the electrically conductive wirings VDD, VSS, and 151-158 may be formed of the same electrically conductive layer, such as the local interconnect layer M0.

Obwohl ein Bezugszeichen (d. h. eins von 151-158) verwendet wird, um alle der elektrisch leitenden Abschnitte, die entlang der X-Achse zueinander ausgerichtet sind, darzustellen, bezieht sich eine elektrisch leitende Verdrahtung (d. h. eine von 151-158) auf alle elektrisch leitenden Abschnitte, die sich in dem Standardzellenaufbau 200 befinden und entlang der X-Achse zueinander ausgerichtet sind.Although a reference numeral (ie, one of 151-158) is used to represent all of the electrically conductive portions aligned along the X-axis, an electrically conductive wiring (ie, one of 151-158) refers to all of them electrically conductive sections, which are in the standard cell construction 200 located and aligned along the X-axis.

Bei einigen Ausführungsformen können zwei oder mehr Abschnitte der gleichen Metallverdrahtung, die voneinander beabstandet sind, als eine freie Verdrahtung verwendet werden, die womöglich nicht dazu bestimmt ist, ein beliebiges Taktsignal zu übertragen, und die jedoch verwendet werden kann, um lokale Zwischenverbindungen unter Transistoren oder anderen elektrisch leitenden Verdrahtungen der Flipflop-Schaltung 100 zu implementieren. Zwei oder mehr einzelne Abschnitte, die entlang der X-Achse zueinander ausgerichtet sind, können mit verschiedenen Transistoren, Durchkontaktierungen oder anderen elektrisch leitenden Verdrahtungen auf einer Ebene, die sich von der der zuvor erwähnten mehreren elektrisch leitenden Verdrahtungen 151-158 unterscheidet, verbunden sein. Bei einigen Ausführungsformen kann eine der elektrisch leitenden Schichten 151-158 von der anderen der elektrisch leitenden Verdrahtungen 151-158 elektrisch isoliert sein.In some embodiments, two or more portions of the same metal interconnect that are spaced apart may be used as a free wiring, which may not be intended to carry any clock signal, and which may be used to provide local interconnections among transistors or other electrically conductive wiring of the flip-flop circuit 100 to implement. Two or more individual sections aligned along the X-axis may be connected to different transistors, Vias or other electrically conductive wirings on a plane different from the aforementioned plurality of electrically conductive wirings 151 - 158 different, be connected. In some embodiments, one of the electrically conductive layers 151 - 158 from the other of the electrically conductive wirings 151 - 158 be electrically isolated.

Obwohl jede der elektrisch leitenden Verdrahtungen 151-158 zwei oder mehr Abschnitte umfasst, die voneinander beabstandet sind, ist die vorliegende Offenbarung nicht darauf beschränkt. Ein Durchschnittsfachmann sollte verstehen, dass es sich bei einer oder mehreren der elektrisch leitenden Verdrahtungen 151-158 um eine einzelne integrale Struktur handeln kann, die sich im Wesentlichen parallel zur X-Achse erstreckt. Eine elektrisch leitende Verdrahtung kann zum Beispiel eine kontinuierliche Struktur umfassen, die sich über den gesamten Zellenaufbau 100 erstreckt, und eine derartige elektrisch leitende Verdrahtung kann verwendet werden, um benachbarte Zellen in einer integrierten Schaltung zu verbinden.Although each of the electrically conductive wiring 151 - 158 includes two or more portions that are spaced from each other, the present disclosure is not limited thereto. One of ordinary skill in the art should understand that one or more of the electrically conductive wirings 151 - 158 may be a single integral structure that extends substantially parallel to the x-axis. For example, an electrically conductive wiring may include a continuous structure that extends throughout the cell structure 100 and such electrically conductive wiring may be used to connect adjacent cells in an integrated circuit.

Die lokale Verbindungsschicht M0, die die elektrisch leitenden Verdrahtungen 151-158 und die elektrisch leitenden Verdrahtungen VDD und VSS umfasst, kann mit den ersten bis vierten Halbleiterfinnen 111-114, den Gateelektrodenschichten 2-12 und/oder anderen elektrisch leitenden Verdrahtung, die aus der ersten elektrisch leitenden Schicht M1 auf einer Ebene über der lokalen Verbindungsschicht M0 gebildet sind, über Durchkontaktierungen/Kontaktierungen (in den Zeichnungen gekennzeichnet durch „VD“ und „MD“) elektrisch verbunden sein.The local connection layer M0, which is the electrically conductive wiring 151 - 158 and the electrically conductive wirings VDD and VSS may include the first to fourth semiconductor fins 111 - 114 , the gate electrode layers 2 - 12 and / or other electrically conductive wiring formed from the first electrically conductive layer M1 on a plane above the local interconnect layer M0 via vias / contacts (denoted by "VD" and "MD" in the drawings).

Bei einigen Ausführungsformen lassen sich einige der elektrisch leitenden Verdrahtungen 151-158 beliebigen Signalen zuordnen, einschließlich, jedoch nicht beschränkt auf, Eingangssignale wie das Abtasteingangssignal SI und das Abtastfreigabesignal SE, das Dateneingangssignal D und das Taktsignal Clk und das Datenausgangssignal Q.In some embodiments, some of the electrically conductive wirings can be accommodated 151 - 158 assign to any signals, including, but not limited to, input signals such as the sampling input signal SI and the sampling enable signal SE, the data input signal D and the clock signal Clk, and the data output signal Q.

Obgleich die Zeichnungen zeigen, dass der Standardzellenaufbau 200 acht elektrisch leitende Verdrahtungen 151-158 umfasst, die sich im Wesentlichen parallel zur X-Achse erstrecken, ist die Offenbarung nicht darauf beschränkt. Bei einigen Ausführungsformen kann die Standardzelle doppelter Höhe 100, abhängig von Einzelheiten des Entwurfs, weniger elektrisch leitende Verdrahtungen oder mehr elektrisch leitende Verdrahtungen für lokale oder globale elektrische Verbindungen aufweisen. Bei einigen Ausführungsformen ist die Anzahl der elektrisch leitenden Verdrahtungen sechs, von denen drei zwischen der oberen elektrisch leitenden Verdrahtung VSS und der elektrisch leitenden Verdrahtung VDD angeordnet sind und weitere drei zwischen der unteren elektrisch leitenden Verdrahtung VSS und der elektrisch leitenden Verdrahtung VDD angeordnet sind.Although the drawings show that the standard cell construction 200 eight electrically conductive wirings 151 - 158 which extends substantially parallel to the X-axis, the disclosure is not limited thereto. In some embodiments, the standard cell may be double height 100 Depending on details of the design, have less electrically conductive wiring or more electrically conductive wiring for local or global electrical connections. In some embodiments, the number of electrically conductive wirings are six, three of which are disposed between the upper electrically conductive wiring VSS and the electrically conductive wiring VDD, and another three are disposed between the lower electrically conductive wiring VSS and the electrically conductive wiring VDD.

Bei einigen Ausführungsformen kann ein Spalt entlang der Y-Achse zwischen den unmittelbar benachbarten elektrisch leitenden Verdrahtungen VDD und 154 (VSS und 151, 155 und VDD oder 158 und VSS) eine Konstante sein, und eine Breite entlang der Y-Achse der elektrisch leitenden Verdrahtungen 151-158 kann eine weitere Konstante sein. Bei einigen Ausführungsformen kann ein Spalt G1 entlang der Y-Achse zwischen beliebigen unmittelbar benachbarten elektrisch leitenden Verdrahtungen unter den elektrisch leitenden Verdrahtungen 151-154 jeweils der gleiche sein und ein Spalt G2 entlang der Y-Achse zwischen beliebigen unmittelbar benachbarten elektrisch leitenden Verdrahtungen unter den elektrisch leitenden Verdrahtungen 155-158 kann jeweils der gleiche sein. Bei einigen Ausführungsformen ist G1 im Wesentlichen der gleiche wie G2. Bei einigen Ausführungsformen ist der Spalt G1 oder der Spalt G2 entlang der Y-Achse gleich oder kleiner als ein Spalt G3 zwischen den unmittelbar benachbarten elektrisch leitenden Verdrahtungen VDD und 154 (VSS und 151, 155 und VDD oder 158 und VSS). Bei einigen Ausführungsformen kann eine Breite W1 entlang der Y-Achse der elektrisch leitenden Verdrahtungen 151-158 jeweils die gleiche sein. Bei einigen Ausführungsformen ist eine Breite W2 entlang der Y-Achse der elektrisch leitenden Verdrahtungen VSS und VDD zweimal die Breite W1 entlang der Y-Achse der elektrisch leitenden Verdrahtungen 151-158. Diesbezüglich ist die Höhe 2H des Standardzellenaufbaus 200 abhängig von den Spalten G1, G2 und G3, der Breite W1, der Anzahl von elektrisch leitenden Verdrahtungen 151-158 und der Breite der elektrisch leitenden Verdrahtungen VSS und VDD. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.In some embodiments, a gap along the Y axis between the immediately adjacent electrically conductive wirings VDD and 154 (VSS and 151, 155 and VDD or 158 and VSS) may be a constant, and a width along the Y axis of the electrically conductive wirings 151 - 158 can be another constant. In some embodiments, a gap G1 along the Y axis may exist between any immediately adjacent electrically conductive wirings among the electrically conductive wirings 151 - 154 each be the same and a gap G2 along the Y axis between any immediately adjacent electrically conductive wirings among the electrically conductive wirings 155 - 158 can each be the same. In some embodiments, G1 is substantially the same as G2. In some embodiments, the gap G1 or the gap G2 along the Y-axis is equal to or smaller than a gap G3 between the immediately adjacent electrically conductive wirings VDD and 154 (VSS and 151, 155 and VDD or 158 and VSS). In some embodiments, a width W1 may be along the Y-axis of the electrically conductive wirings 151 - 158 each be the same. In some embodiments, a width W2 along the Y-axis of the electrically conductive wirings VSS and VDD is twice the width W1 along the Y-axis of the electrically conductive wirings 151 - 158 , In this regard, the height 2H the standard cell construction 200 depending on the gaps G1, G2 and G3, the width W1, the number of electrically conductive wirings 151 - 158 and the width of the electrically conductive wirings VSS and VDD. However, the present disclosure is not limited thereto.

Bei einigen Ausführungsformen ist die Höhe 2H des Standardzellenaufbaus 200 ein Abstand zwischen einer Mittellinie L1, die die obere elektrisch leitende Verdrahtung VSS entlang der Y-Achse gleichmäßig unterteilt, und einer Mittellinie L2, die die untere elektrisch leitende Verdrahtung VSS entlang der Y-Achse gleichmäßig unterteilt, wie in 1 gezeigt.In some embodiments, the height is 2H the standard cell construction 200 a distance between a center line L1 equally dividing the upper electrically conductive wiring VSS along the Y axis and a center line L2 equally dividing the lower electrically conductive wiring VSS along the Y axis, as in FIG 1 shown.

Bei einigen Ausführungsformen kann die Höhe 2H als zweimal der Abstand von zwei unmittelbar benachbarten elektrisch leitenden Verdrahtungen VSS und VDD zur Übertragung unterschiedlicher Spannungspotentiale definiert sein, oder die Höhe 2H kann als der Abstand der elektrisch leitenden Verdrahtungen VSS zur Übertragung des gleichen Spannungspotentials definiert sein.In some embodiments, the height 2H be defined as twice the distance from two immediately adjacent electrically conductive wires VSS and VDD for transmitting different voltage potentials, or the height 2H may be defined as the pitch of the electrically conductive wirings VSS for transmitting the same voltage potential.

Bei einigen Ausführungsformen umfasst der Standardzellenaufbau 200 ferner die erste elektrisch leitende Schicht M1, auf deren Grundlage elektrisch leitende Verdrahtungen zum Empfangen der Eingangssignale, wie dem Abtasteingangssignal SI, dem Abtastfreigabesignal SE, dem Dateneingangssignal D und dem Taktsignal, von einer weiteren Zelle/Schaltung und zum Ausgeben des Datenausgangssignals Q an eine weitere Zelle/Schaltung gebildet sind. Wie in den Zeichnungen gezeigt, erstrecken sich die elektrisch leitenden Verdrahtungen in der ersten elektrisch leitenden Schicht M1 im Wesentlichen parallel zur Y-Achse und sind zwischen benachbarten Strukturen der Gateelektrodenschicht angeordnet.In some embodiments, the standard cell construction includes 200 furthermore, the first electrical conductive layer M1 on the basis of which electrically conductive wirings for receiving the input signals such as the sampling input signal SI, the sampling enable signal SE, the data input signal D and the clock signal from another cell / circuit and outputting the data output signal Q to another cell / circuit are formed are. As shown in the drawings, the electrically conductive wirings in the first electrically conductive layer M1 extend substantially parallel to the Y-axis and are disposed between adjacent structures of the gate electrode layer.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 161 (gezeigt in 5) der ersten elektrisch leitenden Schicht M1 das Eingangstaktsignal Clk von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus einer zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Taktsignal Clk wird von der Verdrahtung 161 auf einen elektrisch leitenden Abschnitt 1571 (gezeigt in 3 und 4) der elektrisch leitenden Verdrahtung 157 (gezeigt in 3-5), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V01 (gezeigt in 5) dazwischen übertragen. Der elektrisch leitende Abschnitt 1571 überträgt das Taktsignal Clk auf einen Gateelektrodenabschnitt 1411 (gezeigt in 3 und 4), der der gesamten Gateelektrodenschicht 8 (gezeigt in 5) entspricht, über eine Durchkontaktierung VG11 (gezeigt in 4) dazwischen. Der elektrisch leitende Abschnitt 1571 überträgt das Taktsignal Clk ebenfalls auf einen Gateelektrodenabschnitt 1412 (gezeigt in 3 und 4), der einem Abschnitt der Gateelektrodenschicht 12 (gezeigt in 5) entspricht, über eine Durchkontaktierung VG12 (gezeigt in 4) dazwischen. Folglich wird das Taktsignal Clk über den Gateelektrodenabschnitt 1411 auf die Gateelektroden von Transistoren M12, M11, M25 und M26 (gezeigt in 3) übertragen, und außerdem wird das Taktsignal Clk über den Gateelektrodenabschnitt 1412 auf die Gateelektroden von Transistoren M19 und M20 (gezeigt in 3) übertragen.Referring to the drawings, wiring receives 161 (shown in 5 ) of the first electrically conductive layer M1, the input clock signal Clk from another cell or circuit via a further electrically conductive wiring, for example, from a second metal layer (not shown) is formed. The received clock signal Clk is from the wiring 161 on an electrically conductive section 1571 (shown in 3 and 4 ) of the electrically conductive wiring 157 (shown in FIG 3 - 5 ) formed of the local interconnection layer M0 via a via V01 (shown in FIG 5 ) transmitted in between. The electrically conductive section 1571 transmits the clock signal Clk to a gate electrode portion 1411 (shown in FIG 3 and 4 ), that of the entire gate electrode layer 8th (shown in 5 ) via a via VG11 (shown in FIG 4 ) between. The electrically conductive section 1571 also transmits the clock signal Clk to a gate electrode section 1412 (shown in 3 and 4 ), which is a portion of the gate electrode layer 12 (shown in 5 ) via a via VG12 (shown in FIG 4 ) between. As a result, the clock signal Clk becomes across the gate electrode portion 1411 to the gate electrodes of transistors M12, M11, M25 and M26 (shown in FIG 3 ), and also the clock signal Clk is transmitted through the gate electrode portion 1412 to the gate electrodes of transistors M19 and M20 (shown in FIG 3 ) transfer.

Bei einigen Ausführungsformen kann die Gateelektrodenschicht, die verwendet wird, um das Taktsignal Clk zu übertragen, eine Gateelektrodenschicht wie die Gateelektrodenschicht 8 umfassen, die sich fortlaufend über die ersten bis vierten Halbleiterfinnen 111-114 erstreckt, und an einer derartigen Gateelektrodenschicht wird kein Schnittverfahren, wie ein Mehrschnittverfahren, durchgeführt. Daher wird die gleiche kontinuierliche Gateelektrodenschicht 8 verwendet, um das Taktsignal Clk sowohl auf N-Typ-Transistoren wie Transistoren M12 und M26 als auch auf P-Typ-Transistoren wie Transistoren M11 und M25 zu übertragen.In some embodiments, the gate electrode layer used to transmit the clock signal Clk may include a gate electrode layer such as the gate electrode layer 8th which continuously extend over the first to fourth semiconductor fins 111 - 114 and no cutting method such as a multi-slice method is performed on such a gate electrode layer. Therefore, the same continuous gate electrode layer becomes 8th is used to transmit the clock signal Clk to both N-type transistors such as transistors M12 and M26 and P-type transistors such as transistors M11 and M25.

Unter Bezugnahme auf die Zeichnungen ist bei dem Standardzellenaufbau 200, in der lokalen Verbindungsschicht M0, die elektrisch leitende Verdrahtung 157 die einzige elektrisch leitende Verdrahtung, die verwendet wird, um das Taktsignal Clk zu übertragen. Die verbleibenden Verdrahtungen 151-156 und 158 können somit verwendet werden, um andere Signalarten als das Taktsignal zu leiten. Ferner umfasst die elektrisch leitende Verdrahtung 157 den elektrisch leitenden Abschnitt 1571, der dafür ausgelegt ist, das Taktsignal Clk zu leiten, und andere elektrisch leitende Abschnitte, einschließlich, aber nicht beschränkt auf, elektrisch leitende Verdrahtungen 1572 und 1574, die jeweils dafür ausgelegt sind, das Abtasteingangssignal SI und das Dateneingangssignal D zu leiten.Referring to the drawings, in the standard cell structure 200, in the local interconnect layer M0, the electrically conductive wiring 157 the only electrically conductive wiring used to transmit the clock signal Clk. The remaining wiring 151 - 156 and 158 Thus, they can be used to pass other types of signals than the clock signal. Furthermore, the electrically conductive wiring comprises 157 the electrically conductive portion 1571 , which is designed to conduct the clock signal Clk, and other electrically conductive sections, including, but not limited to, electrically conductive wirings 1572 and 1574 each configured to pass the sampling input signal SI and the data input signal D.

Bei einigen Ausführungsformen empfängt der Standardzellenaufbau 200 der Flipflop-Schaltung 100 nur ein Taktsignal Clk, das über lokale Verdrahtungen und/oder Kontaktierungen/Durchkontaktierungen an verschiedene Transistoren in der Flipflop-Schaltung 100 weiterverteilt wird. Bei einigen Ausführungsformen empfängt der Standardzellenaufbau 200 der Flipflop-Schaltung 100 kein weiteres Taktsignal ClkB, das komplementär zu dem Taktsignal Clk ist.In some embodiments, the standard cell configuration receives 200 the flip-flop circuit 100 only a clock signal Clk, via local wiring and / or contacts / vias to different transistors in the flip-flop circuit 100 is redistributed. In some embodiments, the standard cell configuration receives 200 the flip-flop circuit 100 no further clock signal ClkB, which is complementary to the clock signal Clk.

Bei einigen Ausführungsformen überträgt, in der lokalen Verbindungsschicht M0, nur eine Verdrahtung oder nur ein Abschnitt aller Verdrahtungen das Taktsignal ClkB, wie vorstehend beschrieben. Bei einigen Ausführungsformen umfasst die Flipflop-Schaltung 100 keinerlei CMOS-Transmissionsgate, das sowohl das Taktsignal Clk als auch das komplementäre Taktsignal ClkB verwendet. Ein Transmissionsgate ist ein CMOS-basierter Schalter, bei dem ein PMOS eine starke Eins aber schwache Null weitergibt und ein NMOS eine starke Null aber schwache Eins weitergibt. Sowohl PMOS als auch NMOS arbeiten gleichzeitig, sodass das Transmissionsgate durch ein Steuersignal, das ein Taktsignal und ein komplementäres Taktsignal umfasst, in beide Richtungen leiten kann.In some embodiments, in the local interconnect layer M0, only one or only a portion of all wirings transmits the clock signal ClkB as described above. In some embodiments, the flip-flop circuit includes 100 no CMOS transmission gate using both the clock signal Clk and the complementary clock signal ClkB. A transmission gate is a CMOS-based switch in which a PMOS passes a strong one but weak zero and an NMOS passes a strong zero but weak one. Both PMOS and NMOS operate simultaneously so that the transmission gate can conduct in both directions through a control signal comprising a clock signal and a complementary clock signal.

Dementsprechend weist der Standardzellenaufbau 200 gemäß Ausführungsformen der vorliegenden Offenbarung einen größeren Entwurfsspielraum auf, da, verglichen mit einem Zellenaufbau, der die lokale Verbindungsschicht verwendet, um sowohl das Taktsignal Clk als auch das komplementäre Taktsignal ClkB zu übertragen, mehr Verdrahtungen oder mehr Abschnitte der Verdrahtungen zur Übertragung anderer Signale zur Verfügung stehen.Accordingly, the standard cell construction 200 According to embodiments of the present disclosure, a larger design latitude because compared to a cell structure using the local connection layer to transmit both the clock signal Clk and the complementary clock signal ClkB, more wiring or more portions of the wiring for transmitting other signals available stand.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 162 (gezeigt in 5) der ersten elektrisch leitenden Schicht M1 das Eingangsabtastsignal SI von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus einer zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Abtasteingangssignal SI wird von der Verdrahtung 162 auf einen elektrisch leitenden Abschnitt 1572 (gezeigt in 3 und 4) der elektrisch leitenden Verdrahtung 157 (gezeigt in 3-5), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V02 (gezeigt in 5) dazwischen übertragen. Der elektrisch leitende Abschnitt 1572 überträgt das Abtasteingangssignal SI auf einen Gateelektrodenabschnitt 142 (gezeigt in 3 und 4), der einem Abschnitt der Gateelektrodenschicht 5 (gezeigt in 5) entspricht, über eine Durchkontaktierung VG2 (gezeigt in 4) dazwischen. Folglich wird das Abtasteingangssignal SI über den Gateelektrodenabschnitt 142 auf die Gateelektroden von Transistoren M03 und M04 (gezeigt in 3) übertragen.Referring to the drawings, wiring receives 162 (shown in 5 ) of the first electrically conductive layer M1, the Eingangsabtastsignal SI from another cell or circuit via another electrically conductive Wiring, which is formed for example of a second metal layer (not shown). The received scanning input SI is from the wiring 162 on an electrically conductive section 1572 (shown in 3 and 4 ) of the electrically conductive wiring 157 (shown in 3 - 5 ) formed of the local interconnection layer M0 via a via V02 (shown in FIG 5 ) transmitted in between. The electrically conductive section 1572 transmits the sampling input SI to a gate electrode portion 142 (shown in 3 and 4 ), which is a portion of the gate electrode layer 5 (shown in 5 ) via a via VG2 (shown in FIG 4 ) between. As a result, the sampling input signal SI becomes the gate electrode portion 142 to the gate electrodes of transistors M03 and M04 (shown in FIG 3 ) transfer.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 163 (gezeigt in 5) der ersten elektrisch leitenden Schicht M1 das Eingangsabtastfreigabesignal SE von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus der zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Abtastfreigabesignal SE wird von der Verdrahtung 163 auf einen elektrisch leitenden Abschnitt 1521 (gezeigt in 3 und 4) der elektrisch leitenden Verdrahtung 152 (gezeigt in 3-5), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V031 (gezeigt in 5) dazwischen übertragen. Das empfangene Abtastfreigabesignal SE wird außerdem von der Verdrahtung 163 auf einen elektrisch leitenden Abschnitt 1561 (gezeigt in 3 und 4) der elektrisch leitenden Verdrahtung 156 (gezeigt in 3-5), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V032 (gezeigt in 5) dazwischen übertragen. Der elektrisch leitende Abschnitt 1521 überträgt das Abtastfreigabesignal SE auf einen Gateelektrodenabschnitt 1431 (gezeigt in 3 und 4), der einem Abschnitt der Gateelektrodenschicht 3 (gezeigt in 5) entspricht, über eine Durchkontaktierung VG31 (gezeigt in 4) dazwischen. Folglich wird das Abtastfreigabesignal SE über den Gateelektrodenabschnitt 1431 auf die Gateelektroden von Transistoren M01 und M02 (gezeigt in 3) übertragen. Der elektrisch leitende Abschnitt 1561 überträgt das Abtastfreigabesignal SE auf einen Gateelektrodenabschnitt 1432 (gezeigt in 3 und 4), der einem Abschnitt der Gateelektrodenschicht 2 (gezeigt in 5) entspricht, über eine Durchkontaktierung VG32 (gezeigt in 4) dazwischen und an einen Gateelektrodenabschnitt 1433 (gezeigt in 3 und 4), der einem Abschnitt der Gateelektrodenschicht 2 (gezeigt in 5) entspricht, über eine Durchkontaktierung VG33 (gezeigt in 4) dazwischen. Folglich wird das Abtastfreigabesignal SE über den Gateelektrodenabschnitt 1433 auf die Gateelektrode von Transistor M07 (gezeigt in 3) und über den Gateelektrodenabschnitt 1433 an die Gateelektrode von Transistor M06 (gezeigt in 3) übertragen.Referring to the drawings, wiring receives 163 (shown in 5 ) of the first electrically conductive layer M1, the Eingangsabtastfreigabesignal SE from another cell or circuit via another electrically conductive wiring, for example, from the second metal layer (not shown) is formed. The received scan enable signal SE is from the wiring 163 on an electrically conductive section 1521 (shown in 3 and 4 ) of the electrically conductive wiring 152 (shown in 3 - 5 ) formed of the local interconnection layer M0 via a via V031 (shown in FIG 5 ) transmitted in between. The received scan enable signal SE is also from the wiring 163 on an electrically conductive section 1561 (shown in 3 and 4 ) of the electrically conductive wiring 156 (shown in 3 - 5 ) formed of the local interconnect layer M0 via a via V032 (shown in FIG 5 ) transmitted in between. The electrically conductive section 1521 transmits the sample enable signal SE to a gate electrode portion 1431 (shown in 3 and 4 ), which is a portion of the gate electrode layer 3 (shown in 5 ) via a via VG31 (shown in FIG 4 ) between. As a result, the scan enable signal SE becomes across the gate electrode portion 1431 to the gate electrodes of transistors M01 and M02 (shown in FIG 3 ) transfer. The electrically conductive section 1561 transmits the sample enable signal SE to a gate electrode portion 1432 (shown in 3 and 4 ), which is a portion of the gate electrode layer 2 (shown in 5 ) via a via VG32 (shown in FIG 4 ) between and to a gate electrode portion 1433 (shown in 3 and 4 ), which is a portion of the gate electrode layer 2 (shown in 5 ) via a via VG33 (shown in FIG 4 ) between. As a result, the scan enable signal SE becomes across the gate electrode portion 1433 to the gate electrode of transistor M07 (shown in FIG 3 ) and via the gate electrode section 1433 to the gate electrode of transistor M06 (shown in FIG 3 ) transfer.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 164 (gezeigt in 5) der ersten elektrisch leitenden Schicht M1 das Dateneingangssignal D von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus der zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Dateneingangssignal D wird von der Verdrahtung 164 auf einen Metallverdrahtungsabschnitt 1572 (gezeigt in 3 und 4) der elektrisch leitenden Verdrahtung 157 (gezeigt in 3-5), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V04 (gezeigt in 5) dazwischen übertragen. Der elektrisch leitende Abschnitt 1572 überträgt das Dateneingangssignal D auf einen Gateelektrodenabschnitt 144 (gezeigt in 3 und 4), der einem Abschnitt der Gateelektrodenschicht 3 (gezeigt in 5) entspricht, über eine Durchkontaktierung VG4 (gezeigt in 4) dazwischen. Folglich wird das Dateneingangssignal D über den Gateelektrodenabschnitt 142 auf die Gateelektroden von Transistoren M09 und M10 (gezeigt in 3) übertragen.Referring to the drawings, wiring receives 164 (shown in 5 ) of the first electrically conductive layer M1, the data input signal D from another cell or circuit via a further electrically conductive wiring, for example, from the second metal layer (not shown) is formed. The received data input signal D is from the wiring 164 on a metal wiring section 1572 (shown in 3 and 4 ) of the electrically conductive wiring 157 (shown in 3 - 5 ) formed of the local interconnection layer M0 via a via V04 (shown in FIG 5 ) transmitted in between. The electrically conductive section 1572 transmits the data input signal D to a gate electrode section 144 (shown in 3 and 4 ), which is a portion of the gate electrode layer 3 (shown in 5 ) via a via VG4 (shown in FIG 4 ) between. As a result, the data input signal D is transmitted through the gate electrode portion 142 to the gate electrodes of transistors M09 and M10 (shown in FIG 3 ) transfer.

Unter Bezugnahme auf die Zeichnungen gibt eine Verdrahtung 165 (gezeigt in 5) der ersten elektrisch leitenden Schicht M1 das Datenausgangssignal Q an eine weitere Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus der zweiten Metallschicht (nicht gezeigt) gebildet ist, aus. Das Ausgabedaten-Ausgangssignal Q wird von einem elektrisch leitenden Abschnitt 1511 (gezeigt in 3 und 4) der elektrisch leitenden Verdrahtung 151 (gezeigt in 3-5), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V051 (gezeigt in 5) dazwischen und von einem elektrisch leitenden Abschnitt 1541 (gezeigt in 3 und 4) der elektrisch leitenden Verdrahtung 154 (gezeigt in 3-5), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V052 (gezeigt in 5) dazwischen übertragen. Die elektrisch leitenden Abschnitte 1511 und 1541 empfangen die ausgegebenen Datensignale von Drains der Transistoren M31 und M32 über Durchkontaktierungen dazwischen, die aus VD und MD gebildet sind.Referring to the drawings, there is a wiring 165 (shown in 5 ) of the first electrically conductive layer M1, the data output signal Q to another cell or circuit via a further electrically conductive wiring, which is formed for example from the second metal layer (not shown) from. The output data output Q is from an electrically conductive portion 1511 (shown in 3 and 4 ) of the electrically conductive wiring 151 (shown in 3 - 5 ) formed of the local interconnection layer M0 via a via V051 (shown in FIG 5 ) between and from an electrically conductive section 1541 (shown in 3 and 4 ) of the electrically conductive wiring 154 (shown in FIG 3 - 5 ) formed of the local interconnect layer M0 via a via V052 (shown in FIG 5 ) transmitted in between. The electrically conductive sections 1511 and 1541 receive the output data signals from drains of the transistors M31 and M32 via vias formed therefrom of VD and MD.

Ein Durchschnittsfachmann sollte verstehen, dass der vorstehend genannte Aufbau, der dafür ausgelegt ist, die Eingangssignale zu empfangen, die Ausgangssignale auszugeben und Signale lokal zu leiten, lediglich ein Beispiel ist. Gemäß anderen Ausführungsformen kann sich der Aufbau zur Implementierung der Flipflop-Schaltung 100 abhängig von Einzelheiten des Entwurfs von dem in 2-5 gezeigten unterscheiden. Beispielsweise können ein oder mehrere Transistoren M01 bis M32 neu positioniert werden, die Anzahl der Verdrahtungen (oder der Verdrahtungsabschnitte) erhöht oder verringert werden, die Anzahl von Halbleiterfinnen (oder Halbleiterfinnenabschnitten) erhöht oder verringert werden und die Anzahl der Gateelektrodenschichten (oder der Gateelektrodenabschnitte) erhöht oder verringert werden. Ein Durchschnittsfachmann sollte ebenfalls verstehen, dass auch die Position und/oder die Anzahl von Kontaktierungen oder Durchkontaktierungen zur vertikalen Verbindung unterschiedlicher Schichten verändert werden kann.It should be understood by one of ordinary skill in the art that the foregoing construction, which is adapted to receive the input signals, output the output signals, and route signals locally, is merely one example. According to other embodiments, the structure for implementing the flip-flop circuit 100 depending on details of the design of the in 2 - 5 differentiate shown. For example, one or more transistors M01 to M32 may be repositioned, the number of wirings (or wiring portions) may be increased or decreased, the number of semiconductor fins (or semiconductor fin portions) increased or decreased, and the number of gate electrode layers (or gate electrode portions) increased or reduced. It should also be understood by one of ordinary skill in the art that the position and / or number of contacts or vias may also be altered to vertically interconnect different layers.

6 zeigt einen Abschnitt einer integrierten Schaltung, der einen Abschnitt A des in 5 gezeigten Aufbaus umfasst. Zur Vereinfachung sind in 6 nur die Schichten, die die Halbleiterfinnen (in den Zeichnungen gekennzeichnet durch „Finne“) umfassen, und die Gateelektrodenschichten (in den Zeichnungen gekennzeichnet durch „Gateelektrodenschicht“) dargestellt. Des Weiteren sind die in 5 Gateelektrodenschichten 2-12 in 6 zur Vereinfachung der Darstellung weggelassen. Um relative laterale (oder horizontale) Positionen der Halbleiterfinnen und der Gateelektrodenschichten zu zeigen, sind die in 6 gezeigten Halbleiterfinnen auf den Gateelektrodenschichten angeordnet. Ein Durchschnittsfachmann sollte verstehen, dass die Gateelektrodenschichten bei der Herstellung stattdessen über den Halbleiterschichten gebildet werden. 6 shows a portion of an integrated circuit which includes a portion A of the in 5 includes shown construction. For simplicity, in 6 only the layers comprising the semiconductor fins (indicated by "fin" in the drawings) and the gate electrode layers (indicated by "gate electrode layer" in the drawings) are shown. Furthermore, the in 5 Gate electrode layers 2 - 12 in 6 omitted for simplicity of illustration. In order to show relative lateral (or horizontal) positions of the semiconductor fins and the gate electrode layers, those in Figs 6 shown semiconductor fins disposed on the gate electrode layers. One of ordinary skill in the art should understand that the gate electrode layers are instead formed over the semiconductor layers during fabrication.

Unter Bezugnahme auf 6 ist der in 5 gezeigte Abschnitt A dupliziert, und somit sind zwei Abschnitte A entlang der X-Achse unmittelbar benachbart zueinander angeordnet. In 6 sind die erste und die zweite Dummy-Gateelektrodenschicht 1 und 13 an entgegengesetzten Rändern des Abschnitts A entlang der X-Achse angeordnet. Die zweite Dummy-Gateelektrodenschicht 13 des linken Abschnitts A und die erste Dummy-Gateelektrodenschicht 1 des rechten Abschnitts A, welche zwei unmittelbar benachbarte Strukturen in der Gateelektrodenschicht sind, sind voneinander entlang der X-Achse beabstandet.With reference to 6 is the in 5 section A duplicated, and thus two sections A are arranged along the X-axis immediately adjacent to each other. In 6 are the first and second dummy gate electrode layers 1 and 13 arranged on opposite edges of the section A along the X-axis. The second dummy gate electrode layer 13 of the left portion A and the first dummy gate electrode layer 1 of the right portion A, which are two immediately adjacent structures in the gate electrode layer, are spaced from each other along the X axis.

Ein Aufbau, gekennzeichnet durch Bezugszeichen 602, der Randabschnitte der zwei Abschnitte A darstellt, ist ein Doppeldiffusionsbruch (DDB), der auf einer Ebene der Halbleiterfinnenebene mit einem Isolationsmaterial gefüllt ist und eine Breite entlang der X-Achse aufweist, die ungefähr gleich einem Abstand entlang der X-Achse der Gateelektrodenschichten ist.A structure characterized by reference numerals 602 representing edge portions of the two portions A is a double diffusion break (DDB) filled with an insulating material on a plane of the semiconductor fin plane and having a width along the X-axis which is approximately equal to a distance along the X-axis of the gate electrode layers ,

Ein Durchschnittsfachmann sollte verstehen, dass eine Verwendung von zwei identischen Zellen in 6 nur zur Vereinfachung der Erläuterung dient, die vorliegende Offenbarung jedoch nicht darauf beschränkt ist. Bei anderen Ausführungsformen können zwei unterschiedliche Zellen, die unmittelbar benachbart zueinander sind, eine Grenze aufweisen, die genauso ausgelegt ist wie die in 6 gezeigte.One of ordinary skill in the art should understand that use of two identical cells in one 6 for convenience of explanation only, but the present disclosure is not limited thereto. In other embodiments, two different cells that are immediately adjacent to each other may have a boundary configured the same as that in FIG 6 shown.

7 zeigt ein modifiziertes Beispiel, das auf der in 6 gezeigten Konfiguration basiert. Jeder Abschnitt B, der in 7 gezeigt ist, ist im Wesentlichen der gleiche wie der Abschnitt A, der in 6 gezeigt ist, außer dass die zweite Dummy-Gateelektrodenschicht 13 des linken Abschnitts a in 6 und die erste Dummy-Gateelektrodenschicht 1 des rechten Abschnitts A in 6 in 7 miteinander überlappt sind. Diesbezüglich besitzt jeder Abschnitt B (oder jede Standardzelle 200) eine Hälfte der in gemeinsamem Besitz befindlichen Dummy-Gateelektrodenschicht 2(1) der zwei benachbarten Standardzellenaufbauten. 7 shows a modified example based on the in 6 shown configuration based. Each section B, which is in 7 is substantially the same as the section A shown in FIG 6 except that the second dummy gate electrode layer 13 of the left section a in 6 and the first dummy gate electrode layer 1 of the right section A in 6 in 7 are overlapped with each other. In this regard, each section has B (or any standard cell 200 ) One half of the shared dummy gate electrode layer 2 (1) of the two adjacent standard cell structures.

Unter Bezugnahme auf 7 handelt es sich bei einem Aufbau, gekennzeichnet durch Bezugszeichen 702, der einen gemeinsamen Randabschnitt der zwei Abschnitte B darstellt, um einen Einzeldiffusionsbruch (SDB), der auf einer Ebene der Halbleiterfinnenebene mit einem Isolationsmaterial gefüllt ist und eine Breite entlang der X-Achse aufweist, die kleiner als eine Breite der Dummy-Gateelektrodenschicht 2 (oder 1) entlang der X-Achse ist.With reference to 7 it is in a structure marked by reference numerals 702 which represents a common edge portion of the two portions B to form a single-diffusion break (SDB) filled with an insulating material on a plane of the semiconductor fin plane and having a width along the X-axis smaller than a width of the dummy gate electrode layer 2 (or 1) along the X axis.

Ein Durchschnittsfachmann sollte verstehen, dass eine Verwendung von zwei identischen Zellen in 7 nur zur Vereinfachung der Erläuterung dient, die vorliegende Offenbarung jedoch nicht darauf beschränkt ist. Bei anderen Ausführungsformen können zwei unterschiedliche Zellen, die unmittelbar benachbart zueinander sind, eine Grenze aufweisen, die genauso ausgelegt ist wie die in 7 gezeigte.One of ordinary skill in the art should understand that use of two identical cells in one 7 for convenience of explanation only, but the present disclosure is not limited thereto. In other embodiments, two different cells that are immediately adjacent to each other may have a boundary configured the same as that in FIG 7 shown.

8 ist eine Perspektivansicht eines beispielhaften Finnen-Feldeffekttransistors (FinFET), der zur Implementierung verschiedener Transistoren des vorstehend beschriebenen Standardzellenaufbaus 200 verwendet werden kann. 8th Figure 4 is a perspective view of an exemplary fin field effect transistor (FinFET) used to implement various transistors of the standard cell configuration described above 200 can be used.

Unter Bezugnahme auf 8 umfasst ein FinFET eine Halbleiterfinne 1200, die beispielsweise aus Silizium gebildet ist, die von einem Substrat 1000, beispielsweise einem Silizium-Substrat, hervorsteht. Die Halbleiterfinne 1200 kann ein grabengeätztes Substrat sein oder durch Epitaxie aufgewachsen werden. Alternativ kann die Halbleiterfinne 1200 aus einer Vorrichtungsschicht aus einem Silizium-auf-Isolator(SOI)-Substrat gebildet sein. Ein unterer Abschnitt der Halbleiterfinne 1200 ist zwischen Isolationsbereichen 110 angeordnet, die über dem Substrat 1000 gebildet sind. Als ein nachfolgend beschriebenes Beispiel handelt es sich bei den Isolationsbereichen 1100 um Bereiche flacher Grabenisolierung (STI). Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Gemäß einer weiteren Ausführungsform kann es sich bei den Isolationsbereichen 1100 um Feldoxidbereiche handeln.With reference to 8th For example, a FinFET includes a semiconductor fin 1200 formed of, for example, silicon from a substrate 1000 , For example, a silicon substrate protrudes. The semiconductor fin 1200 may be a trench etched substrate or grown by epitaxy. Alternatively, the semiconductor fin 1200 be formed of a device layer of a silicon-on-insulator (SOI) substrate. A lower section of the semiconductor fin 1200 is between isolation areas 110 arranged over the substrate 1000 are formed. As an example described below, the isolation regions are 1100 around areas of shallow trench isolation (STI). However, the present disclosure is not limited thereto. According to another Embodiment may be in the isolation areas 1100 to act field oxide areas.

Der FinFET umfasst ferner einen Source-Bereich 1400 und einen Drain-Bereich 1500 sowie einen Kanalbereich 1300, der dazwischen angeordnet ist. Der Source-Bereich 1400, der Drain-Bereich 1500 und der Kanalbereich 1300 des FinFET sind aus einem oberen Abschnitt der Halbleiterfinne 1200 auf einer Ebene über den Isolationsbereichen 110 gebildet. Der Source- und der Drain-Bereich 1400 und 1500 sind stark dotiert, wohingegen der Kanalbereich 1300 undotiert oder schwach dotiert ist.The FinFET further includes a source region 1400 and a drain region 1500 and a channel area 1300 which is arranged between. The source area 1400 , the drain area 1500 and the channel area 1300 of the FinFET are from an upper portion of the semiconductor fin 1200 on a level above the isolation areas 110 educated. The source and drain regions 1400 and 1500 are heavily doped, whereas the channel region 1300 undoped or weakly doped.

Eine Gateelektrode 1380 ist aus einer oder mehreren Schichten aus Metallmaterial, wie W oder Co, gebildet und kann ferner andere austrittsarbeitseinstellende Metalle umfassen, ist über dem Kanalbereich 1300 ausgebildet und erstreckt sich so, dass sie Seitenwände des Kanalbereichs 1300 bedeckt und Abschnitte der Isolationsbereiche 1100 bedeckt. Der FinFET weist außerdem eine Gateisolierschicht 1350 auf, die zum Beispiel aus einem dielektrischen High-K-Material wie einem Metalloxid gebildet ist, das Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder eine Mischung davon umfasst. Die Gateisolierschicht 1350 ist zwischen der Gateelektrode 1380 und dem Kanalbereich 1300 angeordnet, um diese elektrisch voneinander zu isolieren.A gate electrode 1380 is formed of one or more layers of metal material, such as W or Co, and may further comprise other workfunction-adjusting metals is above the channel region 1300 formed and extends so that they are side walls of the channel area 1300 covered and sections of isolation areas 1100 covered. The FinFET also has a gate insulating layer 1350 formed, for example, from a high-K dielectric material such as a metal oxide, the oxides of Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu and / or a mixture thereof. The gate insulating layer 1350 is between the gate electrode 1380 and the channel area 1300 arranged to electrically isolate them from each other.

Es sollte sich verstehen, dass Metallkontaktierungen (die beispielsweise aus der vorstehend beschriebenen Schicht MD gebildet sind) über dem Source- und dem Drain-Bereich 1400 und 1500 ausgebildet sein können und/oder eine Gateelektrodenschichtkontaktierung (die beispielsweise aus der vorstehend beschriebenen Schicht VG gebildet ist) über der Gateelektrode 1380 ausgebildet sein kann, um den Source- und den Drain-Bereich 1400 und 1500 und/oder die Gateelektrode 1380 mit verschiedenen elektrisch leitenden Schichten (beispielsweise der vorstehend beschriebenen lokale Verbindungsschicht M0 und der ersten elektrisch leitenden Schicht M1) elektrisch zu verbinden.It should be understood that metal contacts (formed, for example, from layer MD described above) are above the source and drain regions 1400 and 1500 may be formed and / or a gate electrode layer contacting (which is formed for example from the above-described layer VG) over the gate electrode 1380 may be formed to the source and the drain region 1400 and 1500 and / or the gate electrode 1380 to electrically connect with various electrically conductive layers (for example, the above-described local interconnect layer M0 and the first electroconductive layer M1).

9 zeigt eine Querschnittsansicht, die eine vertikale Schichtanordnung einer Halbleitervorrichtung in Bezug auf die Ausführungsformen der vorliegenden Offenbarung veranschaulicht. 9 zeigt nicht zwangsläufig einen spezifischen Querschnitt des in Bezug auf 2-5 beschriebenen Standardzellenaufbaus. 9 FIG. 12 is a cross-sectional view illustrating a vertical layer arrangement of a semiconductor device related to the embodiments of the present disclosure. FIG. 9 does not necessarily indicate a specific cross section of the 2 - 5 described standard cell construction.

Unter Bezugnahme auf 2-5 und 9 sind die Halbleiterfinnen 111-114 in der Substratschicht angeordnet. In der Gateelektrodenschicht sind Gatestrukturen angeordnet, die Gateelektrodenschichten 2-12 und die erste und zweite Dummy-Gateelektrodenschicht 1 und 13 und Gatedielektrikumsschichten umfassen. Die lokale Verbindungsschicht M0 befindet sich über der Gateelektrodenschicht und/oder den Halbleiterfinnen und ist mit den Halbleiterfinnen über Kontaktierungen/Durchkontaktierung MD und VD verbunden und mit den Gateelektrodenschichten über Gatekontaktierungen VG verbunden. In der lokalen Verbindungsschicht sind die elektrisch leitenden Verdrahtungen 151-158, VDD und VSS ausgebildet. Die erste Durchkontaktierungsschicht V0 befindet sich zwischen der lokalen Verbindungsschicht M0 und der ersten elektrisch leitenden Schicht M1. In der ersten elektrisch leitenden Schicht M1 werden das Abtasteingangssignal SI, das Abtastfreigabesignal SE, das Dateneingangssignal D, das Taktsignal Clk und das Datenausgangssignal Q von einer weiteren Zelle oder Schaltung empfangen. Bei einigen Ausführungsformen umfasst die vertikale Schichtanordnung eine zweite Durchkontaktierungsschicht V1, in der die zweiten Durchkontaktierungen V1 angeordnet sind, und eine zweite elektrisch leitende Schicht M2, in der zweite elektrisch leitende Verdrahtungen angeordnet sind. Die zweiten elektrisch leitenden Verdrahtungen können dafür ausgelegt sein, in der ersten elektrisch leitenden Schicht M1 das Abtasteingangssignal SI, das Abtastfreigabesignal SE, das Dateneingangssignal D und das Taktsignal Clk von einer weiteren Zelle oder Schaltung der Flipflop-Schaltung 100 zu übertragen, und das Datenausgangssignal Q von der Flipflop-Schaltung 100 auf eine weitere Zelle oder Schaltung zu übertragen.With reference to 2 - 5 and 9 are the semiconductor fins 111 - 114 arranged in the substrate layer. Gate structures are arranged in the gate electrode layer, the gate electrode layers 2 - 12 and the first and second dummy gate electrode layers 1 and 13 and gate dielectric layers. The local connection layer M0 is located above the gate electrode layer and / or the semiconductor fins and is connected to the semiconductor fins via contacts / via MD and VD and connected to the gate electrode layers via gate contacts VG. In the local interconnect layer are the electrically conductive wirings 151 - 158 , VDD and VSS trained. The first via layer V0 is located between the local interconnect layer M0 and the first electrically conductive layer M1. In the first electrically conductive layer M1, the sampling input signal SI, the sampling enable signal SE, the data input signal D, the clock signal Clk and the data output signal Q are received from another cell or circuit. In some embodiments, the vertical layer arrangement comprises a second via layer V1, in which the second vias V1 are arranged, and a second electrically conductive layer M2, in which second electrically conductive wirings are arranged. The second electrically conductive wirings may be configured to include, in the first electrically conductive layer M1, the sampling input signal SI, the sampling enable signal SE, the data input signal D and the clock signal Clk from another cell or circuit of the flip-flop circuit 100 and the data output Q from the flip-flop circuit 100 to transfer to another cell or circuit.

Bei einigen Ausführungsformen sind die erste elektrisch leitende Schicht M1 und höher aus Metall, wie Cu, Al oder einer Legierung davon mit einer oder mehreren dünnen leitenden Schichten (z. B. Ta, Ti, TiN und/oder TaN) gebildet, und die lokale Zwischenverbindungsverdrahtung M0 ist aus einem anderen Material gebildet als die erste elektrisch leitende Schicht M1 und höher und umfasst Ni, Co, W, M0, eine Legierung davon mit einer oder mehreren dünnen leitenden Schichten (z. B. Ta, Ti, TiN und/oder TaN).In some embodiments, the first electrically conductive layer M1 and above are formed of metal such as Cu, Al, or an alloy thereof with one or more thin conductive layers (eg, Ta, Ti, TiN, and / or TaN), and the local Interconnect wiring M0 is formed of a different material than the first electrically conductive layer M1 and higher, and includes Ni, Co, W, M0, an alloy thereof with one or more thin conductive layers (eg, Ta, Ti, TiN, and / or TaN).

10 zeigt einen Schaltungsblock einer weiteren Flipflop-Schaltung, von der in 11 ein detailliertes Schaltbild gezeigt ist. 10 FIG. 12 shows a circuit block of another flip-flop circuit, of which FIG 11 a detailed circuit diagram is shown.

Unter Bezugnahme auf 10 umfasst die Flipflop-Schaltung 300 einen Datensynchronisierungsblock Block-A einschließlich eines Taktsignaleingangsanschlusses C, der ein Taktsignal Clk empfängt, eines Eingangsanschlusses D, der ein Dateneingangssignal empfängt, einer AND-OR-Invert(AOI)-Logik, die das Dateneingangssignal in ein durch das Taktsignal Clk synchronisiertes Impulssignal PD umwandelt. Die Flipflop-Schaltung 300 umfasst ferner eine Latch-Schaltung 301, die Block-B, Block-C und Block-D einschließt. Als Reaktion auf Flanken des Impulssignals PD und des Taktsignals Clk, das durch Block-B erzeugt wird, wird das Impulssignal PD, das den Eingangsdatenstrom anzeigt, an einem Speicherknoten D2 von kreuzgekoppelten Invertern, die durch einen Speicherblock-C bereitgestellt werden, gespeichert, und das gespeicherte Signal an dem Speicherknoten D2 wird als Reaktion auf Flanken des gespeicherten Signals und des Taktsignals Clk, das durch Block-D erzeugt wird, an Knoten D4 ausgegeben. Die Flipflop-Schaltung 300 umfasst ferner einen Ausgangspufferblock-E und einen Inverterblock-F, der einen Ausgangsanschluss Q bereitstellt, der durch Invertieren der an Knoten D4 übertragenen Daten ein Datensignal ausgibt.With reference to 10 includes the flip-flop circuit 300 a data sync block A including a clock signal input terminal C receiving a clock signal Clk, an input terminal D receiving a data input signal, an AND-OR Invert (AOI) logic which converts the data input signal into a pulse signal PD synchronized by the clock signal Clk , The flip-flop circuit 300 further comprises a latch circuit 301 including Block-B, Block-C and Block-D. In response to edges of the pulse signal PD and the clock signal Clk passing through Block B is generated, the pulse signal PD indicative of the input data stream is stored at a storage node D2 of cross-coupled inverters provided by a memory block-C, and the stored signal at the storage node D2 is stored in response to edges of the stored data Signal and the clock signal Clk, which is generated by block D, output to node D4. The flip-flop circuit 300 further comprises an output buffer block-E and an inverter block-F which provides an output terminal Q which outputs a data signal by inverting the data transmitted to node D4.

Wie in 10 gezeigt, wird nur ein Taktsignal Clk verwendet, und die Flipflop-Schaltung 300 ist somit ein Flipflop ohne Transmissionsgate, in dem die AOI-Logik zur Umwandlung des Dateneingangssignals in das Impulssignal PD verwendet wird, um die Funktion des CMOS-basierten Transmissionsgates zu ersetzen. In diesem Fall wird das komplementäre Taktsignal ClkB bei der in 10 gezeigten Flipflop-Schaltung 300 ohne Transmissionsgate nicht verwendet.As in 10 only one clock signal Clk is used, and the flip-flop circuit 300 is thus a non-transmission gate flip-flop in which the AOI logic is used to convert the data input signal into the pulse signal PD to replace the function of the CMOS based transmission gate. In this case, the complementary clock signal ClkB at the in 10 shown flip-flop circuit 300 not used without transmission gate.

Bei einigen Ausführungsformen weist die in 10 gezeigte Flipflop-Schaltung 300 keine zwei Taktsignalarten Clk und ClkB auf. Das heißt, dass, verglichen mit einem Vergleichsbeispiel, bei dem eine Flipflop-Schaltung verwendet wird, die ein ähnliches Schaltbild aufweist, wie die in 10 gezeigte Flipflop-Schaltung, aber zwei Taktsignalarten Clk und ClkB verwendet, weniger elektrisch leitende Verdrahtungen unter den elektrisch leitenden Verdrahtungen verwendet werden, um das Taktsignal zu übertragen. Infolgedessen kann die Höhe des Standardzellenaufbaus der in 10 gezeigten Flipflop-Schaltung verglichen mit dem Vergleichsbeispiel reduziert werden, oder, wenn die Höhe des Standardzellenaufbaus der in 10 gezeigten Flipflop-Schaltung beibehalten wird, weist der Standardzellenaufbau der in 10 gezeigten Flipflop-Schaltung einen größeren Entwurfsspielraum auf, da mehr elektrisch leitende Verdrahtungen unter den verfügbaren elektrisch leitenden Verdrahtungen verwendet werden können, um andere Signale als das Taktsignal ClkB zu übertragen.In some embodiments, the in 10 shown flip-flop circuit 300 There are no two types of clocks, Clk and ClkB. That is, as compared with a comparative example using a flip-flop circuit having a similar circuit diagram to that in FIG 10 shown flip-flop circuit, but uses two types of clocks Clk and ClkB, less electrically conductive wiring used under the electrically conductive wiring to transmit the clock signal. As a result, the height of the standard cell construction of the in 10 shown reduced compared to the comparative example, or, if the height of the standard cell structure of in 10 retained flip-flop circuit is shown, the standard cell structure of in 10 shown flip-flop circuit a greater design margin, as more electrically conductive wiring among the available electrically conductive wiring can be used to transmit signals other than the clock signal ClkB.

Ein Durchschnittsfachmann sollte verstehen, dass eine Verwendung einer AOI-Logik lediglich ein Beispiel ist und die vorliegende Offenbarung nicht darauf beschränkt ist. Bei anderen Ausführungsformen kann eine OAI-Logik oder ein anderer Multiplexer als eine AOI-Logik verwendet werden, um einen Eingangsdatenstrom in ein durch ein Taktsignal synchronisiertes Impulssignal umzuwandeln.One of ordinary skill in the art should understand that using AOI logic is only an example, and the present disclosure is not so limited. In other embodiments, an OAI logic or other multiplexer may be used as AOI logic to convert an input data stream into a pulse signal synchronized by a clock signal.

11 zeigt ein Schaltbild des in 10 gezeigten Schaltungsblocks. Ein Durchschnittsfachmann sollte verstehen, dass das Abtasteingangssignal und Abtastfreigabesignal in dem in 10 gezeigten Schaltungsblock zur Vereinfachung der Erläuterung weggelassen sind. Der in 10 gezeigte Schaltungsblock kann, wenn zusammen mit einem Abtasteingangssignal und einem Abtastfreigabesignal implementiert, durch mehrere Transistoren T01 bis T42 in einer Flipflop-Schaltung 300', die in 11 gezeigt ist, realisiert werden. Ein Durchschnittsfachmann sollte verstehen, dass der in 11 gezeigte Block A’ im Wesentlichen der gleiche wie der in 10 gezeigte Block A ist, außer dass das Abtasteingangssignal SI und das Abtastfreigabesignal SE beinhaltet sind. 11 shows a diagram of the in 10 shown circuit block. One of ordinary skill in the art should understand that the sample input and sample enable signals in the in 10 shown circuit block are omitted for ease of explanation. The in 10 As shown in FIG. 12, when implemented in conjunction with a sample input signal and a sample enable signal, a plurality of transistors T01 through T42 in a flip-flop circuit 300 'shown in FIG 11 is shown to be realized. One of ordinary skill in the art should understand that the in 11 shown block A 'is substantially the same as in 10 shown block A except that the sampling input signal SI and the sampling enable signal SE are included.

Bei einigen Ausführungsformen ist das Taktsignal Clk (siehe Block G) das einzige Taktsignal, das durch die Flipflop-Schaltung 300' von einer weiteren Zelle oder Schaltung empfangen wird. Das heißt, dass kein Taktsignal ClkB, das ein komplementäres Taktsignal des Taktsignals Clk ist, durch die Flipflop-Schaltung 300' von einer weiteren Zelle oder Schaltung empfangen wird. Bei einigen Ausführungsformen kann das Taktsignal ClkBB, das komplementär zu Signal ClkB ist, welches komplementär zu Taktsignal Clk ist, durch zwei seriell gekoppelte Inverter in Block G zur internen Verwendung erhalten werden.In some embodiments, the clock signal Clk (see block G) is the only clock signal provided by the flip-flop circuit 300 ' is received by another cell or circuit. That is, no clock signal ClkB, which is a complementary clock signal of the clock signal Clk, by the flip-flop circuit 300 ' is received by another cell or circuit. In some embodiments, the clock signal ClkBB that is complementary to signal ClkB, which is complementary to clock signal Clk, may be obtained by two serially coupled inverters in block G for internal use.

Bei einigen Ausführungsformen bezieht sich ein Eingangssignal, wie etwa das Abtasteingangssignal SI, das Abtastfreigabesignal SE, das Dateneingangssignal D oder das Taktsignal Clk, das durch die Flipflop-Schaltung 300' empfangen wird, auf ein Signal, das auf eine Verdrahtung oder eine Kontaktierung der Flipflop-Schaltung 300' übertragen wird, allerdings bevor sich dieses durch eine Halbleitervorrichtung, wie etwa einen Transistor, der Flipflop-Schaltung 300' hindurchbewegt.In some embodiments, an input signal, such as the sample input signal SI, the sample enable signal SE, the data input signal D, or the clock signal Clk, is input by the flip-flop circuit 300 ' is received on a signal due to wiring or contacting the flip-flop circuit 300 ' but before it passes through a semiconductor device, such as a transistor, the flip-flop circuit 300 ' moved through.

Ein Durchschnittsfachmann sollte verstehen, dass Verbindungspunkte, die in 11 durch die gleichen Elemente, wie etwa „seb“, „sl_ax“, „ClkBB“, dargestellt sind, mittels Verdrahtungen (nicht gezeigt) elektrisch miteinander verbunden sind. Eine Veranschaulichung dieser Elemente in 11 dient lediglich zur Vereinfachung der Erläuterung. Das Element, wie etwa „seb“, „sl_ax“, „ClkB“ und „ClkBB“ kann weggelassen sein, wenn Verdrahtungen verwendet werden, um alle der in 11 durch das gleiche Element dargestellten Verbindungspunkte zu verbinden.One of ordinary skill in the art should understand that connection points that exist in 11 represented by the same elements as "seb", "sl_ax", "ClkBB" are electrically connected to each other by means of wirings (not shown). An illustration of these elements in 11 is for convenience of explanation only. The element such as "seb", "sl_ax", "ClkB", and "ClkBB" may be omitted when wirings are used to connect all of them in 11 connect through the same element represented connection points.

12 und 13 zeigen einen Standardzellenaufbau der in 11 gezeigten Flipflop-Schaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 14 zeigt einen Abschnitt des in 12 oder 13 gezeigten Standardzellenaufbaus. 15 zeigt einen Abschnitt des in 12 oder 13 gezeigten Standardzellenaufbaus. 12 and 13 show a standard cell construction in 11 5, in accordance with some embodiments of the present disclosure. 14 shows a section of the in 12 or 13 shown standard cell construction. 15 shows a section of the in 12 or 13 shown standard cell construction.

Zur Vereinfachung der Darstellung sind in 12 und 13 Elemente eines Standardzellenaufbaus 400 einer in 11 gezeigten Flipflop-Schaltung 300' separat beschriftet, obgleich die in 12 und 13 gezeigten Aufbauten jeweils die gleichen sind.To simplify the illustration are in 12 and 13 Elements of a Standard cell design 400 one in 11 shown flip-flop circuit 300 ' labeled separately, although the in 12 and 13 shown constructions are the same.

Ähnlich den vorstehend beschriebenen Ausführungsformen zeigt jede von 14 und 15 verschiedene Schichten, die, bei einigen Ausführungsformen, eine Halbleiterfinnenschicht (in den Zeichnungen gekennzeichnet durch „Finne“), eine Gateschicht (in den Zeichnungen gekennzeichnet durch „Gateelektrodenschicht“), eine Gatekontaktierungsschicht (in den Zeichnungen gekennzeichnet durch „VG“) zum elektrischen Verbinden der Gateelektrodenschicht mit einer Schicht der oberen Ebene, wie etwa einer lokalen Verbindungsschicht M0 (in den Zeichnungen gekennzeichnet als „M0“), eine Finnenverbindungsschicht (in den Zeichnungen gekennzeichnet durch „MD“) zum elektrischen Verbinden von Source-/Drain-Bereichen der Halbleiterfinnen, eine Kontaktierungsschicht (in den Zeichnungen gekennzeichnet durch „VD“) zum elektrischen Verbinden der Finnenverbindungsschicht MD mit der lokalen Verbindungsschicht M0, eine Kontaktierungsschicht (in den Zeichnungen gekennzeichnet als „MP“) zum elektrischen Verbinden der Finnenverbindungsschicht MD, die lokale Verbindungsschicht M0, eine erste Durchkontaktierungsschicht (in den Zeichnungen gekennzeichnet durch „V0“) zum elektrischen Verbinden der lokalen Verbindungsschicht M0 mit einer ersten elektrisch leitenden Schicht M1 (in den Zeichnungen gekennzeichnet durch „M1“) und die erste elektrisch leitende Schicht M1 umfassen. Bei einigen Ausführungsformen ist jede von der lokalen Verbindungsschicht M0 und der elektrisch leitenden Schicht M1 eine Metallschicht.Similar to the above-described embodiments, each of FIG 14 and 15 various layers including, in some embodiments, a semiconductor fin layer (denoted by "fin" in the drawings), a gate layer (denoted by "gate electrode layer" in the drawings), a gate bonding layer (denoted by "VG" in the drawings) for electrical connection the gate electrode layer having a top-level layer, such as a local interconnect layer M0 (denoted as "M0" in the drawings), a fin interconnect layer (denoted by "MD" in the drawings) for electrically connecting source / drain regions of the semiconductor fins a bonding layer (denoted by "VD" in the drawings) for electrically connecting the fin bonding layer MD to the local bonding layer M0, a bonding layer (indicated in the drawings as "MP") for electrically connecting the fin bonding layer MD, the local bonding layer M 0, a first via layer (indicated by "V0" in the drawings) for electrically connecting the local interconnect layer M0 to a first electrically conductive layer M1 (denoted by "M1" in the drawings) and the first electrically conductive layer M1. In some embodiments, each of the local interconnect layer M0 and the electrically conductive layer M1 is a metal layer.

Zur Vereinfachung der Erläuterung umfassen 14 und 15 jeweils einen Abschnitt der verschiedenen in 12 und 13 gezeigten Schichten, und einige Schichten in 12 und 13 sind weggelassen. 14 zeigt zum Beispiel einen Aufbau, der die Halbleiterfinnenschicht, die Gateelektrodenschicht, die Gatekontaktierungsschicht VG, die Finnenverbindungsschicht MD, die Kontaktierungsschicht MP, die Kontaktierungsschicht VD und die lokale Verbindungsschicht M0 umfasst. 15 zeigt einen Aufbau, der die Halbleiterfinnenschicht, die Gateelektrodenschicht, die lokale Verbindungsschicht M0, die erste Durchkontaktierungsschicht V0 und die erste elektrisch leitende Schicht M1 umfasst.To simplify the explanation, 14 and 15 each one section of the various in 12 and 13 shown layers, and some layers in 12 and 13 are omitted. 14 For example, FIG. 15 shows a structure including the semiconductor fin layer, the gate electrode layer, the gate contact layer VG, the fin connection layer MD, the contact layer MP, the bonding layer VD, and the local interconnection layer M0. 15 FIG. 15 shows a structure including the semiconductor fin layer, the gate electrode layer, the local interconnect layer M0, the first via layer V0, and the first electrically conductive layer M1.

Unter Bezugnahme auf 11-15 umfasst der Standardzellenaufbau 400 der Flipflop-Schaltung 300' gemäß einigen Ausführungsformen der vorliegenden Offenbarung Transistoren T01 bis T42, die aus ersten bis vierten Halbleiterfinnen 211-214, die sich im Wesentlichen parallel zur X-Richtung erstrecken, und aus Gateelektrodenschichten 402-420, die sich im Wesentlichen parallel zur Y-Achse erstrecken, gebildet sind.With reference to 11 - 15 includes the standard cell construction 400 the flip-flop circuit 300 ' According to some embodiments of the present disclosure, transistors T01 to T42 formed of first to fourth semiconductor fins 211 -214, which extend substantially parallel to the X direction, and gate electrode layers 402 - 420 which extend substantially parallel to the Y-axis are formed.

Der Standardzellenaufbau 400 umfasst zudem die Verdrahtungen und die von den Schichten gebildeten Kontaktierungen/Durchkontaktierungen, einschließlich, aber nicht ausschließlich, derer, die in den Zeichnungen durch „VG“, „MD“, „MP“, „VD“, „M0“, „V0“ und „M1“ dargestellt sind, um lokale Verbindungen so zu implementieren, dass Signale innerhalb des Standardzellenaufbaus 400 (oder der Flipflop-Schaltung 300') geleitet werden, und/oder, um globale Verbindungen zum Empfangen der Eingangssignale, wie etwa das Abtasteingangssignal SI, das Abtastfreigabesignal SE, das Dateneingangssignal D und das Taktsignal Clk, von einer weiteren Schaltung/Zelle und zum Ausgeben des Datenausgangssignals Q an eine weitere Schaltung/Zelle zu implementieren. Bei einigen Ausführungsformen können das Abtasteingangssignal SI und/oder das Abtastfreigabesignal SE weggelassen werden.The standard cell construction 400 also includes the wirings and the vias / vias formed by the layers, including but not limited to those shown in the drawings by "VG", "MD", "MP", "VD", "M0", "V0". and "M1" are shown to implement local links such that signals within the standard cell structure 400 (or the flip-flop circuit 300 ' ) and / or global connections for receiving the input signals, such as the sampling input signal SI, the sampling enable signal SE, the data input signal D and the clock signal Clk, from another circuit / cell and outputting the data output signal Q to another circuit / To implement cell. In some embodiments, the sample input signal SI and / or the sample enable signal SE may be omitted.

Obwohl ein Bezugszeichen (d. h. eins von 211-214) verwendet wird, um alle der Halbleiterfinnenabschnitte, die voneinander beabstandet, aber entlang der X-Achse zueinander ausgerichtet sind, darzustellen, bezieht sich eine Halbleiterfinne (d. h. eine der Halbleiterfinnen 211-214) auf alle der Halbleiterfinnenabschnitte, die sich in dem Standardzellenaufbau 400 befinden und entlang der X-Achse zueinander ausgerichtet sind.Although a reference numeral (ie, one of 211-214) is used to represent all of the semiconductor fin portions spaced apart but aligned along the X axis, a semiconductor fin (ie, one of the semiconductor fins 211 - 214 ) on all of the semiconductor fin sections that are in the standard cell configuration 400 located and aligned along the X-axis.

Bei einigen Ausführungsformen sind die ersten bis vierten Halbleiterfinnen 211-214 der Reihe nach entlang der -Y-Achse angeordnet. Die erste und die vierte Halbleiterfinne 211 und 214, die an Randbereichen des Standardzellenaufbaus 400 angeordnet sind, sind dafür ausgelegt, Transistoren vom ersten Typ zu bilden, und die zweite und die dritte Halbleiterfinne 212 und 213, die an einem Zwischenbereich zwischen den Randbereichen des Standardzellenaufbaus 400 angeordnet sind, sind dafür ausgelegt, Transistoren vom zweiten Typ zu bilden.In some embodiments, the first to fourth semiconductor fins 211-214 are arranged in series along the -Y axis. The first and the fourth semiconductor fin 211 and 214 at the edges of the standard cell construction 400 are arranged to form transistors of the first type, and the second and the third semiconductor fin 212 and 213 at an intermediate region between the edge regions of the standard cell structure 400 are arranged to form transistors of the second type.

Bei einigen Ausführungsformen, in einen Fall, in dem elektrisch leitende Verdrahtungen VSS, die verwendet werden, um ein Referenzspannungspotential wie Masse zu übertragen, an entgegengesetzten Rändern eines Standardzellenaufbaus 400 entlang der Y-Achse angeordnet sind und eine elektrisch leitende Verdrahtung VDD, die verwendet wird, um ein anderes Spannungspotential als VSS zu übertragen, an dem Zwischenbereich des Standardzellenaufbaus 400 angeordnet ist, sind die Transistoren vom ersten Typ N-Typ-Transistoren und die Transistoren vom zweiten Typ P-Typ-Transistoren, wie in den Zeichnungen gezeigt. In diesem Fall sind die erste und die vierte Halbleiterfinne 211 und 214 in einer oder mehreren Wannen vom ersten Typ, beispielsweise P-Typ-Wannen (nicht gezeigt), gebildet, weshalb Transistoren, die basierend auf der ersten und vierten Halbleiterfinne 211 und 214 gebildet sind, N-Typ-Transistoren sind. Die zweite und die dritte Halbleiterfinne 212 und 213 sind in einer oder mehreren Wannen vom zweiten Typ, beispielsweise N-Typ-Wannen (nicht gezeigt), gebildet, weshalb die Transistoren, die basierend auf der zweiten und der dritten Halbleiterfinne 212 und 213 gebildet sind, P-Typ-Transistoren sind.In some embodiments, in a case where electrically conductive wirings VSS used to transmit a reference voltage potential, such as ground, are at opposite edges of a standard cell configuration 400 along the Y-axis and an electrically conductive wiring VDD used to transmit a voltage potential other than VSS at the intermediate region of the standard cell structure 400 is arranged, the transistors of the first type are N-type transistors and the transistors of the second type are P-type transistors, as shown in the drawings. In this case, the first and the fourth semiconductor fin 211 and 214 formed in one or more wells of the first type, for example P-type wells (not shown), which is why transistors based on the first and fourth semiconductor fin 211 and 214 are formed, N-type transistors. The second and the third semiconductor fin 212 and 213 are formed in one or more wells of the second type, for example, N-type wells (not shown), therefore, the transistors based on the second and third semiconductor fins 212 and 213 are formed, P-type transistors.

Unter Bezugnahme auf 12-15 beispielsweise ist die erste Halbleiterfinne 211 dafür ausgelegt, N-Typ-Transistoren zu bilden, die Transistoren T18, T20, T22, T24, T26, T28, T30, T34-1, T36, T38, T34-2 und T06, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen, die zweite Halbleiterfinne 212 ist dafür ausgelegt, P-Typ-Transistoren zu bilden, die Transistoren T17, T19, T21, T23, T25, T27, T29, T33, T35, T37 und T05, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen, die dritte Halbleiterfinne 213 ist dafür ausgelegt, P-Typ-Transistoren zu bilden, die Transistoren T15, T13, T01, T09, T11, T07, T31, T41, T39 und T03, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen, und die vierte Halbleiterfinne 214 ist dafür ausgelegt, N-Typ-Transistoren zu bilden, die Transistoren T16, T14, T02, T10, T12, T08, T32, T42, T40 und T04, die der Reihe nach entlang der X-Achse angeordnet sind, umfassen. Der unter Bezugnahme auf 8 beschriebene Finnen-Feldeffekttransistor (FinFET) kann verwendet werden, um die Transistoren T01 bis T42 zu implementieren.With reference to 12 - 15 For example, the first semiconductor fin 211 is configured to form N-type transistors, transistors T18, T20, T22, T24, T26, T28, T30, T34-1, T36, T38, T34-2, and T06 of the series are arranged along the X-axis, comprise the second semiconductor fin 212 is configured to form P-type transistors comprising transistors T17, T19, T21, T23, T25, T27, T29, T33, T35, T37 and T05 arranged in series along the X-axis, the third semiconductor fin 213 is configured to form P-type transistors comprising transistors T15, T13, T01, T09, T11, T07, T31, T41, T39, and T03 arranged sequentially along the X-axis, and FIGS fourth semiconductor fin 214 is configured to form N-type transistors comprising transistors T16, T14, T02, T10, T12, T08, T32, T42, T40 and T04 arranged in series along the X-axis. The referring to 8th described fin field effect transistor (FinFET) can be used to implement the transistors T01 to T42.

Die vorliegende Offenbarung ist jedoch nicht auf die vorstehend genannte Konfiguration beschränkt. Bei anderen Ausführungsformen sind die Transistoren vom ersten Typ P-Typ-Transistoren und die Transistoren vom zweiten Typ N-Typ-Transistoren. In einem solchen Fall ist eine elektrisch leitende Verdrahtung VSS, die verwendet wird, um ein Referenzspannungspotential wie Masse zu übertragen, an dem Zwischenbereich des Standardzellenaufbaus 400 angeordnet, und elektrisch leitende Verdrahtungen VDD, die verwendet werden, um ein Spannungspotential zu übertragen, sind an entgegengesetzten Randbereichen entlang der Y-Achse des Standardzellenaufbaus 400 angeordnet. In diesem Fall sind die erste und die vierte Halbleiterfinne 211 und 214 in einer oder mehreren N-Typ-Wannen (nicht gezeigt) gebildet, weshalb Transistoren, die basierend auf der ersten und vierten Halbleiterfinne 211 und 214 gebildet sind, P-Typ-Transistoren sind. Die zweite und die dritte Halbleiterfinne 212 und 213 sind in einer oder mehreren Wannen vom zweiten Typ, beispielsweise P-Typ-Wannen (nicht gezeigt), gebildet, weshalb die Transistoren, die basierend auf der zweiten und der dritten Halbleiterfinne 212 und 213 gebildet sind, N-Typ-Transistoren sind. Ein Durchschnittsfachmann sollte verstehen, dass sich ein Standardzellenaufbau gemäß einer solchen Konfiguration von dem in 12 oder 13 gezeigten unterscheidet. Eine Beschreibung zur Modifizierung des Standardzellenaufbaus 400 wird weggelassen, da ein Durchschnittsfachmann verstehen sollte, wie Positionen der Transistoren T01 bis T42 und Verdrahtungen/Kontaktierungen davon modifiziert werden, um einen Standardzellenaufbau zu konfigurieren, bei dem die elektrisch leitende Verdrahtung VSS, die verwendet wird, um Masse zu übertragen, an dem Zwischenbereich des Standardzellenaufbaus angeordnet ist und die elektrisch leitenden Verdrahtungen VDD, die verwendet werden, um ein Spannungspotential zu übertragen, an Randbereichen des Standardzellenaufbaus entlang der Y-Achse angeordnet sind.However, the present disclosure is not limited to the above configuration. In other embodiments, the first type transistors are P-type transistors and the second type transistors are N-type transistors. In such a case, an electrically conductive wiring VSS used to transmit a reference voltage potential such as ground is at the intermediate area of the standard cell structure 400 and electrically conductive wirings VDD used to transmit a voltage potential are at opposite edge regions along the Y-axis of the standard cell structure 400 arranged. In this case, the first and the fourth semiconductor fin 211 and 214 formed in one or more N-type wells (not shown), therefore transistors based on the first and fourth semiconductor fin 211 and 214 are formed, P-type transistors. The second and the third semiconductor fin 212 and 213 are formed in one or more wells of the second type, for example, P-type wells (not shown), therefore, the transistors based on the second and third semiconductor fins 212 and 213 are formed, N-type transistors. A person of ordinary skill in the art should understand that a standard cell configuration according to such a configuration differs from that in FIG 12 or 13 shown differs. A description of modifying the standard cell design 400 is omitted since one of ordinary skill in the art should understand how to modify positions of transistors T01-T42 and wirings / contacts thereof to configure a standard cell configuration in which the electrically conductive wiring VSS used to transmit ground is at the intermediate region of the standard cell structure is arranged and the electrically conductive wirings VDD, which are used to transmit a voltage potential, are arranged at edge regions of the standard cell structure along the Y-axis.

12-15 zeigen zwei Halbleiterfinnen 211 und 214 zum Bilden des Transistors vom ersten Typ und zwei Halbleiterfinnen 212 und 213 zum Bilden des Transistors vom zweiten Typ, wobei die vorliegende Offenbarung jedoch nicht darauf beschränkt ist. Obgleich in den Zeichnungen nicht gezeigt, kann der Standardzellenaufbau 400 der Flipflop-Schaltung 300' bei einigen Ausführungsformen drei Halbleiterfinnen zum Bilden der Transistoren vom ersten Typ und drei Halbleiterfinnen zum Bilden der Transistoren vom zweiten Typ aufweisen; bei einigen Ausführungsformen kann der Standardzellenaufbau 400 der Flipflop-Schaltung 300' drei Halbleiterfinnen zum Bilden der Transistoren vom ersten Typ und zwei Halbleiterfinnen zum Bilden der Transistoren vom zweiten Typ aufweisen; und bei einigen Ausführungsformen kann der Standardzellenaufbau 400 der Flipflop-Schaltung 300' zwei Halbleiterfinnen zum Bilden der Transistoren vom ersten Typ und drei Halbleiterfinnen zum Bilden der Transistoren vom zweiten Typ aufweisen. Bei einigen Ausführungsformen kann die Anzahl der Halbleiterfinnen basierend auf erforderlichen Stromsteuerungskapazitäten der Transistoren bestimmt werden. Bei einigen Ausführungsformen können sich die Anzahl von Halbleiterfinnen, die die Transistoren vom ersten Typ bilden und die Anzahl von Halbleiterfinnen, die die Transistoren vom zweiten Typ bilden, voneinander unterscheiden und sie kann größer als drei sein. 12 - 15 show two semiconductor fins 211 and 214 for forming the first type transistor and two semiconductor fins 212 and 213 for forming the second type transistor, however, the present disclosure is not limited thereto. Although not shown in the drawings, the standard cell construction may 400 the flip-flop circuit 300 ' in some embodiments, three semiconductor fins for forming the first-type transistors and three semiconductor fins for forming the second-type transistors; in some embodiments, the standard cell construction may be 400 the flip-flop circuit 300 ' three semiconductor fins for forming the first-type transistors and two semiconductor fins for forming the second-type transistors; and in some embodiments, the standard cell construction 400 the flip-flop circuit 300 'has two semiconductor fins for forming the first-type transistors and three semiconductor fins for forming the second-type transistors. In some embodiments, the number of semiconductor fins may be determined based on required current control capacitances of the transistors. In some embodiments, the number of semiconductor fins forming the first type transistors and the number of semiconductor fins forming the second type transistors may be different and may be greater than three.

In den Zeichnungen bezieht sich eine Gateelektrodenschicht (d. h. eine der Gateelektrodenschichten 402-420), obgleich ein Bezugszeichen (d. h. eines von 402-420) verwendet wird, um alle der Gateelektrodenabschnitte, die entlang der Y-Achse senkrecht zur X-Achse zueinander ausgerichtet sind, darzustellen, auf alle der Gateelektrodenabschnitte, die sich zueinander ausgerichtet entlang der Y-Achse befinden.In the drawings, a gate electrode layer (ie, one of the gate electrode layers 402 - 420 ), although a reference numeral (ie, one of 402-420) is used to represent all of the gate electrode portions aligned along the Y axis perpendicular to the X axis to each other on all of the gate electrode portions aligned with each other along the Y Axis.

Bei einigen Ausführungsformen umfasst der erste Standardzellenaufbau 400 erste und zweite Dummy-Gateelektrodenschichten 401 und 421, die sich kontinuierlich entlang der Y-Achse erstrecken und auf entgegengesetzten Seiten der Gateelektrodenschichten 402-420 angeordnet sind. Die Dummy-Gateelektrodenschichten 401 und 421 und die Gateelektrodenschichten 402-420 sind auf der gleichen Schicht, d. h. der in den Zeichnungen durch „Gateelektrodenschicht“ dargestellten Schicht, ausgebildet. Ein Durchschnittsfachmann sollte verstehen, dass eine Dummy-Gateelektrodenschicht, im Gegensatz zu den Gateelektrodenschichten 402-420, elektrisch potentialfrei sein kann und verwendet werden kann, um die Maßgenauigkeit beim Bilden der Gateelektrodenschichten zu verbessern. Bei einigen Ausführungsformen erstreckt sich jede der Dummy-Gateelektrodenschichten 401 und 421 fortlaufend, um alle der Halbleiterfinnen 211-214 in dem Standardzellenaufbau 400 zu kreuzen. Bei einigen Ausführungsformen ist eine Länge der Dummy-Gateelektrodenschichten 401 und 421 gleich oder größer als die längste von den Gateelektrodenschichten 402-421. Die erste und die zweite Gateelektrodenschicht 401 und 421 können ähnlich ausgelegt sein wie die unter Bezugnahme auf 6 und 7 beschriebenen.In some embodiments, the first standard cell construction comprises 400 first and second dummy gate electrode layers 401 and 421 which extend continuously along the Y-axis and on opposite sides of the Gate electrode layers 402 - 420 are arranged. The dummy gate electrode layers 401 and 421 and the gate electrode layers 402 - 420 are formed on the same layer, that is, the layer represented by "gate electrode layer" in the drawings. One of ordinary skill in the art should understand that a dummy gate electrode layer, as opposed to the gate electrode layers 402-420, may be electrically floating and may be used to enhance dimensional accuracy in forming the gate electrode layers. In some embodiments, each of the dummy gate electrode layers extends 401 and 421 continuously to all of the semiconductor fins 211 - 214 in the standard cell assembly 400. In some embodiments, a length of the dummy gate electrode layers is 401 and 421 equal to or greater than the longest of the gate electrode layers 402 - 421 , The first and second gate electrode layers 401 and 421 may be designed similar to the ones described with reference to FIG 6 and 7 described.

Obwohl 12-15 zeigen, dass der Standardzellenaufbau 400 einundzwanzig Gateelektrodenschichten umfasst, die die Gateelektrodenschichten 402-420 und die erste und zweite Dummy-Gateelektrodenschicht 401 und 421 umfassen, ist die vorliegende Offenbarung nicht darauf beschränkt. Bei einigen Ausführungsformen kann der Standardzellenaufbau 400 der Flipflop-Schaltung, abhängig von den Einzelheiten des Entwurfs, mehr bzw. weniger Gateelektrodenschichten aufweisen. Bei einigen Ausführungsformen sind die Gateelektrodenschichten 402-420 zusammen mit den Dummy-Gateelektrodenschichten 401 und 421 mit einem gleichbleibenden Abstand entlang der X-Achse angeordnet. Bei einigen Ausführungsformen weisen die Gateelektrodenschichten 402-420 und die Dummy-Gateelektrodenschichten 401 und 421 entlang der X-Achse jeweils die gleiche Länge auf.Even though 12 - 15 show that the standard cell construction 400 twenty-one gate electrode layers including the gate electrode layers 402-420 and the first and second dummy gate electrode layers 401 and 421 include, the present disclosure is not limited thereto. In some embodiments, the standard cell construction may 400 the flip-flop circuit, depending on the details of the design, have more or fewer gate electrode layers. In some embodiments, the gate electrode layers are 402 - 420 together with the dummy gate electrode layers 401 and 421 arranged at a constant distance along the X-axis. In some embodiments, the gate electrode layers 402 - 420 and the dummy gate electrode layers 401 and 421 along the X axis each have the same length.

Unter Bezugnahme auf 12-15 umfasst der Standardzellenaufbau 400 der Flipflop-Schaltung 300' gemäß einigen Ausführungsformen der vorliegenden Offenbarung auch mehrere elektrisch leitende Verdrahtungen, gekennzeichnet durch Bezugszeichen 251-258, die sich jeweils im Wesentlichen parallel zur X-Achse erstrecken. Die mehreren elektrisch leitenden Verdrahtungen 251-258 können aus dem gleichen Material auf der gleichen Ebene gebildet sein und erste elektrisch leitende Verdrahtungen 251-254, die über einem oberen Bereich zwischen der oberen elektrisch leitenden Verdrahtung VSS und der elektrisch leitenden Verdrahtung VDD angeordnet sind, und zweite elektrisch leitende Verdrahtungen 255-258, die über einem unteren Bereich zwischen der elektrisch leitenden Verdrahtung VDD und der unteren elektrisch leitenden Verdrahtung VSS angeordnet sind, umfassen. Bei einigen Ausführungsformen können die elektrisch leitenden Verdrahtungen VDD, VSS und 251-258 aus der gleichen elektrisch leitenden Schicht, beispielsweise der lokalen Verbindungsschicht M0, gebildet sein.With reference to 12 - 15 includes the standard cell construction 400 the flip-flop circuit 300 ' According to some embodiments of the present disclosure, also a plurality of electrically conductive wirings, characterized by reference numerals 251 - 258 each extending substantially parallel to the X-axis. The multiple electrically conductive wirings 251 - 258 may be formed of the same material at the same level and first electrically conductive wiring 251 - 254 which are arranged above an upper area between the upper electrically conductive wiring VSS and the electrically conductive wiring VDD, and second electrically conductive wirings 255 - 258 comprised over a lower portion between the electrically conductive wiring VDD and the lower electrically conductive wiring VSS. In some embodiments, the electrically conductive wirings VDD, VSS, and 251-258 may be formed of the same electrically conductive layer, such as the local interconnect layer M0.

Obwohl ein Bezugszeichen (d. h. eines von 251-258) verwendet wird, um alle der elektrisch leitenden Abschnitte, die entlang der X-Achse zueinander ausgerichtet sind, darzustellen, bezieht sich eine elektrisch leitende Verdrahtung (d. h. eine von 251-258) auf alle elektrisch leitenden Abschnitte, die sich in dem Standardzellenaufbau 400 befinden und entlang der X-Achse zueinander ausgerichtet sind.Although a reference numeral (ie, one of 251-258) is used to represent all of the electrically conductive portions aligned along the X-axis, an electrically conductive wiring (ie, one of 251-258) refers to all of them electrically conductive sections, which are in the standard cell construction 400 located and aligned along the X-axis.

Bei einigen Ausführungsformen können zwei oder mehr Abschnitte der gleichen elektrisch leitenden Verdrahtung, die voneinander beabstandet sind, als eine freie Verdrahtung verwendet werden, die womöglich nicht dazu bestimmt ist, ein beliebiges Taktsignal zu übertragen, und die jedoch verwendet werden kann, um lokale Zwischenverbindungen unter Transistoren oder anderen elektrisch leitenden Verdrahtungen der Flipflop-Schaltung 400 zu implementieren. Zwei oder mehr einzelne Abschnitte, die entlang der X-Achse zueinander ausgerichtet sind, können mit verschiedenen Transistoren, Durchkontaktierungen oder anderen elektrisch leitenden Verdrahtungen auf einer Ebene, die sich von der der zuvor erwähnten mehreren elektrisch leitenden Verdrahtungen 251-258 unterscheidet, verbunden sein. Bei einigen Ausführungsformen kann eine der elektrisch leitenden Schichten 251-258 von der anderen der elektrisch leitenden Verdrahtungen 251-258 elektrisch isoliert sein.In some embodiments, two or more portions of the same electrically conductive wiring that are spaced apart may be used as a free wiring, which may not be intended to carry any clock signal, and which may be used to accommodate local interconnects Transistors or other electrically conductive wiring of the flip-flop circuit 400 to implement. Two or more individual portions aligned along the X-axis may be formed with different transistors, vias, or other electrically conductive wirings on a plane different from that of the aforementioned plurality of electrically conductive wirings 251 - 258 different, be connected. In some embodiments, one of the electrically conductive layers 251 - 258 from the other of the electrically conductive wirings 251 - 258 be electrically isolated.

Obwohl jede der elektrisch leitenden Verdrahtungen 251-258 zwei oder mehr Abschnitte umfasst, die voneinander beabstandet sind, ist die vorliegende Offenbarung nicht darauf beschränkt. Ein Durchschnittsfachmann sollte verstehen, dass es sich bei einer oder mehreren der elektrisch leitenden Verdrahtungen 251-258 um eine einzelne integrale Struktur handeln kann, die sich im Wesentlichen parallel zur X-Achse erstreckt. Eine elektrisch leitende Verdrahtung kann zum Beispiel eine kontinuierliche Struktur umfassen, die sich über den gesamten Zellenaufbau 400 erstreckt, und eine derartige elektrisch leitende Verdrahtung kann verwendet werden, um benachbarte Zellen in einer integrierten Schaltung zu verbinden.Although each of the electrically conductive wiring 251 - 258 includes two or more portions that are spaced from each other, the present disclosure is not limited thereto. One of ordinary skill in the art should understand that one or more of the electrically conductive wirings 251 - 258 may be a single integral structure that extends substantially parallel to the x-axis. For example, an electrically conductive wiring may include a continuous structure that extends throughout the cell structure 400 and such electrically conductive wiring may be used to connect adjacent cells in an integrated circuit.

Die lokale Verbindungsschicht M0, die die elektrisch leitenden Verdrahtungen 251-258 und die elektrisch leitenden Verdrahtungen VDD und VSS umfasst, kann mit den ersten bis vierten Halbleiterfinnen 211-214, den Gateelektrodenschichten 402-420 und/oder anderen elektrisch leitenden Verdrahtung, die aus der ersten elektrisch leitenden Schicht M1 auf einer Ebene über der lokalen Verbindungsschicht M0 gebildet sind, über Durchkontaktierungen/Kontaktierungen (in den Zeichnungen gekennzeichnet durch „VD“ und „MD“) elektrisch verbunden sein. Ferner können Kontaktierungen MD durch Leiterstrukturen MP, die über den Kontaktierungen MD angeordnet sind, lokal verbunden werden.The local connection layer M0, which is the electrically conductive wiring 251 - 258 and the electrically conductive wirings VDD and VSS may include the first to fourth semiconductor fins 211 - 214 , the gate electrode layers 402 - 420 and / or other electrically conductive wiring, which are formed from the first electrically conductive layer M1 on a plane above the local interconnect layer M0, via plated-through holes / Contacts (indicated by "VD" and "MD" in the drawings) should be electrically connected. Furthermore, contacts MD can be locally connected by conductor structures MP, which are arranged above the contacts MD.

Bei einigen Ausführungsformen lassen sich einige der elektrisch leitenden Verdrahtungen 251-258 beliebigen Signalen zuordnen, einschließlich, jedoch nicht beschränkt auf, Eingangssignale wie das Abtasteingangssignal SI und das Abtastfreigabesignal SE, das Dateneingangssignal D und das Taktsignal Clk und das Datenausgangssignal Q.In some embodiments, some of the electrically conductive wirings can be accommodated 251 - 258 assign to any signals, including, but not limited to, input signals such as the sampling input signal SI and the sampling enable signal SE, the data input signal D and the clock signal Clk, and the data output signal Q.

Obgleich die Zeichnungen zeigen, dass der Standardzellenaufbau 400 acht elektrisch leitende Verdrahtungen 251-258 umfasst, die sich im Wesentlichen parallel zur X-Achse erstrecken, ist die vorliegende Offenbarung nicht darauf beschränkt. Bei einigen Ausführungsformen kann die Standardzelle doppelter Höhe 400, abhängig von Einzelheiten des Entwurfs, weniger elektrisch leitende Verdrahtungen oder mehr elektrisch leitende Verdrahtungen für lokale oder globale elektrische Verbindungen aufweisen. Bei einigen Ausführungsformen ist die Anzahl der elektrisch leitenden Verdrahtungen sechs, von denen drei zwischen der oberen elektrisch leitenden Verdrahtung VSS und der elektrisch leitenden Verdrahtung VDD angeordnet sind und weitere drei zwischen der unteren elektrisch leitenden Verdrahtung VSS und der elektrisch leitenden Verdrahtung VDD angeordnet sind.Although the drawings show that the standard cell construction 400 eight electrically conductive wirings 251 - 258 which extend substantially parallel to the X-axis, the present disclosure is not limited thereto. In some embodiments, the standard cell may be double height 400 Depending on details of the design, have less electrically conductive wiring or more electrically conductive wiring for local or global electrical connections. In some embodiments, the number of electrically conductive wirings are six, three of which are disposed between the upper electrically conductive wiring VSS and the electrically conductive wiring VDD, and another three are disposed between the lower electrically conductive wiring VSS and the electrically conductive wiring VDD.

Der Spalt/Abstand / die Distanz/Höhe des in 13 und 14 gezeigten Standardzellenaufbaus 400 können sich auf die in 3 und 4 gezeigten beziehen und werden hier daher nicht wiederholt, um Redundanz zu vermeiden.The gap / distance / the distance / height of in 13 and 14 shown standard cell construction 400 can focus on the in 3 and 4 Therefore, they are not repeated here to avoid redundancy.

Bei einigen Ausführungsformen umfasst der Standardzellenaufbau 400 ferner die erste elektrisch leitende Schicht M1, auf deren Grundlage elektrisch leitende Verdrahtungen zum Empfangen der Eingangssignale, wie dem Abtasteingangssignal SI, dem Abtastfreigabesignal SE, dem Dateneingangssignal D und dem Taktsignal, von einer weiteren Zelle/Schaltung und zum Ausgeben des Datenausgangssignals Q an eine weitere Zelle/Schaltung gebildet sind. Wie in den Zeichnungen gezeigt, erstrecken sich die elektrisch leitenden Verdrahtungen in der ersten elektrisch leitenden Schicht M1 im Wesentlichen parallel zur Y-Achse und sind zwischen benachbarten Strukturen der Gateelektrodenschicht angeordnet.In some embodiments, the standard cell construction includes 400 the first electrically conductive layer M1, on the basis of which are electrically conductive wirings for receiving the input signals such as the sampling input signal SI, the sampling enable signal SE, the data input signal D and the clock signal from another cell / circuit and outputting the data output signal Q to another one Cell / circuit are formed. As shown in the drawings, the electrically conductive wirings in the first electrically conductive layer M1 extend substantially parallel to the Y-axis and are disposed between adjacent structures of the gate electrode layer.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 261 (gezeigt in 15) der ersten elektrisch leitenden Schicht M1 das Eingangstaktsignal Clk von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus einer zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Taktsignal Clk wird von der Verdrahtung 261 auf einen elektrisch leitenden Abschnitt 2571 (gezeigt in 13 und 14) der elektrisch leitenden Verdrahtung 257 (gezeigt in 13-15), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V021 (gezeigt in 15) dazwischen übertragen. Der elektrisch leitende Abschnitt 2571 überträgt das Taktsignal Clk auf einen Gateelektrodenabschnitt 4411 (gezeigt in 13 und 14) der Gateelektrodenschicht 419 (gezeigt in 15) über eine Durchkontaktierung VG21 (gezeigt in 13) dazwischen. Folglich wird das Taktsignal Clk über den Gateelektrodenabschnitt 4411 auf die Gateelektroden von Transistoren T03 und T04 (gezeigt in 13) übertragen.Referring to the drawings, wiring receives 261 (shown in 15 ) of the first electrically conductive layer M1, the input clock signal Clk from another cell or circuit via a further electrically conductive wiring, for example, from a second metal layer (not shown) is formed. The received clock signal Clk is from the wiring 261 on an electrically conductive section 2571 (shown in 13 and 14 ) of the electrically conductive wiring 257 (shown in 13 - 15 ) formed of the local interconnection layer M0 via a via V021 (shown in FIG 15 ) transmitted in between. The electrically conductive section 2571 transmits the clock signal Clk to a gate electrode portion 4411 (shown in 13 and 14 ) of the gate electrode layer 419 (shown in 15 ) via a via VG21 (shown in FIG 13 ) between. As a result, the clock signal Clk becomes across the gate electrode portion 4411 to the gate electrodes of transistors T03 and T04 (shown in FIG 13 ) transfer.

Unter Bezugnahme auf die Zeichnungen ist bei dem Standardzellenaufbau 400, in der lokalen Verbindungsschicht M0, die elektrisch leitende Verdrahtung 257 die einzige elektrisch leitende Verdrahtung, die verwendet wird, um das Taktsignal Clk zu übertragen. Die verbleibenden Verdrahtungen 251-256 und 258 können somit verwendet werden, um andere Signalarten als das Taktsignal zu leiten. Ferner umfasst die elektrisch leitende Verdrahtung 257 den elektrisch leitenden Abschnitt 2571, der dafür ausgelegt ist, das Taktsignal Clk zu leiten, und andere elektrisch leitende Abschnitte, einschließlich, aber nicht beschränkt auf, elektrisch leitende Verdrahtungen 2572 und 2573, die jeweils dafür ausgelegt sind, das Abtasteingangssignal SI und das Abtastfreigabesignal SE zu leiten.Referring to the drawings, in the standard cell structure 400, in the local interconnect layer M0, the electrically conductive wiring 257 the only electrically conductive wiring used to transmit the clock signal Clk. The remaining wiring 251 - 256 and 258 Thus, they can be used to pass other types of signals than the clock signal. Furthermore, the electrically conductive wiring comprises 257 the electrically conductive portion 2571 , which is designed to conduct the clock signal Clk, and other electrically conductive sections, including, but not limited to, electrically conductive wirings 2572 and 2573 each configured to pass the sampling input signal SI and the sampling enable signal SE.

Bei einigen Ausführungsformen empfängt der Standardzellenaufbau 400 der Flipflop-Schaltung 300' nur ein Taktsignal Clk, das über lokale Verdrahtungen und/oder Kontaktierungen/Durchkontaktierungen an verschiedene Transistoren in der Flipflop-Schaltung 300' weiterverteilt wird. Bei einigen Ausführungsformen empfängt der Standardzellenaufbau 400 der Flipflop-Schaltung 300' kein weiteres Taktsignal ClkB, das komplementär zu dem Taktsignal Clk ist.In some embodiments, the standard cell configuration receives 400 the flip-flop circuit 300 ' only a clock signal Clk, via local wiring and / or contacts / vias to different transistors in the flip-flop circuit 300 ' is redistributed. In some embodiments, the standard cell configuration receives 400 the flip-flop circuit 300 ' no further clock signal ClkB, which is complementary to the clock signal Clk.

Bei einigen Ausführungsformen überträgt, in der lokalen Verbindungsschicht M0, nur eine Verdrahtung oder nur ein Abschnitt aller Verdrahtungen das Taktsignal Clk, wie vorstehend beschrieben. Bei einigen Ausführungsformen umfasst die Flipflop-Schaltung 300' keinerlei CMOS-Transmissionsgate, das sowohl das Taktsignal Clk als auch das komplementäre Taktsignal ClkB verwendet.In some embodiments, in the local interconnect layer M0, only one or only a portion of all wirings transmits the clock signal Clk as described above. In some embodiments, the flip-flop circuit includes 300 ' no CMOS transmission gate using both the clock signal Clk and the complementary clock signal ClkB.

Dementsprechend weist der Standardzellenaufbau 400 gemäß Ausführungsformen der vorliegenden Offenbarung einen größeren Entwurfsspielraum auf, da, verglichen mit einem Zellenaufbau, der die lokale Verbindungsschicht verwendet, um sowohl das Taktsignal Clk als auch das komplementäre Taktsignal ClkB zu übertragen, mehr Verdrahtungen oder mehr Abschnitte der Verdrahtungen zur Übertragung anderer Signale zur Verfügung stehen.Accordingly, the standard cell construction 400 In accordance with embodiments of the present disclosure, there is more design latitude because, compared to a cell construction using the local connection layer, both the clock signal Clk and the complementary one can be used Clock signal ClkB to transmit, more wiring or more sections of the wiring to transmit other signals are available.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 262 (gezeigt in 15) der ersten elektrisch leitenden Schicht M1 das Eingangsabtastsignal SI von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus einer zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Abtasteingangssignal SI wird von der Verdrahtung 262 auf einen elektrisch leitenden Abschnitt 2572 (gezeigt in 13 und 14) der elektrisch leitenden Verdrahtung 257 (gezeigt in 13-15), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V022 (gezeigt in 15) dazwischen übertragen. Der elektrisch leitende Abschnitt 2572 überträgt das Abtasteingangssignal SI auf einen Gateelektrodenabschnitt 4421 (gezeigt in 13 und 14), der einem Abschnitt der Gateelektrodenschicht 10 (gezeigt in 15) entspricht, über eine Durchkontaktierung VG22 (gezeigt in 14) dazwischen. Folglich wird das Abtasteingangssignal SI über den Gateelektrodenabschnitt 4421 auf die Gateelektroden von Transistoren T11 und T12 (gezeigt in 13) übertragen.Referring to the drawings, wiring receives 262 (shown in 15 ) of the first electrically conductive layer M1, the input scanning signal SI from another cell or circuit via another electrically conductive wiring, which is formed for example of a second metal layer (not shown). The received scanning input SI is from the wiring 262 on an electrically conductive section 2572 (shown in 13 and 14 ) of the electrically conductive wiring 257 (shown in 13 - 15 ) formed of the local interconnection layer M0 via a via V022 (shown in FIG 15 ) transmitted in between. The electrically conductive section 2572 transmits the sampling input SI to a gate electrode portion 4421 (shown in 13 and 14 ), which is a portion of the gate electrode layer 10 (shown in 15 ) via a via VG22 (shown in FIG 14 ) between. As a result, the sampling input signal SI becomes the gate electrode portion 4421 to the gate electrodes of transistors T11 and T12 (shown in FIG 13 ) transfer.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 263 (gezeigt in 15) der ersten elektrisch leitenden Schicht M1 das Eingangsabtastfreigabesignal SE von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus der zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Abtastfreigabesignal SE wird von der Verdrahtung 263 auf einen elektrisch leitenden Abschnitt 2573 (gezeigt in 13 und 14) der elektrisch leitenden Verdrahtung 257 (gezeigt in 13-15), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V023 (gezeigt in 15) dazwischen übertragen. Der elektrisch leitende Abschnitt 2573 überträgt das Abtastfreigabesignal SE auf einen Gateelektrodenabschnitt 4431 (gezeigt in 13 und 14), der einem Abschnitt der Gateelektrodenschicht 9 (gezeigt in 15) entspricht, über eine Durchkontaktierung VG231 (gezeigt in 14) dazwischen. Folglich wird das Abtastfreigabesignal SE über den Gateelektrodenabschnitt 4431 auf die Gateelektroden von Transistoren T09 und T10 (gezeigt in 13) übertragen. Der elektrisch leitende Abschnitt 2573 überträgt das Abtastfreigabesignal SE auf einen Gateelektrodenabschnitt 4432 (gezeigt in 13 und 14), der einem Abschnitt der Gateelektrodenschicht 406 (gezeigt in 15) entspricht, über eine Durchkontaktierung VG232 (gezeigt in 14) dazwischen. Folglich wird das Abtastfreigabesignal SE über den Gateelektrodenabschnitt 4432 auf die Gateelektroden von Transistoren T01 und T02 (gezeigt in 13) übertragen.Referring to the drawings, wiring receives 263 (shown in 15 ) of the first electrically conductive layer M1, the Eingangsabtastfreigabesignal SE from another cell or circuit via another electrically conductive wiring, for example, from the second metal layer (not shown) is formed. The received scan enable signal SE is from the wiring 263 on an electrically conductive section 2573 (shown in 13 and 14 ) of the electrically conductive wiring 257 (shown in 13 - 15 ) formed of the local interconnect layer M0 via a via V023 (shown in FIG 15 ) transmitted in between. The electrically conductive portion 2573 transmits the scan enable signal SE to a gate electrode portion 4431 (shown in 13 and 14 ), which is a portion of the gate electrode layer 9 (shown in 15 ) via a via VG231 (shown in FIG 14 ) between. As a result, the scan enable signal SE becomes across the gate electrode portion 4431 to the gate electrodes of transistors T09 and T10 (shown in FIG 13 ) transfer. The electrically conductive section 2573 transmits the sample enable signal SE to a gate electrode portion 4432 (shown in 13 and 14 ), which is a portion of the gate electrode layer 406 (shown in 15 ) via via VG232 (shown in FIG 14 ) between. As a result, the scan enable signal SE becomes across the gate electrode portion 4432 to the gate electrodes of transistors T01 and T02 (shown in FIG 13 ) transfer.

Unter Bezugnahme auf die Zeichnungen empfängt eine Verdrahtung 264 (gezeigt in 15) der ersten elektrisch leitenden Schicht M1 das Dateneingangssignal D von einer weiteren Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus der zweiten Metallschicht (nicht gezeigt) gebildet ist. Das empfangene Dateneingangssignal D wird von der Verdrahtung 264 auf einen elektrisch leitenden Abschnitt 2521 (gezeigt in 13 und 14) der elektrisch leitenden Verdrahtung 252 (gezeigt in 13-15), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V024 (gezeigt in 15) dazwischen übertragen. Der elektrisch leitende Abschnitt 2521 überträgt das Dateneingangssignal D auf einen Gateelektrodenabschnitt 4411 (gezeigt in 13 und 14), der einem Abschnitt der Gateelektrodenschicht 8 (gezeigt in 15) entspricht, über eine Durchkontaktierung VG24 (gezeigt in 14) dazwischen. Folglich wird das Dateneingangssignal D über den Gateelektrodenabschnitt 4411 auf die Gateelektroden von Transistoren T23 und T24 (gezeigt in 13) übertragen.Referring to the drawings, wiring receives 264 (shown in 15 ) of the first electrically conductive layer M1, the data input signal D from another cell or circuit via a further electrically conductive wiring, for example, from the second metal layer (not shown) is formed. The received data input signal D is from the wiring 264 on an electrically conductive section 2521 (shown in 13 and 14 ) of the electrically conductive wiring 252 (shown in 13 - 15 ) formed of the local interconnection layer M0 via a via V024 (shown in FIG 15 ) transmitted in between. The electrically conductive section 2521 transmits the data input signal D to a gate electrode section 4411 (shown in 13 and 14 ), which is a portion of the gate electrode layer 8th (shown in 15 ) via a via VG24 (shown in FIG 14 ) between. As a result, the data input signal D is transmitted through the gate electrode portion 4411 to the gate electrodes of transistors T23 and T24 (shown in FIG 13 ) transfer.

Unter Bezugnahme auf die Zeichnungen gibt eine Verdrahtung 265 (gezeigt in 15) der ersten elektrisch leitenden Schicht M1 das Datenausgangssignal Q an eine weitere Zelle oder Schaltung über eine weitere elektrisch leitende Verdrahtung, die beispielsweise aus der zweiten Metallschicht (nicht gezeigt) gebildet ist, aus. Das Ausgabedaten-Ausgangssignal Q wird von einem elektrisch leitenden Abschnitt 2551 (gezeigt in 13 und 14) der elektrisch leitenden Verdrahtung 255 (gezeigt in 13-15), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V0251 (gezeigt in 15) dazwischen und von einem elektrisch leitenden Abschnitt 2581 (gezeigt in 13 und 14) der elektrisch leitenden Verdrahtung 258 (gezeigt in 13-15), die aus der lokalen Verbindungsschicht M0 gebildet ist, über eine Durchkontaktierung V0252 (gezeigt in 15) dazwischen übertragen. Die elektrisch leitenden Abschnitte 2551 und 2581 empfangen die ausgegebenen Datensignale von Drains der Transistoren T41 und T42 über Durchkontaktierungen dazwischen, die aus VD und MD gebildet sind.Referring to the drawings, there is a wiring 265 (shown in 15 ) of the first electrically conductive layer M1, the data output signal Q to another cell or circuit via a further electrically conductive wiring, which is formed for example from the second metal layer (not shown) from. The output data output Q is from an electrically conductive portion 2551 (shown in 13 and 14 ) of the electrically conductive wiring 255 (shown in 13 - 15 ) formed of the local interconnection layer M0 via a via V0251 (shown in FIG 15 ) between and from an electrically conductive section 2581 (shown in 13 and 14 ) of the electrically conductive wiring 258 (shown in 13 - 15 ) formed of the local interconnection layer M0 via a via V0252 (shown in FIG 15 ) transmitted in between. The electrically conductive sections 2551 and 2581 receive the output data signals from drains of the transistors T41 and T42 via vias formed thereon from VD and MD.

Ein Durchschnittsfachmann sollte verstehen, dass der vorstehend genannte Aufbau, der dafür ausgelegt ist, die Eingangssignale zu empfangen, die Ausgangssignale auszugeben und Signale lokal zu leiten, lediglich ein Beispiel ist. Gemäß anderen Ausführungsformen kann sich der Aufbau zur Implementierung der Flipflop-Schaltung 300' abhängig von Einzelheiten des Entwurfs von dem in 12-15 gezeigten unterscheiden. Beispielsweise können ein oder mehrere Transistoren T01 bis T42 neu positioniert werden, die Anzahl der Verdrahtungen (oder der Verdrahtungsabschnitte) erhöht oder verringert werden, die Anzahl von Halbleiterfinnen (oder Halbleiterfinnenabschnitten) erhöht oder verringert werden und die Anzahl der Gateelektrodenschichten (oder der Gateelektrodenabschnitte) erhöht oder verringert werden. Ein Durchschnittsfachmann sollte ebenfalls verstehen, dass auch die Position und/oder die Anzahl von Kontaktierungen oder Durchkontaktierungen zur vertikalen Verbindung unterschiedlicher Schichten verändert werden kann.It should be understood by one of ordinary skill in the art that the foregoing construction, which is adapted to receive the input signals, output the output signals, and route signals locally, is merely one example. According to other embodiments, the structure for implementing the flip-flop circuit 300 ' depending on details of the design of the in 12 - 15 differentiate shown. For example, a or repositioning plural transistors T01 to T42, increasing or decreasing the number of wirings (or wiring portions), increasing or decreasing the number of semiconductor fins (or semiconductor fin portions), and increasing or decreasing the number of gate electrode layers (or gate electrode portions) , It should also be understood by one of ordinary skill in the art that the position and / or number of contacts or vias may also be altered to vertically interconnect different layers.

Bei einigen Ausführungsformen kann eine Flipflop-Schaltung ohne Verwendung eines beliebigen CMOS-Transmissionsgates (d. h., dass eine Flipflop-Schaltung nur ein Taktsignal anstelle von zwei Taktsignalen, die komplementär zueinander sind, empfängt), einschließlich, aber nicht beschränkt auf, solche, die in 16 und 17 gezeigt sind und nachstehend beschrieben werden, in einem Standardzellenaufbau mit einigen Modifikationen an dem Standardzellenaufbau 200 oder 400 implementiert werden. Eine Beschreibung zur Modifizierung des Standardzellenaufbaus 200 oder 400 wird weggelassen, da ein Durchschnittsfachmann verstehen sollte, wie Transistoren einer derartigen Flipflop-Schaltung und Verdrahtungen/Kontaktierungen davon zu implementieren sind, um einen Standardzellenaufbau zu konfigurieren, bei dem die Halbleiterfinnen, die Gateelektrodenschichten, die lokale Verbindungsschicht M0, die erste elektrisch leitende Schicht M1 und verschiedene Kontaktierungen/Durchkontaktierungen basierend auf dem Standardzellenaufbau 200 oder 400 modifiziert sind.In some embodiments, a flip-flop circuit may be used without using any CMOS transmission gate (ie, a flip-flop circuit receives only one clock signal instead of two clock signals that are complementary to one another), including, but not limited to, those described in U.S. Pat 16 and 17 and are described below, in a standard cell configuration with some modifications to the standard cell configuration 200 or 400 be implemented. A description of modifying the standard cell design 200 or 400 is omitted since one of ordinary skill in the art should understand how to implement transistors of such a flip-flop circuit and wirings thereof to configure a standard cell structure in which the semiconductor fins, the gate electrode layers, the local interconnect layer M0, the first electrically conductive layer M1 and various contacts / vias based on the standard cell configuration 200 or 400 are modified.

16 und 17 zeigen Beispiele für Schaltbilder von Flipflop-Schaltungen, die nur ein Taktsignal empfangen und kein Transmissionsgate aufweisen. Bei einigen Ausführungsformen kann der Aufbau von jeder in 16 und 17 gezeigten Flipflop-Schaltung mit einigen Modifikationen in dem Standardzellenaufbau 200 oder 400 implementiert sein. 16 and 17 show examples of circuit diagrams of flip-flop circuits which receive only one clock signal and have no transmission gate. In some embodiments, the structure of each in 16 and 17 shown flip-flop circuit with some modifications in the standard cell structure 200 or 400 be implemented.

16 zeigt eine beispielhafte Flipflop-Schaltung ohne Transmissionsgate, bei der es sich um ein Master-Slave-Flipflop handelt, das aus einer AND-OR-Invert(AOI)-Logik oder einer OR-AND-Invert(OAI)-Logik besteht. Die Flipflop-Schaltung umfasst einen Takteingangsanschluss Clk, der ein Taktsignal Clk empfängt, einen Eingangsanschluss D, der ein Dateneingangssignal empfängt, wobei die AOI-Logik das Dateneingangssignal in ein durch das Taktsignal synchronisiertes Impulssignal PD umwandelt, wobei die OAI-Logik das Impulssignal PD, das das Datensignal anzeigt, als Reaktion auf Flanken des Impulssignals PD und des Taktsignals auf einen Ausgangsanschluss Q überträgt. Bei einigen Ausführungsformen können komplementäre Daten an einem komplementären Ausgangsanschluss Q’ ausgegeben werden. 16 Figure 11 shows an exemplary non-transmission gate flip-flop circuit which is a master-slave flip-flop composed of an AND-OR-Invert (AOI) logic or an OR-AND-Invert (OAI) logic. The flip-flop circuit comprises a clock input terminal Clk receiving a clock signal Clk, an input terminal D receiving a data input signal, the AOI logic converting the data input signal into a pulse signal PD synchronized by the clock signal, the OAI logic outputting the pulse signal PD, indicating the data signal, in response to edges of the pulse signal PD and the clock signal to an output terminal Q transmits. In some embodiments, complementary data may be output at a complementary output terminal Q '.

17 zeigt eine beispielhafte Flipflop-Schaltung ohne Transmissionsgate, bei der es sich um ein Master-Slave-Flipflop handelt, das aus einer AND-OR-Invert(AOI)-Logik oder einer OR-AND-Invert(OAI)-Logik besteht. Die Flipflop-Schaltung umfasst einen Takteingangsanschluss Clk, der ein Taktsignal Clk empfängt, einen Eingangsanschluss D, der ein Dateneingangssignal empfängt, wobei die AOI-Logik das Dateneingangssignal in ein durch das Taktsignal synchronisiertes Impulssignal PD umwandelt, wobei die OAI-Logik das Impulssignal PD, das das Datensignal anzeigt, als Reaktion auf Flanken des Impulssignals PD und des Taktsignals auf einen Ausgangsanschluss Q überträgt. Bei einigen Ausführungsformen können komplementäre Daten an einem komplementären Ausgangsanschluss Q’ ausgegeben werden. 17 Figure 11 shows an exemplary non-transmission gate flip-flop circuit which is a master-slave flip-flop composed of an AND-OR-Invert (AOI) logic or an OR-AND-Invert (OAI) logic. The flip-flop circuit comprises a clock input terminal Clk receiving a clock signal Clk, an input terminal D receiving a data input signal, the AOI logic converting the data input signal into a pulse signal PD synchronized by the clock signal, the OAI logic outputting the pulse signal PD, indicating the data signal, in response to edges of the pulse signal PD and the clock signal to an output terminal Q transmits. In some embodiments, complementary data may be output at a complementary output terminal Q '.

Gemäß einigen Ausführungsformen sind die beispielhaften Flipflop-Schaltungen ohne Transmissionsgate nicht darauf beschränkt, aus Logikschaltungen wie einer AOI-Logik und/oder OAI-Logik zu bestehen. Bei einigen Ausführungsformen können die beispielhaften Flipflop-Schaltungen ohne Transmissionsgate ohne Verwendung einer AOI-Logik und OAI-Logik implementiert werden. Beispielhafte Flipflop-Schaltungen ohne Transmissionsgate können beispielsweise einen Multiplexer zur Umwandlung eines Eingangsdatenstroms in ein durch ein Taktsignal synchronisiertes Impulssignal und einen oder mehrere Inverter zusammen mit anderen Logikschaltungen, jedoch ausschließlich AOI-Logik und OAI-Logik, zur Zwischenspeicherung des Impulssignals, das einen Eingangsdatenstrom anzeigt, und zur Ausgabe der zwischengespeicherten Daten als Reaktion auf das Taktsignal umfassen.According to some embodiments, the exemplary non-transmission gate flip-flop circuits are not limited to being logic circuits such as AOI logic and / or OAI logic. In some embodiments, the exemplary non-transmission gate flip-flop circuits may be implemented without the use of AOI logic and OAI logic. Exemplary non-transmission gate flip-flop circuits may include, for example, a multiplexer for converting an input data stream into a clock signal synchronized by a clock signal and one or more inverters along with other logic circuits, but excluding AOI logic and OAI logic, for latching the pulse signal indicative of an input data stream , and for outputting the cached data in response to the clock signal.

Wie vorstehend beschrieben, ist der vorstehend genannte Standardzellenaufbau 200 oder 400 ein Standardzellenaufbau einer Flipflop-Schaltung oder kann so modifiziert werden, dass er ein Standardzellenaufbau anderer Schaltungen ist. Gemäß einigen Ausführungsformen können andere Standardzellenaufbauten von anderen Schaltungen, einschließlich, jedoch nicht beschränkt auf einen Puffer zum vorübergehenden Speichern von Daten und eine großformatige kombinatorische Logikschaltung zur Verarbeitung von Daten, mit einigen Modifikationen an dem Standardzellenaufbau 200 oder 400 erzeugt werden.As described above, the above-mentioned standard cell construction 200 or 400 a standard cell structure of a flip-flop circuit or may be modified to be a standard cell structure of other circuits. According to some embodiments, other standard cell structures may be used by other circuits, including, but not limited to, a buffer for temporarily storing data and a large format combinatorial logic circuit for processing data, with some modifications to the standard cell configuration 200 or 400 be generated.

18 zeigt ein Schaltbild einer Flipflop-Schaltung gemäß dem Stand der Technik. 18 shows a circuit diagram of a flip-flop circuit according to the prior art.

Wie in 18 gezeigt, umfasst die Flipflop-Schaltung einen Eingangsanschluss D, der ein Dateneingangssignal empfängt, zwei kreuzgekoppelte Inverter 21 und 22, die den Eingangsdatenstrom, der ein erstes Transmissionsgate 31 passiert, als Reaktion auf ein Taktsignal Clk und ein weiteres Taktsignal ClkB, das komplementär zu dem Taktsignal Clk ist, speichern, und einen Ausgangsanschluss Q, der einen Datenstrom, der durch die zwei kreuzgekoppelten Inverter 21 und 22 gespeichert wird, als Reaktion auf das Taktsignal Clk und das komplementäre Taktsignal ClkB, die auf ein zweites Transmissionsgate 32 angewendet werden, ausgibt. Die Höhe des Standardzellenaufbaus der in 18 gezeigten Flipflop-Schaltung ist größer als die Höhe eines Standardzellenaufbaus einer Flipflop-Schaltung, die der in 18 gezeigten ähnlich ist, aber nur eine Taktsignalart empfängt, da in dem Standardzellenaufbau der in 18 gezeigten Flipflop-Schaltung mehr elektrisch leitende Verdrahtungen zur Implementierung verwendet werden, um die Taktsignale Clk und das komplementäre Taktsignal ClkB zu übertragen.As in 18 1, the flip-flop circuit includes an input terminal D which receives a data input signal, two cross-coupled ones inverter 21 and 22 comprising the input data stream which is a first transmission gate 31 happens to be in response to a clock signal Clk and another clock signal ClkB which is complementary to the clock signal Clk, store, and an output terminal Q which receives a data stream passing through the two cross-coupled inverters 21 and 22 is stored in response to the clock signal Clk and the complementary clock signal ClkB applied to a second transmission gate 32 be applied, spend. The height of the standard cell construction of the in 18 shown flip-flop circuit is greater than the height of a standard cell structure of a flip-flop circuit, the in 18 is similar, but receives only one type of clock since, in the standard cell configuration, the one shown in FIG 18 shown flip-flop circuit more electrically conductive wiring for implementation are used to transmit the clock signals Clk and the complementary clock signal ClkB.

19 zeigt einen Aufbau einer integrierten Schaltung, die ein Flipflop ohne Transmissionsgate (T-Gate) umfasst, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 19 FIG. 12 shows a structure of an integrated circuit including a non-transmission gate (T-gate) flip-flop according to some embodiments of the present disclosure.

Zur Vereinfachung sind bei einer Höhe H, die eine Höhe einer Standardzelle darstellt, nur zwei durchgehende Halbleiterfinnen, eine zum Bilden der Transistoren vom ersten Typ und die andere zum Bilden der Transistoren vom zweiten Typ, gezeigt. Ein Durchschnittsfachmann sollte erkennen, dass gemäß der zuvor erwähnten Ausführungsformen, die unter Bezugnahme auf 2-5 und/oder 12-15 beschrieben sind, mehrere Halbleiterfinnen, die eine oder mehrere Dummy-Finnen umfassen, in jeder Zelle implementiert werden können. Die Halbleiterfinne kann eine einzelne durchgehende Finne, die sich im Wesentlichen parallel zur X-Achse erstreckt, oder mehrere Abschnitte, die voneinander beabstandet und entlang der X-Achse zueinander ausgerichtet sind, umfassen. Ein Durchschnittsfachmann sollte verstehen, dass die Halbleiterfinnen zur Implementierung des gleichen Transistortyps bei zwei unmittelbar benachbarten Zellen entlang der Y-Achse dafür ausgelegt sind, unmittelbar benachbart zueinander zu sein.For simplicity, at a height H representing a height of a standard cell, only two solid semiconductor fins are shown, one for forming the first type transistors and the other for forming the second type transistors. One of ordinary skill in the art should recognize that, in accordance with the aforementioned embodiments, with reference to FIG 2 - 5 and or 12 - 15 described, multiple semiconductor fins comprising one or more dummy fins can be implemented in each cell. The semiconductor fin may comprise a single continuous fin extending substantially parallel to the x-axis, or a plurality of portions spaced apart and aligned along the x-axis. One of ordinary skill in the art should understand that the semiconductor fins for implementing the same transistor type in two immediately adjacent cells along the Y-axis are designed to be immediately adjacent to one another.

Jede in 19 gezeigte Zelle umfasst elektrisch leitende Verdrahtungen VDD, VSS und andere elektrisch leitende Verdrahtungen (nicht gezeigt), die entlang der Y-Achse beabstandet voneinander angeordnet sind, und mehrere Gateelektroden (nicht gezeigt), die entlang der X-Achse beabstandet voneinander angeordnet sind, ähnlich den unter Bezugnahme auf 2-5 und/oder 12-15 beschriebenen. Um Redundanz zu vermeiden, wird eine Beschreibung davon weggelassen.Each in 19 The illustrated cell includes electrically conductive wirings VDD, VSS and other electrically conductive wirings (not shown) spaced along the Y-axis, and a plurality of gate electrodes (not shown) spaced along the X-axis with reference to 2 - 5 and or 12 - 15 described. To avoid redundancy, a description thereof is omitted.

Wie in 19 gezeigt, kann ein Aufbau einer integrierten Schaltung mehrere Standardzellenaufbauten 201-207 umfassen, die uneinheitliche Höhen, einschließlich Höhe H und doppelter Höhe 2H, aufweisen. Bei einer oder mehreren der Standardzellen 201, 202 und 205 kann es sich um ein Flipflop ohne Transmissionsgate (T-Gate) handeln, das einen Aufbau aufweist, der dem in 2 oder 3 gezeigten Aufbau 200 oder dem in 12 oder 13 gezeigten Aufbau 400 entspricht, oder das einen modifizierten Aufbau aufweist, der auf dem Aufbau 200 oder 400 gemäß einigen Ausführungsformen basiert. Bei anderen beispielhaften Standardzellen 203, 204 und 207 kann es sich um eine oder mehrere Standardzellen handeln, die die Höhe H aufweisen und ein AND-Gate, ein OR-Gate, ein XOR-Gate, ein NOT-Gate, ein NAND-Gate, eine NOR-Gate, ein XNOR-Gate, einen Multiplexer, einen Addierer und einen Zähler umfassen, jedoch nicht darauf beschränkt sind. Bei einigen Ausführungsformen kann eine der Standardzellen 203, 204 und 207 eine Zelle einfacher Höhe sein, die mit einer Flipflop-Schaltung ohne Transmissionsgate implementiert ist. Die integrierte Schaltung umfasst ebenfalls Standardzellen doppelter Höhe 206, wie etwa eine Kombinationslogikschaltungszelle mit großem Puffer oder eine Flipflop-Schaltung. Die Standardzelle doppelter Höhe 206 kann verschiedene Logik-Gates und/oder Transistoren zur Verarbeitung von Signalen/Daten umfassen. Grenzen zwischen den in 19 gezeigten Zellen können in einer ähnlichen Weise ausgelegt werden wie in 6 bzw. 7 gezeigt. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.As in 19 As shown, an integrated circuit structure may include a plurality of standard cell configurations 201 - 207 include the uneven heights, including height H and double height 2H , exhibit. For one or more of the standard cells 201 . 202 and 205 it may be a non-transmissive (T-gate) flip-flop having a structure similar to that described in US Pat 2 or 3 shown construction 200 or the in 12 or 13 shown construction 400 corresponds or has a modified structure based on the structure 200 or 400 based on some embodiments. In other exemplary standard cells 203 , 204 and 207 may be one or more standard cells having the height H and an AND gate, an OR gate, an XOR gate, a NOT gate, a NAND gate, a NOR gate, An XNOR gate, a multiplexer, an adder and a counter include, but are not limited to. In some embodiments, one of the standard cells 203 . 204 and 207 a cell of simple height implemented with a flip-flop circuit without a transmission gate. The integrated circuit also includes standard double height cells 206 such as a large buffer combination logic circuit cell or a flip-flop circuit. The standard double height cell 206 may include various logic gates and / or transistors for processing signals / data. Boundaries between the in 19 shown cells can be designed in a similar manner as in 6 respectively. 7 shown. However, the present disclosure is not limited thereto.

Gemäß einem Aspekt der vorliegenden Offenbarung verwendet ein Standardzellenaufbau einer Flipflop-Schaltung ohne Transmissionsgate oder ein Standardzellenaufbau einer Flipflop-Schaltung, die nur ein Taktsignal empfängt, zum Beispiel nur eine Verdrahtung in einer elektrisch leitenden Schicht wie einer lokalen Verbindungsschicht, um das Taktsignal auf einen oder mehrere Transistoren vom ersten Typ und einen oder mehrere Transistoren vom zweiten Typ zu übertragen. Der Standardzellenaufbau einer Flipflop-Schaltung ohne Transmissionsgate oder der Standardzellenaufbau einer Flipflop-Schaltung, die nur ein Taktsignal empfängt, verwendet keinerlei Metallverdrahtung, um ein komplementäres Signal zu übertragen. Daher werden weniger elektrisch leitende Verdrahtungen verwendet. Eine Höhe des Standardzellenaufbaus einer Flipflop-Schaltung ohne Transmissionsgate oder eine Höhe des Standardzellenaufbaus einer Flipflop-Schaltung, die nur ein Taktsignal empfängt, wird, verglichen mit einer Standardzelle einer Flipflop-Schaltung, die ein Transmissionsgate umfasst oder komplementäre Taktsignale empfängt, somit verringert. Wenn der Standardzellenaufbau der Flipflop-Schaltung ohne Transmissionsgate oder der Standardzellenaufbau der Flipflop-Schaltung, die nur ein Taktsignal empfängt, anstelle des Standardzellenaufbaus der Flipflop-Schaltung, die ein Transmissionsgate umfasst, oder des Standardzellenaufbaus der Flipflop-Schaltung, die komplementäre Taktsignale empfängt, zur Implementierung ausgewählt wird, können in einer integrierten Schaltung somit mehr Zellen oder Transistoren integriert werden.According to an aspect of the present disclosure, a standard cell structure of a flip-flop circuit without a transmission gate or a standard cell structure of a flip-flop circuit receiving only a clock signal, for example, only wiring in an electrically conductive layer such as a local interconnection layer, uses the clock signal to one or more a plurality of first type transistors and one or more second type transistors. The standard cell structure of a flip-flop circuit without a transmission gate or the standard cell structure of a flip-flop circuit which receives only one clock signal does not use any metal wiring to transmit a complementary signal. Therefore, less electrically conductive wirings are used. A height of the standard cell structure of a flip-flop circuit without a transmission gate or a height of the standard cell structure of a flip-flop circuit receiving only one clock signal is thus reduced as compared with a standard cell of a flip-flop circuit including a transmission gate or receiving complementary clock signals. When the standard cell structure of the non-transmission gate type flip-flop circuit or the standard cell configuration of the flip-flop circuit receiving only one clock signal instead of the standard cell configuration of the flip-flop circuit including a transmission gate, or the As a result of the standard cell construction of the flip-flop circuit, which receives complementary clock signals selected for implementation, more cells or transistors can be integrated in an integrated circuit.

Gemäß einem Aspekt der vorliegenden Offenbarung kann ein Standardzellenaufbau einer Flipflop-Schaltung ohne Transmissionsgate oder ein Standardzellenaufbau einer Flipflop-Schaltung, die nur ein Taktsignal empfängt, verglichen mit einer Standardzelle einer Flipflop-Schaltung, die ein Transmissionsgate umfasst oder komplementäre Taktsignale empfängt, mehr elektrisch leitende Verdrahtungen als freie elektrisch leitende Verdrahtungen in einer elektrisch leitenden Schicht wie der lokalen Verbindungsschicht aufweisen, sodass Überlastungen beim Leiten abgeschwächt werden können.According to an aspect of the present disclosure, a standard cell structure of a flip-flop circuit without a transmission gate or a standard cell structure of a flip-flop circuit receiving only one clock signal can become more electrically conductive as compared with a standard cell of a flip-flop circuit including a transmission gate or receiving complementary clock signals Have wirings as free electrically conductive wiring in an electrically conductive layer such as the local interconnect layer, so that congestion in conduction can be attenuated.

Gemäß einem Aspekt der vorliegenden Offenbarung kann die Flipflop-Schaltung ohne Transmissionsgate unter Verwendung einer durch ein Taktsignal synchronisierten Logik ein impulsartiges Steuersignal erzeugen, kann eine Kreuzschleifensteuerung, die das erzeugte impulsartige Steuersignal verwendet, und eine finale Ausgangsstufe, die die gespeicherten Daten zur Verwendung in weiteren Zellen/Schaltungen ausgibt, umfassen. Da die Flipflop-Schaltung ohne Transmissionsgate im Vergleich zu einer Flipflop-Schaltung mit Transmissionsgate weniger Schaltvorrichtungen verwendet, wird weniger Energie verbraucht. In einem Fall, in dem eine zugeführte Spannung verringert wird, weist die Flipflop-Schaltung ohne Transmissionsgate, verglichen mit einer Flipflop-Schaltung, die ein Transmissionsgate verwendet, eine bessere Leistung auf, wenn sie bei der verringerten Spannung betrieben wird.According to one aspect of the present disclosure, the non-transmission gate flip-flop circuit may generate a pulse-like control signal using clock-synchronized logic, a cross-loop controller that uses the generated pulse-like control signal, and a final output stage that stores the stored data for use in another Cells / circuits outputs include. Since the non-transmission gate type flip-flop circuit uses fewer switching devices as compared with a transmission gate type flip-flop circuit, less power is consumed. In a case where a supplied voltage is reduced, the non-transmission gate type flip-flop circuit performs better when operated at the reduced voltage as compared with a flip-flop circuit using a transmission gate.

Bei den zuvor erwähnten Ausführungsbeispielen sind ein Standardzellenaufbau einer Flipflop-Schaltung ohne Transmissionsgate oder ein Standardzellenaufbau einer Flipflop-Schaltung, die nur ein Taktsignal empfängt, beschrieben. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Ein Durchschnittsfachmann sollte verstehen, dass auch ein Standardzellenaufbau einer weiteren Schaltung, die nur eine Taktsignalart umfasst, zumindest basierend auf dem zuvor erwähnten Höhenreduktionsprinzip unter Verwendung von Halbleiterfinnen und unter Verwendung von weniger elektrisch leitenden Schichten auf einer gleichen Ebene zur Übertragung eines Taktsignals, oder basierend auf dem zuvor erwähnten Prinzip zur Vereinfachung des Gefüges und/oder Verfahrens, indem in einer Gateelektrodenschicht kein Einschnitt gebildet wird, erzeugt werden kann.In the aforementioned embodiments, a standard cell structure of a flip-flop circuit without a transmission gate or a standard cell structure of a flip-flop circuit receiving only a clock signal will be described. However, the present disclosure is not limited thereto. A person of ordinary skill in the art should understand that also a standard cell structure of another circuit comprising only one clock signal, based at least on the aforementioned height reduction principle using semiconductor fins and using less electrically conductive layers on a same level for transmitting a clock signal, or based the above-mentioned principle for simplifying the structure and / or method in which no incision is formed in a gate electrode layer, can be produced.

Ein Durchschnittsfachmann sollte verstehen, dass der Standardzellenaufbau gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung in einer Entwurfsbibliothek, in der verschiedene andere Standardzellen gespeichert sind, gespeichert werden kann, sodass ein Aufbauentwurf die Standardzelle gemäß Ausführungsformen der vorliegenden Offenbarung zusammen mit anderen Standardzellen aus der Entwurfsbibliothek auswählen kann, um einen Aufbau einer integrierten Schaltung zu entwerfen.One of ordinary skill in the art should understand that the standard cell structure according to various embodiments of the present disclosure may be stored in a design library storing various other standard cells such that a design may select the standard cell according to embodiments of the present disclosure along with other standard cells from the design library, to design a structure of an integrated circuit.

Bei einer Ausführungsform umfasst eine Halbleiterstandardzelle einer Flipflop-Schaltung mehrere Halbleiterfinnen, die sich im Wesentlichen parallel zueinander entlang einer ersten Richtung erstrecken, mehrere elektrisch leitende Verdrahtungen, die auf einer ersten Ebene angeordnet sind und sich im Wesentlichen parallel zueinander entlang der ersten Richtung erstrecken, und mehrere Gateelektrodenschichten, die sich im Wesentlichen parallel zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, erstrecken und auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet, gebildet sind. Die Flipflop-Schaltung umfasst mehrere Transistoren, die aus den mehreren Halbleiterfinnen und den mehreren Gateelektrodenschichten gebildet sind, empfängt ein Dateneingangssignal, speichert das Dateneingangssignal und gibt als Reaktion auf ein Taktsignal ein Datenausgangssignal aus, das die gespeicherten Daten anzeigt, wobei das Taktsignal das einzige Taktsignal ist, das durch die Halbleiterstandardzelle empfangen wird, und wobei das Dateneingangssignal, das Taktsignal und das Datenausgangssignal unter den mehreren Transistoren zumindest über die mehreren elektrisch leitenden Verdrahtungen übertragen werden. Bei einer Ausführungsform umfassen die mehreren elektrisch leitenden Verdrahtungen eine erste elektrisch leitende Verdrahtung, die das Taktsignal überträgt. Bei einer Ausführungsform ist die erste elektrisch leitende Verdrahtung die einzige elektrisch leitende Verdrahtung auf der ersten Ebene, die das Taktsignal überträgt. Bei einer Ausführungsform umfasst die erste elektrisch leitende Verdrahtung einen ersten Abschnitt, der das Taktsignal überträgt, und einen zweiten Abschnitt, der ein Signal, das sich von dem Taktsignal unterscheidet, überträgt, und der erste und der zweite Abschnitt sind voneinander beabstandet und entlang der ersten Richtung zueinander ausgerichtet. Bei einer Ausführungsform umfassen die mehreren Gateelektrodenschichten eine erste Gateelektrodenschicht, die elektrisch mit der ersten elektrisch leitenden Verdrahtung verbunden ist und sich über eine oder mehrere der mehreren Halbleiterfinnen erstreckt. Bei einer Ausführungsform erstreckt sich die erste Gateelektrodenschicht fortlaufend, um zwei oder mehrere der mehreren Halbleiterfinnen zu kreuzen, und ein oder mehrere N-Typ-Transistoren und ein oder mehrere P-Typ-Transistoren sind aus den zwei oder mehreren der mehreren Halbleiterfinnen gebildet. Bei einer Ausführungsform erstreckt sich die erste Gateelektrodenschicht fortlaufend, um jede der mehreren Halbleiterfinnen zu kreuzen. Bei einer Ausführungsform umfassen die mehreren elektrisch leitenden Verdrahtungen erste und zweite Leistungsverdrahtungen, die ein erstes Spannungspotential übertragen, und eine dritte Leistungsverdrahtung, die zwischen der ersten und der zweiten Leistungsverdrahtung angeordnet ist und ein zweites Spannungspotential überträgt, das sich von dem ersten Spannungspotential unterscheidet. Bei einer Ausführungsform ist eine Anzahl von elektrisch leitenden Verdrahtungen der mehreren elektrisch leitenden Verdrahtungen zwischen der ersten und der dritten Leistungsverdrahtung drei oder vier, und eine Anzahl von elektrisch leitenden Verdrahtungen der mehreren elektrisch leitenden Verdrahtungen zwischen der zweiten und dritten Leistungsverdrahtung ist drei oder vier. Bei einer Ausführungsform ist eine Anzahl von Halbleiterfinnen der mehreren Halbleiterfinnen zwischen der ersten und der dritten Leistungsverdrahtung zwei oder drei, und eine Anzahl von Halbleiterfinnen der mehreren Halbleiterfinnen zwischen der zweiten und dritten Leistungsverdrahtung ist zwei oder drei. Bei einer Ausführungsform weisen elektrisch leitende Verdrahtungen der mehreren elektrisch leitenden Verdrahtungen, die nicht die ersten bis dritten Leistungsverdrahtungen sind, einen gleichbleibenden Abstand auf. Bei einer Ausführungsform ist eine Breite der ersten bis dritten Metallleistungsverdrahtungen größer als eine Breite der elektrisch leitenden Verdrahtungen, die nicht die ersten bis dritten Verdrahtungen sind. Bei einer Ausführungsform umfasst die Halbleiterstandardzelle ferner mehrere obere Metallverdrahtungen, die in Bezug auf ein Substrat, aus dem die Flipflop-Schaltung hergestellt wird, auf einer zweiten Ebene über der ersten Ebene angeordnet sind, und die mehreren oberen elektrisch leitenden Verdrahtungen erstrecken sich im Wesentlichen parallel zu der zweiten Richtung und übertragen das Dateneingangssignal, das Taktsignal und das Datenausgangssignal mit den mehreren elektrisch leitende Verdrahtungen. Bei einer Ausführungsform umfassen die mehreren Gateelektrodenschichten eine erste Dummy-Gateelektrodenschicht und eine zweite Dummy-Gateelektrodenschicht, wobei Gateelektrodenschichten der mehreren Gateelektrodenschichten, bei denen es sich nicht um die erste und zweite Gateelektrodenschicht handelt, zwischen der ersten und der zweiten Gateelektrodenschicht angeordnet sind und sich jede von der ersten Dummy-Gateelektrodenschicht und der zweiten Dummy-Gateelektrodenschicht fortlaufend erstreckt, um die mehreren Halbleiterfinnen zu kreuzen.In one embodiment, a semiconductor standard cell of a flip-flop circuit includes a plurality of semiconductor fins extending substantially parallel to each other along a first direction, a plurality of electrically conductive wirings disposed on a first plane and extending substantially parallel to each other along the first direction, and a plurality of gate electrode layers extending substantially parallel to a second direction substantially perpendicular to the first direction and formed on a second plane different from the first plane. The flip-flop circuit includes a plurality of transistors formed of the plurality of semiconductor fins and the plurality of gate electrode layers, receives a data input signal, stores the data input signal, and outputs a data output indicative of the stored data in response to a clock signal, the clock signal being the sole clock signal that is received by the semiconductor standard cell, and wherein the data input signal, the clock signal, and the data output signal among the plurality of transistors are transmitted through at least the plurality of electrically conductive wirings. In one embodiment, the plurality of electrically conductive wirings include a first electrically conductive wiring that transmits the clock signal. In one embodiment, the first electrically conductive wiring is the only electrically conductive wiring on the first level that transmits the clock signal. In one embodiment, the first electrically conductive wiring includes a first portion that transmits the clock signal and a second portion that transmits a signal that is different from the clock signal, and the first and second portions are spaced apart and along the first Directed to each other. In one embodiment, the plurality of gate electrode layers include a first gate electrode layer electrically connected to the first electrically conductive wiring and extending over one or more of the plurality of semiconductor fins. In one embodiment, the first gate electrode layer continuously extends to intersect two or more of the plurality of semiconductor fins, and one or more N-type transistors and one or more P-type transistors are formed from the two or more of the plurality of semiconductor fins. In an embodiment, the first gate electrode layer extends continuously to cross each of the plurality of semiconductor fins. In one embodiment, the plurality of electrically conductive wirings include first and second power wirings that transmit a first voltage potential, and third power wiring that is disposed between the first and second power wirings and transmits a second voltage potential that is different from the first voltage potential. In one embodiment, a number of electrically conductive wirings of the plurality of electrically conductive wirings between the first and third power wirings are three or four, and a number of electrically conductive wirings of the plural electrically conductive wirings between the second and third power wirings is three or four. In one embodiment, a number of semiconductor fins of the plurality of semiconductor fins between the first and third power wirings is two or three, and a number of semiconductor fins of the plurality of semiconductor fins between the second and third power wirings is two or three. In one embodiment, electrically conductive wirings of the plurality of electrically conductive wirings that are not the first to third power wirings have a constant pitch. In one embodiment, a width of the first to third metal power wirings is greater than a width of the electrically conductive wirings that are not the first to third wirings. In one embodiment, the semiconductor standard cell further includes a plurality of top metal wirings disposed on a second level above the first level with respect to a substrate from which the flipflop circuit is fabricated, and the plurality of top electrically conductive wirings extend substantially in parallel to the second direction and transmit the data input signal, the clock signal and the data output signal with the plurality of electrically conductive wirings. In one embodiment, the plurality of gate electrode layers include a first dummy gate electrode layer and a second dummy gate electrode layer, wherein gate electrode layers of the plurality of gate electrode layers other than the first and second gate electrode layers are disposed between the first and second gate electrode layers and each one from the first dummy gate electrode layer and the second dummy gate electrode layer continuously to cross the plurality of semiconductor fins.

Bei einer Ausführungsform umfasst eine Halbleiterstandardzelle einer Flipflop-Schaltung mehrere Halbleiterfinnen, die sich im Wesentlichen parallel zueinander entlang einer ersten Richtung erstrecken, mehrere elektrisch leitende Verdrahtungen, die auf einer ersten Ebene angeordnet sind und sich im Wesentlichen parallel zueinander entlang der ersten Richtung erstrecken, und mehrere Gateschichten, die sich im Wesentlichen parallel zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, erstrecken und auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet, gebildet sind. Die Flipflop-Schaltung umfasst mehrere Transistoren, die mindestens eine AND-OR-Invert(AOI)-Logik oder eine OR-AND-Invert(OAI)-Logik, die ein Eingangsdatensignal und ein Taktsignal empfangen, einen Speicherblock, der das Eingangsdatensignal speichert, und einen Ausgabeblock, der ein Datenausgangssignal, das die gespeicherten Daten anzeigt, ausgibt, implementieren. Das Taktsignal ist das einzige Taktsignal, das durch die Halbleiterstandardzelle empfangen wird. Das Dateneingangssignal, das Taktsignal und das Datenausgangssignal werden unter den mehreren Transistoren zumindest über die mehreren elektrisch leitenden Verdrahtungen übertragen. Bei einer Ausführungsform umfassen die mehreren elektrisch leitenden Verdrahtungen eine erste elektrisch leitende Verdrahtung, die das Taktsignal überträgt. Bei einer Ausführungsform ist die erste elektrisch leitende Verdrahtung die einzige elektrisch leitende Verdrahtung auf der ersten Ebene, die das Taktsignal überträgt.In one embodiment, a semiconductor standard cell of a flip-flop circuit includes a plurality of semiconductor fins extending substantially parallel to each other along a first direction, a plurality of electrically conductive wirings disposed on a first plane and extending substantially parallel to each other along the first direction, and a plurality of gate layers extending substantially parallel to a second direction substantially perpendicular to the first direction and formed on a second plane different from the first plane. The flip-flop circuit includes a plurality of transistors including at least one of an AND-OR Invert (AOI) logic and an OR-AND-Invert (OAI) logic receiving an input data signal and a clock signal, a memory block storing the input data signal. and an output block that outputs a data output indicating the stored data. The clock signal is the only clock signal received by the semiconductor standard cell. The data input signal, the clock signal and the data output signal are transmitted among the plurality of transistors at least via the plurality of electrically conductive wirings. In one embodiment, the plurality of electrically conductive wirings include a first electrically conductive wiring that transmits the clock signal. In one embodiment, the first electrically conductive wiring is the only electrically conductive wiring on the first level that transmits the clock signal.

Bei einer Ausführungsform umfasst eine integrierte Schaltung eine erste Halbleiterstandardzelle einer Flipflop-Schaltung und eine zweite Halbleiterstandardzelle, die entlang einer ersten Richtung unmittelbar zueinander benachbart sind. Bei einer Ausführungsform umfasst die erste Halbleiterstandardzelle mehrere Halbleiterfinnen, die sich im Wesentlichen parallel zueinander entlang einer ersten Richtung erstrecken, mehrere elektrisch leitende Verdrahtungen, die auf einer ersten Ebene angeordnet sind und sich im Wesentlichen parallel zueinander entlang der ersten Richtung erstrecken, und mehrere Gateelektrodenschichten, die sich im Wesentlichen parallel zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, erstrecken und auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet, gebildet sind. Bei einer Ausführungsform umfasst die Flipflop-Schaltung mehrere Transistoren, die aus den mehreren Halbleiterfinnen und den mehreren Gateelektrodenschichten gebildet sind, empfängt ein Dateneingangssignal, speichert das Dateneingangssignal und gibt als Reaktion auf ein Taktsignal ein Datenausgangssignal aus, das die gespeicherten Daten anzeigt, wobei das Taktsignal das einzige Taktsignal ist, das durch die erste Halbleiterstandardzelle empfangen wird, und wobei das Dateneingangssignal, das Taktsignal und das Datenausgangssignal unter den mehreren Transistoren zumindest über die mehreren elektrisch leitenden Verdrahtungen übertragen werden. Die erste Halbleiterstandardzelle und die zweite Halbleiterstandardzelle umfasst eine oder mehrere Dummy-Gateelektroden, die auf einer Grenze von der ersten Halbleiterstandardzelle und der zweiten Halbleiterstandardzelle angeordnet sind, und mindestens eine der einen oder mehreren Dummy-Gateelektroden erstreckt sich fortlaufend, um die mehreren Halbleiterfinnen zu kreuzen. Bei einer Ausführungsform ist eine Anzahl der einen oder der mehreren Dummy-Gateelektroden eins. Bei einer Ausführungsform ist eine Anzahl der einen oder der mehreren Dummy-Gateelektroden zwei.In one embodiment, an integrated circuit includes a first semiconductor standard cell of a flip-flop circuit and a second semiconductor standard cell that are immediately adjacent to each other along a first direction. In one embodiment, the first semiconductor standard cell includes a plurality of semiconductor fins extending substantially parallel to each other along a first direction, a plurality of electrically conductive wirings arranged on a first plane and extending substantially parallel to each other along the first direction, and a plurality of gate electrode layers. which are substantially parallel to a second direction that is substantially perpendicular to the first direction, and formed on a second plane different from the first plane. In one embodiment, the flip-flop circuit includes a plurality of transistors formed of the plurality of semiconductor fins and the plurality of gate electrode layers, receives a data input signal, stores the data input signal, and outputs a data output indicative of the stored data in response to a clock signal is the only clock signal received by the first semiconductor standard cell, and wherein the data input signal, the clock signal, and the data output signal among the plurality of transistors are transmitted over at least the plurality of electrically conductive wirings. The first semiconductor standard cell and the second semiconductor standard cell include one or more dummy gate electrodes disposed on a boundary of the first semiconductor standard cell and the second semiconductor standard cell and at least one of the one or more dummy gate electrodes continuously extends to cross the plurality of semiconductor fins. In one embodiment, a number of the one or more dummy gate electrodes is one. In one embodiment, a number of the one or more dummy gate electrodes is two.

Der vorstehend beschriebene Begriff „Ausführungsform“ oder „Ausführungsformen“ bezieht sich nicht auf die gleiche Ausführungsform oder die gleichen Ausführungsformen und ist dafür vorgesehen, ein bestimmtes Merkmal oder eine Eigenschaft hervorzuheben, die sich von dem/der einer anderen Ausführungsform oder anderer Ausführungsformen unterscheidet. Ein Durchschnittsfachmann sollte verstehen, dass bei einer vorstehend beschriebenen „Ausführungsform“ oder „Ausführungsformen“ davon ausgegangen werden kann, dass diese implementiert werden können, indem sie in ihrer Gesamtheit oder teilweise miteinander kombiniert werden, insofern keine gegensätzliche oder widersprüchliche Beschreibung bereitgestellt wird.The term "embodiment" or "embodiments" described above does not refer to the same embodiment or the same embodiments and is intended to emphasize a particular feature or feature that differs from that of another embodiment or other embodiments. It should be understood by one of ordinary skill in the art that an "embodiment" or "embodiments" described above may be considered to be implemented by combining them in whole or in part, unless otherwise stated or contradictory.

Im Folgenden sind die Merkmale von mehreren Ausführungsformen so ausgeführt, dass ein Fachmann auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass sich die vorliegende Offenbarung ohne Weiteres als eine Basis zum Ausgestalten und Modifizieren anderer Verfahren und Strukturen zum Durchführen desselben Zwecks und/oder zum Erreichen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden lässt. Der Fachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Grundgedanken und dem Schutzumfang der vorliegenden Offenbarung abweichen, und dass daran verschiedene Änderungen, Ersetzungen und Abwandlungen durchgeführt werden können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.In the following, the features of several embodiments are set forth so that those skilled in the art can better understand the aspects of the present disclosure. One skilled in the art should appreciate that the present disclosure may be readily utilized as a basis for designing and modifying other methods and structures for carrying out the same purpose and / or for achieving the same advantages of the embodiments presented herein. Those skilled in the art should also recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure, and that various changes, substitutions, and alterations can be made therein without departing from the spirit and scope of the present disclosure.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • US 62/439742 [0001]US 62/439742 [0001]

Claims (20)

Halbleiterstandardzelle einer Flipflop-Schaltung, die Halbleiterstandardzelle umfassend: mehrere Halbleiterfinnen, die sich im Wesentlichen parallel zueinander entlang einer ersten Richtung erstrecken; mehrere elektrisch leitende Verdrahtungen, die auf einer ersten Ebene angeordnet sind und sich im Wesentlichen parallel zueinander entlang der ersten Richtung erstrecken; und mehrere Gateelektrodenschichten, die sich im Wesentlichen parallel zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, erstrecken und auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet, gebildet sind, wobei die Flipflop-Schaltung mehrere Transistoren, die aus den mehreren Halbleiterfinnen und den mehreren Gateelektrodenschichten gebildet sind, umfasst, ein Dateneingangssignal empfängt, das Dateneingangssignal speichert und ein Datenausgangssignal, das die gespeicherten Daten anzeigt, als Reaktion auf ein Taktsignal ausgibt, wobei das Taktsignal das einzige Taktsignal ist, das durch die Halbleiterstandardzelle empfangen wird, und wobei das Dateneingangssignal, das Taktsignal und das Datenausgangssignal zwischen den mehreren Transistoren zumindest über die mehreren elektrisch leitenden Verdrahtungen übertragen werden.Semiconductor standard cell of a flip-flop circuit comprising the semiconductor standard cell: a plurality of semiconductor fins extending substantially parallel to one another along a first direction; a plurality of electrically conductive wirings disposed on a first plane and extending substantially parallel to each other along the first direction; and a plurality of gate electrode layers extending substantially parallel to a second direction substantially perpendicular to the first direction and formed on a second plane different from the first plane; wherein the flip-flop circuit comprises a plurality of transistors formed of the plurality of semiconductor fins and the plurality of gate electrode layers, receives a data input signal, stores the data input signal, and outputs a data output indicative of the stored data in response to a clock signal; wherein the clock signal is the only clock signal received by the semiconductor standard cell, and wherein the data input signal, the clock signal, and the data output signal are transmitted between the plurality of transistors at least over the plurality of electrically conductive wirings. Halbleiterstandardzelle nach Anspruch 1, wobei die mehreren elektrisch leitenden Verdrahtungen eine erste elektrisch leitende Verdrahtung umfassen, die das Taktsignal überträgt.Semiconductor standard cell after Claim 1 wherein the plurality of electrically conductive wirings comprise a first electrically conductive wiring that transmits the clock signal. Halbleiterstandardzelle nach Anspruch 2, wobei die erste elektrisch leitende Verdrahtung die einzige elektrisch leitende Verdrahtung auf der ersten Ebene ist, die das Taktsignal überträgt.Semiconductor standard cell after Claim 2 wherein the first electrically conductive wiring is the only electrically conductive wiring on the first level that transmits the clock signal. Halbleiterstandardzelle nach Anspruch 2 oder 3, wobei: die erste elektrisch leitende Verdrahtung einen ersten Abschnitt, der das Taktsignal überträgt, und einen zweiten Abschnitt, der ein Signal, das sich von dem Taktsignal unterscheidet, überträgt, umfasst, und der erste und der zweite Abschnitt voneinander beabstandet sind und entlang der ersten Richtung zueinander ausgerichtet sind.Semiconductor standard cell after Claim 2 or 3 wherein: the first electrically conductive wiring includes a first portion that transmits the clock signal and a second portion that transmits a signal different from the clock signal, and the first and second portions are spaced apart from each other and along the first direction are aligned with each other. Halbleiterstandardzelle nach einem der Ansprüche 2 bis 4, wobei die mehreren Gateelektrodenschichten eine erste Gateelektrodenschicht umfassen, die elektrisch mit der ersten elektrisch leitenden Verdrahtung verbunden ist und sich über eine oder mehrere der mehreren Halbleiterfinnen erstreckt.Semiconductor standard cell according to one of Claims 2 to 4 wherein the plurality of gate electrode layers comprise a first gate electrode layer electrically connected to the first electrically conductive wiring and extending over one or more of the plurality of semiconductor fins. Halbleiterstandardzelle nach Anspruch 5, wobei: sich die erste Gateelektrodenschicht fortlaufend erstreckt, um zwei oder mehrere Halbleiterfinnen von den mehreren Halbleiterfinnen zu kreuzen, und ein oder mehrere N-Typ-Transistoren und ein oder mehrere P-Typ-Transistoren aus den zwei oder mehreren der mehreren Halbleiterfinnen gebildet sind.Semiconductor standard cell after Claim 5 wherein: the first gate electrode layer extends continuously to intersect two or more semiconductor fins of the plurality of semiconductor fins, and one or more N-type transistors and one or more P-type transistors are formed of the two or more of the plurality of semiconductor fins , Halbleiterstandardzelle nach Anspruch 5 oder 6, wobei sich die erste Gateelektrodenschicht fortlaufend erstreckt, um jede der mehreren Halbleiterfinnen zu kreuzen.Semiconductor standard cell after Claim 5 or 6 wherein the first gate electrode layer continuously extends to intersect each of the plurality of semiconductor fins. Halbleiterstandardzelle nach einem der vorhergehenden Ansprüche, wobei die mehreren elektrisch leitenden Verdrahtungen erste und zweite Leistungsverdrahtungen, die ein erstes Spannungspotential übertragen, und eine dritte Leistungsverdrahtung, die zwischen der ersten und der zweiten Leistungsverdrahtung angeordnet ist und ein zweites Spannungspotential überträgt, das sich von dem ersten Spannungspotential unterscheidet, umfassen.The semiconductor standard cell according to claim 1, wherein the plurality of electrically conductive wirings transmit first and second power wirings transmitting a first voltage potential and a third power wirings disposed between the first and second power wirings and transmit a second voltage potential different from the first one Voltage potential is different, include. Halbleiterstandardzelle nach Anspruch 8, wobei eine Anzahl von elektrisch leitenden Verdrahtungen der mehreren elektrisch leitenden Verdrahtungen zwischen der ersten und der dritten Leistungsverdrahtung drei oder vier beträgt, und eine Anzahl von elektrisch leitenden Verdrahtungen der mehreren elektrisch leitenden Verdrahtungen zwischen der zweiten und der dritten Leistungsverdrahtung drei oder vier beträgt.Semiconductor standard cell after Claim 8 wherein a number of electrically conductive wirings of the plurality of electrically conductive wirings between the first and third power wirings is three or four, and a number of electrically conductive wirings of the plurality of electrically conductive wirings between the second and third power wirings is three or four. Halbleiterstandardzelle nach Anspruch 8 oder 9, wobei eine Anzahl von Halbleiterfinnen der mehreren Halbleiterfinnen zwischen der ersten und der dritten Leistungsverdrahtung zwei oder drei beträgt, und eine Anzahl von Halbleiterfinnen der mehreren Halbleiterfinnen zwischen der zweiten und dritten Leistungsverdrahtung zwei oder drei beträgt.Semiconductor standard cell after Claim 8 or 9 wherein a number of semiconductor fins of the plurality of semiconductor fins between the first and third power wirings is two or three, and a number of semiconductor fins of the plurality of semiconductor fins between the second and third power wirings is two or three. Halbleiterstandardzelle nach einem der vorhergehenden Ansprüche 8 bis 10, wobei elektrisch leitende Verdrahtungen der mehreren elektrisch leitenden Verdrahtungen, die nicht die ersten bis dritten Leistungsverdrahtungen sind, einen gleichbleibenden Abstand aufweisen.Semiconductor standard cell according to one of the preceding Claims 8 to 10 wherein electrically conductive wirings of the plurality of electrically conductive wirings which are not the first to third power wirings have a constant pitch. Halbleiterstandardzelle nach einem der vorhergehenden Ansprüche 8 bis 11, wobei eine Breite der ersten bis dritten Leistungsverdrahtungen größer als eine Breite der elektrisch leitenden Verdrahtungen, die nicht die ersten bis dritten Verdrahtungen sind, ist.Semiconductor standard cell according to one of the preceding Claims 8 to 11 wherein a width of the first to third power wirings is greater than a width of the electrically conductive wirings other than the first to third wirings. Halbleiterstandardzelle nach einem der vorhergehenden Ansprüche, die ferner mehrere obere elektrisch leitende Verdrahtungen umfasst, die in Bezug auf ein Substrat, aus dem die Flipflop-Schaltung hergestellt ist, auf einer zweiten Ebene über der ersten Ebene angeordnet sind, wobei sich die mehreren oberen elektrisch leitenden Verdrahtungen im Wesentlichen parallel zu der zweiten Richtung erstrecken und das Dateneingangssignal, das Taktsignal und das Datenausgangssignal mit den mehreren elektrisch leitenden Verdrahtungen übertragen.A semiconductor standard cell according to any one of the preceding claims, further comprising a plurality of upper electrically conductive wirings disposed on a second plane above the first plane with respect to a substrate of which the flip-flop circuit is made, the plurality of upper electrically conductive wirings Wirings in the Extend substantially parallel to the second direction and transmit the data input signal, the clock signal and the data output signal with the plurality of electrically conductive wirings. Halbleiterstandardzelle nach einem der vorhergehenden Ansprüche, wobei: die mehreren Gateelektrodenschichten eine erste Dummy-Gateelektrodenschicht und eine zweite Dummy-Gateelektrodenschicht umfassen, Gateelektrodenschichten der mehreren Gateelektrodenschichten, die nicht die erste und zweite Dummy-Gateelektrodenschichten sind, zwischen der ersten und zweiten Dummy-Gateelektrodenschicht angeordnet sind, und sich jede von der ersten Dummy-Gateelektrodenschicht und der zweiten Dummy-Gateelektrodenschicht fortlaufend erstreckt, um die mehreren Halbleiterfinnen zu kreuzen.A semiconductor standard cell according to any one of the preceding claims, wherein: the plurality of gate electrode layers comprise a first dummy gate electrode layer and a second dummy gate electrode layer, Gate electrode layers of the plurality of gate electrode layers, which are not the first and second dummy gate electrode layers, are disposed between the first and second dummy gate electrode layers, and each of the first dummy gate electrode layer and the second dummy gate electrode layer continuously extends to cross the plurality of semiconductor fins. Halbleiterstandardzelle einer Flipflop-Schaltung, die Halbleiterstandardzelle umfassend: mehrere Halbleiterfinnen, die sich im Wesentlichen parallel zueinander entlang einer ersten Richtung erstrecken; mehrere elektrisch leitende Verdrahtungen, die auf einer ersten Ebene angeordnet sind und sich im Wesentlichen parallel zueinander entlang der ersten Richtung erstrecken; und mehrere Gateelektrodenschichten, die sich im Wesentlichen parallel zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, erstrecken und auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet, gebildet sind, wobei die Flipflop-Schaltung mehrere Transistoren, die mindestens eine AND-OR-Invert(AOI)-Logik oder eine OR-AND-Invert(OAI)-Logik, die ein Eingangsdatensignal und ein Taktsignal empfangen, implementieren einen Speicherblock, der das Eingangsdatensignal speichert, und einen Ausgabeblock, der ein Datenausgangssignal, das die gespeicherten Daten anzeigt, ausgibt, umfasst, wobei das Taktsignal das einzige Taktsignal ist, das durch die Halbleiterstandardzelle empfangen wird, und das Dateneingangssignal, das Taktsignal und das Datenausgangssignal zwischen den mehreren Transistoren zumindest über die mehreren elektrisch leitenden Verdrahtungen übertragen werden.Semiconductor standard cell of a flip-flop circuit comprising the semiconductor standard cell: a plurality of semiconductor fins extending substantially parallel to one another along a first direction; a plurality of electrically conductive wirings disposed on a first plane and extending substantially parallel to each other along the first direction; and a plurality of gate electrode layers extending substantially parallel to a second direction substantially perpendicular to the first direction and formed on a second plane different from the first plane; wherein the flip-flop circuit includes a plurality of transistors, the at least one of the AND-OR Invert (AOI) logic, and the OR-AND-Invert (OAI) logic receiving an input data signal and a clock signal implementing a memory block storing the input data signal , and an output block which outputs a data output indicating the stored data, wherein the clock signal is the only clock signal received by the semiconductor standard cell, and the data input signal, the clock signal and the data output signal are transmitted between the plurality of transistors at least over the plurality of electrically conductive wirings. Halbleiterstandardzelle nach Anspruch 15, wobei die mehreren elektrisch leitenden Verdrahtungen eine erste elektrisch leitende Verdrahtung umfassen, die das Taktsignal überträgt.Semiconductor standard cell after Claim 15 wherein the plurality of electrically conductive wirings comprise a first electrically conductive wiring that transmits the clock signal. Halbleiterstandardzelle nach Anspruch 16, wobei die erste elektrisch leitende Verdrahtung die einzige elektrisch leitende Verdrahtung auf der ersten Ebene ist, die das Taktsignal überträgt.Semiconductor standard cell after Claim 16 wherein the first electrically conductive wiring is the only electrically conductive wiring on the first level that transmits the clock signal. Integrierte Schaltung, die eine erste Halbleiterstandardzelle einer Flipflop-Schaltung und eine zweite Halbleiterstandardzelle umfasst, die entlang einer ersten Richtung unmittelbar zueinander benachbart sind, wobei die erste Halbleiterstandardzelle umfasst: mehrere Halbleiterfinnen, die sich im Wesentlichen parallel zueinander entlang einer ersten Richtung erstrecken; mehrere elektrisch leitende Verdrahtungen, die auf einer ersten Ebene angeordnet sind und sich im Wesentlichen parallel zueinander entlang der ersten Richtung erstrecken; und mehrere Gateelektrodenschichten, die sich im Wesentlichen parallel zu einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, erstrecken und auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet, gebildet sind, wobei die Flipflop-Schaltung mehrere Transistoren, die aus den mehreren Halbleiterfinnen und den mehreren Gateelektrodenschichten gebildet sind, umfasst, ein Dateneingangssignal empfängt, das Dateneingangssignal speichert und ein Datenausgangssignal, das die gespeicherten Daten anzeigt, als Reaktion auf ein Taktsignal ausgibt, wobei das Taktsignal das einzige Taktsignal ist, das durch die erste Halbleiterstandardzelle empfangen wird, und wobei das Dateneingangssignal, das Taktsignal und das Datenausgangssignal zwischen den mehreren Transistoren zumindest über die mehreren elektrisch leitenden Verdrahtungen übertragen werden, und wobei die erste Halbleiterstandardzelle und die zweite Halbleiterstandardzelle eine oder mehrere Dummy-Gateelektroden umfassen, die auf einer Grenze von der ersten Halbleiterstandardzelle und der zweiten Halbleiterstandardzelle angeordnet sind, und wobei sich mindestens eine der einen oder der mehreren Gateelektroden fortlaufend erstreckt, um die mehreren Halbleiterfinnen zu kreuzen.An integrated circuit comprising a first semiconductor standard cell of a flip-flop circuit and a second semiconductor standard cell immediately adjacent to each other along a first direction, the first semiconductor standard cell comprising: a plurality of semiconductor fins extending substantially parallel to one another along a first direction; a plurality of electrically conductive wirings disposed on a first plane and extending substantially parallel to each other along the first direction; and a plurality of gate electrode layers extending substantially parallel to a second direction substantially perpendicular to the first direction and formed on a second plane different from the first plane; wherein the flip-flop circuit comprises a plurality of transistors formed of the plurality of semiconductor fins and the plurality of gate electrode layers, receives a data input signal, stores the data input signal, and outputs a data output indicative of the stored data in response to a clock signal; wherein the clock signal is the only clock signal received by the first semiconductor standard cell, and wherein the data input signal, the clock signal and the data output signal are transmitted between the plurality of transistors at least over the plurality of electrically conductive wirings, and wherein the first semiconductor standard cell and the second semiconductor standard cell comprise one or more dummy gate electrodes disposed on a boundary of the first semiconductor standard cell and the second semiconductor standard cell, and wherein at least one of the one or more gate electrodes extends continuously to intersect the plurality of semiconductor fins. Integrierte Schaltung nach Anspruch 18, wobei eine Anzahl der einen oder der mehreren Dummy-Gateelektroden eins beträgt.Integrated circuit after Claim 18 wherein a number of the one or more dummy gate electrodes is one. Integrierte Schaltung nach Anspruch 18, wobei eine Anzahl der einen oder der mehreren Dummy-Gateelektroden zwei beträgt.Integrated circuit after Claim 18 wherein a number of the one or more dummy gate electrodes is two.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11030372B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11574107B2 (en) 2018-10-31 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a cell having pins and semiconductor device based on same
DE102019128571B4 (en) 2018-10-31 2023-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. METHOD FOR GENERATING A LAYOUT DIAGRAM WITH CELL WITH PIN PATTERNS BASED THEREOF AND SEMICONDUCTOR DEVICE

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