QUERVERWEIS ZU VERWANDTEN ANMELDUNGENCROSS-REFERENCE TO RELATED APPLICATIONS
Ein Anspruch nach 35 U.S.C. §119 auf die koreanische Patentanmeldung Nr. 10-2015-0118994 wird erhoben, die am 24. August 2015 eingereicht wurde, deren Inhalt hiermit durch Bezug hierin aufgenommen wird.A claim under 35 USC §119 on the Korean Patent Application No. 10-2015-0118994 is filed on 24 August 2015, the content of which is hereby incorporated by reference.
Technisches GebietTechnical area
beispielhafte Ausführungsformen des erfinderischen Konzepts betreffen eine integrierte Schaltung, und insbesondere ein Master-Gerät und ein Slave-Gerät, die miteinander mittels einer Eindrahtschnittstelle kommunizieren, und ein Datenverarbeitungssystem, das das Master-Gerät und das Slave-Gerät umfasst.Exemplary embodiments of the inventive concept relate to an integrated circuit, and more particularly to a master device and a slave device that communicate with each other via a single-wire interface, and a data processing system that includes the master device and the slave device.
Diskussion des Standes der TechnikDiscussion of the Related Art
Serielle Kommunikation ist der Prozess zum Senden von Daten durch ein Bit nach dem anderen über einen Kommunikationskanal oder einen Computer-Bus. Parallele Kommunikation ist ein Verfahren zum gleichzeitigen Übermitteln von mehreren binären Digits (Bits).Serial communication is the process of sending data one bit at a time over a communication channel or a computer bus. Parallel communication is a method of transmitting multiple binary digits (bits) at one time.
Viele Kommunikationssysteme sind entworfen zum Verbinden von zwei integrierten Schaltungen auf einer Leiterplatte (PCB). Integrierte Schaltungen kosten mehr, wenn sie mehrere Anschlussstifte haben. Um die Anzahl der Anschlussstifte zu reduzieren, können integrierte Schaltungen einen seriellen Bus verwenden, um Daten zu übertragen. Einige Beispiele für solche preiswerten seriellen Busse umfassen eine Serial-Peripheral-Interface (SPI), eine Inter-integrierte Schaltung (I2C), und dergleichen.Many communication systems are designed to connect two integrated circuits on a printed circuit board (PCB). Integrated circuits cost more if they have multiple pins. To reduce the number of pins, integrated circuits may use a serial bus to transfer data. Some examples of such inexpensive serial buses include a Serial Peripheral Interface (SPI), an Inter-Integrated Circuit (I2C), and the like.
Der SPI-Bus ist eine synchrone serielle Kommunikations-Schnittstelle, die für Kurzstreckenkommunikation verwendet wird, insbesondere in eingebetteten Systemen. Der SPI-Bus verwendet drei Anschlussstifte oder vier Anschlussstifte. Jedoch werden Ausgangstreiber und Eingangspuffer mit jedem der Anschlussstifte verbunden, und somit werden die Kosten eines Chips mit SPI erhöht.The SPI bus is a synchronous serial communication interface used for short distance communication, especially in embedded systems. The SPI bus uses three pins or four pins. However, output drivers and input buffers are connected to each of the pins, and thus the cost of a SPI chip is increased.
I2C ist ein Multi-Master, Multi-Slave, einpolig geerdeter, serieller Computer-Bus. I2C wird normalerweise verwendet, um Low-Speed-Peripheriegeräte in einem eingebetteten System, einem Mobiltelefon oder dergleichen, mit Prozessoren und Mikrocontrollern zu verbinden. I2C verwendet zwei bidirektionale Open-Drain-Leitungen, mit anderen Worten, eine serielle Daten-Leitung (SDA) und eine serielle Takt-Leitung (SCL), die mit Widerständen aufgezogen sind. Da jedoch I2C serielle Daten sendet mittels einem seriellen Takt zum Synchronisieren von zwei angeschlossenen Vorrichtungen, verbraucht ein Chip mit I2C viel mehr Strom. Da ferner I2C einen Ausgangskondensator mittels einem Widerstand auflädt, ist eine Betriebsgeschwindigkeit eines Chips mit I2C langsamer.I2C is a multi-master, multi-slave, single-ended, serial computer bus. I2C is typically used to connect low-speed peripherals in an embedded system, a mobile phone, or the like, to processors and microcontrollers. I2C uses two bidirectional open-drain lines, in other words, a serial data line (SDA) and a serial clock line (SCL), which are mounted with resistors. However, since I2C sends serial data using a serial clock to synchronize two connected devices, a chip consumes much more power with I2C. Further, since I2C charges an output capacitor by means of a resistor, an operating speed of a chip with I2C is slower.
ZUSAMMENFASSUNGSUMMARY
Eine beispielhafte Ausführungsform des erfinderischen Konzepts betrifft ein System. Ein System, das umfasst: ein Master-Gerät, das konfiguriert ist zum Erzeugen von einem ersten Signal, das einen periodischen Puls aufweist, wobei das erste Signal Daten umfasst; und ein Slave-Gerät, das einen Anschlussstift, eine Verzögerungsschaltung, einen Puffer und eine Verarbeitungsschaltung umfasst, wobei das Slave-Gerät das erste Signal an dem Anschlussstift empfängt, das erste Signal mit der Verzögerungsschaltung verzögert, um ein zweites Signal zu erzeugen, das eine erste Verzögerung aufweist, das erste Signal mit dem Puffer verzögert, um ein drittes Signal zu erzeugen, das eine zweite Verzögerung aufweist, und die Daten von dem zweiten Signal unter Verwendung von dem dritten Signal an der Verarbeitungsschaltung liest.An exemplary embodiment of the inventive concept relates to a system. A system comprising: a master device configured to generate a first signal having a periodic pulse, the first signal comprising data; and a slave device including a pin, a delay circuit, a buffer, and a processing circuit, wherein the slave device receives the first signal on the pin, delaying the first signal with the delay circuit to produce a second signal having a first delay, delaying the first signal with the buffer to produce a third signal having a second delay and reading data from the second signal using the third signal on the processing circuit.
Eine beispielhafte Ausführungsform des erfinderischen Konzepts betrifft ein Gerät. Das Gerät umfasst: einen einzelnen Anschlussstift, der konfiguriert ist zum Empfangen eines ersten Signals, wobei das erste Signal Daten umfasst und einen periodischen Puls aufweist; eine Verzögerungsschaltung, die konfiguriert ist zum Verzögern des ersten Signals und zum Erzeugen eines zweiten Signals, das eine erste Verzögerung aufweist; ein Puffer, der konfiguriert ist zum Verzögern des ersten Signals und zum Erzeugen eines dritten Signals, das eine zweite Verzögerung aufweist; und eine Verarbeitungsschaltung, die konfiguriert ist zum Lesen der Daten aus dem zweiten Signal unter Verwendung des dritten Signals.An exemplary embodiment of the inventive concept relates to a device. The device comprises: a single pin configured to receive a first signal, the first signal comprising data and having a periodic pulse; a delay circuit configured to delay the first signal and generate a second signal having a first delay; a buffer configured to delay the first signal and generate a third signal having a second delay; and a processing circuit configured to read the data from the second signal using the third signal.
Eine beispielhafte Ausführungsform des erfinderischen Konzepts betrifft ein Verfahren zum Betreiben eines Slave-Geräts. Das Verfahren umfasst: Empfangen, über einen Anschlussstift, von einem ersten Signal, das Daten umfasst und einen periodischen Puls aufweist; Verzögern, mit einer Verzögerungsschaltung, des ersten Signals, um ein zweites Signals zu erzeugen, das eine erste Verzögerung aufweist; Verzögern, mit einem Puffer, des ersten Signals, um ein drittes Signals zu erzeugen, das eine zweite Verzögerung aufweist; und Lesen, mit einer Verarbeitungsschaltung, der Daten von dem zweiten Signal unter Verwendung von dem dritten Signal, wobei die Daten von dem zweiten Signal bei einer ansteigenden Kante oder einer abfallenden Kante des dritten Signals gelesen werden.An exemplary embodiment of the inventive concept relates to a method for operating a slave device. The method comprises: receiving, via a pin, a first signal comprising data and having a periodic pulse; Delaying, with a delay circuit, the first signal to produce a second signal having a first delay; Delaying, with a buffer, the first signal to produce a third signal having a second delay; and reading, with a processing circuit, the data from the second signal using the third signal, the data being read from the second signal at a rising edge or a falling edge of the third signal.
KURZE BESCHREIBUNG DER ZEICHNUNGEN BRIEF DESCRIPTION OF THE DRAWINGS
1 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts; 1 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept; FIG.
2 ist ein Zeitdiagramm, das eine Operation zeigt, in der ein Master-Gerät aus 1 ein SCHNELL-Signal erzeugt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 2 is a timing diagram that shows an operation in which a master device is off 1 generates a FAST signal, according to an exemplary embodiment of the inventive concept.
3 ist ein Zeitdiagramm, das eine Datenlese-Operation des Slave-Geräts aus 1 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 3 FIG. 11 is a timing chart showing a data read operation of the slave device. FIG 1 shows, according to an exemplary embodiment of the inventive concept.
4 ist ein Flussdiagramm, das eine Operation des Slave-Geräts aus 1 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 4 FIG. 12 is a flowchart illustrating an operation of the slave device. FIG 1 shows, according to an exemplary embodiment of the inventive concept.
5 ist ein Blockdiagramm, das ein Slave-Gerät zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 5 FIG. 10 is a block diagram showing a slave device according to an exemplary embodiment of the inventive concept. FIG.
6 ist ein Blockdiagramm, das das Slave-Gerät aus 5 mit mehr Details zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 6 is a block diagram showing the slave device 5 with more details, according to an exemplary embodiment of the inventive concept.
7 ist ein Zeitdiagramm, das eine Operation des Slave-Geräts aus 6 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 7 is a timing diagram indicating an operation of the slave device 6 shows, according to an exemplary embodiment of the inventive concept.
8 ist ein Flussdiagramm einer Operation des Slave-Geräts aus 6 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 8th is a flowchart of an operation of the slave device 6 shows, according to an exemplary embodiment of the inventive concept.
9 ist ein Blockdiagramm, das ein Slave-Gerät zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 9 FIG. 10 is a block diagram showing a slave device according to an exemplary embodiment of the inventive concept. FIG.
10 ist ein Flussdiagramm einer Operation des Slave-Geräts aus 9, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 10 is a flowchart of an operation of the slave device 9 , According to an exemplary embodiment of the inventive concept.
11 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 11 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept. FIG.
12 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 12 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept. FIG.
13 ist ein Zeitdiagramm, welches die Erzeugung eines SCHNELL-Signals mit einer periodisch fallenden Kante zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 13 FIG. 10 is a timing diagram showing the generation of a QUICK signal with a periodically falling edge according to an exemplary embodiment of the inventive concept. FIG.
14 ist ein Zeitdiagramm, welches das Lesen von Daten mit einem SCHNELL-Signal mit einer periodisch fallenden Kante zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 14 FIG. 10 is a timing diagram showing the reading of data with a QUICK signal with a periodically falling edge according to an exemplary embodiment of the inventive concept. FIG.
15 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 15 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept. FIG.
16 ist ein Zeitdiagramm, das eine Operation des Datenverarbeitungssystems aus 15 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 16 is a timing diagram illustrating an operation of the data processing system 15 shows, according to an exemplary embodiment of the inventive concept.
17 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 17 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept. FIG.
18 ist ein Zeitdiagramm, das eine Operation des Datenverarbeitungssystems aus 17 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 18 is a timing diagram illustrating an operation of the data processing system 17 shows, according to an exemplary embodiment of the inventive concept.
19 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 19 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept. FIG.
20 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 20 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept. FIG.
AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMENDETAILED DESCRIPTION OF THE EMBODIMENTS
Das erfinderische Konzept wird nun ausführlicher mit Bezug auf die begleitenden Zeichnungen erklärt, in denen Ausführungsformen der erfinderischen Ideen gezeigt werden. Das erfinderische Konzept kann jedoch durch vielerlei verschiedene Formen verkörpert werden und sollte nicht als beschränkend, auf die Ausführungsformen, die im Folgenden kommen, ausgelegt werden.The inventive concept will now be explained in more detail with reference to the accompanying drawings, in which embodiments of the inventive ideas are shown. However, the inventive concept may be embodied in many different forms and should not be construed as limiting to the embodiments that follow.
1 ist ein Blockdiagramm, das ein Datenverarbeitungssystem 100 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Bezugnehmend auf 1, kann das Datenverarbeitungssystem 100 ein Master-Gerät 110 und ein Slave-Gerät 120 umfassen und kann ein SCHNELL-Signal über eine einzige Leitung senden und empfangen. SCHNELL kann ein digitales Signal sein, das in einem seriellen Protokoll übertragen wird. 1 is a block diagram illustrating a data processing system 100 shows, according to an exemplary embodiment of the inventive concept. Referring to 1 , the data processing system can 100 a master device 110 and a slave device 120 and can send and receive a FAST signal over a single line. FAST can be a digital signal that is transmitted in a serial protocol.
Das Master-Gerät 110 kann eine Steuerschaltung oder ein Prozessor sein, der zur Steuerung des Slave-Geräts 120 fähig ist. Beispielsweise kann das Master-Gerät 110 mit, jedoch nicht beschränkt auf, einem Basisband-Modem-Prozessor-Chip, einem Chip zum Durchführen von sowohl einer Funktion eines Modems und einer Funktion eines Anwendungsprozessors (AP), einem AP oder einem mobilen AP umgesetzt werden.The master device 110 may be a control circuit or a processor used to control the slave device 120 is capable. For example, the master device 110 with, but not limited to, a baseband modem processor chip, a chip for performing both a function of a modem and a function of an application processor (AP), an AP, or a mobile AP.
Das Master-Gerät 110 kann einen Signalgenerator 111 umfassen und einen ersten Anschlussstift 112 umfassen. Der Signalgenerator 111 kann ein Taktsignal von einer externen Taktquelle 113 empfangen und kann das SCHNELL-Signal mittels des empfangenen Taktsignals erzeugen. Der Signalgenerator 111 kann das SCHNELL-Signal an das Slave-Gerät 120 durch den ersten Anschlussstift 112 übertragen.The master device 110 can be a signal generator 111 include and a first pin 112 include. The signal generator 111 can be a clock signal from an external clock source 113 receive and can generate the FAST signal by means of the received clock signal. The signal generator 111 can send the FAST signal to the slave device 120 through the first pin 112 transfer.
Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, kann der Signalgenerator 111 das SCHNELL-Signal erzeugen, das sowohl Taktinformationen als auch Dateninformationen umfasst, Mit anderen Worten, das SCHNELL-Signal kann sowohl Taktinformationen als auch Dateninformationen umfassen. Um beispielsweise die Taktinformationen in dem SCHNELL-Signal zu umfassen, kann der Signalgenerator 111 ständig ein Intervall zwischen ansteigenden Kanten des SCHNELL-Signals oder ein Intervall zwischen fallenden Kanten des SCHNELL-Signals aufrechterhalten. Mit anderen Worten, eine abfallende Kante oder eine ansteigende Kante des SCHNELL-Signals kann periodisch erzeugt werden. Im Folgenden kann sich der Begriff ”ein Intervall zwischen einer abfallenden Kante” auf die Begriffe ”eine abfallende Kanten-Periode” oder ”eine periodisch abfallende Kante” beziehen. Im Folgenden kann sich der Begriff ”ein Intervall zwischen einer ansteigenden Kante” auf die Begriffe ”eine ansteigende Kanten-Periode” oder ”eine periodisch ansteigende Kante” beziehen. Um des Weiteren Dateninformationen in dem SCHNELL-Signal aufzunehmen, kann der Signalgenerator 111 ein Tastverhältnis des SCHNELL-Signals einstellen, um gemäß entsprechenden Dateninformationen zu variieren.According to an exemplary embodiment of the inventive concept, the signal generator 111 generate the FAST signal that includes both clock information and data information. In other words, the FAST signal may include both clock information and data information. For example, to include the timing information in the FAST signal, the signal generator 111 constantly maintaining an interval between rising edges of the FAST signal or an interval between falling edges of the FAST signal. In other words, a falling edge or rising edge of the FAST signal may be generated periodically. Hereinafter, the term "an interval between a falling edge" may refer to the terms "a falling edge period" or "a periodically falling edge". Hereinafter, the term "an interval between a rising edge" may refer to the terms "a rising edge period" or "a periodically rising edge". To further include data information in the FAST signal, the signal generator 111 set a duty cycle of the FAST signal to vary according to corresponding data information.
Das Slave-Gerät 120 kann mit, aber nicht darauf beschränkt, einer integrierten Funkfrequenz-Schaltung (RFIC), einem Verbindungs-Chip, einem Fingerabdruckerkennungs-Chip, einem Power-Management-IC, einem Stromversorgungsmodul, einem digitalen Anzeigeschnittstellen-Chip, einem Bildschirmtreiber-IC (DDIC) oder ein Berührungsbildschirm-Steuerung umgesetzt werden.The slave device 120 may include, but is not limited to, a radio frequency integrated circuit (RFIC), a connection chip, a fingerprint recognition chip, a power management IC, a power module, a digital display interface chip, a display driver IC (DDIC). or touch screen control.
Das Slave-Gerät 120 kann einen zweiten Anschlussstift 121, eine Verzögerungsschaltung 122, einen Puffer 122a, und eine Verarbeitungsschaltung 123 umfassen. Das Slave-Gerät 120 kann das SCHNELL-Signal durch den zweiten Anschlussstift 121 empfangen und kann Dateninformationen lesen, die in dem SCHNELL-Signal enthalten sind, unter Verwendung von dem SCHNELL-Signal und einem verzögerten SCHNELL-(D_SCHNELL-)Signal.The slave device 120 can make a second pin 121 , a delay circuit 122 , a buffer 122a , and a processing circuit 123 include. The slave device 120 can the FAST signal through the second pin 121 receive and can read data information contained in the FAST signal using the FAST signal and a delayed FAST (D_SCHNELL-) signal.
Zum Beispiel kann der zweite Anschlussstift 121 das SCHNELL-Signal von dem ersten Anschlussstift 112 des Master-Geräts 110 empfangen. Der erste Anschlussstift 112 und der zweite Anschlussstift 121 können, müssen darauf aber nicht beschränkt sein, durch einen Kontakt-Anschlussstift oder ein Kontaktfeld implementiert werden. Der erste Anschlussstift 112 und der zweite Anschlussstift 121 können eine einzelne Leitung bilden, und es kann eine einzige Anschlussstift-Schnittstelle oder eine einzelne Bus-Schnittstelle geben, die Taktinformationen und Dateninformationen über die einzelne Leitung sendet. Die einzelne Leitung kann implementiert werden mit, muss aber nicht darauf beschränkt sein, beispielsweise einer elektrischen Übertragungsleitung, einer Mikrostreifenleitung, die mit einer Leiterplatten-(PCB-)Technik hergestellt werden kann.For example, the second pin 121 the FAST signal from the first pin 112 of the master device 110 receive. The first pin 112 and the second pin 121 may, but is not limited to, be implemented by a contact pin or pad. The first pin 112 and the second pin 121 may form a single line, and there may be a single pin interface or a single bus interface that sends clock information and data information over the single line. The single line may be implemented with, but is not limited to, for example, an electrical transmission line, a microstrip line that may be fabricated using a printed circuit board (PCB) technique.
Die Verzögerungsschaltung 122 kann das SCHNELL-Signal von dem zweiten Stift 121 erhalten. Die Verzögerungsschaltung 122 kann das SCHNELL-Signal verzögern und kann das verzögerte SCHNELL-Signal D_SCHNELL erzeugen. Die Verzögerungsschaltung 122 kann beispielsweise in Form einer Verzögerungskette realisiert werden, in der Verzögerungszellen miteinander in Reihe geschaltet sind.The delay circuit 122 can get the FAST signal from the second pin 121 receive. The delay circuit 122 may delay the FAST signal and may generate the delayed FAST signal D_SCHNELL. The delay circuit 122 For example, it can be realized in the form of a delay chain in which delay cells are connected in series with one another.
Die Verarbeitungsschaltung 123 kann das SCHNELL-Signal von dem zweiten Anschlussstift 121 durch den Puffer 122a empfangen und kann das verzögerte SCHNELL-Signal D_SCHNELL von der Verzögerungsschaltung 122 empfangen. Der Puffer 122a kann das SCHNELL-Signal verzögern. Der Puffer 122a kann das SCHNELL-Signal um einen Betrag verzögern, der geringer ist als die Verzögerung, die durch die Verzögerungsschaltung 122 eingeführt wird. Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, kann die Verarbeitungsschaltung 123 Dateninformationen lesen, die in dem SCHNELL-Signal enthalten sind, unter Verwendung von dem SCHNELL-Signal als ein Taktsignal und dem verzögerten SCHNELL-Signal D_SCHNELL als ein DatensignalThe processing circuit 123 can the FAST signal from the second pin 121 through the buffer 122a and can receive the delayed FAST signal D_SCHNELL from the delay circuit 122 receive. The buffer 122a can delay the FAST signal. The buffer 122a may delay the FAST signal by an amount less than the delay provided by the delay circuit 122 is introduced. According to an exemplary embodiment of the inventive concept, the processing circuit 123 Reading data information included in the FAST signal using the FAST signal as a clock signal and the delayed FAST signal D_SCHNELL as a data signal
Zum Beispiel kann die Verarbeitungsschaltung 123 einen Spannungspegel (oder einen logischen Pegel) des verzögerten SCHNELL-Signals D_SCHNELL zu einem Zeitpunkt abtasten, der einer ansteigenden Kante oder einer abfallenden Kante des SCHNELL-Signals entspricht, und kann somit Dateninformationen lesen, die in dem SCHNELL-Signal enthalten sind. Zum Beispiel, wenn eine ansteigende Kante des SCHNELL-Signals periodisch ist (oder periodisch erzeugt wird), kann die Verarbeitungsschaltung 123 einen Spannungspegel (oder einen logischen Pegel) des verzögerten SCHNELL-Signals D_SCHNELL zu jeder ansteigenden Kante des SCHNELL-Signals abtasten, und kann somit Dateninformationen lesen, die in dem SCHNELL-Signal enthalten sind.For example, the processing circuit 123 sample a voltage level (or logic level) of the delayed FAST signal D_SCHNELL at a time corresponding to a rising edge or a falling edge of the FAST signal, and thus can read data information included in the FAST signal. For example, if a rising edge of the FAST signal is periodic (or is generated periodically), the processing circuitry may 123 a voltage level (or logic level) of the delayed FAST Sampling signal D_SCHNELL to each rising edge of the FAST signal, and thus can read data information contained in the FAST signal.
Wie oben beschrieben, kann das Datenverarbeitungssystem 100 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts eine Schnittstellenoperation unter Verwendung von dem SPEEDY Signal durchführen, das sowohl Dateninformationen als auch Taktinformationen enthält. Dies kann bedeuten, dass sowohl das Master-Gerät 110 als auch das Slave-Gerät 120 in dem Datenverarbeitungssystem 100 nur einen Anschlussstift für die Übertragung und den Empfang von Dateninformationen und Taktinformationen verwendet. Daher kann die Anzahl von Anschlussstiften verringert werden, die verwendet werden, um das Datenverarbeitungssystem 100 zu implementieren. Da die Zahl der Anschlussstifte reduziert wird, kann ebenso ein Bereich verkleinert werden, der zur Implementierung einer integrierten Schaltung verwendet wird.As described above, the data processing system 100 According to an exemplary embodiment of the inventive concept, perform an interface operation using the SPEEDY signal containing both data information and clock information. This may mean that both the master device 110 as well as the slave device 120 in the data processing system 100 only one pin is used for transmitting and receiving data information and timing information. Therefore, the number of pins used to drive the data processing system can be reduced 100 to implement. Also, as the number of pins is reduced, an area used to implement an integrated circuit can be downsized.
Beispielsweise kann gemäß einer inter-integrierten Schaltungs-(I2C-)Schnittstellentechnik sowohl ein Master-Gerät als auch ein Slave-Gerät wenigstens zwei Anschlussstifte zum Übertragen und Empfangen eines Taktsignals und eines Datensignals verwenden. Mit anderen Worten kann sowohl das Master-Gerät als auch das Slave-Gerät einen Anschlussstift verwenden zum Übertragen und Empfangen eines Taktsignals sowie einen Stift zum Übertragen und Empfangen eines Datensignals. Jedoch kann sowohl das Master-Gerät 110 wie auch das Slave-Gerät 120 in der Datenverarbeitungsvorrichtung 100 Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts auch nur einen Anschlussstift zum Übertragen und Empfangen des SCHNELL-Signals umfassen, um dadurch eine Fläche für die Implementierung einer integrierten Schaltung im Vergleich zu der I2C-Schnittstellen-Technik zu verkleinern.For example, according to an inter-integrated circuit (I2C) interface technique, both a master device and a slave device may use at least two pins for transmitting and receiving a clock signal and a data signal. In other words, both the master device and the slave device may use a pin for transmitting and receiving a clock signal and a pin for transmitting and receiving a data signal. However, both the master device 110 as well as the slave device 120 in the data processing device 100 Also, according to an exemplary embodiment of the inventive concept, only one pin may be included for transmitting and receiving the FAST signal, thereby reducing an area for implementing an integrated circuit as compared to the I2C interface technique.
Da des Weiteren das Slave-Gerät 120 Taktinformationen von dem Master-Gerät 110 empfängt, muss das Slave-Gerät 120 keine Komponente umfassen, wie beispielsweise einen Ringoszillator oder einen Widerstands-Kondensator-(RC)Oszillator. In diesem Fall, da eine Komponente um Erzeugen eines internen Takts nicht betrieben werden muss, muss kein Strom verbraucht werden, um den internen Takt zu erzeugen, wodurch dem Datenverarbeitungssystem 100 ermöglicht wird, mit geringerer Leistung betrieben zu werden.Furthermore, the slave device 120 Clock information from the master device 110 must receive the slave device 120 do not include a component such as a ring oscillator or a resistance-capacitor (RC) oscillator. In this case, since a component does not need to be operated to generate an internal clock, no power needs to be consumed to generate the internal clock, thereby providing the data processing system 100 is allowed to be operated at a lower power.
2 ist ein Zeitdiagramm, das eine Operation zeigt, in der das Master-Gerät 100 aus 1 das SCHNELL-Signal erzeugt. Zur Vereinfachung der Beschreibung wird angenommen, dass die ansteigende Kante (oder ein Tief-zu-Hoch-Übergang) des SCHNELL-Signals periodisch ist. Jedoch muss das erfinderische Konzept nicht darauf beschränkt sein. Zum Beispiel kann in dem SCHNELL-Signal eine abfallende Kante (oder ein Hoch-zu-Tief Übergang) periodisch sein. Hier kann der Begriff ”Signal mit einer periodisch ansteigenden Kante” bedeuten, dass ein Signal eine periodisch ansteigende Kante (oder einen Tief-zu-Hoch-Übergang, der in periodischer Weise geschieht) hat. 2 is a timing diagram showing an operation in which the master device 100 out 1 the FAST signal is generated. For ease of description, it is assumed that the rising edge (or a low-to-high transition) of the FAST signal is periodic. However, the inventive concept need not be limited to this. For example, in the FAST signal, a falling edge (or a high-to-low transition) may be periodic. Here, the term "signal with a periodically increasing edge" may mean that a signal has a periodically rising edge (or a low-to-high transition that occurs periodically).
Bezugnehmend auf 2, kann der Signalgenerator 111 des Master-Geräts 110 das SCHNELL-Signal mit einer periodisch ansteigenden Kante erzeugen, basierend auf einem Taktsignal CLK. Mit anderen Worten kann der Signalgenerator 111 mit einer ansteigenden Kante des Taktsignals CLK synchronisiert werden und kann ständig ein Intervall zwischen ansteigenden Kanten des SCHNELL-Signals halten, um eine Periode T zu haben. Da die ansteigende Kante des SCHNELL-Signals periodisch erzeugt wird, kann das SCHNELL-Signal als ein Taktsignal in dem Slave-Gerät 120 verwendet werden.Referring to 2 , the signal generator can 111 of the master device 110 generate the FAST signal with a periodically rising edge based on a clock signal CLK. In other words, the signal generator 111 can be synchronized with a rising edge of the clock signal CLK and can constantly hold an interval between rising edges of the FAST signal to have a period T. Since the rising edge of the FAST signal is generated periodically, the FAST signal may act as a clock signal in the slave device 120 be used.
Ferner kann der Signalgenerator 111 des Master-Geräts 110 das SCHNELL-Signal erzeugen, das ein Tastverhältnis aufweist, das gemäß Dateninformationen variiert. Wenn zum Beispiel das SCHNELL-Signal entsprechend Daten ”0” erzeugt wird, kann der Signalgenerator 111 ein Tastverhältnis des SCHNELL-Signals so einstellen, dass t1 kürzer als t2 ist, mit anderen Worten ein Tastverhältnis (t1/T) ist kleiner als 0,5. Zusätzlich, wenn das SCHNELL-Signal entsprechend Daten ”1” erzeugt wird, kann der Signalgenerator 111 ein Tastverhältnis des SCHNELL-Signals so einstellen, dass t3 länger als t4 ist, mit anderen Worten ein Tastverhältnis (t3/T) ist größer als 0,5. In einem anderen Beispiel kann der Signalgenerator 111 ein Tastverhältnis des SCHNELL-Signals so einstellen, dass das Tastverhältnis (t1/T) des SCHNELL-Signals entsprechend Daten ”0” größer als das Tastverhältnis (t3/T) des SCHNELL-Signals entsprechend Daten ”1” ist.Furthermore, the signal generator 111 of the master device 110 generate the FAST signal having a duty cycle that varies according to data information. For example, when the FAST signal corresponding to data "0" is generated, the signal generator may 111 set a duty cycle of the FAST signal so that t1 is shorter than t2, in other words a duty cycle (t1 / T) is less than 0.5. In addition, when the FAST signal corresponding to data "1" is generated, the signal generator can 111 set a duty cycle of the FAST signal so that t3 is longer than t4, in other words a duty cycle (t3 / T) is greater than 0.5. In another example, the signal generator 111 set a duty ratio of the FAST signal so that the duty ratio (t1 / T) of the FAST signal corresponding to data "0" is greater than the duty ratio (t3 / T) of the FAST signal corresponding to data "1".
Da ein Tastverhältnis des SCHNELL-Signals unterschiedlich eingestellt wird, gemäß entsprechenden Daten, kann das verzögerte SCHNELL-Signal D_SCHNELL als ein Datensignal in dem Slave-Gerät 120 verwendet werden.Since a duty ratio of the FAST signal is set differently according to corresponding data, the delayed FAST signal D_SCHNELL may be used as a data signal in the slave device 120 be used.
Die Einstellung eines Tastverhältnisses des SCHNELL-Signals kann unterschiedlich gemacht werden. Zum Beispiel kann der Signalgenerator 111 ein Tastverhältnis einstellen unter Verwendung von einem überabgetasteten Master-Taktsignal CLK. Darüber hinaus kann der Signalgenerator 111 eine Verzögerungszelle umfassen, und ein Tastverhältnis des SCHNELL-Signals kann unter Verwendung von der Verzögerungszelle eingestellt werden.The setting of a duty ratio of the FAST signal can be made different. For example, the signal generator 111 set a duty cycle using an oversampled master clock signal CLK. In addition, the signal generator 111 may include a delay cell, and a duty cycle of the FAST signal may be adjusted using the delay cell.
3 ist ein Zeitdiagramm, das eine Datenlese-Operation des Slave-Geräts 120 aus 1 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Zur Vereinfachung der Beschreibung wird angenommen, dass das SCHNELL-Signal, das in 2 erzeugt wird, an das Slave-Gerät 120 von dem Master-Gerät 110 gesendet wird. 3 Fig. 11 is a timing chart showing a data read operation of the slave device 120 out 1 shows, according to an exemplary embodiment of the inventive concept. To simplify the description, it is assumed that the FAST signal used in 2 is generated to the slave device 120 from the master device 110 is sent.
Bezugnehmend auf 3, kann das SCHNELL-Signal, das durch den zweiten Anschlussstift 121 empfangen wird, um ”td” durch die Verzögerungsschaltung 122 verzögert werden. Das verzögerte SCHNELL-Signal D_SCHNELL und das SCHNELL-Signal können an die Verarbeitungsschaltung 123 übertragen werden, und die Verarbeitungsschaltung 123 kann Daten lesen unter Verwendung von dem verzögerten SCHNELL-Signal D_SCHNELL als ein Datensignal und dem SCHNELL-Signal als ein Taktsignal.Referring to 3 , the FAST signal passing through the second pin 121 is received to "td" by the delay circuit 122 be delayed. The delayed FAST signal D_SCHNELL and the FAST signal can be sent to the processing circuit 123 be transferred, and the processing circuit 123 may read data using the delayed FAST signal D_SCHNELL as a data signal and the FAST signal as a clock signal.
Im Folgenden wird eine Operation der Verarbeitungsschaltung 123 vollständig beschrieben. Die Verarbeitungsschaltung 123 kann eine ansteigende Kante des SCHNELL-Signals als ein Takt empfangen und kann einen Spannungspegel (oder einen logischen Pegel) des verzögerten SCHNELL-Signals D_SCHNELL zu einem Zeitpunkt überprüfen, entsprechend einer ansteigenden Kante des SCHNELL-Signals. Zum Beispiel in dem Fall, wenn ein Spannungspegel des verzögerten SCHNELL-Signals D_SCHNELL gleich ”L” (beispielsweise niedrig) zu einem Zeitpunkt, entsprechend der ansteigenden Kante des SCHNELL-Signals ist, kann die Verarbeitungsschaltung 123 Daten entsprechend der ansteigenden Kante des SCHNELL-Signals als ”0” bestimmen. In dem Fall, wenn ein Spannungspegel des verzögerten SCHNELL-Signals D_SCHNELL gleich ”H” (beispielsweise hoch) zu einem Zeitpunkt, entsprechend der ansteigenden Kante des SCHNELL-Signals ist, kann die Verarbeitungsschaltung 123 Daten entsprechend der ansteigenden Kante des SCHNELL-Signals als ”1” bestimmen. Die Verarbeitungsschaltung 123 kann Dateninformationen lesen, die von dem Master-Gerät 110 in der oben beschriebenen Weise gesendet wird.The following is an operation of the processing circuit 123 completely described. The processing circuit 123 may receive a rising edge of the FAST signal as a clock, and may check a voltage level (or logic level) of the delayed FAST signal D_SCHNELL at a timing corresponding to a rising edge of the FAST signal. For example, in the case where a voltage level of the delayed FAST signal D_SCHNELL is equal to "L" (for example, low) at a timing corresponding to the rising edge of the FAST signal, the processing circuit may 123 Determine data corresponding to the rising edge of the FAST signal as "0". In the case when a voltage level of the delayed FAST signal D_SCHNELL is equal to "H" (for example, high) at a timing corresponding to the rising edge of the FAST signal, the processing circuit may 123 Determine data corresponding to the rising edge of the FAST signal as "1". The processing circuit 123 can read data information provided by the master device 110 is sent in the manner described above.
Der Verzögerungsfehler, bei dem eine Verzögerungszeit kürzer oder länger als die Verzögerungszeit ”td” wird, die von einem Benutzer eingestellt wird, kann auftreten, wenn die Verzögerungsschaltung 122 das SCHNELL-Signal verzögert und das verzögerte SCHNELL-Signal D_SCHNELL erzeugt. Der Verzögerungsfehler der Verzögerungsschaltung 122 kann sich ändern, gemäß einem Defekt eines Prozesses, eines Spannungspegels, einer Temperatur, und dergleichen.The delay error at which a delay time becomes shorter or longer than the delay time "td" set by a user may occur when the delay circuit 122 delays the FAST signal and generates the delayed FAST signal D_SCHNELL. The delay error of the delay circuit 122 may change according to a defect of a process, a voltage level, a temperature, and the like.
Um eine Datenlese-Operation davon zu bewahren, aufgrund des Verzögerungsfehlers schief zu gehen, kann das Datenverarbeitungssystem 100 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ein Tastverhältnis des SCHNELL-Signals basierend auf einem Bereich eines erwarteten Verzögerungsfehlers anpassen. Da zum Beispiel die Genauigkeit der Verzögerungsschaltung 122 abnimmt (z. B. wird ein großer Verzögerungsfehler erwartet), kann eine Einstellung vorgenommen werden, so dass eine Differenz zwischen einem Tastverhältnis (t1/T) (siehe 2) entsprechend Daten ”0” und einem Tastverhältnis (t3/T) (siehe 2) entsprechend Daten ”1” sich erhöht.To prevent a data read operation from going awry due to the delay error, the data processing system may 100 according to an exemplary embodiment of the inventive concept, adjust a duty cycle of the FAST signal based on a range of expected delay error. Because, for example, the accuracy of the delay circuit 122 decreases (eg, a large delay error is expected), a setting can be made so that a difference between a duty ratio (t1 / T) (see FIG 2 ) corresponding to data "0" and a duty cycle (t3 / T) (see 2 ) according to data "1" increases.
Zum Beispiel in dem Fall, wo der Verzögerungsfehler der Verzögerungsschaltung 122 groß ist, kann ein Tastverhältnis entsprechend von Daten ”0” zu einem Tastverhältnis entsprechend von Daten ”1” auf 0,1:0,9 gesetzt werden. Zusätzlich kann in dem Fall, wo der Verzögerungsfehler der Verzögerungsschaltung 122 klein ist, ein Tastverhältnis entsprechend von Daten ”0” zu einem Tastverhältnis entsprechend von Daten ”1” auf 0,3:0,7 gesetzt werden.For example, in the case where the delay error of the delay circuit 122 is large, a duty ratio corresponding to data "0" to a duty ratio corresponding to data "1" can be set to 0.1: 0.9. In addition, in the case where the delay error of the delay circuit 122 is small, a duty cycle corresponding to data "0" to a duty ratio corresponding to data "1" can be set to 0.3: 0.7.
Die obige Beschreibung ist beispielhaft und somit muss das erfinderische Konzept nicht darauf beschränkt werden. Beispielsweise ist in 1 die Taktquelle 113 außerhalb des Master-Geräts 110 platziert. Jedoch muss das erfinderische Konzept nicht darauf beschränkt sein. Beispielsweise kann die Taktquelle 113 auf dem Master-Gerät 110 montiert werden. Weiterhin empfängt in 1, das Slave-Gerät 120 kein Taktsignal von einem externen Gerät und umfasst keine Takterzeugungskomponente. Jedoch kann das Slave-Gerät 120 implementiert werden zum Empfangen eines Taktsignals von einem externen Gerät oder zum Umfassen einer Schaltung zum Erzeugen eines Takts darin. In diesem Fall kann das Slave-Gerät 120 Taktinformationen des SCHNELL-Signals verwenden, das von dem Master-Gerät 110 gesendet wird, um Daten mit hoher Geschwindigkeit zu zwischenzuspeichern (to latch) und kann ein Taktsignal von einer externen Vorrichtung als einen Niedergeschwindigkeitstakt für einen Schlafmodus verwenden.The above description is exemplary and thus, the inventive concept need not be limited thereto. For example, in 1 the clock source 113 outside the master device 110 placed. However, the inventive concept need not be limited to this. For example, the clock source 113 on the master device 110 to be assembled. Continue to receive in 1 , the slave device 120 no clock signal from an external device and does not include a clock generation component. However, the slave device can 120 implemented to receive a clock signal from an external device or to include a circuit for generating a clock therein. In this case, the slave device can 120 Use clock information of the fast signal from the master device 110 is sent to latch data at a high speed and can use a clock signal from an external device as a low-speed clock for a sleep mode.
4 ist ein Flussdiagramm, das eine Operation des Slave-Geräts 120 aus 1 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 4 is a flowchart illustrating an operation of the slave device 120 out 1 shows, according to an exemplary embodiment of the inventive concept.
In Schritt S110 kann das Slave-Gerät 120 das SCHNELL-Signal durch das zweite Pad 121 erhalten. Das SCHNELL-Signal ist als SPI in 4 gezeigt. Das SCHNELL-Signal kann jeweils an die Verzögerungsschaltung 122 und die Verarbeitungsschaltung 123 bereitgestellt werden.In step S110, the slave device may 120 the FAST signal through the second pad 121 receive. The FAST signal is as SPI in 4 shown. The FAST signal can be sent to the delay circuit 122 and the processing circuit 123 to be provided.
In Schritt S120 kann die Verzögerungsschaltung 122 das SCHNELL-Signal verzögern, um das verzögerte SCHNELL-Signal D_SCHNELL zu erzeugen. Die Verzögerungsschaltung 122 kann das SCHNELL-Signal beispielsweise um ”td” verzögern, und ”td” kann eine Verzögerungszeit entsprechend 50% (oder 0,5) eines Tastverhältnisses des SCHNELL-Signals aufweisen.In step S120, the delay circuit 122 delay the FAST signal to produce the delayed FAST signal D_SCHNELL. The delay circuit 122 can for example, delay the FAST signal by "td", and "td" may have a delay time equal to 50% (or 0.5) of a duty cycle of the FAST signal.
In Schritt S130 kann die Verarbeitungsschaltung 123 Dateninformationen des verzögerten SCHNELL-Signals D_SCHNELL zu jedem Zeitpunkt lesen, entsprechend einer ansteigenden Kante oder einer fallenden Kante des SCHNELL-Signals. Zum Beispiel kann die Verarbeitungsschaltung 123 das SCHNELL-Signal durch das zweite Pad 121 empfangen und kann das verzögerte SCHNELL-Signal D_SCHNELL von der Verzögerungsschaltung 122 empfangen. Die Verarbeitungsschaltung 123 kann jede ansteigende Kante (oder jede abfallende Kante) des SCHNELL-Signals als ein Taktsignal verwenden und des verzögerten SCHNELL-Signals D_SCHNELL als ein Datensignal verwenden. Die Verarbeitungsschaltung 123 kann einen Spannungspegel (oder einen logischen Pegel) des verzögerten SCHNELL-Signals D_SCHNELL zu einem Zeitpunkt lesen, entsprechend jeder ansteigenden Kante (oder jeder abfallenden Kante) des SCHNELL-Signals.In step S130, the processing circuit 123 Read data information of the delayed FAST signal D_SCHNELL at each time point, corresponding to a rising edge or a falling edge of the FAST signal. For example, the processing circuit 123 the FAST signal through the second pad 121 and can receive the delayed FAST signal D_SCHNELL from the delay circuit 122 receive. The processing circuit 123 may use any rising edge (or falling edge) of the FAST signal as a clock signal and use the delayed FAST signal D_SCHNELL as a data signal. The processing circuit 123 may read a voltage level (or logic level) of the delayed FAST signal D_SCHNELL at a time corresponding to each rising edge (or falling edge) of the FAST signal.
Auf diese Weise kann das Slave-Gerät 120 das SCHNELL-Signal über einen Anschlussstift empfangen und kann Dateninformationen lesen, die in dem SCHNELL-Signal enthalten sind, ahne separat ein Taktsignal von einem externen Gerät zu empfangen.In this way, the slave device can 120 receive the FAST signal via a pin, and can read data information included in the FAST signal without separately receiving a clock signal from an external device.
5 ist ein Blockdiagramm, das ein Slave-Gerät 220 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Das Slave-Gerät 220 aus 5 kann ähnlich dem Slave-Gerät 120 aus 1 sein. Dementsprechend werden ähnliche Komponenten durch ähnliche Bezugszeichen beschrieben. Weiterhin zur Vereinfachung der Beschreibung wird ein Unterschied zwischen den Slave-Geräten 120 und 220 beschrieben. Bezugnehmend auf 5, kann das Slave-Gerät 220 kann einen zweiten Anschlussstift 221, eine Verzögerungsschaltung 222, einen Flip-Flop 223 und ein Adressdecodierungs-Register 224 umfassen. Das Slave-Gerät 220 kann auch den Puffer 122a aus 1 umfassen. 5 is a block diagram that is a slave device 220 shows, according to an exemplary embodiment of the inventive concept. The slave device 220 out 5 can be similar to the slave device 120 out 1 be. Accordingly, similar components will be described by like reference numerals. Further, to simplify the description, a difference will be made between the slave devices 120 and 220 described. Referring to 5 , the slave device can 220 can make a second pin 221 , a delay circuit 222 , a flip-flop 223 and an address decode register 224 include. The slave device 220 can also do the buffer 122a out 1 include.
Wie in 5 gezeigt, kann das Slave-Gerät 220 ein SCHNELL-Signal durch den Anschlussstift 221 empfangen und kann Dateninformationen, die in dem SCHNELL-Signal enthalten sind, als eine Vielzahl von allgemeinen Eingabe/Ausgabe-(GPIO)Werten ausgeben. Mit anderen Worten, kann das die Slave-Gerät 220 Daten durch einen Anschlussstift 221 seriell empfangen und kann die seriell empfangenen Daten decodieren und eine Vielzahl von GPIO-Werte GPIO_1 bis GPIO_n parallel dekodieren.As in 5 shown, the slave device can 220 a FAST signal through the pin 221 and output data information included in the FAST signal as a plurality of general input / output (GPIO) values. In other words, this can be the slave device 220 Data through a pin 221 receive serially and can decode the serially received data and decode a plurality of GPIO values GPIO_1 to GPIO_n in parallel.
Um im Allgemeinen mit einem Master-Gerät und einem Slave-Gerät Daten über eine GPIO-Schnittstelle auszutauschen, kann das Slave-Gerät eine Vielzahl von physikalischen GPIO-Anschlussstifte aufweisen, die der GPIO-Schnittstelle entsprechen. Wenn beispielsweise acht Bits von parallelen Daten an dem Slave-Gerät empfangen werden, wird das Slave-Gerät acht physikalische GPIO-Anschlussstifte aufweisen. Jedoch kann das Slave-Gerät 220 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts einen physikalischen Anschlussstift zum Datenaustausch mit einem Master-Gerät umfassen, und kann somit in einem kleinen Bereich implementiert werden, im Vergleich zu einem Slave-Gerät, das eine allgemeine GPIO-Funktion unterstützt. Beispielhafte Ausführungsformen des erfinderischen Konzepts, die eine GPIO-Funktion aus 5 unterstützen werden beschrieben unter Bezugnahme auf 6 bis 10.To generally exchange data with a master device and a slave device via a GPIO interface, the slave device may have a plurality of physical GPIO pins corresponding to the GPIO interface. For example, if eight bits of parallel data are received at the slave device, the slave device will have eight physical GPIO pins. However, the slave device can 220 According to an exemplary embodiment of the inventive concept, a physical pin for data exchange with a master device, and thus can be implemented in a small area compared to a slave device that supports a general GPIO function. Exemplary embodiments of the inventive concept that comprise a GPIO function 5 are described with reference to 6 to 10 ,
6 ist ein Blockdiagramm, welches das Slave-Gerät 220 aus 5 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, und 7 ist ein Zeitdiagramm, das eine Operation des Slave-Geräts 220 aus 6 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 6 is a block diagram showing the slave device 220 out 5 shows, according to an exemplary embodiment of the inventive concept, and 7 is a timing diagram showing an operation of the slave device 220 out 6 shows, according to an exemplary embodiment of the inventive concept.
Bezugnehmend auf 6, kann das Slave-Gerät 220 den zweiten Anschlussstift 221, die Verzögerungsschaltung 222, das Flip-Flop 223 und das Adressdecodierungs-Register 224 umfassen. Das Adressdecodierungs-Register 224 kann eine Datenspeichereinheit 225, eine Ausgabeeinheit 226 und eine Steuerlogik umfassen.Referring to 6 , the slave device can 220 the second pin 221 , the delay circuit 222 , the flip-flop 223 and the address decode register 224 include. The address decoding register 224 can be a data storage unit 225 , an output unit 226 and include control logic.
Das Slave-Gerät 220 kann das SCHNELL-Signal empfangen, das von einem Master-Gerät durch den zweiten Anschlussstift 221 gesendet werden. Wie in 7 gezeigt, kann eine ansteigende Kante des SCHNELL-Signals mit einer Periode erzeugt werden, und ein Tastverhältnis des SCHNELL-Signals kann gemäß Daten variieren.The slave device 220 can receive the FAST signal from a master device through the second pin 221 be sent. As in 7 As shown, a rising edge of the FAST signal may be generated with one period, and a duty ratio of the FAST signal may vary according to data.
Das SCHNELL-Signal kann jeweils an die Verzögerungsschaltung 222 und den Flip-Flop 223 bereitgestellt werden, und die Verzögerungsschaltung 222 kann das SCHNELL-Signal um ”td” verzögern und kann ein verzögertes SCHNELL-Signal D_SCHNELL erzeugen, wie in 7 gezeigt. Die Verzögerungsschaltung 222 kann das verzögerte SCHNELL-Signal D_SCHNELL an den Flip-Flop 223 bereitstellen.The FAST signal can be sent to the delay circuit 222 and the flip-flop 223 be provided, and the delay circuit 222 may delay the FAST signal by "td" and may generate a delayed FAST signal D_SCHNELL as in 7 shown. The delay circuit 222 the delayed FAST signal D_SCHNELL can be applied to the flip-flop 223 provide.
Der Flip-Flop 223 kann das SCHNELL-Signal und das verzögerte SCHNELL-Signal D_SCHNELL empfangen. Der Flip-Flop 223 kann das verzögerte SCHNELL-Signal D_SCHNELL zu jedem steigenden Zeitpunkt des SCHNELL-Signals zwischenspeichern. Mit anderen Worten, wie in 7 gezeigt, wenn ein Spannungspegel (oder ein Logikpegel) des verzögerten SCHNELL-Signals D_SCHNELL gleich ”L” bei jedem ansteigenden Zeitpunkt des SCHNELL-Signals ist, kann der Flip-Flop 223 Daten ”0” zwischenspeichern. Mit anderen Worten, wenn ein Spannungspegel (oder ein Logikpegel) des verzögerten SCHNELL-Signals D_SCHNELL gleich ”H” bei jedem ansteigenden Zeitpunkt des SCHNELL-Signals ist, kann der Flip-Flop 223 Daten ”1” verriegeln. Daten, die von dem Flip-Flop 223 zwischengespeichert werden, können sequentiell an die Datenspeichereinheit 225 übertragen werden.The flip-flop 223 can receive the FAST signal and the delayed FAST signal D_SCHNELL. The flip-flop 223 may latch the delayed FAST signal D_SCHNELL every rising time of the FAST signal. In other words, as in 7 shown when a voltage level (or logic level) of the delayed FAST signal D_SCHNELL equal "L" is at each rising time of the FAST signal, the flip-flop 223 Cache data "0". In other words, when a voltage level (or logic level) of the delayed FAST signal D_SCHNELL is equal to "H" at each rising time of the FAST signal, the flip-flop may be enabled 223 Lock data "1". Data coming from the flip-flop 223 can be cached sequentially to the data storage unit 225 be transmitted.
Die Datenspeichereinheit 225 kann die Daten aus dem Flip-Flop 223 empfangen und kann den Takt (z. B. eine periodisch ansteigende Kante oder eine periodisch fallende Kante) aus dem SCHNELL-Signal empfangen. Wie in 6 gezeigt, kann die Datenspeichereinheit 225 in der Form, aber nicht darauf beschränkt, eines Schieberegisters implementiert werden, in dem eine Vielzahl von Flip-Flops 225_1 bis 225_n ist in Reihe verbunden sind. In dem Fall, in dem die Datenspeichereinheit 225 in Form eines Schieberegisters implementiert wird, kann die Datenspeichereinheit 225 die Daten, die von dem Flip-Flop 223 empfangen werden, sequentiell verschieben und speichern. Zum Beispiel, wie in 7 gezeigt, können die Flip-Flops 225_1 bis 225_n der Datenspeichereinheit 225 Daten von ”00101101” temporär speichern.The data storage unit 225 can the data from the flip-flop 223 and may receive the clock (eg, a periodically rising edge or a periodically falling edge) from the FAST signal. As in 6 shown, the data storage unit 225 in the form, but not limited to, of a shift register to be implemented in which a plurality of flip-flops 225_1 to 225_n is connected in series. In the case where the data storage unit 225 implemented in the form of a shift register, the data storage unit 225 the data coming from the flip-flop 223 be received, sequentially move and save. For example, as in 7 shown, the flip-flops 225_1 to 225_n the data storage unit 225 Save data from "00101101" temporarily.
Die Ausgabeeinheit 226 kann mit der Datenspeichereinheit 225 verbunden sein und kann die Daten parallel ausgeben, die in der Datenspeichereinheit 225 gespeichert sind. Die Ausgabeeinheit 226 kann implementiert werden mit, jedoch nicht darauf beschränkt, einer Vielzahl von Flip-Flops 226_1 bis 226_n, die parallel geschaltet sind, wie in 6 gezeigt. In dem Fall, in dem die Ausgabeeinheit 226 mit der Vielzahl von Flip-Flops 226_1 bis 226_n realisiert ist, können Eingangsanschlüsse der Flip-Flops 226_1 bis 226_n jeweils mit Ausgangsanschlüssen von den Flip-Flops 225_1 bis 225_n der Datenspeichereinheit 225 verbunden sein. Jedes der Flip-Flops 226_1 bis 226_n kann ein Taktsignal von der Steuerlogik 227 empfangen.The output unit 226 can with the data storage unit 225 be connected and can output the data in parallel in the data storage unit 225 are stored. The output unit 226 can be implemented with, but not limited to, a variety of flip-flops 226_1 to 226_n which are connected in parallel, as in 6 shown. In the case where the output unit 226 with the multitude of flip-flops 226_1 to 226_n is realized, input terminals of the flip-flops 226_1 to 226_n each with output terminals from the flip-flops 225_1 to 225_n the data storage unit 225 be connected. Each of the flip-flops 226_1 to 226_n can be a clock signal from the control logic 227 receive.
Die Steuerlogik 227 kann die Datenspeichereinheit 225 und die Ausgabeeinheit 226 steuern, und Daten, die in der Datenspeichereinheit 225 gespeichert sind, können gleichzeitig durch die Ausgabeeinheit 226 unter einer Steuerung der Steuerlogik 227 ausgegeben werden. Die Steuereinheit 227 kann ausgebildet sein zum Steuern der Datenspeichereinheit 225 und der Ausgabeeinheit 226 unter Verwendung einer UND-Schaltung, wie in 6 gezeigt. In diesem Fall kann die Steuerlogik 227 einen Takt (beispielsweise eine ansteigende Kante oder eine fallende Kante) des SCHNELL-Signals zählen, um eine Ausgabeoperation der Ausgabeeinheit 226 zu steuern.The control logic 227 can the data storage unit 225 and the output unit 226 control, and data stored in the data storage unit 225 can be stored simultaneously by the output unit 226 under control of the control logic 227 be issued. The control unit 227 may be configured to control the data storage unit 225 and the output unit 226 using an AND circuit, as in 6 shown. In this case, the control logic 227 counting a clock (for example, a rising edge or a falling edge) of the FAST signal to an output operation of the output unit 226 to control.
Wie beispielsweise in 6 gezeigt, können ein Ausgangssignal der Steuerlogik 227 und das SCHNELL-Signal als Eingaben des UND-Gates bereitgestellt werden, und eine Ausgabe des UND-Gates kann an die Flip-Flops 226_1 bis 226_n der Ausgabeeinheit 226 als den Takt bereitgestellt werden. Die Steuerlogik 227 kann einen Takt (beispielsweise eine ansteigende Kante oder eine fallende Kante) des SCHNELL-Signals zählen und kann ein Signal von einem Tief-zu-Hoch-Übergang an das UND-Gate ausgeben, wenn das gezählte Ergebnis das gleiche wie ein vorbestimmter Wert ist. Die Steuerlogik 227 kann einen Zähler für die Zählung enthalten und kann den vorbestimmten Wert von einem separaten Gerät empfangen.Such as in 6 can show an output signal of the control logic 227 and the FAST signal are provided as inputs of the AND gate, and an output of the AND gate may be applied to the flip-flops 226_1 to 226_n the output unit 226 be provided as the tact. The control logic 227 may count a clock (for example, a rising edge or a falling edge) of the FAST signal, and may output a signal from a low-to-high transition to the AND gate if the counted result is the same as a predetermined value. The control logic 227 may include a count for the count and may receive the predetermined value from a separate device.
Zu einem Zeitpunkt, wenn eine achte ansteigende Kante des SCHNELL-Signals gezählt wird, wie in 7 gezeigt, kann ein Ausgangssignal der Steuerlogik 227, das an das UND-Gate bereitgestellt wird, einen Tief-zu-Hoch-Übergang aufweisen. In diesem Fall, da zwei Signale Hoch-Pegel-Signale an die Eingangsanschlüsse des UND-Gates angelegt werden, kann das UND-Gate ein Hoch-Pegel-Signal an Takt-Anschlüsse der Flip-Flops 226 bis 226_n ausgeben. Dementsprechend können die Flip-Flops 226_1 bis 226_n in der Ausgabeeinheit 226 die Daten gleichzeitig ausgeben, die in der Datenspeichereinheit 225 als GPIO-Werte gespeichert sind. Wie in 7 gezeigt, können die Flip-Flops 226_1 bis 226_n in der Ausgabeeinheit 226 die Daten, die in den Flip-Flops 225_1 bis 225_n gespeichert sind, als ersten bis achten GPIO-Wert GPIO_1 bis GPIO_8 ausgeben.At a time when an eighth rising edge of the FAST signal is counted as in 7 shown, may be an output of the control logic 227 provided to the AND gate having a low-to-high transition. In this case, since two signals of high-level signals are applied to the input terminals of the AND gate, the AND gate can input a high-level signal to clock terminals of the flip-flops 226 to 226_n output. Accordingly, the flip-flops 226_1 to 226_n in the output unit 226 simultaneously output the data in the data storage unit 225 stored as GPIO values. As in 7 shown, the flip-flops 226_1 to 226_n in the output unit 226 the data contained in the flip-flops 225_1 to 225_n as the first to the eighth GPIO value GPIO_1 to output GPIO_8.
Wie oben beschrieben, kann das Slave-Gerät 220 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ein Signal über einen physikalischen Anschlussstift empfangen, das Dateninformationen und Taktinformationen enthält, und kann das empfangene Signal als eine Vielzahl von GPIO-Werten parallel ausgeben. Daher kann das Slave-Gerät 220 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts in einem kleinen Bereich implementiert werden, verglichen mit einem Slave-Gerät, das eine allgemeine GPIO-Funktion unterstützt.As described above, the slave device 220 According to an exemplary embodiment of the inventive concept, receive a signal via a physical pin containing data information and timing information, and output the received signal in parallel as a plurality of GPIO values. Therefore, the slave device can 220 according to an exemplary embodiment of the inventive concept are implemented in a small area, compared with a slave device that supports a general GPIO function.
8 ist ein Flussdiagramm einer Operation des Slave-Geräts 220 aus 6 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 8th is a flowchart of an operation of the slave device 220 out 6 shows, according to an exemplary embodiment of the inventive concept.
In Schritt S210 kann das Slave-Gerät 220 das SCHNELL-Signal über den zweiten Anschlussstift 221 empfangen, und das SCHNELL-Signal kann an die Verzögerungsschaltung 222 und den Flip-Flop 223 bereitgestellt werden.In step S210, the slave device 220 the QUICK signal via the second pin 221 received, and the FAST signal can be sent to the delay circuit 222 and the flip-flop 223 to be provided.
In Schritt S220 kann die Verzögerungsschaltung 222 das SCHNELL-Signal um eine vorbestimmte Zeit verzögern und kann das verzögerte SCHNELL-Signal D_SCHNELL an den Flip-Flop 223 bereitstellen.In step S220, the delay circuit 222 the FAST signal by one delay predetermined time and the delayed FAST signal D_SCHNELL to the flip-flop 223 provide.
In Schritt S230 kann das Flip-Flop 223 Daten aus dem verzögerten SCHNELL-Signal D_SCHNELL lesen unter Verwendung des SCHNELL-Signals als ein Taktsignal und des verzögerten SCHNELL-Signals als ein Datensignal.In step S230, the flip-flop 223 Read data from the delayed FAST signal D_SCHNELL using the FAST signal as a clock signal and the delayed FAST signal as a data signal.
In Schritt S240 können Daten, die durch das Flip-Flop 223 gelesen werden an die Datenspeichereinheit 225 gesendet werden, und die Datenspeichereinheit 225 kann die gelesenen Daten temporär speichern. Zum Beispiel kann die Datenspeichereinheit 225 die gelesenen Daten in einem Schieberegister speichern, wie in 6 gezeigt. In diesem Fall kann die Datenspeichereinheit 225 eingegebene Daten in Reaktion auf den Takt des SCHNELL-Signals sequentiell speichern, so dass die Daten sequentiell in die Flip-Flops 225_1 bis 225_n verschoben werden.In step S240, data provided by the flip-flop 223 to be read to the data storage unit 225 and the data storage unit 225 can save the read data temporarily. For example, the data storage unit 225 store the read data in a shift register, as in 6 shown. In this case, the data storage unit 225 sequentially storing input data in response to the clock of the FAST signal, so that the data is sequentially input to the flip-flops 225_1 to 225_n be moved.
In Schritt S250 kann die Steuerlogik 227 bestimmen, ob ein Ergebnis der Zählung des Takts des SCHNELL-Signals gleich einem vorbestimmten Wert ist. Wie gezeigt in den 6 und 7, kann die Steuerlogik 227 ansteigenden Kanten des SCHNELL-Signals zählen und kann bestimmen, ob die Anzahl der gezählten ansteigenden Kanten einen vorbestimmten Wert erreicht.In step S250, the control logic 227 determine whether a result of counting the clock of the FAST signal is equal to a predetermined value. As shown in the 6 and 7 , can the control logic 227 Count rising edges of the FAST signal and can determine whether the number of counted rising edges reaches a predetermined value.
Wenn die Anzahl der gezählten ansteigenden Kanten nicht gleich wie der vorbestimmte Wert ist, kann die Steuerlogik 227 die Daten nicht ausgeben, die in der Datenspeichereinheit 225 gespeichert sind. In diesem Fall kann bei einer nächsten ansteigenden Kante des SCHNELL-Signals (S260), das Flip-Flop 223 wiederum Operationen S230, S240 und S250 ausführen.If the number of counted rising edges is not equal to the predetermined value, the control logic may 227 Do not spend the data in the data storage unit 225 are stored. In this case, at a next rising edge of the FAST signal (S260), the flip-flop 223 in turn perform operations S230, S240 and S250.
Wenn die Anzahl an gezählten ansteigenden Kanten gleich dem vorbestimmten Wert ist, kann die Steuerlogik 227 die Datenspeichereinheit 225 und die Ausgabeeinheit 226 so steuern, dass die Dateninformationen, die in der Datenspeichereinheit 225 gespeichert sind, parallel als eine Mehrzahl von GPIO-Werte (S270) ausgegeben werden.If the number of counted rising edges equals the predetermined value, the control logic may 227 the data storage unit 225 and the output unit 226 so control that the data information contained in the data storage unit 225 are stored in parallel as a plurality of GPIO values (S270).
Dementsprechend können die in dem SCHNELL-Signal enthaltenen Daten als eine Vielzahl von GPIO-Werten parallel ausgegeben werden.Accordingly, the data contained in the FAST signal can be output in parallel as a plurality of GPIO values.
9 ist ein Blockdiagramm, das ein Slave-Gerät zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Ein Slave-Gerät 320 aus 9 kann ähnlich dem Slave-Gerät 220 aus 6 sein, mit Ausnahme einer Konfiguration und einer Operation einer Steuerlogik und somit wird ein Unterschied zwischen den Slave-Geräten aus 6 und 9 nachstehend beschrieben. Entsprechend werden ähnliche Komponenten durch ähnliche Bezugszeichen beschrieben, und eine Beschreibung der Komponenten, die gleich oder ähnlich denen aus 6 sind, kann weggelassen werden. 9 FIG. 10 is a block diagram showing a slave device according to an exemplary embodiment of the inventive concept. FIG. A slave device 320 out 9 can be similar to the slave device 220 out 6 with the exception of a configuration and operation of a control logic and thus a difference between the slave devices 6 and 9 described below. Accordingly, similar components will be described by like reference numerals and a description of components that are the same or similar to those of FIG 6 are can be omitted.
Bezugnehmend auf 9, können Daten, die in dem SCHNELL-Signal enthaltenen sind, Kopfdaten und Restdaten umfassen, sowie Daten, die einer Vielzahl von GPIOs GPIO_1 bis GPIO_n zugewiesen sind. Die Steuerlogik (327_1, 327_2) kann die Steuerung durchführen, basierend auf Kopf- und Rest-Bedingungen, so dass in der Datenspeichereinheit 325 gespeicherte Daten parallel durch Flip-Flops 326_1 bis 326_n einer Ausgabeeinheit 326 ausgegeben werden.Referring to 9 , data included in the FAST signal may include header data and residual data, as well as data assigned to a plurality of GPIOs GPIO_1 to GPIO_n. The control logic ( 327_1 . 327_2 ) can perform the control, based on head and residual conditions, so that in the data storage unit 325 stored data in parallel by flip-flops 326_1 to 326_n an output unit 326 be issued.
Beispielsweise können Daten, die in dem SCHNELL-Signal enthalten sind, eine Kopf-Bedingung und eine Rest-Bedingung umfassen, sowie Daten entsprechend einer Vielzahl von GPIOs, wie in 9 gezeigt. Ausgänge der ersten und zweiten Steuerschaltung 327_1 und 327_2 können mit Eingängen eines UND-Gates verbunden sein und können von niedrig auf hoch übergehen, wenn die Kopf-Bedingung und die Rest-Bedingung jeweils erfüllt sind. Ferner kann ein Ausgang des UND-Gates gemeinsam mit den Takt-Anschlüssen der Flip-Flops 326_1 bis 326_n der Ausgabeeinheit 326 verbunden sein.For example, data included in the FAST signal may include a header condition and a remainder condition, as well as data corresponding to a plurality of GPIOs, as in FIG 9 shown. Outputs of the first and second control circuits 327_1 and 327_2 may be connected to inputs of an AND gate and may transition from low to high when the head condition and the residual condition are met, respectively. Further, an output of the AND gate may be common to the clock terminals of the flip-flops 326_1 to 326_n the output unit 326 be connected.
Angesichts der obigen Beschreibung kann jeder der Ausgänge der ersten und zweiten Steuerschaltung 327_1 und 327_2, die an das UND-Gate bereitgestellt werden, von niedrig auf hoch übergehen, wenn eine entsprechende der Kopf-Bedingung und der Rest-Bedingung erfüllt ist, die in dem SCHNELL-Signal enthalten sind. Wenn sowohl die Kopf-Bedingung als auch Rest-Bedingung, die in dem SCHNELL-Signal enthalten sind erfüllt sind, kann das UND-Gate ein Hoch-Pegel-Signal an jeden der Takt-Anschlüsse der Flip-Flops 326_1 326_n in der Ausgabeeinheit zu 326 bereitstellen. In diesem Fall können Daten, die in der Datenspeichereinheit 325 gespeichert sind, parallel durch die Flip-Flops 326_1 bis 326_n der Ausgabeeinheit 326 ausgegeben werden.In view of the above description, each of the outputs of the first and second control circuits 327_1 and 327_2 supplied to the AND gate transition from low to high when a corresponding one of the head condition and the residual condition included in the FAST signal is satisfied. When both the head condition and the residual condition included in the FAST signal are satisfied, the AND gate can supply a high-level signal to each of the clock terminals of the flip-flops 326_1 326_n in the output unit too 326 provide. In this case, data stored in the data storage unit 325 stored in parallel by the flip-flops 326_1 to 326_n the output unit 326 be issued.
Wie oben beschrieben, da ein Zeitpunkt, wann die in der Datenspeichereinheit 325 gespeicherten Daten ausgegeben werden, gemäß der Kopf-Bedingung und der Rest-Bedingung eingestellt werden kann, kann das Auftreten einer Störung in dem Slave-Gerät 320 reduziert werden.As described above, there is a point in time when in the data storage unit 325 stored data can be output, according to the head condition and the residual condition can be set, the occurrence of a fault in the slave device 320 be reduced.
Obwohl 9 die Steuerlogik zeigt als in die erste Steuerschaltung 327_1 und die zweite Steuerschaltung 327_1 unterteilt, muss das erfinderische Konzept nicht darauf beschränkt sein. Zum Beispiel können die erste Steuerschaltung 327_1 und die zweite Steuerschaltung 327_1 physisch in einem Schaltkreis integriert werden. Obwohl des Weiteren jede der Steuerlogik 227 aus 6 und der Steuerlogik (327_1, 327_2) aus 9 mit einem UND-Gate verbunden sind, kann jede der Steuerlogik 227 aus 6 und der Steuerlogik (327_1, 327_2) aus 9 mit einem Logik-Gate verbunden sein, das sich von dem UND-Gate unterscheidet. Des Weiteren kann jede der Steuerlogik 227 aus 6 und der Steuerlogik (327_1, 327_2) aus 9 implementiert werden, um eine Operation eines Logik-Gates auszuführen.Even though 9 the control logic points as into the first control circuit 327_1 and the second control circuit 327_1 subdivided, the inventive concept need not be limited to this. For example, the first control circuit 327_1 and the second control circuit 327_1 physically integrated in a circuit. Although further, each of the control logic 227 out 6 and the control logic ( 327_1 . 327_2 ) out 9 can be connected to an AND gate, any of the control logic 227 out 6 and the control logic ( 327_1 . 327_2 ) out 9 be connected to a logic gate different from the AND gate. Furthermore, each of the control logic 227 out 6 and the control logic ( 327_1 . 327_2 ) out 9 implemented to perform a logic gate operation.
9 zeigt, dass das SCHNELL-Signal Kopf- und Rest-Bedingungen sowie Daten enthält. Jedoch kann das SCHNELL-Signal gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts zusätzliche Informationen umfassen, die sich auf ein Slave-Gerät beziehen. Zum Beispiel kann in dem Fall, in dem ein Slave-Gerät eine Fehler-Erkennungsfunktion oder eine Fehler-Korrekturfunktion unterstützt, das SCHNELL-Signal Paritätsinformationen sowie Daten enthalten. 9 shows that the FAST signal contains overhead and residual conditions as well as data. However, according to an exemplary embodiment of the inventive concept, the FAST signal may include additional information related to a slave device. For example, in the case where a slave device supports an error detection function or an error correction function, the FAST signal may include parity information as well as data.
10 ist ein Flussdiagramm einer Operation des Slave-Geräts 320 aus 9, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 10 is a flowchart of an operation of the slave device 320 out 9 , According to an exemplary embodiment of the inventive concept.
In Schritt S310 kann das Flip-Flop 223 (siehe 6) Daten aus dem verzögerten SCHNELL-Signal D_SCHNELL lesen unter Verwendung des SCHNELL-Signals als ein Taktsignal und des verzögerten SCHNELL-Signals als ein Datensignal.In step S310, the flip-flop 223 (please refer 6 ) Read data from the delayed FAST signal D_SCHNELL using the FAST signal as a clock signal and the delayed FAST signal as a data signal.
In Schritt S320 können Daten, die durch das Flip-Flop 223 gelesen werden an die Datenspeichereinheit 325 gesendet werden, und die Datenspeichereinheit 325 kann die gelesenen Daten temporär speichern.In step S320, data provided by the flip-flop 223 to be read to the data storage unit 325 and the data storage unit 325 can save the read data temporarily.
In Schritt S330 kann die erste Steuerschaltung 327_1 prüfen, ob eine Kopf-Bedingung des SCHNELL-Signals erfüllt ist, und die zweite Steuerschaltung 327_2 kann prüfen, ob eine Rest-Bedingung des SCHNELL-Signals erfüllt ist.In step S330, the first control circuit 327_1 check if a head condition of the FAST signal is satisfied, and the second control circuit 327_2 can check whether a residual condition of the FAST signal is fulfilled.
Wenn die Kopf- und Rest-Bedingungen nicht erfüllt sind, können die erste und zweite Steuerschaltung 327_1 und 327_2 eine Ausgabe der in der Datenspeichereinheit 325 gespeicherten Daten verzögern (S340). In diesem Fall können bei einer nächsten ansteigenden Kante des SCHNELL-Signals Operationen S310, S320 und S330 erneut durchgeführt werden.If the head and rest conditions are not met, the first and second control circuits can 327_1 and 327_2 an output of the data storage unit 325 delay stored data (S340). In this case, at a next rising edge of the FAST signal, operations S310, S320, and S330 may be performed again.
Wenn sowohl die Kopf- und Rest-Bedingungen erfüllt sind, können die erste und zweite Steuerschaltung 327_1 und 327_2 die Ausgabeeinheit 326 so steuern, dass die in der Datenspeichereinheit 325 gespeicherten Daten als eine Vielzahl von GPIOs parallel ausgegeben werden (S350).When both the head and rest conditions are met, the first and second control circuits can 327_1 and 327_2 the output unit 326 so control that in the data storage unit 325 stored data is output as a plurality of GPIOs in parallel (S350).
Daher kann ein Slave-Gerät gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts einen Zeitpunkt einstellen, wann die Daten parallel ausgegeben werden, indem die Kopf- und Rest-Bedingungen verwendet werden, anstatt eine Anzahl von ansteigenden Kanten des SCHNELL-Signals zu zählen.Therefore, a slave device according to an exemplary embodiment of the inventive concept may set a timing when the data is outputted in parallel by using the head and tail conditions instead of counting a number of rising edges of the FAST signal.
11 ist ein Blockdiagramm, das ein Datenverarbeitungssystem 400 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Das Datenverarbeitungssystem 400 aus 11 kann ähnlich dem Datenverarbeitungssystem 100 aus 1 sein. Dementsprechend werden ähnliche Komponenten durch ähnliche Bezugszeichen beschrieben. Im Folgenden wird hauptsächlich ein Unterschied zwischen den Datenverarbeitungssystemen 100 und 400 beschrieben. 11 is a block diagram illustrating a data processing system 400 shows, according to an exemplary embodiment of the inventive concept. The data processing system 400 out 11 can be similar to the data processing system 100 out 1 be. Accordingly, similar components will be described by like reference numerals. The following is mainly a difference between the data processing systems 100 and 400 described.
Mit Bezug auf 11, können ein Slave-Gerät 410 und ein Master-Gerät 420 Daten in einer SCHNELL-Schnittstellentechnik austauschen, bei der ein SCHNELL-Signal verwendet wird. Im Gegensatz zu 1, kann das Slave-Gerät 410 aus 11 ein Prozessor sein, und ein Master-Gerät 420 kann zum Beispiel eine DDIC sein.Regarding 11 , can be a slave device 410 and a master device 420 Replace data in a FAST interface technique using a FAST signal. In contrast to 1 , the slave device can 410 out 11 be a processor, and a master device 420 may be a DDIC, for example.
In 11, kann das Slave-Gerät 410 umgesetzt werden mit, jedoch nicht beschränkend darauf, einem Basisband-Modem-Prozessor-Chip, einem Chip, der in der Lage ist, eine Funktion eines Modems und eine Funktion eines AP auszuführen, einem AP, oder einem mobilen AP. Das Master-Gerät 420 kann mit, aber nicht darauf beschränkt, einer RFIC, einem Verbindungs-Chip, einem Fingerabdruckerkennungs-Chip, einer Power-Management-IC, einem Stromversorgungsmodul, einem digitalen Anzeigeschnittstellen-Chip, einer DDIC oder einer Berührungsbildschirm-Steuerung umgesetzt werden. Das Slave-Gerät 410 kann eine Verarbeitungsschaltung 413, eine Verzögerungsschaltung 412 und einen ersten Anschlussstift 411 umfassen. Das Master-Gerät 420 kann einen Signalgenerator 422 und einen zweiten Anschlussstift 421 umfassen. Das Master-Gerät 420 kann mit einer Taktquelle 423 verbunden sein.In 11 , the slave device can 410 may be implemented with, but not limited to, a baseband modem processor chip, a chip capable of performing a function of a modem and a function of an AP, an AP, or a mobile AP. The master device 420 may be implemented with, but not limited to, an RFIC, a connection chip, a fingerprint recognition chip, a power management IC, a power module, a digital display interface chip, a DDIC, or a touch screen controller. The slave device 410 can be a processing circuit 413 , a delay circuit 412 and a first pin 411 include. The master device 420 can be a signal generator 422 and a second pin 421 include. The master device 420 can with a clock source 423 be connected.
Wie in 11 gezeigt, wenn der AP in einen Schlafmodus zur Energieeinsparung übergeht, kann der AP zum Beispiel als Slave einer SCHNELL-Schnittstelle operieren, und die DDIC kann als ein Meister der SCHNELL-Schnittstelle operieren.As in 11 For example, when the AP enters a sleep mode for power conservation, the AP may, for example, operate as a slave to a FAST interface, and the DDIC may operate as a master of the FAST interface.
Im Allgemeinen, wenn ein AP in einen Schlafmodus übergeht, kann er ein 32-KHz-Schlaftaktsignal von einem externen Gerät empfangen oder kann das Schlaftaktsignal intern erzeugen. Zum Beispiel kann in dem Fall, in dem ein Aufwachen erforderlich ist, eine DDIC ein Datenpaket senden, das eine langsame Geschwindigkeit hat, um ein Unterbrechungssignal an den AP zu übertragen. Der AP kann des Datenpaket dekodieren, unter Verwendung des 32-KHz Schlaftaktsignals und kann eine Aufwachen-Operation in Reaktion auf das Unterbrechungssignal durchführen. In Hinblick auf das Obige kann das AP weiterhin mit der DDIC mit einer niedrigen Geschwindigkeit kommunizieren, um mit der Aufwachen-Operation in den Schlafmodus zurecht zu kommen. In diesem Fall kann der Ein-Zustand des Schlaftaktsignals mit niedriger Geschwindigkeit aufrechterhalten werden.In general, when an AP enters a sleep mode, it may receive a 32KHz sleep clock signal from an external device or may internally generate the sleep clock signal. For example For example, in the case where awakening is required, a DDIC may send a data packet having a slow speed to transmit an interrupt signal to the AP. The AP may decode the data packet using the 32-KHz sleep clock signal and may perform an awakening operation in response to the interrupt signal. In view of the above, the AP can continue to communicate with the DDIC at a low speed to cope with the wake-up operation in sleep mode. In this case, the on state of the sleep clock signal can be maintained at low speed.
Im Gegensatz dazu, als das Slave-Gerät 410 kann der AP sowohl Taktinformationen als auch Dateninformationen von dem SCHNELL-Signal im Schlafmodus empfangen. Des Weiteren kann das Slave-Gerät 410 ein Unterbrechungssignal erzeugen, durch Anfordern einer Aufwachen-Operation mittels der Takt- und Dateninformationen, die in dem SCHNELL-Signal enthalten sind. Da die Taktinformationen, die in dem SCHNELL-Signal enthalten sind, höher in der Frequenz als ein Schlaftaktsignal sind, kann Umschalter des Slave-Geräts 410 aus dem Schlafmodus in einen Aufwachen-Zustand schneller sein als bei dem allgemeinen AP, wie in dem vorhergehenden Absatz beschrieben. Da ferner 410 das Slave-Gerät nicht zu prüfen muss, ob ein Datenpaket empfangen wird, durch die Verwendung eines Schlaftaktsignals im Schlafmodus, kann das Slave-Gerät 410 alle seine Taktsignale aus lassen, und somit kann der Stromverbrauch des AP aus 11 im Vergleich zu dem allgemeinen AP reduziert werden.In contrast, as the slave device 410 For example, the AP may receive both clock information and data information from the FAST signal in sleep mode. Furthermore, the slave device 410 generate an interrupt signal by requesting a wake-up operation by means of the clock and data information contained in the FAST signal. Since the clock information included in the FAST signal is higher in frequency than a sleep clock signal, the slave device switch can 410 from the sleep mode to a wake-up state faster than the general AP, as described in the previous paragraph. Further away 410 the slave device does not need to check if a data packet is being received, by using a sleep clock signal in sleep mode, the slave device may 410 let all its clock signals out, and thus can reduce the power consumption of the AP 11 be reduced compared to the general AP.
12 ist ein Blockdiagramm, das ein Datenverarbeitungssystem 500 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Das Datenverarbeitungssystem 500 aus 12 kann ähnlich den Datenverarbeitungssystemen 100 und 400 aus 1 und 11 sein, wobei ähnliche Bezugszeichen für ähnlich Komponenten verwendet werden, und ein Unterschied dazwischen unten weggelassen werden kann. 12 is a block diagram illustrating a data processing system 500 shows, according to an exemplary embodiment of the inventive concept. The data processing system 500 out 12 can be similar to the data processing systems 100 and 400 out 1 and 11 and similar reference numerals are used for similar components, and a difference between them may be omitted below.
Mit Bezug auf 12, kann das Datenverarbeitungssystem 500 ein Master-Gerät 510 und ein Slave-Gerät 520 umfassen, von denen jedes einen Signalgenerator, eine Verzögerungsschaltung und eine Verarbeitungsschaltung enthält. Zum Beispiel kann das Master-Gerät 510 einen Signalgenerator 515 zum Erzeugen eines SCHNELL-Signals und eine Verzögerungsschaltung 513 und eine Verarbeitungsschaltung 514 umfassen, die verwendet werden, um das SCHNELL-Signal zu empfangen und zu verarbeiten, und das Slave-Gerät 520 kann einen Signalgenerator 522 zum Erzeugen eines SCHNELL-Signals und eine Verzögerungsschaltung 524 und eine Verarbeitungsschaltung 525 umfassen, die verwendet werden, um das SCHNELL-Signal zu empfangen und zu verarbeiten. Daher kann das Datenverarbeitungssystem 500 bidirektionale Kommunikation über eine SCHNELL-Schnittstelle bereitstellen. Um eine bidirektionale SCHNELL-Schnittstelle unter Verwendung von einem einzelnen Draht bereitzustellen, können das Master-Gerät 510 und das Slave-Gerät 520 des Weiteren jeweils einen Schaltkreis 512 und einen Schaltkreis 523 umfassen. Das Master-Gerät 510 kann mit einer Taktquelle 516 verbunden sein und das Slave-Gerät 520 kann mit einer Taktquelle 526 verbunden sein.Regarding 12 , the data processing system can 500 a master device 510 and a slave device 520 each of which includes a signal generator, a delay circuit and a processing circuit. For example, the master device 510 a signal generator 515 for generating a FAST signal and a delay circuit 513 and a processing circuit 514 which are used to receive and process the FAST signal and the slave device 520 can be a signal generator 522 for generating a FAST signal and a delay circuit 524 and a processing circuit 525 which are used to receive and process the FAST signal. Therefore, the data processing system 500 Provide bidirectional communication over a FAST interface. To provide a bidirectional FAST interface using a single wire, the master device can 510 and the slave device 520 each further a circuit 512 and a circuit 523 include. The master device 510 can with a clock source 516 be connected and the slave device 520 can with a clock source 526 be connected.
Beispielsweise in dem Fall, in dem das Master-Gerät 510 das SCHNELL-Signal erzeugt und es an das Slave-Gerät 520 überträgt, kann der Schaltkreis 512 des Master-Geräts 510 einen Kommunikationspfad zwischen dem Signalgenerator 515 und einem ersten Anschlussstift 511 bereitstellen, und der Schaltkreis 523 des Slave-Geräts 520 kann einen Kommunikationspfad zwischen einem zweiten Anschlussstift 521 und der Verzögerungsschaltung 524 bereitstellen. In dem Fall, in dem das Slave-Gerät 520 das SCHNELL-Signal erzeugt und es an das Master-Gerät 510 überträgt, kann der Schaltkreis 523 des Slave-Geräts 520 einen Kommunikationspfad zwischen dem Signalgenerator 522 und dem zweiten Anschlussstift 521 bereitstellen, und der Schaltkreis 512 des Master-Geräts 510 kann einen Kommunikationspfad zwischen dem ersten Anschlussstift 511 und der Verzögerungsschaltung 513 bereitstellen.For example, in the case where the master device 510 the FAST signal is generated and sent to the slave device 520 transmits, the circuit can 512 of the master device 510 a communication path between the signal generator 515 and a first pin 511 deploy, and the circuit 523 of the slave device 520 may be a communication path between a second pin 521 and the delay circuit 524 provide. In the case where the slave device 520 the FAST signal is generated and sent to the master device 510 transmits, the circuit can 523 of the slave device 520 a communication path between the signal generator 522 and the second pin 521 deploy, and the circuit 512 of the master device 510 can be a communication path between the first pin 511 and the delay circuit 513 provide.
In Hinblick auf die oben beschriebene Schalt-Operation und das SCHNELL-Signal-Übertragungs- und Empfangsverfahren, kann das Datenverarbeitungssystem 500 eine bidirektionale SCHNELL-Schnittstelle unter Verwendung von einem einzigen Draht bereitstellen.In view of the switching operation described above and the FAST signal transmission and reception method, the data processing system 500 provide a bidirectional FAST interface using a single wire.
13 ist ein Zeitdiagramm, welches die Erzeugung eines SCHNELL-Signals mit einer periodisch fallenden Kante zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 14 ist ein Zeitdiagramm, welches das Lesen von Daten mit einem SCHNELL-Signal mit einer periodisch fallenden Kante zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Die beschriebenen Operationen mit Bezug auf 13 und 14 können durch das Datenverarbeitungssystem 100 aus 1 erreicht werden. Die beschriebenen Operationen mit Bezug auf 13 und 14 können ähnlichen sein zu denen, die beschrieben sind unter Bezug auf 2 und 3, und damit kann ein Unterschied dazwischen unten beschrieben werden. 13 FIG. 10 is a timing diagram showing the generation of a QUICK signal with a periodically falling edge according to an exemplary embodiment of the inventive concept. FIG. 14 FIG. 10 is a timing diagram showing the reading of data with a QUICK signal with a periodically falling edge according to an exemplary embodiment of the inventive concept. FIG. The described operations with respect to 13 and 14 can through the data processing system 100 out 1 be achieved. The described operations with respect to 13 and 14 may be similar to those described with respect to 2 and 3 , and with that a difference in between can be described below.
In Bezug auf 1 und 13 kann der Signalgenerator 111 des Master-Geräts 110 ein SCHNELL-Signal erzeugen, in dem ein Intervall zwischen einer abfallenden Kante und einer nächsten abfallenden Kante konstant ist. Da die fallenden Kanten periodisch erzeugt werden, kann das Slave-Gerät 120 das SCHNELL-Signal als ein Taktsignal verwenden.In relation to 1 and 13 can the signal generator 111 of the master device 110 generate a FAST signal in which an interval between a falling edge and a next falling edge is constant. As the falling Edges can be generated periodically, the slave device 120 use the FAST signal as a clock signal.
Um die Dateninformationen in dem SCHNELL-Signal zu enthalten, kann der Signalgenerator 111 des Master-Geräts 110 ein Tastverhältnis des SCHNELL-Signals basierend auf entsprechenden Daten einstellen. In diesem Fall kann, im Gegensatz zu dem SCHNELL-Signal aus 2, das SCHNELL-Signal aus 13 so geändert werden, dass ein Tastverhältnis (t2/T) des SCHNELL-Signals entsprechend Daten ”0” größer ist als (t4/T) entsprechend Daten ”1”. Zum Beispiel kann das Tastverhältnis (t2/T) des SCHNELL-Signals entsprechend Daten ”0” größer als 0,5 sein, und das Tastverhältnis (T4/T) des SCHNELL-Signals entsprechend Daten ”1” kann kleiner sein als 0,5.To contain the data information in the FAST signal, the signal generator may 111 of the master device 110 set a duty cycle of the FAST signal based on corresponding data. In this case, in contrast to the FAST signal can 2 , the QUICK signal off 13 be changed so that a duty cycle (t2 / T) of the FAST signal corresponding to data "0" is greater than (t4 / T) corresponding to data "1". For example, the duty ratio (t2 / T) of the FAST signal corresponding to data "0" may be larger than 0.5, and the duty ratio (T4 / T) of the FAST signal corresponding to data "1" may be smaller than 0.5 ,
In Bezug auf 1 und 14 kann die Verzögerungsschaltung 122 des Slave-Geräts 120 das SCHNELL-Signal um ”td” verzögern und kann ein verzögertes SCHNELL-Signal D_SCHNELL erzeugen. Die Verarbeitungsschaltung 123 des Slave-Geräts 120 kann das SCHNELL-Signal von dem zweiten Anschlussstift 121 empfangen und kann das verzögerte SCHNELL-Signal D_SCHNELL von der Verzögerungsschaltung 122 empfangen. Die Verarbeitungsschaltung 123 kann Dateninformationen mittels dem SCHNELL-Signal als ein Taktsignal und dem verzögerten SCHNELL-Signal D_SCHNELL als Datensignal lesen.In relation to 1 and 14 can the delay circuit 122 of the slave device 120 delay the FAST signal by "td" and can generate a delayed FAST signal D_SCHNELL. The processing circuit 123 of the slave device 120 can the FAST signal from the second pin 121 and can receive the delayed FAST signal D_SCHNELL from the delay circuit 122 receive. The processing circuit 123 can read data information by means of the FAST signal as a clock signal and the delayed FAST signal D_SCHNELL as a data signal.
In diesem Fall, im Gegensatz zu 3, wenn ein Spannungspegel (oder ein Logikpegel) des verzögerten SCHNELL-Signals D_SCHNELL gleich ”H” ist, kann die Verarbeitungsschaltung 123 Daten entsprechend dazu als ”0” lesen; und wenn ein Spannungspegel (oder einem Logikpegel) des verzögerten SCHNELL-Signals D_SCHNELL gleich ”L” ist, kann die Verarbeitungsschaltung 123 Daten entsprechend dazu als ”1” lesen.In this case, unlike 3 When a voltage level (or logic level) of the delayed FAST signal D_SCHNELL is equal to "H", the processing circuit 123 Read data accordingly as "0"; and when a voltage level (or logic level) of the delayed FAST signal D_SCHNELL is equal to "L", the processing circuit 123 Read data as "1" accordingly.
Wie beschrieben anhand der 13 und 14, kann ein Datenverarbeitungssystem gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ein Taktsignal an ein Slave-Gerät unter Verwendung einer abfallenden Kante übertragen.As described on the basis of 13 and 14 For example, a data processing system according to an exemplary embodiment of the inventive concept may transmit a clock signal to a slave device using a falling edge.
15 ist ein Blockdiagramm, das ein Datenverarbeitungssystems 600 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht, und 16 ist ein Zeitdiagramm einer Operation des Datenverarbeitungssystems 600 aus 15, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Das Datenverarbeitungssystem 600 aus 15 kann ähnlich dem Datenverarbeitungssystem 100 aus 1 sein. Dementsprechend werden ähnliche Komponenten durch ähnliche Bezugszeichen bezeichnet und eine doppelte oder iterative Beschreibung kann weggelassen werden. Zur Vereinfachung der Beschreibung wird angenommen, dass ein SCHNELL-Signal mit einer periodisch ansteigenden Kante zu einem Slave-Gerät übertragen wird, wie beschrieben unter Bezugnahme auf die 1 und 2. 15 is a block diagram illustrating a data processing system 600 illustrated in accordance with an exemplary embodiment of the inventive concept, and 16 is a timing diagram of an operation of the data processing system 600 out 15 , According to an exemplary embodiment of the inventive concept. The data processing system 600 out 15 can be similar to the data processing system 100 out 1 be. Accordingly, similar components are denoted by like reference numerals, and a duplicate or iterative description may be omitted. For ease of description, it is assumed that a FAST signal having a periodically rising edge is transmitted to a slave device as described with reference to FIGS 1 and 2 ,
Im Gegensatz zu dem Slave-Gerät 120 (siehe 1), kann ein Slave-Gerät 620 aus 15 des Weiteren eine phaseninvertierende Schaltung 622 zwischen einem zweiten Anschlussstift 621 und einer Verzögerungsschaltung 623 umfassen. Die Verzögerungsschaltung 623 des Slave-Geräts 620 kann ein phaseninvertiertes SCHNELL-Signal I_SCHNELL empfangen und verzögern und kann ein verzögertes I_SCHNELL-Signal DI_SCHNELL erzeugen. Eine Verarbeitungsschaltung 624 kann das I_SCHNELL-Signal und das I_SCHNELL-Signal empfangen und kann eine Leseoperation unter Verwendung des I_SCHNELL-Signals als ein Taktsignal und des I_SCHNELL-Signals als ein Datensignal durchführen.Unlike the slave device 120 (please refer 1 ), can be a slave device 620 out 15 further a phase inverting circuit 622 between a second pin 621 and a delay circuit 623 include. The delay circuit 623 of the slave device 620 may receive and delay a phase-inverted FAST signal I_FAST and may generate a delayed I_FINAL signal DI_FAST. A processing circuit 624 may receive the I_SCHNELL signal and the I_SCHNELL signal and may perform a read operation using the I_SCHNELL signal as a clock signal and the I_SCHNELL signal as a data signal.
Zum Beispiel, unter Bezugnahme auf 16, kann die phaseninvertierende Schaltung 622 eine Phase des SCHNELL-Signals invertieren, um das I_SCHNELL-Signal zu erzeugen. In diesem Fall kann durch die phaseninvertierende Schaltung 622 eine Verzögerung um ”ti” auftreten. Weiterhin im Gegensatz zu dem SCHNELL-Signal, dessen ansteigende Kante periodisch ist, kann die Phaseninvertierung einer fallenden Kante des I_SCHNELL-Signals ermöglichen periodisch zu sein. Die Verzögerungsschaltung 623 kann das I_SCHNELL-Signal um ”td” verzögern und kann das DI_SCHNELL-Signal erzeugen.For example, with reference to 16 , can be the phase inverting circuit 622 invert one phase of the FAST signal to generate the I_FINAL signal. In this case, through the phase-inverting circuit 622 there will be a delay around "ti". Furthermore, in contrast to the FAST signal, whose rising edge is periodic, the phase inversion of a falling edge of the I_SCHNELL signal can be periodic. The delay circuit 623 can delay the I_SCHNELL signal by "td" and can generate the DI_SCHNELL signal.
Die Verarbeitungsschaltung 624 kann Daten lesen, die in dem SCHNELL-Signal enthalten sind, unter Verwendung von einer fallenden Kante des I_SCHNELL-Signals als ein Taktsignal und einem Tastverhältnis des DI_SCHNELL-Signals als ein Datensignal. Wenn das DI_SCHNELL-Signal gleich ”H” an einer abfallenden Kante des I_SCHNELL-Signals ist, kann die Verarbeitungsschaltung 624 Daten entsprechenden als ”0” lesen. Wenn das DI_SCHNELL-Signal gleich ”L” an einer abfallenden Kante des I_SCHNELL-Signals ist, kann die Verarbeitungsschaltung 624 Daten entsprechenden als ”1” lesen.The processing circuit 624 may read data included in the FAST signal using a falling edge of the I_SCHNELL signal as a clock signal and a duty cycle of the DI_SCHNELL signal as a data signal. If the DI_SCHNELL signal is equal to "H" on a falling edge of the I_SCHNELL signal, the processing circuitry may 624 Read data corresponding to "0". If the DI_SCHNELL signal is equal to "L" on a falling edge of the I_SCHNELL signal, the processing circuitry may 624 Read data corresponding to "1".
Somit kann ein Datenverarbeitungssystem, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, eine ansteigende Kante des SCHNELL-Signals in eine abfallende Kante umwandeln, durch die Verwendung der phaseninvertierenden Schaltung 622 und kann Dateninformationen lesen, die in dem SCHNELL-Signal enthalten sind, unter Verwendung von der abfallenden Kante als ein Taktsignal.Thus, a data processing system, according to an exemplary embodiment of the inventive concept, may convert a rising edge of the FAST signal to a falling edge through the use of the phase inverting circuit 622 and may read data information included in the FAST signal using the falling edge as a clock signal.
Obwohl in 15 und 16 eine beispielhafte Ausführungsform des erfinderischen Konzepts beispielhaft ein Master-Gerät gezeigt wird, das ein SCHNELL-Signal mit einer periodisch ansteigenden Kante erzeugt und ein Slave-Gerät das SCHNELL-Signal invertiert und eine abfallende Kante des invertierten SCHNELL-Signals als ein Taktsignal nutzt, muss das erfinderische Konzept nicht darauf beschränkt sein. Zum Beispiel kann ein Master-Gerät ein SCHNELL-Signal mit einer periodisch fallenden Kante erzeugen, und ein Slave-Gerät kann das SCHNELL-Signal invertieren und kann eine ansteigende Kante des invertierten SCHNELL-Signals als Taktsignal verwenden. Although in 15 and 16 an exemplary embodiment of the inventive concept is shown by way of example a master device which generates a fast signal with a periodically rising edge and a slave device inverts the FAST signal and uses a falling edge of the inverted FAST signal as a clock signal the inventive concept should not be limited thereto. For example, a master device may generate a FAST signal with a periodically falling edge, and a slave device may invert the FAST signal and may use a rising edge of the inverted FAST signal as a clock signal.
In 15 und 16 ist eine beispielhafte Ausführungsform des erfinderischen Konzepts beispielhaft als die invertierende Schaltung 622 mit einem Invertierer gezeigt. Jedoch muss das erfinderische Konzept nicht darauf beschränkt sein. Beispielsweise kann die phaseninvertierende Schaltung 622 mit verschiedenen Schaltungen, wie beispielsweise eine Invertiererkette und dergleichen implementiert werden.In 15 and 16 For example, an exemplary embodiment of the inventive concept is exemplified as the inverting circuit 622 shown with an inverter. However, the inventive concept need not be limited to this. For example, the phase inverting circuit 622 with various circuits, such as an inverter chain and the like.
17 ist ein Blockdiagramm, das ein Datenverarbeitungssystems 700 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht, und 18 ist ein Zeitdiagramm einer Operation des Datenverarbeitungssystems 700 aus 17, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Das Datenverarbeitungssystem 700 aus 17 kann ähnlich dem Datenverarbeitungssystem 600 aus 15 sein. Dementsprechend werden ähnliche Komponenten durch ähnliche Bezugszeichen bezeichnet und eine doppelte oder iterative Beschreibung kann weggelassen werden. Zur Vereinfachung der Beschreibung wird angenommen, dass ein SCHNELL-Signal mit einer periodisch ansteigenden Kante zu einem Slave übertragen wird, wie beschrieben unter Bezugnahme auf die 1 und 2. 17 is a block diagram illustrating a data processing system 700 illustrated in accordance with an exemplary embodiment of the inventive concept, and 18 is a timing diagram of an operation of the data processing system 700 out 17 , According to an exemplary embodiment of the inventive concept. The data processing system 700 out 17 can be similar to the data processing system 600 out 15 be. Accordingly, similar components are denoted by like reference numerals, and a duplicate or iterative description may be omitted. For ease of description, it is assumed that a FAST signal having a periodically rising edge is transmitted to a slave as described with reference to Figs 1 and 2 ,
Im Gegensatz zu dem Slave-Gerät 620 aus 15, kann ein Slave-Gerät 720 aus 17 so ausgeführt sein, dass eine Verzögerungsschaltung 723 eine phaseninvertierende Schaltung 722 umfasst. In diesem Fall kann die Verzögerungsschaltung 723 ein SCHNELL-Signal empfangen, kann das SCHNELL-Signal verzögern und kann eine Phase des verzögerten SCHNELL-Signals invertieren. Mit anderen Worten, die Verzögerungsschaltung 723 kann das SCHNELL-Signal empfangen und kann ein DI_SCHNELL-Signal ausgeben. Wie in 17 gezeigt, kann eine Verarbeitungsschaltung 724 eine Leseoperation mittels des SCHNELL-Signals als ein Taktsignal und dem DI_SCHNELL-Signal als ein Datensignal durchführen.Unlike the slave device 620 out 15 , can be a slave device 720 out 17 be executed so that a delay circuit 723 a phase inverting circuit 722 includes. In this case, the delay circuit 723 receive a FAST signal, can delay the FAST signal, and can invert one phase of the delayed FAST signal. In other words, the delay circuit 723 can receive the FAST signal and can output a DI_FINAL signal. As in 17 can be shown a processing circuit 724 perform a read operation using the FAST signal as a clock signal and the DI_SCHNELL signal as a data signal.
Beispielsweise unter Bezugnahme auf 18, kann die Verzögerungsschaltung 723 das SCHNELL-Signal von einem zweiten Anschlussstift 721 empfangen, kann eine Phase davon invertieren, und kann das invertierte SCHNELL-Signal um ”td” verzögern. Dementsprechend kann die Verzögerungsschaltung 723 das DI_SCHNELL-Signal erzeugen.For example, with reference to 18 , can the delay circuit 723 the FAST signal from a second pin 721 can invert a phase thereof, and can delay the inverted FAST signal by "td". Accordingly, the delay circuit 723 generate the DI_SCHNELL signal.
Die Verarbeitungsschaltung 724 kann Daten lesen, die in dem SCHNELL-Signal enthalten sind, unter Verwendung von einer ansteigenden Kante des SCHNELL-Signals als ein Taktsignal und einem Tastverhältnis des DI_SCHNELL-Signals als ein Datensignal. Wenn das DI_SCHNELL-Signal gleich ”H” an einer ansteigenden Kante des SCHNELL-Signals ist, kann die Verarbeitungsschaltung 724 Daten entsprechenden als ”0” lesen. Wenn das DI_SCHNELL-Signal gleich ”L” an einer ansteigenden Kante des SCHNELL-Signals ist, kann die Verarbeitungsschaltung 724 Daten entsprechenden als ”1” lesen.The processing circuit 724 may read data included in the FAST signal using a rising edge of the FAST signal as a clock signal and a duty cycle of the DI_SCHNELL signal as a data signal. If the DI_SCHNELL signal is equal to "H" on a rising edge of the FAST signal, the processing circuitry may 724 Read data corresponding to "0". If the DI_SCHNELL signal is equal to "L" on a rising edge of the FAST signal, the processing circuitry may 724 Read data corresponding to "1".
Somit kann ein Datenverarbeitungssystem gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts Dateninformationen lesen, die in dem SCHNELL-Signal enthalten sind, unter Verwendung von dem SCHNELL-Signal als ein Taktsignal dem DI_SCHNELL-Signal als ein Datensignal.Thus, a data processing system according to an exemplary embodiment of the inventive concept may read data information included in the FAST signal using the FAST signal as a clock signal, the DI_FINAL signal as a data signal.
Obwohl in den 17 und 18 eine beispielhafte Ausführungsform des erfinderischen Konzepts beispielhaft ein Master-Gerät gezeigt wird, das ein SCHNELL-Signal mit einer periodisch ansteigenden Kante erzeugt und ein Slave-Gerät eine ansteigende Kante das SCHNELL-Signals als ein Taktsignal nutzt und das DI_SCHNELL-Signal als ein Datensignal nutzt, muss das erfinderische Konzept nicht darauf beschränkt sein. Zum Beispiel kann ein Master-Gerät ein SCHNELL-Signal mit einer periodisch fallenden Kante erzeugen, und ein Slave-Gerät kann eine abfallende Kante des SCHNELL-Signals als Taktsignal verwenden.Although in the 17 and 18 For example, an exemplary embodiment of the inventive concept is shown as a master device that generates a FAST signal with a periodically rising edge and a slave device uses a rising edge as the FAST signal as a clock signal and uses the DI_SCHNELL signal as a data signal , the inventive concept does not have to be limited to this. For example, a master device may generate a FAST signal with a periodically falling edge, and a slave device may use a falling edge of the FAST signal as the clock signal.
19 ist ein Blockdiagramm, das ein Datenverarbeitungssystem zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. In 19 ist eine beispielhafte Ausführungsform des erfinderischen Konzepts beispielhaft als ein Datenverarbeitungssystem gezeigt, die auf einen integrierten Power-Management-Schaltkreis (PMIC) angewendet wird. 19 FIG. 10 is a block diagram showing a data processing system according to an exemplary embodiment of the inventive concept. FIG. In 19 For example, an exemplary embodiment of the inventive concept is shown by way of example as a data processing system that is applied to an integrated power management (PMIC) circuit.
Mit Bezug auf 19, kann ein Datenverarbeitungssystem 800 ein Ein-Chip-System (SoC) 810 und einen PMIC 820 umfassen. Der PMIC 820 kann eine Spannung bereitstellen, die das SoC 810 verwendet. Zum Beispiel kann der PMIC 820 einen zweiten Anschlussstift 821, eine Verzögerungsschaltung 822, eine Verarbeitungsschaltung 823, eine Stromversorgung 824, und eine Umschaltschaltung 825 umfassen. Die Verzögerungsschaltung 822 und die Verarbeitungsschaltung 823 können verwendet werden, um ein SCHNELL-Signal zu lesen und Informationen über eine Spannung, die das SoC 810 verwendet, an die Umschaltschaltung 825 zu übertragen. Die SCHNELL-Signal kann durch einen Signalgenerator 811 erzeugt werden. Die Umschaltschaltung 825 kann eine Spannung von der Stromversorgung 824 basierend auf den empfangenen Spannungsinformationen einstellen und kann die eingestellte Spannung V an das SoC 810 bereitstellen.Regarding 19 , can be a data processing system 800 a one-chip system (SoC) 810 and a PMIC 820 include. The PMIC 820 can provide a voltage to the SoC 810 used. For example, the PMIC 820 a second pin 821 , a delay circuit 822 , a processing circuit 823 , a power supply 824 , and a switching circuit 825 include. The delay circuit 822 and the processing circuit 823 can be used to read a FAST signal and information about a voltage that the SoC 810 used, to the switching circuit 825 transferred to. The FAST signal can be through a signal generator 811 be generated. The switching circuit 825 can be a voltage from the power supply 824 based on the voltage information received and can set the set voltage V to the SoC 810 provide.
Im Allgemeinen können Daten und ein Taktsignal zwischen einem SoC und einem PMIC ausgetauscht werden, um Informationen über eine Spannung, die das SoC verwendet, an das PMIC zu senden. Zum Beispiel in dem Fall, in dem eine Schnittstellenoperation zwischen dem SoC und dem PMIC für eine I2C-Schnittstelle durchgeführt wird, können jeweils das SoC und der PMIC wenigstens zwei Anschlussstifte aufweisen.Generally, data and a clock signal may be exchanged between a SoC and a PMIC to send information about a voltage that the SoC uses to the PMIC. For example, in the case where an interface operation is performed between the SoC and the PMIC for an I2C interface, each of the SoC and the PMIC may have at least two pins.
Jedoch kann das SoC 810 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts Daten und ein Taktsignal an den PMIC 820 durch eine SCHNELL-Schnittstellentechnik senden. Daher könnte sowohl das SoC 810 als auch der PMIC 820 nur einen Anschlussstift umfassen. So wird ein Bereich zum Implementieren des SoC 810 und des PMIC 820 reduziert.However, the SoC 810 According to an exemplary embodiment of the inventive concept, data and a clock signal to the PMIC 820 through a fast interface technology. Therefore, both the SoC 810 as well as the PMIC 820 only include one pin. So becomes an area for implementing the SoC 810 and the PMIC 820 reduced.
20 ist ein Blockdiagramm, das ein Datenverarbeitungssystem 100 zeigt, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 20 is a block diagram illustrating a data processing system 100 shows, according to an exemplary embodiment of the inventive concept.
In Bezug auf 1 und 20, kann ein Master-Gerät 1100 ein Prozessor sein, der in der Lage ist Slave-Geräte 1200 bis 1900 jeweils zu steuern. Das Master-Gerät 1100 und jedes der Slave-Geräte 1200 bis 1900 kann über eine unabhängige einzelne Leitung verbunden sein. Das Slave-Gerät 1100 kann umgesetzt werden mit, jedoch nicht beschränkend darauf, einem Basisband-Modem-Prozessor-Chip, einem Chip, der in der Lage ist, eine Funktion eines Modems und eine Funktion eines AP auszuführen, einem AP, oder einem mobilen AP. Eine Taktquelle 1110 zum Erzeugen eines Takts TCLK kann auch in dem Datenverarbeitungssystem 1000 enthalten sein.In relation to 1 and 20 , can be a master device 1100 a processor that is capable of slave devices 1200 to 1900 each to control. The master device 1100 and each of the slave devices 1200 to 1900 can be connected via an independent single line. The slave device 1100 may be implemented with, but not limited to, a baseband modem processor chip, a chip capable of performing a function of a modem and a function of an AP, an AP, or a mobile AP. A clock source 1110 for generating a clock TCLK may also be used in the data processing system 1000 be included.
Die Slave-Geräte 1200 bis 1900 können, sind aber nicht darauf beschränkt, ein RFIC 1200, einen PMIC 1300, ein Stromversorgungsmodul 1400, ein sekundäres RFIC 1500, einen Sensor 1600, ein Fingerabdruckerkennungs-Chip 1700, eine Berührungsbildschirm-Steuerung 1800 und ein DDIC oder einen digitalen Anzeigeschnittstellen-Chip 1900 umfassen. Das RFIC 1200 kann wenigstens einen Verbindungschip umfassen. Zum Beispiel kann der Verbindungschip, muss aber nicht darauf beschränkt sein, ein Chip für mobile Kommunikation (Mobilfunk), ein Chip für Wireless-Local-Area-Network-(WLAN-)Kommunikation, ein Chip für Bluetooth-(BT-)Kommunikation, ein Chip für globale Satellitennavigations-System-(GNSS-)Kommunikation, ein Chip für die Verarbeitung von Frequenzmodulation (FM) von Audio/Video, und/oder ein Chip für Nahfeld-Kommunikation (NFC) sein.The slave devices 1200 to 1900 may, but are not limited to, an RFIC 1200 , a PMIC 1300 , a power supply module 1400 , a secondary RFIC 1500 , a sensor 1600 , a fingerprint recognition chip 1700 , a touch screen control 1800 and a DDIC or a digital display interface chip 1900 include. The RFIC 1200 may comprise at least one connecting chip. For example, the connection chip may include, but is not limited to, a mobile communication (cellular) chip, a wireless local area network (WLAN) communication chip, a Bluetooth (BT) communication chip, a global satellite navigation system (GNSS) communication chip, an audio / video frequency modulation (FM) processing chip, and / or a near field communications (NFC) chip.
Eine Schnittstellenoperation kann zwischen dem Master-Gerät 1100 und jedem der Slave-Geräte 1200 bis 1900 unter Verwendung eines SCHNELL-Signals durchgeführt werden, wodurch die Anzahl von Anschlussstiften reduziert wird, die verwendet werden zur Implementierung des Master-Geräts 1100 und jedem der Slave-Geräte 1200 bis 1900. Somit kann ein verwendeter Bereich zur Implementierung des Master-Geräts 1100 und der Slave-Geräte 1200 bis 1900 reduziert werden. Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann ein Datenverarbeitungssystem Daten unter Verwendung von einem Anschlussstift senden, wodurch der Preis eines Chips und der Stromverbrauch reduziert werden.An interface operation can be done between the master device 1100 and each of the slave devices 1200 to 1900 using a FAST signal, thereby reducing the number of pins used to implement the master device 1100 and each of the slave devices 1200 to 1900 , Thus, a used area for implementing the master device 1100 and the slave devices 1200 to 1900 be reduced. According to an exemplary embodiment of the inventive concept, a data processing system may transmit data using a pin, thereby reducing the price of a chip and power consumption.
Während das erfinderische Konzept beschrieben wurde mit Bezug auf beispielhafte Ausführungsformen davon, versteht der Fachmann, dass vielerlei Veränderungen in der Form und den Details gemacht werden können, ohne von dem Geiste und dem Umfang der vorliegenden Erfindung abzuweichen, wie sie in den anhängigen Ansprüchen festgelegt ist.While the inventive concept has been described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that many changes in form and details may be made without departing from the spirit and scope of the present invention as defined in the appended claims ,
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Zitierte PatentliteraturCited patent literature
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KR 10-2015-0118994 [0001] KR 10-2015-0118994 [0001]
