DE102016206769B3 - Method for structure-dependent filling of depressions - Google Patents

Method for structure-dependent filling of depressions Download PDF

Info

Publication number
DE102016206769B3
DE102016206769B3 DE102016206769.9A DE102016206769A DE102016206769B3 DE 102016206769 B3 DE102016206769 B3 DE 102016206769B3 DE 102016206769 A DE102016206769 A DE 102016206769A DE 102016206769 B3 DE102016206769 B3 DE 102016206769B3
Authority
DE
Germany
Prior art keywords
layer
filling
filling layer
depressions
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016206769.9A
Other languages
German (de)
Inventor
Marcus Wislicenus
Lukas Gerlich
Maik Wagner-Reetz
Benjamin Uhlig
Romy Liske
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority to DE102016206769.9A priority Critical patent/DE102016206769B3/en
Application granted granted Critical
Publication of DE102016206769B3 publication Critical patent/DE102016206769B3/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zum strukturabhängigen Füllen von Vertiefungen (1, 2, 3) in einem dielektrischen Substrat, bei dem in einem Schritt mindestens zwei Vertiefungen unterschiedlicher Breite oder unterschiedlichen Durchmessers (1, 2, 3) in das Substrat eingebracht werden. Danach wird eine erste Füllschicht (5) eines ersten Werkstoffs auf die erste Schicht (4), Wandungen der Vertiefungen (1, 2, 3) und Stege aufgebracht, wobei eine Dicke (dFilm) der aufgebrachten ersten Füllschicht (5) mindestens einer halben Breite derjenigen der Vertiefungen (1) entspricht, die die kleinste Breite oder den kleinsten Durchmesser (ITrench1) aufweist, so dass diese Vertiefung (1) durch die erste Füllschicht (5) vollständig gefüllt wird. Anschließend wird eine zweite Füllschicht (6) aus einem zweiten Werkstoff aufgebracht, so dass alle Vertiefungen (1, 2, 3) gefüllt sind und eine Substratoberfläche (7) mit dem zweiten Werkstoff bedeckt ist. Abschließend werden in Schritt v) durch chemisch-mechanisches Planarisieren der erste Werkstoff und der zweite Werkstoff von der Substratoberfläche (7) entfernt, bis die Substratoberfläche (7) freigelegt worden ist.The present invention relates to a method for the structure-dependent filling of depressions (1, 2, 3) in a dielectric substrate, in which at least two depressions of different widths or different diameters (1, 2, 3) are introduced into the substrate in one step. Thereafter, a first filling layer (5) of a first material is applied to the first layer (4), walls of the recesses (1, 2, 3) and webs, wherein a thickness (d film) of the applied first filling layer (5) at least half a width corresponds to that of the recesses (1) having the smallest width or the smallest diameter (ITrench1), so that this recess (1) is completely filled by the first filling layer (5). Subsequently, a second filling layer (6) made of a second material is applied, so that all recesses (1, 2, 3) are filled and a substrate surface (7) is covered with the second material. Finally, in step v), the first material and the second material are removed from the substrate surface (7) by chemical-mechanical planarization until the substrate surface (7) has been exposed.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum strukturabhängigen Füllen von Vertiefungen in einem dielektrischen Substrat.The present invention relates to a method for structure-dependent filling of depressions in a dielectric substrate.

Beim Herstellen von integrierten Schaltkreisen (IC) müssen Substrate strukturiert und mit Leiterbahnen versehen werden. Ein gängiger Prozess zum Erzeugen von Leiterbahnebenen und vertikalen Zwischenverbindungen, die auch als vertikale Durchkontaktierungen oder ”Vias” (vertical interconnect access) bezeichnet werden, ist das sogenannte Dual-Damascene-Verfahren. Diesem Verfahren sind jedoch zusehends technologische Grenzen gesetzt und die stetig steigenden Anforderungen hinsichtlich ultradünner und gleichzeitig konformer, geschlossener Barriere-, Haft- und Keimschichten können nur mit sehr hohem Aufwand erfüllt werden. Mit dem Dual-Damascene-Prozess ist daher eine Realisierung unterschiedlicher Leitfähigkeiten innerhalb einer Leitungsebene nur beschränkt möglich.In the manufacture of integrated circuits (IC) substrates must be structured and provided with tracks. A common process for creating printed circuit traces and vertical interconnects, also referred to as vertical vias or "vias" (vertical interconnect access), is the so-called dual damascene method. However, this method is increasingly technological limits set and the ever-increasing demands for ultra-thin and at the same time compliant, closed barrier, adhesion and germ layers can be met only with great effort. With the dual damascene process, therefore, a realization of different conductivities within a management level is only possible to a limited extent.

Bei aktuellen Strukturgrößen bis 28 nm ist eine strukturselektive Anpassung eines Material- bzw. Werkstoffeinsatzes zur Bereitstellung unterschiedlicher Leitfähigkeiten sowie eine Verbesserung der Elektromigrationsbeständigkeit in einer Leitungsebene noch nicht nötig. Diese Anforderung entwickelt sich jedoch bei immer kleiner werdenden Technologieknoten, um z. B. verschiedene Leitfähigkeiten zu realisieren.With current structure sizes up to 28 nm, a structure-selective adaptation of a material or material used to provide different conductivities and an improvement in the electromigration resistance in a management level is not yet necessary. However, this requirement is developing at ever smaller technology nodes to z. B. to realize different conductivities.

Bei einem konventionellen Prozessfluss, d. h. beim Dual-Damascene-Prozess, ergeben sich folgende Lösungsmöglichkeiten, bei denen jeweils Kompromisse eingegangen werden müssen:

  • a) Unterschiedliche Leitfähigkeiten können durch das Layout künstlich erzeugt werden. Hohe Leitfähigkeiten können über entsprechend breite Leiterbahnen realisiert werden. Dies führt aber zu einem Platzproblem bei kleinen Technologieknoten.
  • b) Je nach Layout kann eine Leiterbahn künstlich verlängert werden. Dies führt zu einem Platzproblem bei kleinen Technologieknoten.
  • c) Bei kleinen Strukturen können andere Materialien bzw. Werkstoffe mit anderen Eigenschaften genutzt werden. Dies hat aber den Nachteil, dass die gleichen Eigenschaften nicht optimal für große Strukturbreiten sind.
In a conventional process flow, ie in the dual damascene process, there are the following possible solutions, in which compromises have to be made:
  • a) Different conductivities can be artificially generated by the layout. High conductivities can be realized via correspondingly wide strip conductors. However, this leads to a space problem with small technology nodes.
  • b) Depending on the layout, a trace can be artificially extended. This leads to a space problem with small technology nodes.
  • c) For small structures, other materials or materials with different properties can be used. However, this has the disadvantage that the same properties are not optimal for large feature sizes.

Beispielsweise offenbart die Druckschrift US 2015/0311113 A1 eine Ausbildung unterschiedlicher Leitfähigkeiten durch unterschiedliche Grabentiefen. Dies ist wiederum experimentell nur sehr schwer zu realisieren, da eine blockweise Prozessierung bei unterschiedlichen Strukturgrößen sehr aufwändig ist, da sich die Anzahl der benötigten Prozessschritte gegenüber konventionellen Verfahren mindestens verdoppeln.For example, the document discloses US 2015/0311113 A1 a training of different conductivities by different trench depths. Again, this is very difficult to realize experimentally, since a block-wise processing at different structure sizes is very complex, since at least doubling the number of required process steps compared to conventional methods.

Aus der Druckschrift US 2007/0144628 A1 ist ein Verfahren zum Ausbilden einer Vielzahl von elektrisch leitenden Strukturen auf einem Substrat bekannt. Hierbei werden Aussparungen im Substrat durch elektrisch leitfähige Beschichtungen gefüllt. Auch die Druckschrift US 2006/0091551 A1 zeigt ein ähnliches Verfahren zum Ausbilden elektrisch leitfähiger Verbindungen auf einem Substrat.From the publication US 2007/0144628 A1 For example, a method of forming a plurality of electrically conductive structures on a substrate is known. In this case, recesses in the substrate are filled by electrically conductive coatings. Also the publication US 2006/0091551 A1 shows a similar method for forming electrically conductive connections on a substrate.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum strukturabhängigen Füllen von Vertiefungen vorzuschlagen, das die genannten Nachteile vermeidet, mit dem also mit möglichst wenigen Prozessschritten Leiterbahnen unterschiedlicher Leitfähigkeiten in einem Substrat herstellbar sind.The present invention is therefore based on the object to propose a method for the structure-dependent filling of wells, which avoids the disadvantages mentioned, with which so conductor tracks of different conductivities in a substrate can be produced with as few process steps.

Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren nach Anspruch 1. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in den abhängigen Ansprüchen beschrieben.This object is achieved by a method according to claim 1. Advantageous embodiments and further developments are described in the dependent claims.

Bei einem Verfahren zum strukturabhängigen Füllen von Vertiefungen in einem dielektrischen Substrat werden in einem Schritt mindestens zwei Vertiefungen unterschiedlicher Breite oder unterschiedlichen Durchmessers in das Substrat eingebracht. Im nachfolgenden Schritt wird eine erste Füllschicht aus einem ersten Werkstoff auf Böden, Wandungen der Vertiefungen und Stege (die sich beispielsweise zwischen den Vertiefungen befinden) aufgebracht. Eine Dicke dieser ersten Füllschicht entspricht mindestens einer halben Breite derjenigen der Vertiefungen, die die kleinste Breite oder den kleinsten Durchmesser von den eingebrachten Vertiefungen aufweist, so dass diese Vertiefung durch die erste Füllschicht vollständig gefüllt wird. Anschließend wird in einem weiteren Schritt eine zweite Füllschicht aus einem zweiten Werkstoff aufgebracht, so dass alle Vertiefungen gefüllt sind und eine Substratoberfläche mit dem zweiten Werkstoff bedeckt ist. Abschließend wird durch chemisch-mechanisches Planarisieren (CMP) der erste Werkstoff und der zweite Werkstoff von der Substratoberfläche entfernt, bis die Substratoberfläche freigelegt worden ist.In a method for the structure-dependent filling of depressions in a dielectric substrate, at least two depressions of different widths or different diameters are introduced into the substrate in one step. In the subsequent step, a first filling layer of a first material is applied to floors, walls of the recesses and webs (which are located, for example, between the recesses). A thickness of this first filling layer corresponds to at least one half width of that of the depressions, which has the smallest width or the smallest diameter of the introduced depressions, so that this depression is completely filled by the first filling layer. Subsequently, in a further step, a second filling layer of a second material is applied, so that all depressions are filled and a substrate surface is covered with the second material. Finally, by chemical mechanical planarization (CMP), the first material and the second material are removed from the substrate surface until the substrate surface has been exposed.

Das beschriebene Verfahren erlaubt aufgrund einer Entkopplung einer Metallisierung von kleinen und größeren Strukturen die Verwendung unterschiedlicher Werkstoffe bzw. Werkstoffmischungen für verschiedene Leiterbahnen. Eine vergleichsweise geringe Anzahl an Schritten ermöglicht hierbei eine einfachere Optimierung des gesamten Verfahrens. Außerdem ist eine Anzahl innerer Grenzflächen reduziert. Dies ermöglicht auch eine gezieltere Einstellung von Elektromigration sowie eine Erhöhung der Zuverlässigkeit. Die Vertiefungen dienen üblicherweise als Vorlage für Leiterbahnen einer Leiterbahnebene, insbesondere sollen vertikale Durchkontaktierungen in den Vertiefungen herstellbar sein.Due to a decoupling of a metallization of small and larger structures, the described method allows the use of different materials or material mixtures for different conductor tracks. A comparatively small number of steps makes it possible to simplify the entire process more easily. In addition, a number of internal interfaces are reduced. This also allows a more targeted adjustment of electromigration and an increase in reliability. The depressions are usually used as a template for printed conductors of a conductor track plane, in particular vertical vias should be produced in the wells.

Der erste Werkstoff und der zweite Werkstoff sind typischerweise Metalle. Als erster Werkstoff oder als zweiter Werkstoff sollten Titan (Ti), Kobalt (Co), Ruthenium (Ru), Wolfram (W), Aluminium (Al), Nickel (Ni), Mn (Mangan), Tantal (Ta), Chrom (Cr), Kupfer (Cu) oder Silber (Ag) verwendet werden. Kupfer kann bevorzugt für sogenannte ”Power-Lines” zum Einsatz kommen, während Kobalt für in ihren Abmessungen kleinere ”Clock-Lines” verwendet werden kann. Es können alternativ oder zusätzlich für den ersten Werkstoff oder für den zweiten Werkstoff aber auch Verbindungen der zuvor genannten Werkstoffe, insbesondere Silizide, Germanide, vorzugsweise CoGe2, Cu3Ge, NiGe, Nitride, vorzugsweise CoN, TaN, TiN, Aluminide, vorzugsweise CuAl oder Co Al, oder Manganide. Es kann natürlich auch eine Legierung der genannten Werkstoffe, vorzugsweise eine Co-W-Verbindung, verwendet werden bzw. die genannten Werkstoffe, Legierungen und Verbindungen können in beliebiger Kombination als erster Werkstoff und als zweiter Werkstoff verwendet werden, sofern der erste Werkstoff von dem zweiten Werkstoff verschieden ist. The first material and the second material are typically metals. As a first material or as a second material, titanium (Ti), cobalt (Co), ruthenium (Ru), tungsten (W), aluminum (Al), nickel (Ni), Mn (manganese), tantalum (Ta), chromium ( Cr), copper (Cu) or silver (Ag). Copper may be preferred for so-called "power lines", while cobalt can be used for dimensionally smaller "clock lines". Alternatively or additionally, for the first material or for the second material, however, it is also possible to use compounds of the abovementioned materials, in particular silicides, germanides, preferably CoGe 2 , Cu 3 Ge, NiGe, nitrides, preferably CoN, TaN, TiN, aluminides, preferably CuAl or Co Al, or manganides. Of course, it is also possible to use an alloy of the abovementioned materials, preferably a Co-W compound, or the abovementioned materials, alloys and compounds can be used in any combination as the first material and as the second material, provided that the first material of the second Material is different.

Es kann vorgesehen sein, dass die erste Füllschicht und bzw. oder die zweite Füllschicht als homogene Schicht bzw. als homogene Schichten ausgebildet wird bzw. werden. Unter einer homogenen Schicht soll insbesondere eine die Oberfläche, auf der diese Schicht abgeschieden wird, komplett bedeckende, also geschlossene Schicht verstanden werden, die typischerweise eine stets konstante Dicke aufweist. Durch das Ausbilden als homogene Schicht werden ungewollte Durchkontaktierungen, beispielsweise durch Löcher in der Schicht vermieden.It can be provided that the first filling layer and / or the second filling layer is or are formed as a homogeneous layer or as homogeneous layers. A homogeneous layer is to be understood as meaning, in particular, a layer which completely covers the surface on which this layer is deposited, that is to say a closed layer which typically has an always constant thickness. By forming a homogeneous layer, unwanted plated-through holes, for example through holes in the layer, are avoided.

Die Vertiefungen sollten jeweils mit einer gleichen bzw. identischen Tiefe ausgebildet werden. Indem das Einbringen in das Substrat mit gleicher Tiefe erfolgt, hängt die Leitfähigkeit der erzeugten Leiterbahnen nur noch von dem Durchmesser bei kreisförmigen Vertiefungen bzw. der Breite sowie dem zum Füllen der Vertiefung verwendeten Werkstoff bzw. der zum Füllen verwendeten Werkstoffmischung ab. Somit ist die gewünschte Leitfähigkeit einfacher einstellbar.The depressions should each be formed with the same or identical depth. By the introduction into the substrate takes place with the same depth, the conductivity of the conductor tracks produced depends only on the diameter at circular recesses or the width and the material used to fill the recess or the material mixture used for filling. Thus, the desired conductivity is easier to set.

Vor dem Aufbringen der ersten Füllschicht auf die Böden und Wandungen der Vertiefungen kann eine erste Zwischenschicht auf die Böden und die Wandung aufgebracht werden, auf der die erste Füllschicht abgeschieden wird. Diese erste Zwischenschicht dient vorzugsweise als Barriereschicht und bzw. oder als Keimschicht. Typischerweise wird die erste Zwischenschicht durch Atomlagenabscheidung (atomic layer deposition, ALD), chemische Gasphasenabscheidung (chemical vapor deposition, CVD) und bzw. oder physikalische Gasphasenabscheidung (physical vapor deposition, PVD), sogenanntes ”electroless plating”, bei dem ohne Einsatz eines äußeren elektrischen Stroms eine Metallabscheidung erfolgt, und bzw. oder ein elektrochemisches Abscheideverfahren aufgebracht.Before applying the first filling layer to the bottoms and walls of the depressions, a first intermediate layer can be applied to the bottoms and the wall on which the first filling layer is deposited. This first intermediate layer preferably serves as a barrier layer and / or as a seed layer. Typically, the first intermediate layer by atomic layer deposition (ALD), chemical vapor deposition (CVD) and / or physical vapor deposition (PVD), so-called "electroless plating", in which without the use of an external a metal deposition takes place electric current, and / or applied an electrochemical deposition process.

Die erste Füllschicht und bzw. oder die zweite Füllschicht kann durch Immersion in einem Kupfersalzbad, vorzugsweise mit einem Kupferelektrolyt, Atomlagenabscheidung, chemische Gasphasenabscheidung und bzw. oder physikalische Gasphasenabscheidung und bzw. oder ein elektrochemisches Abscheideverfahren aufgebracht werden.The first filling layer and / or the second filling layer can be applied by immersion in a copper salt bath, preferably with a copper electrolyte, atomic layer deposition, chemical vapor deposition and / or physical vapor deposition and / or an electrochemical deposition process.

Außerdem ist vorgesehen, dass die erste Füllschicht nach dem Aufbringen durch eine Stickstoffbeaufschlagung nachbehandelt wird. Die zweite Füllschicht kann nach dem Aufbringen ebenfalls durch eine Stickstoffbeaufschlagung nachbehandelt werden. Die erste Füllschicht und bzw. oder die zweite Füllschicht können auch alternativ oder zusätzlich durch eine Wärmebehandlung wie Tempern und bzw. oder ein Plasmaverfahren, d. h. eine Plasmabeaufschlagung, nachbehandelt werden. Durch die Wärmebehandlung kann eine Oberflächenrauheit der ersten Füllschicht verringert werden. Die Stickstoffbehandlung bzw. -beaufschlagung sorgt für eine bessere Korrosionsbeständigkeit.It is also provided that the first filler layer is aftertreated after application by nitrogen. The second filling layer can also be post-treated after application by nitrogen. The first filling layer and / or the second filling layer may also alternatively or additionally be obtained by a heat treatment such as annealing and / or a plasma method, i. H. a plasma treatment, aftertreated. By the heat treatment, a surface roughness of the first filler layer can be reduced. The nitrogen treatment provides better corrosion resistance.

Auf der ersten Füllschicht und bzw. oder auf der zweiten Füllschicht kann eine zweite Zwischenschicht für ein erleichtertes Aufbringen der zweiten Füllschicht aufgebracht werden. Diese Zwischenschicht wird vorzugsweise mittels Atomlagenabscheidung, chemischer Gasphasenabscheidung und bzw. oder physikalischer Gasphasenabscheidung, electroless plating und bzw. oder einem elektrochemischen Abscheideverfahren aufgebracht.On the first filling layer and / or on the second filling layer, a second intermediate layer for a simplified application of the second filling layer can be applied. This intermediate layer is preferably applied by means of atomic layer deposition, chemical vapor deposition and / or physical vapor deposition, electroless plating and / or an electrochemical deposition process.

Die erste Zwischenschicht und die zweite Zwischenschicht (sofern die zweite Zwischenschicht in dem herzustellenden Schichtsystem vorgesehen ist) können eine Barriereschicht, eine Haftvermittlerschicht und eine Keimschicht aufweisen. Die Barriereschicht ist vorzugsweise aus Tantalnitrid, die Haftvermittlerschicht vorzugsweise aus Tantal ausgebildet. Für die Keimschicht wird bevorzugt Kupfer verwendet.The first intermediate layer and the second intermediate layer (if the second intermediate layer is provided in the layer system to be produced) may comprise a barrier layer, an adhesion promoter layer and a seed layer. The barrier layer is preferably made of tantalum nitride, the adhesion promoter layer is preferably formed of tantalum. Copper is preferably used for the seed layer.

Das dielektrische Substrat sollte mit mindestens zwei dielektrischen Schichten (inter-level dielectric, ILD) ausgebildet ist. Vorzugsweise ist zwischen den beiden dielektrischen Schichten eine Diffusionsbarriereschicht vorgesehen.The dielectric substrate should be formed with at least two inter-level dielectric (ILD) dielectric layers. Preferably, a diffusion barrier layer is provided between the two dielectric layers.

Die Diffusionsbarriereschicht wird hierbei von den Vertiefungen durchbrochen, was beim Einbringen der Vertiefungen in das Substrat erfolgt. Die dielektrischen Schichten können eine gleiche bzw. identische Dicke aufweisen.The diffusion barrier layer is hereby penetrated by the depressions, which takes place when the depressions are introduced into the substrate. The dielectric layers may have a same or identical thickness.

Das Einbringen der Vertiefungen kann mit einem der in der Halbleiterprozessierung üblichen Verfahren erfolgen, also beispielsweise einem Aufbringen einer Maske und einem nachfolgenden Ätzschritt. Auch beim Aufbringen der ersten Zwischenschicht sollte bis auf den zu beschichtenden Bereich das Substrat mit einer Maske abgedeckt sein. The introduction of the depressions can take place with one of the methods customary in semiconductor processing, that is to say, for example, application of a mask and a subsequent etching step. Even when applying the first intermediate layer, the substrate should be covered with a mask except for the area to be coated.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend anhand der 1 und 2 erläutert.Embodiments of the invention are illustrated in the drawings and are described below with reference to the 1 and 2 explained.

Es zeigen:Show it:

1 eine Schnittdarstellung eines dielektrischen Substrats mit mehreren vertikalen Durchkontaktierungen und 1 a sectional view of a dielectric substrate having a plurality of vertical vias and

2 eine 1 entsprechende Ansicht des Substrats mit planarisierter Oberfläche. 2 a 1 corresponding view of the substrate with planarized surface.

1 zeigt in einer Schnittdarstellung ein dielektrisches Substrat ILD. In weiteren Ausführungsbeispielen kann auch ein mehrschichtiges Substrat verwendet werden, wobei zwischen den Schichten auch eine Diffussionsbarriereschicht aus Siliziumoxid angeordnet sein kann. An einer Unterseite des dielektrischen Substrats ILD ist ein elektrischer Kontaktbereich 10 angeordnet. Das dielektrische Substrat ILD wurde bereits mit Vertiefungen 1, 2 und 3 versehen. Dies geschah durch Aufbringen einer Maske und Ätzen bis zum Erreichen des elektrischen Kontaktbereichs 10. Das dielektrische Substrat ILD ist in dem dargestellten Ausführungsbeispiel aus Siliziumdioxid. 1 shows a sectional view of a dielectric substrate ILD. In further exemplary embodiments, it is also possible to use a multilayer substrate, wherein a diffusion barrier layer of silicon oxide can also be arranged between the layers. On an underside of the dielectric substrate ILD is an electrical contact area 10 arranged. The dielectric substrate ILD has already been made with pits 1 . 2 and 3 Mistake. This was done by applying a mask and etching until reaching the electrical contact area 10 , The dielectric substrate ILD is made of silicon dioxide in the illustrated embodiment.

Jede der Vertiefungen 1, 2 und 3 hat eine unterschiedliche Breite, alle sind jedoch gleich tief, d. h. sie reichen bis zu dem jeweiligen Kontaktbereich 10. Die unterschiedliche Breite der Vertiefungen 1, 2 und 3 äußert sich auch darin, dass die Breiten an der Kontaktierung 10 IVia1 und IVia2 der Vertiefungen 1 und 2 wie in 1 dargestellt gleich groß sind, aber kleiner als die entsprechende Breite IVia3 der Vertiefung 3. Bei Vertiefung 1 entspricht die obere Breite ITrench1 gerade der Breite an der Kontaktierung IVia1, während bei Vertiefung 2 die obere Breite ITrench2 gerade doppelt so groß ist wie die Breite an der Kontaktierung IVia2. Auch bei der Vertiefung 3 ist die obere Breite ITrench3 deutlich größer als die Breite IVia3.Each of the wells 1 . 2 and 3 has a different width, but all are equally deep, ie they extend to the respective contact area 10 , The different width of the wells 1 . 2 and 3 Expresses itself also in the fact that the widths at the contacting 10 I Via1 and I Via2 the wells 1 and 2 as in 1 are equal in size but smaller than the corresponding width I Via3 of the recess 3 , When deepening 1 corresponds to the upper width of Trench1 just the width at the contact I Via1 , while deepening 2 the upper width I Trench2 is just twice as large as the width at the contact I Via2 . Also at the recess 3 the upper width I Trench3 is significantly larger than the width I Via3 .

Während die in 1 links angeordnete Vertiefung 1 die geringste Breite hat und als Durchgang mit konstanten Durchmesser durch das Substrat ILD verläuft, weist die in 1 rechts angeordnete Vertiefung 3 die größte Breite auf, die in einem oberen Teil des Substrats ILD konstant ist und sich in einem unteren Bereich des dielektrischen Substrats ILD ständig verkleinernd bis zum Kontaktbereich 10 verläuft. Die mittlere Vertiefung 2 weist schließlich in dem oberen Bereich des dielektrischen Substrats ILD eine größere Breite als im unteren Bereich des Substrats ILD auf.While the in 1 left-hand recess 1 has the smallest width and runs as a constant diameter passage through the substrate ILD, the in 1 right-hand recess 3 the largest width which is constant in an upper part of the substrate ILD and continuously decreases in a lower portion of the dielectric substrate ILD to the contact area 10 runs. The middle depression 2 Finally, it has a greater width in the upper area of the dielectric substrate ILD than in the lower area of the substrate ILD.

Eine Breite der Kontaktbereiche 10 der Vertiefungen 1, 2, 3 ist im dargestellten Ausführungsbeispiel unterschiedlich groß, in weiteren Ausführungsbeispielen kann die Breite aber auch jeweils gleich groß sein. Auf einem Boden, Wandungen und Stegen jeder der Vertiefungen 1, 2, 3 ist eine Keimschicht 4 mittels Atomlagenabscheidung aufgebracht, auf der eine aufzubringende Beschichtung haftet und mit der eine Anpassung der Gitterkonstanten der zu verbindenden Werkstoffe und somit eine verbesserte Haftung erreicht werden kann.A width of the contact areas 10 the wells 1 . 2 . 3 is different in size in the illustrated embodiment, but in other embodiments, the width can also be the same size. On a floor, walls and ridges of each of the pits 1 . 2 . 3 is a germ layer 4 deposited by means of atomic layer deposition on which a coating to be applied adheres and with the adaptation of the lattice constants of the materials to be joined and thus improved adhesion can be achieved.

Auf diese Keimschicht 4 wurde bei dem dargestellten Ausführungsbeispiel eine erste Füllschicht 5 aus Kobalt mittels chemischer Gasphasenabscheidung aufgebracht. Dies kann in üblicher Weise durch Aufbringen einer Maske, Beschichten und Entfernen der Maske erfolgen. Die erste Füllschicht 5 wurde in einer Dicke dFilm abgeschieden, die mindestens der Hälfte der Breite ITrench1 der Vertiefung 1 entspricht, die die kleinste Breite von allen Vertiefungen 1, 2, 3 aufweist. Somit wurde die Vertiefung 1 vollständig durch die erste Füllschicht 5 aufgefüllt.On this germ layer 4 was in the illustrated embodiment, a first filling layer 5 of cobalt deposited by chemical vapor deposition. This can be done in the usual way by applying a mask, coating and removing the mask. The first filling layer 5 was deposited in a thickness d film , which is at least half the width I Trench1 of the recess 1 corresponds to the smallest width of all wells 1 . 2 . 3 having. Thus, the depression became 1 completely through the first filling layer 5 refilled.

Die erste Füllschicht 5 wurde anschließend einer Wärmebehandlung unterzogen, um eine Oberflächenrauheit zu verringern sowie mit Stickstoff behandelt, um die Korrosionsbeständigkeit zu erhöhen. Schließlich wurde eine zweite Schicht 8 mittels physikalischer Gasphasenabscheidung auf der Oberfläche der ersten Füllschicht 5 abgeschieden die als Schichtsystem ausgebildet ist aus einer Barriereschicht aus Tantalnitrid, einer Haftvermittlerschicht aus Tantal und einer Keimschicht aus Kupfer. Auf dieser zweiten Schicht 8 wurde eine zweite Füllschicht 6 aus Kupfer mittels Immersion in einem Kupferelektrolytsalzbad und elektrochemischer Abscheidung aufgebracht.The first filling layer 5 was then subjected to a heat treatment to reduce a surface roughness and treated with nitrogen to increase the corrosion resistance. Finally, a second layer 8th by means of physical vapor deposition on the surface of the first filling layer 5 deposited as a layer system is formed of a barrier layer of tantalum nitride, a primer layer of tantalum and a seed layer of copper. On this second layer 8th became a second filling layer 6 of copper by immersion in a copper electrolyte salt bath and electrochemical deposition applied.

Eine Substratoberfläche 7 ist somit komplett mit der ersten Füllschicht 5 und der zweiten Füllschicht 6 bedeckt. Ebenso sind alle Vertiefungen 1, 2, 3 entweder durch die erste Füllschicht 5 (Vertiefung 1) oder eine Kombination von erster Füllschicht 5 und zweiter Füllschicht 6 (Vertiefungen 2 und 3) gefüllt. Dabei sind sowohl die erste Füllschicht 5 als auch die zweite Füllschicht 6 als homogene, d. h. geschlossene und lochfreie Schichten ausgebildet, so dass die einzige elektrische Verbindung zwischen Oberseite und Unterseite über die in die Vertiefungen 1, 2, 3 eingebrachten Metalle der beiden Füllschichten 5 und 6 erfolgt.A substrate surface 7 is thus complete with the first filling layer 5 and the second filling layer 6 covered. Likewise, all pits are 1 . 2 . 3 either through the first filling layer 5 (Deepening 1 ) or a combination of first filling layer 5 and second filling layer 6 (wells 2 and 3 ) filled. Both are the first filling layer 5 as well as the second filling layer 6 formed as a homogeneous, ie closed and hole-free layers, so that the only electrical connection between the top and bottom over the in the wells 1 . 2 . 3 introduced metals of the two filling layers 5 and 6 he follows.

Durch das Ausbilden und Bereitstellen von strukturgrößenabhängig benötigten Eigenschaften innerhalb einer Leitungsbahnebene wird eine einfache Strukturierung des Substrats erreicht, die mit konventionellen Verfahren nur mit deutlich mehr Aufwand erreichbar wäre.By forming and providing structure-size-dependent properties required within a cable path level, a simple structuring of the substrate is achieved, which would only be achievable with considerably more effort using conventional methods.

In 2 ist in einer 1 entsprechenden Ansicht das in 1 bereits dargestellte Substrat gezeigt. Wiederkehrende Merkmale sind in dieser Figur mit identischen Bezugszeichen wie in 1 versehen. Im Gegensatz zu dem Bearbeitungszustand in 1 wurde nun jedoch ein chemisch-mechanisches Planarisieren durchgeführt, bei dem der erste Werkstoff der ersten Füllschicht 5 und der zweite Werkstoff der zweiten Füllschicht 6 von der Substratoberfläche 7 entfernt wurden, so dass diese Substratoberfläche 7 nun freiliegt. Auf der Substratoberfläche 7 können nun weitere Schichten angeordnet werden, beispielsweise weitere Leiterbahnen oder eine Verkapselung.In 2 is in one 1 corresponding view the in 1 already shown substrate shown. Recurring features in this figure are given the same reference numerals as in FIG 1 Mistake. In contrast to the processing state in 1 However, a chemical-mechanical planarization was carried out in which the first material of the first filling layer 5 and the second material of the second filling layer 6 from the substrate surface 7 were removed, leaving this substrate surface 7 now exposed. On the substrate surface 7 Now further layers can be arranged, for example, further interconnects or an encapsulation.

Claims (10)

Verfahren zum strukturabhängigen Füllen von Vertiefungen (1, 2, 3) in einem dielektrischen Substrat, bei dem in einem Schritt i) mindestens zwei Vertiefungen unterschiedlicher Breite oder unterschiedlichen Durchmessers (1, 2, 3) in das Substrat eingebracht werden und ii) eine erste Füllschicht (5) eines ersten Werkstoffs auf Böden, Wandungen der Vertiefungen (1, 2, 3) und Stege aufgebracht wird, wobei eine Dicke (dFilm) der aufgebrachten ersten Füllschicht (5) mindestens einer halben Breite derjenigen der Vertiefungen (1) entspricht, die die kleinste Breite oder den kleinsten Durchmesser (ITrench1) aufweist, so dass diese Vertiefung (1) durch die erste Füllschicht (5) vollständig gefüllt wird, wobei die erste Füllschicht (5) durch eine Stickstoffbeaufschlagung nach dem Aufbringen nachbehandelt wird, anschließend in Schritt iii) eine zweite Füllschicht (6) aus einem zweiten Werkstoff aufgebracht wird, so dass alle Vertiefungen (1, 2, 3) gefüllt sind und eine Substratoberfläche (7) mit dem zweiten Werkstoff bedeckt ist, und abschließend in Schritt iv) durch chemisch-mechanisches Planarisieren der erste Werkstoff und der zweite Werkstoff von der Substratoberfläche (7) entfernt werden, bis die Substratoberfläche (7) freigelegt worden ist.Method for structure-dependent filling of recesses ( 1 . 2 . 3 ) in a dielectric substrate, in which, in a step i), at least two recesses of different widths or different diameters ( 1 . 2 . 3 ) are introduced into the substrate and ii) a first filling layer ( 5 ) of a first material on floors, walls of the recesses ( 1 . 2 . 3 ) and webs is applied, wherein a thickness (d film ) of the applied first filler layer ( 5 ) at least half a width of those of the depressions ( 1 ), which has the smallest width or the smallest diameter (I Trench1 ), so that this depression ( 1 ) through the first filling layer ( 5 ) is completely filled, wherein the first filling layer ( 5 ) is aftertreated by nitrogen application after application, then in step iii) a second filler layer ( 6 ) is applied from a second material, so that all depressions ( 1 . 2 . 3 ) are filled and a substrate surface ( 7 ) is covered with the second material, and finally in step iv) by chemical-mechanical planarization of the first material and the second material of the substrate surface ( 7 ) are removed until the substrate surface ( 7 ) has been exposed. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als erster Werkstoff oder als zweiter Werkstoff Titan, Kobalt, Ruthenium, Wolfram, Aluminium, Nickel, Mangan, Chrom, Kupfer oder Silber, eine Verbindung der genannten Elemente, vorzugsweise ein Silizid, ein Germanid, besonders vorzugsweise CoGe2, Cu3Ge, NiGe, ein Nitrid, besonders vorzugsweise CoN, TaN, TiN, ein Aluminid, besonders vorzugsweise CuAl, CoAl, oder ein Manganid, oder eine Legierung der genannten Werkstoffe, besonders vorzugsweise eine Kobalt-Wolfram-Legierung, verwendet wird.A method according to claim 1, characterized in that as a first material or as a second material titanium, cobalt, ruthenium, tungsten, aluminum, nickel, manganese, chromium, copper or silver, a compound of said elements, preferably a silicide, a germanide, especially preferably CoGe 2 , Cu 3 Ge, NiGe, a nitride, particularly preferably CoN, TaN, TiN, an aluminide, particularly preferably CuAl, CoAl, or a manganide, or an alloy of said materials, particularly preferably a cobalt-tungsten alloy, is used. Verfahren nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die erste Füllschicht (5) und/oder die zweite Füllschicht (6) als homogene Schicht(en) ausgebildet wird/werden.Method according to claim 1 or claim 2, characterized in that the first filling layer ( 5 ) and / or the second filling layer ( 6 ) is formed as a homogeneous layer (s). Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Vertiefungen (1, 2, 3) jeweils mit einer gleichen Tiefe ausgebildet werden.Method according to one of the preceding claims, characterized in that the depressions ( 1 . 2 . 3 ) are each formed with a same depth. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Aufbringen der ersten Füllschicht (5) auf die Böden und Wandungen der Vertiefungen (1, 2, 3) mindestens eine erste Zwischenschicht (4) aufgebracht wird, die vorzugsweise als Barriereschicht und/oder Keimschicht dient, wobei die erste Zwischenschicht (4) durch Atomlagenabscheidung, chemische und/oder physikalische Gasphasenabscheidung, electroless plating oder ein elektrochemisches Abscheideverfahren aufgebracht wird.Method according to one of the preceding claims, characterized in that before the application of the first filling layer ( 5 ) on the bottoms and walls of the depressions ( 1 . 2 . 3 ) at least a first intermediate layer ( 4 ) is applied, which preferably serves as a barrier layer and / or seed layer, wherein the first intermediate layer ( 4 ) by atomic layer deposition, chemical and / or physical vapor deposition, electroless plating or an electrochemical deposition process. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Füllschicht (5) und/oder die zweite Füllschicht (6) durch Immersion in einem Metallsalzbad, Atomlagenabscheidung, chemische und/oder physikalische Gasphasenabscheidung, electroless plating oder ein elektrochemisches Abscheideverfahren aufgebracht wird.Method according to one of the preceding claims, characterized in that the first filling layer ( 5 ) and / or the second filling layer ( 6 ) by immersion in a metal salt bath, atomic layer deposition, chemical and / or physical vapor deposition, electroless plating or an electrochemical deposition process. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Füllschicht (5) und/oder die zweite Füllschicht (6) durch eine Wärmebehandlung und/oder ein Plasmaverfahren nachbehandelt wird.Method according to one of the preceding claims, characterized in that the first filling layer ( 5 ) and / or the second filling layer ( 6 ) is aftertreated by a heat treatment and / or a plasma process. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf der ersten Füllschicht (5) eine zweite Zwischenschicht (8) für ein erleichtertes Aufbringen der zweiten Füllschicht (6) aufgebracht wird, wobei die zweite Zwischenschicht vorzugsweise mittels Atomlagenabscheidung, chemischer und/oder physikalischer Gasphasenabscheidung, electroless plating oder einem elektrochemischen Abscheideverfahren aufgebracht wird.Method according to one of the preceding claims, characterized in that on the first filling layer ( 5 ) a second intermediate layer ( 8th ) for easier application of the second filler layer ( 6 ), wherein the second intermediate layer is preferably applied by means of atomic layer deposition, chemical and / or physical vapor deposition, electroless plating or an electrochemical deposition process. Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die erste Zwischenschicht (4) und/oder die zweite Zwischenschicht (8) durch eine Barriereschicht, die vorzugsweise aus Tantalnitrid gebildet ist, eine Haftvermittlerschicht, die vorzugsweise aus Tantal gebildet ist, und eine Keimschicht gebildet wird, die vorzugsweise aus Kupfer gebildet ist.Method according to the preceding claim, characterized in that the first intermediate layer ( 4 ) and / or the second intermediate layer ( 8th ) is formed by a barrier layer, which is preferably formed from tantalum nitride, an adhesion promoter layer, which is preferably formed from tantalum, and a seed layer, which is preferably formed from copper. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein dielektrisches Substrat eingesetzt wird, das mit mindestens zwei dielektrischen Schichten (ILD) ausgebildet ist, wobei vorzugsweise eine Diffusionsbarriereschicht (9) zwischen den mindestens zwei dielektrischen Schichten (ILD) angeordnet ist und wobei die Diffusionsbarriereschicht (9) von den Vertiefungen (1, 2, 3) im Schritt i) durchbrochen wird.Method according to one of the preceding claims, characterized in that a dielectric substrate is used, which with at least two dielectric layers (ILD) is formed, wherein preferably a diffusion barrier layer ( 9 ) is arranged between the at least two dielectric layers (ILD) and wherein the diffusion barrier layer ( 9 ) from the depressions ( 1 . 2 . 3 ) is broken in step i).
DE102016206769.9A 2016-04-21 2016-04-21 Method for structure-dependent filling of depressions Active DE102016206769B3 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102016206769.9A DE102016206769B3 (en) 2016-04-21 2016-04-21 Method for structure-dependent filling of depressions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016206769.9A DE102016206769B3 (en) 2016-04-21 2016-04-21 Method for structure-dependent filling of depressions

Publications (1)

Publication Number Publication Date
DE102016206769B3 true DE102016206769B3 (en) 2017-05-18

Family

ID=58639790

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016206769.9A Active DE102016206769B3 (en) 2016-04-21 2016-04-21 Method for structure-dependent filling of depressions

Country Status (1)

Country Link
DE (1) DE102016206769B3 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091551A1 (en) * 2004-10-29 2006-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Differentially metal doped copper damascenes
US20070144628A1 (en) * 2003-08-29 2007-06-28 Micron Technology, Inc. Intermediate anneal for metal deposition

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070144628A1 (en) * 2003-08-29 2007-06-28 Micron Technology, Inc. Intermediate anneal for metal deposition
US20060091551A1 (en) * 2004-10-29 2006-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Differentially metal doped copper damascenes

Similar Documents

Publication Publication Date Title
DE102015107271B4 (en) Two-part or multi-part etch stop layer in integrated circuits
DE102019212488B4 (en) Compounds formed by a metal displacement reaction
DE102008063430B4 (en) Method for producing a metallization system of a semiconductor device with additionally tapered junction contacts
DE102009023377B4 (en) Method for producing a microstructure component having a metallization structure with self-aligned air gap
DE69836114T2 (en) Copper wiring with improved electromigration resistance and reduced defect sensitivity
DE69929496T2 (en) Copper line interconnect structure comprising a metallic seed layer
DE102014111780B4 (en) Method for forming conductive structures in recesses
DE102005039323B4 (en) Guideway arrangement and associated production method
DE102006001253B4 (en) A method of forming a metal layer over a patterned dielectric by wet-chemical deposition with an electroless and a power controlled phase
DE102009006798B4 (en) A method of fabricating a metallization system of a semiconductor device using a hard mask to define the size of the via
DE102014110645A1 (en) Hybrid copper structure for use in advanced connection
DE102005046975A1 (en) Process to manufacture a semiconductor component with aperture cut through a dielectric material stack
DE112005001489T5 (en) Atomic layer deposited tantalum containing adhesive layer
DE102005034182B4 (en) Semiconductor device and manufacturing method therefor
DE102005020132B4 (en) Technique for the production of self-aligned feedthroughs in a metallization layer
DE102009032263A1 (en) Semiconductor device and method of making the same
DE112004001530B4 (en) Sealed pores in damascene structures with low-k material
DE102005024912A1 (en) A technique of making copper-containing leads embedded in a low-k dielectric by providing a stiffening layer
DE102008047916A1 (en) Semiconductor device with multi-layer metallization
DE102007009912B4 (en) A method of making a copper-based metallization layer having a conductive cap layer by an advanced integration scheme
DE102006056626A1 (en) Conductive barrier layer producing method for manufacturing integrated circuit, involves depositing layer on exposed surfaces by self-restricted deposition technique, and providing surface with characteristics at reduced deposition rate
DE102010063294B4 (en) A method of manufacturing metallization systems of semiconductor devices comprising a copper / silicon compound as a barrier material
DE112004000396T5 (en) A method of making a semiconductor component having a barrier layer-lined opening
DE102009010844B4 (en) Providing enhanced electromigration performance and reducing the degradation of sensitive low-k dielectric materials in metallization systems of semiconductor devices
DE102007043710B4 (en) A deep via structure for a semiconductor device and a method of making the same

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative