DE102016124860A1 - Optoelectronic semiconductor chip and method for producing an optoelectronic semiconductor chip - Google Patents

Optoelectronic semiconductor chip and method for producing an optoelectronic semiconductor chip Download PDF

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Abstract

In einer Ausführungsform umfasst der optoelektronische Halbleiterchip (1) eine Halbleiterschichtenfolge (2) mit einer aktiven Schicht (22) zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23) auf einem lichtdurchlässigen Substrat (3). Eine elektrisch isolierende Spiegelschicht (5) ist zur Reflexion von in der aktiven Schicht (22) erzeugter Strahlung eingerichtet. Die Spiegelschicht (5) befindet sich zumindest in einem Isoliergraben (42). Ein metallischer Stromsteg (6) ist in einem Kontaktgraben (41) angebracht und ist zu einer Stromführung entlang des Kontaktgrabens (41) und zu einer Bestromung des ersten Halbleiterbereichs (21) eingerichtet. Eine metallische Stromschiene (8) befindet sich in einem Stromverteilungsgraben (43), ist zu einer Stromführung entlang des Stromverteilungsgrabens (43) eingerichtet sowie zur Bestromung des zweiten Halbleiterbereichs (23). Der Kontaktgraben (41), der Isoliergraben (42) sowie der Stromverteilungsgraben (43) erstrecken sich durch die aktive Schicht (22) bis in den ersten Halbleiterbereich (21). Der Kontaktgraben (41) ist vollständig von dem Isoliergraben (42) umrandet und der Stromverteilungsgraben (43) liegt nur außerhalb des Isoliergrabens (42).In one embodiment, the optoelectronic semiconductor chip (1) comprises a semiconductor layer sequence (2) with an active layer (22) between a first (21) and a second semiconductor region (23) on a light-transmissive substrate (3). An electrically insulating mirror layer (5) is arranged to reflect radiation generated in the active layer (22). The mirror layer (5) is located at least in an insulating trench (42). A metallic current ridge (6) is mounted in a contact trench (41) and is adapted to conduct current along the contact trench (41) and to energize the first semiconductor region (21). A metallic bus bar (8) is located in a current distribution trench (43), is arranged to conduct current along the current distribution trench (43) and to energize the second semiconductor region (23). The contact trench (41), the isolation trench (42) and the current distribution trench (43) extend through the active layer (22) into the first semiconductor region (21). The contact trench (41) is completely surrounded by the Isoliergraben (42) and the power distribution trench (43) is located only outside the Isoliergrabens (42).

Description

Es wird ein optoelektronischer Halbleiterchip angegeben.An optoelectronic semiconductor chip is specified.

Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben.In addition, a method for producing an optoelectronic semiconductor chip is specified.

Eine zu lösende Aufgabe besteht darin, einen optoelektronischen Halbleiterchip anzugeben, der effizient herstellbar ist und der eine hohe Lichtausbeute bietet.An object to be solved is to specify an optoelectronic semiconductor chip which can be produced efficiently and which offers a high luminous efficacy.

Diese Aufgabe wird unter anderem durch einen optoelektronischen Halbleiterchip und durch ein Verfahren mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.This object is achieved inter alia by an optoelectronic semiconductor chip and by a method having the features of the independent patent claims. Preferred developments are the subject of the dependent claims.

Gemäß zumindest einer Ausführungsform weist der optoelektronische Halbleiterchip eine Halbleiterschichtenfolge auf. Die Halbleiterschichtenfolge umfasst eine oder mehrere aktive Schichten zur Strahlungserzeugung, insbesondere zur Erzeugung von sichtbarem Licht wie blauem Licht. Die aktive Schicht befindet sich zwischen einem ersten Halbleiterbereich und einem zweiten Halbleiterbereich. Bei dem ersten Halbleiterbereich handelt es sich bevorzugt um eine n-leitende n-Seite und bei dem zweite Halbleiterbereich insbesondere um eine p-leitende p-Seite. Im Folgenden werden der erste und der zweite Halbleiterbereich jeweils mit dieser Ladungsträgerleitfähigkeit erläutert. Genauso können der erste und der zweite Halbleiterbereich die umgekehrten Ladungsträgerleitfähigkeiten aufweisen.In accordance with at least one embodiment, the optoelectronic semiconductor chip has a semiconductor layer sequence. The semiconductor layer sequence comprises one or more active layers for generating radiation, in particular for producing visible light such as blue light. The active layer is located between a first semiconductor region and a second semiconductor region. The first semiconductor region is preferably an n-conducting n-side and the second semiconductor region is in particular a p-conducting p-side. In the following, the first and the second semiconductor region are each explained with this charge carrier conductivity. Likewise, the first and second semiconductor regions may have the reverse charge carrier conductivities.

Bei dem optoelektronischen Halbleiterchip handelt es sich bevorzugt um eine Leuchtdiode, kurz LED.The optoelectronic semiconductor chip is preferably a light-emitting diode, or LED for short.

Gemäß zumindest einer Ausführungsform basiert die Halbleiterschichtenfolge auf einem III-V-Verbindungshalbleitermaterial. Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid-Verbindungshalbleitermaterial wie AlnIn1-n-mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie AlnIn1-n-mGamP oder auch um ein Arsenid-Verbindungshalbleitermaterial wie AlnIn1-n-mGamAs oder wie AlnGamIn1-n-mAskP1-k, wobei jeweils 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 und n + m ≤ 1 sowie 0 ≤ k < 1 ist. Bevorzugt gilt dabei für zumindest eine Schicht oder für alle Schichten der Halbleiterschichtenfolge 0 < n ≤ 0,8, 0,4 ≤ m < 1 und n + m ≤ 0,95 sowie 0 < k ≤ 0,5. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also Al, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können. Besonders bevorzugt basiert die Halbleiterschichtenfolge auf dem Materialsystem AlInGaN.In accordance with at least one embodiment, the semiconductor layer sequence is based on a III-V compound semiconductor material. The semiconductor material is, for example, a nitride compound semiconductor material such as Al n In 1 nm Ga m N or a phosphide compound semiconductor material such as Al n In 1 nm Ga m P or an arsenide compound semiconductor material such as Al n In 1 nm Ga m As or as Al n Ga m In 1 nm As k P 1-k , where 0 ≦ n ≦ 1, 0 ≦ m ≦ 1 and n + m ≦ 1 and 0 ≦ k <1. For at least one layer or for all layers of the semiconductor layer sequence, 0 <n ≦ 0.8, 0.4 ≦ m <1 and n + m ≦ 0.95 and 0 <k ≦ 0.5 preferably apply here. In this case, the semiconductor layer sequence may have dopants and additional constituents. For the sake of simplicity, however, only the essential constituents of the crystal lattice of the semiconductor layer sequence, that is to say Al, As, Ga, In, N or P, are indicated, even if these may be partially replaced and / or supplemented by small amounts of further substances. The semiconductor layer sequence is particularly preferably based on the AlInGaN material system.

Die mindestens eine aktive Schicht beinhaltet insbesondere wenigstens einen pn-Übergang und/oder mindestens eine Quantentopfstruktur. Eine von der aktiven Schicht im Betrieb erzeugte Strahlung weist zum Beispiel eine Wellenlänge maximaler Intensität von mindestens 400 nm oder 425 nm und/oder von höchstens 480 nm oder 800 nm auf.The at least one active layer contains in particular at least one pn junction and / or at least one quantum well structure. For example, a radiation generated by the active layer in operation has a maximum intensity wavelength of at least 400 nm or 425 nm and / or at most 480 nm or 800 nm.

Gemäß zumindest einer Ausführungsform befindet sich die Halbleiterschichtenfolge auf einem lichtdurchlässigen Substrat. Das Substrat ist insbesondere für in der aktiven Schicht erzeugte Strahlung durchlässig, bevorzugt transparent. Die Halbleiterschichtenfolge ist ferner bevorzugt direkt auf dem Substrat aufgewachsen, sodass es sich bei dem Substrat um ein Aufwachssubstrat handelt. Beispielsweise ist das Substrat ein Siliziumkarbidsubstrat, ein Galliumnitridsubstrat, ein Siliziumsubstrat oder bevorzugt ein Saphirsubstrat.According to at least one embodiment, the semiconductor layer sequence is located on a light-transmissive substrate. The substrate is permeable, in particular for radiation generated in the active layer, preferably transparent. The semiconductor layer sequence is furthermore preferably grown directly on the substrate, so that the substrate is a growth substrate. For example, the substrate is a silicon carbide substrate, a gallium nitride substrate, a silicon substrate, or preferably a sapphire substrate.

Hierbei befindet sich der erste Halbleiterbereich näher an dem Substrat als der zweite Halbleiterbereich. Die aktive Schicht ist bevorzugt senkrecht zu einer Wachstumsrichtung der Halbleiterschichtenfolge und senkrecht zu einer Hauptseite des Substrats, auf der die Halbleiterschichtenfolge aufgebracht ist, orientiert.Here, the first semiconductor region is closer to the substrate than the second semiconductor region. The active layer is preferably oriented perpendicular to a growth direction of the semiconductor layer sequence and perpendicular to a main side of the substrate on which the semiconductor layer sequence is applied.

Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip einen oder mehrere Isoliergräben. Der mindestens eine Isoliergraben reicht von der dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich hinein. Insbesondere zerteilt der Isoliergraben die aktive Schicht, in Draufsicht gesehen. Der Isoliergraben ist dazu eingerichtet, elektrische Kurzschlüsse zwischen sich innerhalb eines durch den Isoliergraben gebildeten Rahmens befindlichen Gebieten und außerhalb dieses Rahmens befindlichen Gebieten des zweiten Halbleiterbereich zu verhindern. Unter dem Isoliergraben hinweg ist eine durchgehende Verbindung innerhalb des ersten Halbleiterbereichs gegeben. Das heißt, der Isoliergraben reicht nicht bis zu dem Substrat.In accordance with at least one embodiment, the semiconductor chip comprises one or more isolation trenches. The at least one insulating trench extends from the side of the second semiconductor region facing away from the substrate through the active layer into the first semiconductor region. In particular, the isolation trench divides the active layer, seen in plan view. The isolation trench is configured to prevent electrical shorts between regions located within a frame formed by the isolation trench and regions of the second semiconductor region located outside of this frame. Below the isolation trench there is a continuous connection within the first semiconductor region. That is, the isolation trench does not reach the substrate.

Gemäß zumindest einer Ausführungsform weist der Halbleiterchip einen oder mehrere Kontaktgräben auf. Der mindestens eine Kontaktgraben erstreckt sich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht hindurch bis in den ersten Halbleiterbereich. Über den Kontaktgraben ist der erste Halbleiterbereich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her elektrisch kontaktierbar.In accordance with at least one embodiment, the semiconductor chip has one or more contact trenches. The at least one contact trench extends from a side of the second semiconductor region facing away from the substrate through the active layer into the first semiconductor region. The first semiconductor region can be contacted electrically via the contact trench from a side of the second semiconductor region which is remote from the substrate.

Gemäß zumindest einer Ausführungsform umfasst der optoelektronische Halbleiterchip einen oder mehrere Stromverteilungsgräben. Der mindestens eine Stromverteilungsgraben ist dazu eingerichtet, eine laterale Stromverteilung über den zweiten Halbleiterbereich hinweg zu ermöglichen. Auch der Stromverteilungsgraben reicht von der dem Substrat abgewandten Seite des zweiten Halbleiterbereichs durch die aktive Schicht hindurch bis in den ersten Halbleiterbereich. In accordance with at least one embodiment, the optoelectronic semiconductor chip comprises one or more current distribution trenches. The at least one current distribution trench is configured to enable a lateral current distribution over the second semiconductor region. The current distribution trench also extends from the side of the second semiconductor region facing away from the substrate through the active layer into the first semiconductor region.

Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip einen oder mehrere metallische Stromstege. Der mindestens eine Stromsteg ist in dem Kontaktgraben angebracht. Der Stromsteg ist zu einer Stromführung entlang des Kontaktgrabens und zu einer Bestromung des ersten Halbleiterbereichs eingerichtet. Es ist möglich, dass der Stromsteg stellenweise in direktem Kontakt mit dem ersten Halbleiterbereich steht oder dass der Stromsteg durchgehend von dem ersten Halbleiterbereich beabstandet ist.In accordance with at least one embodiment, the semiconductor chip comprises one or more metallic current lands. The at least one power ridge is mounted in the contact trench. The current ridge is set up to conduct current along the contact trench and to energize the first semiconductor region. It is possible for the current ridge to be in direct contact with the first semiconductor region in places, or for the current ridge to be continuously spaced from the first semiconductor region.

Gemäß zumindest einer Ausführungsform weist der Halbleiterchip eine Spiegelschicht auf. Die Spiegelschicht ist bevorzugt elektrisch isolierend. Ferner ist die Spiegelschicht zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung eingerichtet. Die Spiegelschicht kann aus einer einzigen Schicht gebildet sein oder aus mehreren Teilschichten zusammengesetzt sein. Solche Teilschichten folgen bevorzugt entlang der Wachstumsrichtung der Halbleiterschichtenfolge direkt aufeinander. Insbesondere ist die Spiegelschicht als dielektrischer Spiegel oder Distributed Bragg Reflector, kurz DBR, gestaltet. Die Spiegelschicht ist beispielsweise aufgebaut, wie in der Druckschrift WO 2016/180779 A1 angegeben. Der Offenbarungsgehalt dieser Druckschrift hinsichtlich der Spiegelschicht wird durch Rückbezug mit aufgenommen.In accordance with at least one embodiment, the semiconductor chip has a mirror layer. The mirror layer is preferably electrically insulating. Furthermore, the mirror layer is adapted to reflect radiation generated during operation in the active layer. The mirror layer can be formed from a single layer or composed of several partial layers. Such partial layers preferably follow one another directly along the growth direction of the semiconductor layer sequence. In particular, the mirror layer is designed as a dielectric mirror or Distributed Bragg Reflector, DBR for short. The mirror layer is constructed, for example, as in the document WO 2016/180779 A1 specified. The disclosure of this document with respect to the mirror layer is included by reference back.

Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip einen oder mehrere Stromstege. Bei dem mindestens einen Stromsteg handelt es sich bevorzugt um einen metallischen Steg, das heißt insbesondere, dass der Stromsteg aus einem oder mehreren Metallen besteht und ohmsch leitend ist.In accordance with at least one embodiment, the semiconductor chip comprises one or more current lands. The at least one power ridge is preferably a metallic web, ie in particular that the current ridge consists of one or more metals and is ohmic conductive.

Gemäß zumindest einer Ausführungsform befindet sich der Stromsteg teilweise oder vollständig in dem Kontaktgraben. In Draufsicht gesehen liegt der Stromsteg bevorzugt vollständig innerhalb des Kontaktgrabens. In Richtung parallel zur Wachstumsrichtung der Halbleiterschichtenfolge kann der Stromsteg vollständig in dem Kontaktgraben liegen, bevorzugt überragt der Stromsteg den Kontaktgraben und die Halbleiterschichtenfolge in Richtung weg von dem Substrat. According to at least one embodiment, the power ridge is partially or completely in the contact trench. As seen in plan view, the power ridge is preferably completely within the contact trench. In the direction parallel to the growth direction of the semiconductor layer sequence, the current ridge can lie completely in the contact trench; the current ridge preferably projects beyond the contact trench and the semiconductor layer sequence in the direction away from the substrate.

Gemäß zumindest einer Ausführungsform ist der Stromsteg zu einer Stromführung entlang des Kontaktgrabens eingerichtet. Über den Stromsteg ist der erste Halbleiterbereich mit elektrischem Strom versorgbar. Dabei weist der Stromsteg entlang einer Längsrichtung bevorzugt eine Länge auf, die eine mittlere Breite des Stromstegs um mindestens einen Faktor 10 oder 20 oder 30 und/oder um höchstens einen Faktor 200 oder 100 oder 50 übersteigt. Mit anderen Worten ist der Stromsteg langgestreckt geformt. Beispielsweise weist der Stromsteg Abmessungen von etwa 3 µm × 500 µm auf.In accordance with at least one embodiment, the current web is set up to conduct current along the contact trench. The first semiconductor region can be supplied with electric current via the current ridge. In this case, the current web along a longitudinal direction preferably has a length which exceeds a mean width of the current web by at least a factor of 10 or 20 or 30 and / or by at most a factor of 200 or 100 or 50. In other words, the power bridge is elongated. For example, the power ridge dimensions of about 3 microns × 500 microns.

Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip eine oder mehrere Stromschienen. Die mindestens eine Stromschiene ist bevorzugt eine metallische Schiene. Metallisch bedeutet insbesondere, dass die Stromschiene aus einem oder mehreren Metallen besteht und ohmsch leitend ist. Die Stromschiene ist, ebenso wie der Stromsteg, undurchlässig für die im Betrieb des Halbleiterchips erzeugte Strahlung. Die metallische Stromschiene ist in dem Stromverteilungsgraben angebracht und ist zur Bestromung des zweiten Halbleiterbereichs eingerichtet.In accordance with at least one embodiment, the semiconductor chip comprises one or more bus bars. The at least one busbar is preferably a metallic rail. Metallic means in particular that the busbar consists of one or more metals and is ohmic conductive. The busbar is, as well as the current ridge, impermeable to the radiation generated during operation of the semiconductor chip. The metallic bus bar is mounted in the power distribution trench and is configured to energize the second semiconductor region.

Gemäß zumindest einer Ausführungsform ist der Kontaktgraben vollständig von dem Isoliergraben umrandet. Dies bedeutet insbesondere, dass es keine durchgehende Verbindung über den zweiten Halbleiterbereich und/oder über die aktive Schicht von einem von dem Isoliergraben umschlossenen Bereich hin zu einem Außenbereich außerhalb des durch den Isoliergraben gebildeten Rahmens gibt. Dabei befindet sich der Kontaktgraben innerhalb dieses umschlossenen Bereichs.In accordance with at least one embodiment, the contact trench is completely surrounded by the isolation trench. This means in particular that there is no continuous connection via the second semiconductor region and / or via the active layer from an area enclosed by the isolation trench to an outside area outside the frame formed by the isolation trench. The contact trench is located within this enclosed area.

Gemäß zumindest einer Ausführungsform liegt der Stromverteilungsgraben außerhalb des Isoliergrabens, insbesondere ausschließlich außerhalb des Isoliergrabens. Mit anderen Worten sind der Kontaktgraben und der Stromverteilungsgraben durch den Isoliergraben voneinander separiert. Durch den Isoliergraben ist erreicht, dass keine unmittelbare elektrische Verbindung zwischen dem Kontaktgraben und dem Stromverteilungsgraben besteht. Elektrisch unmittelbar bezieht sich bevorzugt auf eine ohmsch leitende Verbindung, sodass vorliegend eine elektrisch leitende Verbindung über die Halbleiterschichtenfolge nicht als direkte elektrische Verbindung anzusehen ist.In accordance with at least one embodiment, the power distribution trench lies outside the isolation trench, in particular exclusively outside the isolation trench. In other words, the contact trench and the power distribution trench are separated from each other by the isolation trench. The isolation trench ensures that there is no direct electrical connection between the contact trench and the power distribution trench. Electrical directly preferably refers to an ohmic conductive connection, so that in the present case an electrically conductive connection via the semiconductor layer sequence is not to be regarded as a direct electrical connection.

In mindestens einer Ausführungsform umfasst der optoelektronische Halbleiterchip eine Halbleiterschichtenfolge mit einer aktiven Schicht zur Strahlungserzeugung zwischen einem ersten und einem zweiten Halbleiterbereich. Die Halbleiterschichtenfolge befindet sich auf einem lichtdurchlässigen Substrat. Weiter umfasst der Halbleiterchip mindestens einen Kontaktgraben, mindestens einen Isoliergraben sowie mindestens einen Stromverteilungsgraben. Eine elektrisch isolierende Spiegelschicht ist zur Reflexion von in der aktiven Schicht erzeugter Strahlung eingerichtet. Die Spiegelschicht befindet sich zumindest in dem Isoliergraben. Mindestens ein metallischer Stromsteg ist in dem Kontaktgraben angebracht und ist zu einer Stromführung entlang des Kontaktgrabens und zu einer Bestromung des ersten Halbleiterbereichs eingerichtet. Mindestens eine metallische Stromschiene befindet sich in dem Stromverteilungsgraben, ist zu einer Stromführung entlang des Stromverteilungsgrabens eingerichtet sowie zur Bestromung des zweiten Halbleiterbereichs. Der Kontaktgraben, der Isoliergraben sowie der Stromverteilungsgraben erstrecken sich je von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich in Richtung des Substrats. Der Kontaktgraben ist vollständig von dem Isoliergraben umrandet und der Stromverteilungsgraben liegt nur außerhalb des Isoliergrabens.In at least one embodiment, the optoelectronic semiconductor chip comprises a semiconductor layer sequence with an active layer for generating radiation between a first and a second semiconductor region. The semiconductor layer sequence is located on a transparent substrate. Furthermore, the semiconductor chip comprises at least one contact trench, at least one Isolation trench and at least one power distribution trench. An electrically insulating mirror layer is set up to reflect radiation generated in the active layer. The mirror layer is located at least in the isolation trench. At least one metallic current ridge is mounted in the contact trench and is arranged to conduct current along the contact trench and to energize the first semiconductor region. At least one metallic bus bar is located in the power distribution trench, is set up to conduct current along the power distribution trench, and supplies power to the second semiconductor area. The contact trench, the isolation trench and the current distribution trench each extend from a side of the second semiconductor region facing away from the substrate through the active layer into the first semiconductor region in the direction of the substrate. The contact trench is completely edged by the isolation trench and the power distribution trench is located just outside the isolation trench.

Eine der meistproduzierten Arten von Leuchtdioden sind so genannte Saphir-Volumenemitter. Bei diesen ist eine auf AlInGaN basierende Halbleiterschichtenfolge auf einem Saphirsubstrat aufgewachsen. Diese Leuchtdioden erzeugen blaues Licht, das über Seitenflächen des Substrats sowie über eine der Halbleiterschichtenfolge abgewandte Oberseite des Substrats emittiert wird. An der Halbleiterschichtenfolge befinden sich Metallkontakte zur Strominjektion. Zwischen einer der Halbleiterschichtenfolge zugewandten Unterseite der Metallkontakte und der Halbleiterschichtenfolge befinden sich bevorzugt weitere Schichten, zum Beispiel Spiegelschichten oder Stromaufweitungsschichten. Solche Leuchtdioden werden etwa zur Erzeugung von weißem Licht in Kombination mit einem Leuchtstoff wie YAG:Ce verwendet.One of the most commonly produced types of light emitting diodes are so-called sapphire volume emitters. In these, an AlInGaN based semiconductor layer sequence is grown on a sapphire substrate. These light-emitting diodes generate blue light which is emitted via side surfaces of the substrate as well as via an upper side of the substrate facing away from the semiconductor layer sequence. At the semiconductor layer sequence are metal contacts for current injection. Between one of the semiconductor layer sequence facing bottom of the metal contacts and the semiconductor layer sequence are preferably further layers, for example mirror layers or Stromaufweitungsschichten. Such light emitting diodes are used for producing white light in combination with a phosphor such as YAG: Ce.

Bei solchen Leuchtdioden gilt, dass je höher ein Reflexionskoeffizient an den elektrischen Metallkontakten ist, desto geringer sine eine Absorption an den Kontakten und damit Helligkeitsverluste. Weiterhin gilt, je mehr Fotoebenen im Herstellungsprozess des optoelektronischen Halbleiterchips verwendet werden, insbesondere um die Reflexionskoeffizienten an den Kontakten zu erhöhen, desto höhere Herstellungskosten entstehen.In the case of such light-emitting diodes, the higher a reflection coefficient at the electrical metal contacts, the lower sine absorption at the contacts and thus brightness losses. Furthermore, the more photo-planes are used in the production process of the optoelectronic semiconductor chip, in particular in order to increase the reflection coefficients at the contacts, the higher the manufacturing costs arise.

Mit dem hier beschriebenen Halbleiterchip und dem hier beschriebenen Verfahren lässt sich einerseits eine hohe Reflexion an den elektrischen Kontakten erzielen, andererseits sind nur drei Fotoebene erforderlich, um den Halbleiterchip herzustellen. Hieraus ergibt sich ein Halbleiterchip mit einer hohen Lichtauskoppeleffizienz bei vergleichsweise niedrigen Herstellungskosten.On the one hand, a high reflection on the electrical contacts can be achieved with the semiconductor chip described here and the method described here; on the other hand, only three photo planes are required to produce the semiconductor chip. This results in a semiconductor chip with a high Lichtauskoppeleffizienz at comparatively low production costs.

Dies wird insbesondere dadurch erreicht, dass der Halbleiterchip einen ersten Graben mit der Spiegelschicht aufweist, wobei der erste Graben in Form des Isoliergrabens einen geschlossenen Rahmen um den Kontaktgraben herum bildet. Der Kontaktgraben umfasst eine elektrische Kontaktierung für den ersten Halbleiterbereich. Ein Abstand zwischen dem Kontaktgraben und dem Isoliergraben ist möglichst klein gewählt, um eine möglichst große zur Strahlungserzeugung zur Verfügung stehende Fläche der aktive Schicht außerhalb des Rahmens zu gewährleisten.This is achieved in particular in that the semiconductor chip has a first trench with the mirror layer, wherein the first trench in the form of the insulating trench forms a closed frame around the contact trench. The contact trench comprises an electrical contact for the first semiconductor region. A distance between the contact trench and the Isoliergraben is chosen to be as small as possible in order to ensure the largest possible for generating radiation generation surface of the active layer outside the frame.

Gemäß zumindest einer Ausführungsform befindet sich die Spiegelschicht in dem Isoliergraben. Insbesondere bedeckt die Spiegelschicht den Isoliergraben überwiegend oder vollständig, in Draufsicht gesehen.In accordance with at least one embodiment, the mirror layer is located in the isolation trench. In particular, the mirror layer covers the isolation trench mainly or completely, seen in plan view.

Gemäß zumindest einer Ausführungsform ist die Spiegelschicht direkt auf dem ersten Halbleiterbereich aufgebracht. Über die Spiegelschicht ist der erste Halbleiterbereich in Richtung weg von dem Substrat elektrisch isoliert.In accordance with at least one embodiment, the mirror layer is applied directly on the first semiconductor region. Via the mirror layer, the first semiconductor region is electrically insulated in the direction away from the substrate.

Gemäß zumindest einer Ausführungsform erstreckt sich die Spiegelschicht stellenweise oder ganzflächig aus dem Isoliergraben heraus. Dabei bedeckt die Spiegelschicht Seitenwände des Isoliergrabens bevorzugt überwiegend oder vollständig. Insbesondere reicht die Spiegelschicht aus dem Isoliergraben heraus bis auf die dem Substrat abgewandte Seite des zweiten Halbleiterbereichs. Dabei ist diese Seite des zweiten Halbleiterbereichs nur geringfügig von der Spiegelschicht bedeckt, beispielsweise zu höchstens 10 % oder 5 % oder 2 % und/oder zu mindestens 0,1 % oder 0,5 %.In accordance with at least one embodiment, the mirror layer extends out of the isolation trench in places or over the entire surface. In this case, the mirror layer preferably covers predominantly or completely sidewalls of the isolation trench. In particular, the mirror layer extends out of the insulating trench up to the side of the second semiconductor region facing away from the substrate. In this case, this side of the second semiconductor region is only slightly covered by the mirror layer, for example at most 10% or 5% or 2% and / or at least 0.1% or 0.5%.

Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip eine oder mehrere elektrische Kontaktschichten. Die elektrische Kontaktschicht steht zumindest stellenweise in direktem Kontakt mit dem ersten Halbleiterbereich sowie in direktem Kontakt mit dem Stromsteg. Die Kontaktschicht ist zur Stromeinprägung in den ersten Halbleiterbereich eingerichtet. Die Kontaktschicht kann durch eine einzige Schicht gebildet sein oder aus mehreren Teilschichten zusammengesetzt sein.In accordance with at least one embodiment, the semiconductor chip comprises one or more electrical contact layers. The electrical contact layer is at least in places in direct contact with the first semiconductor region and in direct contact with the current ridge. The contact layer is designed for current injection into the first semiconductor region. The contact layer may be formed by a single layer or composed of several partial layers.

Gemäß zumindest einer Ausführungsform ist die Kontaktschicht aus genau zwei oder genau drei oder genau vier Teilschichten zusammengesetzt. Insbesondere ist eine Halbleiterkontaktschicht vorhanden, die sich direkt an dem ersten Halbleiterbereich befindet und die bevorzugt durch genau eine Schicht gebildet ist. Die Halbleiterkontaktschicht umfasst bevorzugt eines oder mehrere der nachfolgenden Materialien oder besteht aus einem oder mehreren dieser Materialien: Cr, Ag, Mo, Ni, Ti, ZnO, ITO. Weiterhin beträgt eine Dicke der Halbleiterkontaktschicht bevorzugt mindestens 0,1 nm oder 0,5 nm oder 1 nm und/oder höchstens 5 nm oder 30 nm oder 100 nm.In accordance with at least one embodiment, the contact layer is composed of exactly two or exactly three or exactly four partial layers. In particular, a semiconductor contact layer is present, which is located directly on the first semiconductor region and which is preferably formed by exactly one layer. The semiconductor contact layer preferably comprises one or more of the following materials or consists of one or more of these materials: Cr, Ag, Mo, Ni, Ti, ZnO, ITO. Furthermore, a thickness is the Semiconductor contact layer preferably at least 0.1 nm or 0.5 nm or 1 nm and / or at most 5 nm or 30 nm or 100 nm.

Gemäß zumindest einer Ausführungsform umfasst die Kontaktschicht eine Reflexionsschicht. Die Reflexionsschicht folgt bevorzugt der Halbleiterkontaktschicht direkt nach und ist bevorzugt durch genau eine Schicht gebildet. Insbesondere besteht die Kontaktschicht aus der Reflexionsschicht zusammen mit der Halbleiterkontaktschicht. Weiterhin sind die Reflexionsschicht und die Halbleiterkontaktschicht bevorzugt deckungsgleich übereinander angeordnet. Bevorzugt umfasst die Reflexionsschicht eines oder mehrere der nachfolgenden Materialien oder besteht aus einem oder mehreren dieser Materialien: Ag, Al, Al:Cu, Rh, Pd, Pt, TCO-Schicht wie ITO. Eine Dicke der Reflexionsschicht beträgt bevorzugt mindestens 10 nm oder 20 nm oder 30 nm und/oder höchstens 100 nm oder 200 nm oder 500 nm.In accordance with at least one embodiment, the contact layer comprises a reflection layer. The reflection layer preferably follows directly after the semiconductor contact layer and is preferably formed by exactly one layer. In particular, the contact layer consists of the reflection layer together with the semiconductor contact layer. Furthermore, the reflection layer and the semiconductor contact layer are preferably arranged congruently one above the other. Preferably, the reflective layer comprises or consists of one or more of the following materials: Ag, Al, Al: Cu, Rh, Pd, Pt, TCO layer such as ITO. A thickness of the reflection layer is preferably at least 10 nm or 20 nm or 30 nm and / or at most 100 nm or 200 nm or 500 nm.

Gemäß zumindest einer Ausführungsform enthält die Kontaktschicht eine Barriereschicht. Die Barriereschicht ist bevorzugt unmittelbar auf der Reflexionsschicht angebracht, an einer der Halbleiterschichtenfolge abgewandten Seite. Die optionale Barriereschicht ist bevorzugt eine Metallschicht. Insbesondere umfasst die Barriereschicht eines oder mehrere der nachfolgenden Materialien oder besteht aus einem oder mehreren dieser Materialien: Ti, Pt, Au, Ni, Rh, Ru. Die Dicke der Barriereschicht liegt bevorzugt bei mindestens 1 nm oder 4 nm oder 20 nm und/oder bei höchstens 200 nm oder 100 nm. Die Barriereschicht ist bevorzugt aus zwei Teilschichten zusammengesetzt, etwa aus einer Ti-Teilschicht und einer Pt-Teilschicht, kann aber auch mehr als zwei Teilschichten aufweisen.In accordance with at least one embodiment, the contact layer contains a barrier layer. The barrier layer is preferably mounted directly on the reflection layer, on a side facing away from the semiconductor layer sequence. The optional barrier layer is preferably a metal layer. In particular, the barrier layer comprises or consists of one or more of the following materials: Ti, Pt, Au, Ni, Rh, Ru. The thickness of the barrier layer is preferably at least 1 nm or 4 nm or 20 nm and / or at most 200 nm or 100 nm. The barrier layer is preferably composed of two partial layers, such as a Ti partial layer and a Pt partial layer, but can also have more than two partial layers.

Gemäß zumindest einer Ausführungsform erstreckt sich die Kontaktschicht ausgehend von einer Grundfläche des Kontaktgrabens über Seitenflächen des Kontaktgrabens hinweg bis zum zweiten Halbleiterbereich. Das heißt, die Seitenflächen des Kontaktgrabens sind teilweise oder vollständig direkt von der Kontaktschicht bedeckt. Die Kontaktschicht steht insbesondere in direktem Kontakt zur aktiven Schicht und/oder zum zweiten Halbleiterbereich. In accordance with at least one embodiment, the contact layer extends from a base surface of the contact trench over side surfaces of the contact trench to the second semiconductor region. That is, the side surfaces of the contact trench are partially or completely directly covered by the contact layer. The contact layer is in particular in direct contact with the active layer and / or the second semiconductor region.

Hierbei handelt es sich bei der Kontaktschicht bevorzugt um eine metallische, insbesondere um eine reflektierende Schicht. Ferner befindet sich die Kontaktschicht bevorzugt direkt auf der Grundfläche des Kontaktgrabens, wobei die Grundfläche insbesondere nur zum Teil von der Kontaktschicht bedeckt ist.In this case, the contact layer is preferably a metallic, in particular a reflective layer. Furthermore, the contact layer is preferably located directly on the base surface of the contact trench, wherein the base surface is in particular only partially covered by the contact layer.

Gemäß zumindest einer Ausführungsform ist die Kontaktschicht zumindest entlang des Stromstegs auf den Kontaktgraben beschränkt. Das heißt, entlang des Stromstegs befindet sich die Kontaktschicht nur innerhalb des Kontaktgrabens.In accordance with at least one embodiment, the contact layer is restricted to the contact trench at least along the current web. That is, along the current ridge, the contact layer is located only within the contact trench.

Gemäß zumindest einer Ausführungsform weist der Stromsteg entlang der Längsrichtung mehrere Kontaktfelder und mehrere Isolatorfelder auf, die abwechselnd aufeinanderfolgend angeordnet sind. In den Isolatorfeldern erfolgt keine Stromeinprägung aus dem Stromsteg heraus in die Halbleiterschichtenfolge. Demgegenüber sind die Kontaktfelder dazu eingerichtet, die Halbleiterschichtenfolge, also den ersten Halbleiterbereich, mit Strom zu versorgen. Es erfolgt also nicht entlang der gesamten Länge des Stromstegs eine Stromeinprägung in den zweiten Halbleiterbereich.In accordance with at least one embodiment, the current web has a plurality of contact fields along the longitudinal direction and a plurality of insulator fields, which are arranged alternately successively. In the insulator fields no current injection takes place from the current ridge out into the semiconductor layer sequence. In contrast, the contact fields are set up to supply the semiconductor layer sequence, that is to say the first semiconductor region, with current. It is therefore not along the entire length of the current ridge a current injection in the second semiconductor region.

Gemäß zumindest einer Ausführungsform ist die Kontaktschicht direkt an dem Stromsteg angebracht. Das heißt, ein Stromfluss erfolgt über den Stromsteg hin zu der Kontaktschicht und von dieser aus in den ersten Halbleiterbereich. Die Kontaktschicht ist bevorzugt auf das jeweilige Kontaktfeld begrenzt, eine Verbindung zwischen benachbarten Kontaktfeldern erfolgt somit nicht durch ein Material der Kontaktschicht selbst, sondern elektrisch unmittelbar bevorzugt ausschließlich über den Stromsteg. Elektrisch unmittelbar bezieht sich bevorzugt auf eine ohmsch leitende Verbindung, sodass vorliegend eine elektrisch leitende Verbindung über die Halbleiterschichtenfolge nicht als direkte elektrische Verbindung anzusehen ist.In accordance with at least one embodiment, the contact layer is attached directly to the current ridge. This means that a current flow takes place via the current web to the contact layer and from there into the first semiconductor region. The contact layer is preferably limited to the respective contact field, a connection between adjacent contact fields thus does not take place through a material of the contact layer itself, but electrically directly preferred exclusively via the current bridge. Electrical directly preferably refers to an ohmic conductive connection, so that in the present case an electrically conductive connection via the semiconductor layer sequence is not to be regarded as a direct electrical connection.

Gemäß zumindest einer Ausführungsform sind die Isolatorfelder frei von der Kontaktschicht. Insbesondere ist die Kontaktschicht auf die Kontaktfelder begrenzt. In den Isolatorfeldern befindet sich die Spiegelschicht zwischen dem Stromsteg und dem ersten Halbleiterbereich. Mit anderen Worten erfolgt in den Isolatorfeldern eine elektrische Isolierung des Stromstegs von dem ersten Halbleiterbereich durch die Spiegelschicht.In accordance with at least one embodiment, the insulator fields are free of the contact layer. In particular, the contact layer is limited to the contact fields. In the insulator fields is the mirror layer between the current ridge and the first semiconductor region. In other words, in the insulator fields, an electrical insulation of the current ridge from the first semiconductor region through the mirror layer takes place.

Gemäß zumindest einer Ausführungsform liegt ein Anteil der Kontaktfelder an dem Stromsteg entlang der Längsrichtung bei mindestens 20 % oder 25 % oder 30 % oder 40 %. Alternativ oder zusätzlich liegt dieser Anteil bei höchstens 70 % oder 60 % oder 55 % oder 45 % oder 35 %. Insbesondere ist dieser Anteil der Kontaktfelder kleiner als der entsprechende Anteil der Isolatorfelder.In accordance with at least one embodiment, a proportion of the contact fields on the current web along the longitudinal direction is at least 20% or 25% or 30% or 40%. Alternatively or additionally, this proportion is at most 70% or 60% or 55% or 45% or 35%. In particular, this proportion of the contact fields is smaller than the corresponding proportion of the insulator fields.

Gemäß zumindest einer Ausführungsform weist der Stromsteg über die Kontaktfelder und die Isolatorfelder hinweg entlang der Längsrichtung eine gleich bleibende Breite auf. Das heißt, der Stromsteg kann sich insbesondere als gerade Linie ohne Breitenvariation entlang des Kontaktgrabens erstrecken. Gleichermaßen kann der Kontaktgraben für den Stromsteg eine gleich bleibende, konstante Breite und/oder Querschnittsform aufweisen. Auch der Kontaktgraben verläuft bevorzugt entlang einer geraden Linie.In accordance with at least one embodiment, the current ridge has a constant width across the contact fields and the insulator fields along the longitudinal direction. That is, the current ridge may extend in particular as a straight line without width variation along the contact trench. Likewise, the contact trench for the current ridge may have a constant, constant width and / or cross-sectional shape. Also the Contact trench preferably runs along a straight line.

Alternativ ist es möglich, dass der Stromsteg und/oder der Kontaktgraben eine variierende Breite aufweisen. Die Breite nimmt dann zum Beispiel in Richtung weg von dem Bondbereich stetig oder stufenförmig ab oder es variiert die Breite periodisch, beispielsweise sinusförmig.Alternatively, it is possible that the current ridge and / or the contact trench have a varying width. The width then decreases steadily or stepwise, for example, in the direction away from the bonding region or the width varies periodically, for example sinusoidally.

Gemäß zumindest einer Ausführungsform sind der Kontaktgraben in den Isolatorfeldern, der Isoliergraben und der Stromverteilungsgraben gleich tief. Dies wird dadurch erreicht, dass der Isoliergraben, der Stromverteilungsgraben und die Abschnitte des Kontaktgrabens in den Isolatorfeldern im gleichen Verfahrensschritt erzeugt werden.In accordance with at least one embodiment, the contact trench in the insulator fields, the isolation trench, and the power distribution trench are equally deep. This is accomplished by creating the isolation trench, the power distribution trench and the portions of the contact trench in the insulator fields in the same process step.

Gemäß zumindest einer Ausführungsform weist der Kontaktgraben in den Kontaktfeldern eine andere Tiefe auf als in den Isolatorfeldern und/oder eine andere Tiefe als der Isoliergraben und der Stromverteilungsgraben. Dabei ist der Kontaktgraben in den Kontaktfeldern bevorzugt weniger tief als in den Isolatorfeldern. Alternativ kann der Kontaktgraben in den Kontaktfeldern auch tiefer sein als in den Isolatorfeldern oder auch gleich tief.In accordance with at least one embodiment, the contact trench has a different depth in the contact fields than in the insulator fields and / or a different depth than the isolation trench and the current distribution trench. In this case, the contact trench in the contact fields is preferably less deep than in the insulator fields. Alternatively, the contact trench in the contact fields can also be deeper than in the insulator fields or equally deep.

Gemäß zumindest einer Ausführungsform ist der Isoliergraben schmaler als der Kontaktgraben, in Draufsicht gesehen. Alternativ oder zusätzlich ist der Isoliergraben schmaler als der Stromverteilungsgraben, ebenso in Draufsicht gesehen.In accordance with at least one embodiment, the isolation trench is narrower than the contact trench, seen in plan view. Alternatively or additionally, the isolation trench is narrower than the power distribution trench, as seen in plan view.

Gemäß zumindest einer Ausführungsform befindet sich der Isoliergraben, der den geschlossenen Rahmen um den Kontaktgraben herum bildet, nahe an dem Kontaktgraben und/oder vergleichsweise weit von dem Stromverteilungsgraben entfernt. Insbesondere liegt ein mittlerer und/oder ein maximaler Abstand zwischen dem Isoliergraben und dem Kontaktgraben bei höchstens 50 µm oder 30 µm oder 20 µm oder 10 µm. Alternativ oder zusätzlich liegt ein mittlerer und/oder ein minimaler Abstand zwischen dem Isoliergraben und dem Kontaktgraben bei mindestens 0,5 µm oder 1 µm oder 4 µm. Hinsichtlich des mittleren und/oder minimalen Abstands zwischen dem Isoliergraben und dem Stromverteilungsgraben gilt alternativ oder zusätzlich, dass dieser Abstand mindestens 30 µm oder 50 µm oder 75 µm oder 100 µm beträgt.In accordance with at least one embodiment, the isolation trench forming the closed frame around the contact trench is located near the contact trench and / or relatively far from the current distribution trench. In particular, a mean and / or a maximum distance between the isolation trench and the contact trench is at most 50 μm or 30 μm or 20 μm or 10 μm. Alternatively or additionally, a mean and / or a minimum distance between the isolation trench and the contact trench is at least 0.5 μm or 1 μm or 4 μm. With regard to the average and / or minimum distance between the isolation trench and the current distribution trench, alternatively or additionally, this distance is at least 30 μm or 50 μm or 75 μm or 100 μm.

Gemäß zumindest einer Ausführungsform ist die Stromschiene in Draufsicht gesehen U-förmig gestaltet. Das heißt, durch die Stromschiene ist in Draufsicht gesehen bevorzugt ein Bogen mit einer Winkelüberdeckung von 180° gebildet, wobei die Stromschiene in einem Mittelteil stärker gebogen ist als an Endbereichen, wobei die Stromschiene in den Endbereichen gerade auslaufen kann. Alternativ kann die Stromschiene auch andere Formen aufweisen und zum Beispiel L-förmig, Π-förmig sowie m-förmig oder gabelförmig mit zwei oder mehr als zwei Fingern gestaltet sein.In accordance with at least one embodiment, the busbar is designed U-shaped in plan view. That is, through the busbar is seen in plan view preferably formed an arc with an angular coverage of 180 °, the busbar is bent more in a central portion than at end portions, the busbar in the end regions can just run out. Alternatively, the busbar may also have other shapes and be designed, for example, L-shaped, Π-shaped and m-shaped or fork-shaped with two or more than two fingers.

Gemäß zumindest einer Ausführungsform befindet sich der Stromsteg zwischen den Schenkeln des U's der Stromschiene. Insbesondere kann der Stromsteg vollständig innerhalb des U's der Stromschiene liegen. Weist die Stromschiene andere Formen auf, so kann sich der Stromsteg ebenso innerhalb der Stromschiene befinden. Außerdem ist es alternativ möglich, dass die Stromschiene und der Stromsteg jeweils L-förmig gestaltet sind und nebeneinander liegen oder dass die Stromschiene und der Stromsteg in Draufsicht gesehen gabelförmig oder m-förmig mit ineinander greifenden Fingern oder Zinken geformt sind.According to at least one embodiment, the power ridge is located between the legs of the U's of the busbar. In particular, the power ridge can be completely within the U's of the busbar. If the busbar has other shapes, the busbar may also be inside the busbar. In addition, it is alternatively possible that the busbar and the power ridge are each designed L-shaped and are adjacent to each other or that the busbar and the power ridge are seen in plan view forked or m-shaped with interlocking fingers or tines.

Gemäß zumindest einer Ausführungsform ist der Halbleiterchip insbesondere hinsichtlich der elektrischen Kontaktierung in Draufsicht gesehen symmetrisch zu einer Längsachse, entlang derer der Stromsteg verläuft, gestaltet. Bei der Längsachse handelt es sich insbesondere um diejenige Symmetrieachse oder Achse des Halbleiterchips, die am längsten ist. Es ist möglich, dass es sich bei der Längsachse in Draufsicht gesehen um die einzige Symmetrieachse des Halbleiterchips handelt.In accordance with at least one embodiment, the semiconductor chip, in particular with regard to the electrical contacting in plan view, is designed symmetrically with respect to a longitudinal axis along which the current web runs. The longitudinal axis is, in particular, that axis of symmetry or axis of the semiconductor chip which is the longest. It is possible that the longitudinal axis in plan view is the only axis of symmetry of the semiconductor chip.

Gemäß zumindest einer Ausführungsform überragt der Stromsteg den Kontaktgraben stellenweise oder insgesamt seitlich. Dies gilt in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs. Bevorzugt gilt dies entlang der Längsrichtung durchgehend in allen Kontaktfeldern.In accordance with at least one embodiment, the power ridge projects beyond the contact trench in places or as a whole laterally. This is true in plan view and in the direction perpendicular to the longitudinal direction of the current ridge. This preferably applies continuously along the longitudinal direction in all contact fields.

Gemäß zumindest einer Ausführungsform liegt der Stromsteg stellenweise oder in Gänze vollständig in dem Kontaktgraben, in Draufsicht gesehen. In Richtung weg von dem Substrat überragt der Stromsteg bevorzugt den Kontaktgraben, kann alternativ aber auch in Richtung weg von dem Substrat vollständig in dem Kontaktgraben liegen.In accordance with at least one embodiment, the current ridge lies partially or completely in the contact trench, seen in plan view. In the direction away from the substrate, the current ridge preferably projects beyond the contact trench, but may alternatively lie completely in the contact trench in the direction away from the substrate.

Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip eine Passivierungsschicht. Die Passivierungsschicht kann aus einer einzigen Schicht oder aus mehreren Teilschichten gebildet sein. Bevorzugt ist die Spiegelschicht teilweise von der Passivierungsschicht überdeckt. In der Passivierungsschicht sind bevorzugt Ausnehmungen für den Stromsteg und die Stromschiene vorhanden.In accordance with at least one embodiment, the semiconductor chip comprises a passivation layer. The passivation layer can be formed from a single layer or from several partial layers. Preferably, the mirror layer is partially covered by the passivation layer. In the passivation layer recesses for the power bar and the busbar are preferably present.

Gemäß zumindest einer Ausführungsform ist der Isoliergraben teilweise oder, bevorzugt, vollständig von der Passivierungsschicht überdeckt. Weiterhin sind bevorzugt der Kontaktgraben und der Stromverteilungsgraben vollständig von der Passivierungsschicht zusammen mit dem Stromsteg und zusammen mit der Stromschiene überdeckt. Dabei ist die Stromschiene bevorzugt auf den Stromverteilungsgraben beschränkt, in Draufsicht gesehen.In accordance with at least one embodiment, the isolation trench is partially or, preferably, completely covered by the passivation layer. Furthermore, the contact trench and the power distribution trench are preferably completely of the passivation layer together with the power ridge and covered together with the busbar. In this case, the busbar is preferably limited to the power distribution trench, seen in plan view.

Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben. Mit dem Verfahren wird bevorzugt ein optoelektronischer Halbleiterchip hergestellt, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen angegeben. Merkmale des Verfahrens sind daher auch für den optoelektronischen Halbleiterchip offenbart und umgekehrt.In addition, a method for producing an optoelectronic semiconductor chip is specified. The method preferably produces an optoelectronic semiconductor chip, as specified in connection with one or more of the abovementioned embodiments. Features of the method are therefore also disclosed for the optoelectronic semiconductor chip and vice versa.

In mindestens einer Ausführungsform ist das Verfahren zur Herstellung eines optoelektronischen Halbleiterchips eingerichtet und umfasst die folgenden Schritte, besonders bevorzugt in der angegebenen Reihenfolge:

  1. A) Bereitstellen eines lichtdurchlässigen Substrats und Wachsen einer Halbleiterschichtenfolge auf dem Substrat, wobei die Halbleiterschichtenfolge eine aktive Schicht zur Strahlungserzeugung zwischen einem ersten und einem zweiten Halbleiterbereich aufweist,
  2. B) Erzeugen einer ersten Maskenschicht auf der Halbleiterschichtenfolge und Ätzen eines Isoliergrabens sowie eines Stromverteilungsgrabens,
  3. C) Aufbringen einer elektrisch isolierenden Spiegelschicht zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung in dem Isoliergraben sowie in dem Stromverteilungsgraben,
  4. D) Entfernen der ersten Maskenschicht und ganzflächiges Aufbringen einer Stromaufweitungsschicht für den zweiten Halbleiterbereich,
  5. E) Erzeugen einer zweiten Maskenschicht und Ätzen eines Kontaktgrabens, der sich wie der Isoliergraben und der Stromverteilungsgraben von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich erstreckt, sodass der Kontaktgraben vollständig von dem Isoliergraben umrandet ist und der Stromverteilungsgraben nur außerhalb des Isoliergrabens liegt,
  6. F) Entfernen der Stromaufweitungsschicht aus einem Gebiet direkt an dem Kontaktgraben,
  7. G) Entfernen der zweiten Maskenschicht sowie Erzeugen einer Passivierungsschicht, und
  8. H) Erzeugen einer dritten Maskenschicht und stellenweises Entfernen der Passivierungsschicht sowie Aufbringen eines metallischen Stromstegs in dem Kontaktgraben zu einer Stromführung entlang des Kontaktgrabens und zu einer Bestromung des ersten Halbleiterbereichs und gleichzeitig Aufbringen einer metallischen Stromschiene in dem Stromverteilungsgraben zu einer Stromführung entlang des Stromverteilungsgrabens und zu einer Bestromung des zweiten Halbleiterbereichs.
In at least one embodiment, the method for producing an optoelectronic semiconductor chip is set up and comprises the following steps, particularly preferably in the order given:
  1. A) providing a translucent substrate and growing a semiconductor layer sequence on the substrate, wherein the semiconductor layer sequence has an active layer for generating radiation between a first and a second semiconductor region,
  2. B) generating a first mask layer on the semiconductor layer sequence and etching an isolation trench and a current distribution trench,
  3. C) applying an electrically insulating mirror layer for reflecting radiation generated in operation in the active layer in the isolation trench and in the power distribution trench,
  4. D) removing the first mask layer and applying a current spreading layer over the whole area for the second semiconductor region,
  5. E) generating a second mask layer and etching a contact trench which, like the isolation trench and the current distribution trench, extends from the side of the second semiconductor region facing away from the substrate through the active layer into the first semiconductor region such that the contact trench is completely surrounded by the isolation trench and the power distribution trench is just outside the isolation trench,
  6. F) removing the current spreading layer from an area directly at the contact trench,
  7. G) removing the second mask layer and producing a passivation layer, and
  8. H) generating a third mask layer and locally removing the passivation layer and applying a metallic current ridge in the contact trench to a current guide along the contact trench and energizing the first semiconductor region and simultaneously applying a metallic bus bar in the power distribution trench to a current guide along the current distribution trench and to a Energizing the second semiconductor region.

Mit dem hier beschriebenen Verfahren ist es möglich, mit lediglich drei Fotoebenen eine hohe Reflektivität an beiden elektrischen Kontaktflächen für den ersten sowie für den zweiten Halbleiterbereich zu erzielen. Damit ergibt sich eine hohe Lichtauskoppeleffizienz bei gleichzeitig vergleichsweise geringen Herstellungskosten.With the method described here, it is possible to achieve a high reflectivity at both electrical contact surfaces for the first and for the second semiconductor region with only three photo planes. This results in a high Lichtauskoppeleffizienz at the same time comparatively low production costs.

Gemäß zumindest einer Ausführungsform umfasst das Verfahren zwischen den Schritten F) und G) einen Schritt F1). In diesem Schritt wird die elektrische Kontaktschicht in dem Kontaktgraben direkt auf den ersten Halbleiterbereich aufgebracht.In accordance with at least one embodiment, the method between steps F) and G) comprises a step F1). In this step, the electrical contact layer in the contact trench is applied directly to the first semiconductor region.

Gemäß zumindest einer Ausführungsform des Verfahrens wird die Stromaufweitungsschicht im Schritt F) geätzt, bevorzugt nasschemisch geätzt. Dabei werden der zweite Halbleiterbereich und bevorzugt auch die Spiegelschicht teilweise von der Stromaufweitungsschicht befreit. Hierbei wird die zweite Maskenschicht unterätzt, sodass sich ein Ätzbereich der Stromaufweitungsschicht bis unterhalb der zweiten Maskenschicht erstreckt. Ein Überstand der Spiegelschicht über die Stromaufweitungsschicht, in Richtung hin zum Kontaktgraben, liegt nach dem Ätzen bevorzugt bei mindestens 0,3 µm oder 0,7 µm und/oder bei höchstens 10 µm oder 5 µm.According to at least one embodiment of the method, the current spreading layer is etched in step F), preferably etched wet-chemically. In this case, the second semiconductor region and preferably also the mirror layer are partially freed from the current spreading layer. In this case, the second mask layer is undercut so that an etching region of the current spreading layer extends below the second mask layer. A supernatant of the mirror layer via the current spreading layer, in the direction of the contact trench, after etching is preferably at least 0.3 μm or 0.7 μm and / or at most 10 μm or 5 μm.

Nachfolgend werden ein hier beschriebener optoelektronischer Halbleiterchip und ein hier beschriebenes Verfahren unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.Hereinafter, an optoelectronic semiconductor chip described herein and a method described herein with reference to the drawings using exemplary embodiments will be explained in more detail. The same reference numerals indicate the same elements in the individual figures. However, there are no scale relationships shown, but individual elements can be shown exaggerated for better understanding.

Es zeigen:

  • 1 eine schematische Draufsicht auf ein Ausführungsbeispiel eines hier beschriebenen optoelektronischen Halbleiterchips,
  • 2 bis 10 schematische Schnittdarstellungen von Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips, und
  • 11 schematische Schnittdarstellungen von Verfahrensschritten eines hier beschriebenen Herstellungsverfahrens für einen hier beschriebenen optoelektronischen Halbleiterchip.
Show it:
  • 1 FIG. 2 is a schematic plan view of an exemplary embodiment of an optoelectronic semiconductor chip described here, FIG.
  • 2 to 10 schematic sectional views of embodiments of optoelectronic semiconductor chips described herein, and
  • 11 schematic sectional views of process steps of a manufacturing method described here for an optoelectronic semiconductor chip described here.

In 1 ist ein Ausführungsbeispiel eines optoelektronischen Halbleiterchips 1 gezeigt. In 1 sind vier Bereiche A, B, C, D, E markiert. In den 2 bis 6 sind Schnittdarstellungen zu diesen Bereichen A, B, C, D, E dargestellt. Der Halbleiterchip 1, insbesondere ein Leuchtdiodenchip, umfasst eine Halbleiterschichtenfolge 2 auf einem lichtdurchlässigen Substrat 3. Die Halbleiterschichtenfolge 2 basiert bevorzugt auf AlInGaN. Bei dem Substrat 3 handelt es sich bevorzugt um ein Saphir-Aufwachssubstrat. Der Halbleiterchip 1 erzeugt im Betrieb bevorzugt blaues Licht.In 1 is an embodiment of an optoelectronic semiconductor chip 1 shown. In 1 four areas A, B, C, D, E are marked. In the 2 to 6 are sectional views of these areas A, B, C, D, E shown. The semiconductor chip 1 , in particular a light-emitting diode chip, comprises a semiconductor layer sequence 2 on a translucent substrate 3 , The semiconductor layer sequence 2 is preferably based on AlInGaN. At the substrate 3 it is preferably a sapphire growth substrate. The semiconductor chip 1 preferably produces blue light during operation.

Zu einer Bestromung des Halbleiterchips 1 ist ein Stromsteg 6 mit einem Bondbereich 66 vorhanden sowie eine Stromschiene 8 mit einem Bondbereich 88. Der Stromsteg 6 befindet sich in einem Kontaktgraben 41, in Draufsicht gesehen. Entlang einer Längsrichtung weist der Stromsteg 6 abwechselnd direkt aufeinanderfolgende Kontaktfelder 61 und Isolatorfelder 62 auf. Eine Stromeinprägung in die Halbleiterschichtenfolge 2 erfolgt über den Stromsteg 6 lediglich in den Kontaktfeldern 61. In Draufsicht gesehen ist die Stromschiene 8 U-förmig gestaltet und der Stromsteg 6 mit dem Bondbereich 66 befindet sich vollständig innerhalb dieses U's.For energization of the semiconductor chip 1 is a power outlet 6 with a bond area 66 available as well as a busbar 8th with a bond area 88 , The power dock 6 is in a contact ditch 41 , seen in top view. Along a longitudinal direction, the power ridge 6 alternately directly consecutive contact fields 61 and insulator fields 62 on. A current injection into the semiconductor layer sequence 2 via the power bridge 6 only in the contact fields 61. Seen in plan view, the busbar 8th U-shaped and the power bridge 6 with the bond area 66 is completely within this U's.

In 2 ist ein Schnitt aus dem Bereich A der 1 gezeigt. Somit ist in 2 ein Randbereich des optoelektronischen Halbleiterchips 1 illustriert.In 2 is a section from area A of 1 shown. Thus, in 2 an edge region of the optoelectronic semiconductor chip 1 illustrated.

Die Halbleiterschichtenfolge 2 umfasst eine aktive Schicht 22, beispielsweise eine Multiquantentopfstruktur, die sich zwischen einem ersten Halbleiterbereich 21 und einem zweiten Halbleiterbereich 23 befindet. Bei dem ersten Halbleiterbereich 21 handelt es sich bevorzugt um eine n-Seite und bei dem zweiten Halbleiterbereich 23 um eine p-Seite der Halbleiterschichtenfolge 2.The semiconductor layer sequence 2 comprises an active layer 22, for example a multi-quantum well structure, extending between a first semiconductor region 21 and a second semiconductor region 23 located. In the first semiconductor region 21 it is preferably an n-side and the second semiconductor region 23 around a p-side of the semiconductor layer sequence 2 ,

Am Rand des Halbleiterchips 1 ist ein Randgraben 44 gebildet. In dem Randgraben 44 sind der zweite Halbleiterbereich 23 sowie die aktive Schicht 22 entfernt, der erste Halbleiterbereich 21 ist lediglich teilweise vorhanden. Das Substrat 3 ist in dem Randgraben 44 nicht freigelegt. Ferner befindet sich an dem Rand eine elektrisch isolierende Spiegelschicht 5, die eine Flanke der Halbleiterschichtenfolge 2, an der der zweite Halbleiterbereich 23 sowie die aktive Schicht 22 frei liegen, vollständig.At the edge of the semiconductor chip 1 is a marginal ditch 44 educated. In the ditch 44 are the second semiconductor region 23 as well as the active layer 22 removed, the first semiconductor region 21 is only partially available. The substrate 3 is in the ditch 44 not exposed. Further, located at the edge of an electrically insulating mirror layer 5 , which is an edge of the semiconductor layer sequence 2 at which the second semiconductor region 23 as well as the active layer 22 be free, completely.

Eine Stromaufweitungsschicht 83 etwa aus ITO, Dicke zum Beispiel ungefähr 80 nm, sowie eine Passivierungsschicht 9 erstrecken sich vollständig über den Randbereich hinweg. Da in dem Randbereich die Spiegelschicht 5 zwischen dem ersten Halbleiterbereich 21 und der Stromaufweitungsschicht 83 liegt, erfolgt im Randbereich kein Stromfluss. Im Randbereich folgen das Substrat 3, der erste Halbleiterbereich 21, die Spiegelschicht 5, die Stromaufweitungsschicht 83 sowie die Passivierungsschicht 9 entlang einer Wachstumsrichtung G der Halbleiterschichtenfolge 2 jeweils unmittelbar aufeinander. A current spreading layer 83 made of ITO, for example, about 80 nm in thickness, and a passivation layer 9 extend completely over the edge area. Because in the border area the mirror layer 5 between the first semiconductor region 21 and the current spreading layer 83 If there is no current flow in the edge area. In the edge area follow the substrate 3 , the first semiconductor field 21 , the mirror layer 5 , the current spreading layer 83 as well as the passivation layer 9 along a growth direction G the semiconductor layer sequence 2 each directly to each other.

Die Passivierungsschicht 9 ist, wie bevorzugt auch in allen anderen Ausführungsbeispielen, aus einem elektrisch isolierenden Material gebildet und ist dicht für Feuchtigkeit und/oder Sauerstoff. Insbesondere ist die Passivierungsschicht 9 eine Kombination aus einer inneren Schicht aus Aluminiumoxid, etwa über Atomlagenabscheidung erzeugt, und einer äußeren, sich weiter vom Substrat 3 entfernt befindlichen Schicht aus Siliziumdioxid, etwa über chemische Gasphasenabscheidung hergestellt.The passivation layer 9 is, as preferred in all other embodiments, formed of an electrically insulating material and is sealed for moisture and / or oxygen. In particular, the passivation layer 9 a combination of an inner layer of alumina, such as created via atomic layer deposition, and an outer, farther from the substrate 3 removed layer of silicon dioxide, such as produced by chemical vapor deposition.

In 3 ist der Bereich B aus 1 näher gezeigt. In 3 ist der Bondbereich 88 für den zweiten Halbleiterbereich 23 illustriert. Ein dementsprechender Aufbau mit lediglich reduzierter Breite kann auch entlang der U-förmigen Arme Stromschiene 8 vorliegen.In 3 is the area B off 1 shown closer. In 3 is the bond area 88 for the second semiconductor region 23 illustrated. A corresponding structure with only reduced width can also along the U-shaped arms busbar 8th available.

In dem Bondbereich 88 sowie bevorzugt auch entlang der U-förmigen Arme der Stromschiene 8 ist ein Stromverteilungsgraben 43 gebildet. Der Stromverteilungsgraben 43 weist bevorzugt die gleiche Tiefe auf wie der Randgraben 44 aus 2. In dem Stromverteilungsgraben 43 befindet sich die elektrisch isolierende Spiegelschicht 5, die eine Grundfläche sowie Seitenflächen des Stromverteilungsgrabens 43 vollständig bedeckt. Die Stromaufweitungsschicht 83 erstreckt sich vollständig über den Stromverteilungsgraben 43 hinweg. Über die Stromaufweitungsschicht 83 erfolgt eine laterale Stromaufweitung und Stromversorgung des zweiten Halbleiterbereichs 23.In the bond area 88 and preferably also along the U-shaped arms of the busbar 8th is a power distribution trench 43 educated. The power distribution trench 43 preferably has the same depth as the edge trench 44 out 2 , In the power distribution trench 43 is the electrically insulating mirror layer 5 which has a footprint as well as side surfaces of the power distribution trench 43 completely covered. The current spreading layer 83 extends completely over the power distribution trench 43 time. Over the current spreading layer 83 there is a lateral current widening and power supply of the second semiconductor region 23 ,

Die Stromaufweitungsschicht 83 ist vollständig von dem Bondbereich 88 oder der Stromschiene 8 zusammen mit der Passivierungsschicht 9 bedeckt. Die Passivierungsschicht 9 sowie die Stromschiene 8 oder der Bondbereich 88 schließen bündig miteinander ab. Die Stromschiene 8 sowie der Bondbereich 88 können die Halbleiterschichtenfolge 2 in Richtung weg von dem Substrat 3 entlang der Wachstumsrichtung G überragen. Die Stromaufweitungsschicht 83 sowie die Passivierungsschicht 9 überformen Kanten des Stromverteilungsgrabens 43 mit der Spiegelschicht 5 formtreu, wie dies bevorzugt auch in allen anderen Ausführungsbeispielen der Fall ist.The current spreading layer 83 is completely off the bond area 88 or the busbar 8th together with the passivation layer 9 covered. The passivation layer 9 as well as the busbar 8th or the bond area 88 close flush with each other. The busbar 8th as well as the bond area 88 can the semiconductor layer sequence 2 towards the substrate 3 project beyond the growth direction G. The current spreading layer 83 as well as the passivation layer 9 overshoot edges of the power distribution trench 43 with the mirror layer 5 true to form, as is preferred in all other embodiments of the case.

In 4 ist der Bereich C des Stromstegs 6 gezeigt. Somit stellt 4 eine Schnittdarstellung durch den Stromsteg 6 in dem Kontaktfeld 61 dar.In 4 is the area C of the power bridge 6 shown. Thus presents 4 a sectional view through the power bridge 6 in the contact field 61 represents.

Der Stromsteg 6 befindet sich in einem Kontaktgraben 41. Der Kontaktgraben 41 reicht durch die aktive Schicht 22 hindurch in den ersten Halbleiterbereich 21. Optional befindet sich zwischen dem ersten Halbleiterbereich 21 und dem Stromsteg 6 eine Kontaktschicht 7. Die Kontaktschicht 7 bedeckt eine Grundfläche sowie Seitenflächen des Kontaktgrabens 41 vollständig. Somit sind an dem Kontaktgraben 41 die beiden Halbleiterbereiche 21, 23 über die bevorzugt metallische, reflektierende Kontaktschicht 7 kurzgeschlossen.The power dock 6 is in a contact ditch 41 , The contact trench 41 passes through the active layer 22 through into the first semiconductor region 21 , Optionally located between the first semiconductor region 21 and the power dock 6 a contact layer 7 , The contact layer 7 covers a base as well as side surfaces of the contact trench 41 Completely. Thus, at the contact trench 41 the two semiconductor regions 21 . 23 about the preferably metallic, reflective contact layer 7 shorted.

Um diesen Kurzschluss über die Kontaktschicht 7 lokal zu begrenzen, befindet sich der Kontaktgraben 41 innerhalb eines geschlossenen Rahmens, gebildet durch den Isoliergraben 42. Der Isoliergraben 42 grenzt gemäß 4 nicht direkt an den Kontaktgraben 41, sodass zwischen dem Isoliergraben 42 und dem Kontaktgraben 41 die Halbleiterschichtenfolge 2 noch vollständig erhalten ist. Der Isoliergraben 42 kann tiefer in den ersten Halbleiterbereich 21 hineinreichen, in Richtung hin zu dem Substrat 3.To this short circuit on the contact layer 7 Locally limit, is the contact trench 41 within a closed frame, formed by the isolation trench 42 , The isolation trench 42 borders according to 4 not directly to the contact trench 41 , so between the isolation trench 42 and the contact trench 41 the semiconductor layer sequence 2 is still completely preserved. The isolation trench 42 can go deeper into the first semiconductor area 21 extend, towards the substrate 3 ,

In dem Isoliergraben 42 befindet sich die Spiegelschicht 5. Auf der Spiegelschicht 5 ist, von außerhalb des durch den Isoliergraben 42 gebildeten Rahmens, die Stromaufweitungsschicht 83 vorhanden. Von außerhalb dieses Rahmens kommend bedeckt die Stromaufweitungsschicht 83 die Spiegelschicht 5 lediglich teilweise, sodass über die Stromaufweitungsschicht 83 kein elektrischer Kontakt von innerhalb des durch den Isoliergraben 42 gebildeten Rahmens nach außerhalb dieses Rahmens erfolgt. Die Stromaufweitungsschicht 83 erstreckt sich über die tiefste Stelle des Isoliergrabens 42 hinweg.In the isolation trench 42 there is the mirror layer 5 , On the mirror layer 5 is from outside through the isolation trench 42 formed frame, the current spreading layer 83 available. Coming from outside this frame covers the current spreading layer 83 the mirror layer 5 only partially, so over the current spreading layer 83 no electrical contact from within through the isolation trench 42 frame outside this framework. The current spreading layer 83 extends over the deepest part of the isolation trench 42 time.

Der Stromsteg 6 befindet sich direkt auf der Kontaktschicht 7 und weist eine geringere Breite auf als die Kontaktschicht 7. Zusammen mit der Passivierungsschicht 9 bedeckt der Stromsteg 6 den Bereich um den Kontaktgraben 41 sowie um die Isoliergräben 42 vollständig.The power dock 6 is located directly on the contact layer 7 and has a smaller width than the contact layer 7 , Together with the passivation layer 9 the power land 6 covers the area around the contact trench 41 as well as around the isolation trenches 42 Completely.

Optional ist es wie auch in allen anderen Ausführungsbeispielen möglich, dass die Kontaktschicht 7 aus einer Halbleiterkontaktschicht 7a, einer Reflexionsschicht 7b und einer Barriereschicht 7c zusammengesetzt ist. Die dünne Halbleiterkontaktschicht 7a ist beispielsweise aus Titan oder Chrom gebildet. Bei der Reflexionsschicht 7b handelt es sich etwa um eine vergleichsweise dicke Schicht aus Ag, Al oder Rh. Die Barriereschicht 7c enthält oder besteht insbesondere aus Titan oder Platin.Optionally, as in all other embodiments, it is possible that the contact layer 7 is composed of a semiconductor contact layer 7a, a reflection layer 7b and a barrier layer 7c. The semiconductor thin contact layer 7a is formed of titanium or chromium, for example. The reflection layer 7b is, for example, a comparatively thick layer of Ag, Al or Rh. The barrier layer 7c contains or consists in particular of titanium or platinum.

Der Stromsteg 6 ist beispielsweise aus Silber, Kupfer, Gold, Zinn und/oder Nickel gebildet. Bei der Spiegelschicht 5 handelt es sich bevorzugt um eine mehrschichtige Spiegelschicht, die als DBR (Distributed Bragg Reflector) ausgebildet ist. Die Spiegelschicht 5 weist bevorzugt eine vergleichsweise niedrige Anzahl von Schichten auf, insbesondere mindestens zwei oder drei oder vier Teilschichten. Alternativ oder zusätzlich beinhaltet die Spiegelschicht 5 höchstens 20 oder 12 oder sechs Teilschichten. Somit weist die Spiegelschicht 5 bevorzugt eine Abfolge aus dielektrischen Schichten mit einem niedrigen und einem hohen Brechungsindex auf. Niedriger Brechungsindex bedeutet insbesondere < 1,7, hoher Brechungsindex bedeutet insbesondere > 1,7, bezogen auf eine Wellenlänge maximaler Intensität der in der Halbleiterschichtenfolge 2 im Betrieb erzeugten Strahlung. Bezogen auf diese Wellenlänge liegt eine Dicke der einzelnen Schichten bevorzugt bei λ/4, wobei eine unterste dieser Schichten, am nächsten zum Substrat 3, eine Dicke von 3 λ/4 aufweisen kann.The power dock 6 is for example made of silver, copper, gold, tin and / or nickel. At the mirror layer 5 it is preferably a multilayer mirror layer, which is designed as DBR (Distributed Bragg Reflector). The mirror layer 5 preferably has a comparatively low number of layers, in particular at least two or three or four partial layers. Alternatively or additionally, the mirror layer includes 5 no more than 20 or 12 or six shifts. Thus, the mirror layer 5 prefers a sequence of low and high refractive index dielectric layers. Low refractive index means in particular <1.7, high refractive index means in particular> 1.7, based on a wavelength of maximum intensity in the semiconductor layer sequence 2 Radiation generated during operation. Based on this wavelength, a thickness of the individual layers is preferably λ / 4, with a lowest of these layers closest to the substrate 3 , may have a thickness of 3 λ / 4.

Es ist möglich, dass der Isoliergraben 42, anders als in 4 dargestellt, nicht nur zum Teil, sondern vollständig durch die Spiegelschicht 5 zusammen mit der Stromaufweitungsschicht 83 und/oder der Passivierungsschicht 9 aufgefüllt ist.It is possible that the isolation trench 42 , unlike in 4 represented, not only in part, but completely through the mirror layer 5 together with the current spreading layer 83 and / or the passivation layer 9 is filled.

In 5 ist die Schnittdarstellung des Bereichs D aus 1 zu sehen. Damit stellt 5 einen Schnitt entlang des Stromstegs im Bereich der Isolatorfelder 62 dar.In 5 is the sectional view of the area D off 1 to see. That puts 5 a section along the current ridge in the region of the insulator fields 62 represents.

In dem gezeigten Isolatorfeld 62 weist der Kontaktgraben 41 dieselbe Tiefe auf wie der Isoliergraben 42. Insbesondere sind der Kontaktgraben 41 im Isolatorfeld 62 sowie der Isoliergraben 42 im selben Verfahrensschritt hergestellt und gleichermaßen mit der Spiegelschicht 5 versehen. Somit ist, abweichend von 4, der Kontaktgraben 41 gemäß 5 gleich tief wie der Isoliergraben 42 und zudem mit der Spiegelschicht 5 gefüllt. Die Spiegelschicht 5 bedeckt wiederum eine Grundfläche und Seitenflächen des Kontaktgrabens 41 in dem Isolatorfeld 62 vollständig. Die dem Substrat 3 abgewandte Seite des zweiten Halbleiterbereichs 23 ist nur geringfügig von der Spiegelschicht 5 bedeckt, wie dies bevorzugt auch in allen anderen Ausführungsbeispielen der Fall ist.In the insulator field shown 62 points the contact trench 41 the same depth as the isolation trench 42 , In particular, the contact trench 41 in the insulator field 62 as well as the isolation trench 42 produced in the same process step and equally with the mirror layer 5 Mistake. Thus, different from 4 , the contact ditch 41 according to 5 as deep as the isolation trench 42 and also with the mirror layer 5 filled. The mirror layer 5 again covers a base and side surfaces of the contact trench 41 in the insulator field 62 Completely. The the substrate 3 opposite side of the second semiconductor region 23 is only slightly different from the mirror layer 5 covered, as is preferably the case in all other embodiments.

Optional befindet sich die Kontaktschicht 7 zwischen der Spiegelschicht 5 und dem Stromsteg 6. Die Kontaktschicht 7 kann aus dem Isolatorfeld 62 auch weggelassen werden. Die Kontaktschicht 7 ist in dem Isolatorfeld 62 vollständig von der Spiegelschicht 5 zusammen mit der Passivierungsschicht 9 und dem Stromsteg 6 eingeschlossen.Optionally, there is the contact layer 7 between the mirror layer 5 and the power dock 6 , The contact layer 7 can from the insulator field 62 also be omitted. The contact layer 7 is in the insulator field 62 completely from the mirror layer 5 together with the passivation layer 9 and the power dock 6 locked in.

In 6 ist der Bereich E um den Bondbereich 66 für den ersten Halbleiterbereich 21 gezeigt. Der Bondbereich 66 ist in Draufsicht gesehen kreisförmig. Unter dem Bondbereich 66 befindet sich optional die Kontaktschicht 7, die eine größere Breite aufweisen kann als der Bondbereich 66. Die Spiegelschicht 5 weist einen in Draufsicht gesehen kreisförmigen Ausschnitt auf, sodass die Spiegelschicht 5 im Querschnitt gesehen in drei Teile unterteilt erscheint. Der erste Halbleiterbereich 21 umschließt einen in Draufsicht kreisförmigen Bereich der Spiegelschicht 5.In 6 is the area E around the bond area 66 for the first semiconductor region 21 shown. The bond area 66 is circular in plan view. Under the bond area 66 is optionally the contact layer 7 that can have a greater width than the bond area 66 , The mirror layer 5 has a circular view seen in plan view, so that the mirror layer 5 seen in cross section divided into three parts appears. The first semiconductor area 21 encloses a region of the mirror layer which is circular in plan view 5 ,

In 7 ist ein weiteres Ausführungsbeispiel des Halbleiterchips 1 illustriert. Gezeigt ist der Bereich E aus 1 und somit der Bondbereich 66 für den ersten Halbleiterbereich 21. Im Unterschied zu 6 sind an dem ringförmigen Ausschnitt in der Spiegelschicht 5 unterhalb des Bondbereichs 66 im Querschnitt gesehen dreieckige Ausbuchtungen des ersten Halbleiterbereichs 31 in die Kontaktschicht 7 hinein zu erkennen. Diese dreieckförmigen Ausbuchtungen können sich über die Kontaktschicht 7 bis an eine dem Substrat 3 abgewandte Oberseite des Bondbereichs 66 fortsetzen.In 7 is another embodiment of the semiconductor chip 1 illustrated. The area E is shown off 1 and thus the bond area 66 for the first semiconductor region 21 , In contrast to 6 are at the annular cutout in the mirror layer 5 below the bond area 66 seen in cross-section triangular bulges of the first semiconductor region 31 in the contact layer 7 to recognize it. These triangular bulges can extend over the contact layer 7 to a the substrate 3 opposite upper side of the bond area 66 continue.

Diese im Querschnitt gesehen dreieckförmigen Ausbuchtungen resultieren aus zwei Ätzschritten, einerseits für den Kontaktgraben 41 in den Kontaktfeldern 61 und andererseits von einem Ätzschritt für den Kontaktgraben 41 sowie den Isoliergraben 42 in den Isolatorfeldern 62. Mit anderen Worten können sich gemäß 7 der Isoliergraben 42 und der Kontaktgraben 41 berühren, sodass zwischen diesen Gräben 41, 42 an keiner Stelle die Halbleiterschichtenfolge 2 noch vollständig erhalten ist, anders als in der Darstellung der 4 und 5.These bulges, which are triangular in cross section, result from two etching steps, on the one hand for the contact trench 41 in the contact fields 61 and on the other hand, an etching step for the contact trench 41 as well as the isolation trench 42 in the insulator fields 62 , In other words, according to 7 the isolation trench 42 and the contact trench 41 touch, so between these ditches 41 , 42 at no point the semiconductor layer sequence 2 is still completely preserved, unlike in the representation of 4 and 5 ,

Beim Ausführungsbeispiel der 8 ist in dem Bondbereich 66 keine Kontaktschicht vorhanden. Im Übrigen entspricht das Ausführungsbeispiel der 8 dem der 6.In the embodiment of 8th is in the bonding region 66 no contact layer present. Otherwise, the embodiment corresponds to 8th the the 6 ,

Abweichend von der Darstellung in 8 ist es möglich, dass auch im Querschnitt gesehen dreieckförmige Ausbuchtungen des ersten Halbleiterbereichs 21 in Richtung weg von dem Substrat 3 vorhanden sind, wie in Verbindung mit 7 gezeigt, wobei die Kontaktschicht 7 dann abweichend von 7 fehlt.Deviating from the illustration in 8th It is also possible that, seen in cross section, triangular bulges of the first semiconductor region 21 towards the substrate 3 are present, as in connection with 7 shown, wherein the contact layer 7 then different from 7 is missing.

9 betrifft ein weiteres Ausführungsbeispiel des Halbleiterchips 1, gezeigt ist eine Schnittdarstellung im Bereich C an den Kontaktfeldern 61. Im Unterschied zu 4 weist der Stromsteg 6 eine größere Breite auf als die Kontaktschicht 7. Somit ist die Kontaktschicht 7 im Kontaktfeld 61 vollständig von der Halbleiterschichtenfolge 2 zusammen mit dem Stromsteg 6 umschlossen und steht nicht in direktem Kontakt mit der Passivierungsschicht 9. Die dem Substrat 3 abgewandte Oberseite des Kontaktstegs 6 kann entsprechend einer dem Substrat 3 abgewandten Oberseite der Kontaktschicht 7 geformt sein und somit an der Oberseite eine im Querschnitt gesehen mittige, trapezförmige und sich in Richtung weg vom Substrat 3 verbreiternde Ausnehmung aufweisen. Im Übrigen entspricht das Ausführungsbeispiel der 9 dem der 4. 9 relates to a further embodiment of the semiconductor chip 1 , Shown is a sectional view in the area C at the contact fields 61 , In contrast to 4 has the power bridge 6 a greater width than the contact layer 7 , Thus, the contact layer 7 in the contact field 61 completely from the semiconductor layer sequence 2 along with the power dock 6 enclosed and is not in direct contact with the passivation layer 9 , The the substrate 3 facing away from the top of the contact bridge 6 can according to a the substrate 3 remote top side of the contact layer 7 be shaped and thus at the top of a cross-sectionally central, trapezoidal and in the direction away from the substrate 3 have widening recess. Otherwise, the embodiment corresponds to 9 the the 4 ,

In 10 ist ein weiteres Ausführungsbeispiel des Kontaktfelds 61 gezeigt. Zwischen der Kontaktschicht 7 und der Halbleiterschichtenfolge 2 befindet sich an den Seitenflächen des Kontaktgrabens 41 eine weitere Passivierungsschicht 91. Die weitere Passivierungsschicht 91 wird bevorzugt mit derselben Ätzmaske erzeugt wie der Kontaktgraben 41 in dem Kontaktfeld 61. Die weitere Passivierungsschicht 91 wird beispielsweise mit einem isotropen Aufbringverfahren hergestellt und nachfolgend anisotrop geätzt, sodass die Grundfläche des Kontaktgrabens 41 frei von der weiteren Passivierungsschicht 91 ist. Im Übrigen entspricht das Ausführungsbeispiel der 10 dem der 9.In 10 is another embodiment of the contact pad 61 shown. Between the contact layer 7 and the semiconductor layer sequence 2 is located on the side surfaces of the contact trench 41 another passivation layer 91 , The further passivation layer 91 is preferably generated with the same etching mask as the contact trench 41 in the contact field 61 , The further passivation layer 91 is produced, for example, by an isotropic application method and subsequently etched anisotropically so that the base surface of the contact trench 41 is free of the further passivation layer 91 is. Otherwise, the embodiment corresponds to 10 the the 9 ,

Eine solche weitere Passivierungsschicht 91 kann auch vorhanden sein, wenn keine Kontaktschicht 7 vorhanden ist und der Stromsteg 6 direkt bis an die Grundfläche des Kontaktgrabens 41 reicht.Such a further passivation layer 91 may also be present if no contact layer 7 is present and the power dock 6 directly to the base of the contact trench 41 enough.

In 11 ist schematisch ein Herstellungsverfahren für einen solchen Halbleiterchip 1 dargestellt, insbesondere wie in Verbindung mit den 1 bis 6 erläutert. Mit diesem Verfahren ist der Halbleiterchip 1 mit nur drei Fotoebenen, entsprechend dreier Maskenschichten 11, 12, 13, herstellbar.In 11 is schematically a manufacturing method for such a semiconductor chip 1 represented, in particular as in connection with the 1 to 6 explained. With this method, the semiconductor chip 1 with only three photo layers, corresponding to three mask layers 11 . 12 . 13 , can be produced.

In 11A sind eines der Kontaktfelder 61 und eines der Isolatorfelder 62 dargestellt. Auf der Halbleiterschichtenfolge 2 wird eine erste Maskenschicht 11 aufgebracht. Nachfolgend werden die Isoliergräben 42 erzeugt sowie nur in dem Isolatorfeld 62 der Kontaktgraben 41. Im gleichen Verfahrensschritt werden der in 11A nicht gezeichnete Stromverteilungsgraben 43 und der Randgraben 44 erstellt, vergleiche die 2 und 3.In 11A are one of the contact fields 61 and one of the insulator fields 62 shown. On the semiconductor layer sequence 2 becomes a first mask layer 11 applied. The following are the isolation trenches 42 generated as well as only in the insulator field 62 the contact trench 41 , In the same process step, the in 11A not shown power distribution trench 43 and the marginal ditch 44 created, compare the 2 and 3 ,

Gemäß 11B wird die Spiegelschicht 5 mit Hilfe derselben ersten Maskenschicht 11 aufgebracht. In 11B ist dies nur für das Kontaktfeld 61 gezeigt, für das Isolatorfeld 62 geschieht dies in gleicher Weise.According to 11B becomes the mirror layer 5 using the same first mask layer 11 applied. In 11B this is only for the contact field 61 shown for the insulator field 62 this happens in the same way.

In 11C ist zu sehen, dass ganzflächig die Stromaufweitungsschicht 83 aufgebracht wird, nachdem die erste Maskenschicht 11 entfernt wurde.In 11C It can be seen that the entire surface of the current spreading layer 83 is applied after the first mask layer 11 was removed.

Gemäß 11D wird eine zweite Maskenschicht 12 aufgebracht. Mit Hilfe der zweiten Maskenschicht 12 wird der Kontaktgraben 41 in dem Kontaktfeld 61 erzeugt. Die übrigen Bereiche der Halbleiterschichtenfolge sind von der zweiten Maskenschicht 12 bedeckt.According to 11D becomes a second mask layer 12 applied. With the help of the second mask layer 12 becomes the contact trench 41 in the contact field 61 generated. The remaining regions of the semiconductor layer sequence are of the second mask layer 12 covered.

Nach dem Ätzen des Kontaktgrabens 41 kann eine nasschemische Behandlung erfolgen, sodass die dem Substrat 3 abgewandte Oberseite der Halbleiterschichtenfolge 2 nahe dem Kontaktgraben 41 bereichsweise von der Stromaufweitungsschicht 83 zur Vermeidung von Kurzschlüssen befreit wird. Bei diesem nasschemischen Ätzen kann die zweite Maskenschicht 12 intakt bleiben. Die Stromaufweitungsschicht 83 wird bis auf die Spiegelschicht 5 zurückgeätzt, sodass die Spiegelschicht 5 die Stromaufweitungsschicht 83 um ungefähr 1 µm überragt, in Richtung hin zum Kontaktgraben 41.After etching the contact trench 41 may be a wet chemical treatment, so that the substrate 3 remote top side of the semiconductor layer sequence 2 near the contact trench 41 partially from the current spreading layer 83 to avoid short circuits. In this wet-chemical etching, the second mask layer 12 stay intact. The current spreading layer 83 is up to the mirror layer 5 etched back so that the mirror layer 5 the current spreading layer 83 projected by about 1 micron, towards the contact trench 41 ,

Nachfolgend wird mit Hilfe derselben zweiten Maskenschicht 12 die Kontaktschicht 7 aufgebracht. Der Verfahrensschritt der 11E, also das Aufbringen der Kontaktschicht 7, ist optional. Subsequently, with the help of the same second mask layer 12 the contact layer 7 applied. The process step of 11E , So the application of the contact layer 7 , is optional.

Im Verfahrensschritt der 11F wird ganzflächig die Passivierungsschicht 9 aufgebracht, nachdem die zweite Maskenschicht 12 entfernt wurde.In the process step of 11F becomes the passivation layer over the entire surface 9 applied after the second mask layer 12 was removed.

Daraufhin, siehe 11G, wird eine dritte Maskenschicht 13 erzeugt. Mit Hilfe der dritten Maskenschicht 13 wird die Passivierungsschicht 9 oberhalb der Kontaktschicht 7 geöffnet und der Stromsteg 6 wird lokal abgeschieden.Thereupon, see 11G , becomes a third mask layer 13 generated. With the help of the third mask layer 13 becomes the passivation layer 9 above the contact layer 7 opened and the power dock 6 is deposited locally.

Zum Öffnen der Passivierungsschicht 9 kann ein nasschemisches oder ein trockenchemisches Ätzen verwendet werden. Ist die Passivierungsschicht 9 mehrschichtig aufgebaut, so wird vorteilhafterweise trockenchemisch geätzt, um glatte Seitenflanken zu erzeugen, da sich nasschemische Ätzraten verschiedener Dielektrika üblicherweise voneinander unterscheiden. Schließlich wird, nicht dargestellt, die dritte Maskenschicht 13 entfernt.To open the passivation layer 9 For example, wet chemical or dry chemical etching may be used. Is the passivation layer 9 constructed multi-layered, it is advantageously dry-chemically etched to produce smooth side edges, since wet-chemical etching rates of different dielectrics usually differ from each other. Finally, not shown, the third mask layer 13 away.

In 11 sind lediglich die Bereiche C sowie D aus 1 näher beschrieben. In den übrigen Bereichen A, B, E der 1 erfolgt das Herstellungsverfahren des Halbleiterchips 1 in analoger Weise.In 11 are only the areas C and D off 1 described in more detail. In the other areas A, B, E of 1 the manufacturing process of the semiconductor chip takes place 1 in an analogous way.

Die in den Figuren gezeigten Komponenten folgen, sofern nicht anders kenntlich gemacht, bevorzugt in der angegebenen Reihenfolge jeweils unmittelbar aufeinander. Sich in den Figuren nicht berührende Schichten sind voneinander beabstandet. Soweit Linien parallel zueinander gezeichnet sind, sind die entsprechenden Flächen ebenso parallel zueinander ausgerichtet. Ebenfalls soweit nicht anders kenntlich gemacht, sind die relativen Dickenverhältnisse, Längenverhältnisse und Positionen der gezeichneten Komponenten zueinander in den Figuren korrekt wiedergegeben.Unless otherwise indicated, the components shown in the figures preferably each directly follow one another in the order indicated. Layers that are not in contact with the figures are spaced apart from each other. As far as lines are drawn parallel to each other, the corresponding surfaces are also aligned parallel to each other. Also, unless otherwise indicated, the relative thickness ratios, aspect ratios and positions of the drawn components relative to one another are correctly represented in the figures.

Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.The invention described here is not limited by the description based on the embodiments. Rather, the invention encompasses any novel feature as well as any combination of features, including in particular any combination of features in the claims, even if this feature or combination itself is not explicitly stated in the patent claims or exemplary embodiments.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

11
optoelektronischer Halbleiterchipoptoelectronic semiconductor chip
22
HalbleiterschichtenfolgeSemiconductor layer sequence
2121
erster Halbleiterbereich/n-Seitefirst semiconductor area / n-side
2222
aktive Schichtactive layer
2323
zweier Halbleiterbereich/p-Seitetwo semiconductor region / p-side
33
lichtdurchlässiges Substrat/Saphirtranslucent substrate / sapphire
4141
Kontaktgrabencontact trench
4242
Isoliergrabeninsulation trench
4343
StromverteilungsgrabenPower Distribution ditch
4444
Randgrabenedge trench
55
Spiegelschichtmirror layer
66
Stromsteg für die n-SeitePower bar for the n-side
6161
KontaktfeldContact field
6262
Isolatorfeldinsulator field
6666
Bondbereich für die n-SeiteBond area for the n-side
77
Kontaktschichtcontact layer
88th
Stromschiene für die p-SeiteBusbar for the p-side
8383
Stromaufweitungsschicht für die p-SeiteCurrent spreading layer for the p-side
8888
Bondbereich für die p-SeiteBond area for the p-side
99
Passivierungsschichtpassivation
9191
weitere Passivierungsschichtfurther passivation layer
1111
erste Maskenschicht für die zweite Spiegelschichtfirst mask layer for the second mirror layer
1212
zweite Maskenschicht für den Kontaktgrabensecond mask layer for the contact trench
1313
dritte Maskenschicht für die Kontaktschichtthird mask layer for the contact layer
GG
Wachstumsrichtung der HalbleiterschichtenfolgeGrowth direction of the semiconductor layer sequence

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • WO 2016/180779 A1 [0015]WO 2016/180779 A1 [0015]

Claims (16)

Optoelektronischer Halbleiterchip (1) mit - einer Halbleiterschichtenfolge (2) mit einer aktiven Schicht (22) zur Strahlungserzeugung zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23), - einem lichtdurchlässigen Substrat (3), auf dem sich die Halbleiterschichtenfolge (2) befindet, - mindestens einem Kontaktgraben (41), - mindestens einem Isoliergraben (42), - mindestens einem Stromverteilungsgraben (43), - einer elektrisch isolierenden Spiegelschicht (5) zur Reflexion von in der aktiven Schicht (22) erzeugter Strahlung zumindest in dem Isoliergraben (42), - mindestens einem metallischen Stromsteg (6) in dem Kontaktgraben (41) zu einer Stromführung entlang des Kontaktgrabens (41) und zu einer Bestromung des ersten Halbleiterbereichs (21), und - mindestens einer metallische Stromschiene (8) in dem Stromverteilungsgraben (43) zur Bestromung des zweiten Halbleiterbereichs (23), wobei - sich der Kontaktgraben (41), der Isoliergraben (42) und der Stromverteilungsgraben (43) je von einer dem Substrat (3) abgewandten Seite des zweiten Halbleiterbereichs (23) her durch die aktive Schicht (22) bis in den ersten Halbleiterbereich (21) erstrecken, und - der Kontaktgraben (41) vollständig von dem Isoliergraben (42) umrandet ist und der Stromverteilungsgraben (43) nur außerhalb des Isoliergrabens (42) liegt.Optoelectronic semiconductor chip (1) with a semiconductor layer sequence (2) having an active layer (22) for generating radiation between a first (21) and a second semiconductor region (23), a transparent substrate (3), on which the semiconductor layer sequence (2) is located, at least one contact trench (41), at least one insulating trench (42), at least one power distribution trench (43), an electrically insulating mirror layer (5) for reflecting radiation generated in the active layer (22) at least in the insulating trench (42), - At least one metallic current ridge (6) in the contact trench (41) to a current guide along the contact trench (41) and to a current supply of the first semiconductor region (21), and - At least one metallic busbar (8) in the current distribution trench (43) for energizing the second semiconductor region (23), wherein the contact trench (41), the insulating trench (42) and the current distribution trench (43) each extend from the side of the second semiconductor region (23) facing away from the substrate (3) through the active layer (22) into the first semiconductor region (21 ), and - The contact trench (41) is completely surrounded by the Isoliergraben (42) and the power distribution trench (43) only outside of the Isoliergrabens (42). Optoelektronischer Halbleiterchip (1) nach dem vorhergehenden Anspruch, bei dem der erste Halbleiterbereich (21) eine n-Seite und der zweite Halbleiterbereich (23) eine p-Seite der Halbleiterschichtenfolge (2) bildet und die Spiegelschicht (5) direkt auf den ersten Halbleiterbereich (21) aufgebracht ist und sich stellenweise zumindest aus dem Isoliergraben (42) heraus bis auf die dem Substrat (3) abgewandte Seite des zweiten Halbleiterbereichs (23) erstreckt, wobei diese Seite zu höchstens 5 % von der Spiegelschicht (5) bedeckt ist.Optoelectronic semiconductor chip (1) according to the preceding claim, in which the first semiconductor region (21) forms an n-side and the second semiconductor region (23) forms a p-side of the semiconductor layer sequence (2), and the mirror layer (5) is applied directly to the first semiconductor region (21) and at least partially out the insulation trench (42) out to the side facing away from the substrate (3) side of the second semiconductor region (23), this side being covered by at most 5% of the mirror layer (5). Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, ferner umfassend eine elektrische Kontaktschicht (7), wobei die Kontaktschicht (7) in direktem Kontakt mit dem Stromsteg (6) und mit dem ersten Halbleiterbereich (21) steht und zur Stromeinprägung in den ersten Halbleiterbereich (21) eingerichtet ist.Optoelectronic semiconductor chip (1) according to one of the preceding claims, further comprising an electrical contact layer (7), wherein the contact layer (7) is in direct contact with the current web (6) and with the first semiconductor region (21) and for current injection into the first Semiconductor region (21) is set up. Optoelektronischer Halbleiterchip (1) nach dem vorhergehenden Anspruch, bei dem die Kontaktschicht (7) eine metallische Schicht ist und von einer Grundfläche des Kontaktgrabens (41) ausgehend Seitenflächen des Kontaktgrabens (41) mindestens teilweise bedeckt und über die aktive Schicht (22) hinweg bis zum zweiten Halbleiterbereich (23) reicht, wobei die Kontaktschicht (7) direkt auf die Grundfläche und die Seitenflächen aufgebracht ist.Optoelectronic semiconductor chip (1) according to the preceding claim, wherein the contact layer (7) is a metallic layer and from a base of the contact trench (41) starting side surfaces of the contact trench (41) at least partially covered and over the active layer (22) away extends to the second semiconductor region (23), wherein the contact layer (7) is applied directly to the base surface and the side surfaces. Optoelektronischer Halbleiterchip (1) nach dem vorhergehenden oder dem vorvorhergehenden Anspruch, bei dem die Kontaktschicht (7) zumindest entlang des Stromstegs (6) auf den Kontaktgraben (4) beschränkt ist.Optoelectronic semiconductor chip (1) according to the preceding or the preceding claim, wherein the contact layer (7) is limited at least along the current ridge (6) to the contact trench (4). Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem entlang einer Längsrichtung des Stromstegs (6) abwechselnd mehrere Kontaktfelder (61) und Isolatorfelder (62) angeordnet sind, wobei in den Kontaktfeldern (61) eine Stromeinprägung direkt in den ersten Halbleiterbereich (21) erfolgt, und wobei in den Isolatorfeldern (62) der erste Halbleiterbereich (21) aufgrund der Spiegelschicht (5) keinen direkten elektrischen Kontakt zu dem Stromsteg (6) aufweist.Optoelectronic semiconductor chip (1) according to one of the preceding claims, in which a plurality of contact fields (61) and insulator fields (62) are arranged alternately along a longitudinal direction of the current ridge (6), wherein in the contact fields (61) is a current injection directly into the first semiconductor region (21), and wherein in the insulator fields (62) the first semiconductor region (21) has no direct electrical contact with the current web (6) due to the mirror layer (5). Optoelektronischer Halbleiterchip (1) nach dem vorhergehenden Anspruch, bei dem ein Anteil der Kontaktfelder (61) an dem Stromsteg (6) entlang der Längsrichtung zwischen einschließlich 20 % und 70 % liegt, wobei der Stromsteg (6) über die Kontaktfelder (61) und die Isolatorfelder (62) hinweg entlang der Längsrichtung eine gleichbleibende Breite aufweist.Optoelectronic semiconductor chip (1) according to the preceding claim, in which a proportion of the contact fields (61) on the current web (6) along the longitudinal direction is between 20% and 70% inclusive, wherein the power ridge (6) has a constant width across the contact pads (61) and the insulator fields (62) along the longitudinal direction. Optoelektronischer Halbleiterchip (1) nach dem vorhergehenden oder dem vorvorhergehenden Anspruch, bei dem der Kontaktgraben (41) in den Isolatorfeldern (62), der Isoliergraben (42) und der Stromverteilungsgraben (43) gleich tief sind, wobei der Kontaktgraben (41) in den Kontaktfeldern (61) weniger tief ist.Optoelectronic semiconductor chip (1) according to the preceding or the preceding claim, in which the contact trench (41) in the insulator fields (62), the isolation trench (42) and the current distribution trench (43) are of equal depth, wherein the contact trench (41) is less deep in the contact pads (61). Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem der Isoliergraben (42) schmäler ist als der Kontaktgraben (41) und als der Stromverteilungsgraben (43), wobei ein mittlerer Abstand zwischen dem Isoliergraben (42) und dem Kontaktgraben (41) höchstens 20 µm beträgt und ein mittlerer Abstand zwischen dem Isoliergraben (42) und dem Stromverteilungsgraben (43) mindestens 30 µm beträgt.An optoelectronic semiconductor chip (1) according to any one of the preceding claims, wherein the isolation trench (42) is narrower than the contact trench (41) and the current distribution trench (43), with a mean distance between the isolation trench (42) and the contact trench (41). is at most 20 microns and a mean distance between the Isoliergraben (42) and the power distribution trench (43) is at least 30 microns. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem die Stromschiene (8) in Draufsicht gesehen U-förmig ist und sich der Stromsteg (6) zwischen Schenkeln dieses U's liegt, wobei der Halbleiterchip (1) in Draufsicht gesehen symmetrisch zu einer Längsachse, entlang derer der Stromsteg (6) verläuft, gestaltet ist. Optoelectronic semiconductor chip (1) according to one of the preceding claims, in which the busbar (8) seen in plan view is U-shaped and the current web (6) between legs of this U's, wherein the semiconductor chip (1) seen in plan symmetrical to a Longitudinal axis, along which the current ridge (6) extends, is designed. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem der Stromsteg (6) zumindest stellenweise den Kontaktgraben (4) seitlich überragt, in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs (6) .Optoelectronic semiconductor chip (1) according to any one of the preceding claims, wherein the power ridge (6) projects at least in places beyond the contact trench (4), seen in plan view and in the direction perpendicular to the longitudinal direction of the current ridge (6). Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem der Stromsteg (6) zumindest stellenweise vollständig in dem Kontaktgraben (41) liegt, in Draufsicht gesehen.Optoelectronic semiconductor chip (1) according to one of the preceding claims, in which the current ridge (6) lies at least in places completely in the contact trench (41), seen in plan view. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem der Isoliergraben (42) vollständig von einer Passivierungsschicht (9) überdeckt ist, wobei der Kontaktgraben (41) und der Stromverteilungsgraben (43) vollständig von dieser Passivierungsschicht (9) zusammen mit dem Stromsteg (6) und zusammen mit der Stromschiene (8) überdeckt sind.Optoelectronic semiconductor chip (1) according to one of the preceding claims, in which the insulating trench (42) is completely covered by a passivation layer (9), wherein the contact trench (41) and the current distribution trench (43) are completely covered by this passivation layer (9) together with the current ridge (6) and together with the bus bar (8). Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (1) mit den folgenden Schritten in der angegebenen Reihenfolge: A) Bereitstellen eines lichtdurchlässigen Substrats (3) und Wachsen einer Halbleiterschichtenfolge (2) auf dem Substrat (3), wobei die Halbleiterschichtenfolge (2) eine aktive Schicht (22) zur Strahlungserzeugung zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23) aufweist, B) Erzeugen einer ersten Maskenschicht (11) auf der Halbleiterschichtenfolge (2) und Ätzen eines Isoliergrabens (42) sowie eines Stromverteilungsgrabens (43), C) Aufbringen einer elektrisch isolierenden Spiegelschicht (5) zur Reflexion von im Betrieb in der aktiven Schicht (22) erzeugter Strahlung in dem Isoliergraben (42) sowie in dem Stromverteilungsgraben (43), D) Entfernen der ersten Maskenschicht (11) und ganzflächiges Aufbringen einer Stromaufweitungsschicht (83) für den zweiten Halbleiterbereich (23), E) Erzeugen einer zweiten Maskenschicht (12) und Ätzen eines Kontaktgrabens (41), der sich wie der Isoliergraben (42) und der Stromverteilungsgraben (43) von einer dem Substrat (3) abgewandten Seite des zweiten Halbleiterbereichs (23) her durch die aktive Schicht (22) bis in den ersten Halbleiterbereich (21) erstreckt, sodass der Kontaktgraben (41) vollständig von dem Isoliergraben (42) umrandet ist und der Stromverteilungsgraben (43) nur außerhalb des Isoliergrabens (42) liegt, F) Entfernen der Stromaufweitungsschicht (83) aus einem Gebiet direkt an dem Kontaktgraben (41), G) Entfernen der zweiten Maskenschicht (12) sowie Erzeugen einer Passivierungsschicht (9), H) Erzeugen einer dritten Maskenschicht (13) und stellenweises Entfernen der Passivierungsschicht (9) sowie Aufbringen eines metallischen Stromstegs (6) in dem Kontaktgraben (41) zu einer Stromführung entlang des Kontaktgrabens (41) und zu einer Bestromung des ersten Halbleiterbereichs (21) und gleichzeitig Aufbringen einer metallischen Stromschiene (8) in dem Stromverteilungsgraben (43) zu einer Stromführung entlang des Stromverteilungsgrabens (43) und zu einer Bestromung des zweiten Halbleiterbereichs (23).Method for producing an optoelectronic semiconductor chip (1) with the following steps in the order indicated: A) providing a transparent substrate (3) and growing a semiconductor layer sequence (2) on the substrate (3), wherein the semiconductor layer sequence (2) comprises an active layer (22) for generating radiation between a first (21) and a second semiconductor region (23) having, B) generating a first mask layer (11) on the semiconductor layer sequence (2) and etching an isolation trench (42) and a current distribution trench (43), C) applying an electrically insulating mirror layer (5) for reflecting radiation generated in operation in the active layer (22) in the insulating trench (42) and in the current distribution trench (43), D) removing the first mask layer (11) and applying a current spreading layer (83) over the whole area for the second semiconductor region (23), E) generating a second mask layer (12) and etching a contact trench (41), which, like the insulating trench (42) and the current distribution trench (43) from a side facing away from the substrate (3) of the second semiconductor region (23) through the active Layer (22) extends into the first semiconductor region (21) such that the contact trench (41) is completely surrounded by the insulating trench (42) and the current distribution trench (43) lies only outside the insulating trench (42), F) removing the current spreading layer (83) from an area directly at the contact trench (41), G) removing the second mask layer (12) and producing a passivation layer (9), H) generating a third mask layer (13) and removing the passivation layer (9) locally and applying a metallic current ridge (6) in the contact trench (41) to a current guide along the contact trench (41) and to energize the first semiconductor region (21) and simultaneously applying a metallic bus bar (8) in the current distribution trench (43) to a current guide along the current distribution trench (43) and to energize the second semiconductor region (23). Verfahren nach dem vorhergehenden Anspruch, bei dem zwischen den Schritten F) und G) in einem Schritt F1) eine elektrische Kontaktschicht (7) zur Stromeinprägung in den ersten Halbleiterbereich (21) in dem Kontaktgraben (41) direkt auf den ersten Halbleiterbereich (21) aufgebracht wird, wobei im Schritt H) der Stromsteg (6) in direktem Kontakt mit der Kontaktschicht (7) erzeugt wird.Method according to the preceding claim, wherein between steps F) and G) in a step F1) an electrical contact layer (7) for impressing current into the first semiconductor region (21) in the contact trench (41) is applied directly to the first semiconductor region (21), wherein in step H) the current ridge (6) is produced in direct contact with the contact layer (7). Verfahren nach einem der Ansprüche 14 oder 15, bei dem im Schritt F) die Stromaufweitungsschicht (83) nasschemisch geätzt wird, sodass der zweite Halbleiterbereich (23) und die Spiegelschicht (5) teilweise von der Stromaufweitungsschicht (83) befreit werden und die zweite Maskenschicht (12) unterätzt wird, sodass sich ein Ätzbereich der Stromaufweitungsschicht (83) bis unterhalb der zweiten Maskenschicht (12) erstreckt.Method according to one of Claims 14 or 15 in which the current spreading layer (83) is wet-chemically etched in step F), so that the second semiconductor region (23) and the mirror layer (5) are partially freed from the current spreading layer (83) and the second mask layer (12) is undercut so that an etching region of the current spreading layer (83) extends below the second mask layer (12).
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