DE102016118727B4 - Method of manufacturing a semiconductor power device and semiconductor power device having a diode - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung mit einer Diode, wobei das Verfahren umfasst:Ausbilden einer Polysiliziumschicht über einer isolierenden Schicht (S100);isotropes Ätzen der Polysiliziumschicht (S110), wobei das Verfahren ferner ein Ausbilden dotierter Gebiete eines ersten und eines zweiten Leitfähigkeitstyps in der Polysiliziumschicht umfasst, um die Diode zu bilden (S120); undAusbilden einer Gateelektrode der Halbleiterleistungsvorrichtung (S140, S240) nach dem Ätzen der Polysiliziumschicht.A method of manufacturing a semiconductor power device having a diode, the method comprising:forming a polysilicon layer over an insulating layer (S100);isotropically etching the polysilicon layer (S110), the method further comprising forming doped regions of a first and a second conductivity type in the polysilicon layer comprises to form the diode (S120); andforming a gate electrode of the semiconductor power device (S140, S240) after etching the polysilicon layer.

Description

HINTERGRUNDBACKGROUND

Leistungstransistoren, die gewöhnlich in der Kraftfahrzeug- und Industrieelektronik verwendet werden, erfordern einen niedrigen Einschaltwiderstand (Ron), während ein hohes Spannungssperrvermögen sichergestellt wird. Beispielsweise sollte ein MOS-(„Metall-Oxid-Halbleiter“-)Leistungstransistor imstande sein, in Abhängigkeit von Anwendungsanforderungen Drain-Source-Spannungen Vds von einigen zehn bis einige hundert oder tausend Volt zu sperren. MOS-Leistungstransistoren leiten typischerweise sehr große Ströme, welche bei typischen Gate-Source-Spannungen von etwa 2 bis 20 V bis zu einige hundert Ampere betragen können.Power transistors commonly used in automotive and industrial electronics require low on-resistance (R on ) while ensuring high voltage blocking capability. For example, a MOS ("metal-oxide-semiconductor") power transistor should be capable of blocking drain-source voltages V ds of several tens to several hundred or thousand volts, depending on application requirements. MOS power transistors typically conduct very large currents, which can be up to several hundred amperes at typical gate-source voltages of around 2 to 20 V.

Typischerweise sind in den Halbleiterleistungsvorrichtungen Schutzstrukturen integriert. Zum Beispiel können in solch einer Leistungsvorrichtung Zenerdioden angeordnet sein, z.B. um die Gate-Dielektrikumschicht vor Spannungsspitzen zu schützen, welche beispielsweise während einer Montage der Halbleitervorrichtungen auftreten können. Halbleiterleistungsvorrichtungen bzw. Verfahren zur Herstellung von Halbleiterleistungsvorrichtungen sind beispielsweise aus US 2015 / 0 349 091 A1 , US 2013 / 0 075 809 A1 , US 4 616 404 A , JP 2014- 82 519 A , US 5 225 376 A sowie US 6 268 242 B1 bekannt.Typically, protective structures are integrated into the semiconductor power devices. For example, Zener diodes can be arranged in such a power device, for example to protect the gate dielectric layer from voltage peaks, which can occur, for example, during assembly of the semiconductor devices. Semiconductor power devices and methods for producing semiconductor power devices are, for example US 2015 / 0 349 091 A1 , US 2013 / 0 075 809 A1 , US 4,616,404 A , JP 2014- 82 519 A , US 5,225,376 A as well as US 6,268,242 B1 known.

Es ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung mit einer Diode vorzusehen. Ferner ist es eine Aufgabe der vorliegenden Erfindung, eine verbesserte Halbleiterleistungsvorrichtung mit einer Diode vorzusehen.It is an object of the present invention to provide an improved method of manufacturing a semiconductor power device having a diode. It is a further object of the present invention to provide an improved semiconductor power device including a diode.

ZUSAMMENFASSUNGSUMMARY

Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung mit einer Diode ein Ausbilden einer Polysiliziumschicht über einer isolierenden Schicht und ein isotropes Ätzen der Polysiliziumschicht. Ferner umfasst das Verfahren ein Ausbilden dotierter Gebiete eines ersten und eines zweiten Leitfähigkeitstyps in der Polysiliziumschicht, um die Diode zu bilden.According to one embodiment, a method of manufacturing a semiconductor power device having a diode includes forming a polysilicon layer over an insulating layer and isotropically etching the polysilicon layer. The method further includes forming doped regions of a first and a second conductivity type in the polysilicon layer to form the diode.

Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Ausbilden einer ersten Schicht eines ersten Materials über einem Träger und ein Ätzen der ersten Schicht des ersten Materials, wobei eine horizontale Ätzrate der ersten Schicht mehr als 50 % einer vertikalen Ätzrate beträgt, und ein Ausführen eines Oxidationsschritts, um das erste Material zu oxidieren. Weiterhin umfasst das Verfahren ein Ausbilden einer zweiten Schicht eines zweiten Materials und ein Ätzen der zweiten Schicht, wobei die horizontale Ätzrate der zweiten Schicht geringer als 50 % der vertikalen Ätzrate ist.According to another embodiment, a method of manufacturing a semiconductor device includes forming a first layer of a first material over a substrate and etching the first layer of the first material, wherein a horizontal etch rate of the first layer is more than 50% of a vertical etch rate, and a Performing an oxidation step to oxidize the first material. The method further includes forming a second layer of a second material and etching the second layer, wherein the horizontal etch rate of the second layer is less than 50% of the vertical etch rate.

Gemäß einer Ausführungsform umfasst eine Halbleiterleistungsvorrichtung eine Diode. Die Diode umfasst dotierte Bereiche eines ersten Leitfähigkeitstyps und eines zweiten Leitfähigkeitstyps in einem strukturierten Polysiliziumschichtbereich. Eine obere Breite des strukturierten Polysiliziumbereichs ist kleiner als eine untere Breite des strukturierten Polysiliziumbereichs, und eine Differenz zwischen der oberen Breite und der unteren Breite ist größer als 100 nm.According to one embodiment, a semiconductor power device includes a diode. The diode includes doped regions of a first conductivity type and a second conductivity type in a structured polysilicon layer region. An upper width of the structured polysilicon region is smaller than a lower width of the structured polysilicon region, and a difference between the upper width and the lower width is larger than 100 nm.

Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.Those skilled in the art will recognize additional features and benefits after reading the following detailed description and viewing the accompanying drawings.

KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF DRAWINGS

Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis von Ausführungsformen der Erfindung zu liefern, und sie sind in diese Offenbarung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien. Andere Ausführungsformen der Erfindung und viele der beabsichtigten Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinander. Gleiche Bezugszeichen geben entsprechend ähnliche Teile an.

  • 1 zeigt ein Beispiel einer Halbleiterleistungsvorrichtung mit einer Diode.
  • 2A und 2B veranschaulichen ein Halbleiterwerkstück, wenn ein Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung ausgeführt wird.
  • 3 zeigt eine schematische Querschnittsansicht eines strukturierten Halbleiterbereichs, in welchem eine Diode angeordnet sein kann.
  • 4A veranschaulicht ein Verfahren gemäß einer Ausführungsform.
  • 4B veranschaulicht ein Verfahren gemäß einer weiteren Ausführungsform.
The accompanying drawings are included to provide further understanding of embodiments of the invention and are incorporated into and form a part of this disclosure. The drawings illustrate embodiments of the present invention and, together with the description, serve to explain the principles. Other embodiments of the invention and many of the intended advantages will be readily appreciated as they will be better understood with reference to the following detailed description. The elements of the drawings are not necessarily to scale relative to one another. The same reference numerals indicate correspondingly similar parts.
  • 1 shows an example of a semiconductor power device with a diode.
  • 2A and 2 B illustrate a semiconductor workpiece when a method of manufacturing a semiconductor power device is carried out.
  • 3 shows a schematic cross-sectional view of a structured semiconductor region in which a diode can be arranged.
  • 4A illustrates a method according to one embodiment.
  • 4B illustrates a method according to another embodiment.

DETAILBESCHREIBUNGDETAILED DESCRIPTION

In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In diesem Zusammenhang wird eine Richtungsterminologie, wie „Oberseite“, „Boden“, „Vorderseite“, „Rückseite“, „vorne“, „hinten“ usw. in Bezug auf die Orientierung der gerade beschriebenen Figuren verwendet. Da Komponenten von Ausführungsformen der Erfindung in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie für Zwecke der Darstellung verwendet und ist in keiner Weise begrenzend. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem durch die Patentansprüche definierten Umfang abzuweichen.In the following detailed description, reference is made to the accompanying drawings, which form a part of the disclosure and in which specific ones are used for illustrative purposes Embodiments are shown in which the invention can be carried out. In this context, directional terminology such as "top", "bottom", "front", "back", "front", "back", etc. is used in reference to the orientation of the figures just described. Because components of embodiments of the invention may be positioned in a number of different orientations, directional terminology is used for purposes of illustration and is in no way limiting. It is to be understood that other embodiments may be used and structural or logical changes may be made without departing from the scope defined by the claims.

Die Beschreibung der Ausführungsformen ist nicht begrenzend. Insbesondere können Elemente der im Folgenden beschriebenen Ausführungsformen mit Elementen von verschiedenen Ausführungsformen kombiniert werden.The description of the embodiments is not limiting. In particular, elements of the embodiments described below can be combined with elements of different embodiments.

Wie hierin verwendet, sind die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe offene Begriffe, die das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale angeben, jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.As used herein, the terms "having," "including," "comprising," "comprising," and similar terms are open-ended terms that indicate the presence of the identified structures, elements or features, but do not exclude the presence of additional elements or features . The indefinite articles and the definite articles should include both the plural and the singular unless the context clearly states otherwise.

In dieser Beschreibung bedeuten die Ausdrücke „gekoppelt“ und/oder „elektrisch gekoppelt“ nicht notwendigerweise eine direkte Kopplung der Elemente - zwischenliegende Elemente können zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorliegen. Der Ausdruck „elektrisch verbunden“ beabsichtigt die Beschreibung einer niederohmschen elektrischen Verbindung zwischen den elektrisch miteinander verbundenen Elementen.In this specification, the terms "coupled" and/or "electrically coupled" do not necessarily mean direct coupling of the elements - intermediate elements may be present between the "coupled" or "electrically coupled" elements. The term “electrically connected” is intended to describe a low-resistance electrical connection between the electrically connected elements.

Die Figuren und die Beschreibung veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben. In den Figuren und der Beschreibung werden die dotierten Bereiche der besseren Verständlichkeit wegen häufig mit „p“- oder „n“-dotiert bezeichnet. Diese Bezeichnung ist jedoch nicht beschränkend zu verstehen. Der Dotierungstyp kann beliebig sein, solange die beschriebene Funktionalität erzielt wird. Auch können in allen Ausführungsformen die Dotiertypen vertauscht sein.The figures and description illustrate relative doping concentrations by indicating “-” or “+” next to the “n” or “p” doping type. For example, "n - " means a doping concentration that is lower than the doping concentration of an "n" doping region, while an "n + " doping region has a higher doping concentration than an "n" doping region. Doping regions of the same relative doping concentration do not necessarily have the same absolute doping concentration. For example, two different “n” doping regions may have the same or different absolute doping concentrations. In the figures and the description, the doped regions are often referred to as “p” or “n” doped for ease of understanding. However, this term is not to be understood as limiting. The doping type can be any as long as the described functionality is achieved. The doping types can also be swapped in all embodiments.

Die Begriffe „lateral“ und „horizontal“, wie diese in der vorliegenden Beschreibung verwendet werden, sollen eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Die bzw. eines Chips sein.The terms “lateral” and “horizontal” as used in the present description are intended to describe an orientation parallel to a first surface of a semiconductor substrate or semiconductor body. This can be, for example, the surface of a wafer or a die or a chip.

Der Begriff „vertikal“, wie dieser in der vorliegenden Beschreibung verwendet wird, soll eine Orientierung beschreiben, die senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.The term “vertical” as used herein is intended to describe an orientation that is perpendicular to the first surface of the semiconductor substrate or semiconductor body.

Die vorliegende Beschreibung hindurch werden Elemente von Transistorzellen des Feldeffekttransistors beschrieben. Im Allgemeinen umfasst der Feldeffekttransistor eine Vielzahl von Transistorzellen, die parallel verbunden sind. Beispielsweise umfasst jede einzelne Transistorzelle eine einzelne Gateelektrode, ein Bodygebiet und weitere Komponenten. Die Elektroden der einzelnen Transistorzellen können mit einem gemeinsamen Anschluss, z.B. dem Gateanschluss 218, verbunden sein. Weitere Komponenten der einzelnen Transistorzellen, z.B. die Sourcegebiete 201, die Draingebiete 206, können jeweils mit einem gemeinsamen Sourceanschluss, einem gemeinsamen Drainanschluss usw. verbunden sein. Die vorliegende Beschreibung beschreibt hauptsächlich die Funktion und Struktur der einzelnen Transistorzellen. Wie leicht zu verstehen ist, kann diese Beschreibung gleichermaßen auf die weiteren einzelnen Transistorzellen Anwendung finden.Elements of transistor cells of the field effect transistor are described throughout the present description. In general, the field effect transistor includes a plurality of transistor cells connected in parallel. For example, each individual transistor cell includes an individual gate electrode, a body region and other components. The electrodes of the individual transistor cells can be connected to a common connection, for example the gate connection 218. Further components of the individual transistor cells, for example the source regions 201, the drain regions 206, can each be connected to a common source connection, a common drain connection, etc. This description mainly describes the function and structure of the individual transistor cells. As is easy to understand, this description can equally apply to the other individual transistor cells.

Die Begriffe „Wafer“, „Substrat“ oder „Halbleitersubstrat“, die in der folgenden Beschreibung verwendet werden, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten aus Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium, Germanium oder Galliumarsenid sein. Gemäß anderen Ausführungsformen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.The terms “wafer,” “substrate,” or “semiconductor substrate” used in the following description may include any semiconductor-based structure that has a semiconductor surface. Wafer and structure are understood to include silicon, silicon-on-insulator (SOI), silicon-on-sapphire (SOS), doped and undoped semiconductors, epitaxial layers of silicon supported by a base semiconductor support, and other semiconductor structures. The semiconductor does not need to be based on silicon. The semiconductor could also be silicon germanium, germanium or gallium arsenide. According to other embodiments, silicon carbide (SiC) or gallium nitride (GaN) may form the semiconductor substrate material.

1 zeigt eine schematische Querschnittsansicht einer Halbleiterleistungsvorrichtung, die eine Halbleiterleistungsvorrichtung 1 gemäß einer Ausführungsform verwirklichen kann. Die in 1 veranschaulichte Halbleiterleistungsvorrichtung 1 ist zumindest teilweise in einem Halbleitersubstrat 100 mit einer Hauptoberfläche 110 und einer zweiten Hauptoberfläche 120 ausgebildet. Beispielsweise kann die Halbleiterleistungsvorrichtung einen Transistor mit einem Sourcegebiet 201, einem Bodygebiet 220 und einem Draingebiet 206 umfassen. Das Sourcegebiet 201 kann zum Beispiel einer ersten Hauptoberfläche 110 des Halbleitersubstrats benachbart angeordnet sein. 1 shows a schematic cross-sectional view of a semiconductor power device, which can realize a semiconductor power device 1 according to an embodiment. In the 1 Illustrated semiconductor power device 1 is at least partially formed in a semiconductor substrate 100 having a main surface 110 and a second main surface 120. For example, the semiconductor power device may include a transistor having a source region 201, a body region 220 and a drain region 206. The source region 201 may, for example, be arranged adjacent to a first main surface 110 of the semiconductor substrate.

Wie in 1 veranschaulicht ist, kann das Draingebiet 206 der zweiten Hauptoberfläche 120 benachbart angeordnet sein. Gemäß weiteren Ausführungsformen kann das Draingebiet auch der ersten Hauptoberfläche 110 benachbart angeordnet sein. Das Bodygebiet 220 kann an das Sourcegebiet 201 angrenzend angeordnet sein. Beispielsweise können das Sourcegebiet 201 und das Draingebiet 206 vom ersten Leitfähigkeitstyp, z.B. n-Typ, sein, und das Bodygebiet 220 kann vom zweiten Leitfähigkeitstyp, z.B. p-Typ, sein. Ferner umfasst der Transistor eine Gateelektrode 210. Eine Gate-Dielektrikumschicht 211 wie etwa Siliziumoxid kann zwischen der Gateelektrode 210 und dem Bodygebiet 220 angeordnet sein. Wenn der Transistor eingeschaltet wird, z.B. indem eine geeignete Spannung an die Gateelektrode 210 angelegt wird, kann in dem Bodygebiet 220 an einer Grenzfläche zu der Gate-Dielektrikumschicht 211 eine leitfähige Inversionsschicht (leitfähiger Kanal) ausgebildet werden. Wenn der Transistor ausgeschaltet wird, z.B. indem eine entsprechende Spannung oder keine Spannung an die Gateelektrode 210 angelegt wird, ist der Transistor in einem Sperrzustand.As in 1 As illustrated, the drain region 206 may be located adjacent the second major surface 120. According to further embodiments, the drain region can also be arranged adjacent to the first main surface 110. The body region 220 may be arranged adjacent to the source region 201. For example, the source region 201 and the drain region 206 may be of the first conductivity type, eg n-type, and the body region 220 may be of the second conductivity type, eg p-type. The transistor further includes a gate electrode 210. A gate dielectric layer 211, such as silicon oxide, may be arranged between the gate electrode 210 and the body region 220. When the transistor is turned on, for example by applying an appropriate voltage to the gate electrode 210, a conductive inversion layer (conductive channel) may be formed in the body region 220 at an interface with the gate dielectric layer 211. When the transistor is turned off, for example by applying an appropriate voltage or no voltage to the gate electrode 210, the transistor is in an off state.

Der Transistor kann ferner eine Driftzone 250 zwischen dem Bodygebiet 220 und dem Draingebiet 206 aufweisen. Beispielsweise kann die Driftzone 250 vom ersten Leitfähigkeitstyp sein. Wie in 1 veranschaulicht ist, kann die Gateelektrode 210 über der ersten Hauptoberfläche 110 des Halbleitersubstrats angeordnet sein. Gemäß weiteren Konzepten kann die Gateelektrode 210 in einem in der ersten Hauptoberfläche 110 ausgebildeten Graben angeordnet sein.The transistor may further have a drift zone 250 between the body region 220 and the drain region 206. For example, the drift zone 250 may be of the first conductivity type. As in 1 As illustrated, the gate electrode 210 may be disposed over the first major surface 110 of the semiconductor substrate. According to further concepts, the gate electrode 210 may be arranged in a trench formed in the first main surface 110.

Im Allgemeinen umfasst der Transistor eine Vielzahl einzelner Transistorzellen 10, welche parallel verbunden sind. Dementsprechend können Sourcegebiete 201 benachbarter Transistorzellen über einen Sourcekontakt 205 mit einer gemeinsamen Sourceelektrode 215 verbunden sein. Gateelektroden 210 benachbarter Transistorzellen 10 sind ferner über Gatekontakte 213 mit einem gemeinsamen Gate-Verbindungsbereich 217 elektrisch verbunden. Der Gate-Verbindungsbereich 217 kann mit einem Gateanschluss 218 elektrisch verbunden sein. Die Sourceelektrode 215 kann mit einem Sourceanschluss 216 elektrisch verbunden sein.In general, the transistor comprises a plurality of individual transistor cells 10, which are connected in parallel. Accordingly, source regions 201 of adjacent transistor cells can be connected to a common source electrode 215 via a source contact 205. Gate electrodes 210 of adjacent transistor cells 10 are further electrically connected to a common gate connection region 217 via gate contacts 213. The gate connection region 217 may be electrically connected to a gate connection 218. The source electrode 215 may be electrically connected to a source terminal 216.

Wenn Halbleiterchips mit Leistungshalbleitervorrichtungen in eine Baugruppe bzw. ein Gehäuse montiert werden, können Entladungsströme auftreten. Typischerweise weisen Halbleiterleistungsvorrichtungen Schutzvorrichtungen auf, um die Gate-Dielektrikumschicht und weitere Komponenten der Halbleiterleistungsvorrichtung zu schützen. Zum Beispiel können Dioden mit der Sourceelektrode 215 und dem Gate-Verbindungsbereich 217 elektrisch verbunden sein, um die Spitzenspannungen zu kompensieren. Diese Schutzdioden können beispielsweise in einer Polysiliziumschicht angeordnet sein, die über einer isolierenden Schicht über dem Halbleitersubstrat 100 ausgebildet ist.When semiconductor chips with power semiconductor devices are assembled into an assembly or housing, discharge currents can occur. Typically, semiconductor power devices include protection devices to protect the gate dielectric layer and other components of the semiconductor power device. For example, diodes may be electrically connected to the source electrode 215 and the gate connection region 217 to compensate for the peak voltages. These protection diodes may, for example, be arranged in a polysilicon layer formed over an insulating layer over the semiconductor substrate 100.

1 zeigt ferner eine Zenerdiode 270, welche dotierte Bereiche 265, 266 der ersten und zweiten Leitfähigkeitstypen aufweisen kann, die entlang einer horizontalen Richtung abwechselnd angeordnet sind. Die Diode 270 kann über einer Siliziumoxidschicht 260 angeordnet sein, die über der ersten Hauptoberfläche 110 des Halbleitersubstrats ausgebildet ist. Beispielsweise kann die Diode 270 durch eine npn-, npnpn- oder npnpnpn-Struktur verwirklicht sein. 1 10 further shows a Zener diode 270, which may have doped regions 265, 266 of the first and second conductivity types arranged alternately along a horizontal direction. The diode 270 may be disposed over a silicon oxide layer 260 formed over the first major surface 110 of the semiconductor substrate. For example, the diode 270 may be implemented by an npn, npnpn or npnpnpn structure.

Ein erster Anschluss der Diode 270 kann zum Beispiel über einen Gateelektrodenkontakt 271 mit dem Gate-Verbindungsbereich 217 elektrisch verbunden sein. Ferner kann ein zweiter Anschluss der Diode über einen Sourceelektrodenkontakt 272 mit der Sourceelektrode 215 elektrisch verbunden sein.A first terminal of the diode 270 may be electrically connected to the gate connection region 217, for example via a gate electrode contact 271. Furthermore, a second connection of the diode can be electrically connected to the source electrode 215 via a source electrode contact 272.

Im Allgemeinen kann die Diode 270 gebildet werden, indem eine dotierte Polysiliziumschicht über der dielektrischen Schicht 260 ausgebildet wird. Zum Beispiel kann die Polysiliziumschicht in-situ-dotiert sein oder kann durch einen nachfolgenden Dotierungsschritt, z.B. unter Verwendung einer Ionenimplantation, dotiert werden. Beispielsweise kann die Polysiliziumschicht mit Dotierstoffen des ersten Dotierungstyps dotiert werden. Danach kann die Polysiliziumschicht strukturiert werden, um einen Polysiliziumschichtbereich auszubilden. Eine Gate-Dielektrikumschicht 211 kann dann über der resultierenden Struktur ausgebildet werden, gefolgt von einem Ausbilden einer Polysiliziumschicht, die anschließend strukturiert wird, um die Gateelektrode 210 zu bilden. Insbesondere kann die Gate-Dielektrikumschicht 211 auch über dem strukturierten Polysiliziumschichtbereich gebildet werden. Die Gate-Dielektrikumschicht 211 kann beispielsweise durch einen thermischen Oxidationsschritt geschaffen werden, der auch den strukturierten Polysiliziumschichtbereich oxidiert, um die Diode zu bilden. Ferner kann die Polysiliziumschicht auch über der Gate-Dielektrikumschicht 211 ausgebildet werden, die über dem strukturierten Polysiliziumschichtbereich gebildet ist. Nach Strukturieren der Gateelektrode können Dotierungsprozesse ausgeführt werden, um weitere dotierte Bereiche in der Polysiliziumschicht zu bilden. Zum Beispiel kann ein Dotierungsprozess mit Dotierstoffen des zweiten Leitfähigkeitstyps unter Verwendung einer strukturierten Fotoresist- oder Hartmaskenschicht ausgeführt werden. Als Ergebnis können erste Bereiche 265 des ersten Leitfähigkeitstyps und zweite Bereiche des zweiten Leitfähigkeitstyps 266 geschaffen werden, um eine Sequenz von p- und n-dotierten Bereichen auszubilden.In general, diode 270 may be formed by forming a doped polysilicon layer over dielectric layer 260. For example, the polysilicon layer may be in-situ doped or may be doped by a subsequent doping step, for example using ion implantation. For example, the polysilicon layer can be doped with dopants of the first doping type. Thereafter, the polysilicon layer can be patterned to form a polysilicon layer region. A gate dielectric layer 211 may then be formed over the resulting structure, followed by forming a polysilicon layer which is then patterned to form the gate electrode 210. In particular, the gate dielectric layer 211 can also be formed over the structured polysilicon layer region. The gate dielectric layer 211 may be created, for example, by a thermal oxidation step that also oxidizes the patterned polysilicon layer region to form the diode. Furthermore, the polysilicon layer can also be placed over the gate dielectric cum layer 211 formed over the structured polysilicon layer region. After structuring the gate electrode, doping processes can be carried out to form further doped regions in the polysilicon layer. For example, a doping process with dopants of the second conductivity type can be carried out using a patterned photoresist or hardmask layer. As a result, first regions 265 of the first conductivity type and second regions of the second conductivity type 266 may be created to form a sequence of p- and n-doped regions.

Wie im Folgenden erläutert werden wird, kann gemäß Ausführungsformen die Polysiliziumschicht, in der die Diode 270 gebildet werden soll, durch isotropes Ätzen der Polysiliziumschicht strukturiert werden.As will be explained below, according to embodiments, the polysilicon layer in which diode 270 is to be formed may be patterned by isotropically etching the polysilicon layer.

2A und 2B veranschaulichen ein Werkstück, wenn ein Verfahren gemäß einer Ausführungsform ausgeführt wird. Eine isolierende Schicht 310, welche z.B. Siliziumoxid umfassen kann, kann über einer ersten Oberfläche eines Halbleitersubstrats 300 ausgebildet sein. Einige Komponenten der Halbleiterleistungsvorrichtung wie in 1 veranschaulicht können zum Beispiel schon in dem Halbleitersubstrat 300 ausgebildet sein. In Abhängigkeit von den Anforderungen der Halbleitervorrichtung kann die isolierende Schicht 310 eine Dicke von mehr als 500 nm, z.B. mehr 1000 oder mehr als 1500 nm, aufweisen. Gemäß alternativen Ausführungsformen kann die isolierende Schicht 310 eine Dicke von weniger als 100 nm, z.B. 10 bis 20 nm, aufweisen. Die dielektrische Schicht 310 entspricht einer Schicht 260 der in 1 gezeigten Halbleiterleistungsvorrichtung. 2A and 2 B illustrate a workpiece when performing a method according to an embodiment. An insulating layer 310, which may include, for example, silicon oxide, may be formed over a first surface of a semiconductor substrate 300. Some components of the semiconductor power device as in 1 illustrated, for example, can already be formed in the semiconductor substrate 300. Depending on the requirements of the semiconductor device, the insulating layer 310 may have a thickness of more than 500 nm, eg more than 1000 or more than 1500 nm. According to alternative embodiments, the insulating layer 310 may have a thickness of less than 100 nm, eg 10 to 20 nm. The dielectric layer 310 corresponds to a layer 260 in 1 shown semiconductor power device.

Danach kann eine Polysiliziumschicht über der dielektrischen Schicht 310 ausgebildet werden. Beispielsweise kann die Polysiliziumschicht 320 eine Dicke von mehr als 300 nm, z.B. 350 nm oder mehr, z.B. 350 bis 550 nm, aufweisen. Die Polysiliziumschicht 320 kann in-situ-dotiert sein oder kann durch einen späteren Dotierungsprozess wie etwa Ionenimplantation dotiert werden. Beispielsweise kann die Polysiliziumschicht 320 mit Dotierstoffen vom n-Typ dotiert sein. Die in 1 dargestellte Diode 270 soll in der Polysiliziumschicht 320 ausgebildet werden. Danach wird eine Fotoresistschicht 330 über der Polysiliziumschicht 320 geschaffen. Die Fotoresistschicht 330 wird gemäß der Form des zu bildenden Polysiliziumbereichs strukturiert.Thereafter, a polysilicon layer may be formed over the dielectric layer 310. For example, the polysilicon layer 320 may have a thickness of more than 300 nm, for example 350 nm or more, for example 350 to 550 nm. The polysilicon layer 320 may be in-situ doped or may be doped by a later doping process such as ion implantation. For example, the polysilicon layer 320 may be doped with n-type dopants. In the 1 Diode 270 shown is to be formed in the polysilicon layer 320. Thereafter, a photoresist layer 330 is created over the polysilicon layer 320. The photoresist layer 330 is patterned according to the shape of the polysilicon region to be formed.

2A zeigt ein Beispiel einer resultierenden Struktur. Wie dargestellt ist, wurde die Fotoresistschicht 330 strukturiert. Danach wird die Polysiliziumschicht 320 unter Verwendung der strukturierten Fotoresistschicht 330 als Ätzmaske geätzt. Insbesondere wird ein Ätzen der Polysiliziumschicht 320 mittels eines isotropen Ätzverfahrens ausgeführt. Innerhalb des Kontexts der vorliegenden Beschreibung soll der Begriff „isotropes Ätzen“ einen Ätzprozess meinen, in welchem eine Ätzrate in einer horizontalen Richtung mehr als 50 % der Ätzrate in einer vertikalen Richtung beträgt. Beispielsweise kann eine Ätzrate in der horizontalen Richtung gleich der Ätzrate in der vertikalen Richtung sein. Gemäß weiteren Ausführungsformen kann die Ätzrate in der horizontalen Richtung 60 bis 100, z.B. 70 bis 95 oder 70 bis 90 %, der Ätzrate in der vertikalen Richtung betragen. 2A shows an example of a resulting structure. As shown, the photoresist layer 330 has been patterned. Thereafter, the polysilicon layer 320 is etched using the patterned photoresist layer 330 as an etch mask. In particular, etching of the polysilicon layer 320 is carried out using an isotropic etching method. Within the context of the present description, the term "isotropic etching" is intended to mean an etching process in which an etch rate in a horizontal direction is more than 50% of the etch rate in a vertical direction. For example, an etch rate in the horizontal direction may be equal to the etch rate in the vertical direction. According to further embodiments, the etch rate in the horizontal direction may be 60 to 100, for example 70 to 95 or 70 to 90%, of the etch rate in the vertical direction.

Ein Ätzen kann zum Beispiel mittels eines Trockenätzprozesses ausgeführt werden. Beispielsweise können Fluor enthaltende Ätzgase genutzt werden. Beispiele umfassen SF6, CF4 und NF3. Weitere Additive können dem Ätzgas zugesetzt werden. Im Allgemeinen können, wenn ein anisotroper Ätzprozess ausgeführt wird, kohlenstoffhaltige oder sauerstoffhaltige Komponenten dem Ätzgas zugesetzt werden, um die Anisotropie des Ätzprozesses zu erhöhen. Insbesondere wenn Kohlenstoff oder Sauerstoff enthaltende Gase dem Ätzgas zugesetzt werden, können die Seitenwände des strukturierten Bereichs passiviert werden, wodurch die Anisotropie erhöht wird. Umgekehrt kann durch Reduzieren der Menge an kohlenstoff- und sauerstoffhaltigen Komponenten die Isotropie des Ätzprozesses erhöht werden. Beispielsweise kann die Strömungsrate des fluorhaltigen Ätzgases eingestellt werden, um die horizontale Ätzrate zu erhöhen. Ferner können Parameter des Ätzprozesses eingestellt werden, um die horizontale Ätzrate zu erhöhen. Beispielsweise kann die Leistung, die an die Elektrode angelegt wird, welche die sich zum Wafer bewegenden Ionen beschleunigt, verringert eingestellt werden, um die horizontale Ätzrate zu erhöhen, was somit einen isotropen Ätzprozess verwirklicht. Ferner kann der Druck innerhalb der Reaktionskammer erhöht werden, um die horizontale Ätzrate zu erhöhen, was folglich einen isotropen Ätzprozess verwirklicht. Beispielsweise kann der Druck auf einen niedrigen Wert unterhalb von 100 mTorr eingestellt werden. Gemäß weiteren Ausführungsformen können verschiedene Ätzgase, z.B. unter Verwendung von bor- oder chlorhaltigen Gasen, verwendet werden.Etching can be carried out, for example, using a dry etching process. For example, etching gases containing fluorine can be used. Examples include SF 6 , CF 4 and NF 3 . Further additives can be added to the etching gas. In general, when performing an anisotropic etching process, carbon-containing or oxygen-containing components may be added to the etching gas to increase the anisotropy of the etching process. In particular, when gases containing carbon or oxygen are added to the etching gas, the sidewalls of the structured region can be passivated, thereby increasing the anisotropy. Conversely, by reducing the amount of carbon and oxygen containing components, the isotropy of the etching process can be increased. For example, the flow rate of the fluorine-containing etching gas can be adjusted to increase the horizontal etching rate. Furthermore, parameters of the etching process can be adjusted to increase the horizontal etching rate. For example, the power applied to the electrode that accelerates the ions moving to the wafer can be adjusted to decrease to increase the horizontal etch rate, thus realizing an isotropic etching process. Further, the pressure within the reaction chamber can be increased to increase the horizontal etch rate, thus realizing an isotropic etching process. For example, the pressure can be set to a low value below 100 mTorr. According to further embodiments, various etching gases can be used, for example using gases containing boron or chlorine.

2B zeigt ein Beispiel eines Werkstücks nach Ausführen dieses Ätzprozesses. Wie dargestellt ist, weisen die Seitenwände des strukturierten Polysiliziumbereichs 320 eine gekrümmte konkave Form auf. 2 B shows an example of a workpiece after performing this etching process. As shown, the sidewalls of the structured polysilicon region 320 have a curved concave shape.

3 zeigt ein Beispiel eines strukturierten Polysiliziumbereichs 321 nach Ausführen eines isotropen Ätzprozesses. Der strukturierte Polysiliziumbereich 321 kann eine obere Breite d1 und eine untere Breite d3 aufweisen, wobei d3 = d1 + 2×d2 gilt. 3 shows an example of a structured polysilicon region 321 after performing an isotropic etch process. The structured polysilicon region 321 may have an upper width d 1 and a lower width d 3 , where d3 = d 1 + 2×d 2 .

d2 bezeichnet die Überbreite des unteren Bereichs des strukturierten Halbleiterbereichs 321. Die Begriffe „obere und untere Breite“ beziehen sich auf eine Richtung, die parallel zur ersten Hauptoberfläche 110 des Halbleitersubstrats 100 gemessen wird. Eine Höhe der Diode kann mehr als 200 nm, z.B. mehr als 350 nm, z.B. 350 bis 550 nm, betragen. Die Überbreite d2 kann mehr als 50 nm, z.B. mehr als 150 nm, betragen.d 2 denotes the excess width of the lower region of the structured semiconductor region 321. The terms “upper and lower width” refer to a direction that is measured parallel to the first main surface 110 of the semiconductor substrate 100. A height of the diode can be more than 200 nm, for example more than 350 nm, for example 350 to 550 nm. The excess width d 2 can be more than 50 nm, for example more than 150 nm.

Aufgrund der spezifischen Form des strukturierten Polysiliziumbereichs 321 kann verhindert werden, dass Siliziumoxid vorstehende Bereiche an den Seitenwänden des strukturierten Polysiliziumbereichs 321 bildet, wenn die Gate-Dielektrikumschicht in einem späteren Bearbeitungsschritt gebildet wird. Als eine weitere Konsequenz kann verhindert werden, dass Polysiliziummaterial in diesen vorstehenden Bereichen in einem späteren Prozess zum Ausbilden einer Gateelektrode gebildet werden. Folglich können die Eigenschaften der Diode 270 verbessert werden.Due to the specific shape of the polysilicon patterned region 321, silicon oxide can be prevented from forming protruding regions on the sidewalls of the polysilicon patterned region 321 when the gate dielectric layer is formed in a later processing step. As a further consequence, polysilicon material can be prevented from being formed in these protruding areas in a later process of forming a gate electrode. Consequently, the characteristics of the diode 270 can be improved.

Um weitere Komponenten der Halbleiterleistungsvorrichtung zu bilden, wird, von dem in 3 gezeigten strukturierten Halbleiterbereich 321 aus beginnend, ein Oxidationsschritt, z.B. ein thermischer Oxidationsschritt, zum Ausbilden der Gate-Dielektrikumschicht ausgeführt, gefolgt von einem Verfahren zum Bilden und Strukturieren der Polysiliziumschicht. Beispielsweise kann die Polysiliziumschicht unter Verwendung eines anisotropen Ätzprozesses strukturiert werden, um die Gateelektrode zu bilden. In solch einem anisotropen Ätzprozess kann die horizontale Ätzrate geringer als 50 % der vertikalen Ätzrate sein. Aufgrund der Tatsache, dass verhindert werden kann, dass Polysiliziumreste an den Seitenwänden in vorstehenden Bereichen der Siliziumoxidschicht gebildet werden, können die elektrischen Eigenschaften der Diode 270 und die Anzahl oder Dichte von Defekten der prozessierten Halbleiterleistungsvorrichtung verringert werden.In order to form further components of the semiconductor power device, from which in 3 starting from the structured semiconductor region 321 shown, an oxidation step, for example a thermal oxidation step, is carried out to form the gate dielectric layer, followed by a process for forming and structuring the polysilicon layer. For example, the polysilicon layer may be patterned using an anisotropic etch process to form the gate electrode. In such an anisotropic etching process, the horizontal etch rate can be less than 50% of the vertical etch rate. Due to the fact that polysilicon residues can be prevented from being formed on the sidewalls in protruding portions of the silicon oxide layer, the electrical characteristics of the diode 270 and the number or density of defects of the processed semiconductor power device can be reduced.

Danach können Dotierungsprozesse ausgeführt werden, um die ersten und zweiten Bereiche 265, 266 zu definieren, um die Diode 270 zu bilden. Wie zu verstehen ist, kann die Anzahl dotierter Bereiche 265, 266 der ersten und zweiten Leitfähigkeitstypen jede beliebige Zahl gemäß Anforderungen der Halbleiterleistungsvorrichtung sein. Weitere Bearbeitungsschritte können ausgeführt werden. Zum Beispiel kann ein erster Anschluss der Diode über einen Gateelektrodenkontakt 271 mit dem Gate-Verbindungsbereich 217 elektrisch verbunden werden. Ferner kann ein zweiter Anschluss der Diode über einen Sourceelektrodenkontakt 272 mit der Sourceelektrode 215 elektrisch verbunden werden.Thereafter, doping processes may be performed to define the first and second regions 265, 266 to form the diode 270. As will be understood, the number of doped regions 265, 266 of the first and second conductivity types may be any number according to requirements of the semiconductor power device. Further processing steps can be carried out. For example, a first terminal of the diode may be electrically connected to the gate connection region 217 via a gate electrode contact 271. Furthermore, a second connection of the diode can be electrically connected to the source electrode 215 via a source electrode contact 272.

Wie hierin oben beschrieben wurde, umfasst eine Halbleiterleistungsvorrichtung 1 eine Diode 270. Die Diode 270 weist dotierte Bereiche 265, 266 eines ersten Leitfähigkeitstyps und eines zweiten Leitfähigkeitstyps in einem strukturierten Polysiliziumschichtbereich 321 auf. Eine obere Breite des strukturierten Polysiliziumbereichs ist kleiner als eine untere Breite des strukturierten Polysiliziumbereichs, und eine Differenz zwischen der oberen Breite und der unteren Breite ist größer als 100 nm. 100 nm entspricht 2 × d2, wie oben mit Verweis auf 3 erläutert worden ist.As described hereinabove, a semiconductor power device 1 includes a diode 270. The diode 270 includes doped regions 265, 266 of a first conductivity type and a second conductivity type in a patterned polysilicon layer region 321. An upper width of the structured polysilicon region is smaller than a lower width of the structured polysilicon region, and a difference between the upper width and the lower width is greater than 100 nm. 100 nm corresponds to 2 × d2, as referred to above 3 has been explained.

4A veranschaulicht ein Verfahren gemäß einer Ausführungsform. Wie veranschaulicht ist, umfasst ein Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung mit einer Diode ein Ausbilden einer Polysiliziumschicht über einer isolierenden Schicht (S100) und ein isotropes Ätzen der Polysiliziumschicht (S110). Das Verfahren umfasst ferner ein Ausbilden dotierter Gebiete des ersten und des zweiten Leitfähigkeitstyps in der Polysiliziumschicht, um die Diode zu bilden (S120). Ferner kann das Verfahren ein Ausbilden einer Gate-Dielektrikumschicht (S130) und ein Ausbilden einer Gateelektrode der Halbleiterleistungsvorrichtung (S140) umfassen. 4A illustrates a method according to one embodiment. As illustrated, a method of manufacturing a semiconductor power device having a diode includes forming a polysilicon layer over an insulating layer (S100) and isotropically etching the polysilicon layer (S110). The method further includes forming doped regions of the first and second conductivity types in the polysilicon layer to form the diode (S120). Further, the method may include forming a gate dielectric layer (S130) and forming a gate electrode of the semiconductor power device (S140).

Gemäß den hierin beschriebenen Ausführungsformen kann ein Ausbilden dotierter Gebiete des ersten und des zweiten Leitfähigkeitstyps in der Polysiliziumschicht vor oder nach einem Ausführen des Ätzprozesses ausgeführt werden. Insbesondere kann die Polysiliziumschicht mit Dotierstoffen des ersten Leitfähigkeitstyps vor einem Ausführen des Ätzprozesses dotiert werden. Die Polysiliziumschicht kann mit Dotierstoffen des zweiten Leitfähigkeitstyps nach Ausführen des Ätzprozesses dotiert werden oder umgekehrt. Eine Dotierung vor einem Ausführen des Ätzprozesses kann eine in-situ-Dotierung oder eine Dotierung nach Ausbilden der Polysiliziumschicht, z.B. durch Ionenimplantation, umfassen.According to the embodiments described herein, forming doped regions of the first and second conductivity types in the polysilicon layer may be performed before or after performing the etching process. In particular, the polysilicon layer can be doped with dopants of the first conductivity type before carrying out the etching process. The polysilicon layer can be doped with dopants of the second conductivity type after carrying out the etching process or vice versa. Doping before carrying out the etching process may include in-situ doping or doping after forming the polysilicon layer, for example by ion implantation.

4B veranschaulicht ein weiteres Verfahren gemäß einer weiteren Ausführungsform. Wie veranschaulicht ist, umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Ausbilden einer ersten Schicht eines ersten Materials über einem Träger (S200) und ein Ätzen der ersten Schicht des ersten Materials, wobei eine horizontale Ätzrate der ersten Schicht mehr als 50 % einer vertikalen Ätzrate beträgt (S210). Ferner umfasst das Verfahren ein Ausführen eines Oxidationsschritts, um das erste Material zu oxidieren (S220); ein Ausbilden einer zweiten Schicht eines zweiten Materials (S230); und ein Ätzen der zweiten Schicht (S240), wobei die horizontale Ätzrate der zweiten Schicht geringer als 50 % der vertikalen Ätzrate ist. Insbesondere ist der Ätzprozess (S210) zum Ätzen der ersten Schicht ein isotroper Ätzprozess, wohingegen der Ätzprozess (S240) zum Ätzen der zweiten Schicht ein anisotroper Ätzprozess ist. 4B illustrates another method according to another embodiment. As illustrated, a method of manufacturing a semiconductor device includes forming a first layer of a first material over a substrate (S200) and etching the first layer of the first material, wherein a horizontal etch rate of the first layer is more than 50% of a vertical etch rate (S210). The method further includes performing an oxidation step to oxidize the first material (S220); forming a second layer of a second material (S230); and etching the second layer (S240), wherein the horizontal etch rate of the second layer is less than 50% of the vertical etch rate. In particular, the etching process (S210) for etching the first layer is an isotropic etching process, whereas the etching pro process (S240) for etching the second layer is an anisotropic etching process.

Claims (13)

Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung mit einer Diode, wobei das Verfahren umfasst: Ausbilden einer Polysiliziumschicht über einer isolierenden Schicht (S100); isotropes Ätzen der Polysiliziumschicht (S110), wobei das Verfahren ferner ein Ausbilden dotierter Gebiete eines ersten und eines zweiten Leitfähigkeitstyps in der Polysiliziumschicht umfasst, um die Diode zu bilden (S120); und Ausbilden einer Gateelektrode der Halbleiterleistungsvorrichtung (S140, S240) nach dem Ätzen der Polysiliziumschicht.A method of manufacturing a semiconductor power device having a diode, the method comprising: forming a polysilicon layer over an insulating layer (S100); isotropically etching the polysilicon layer (S110), the method further comprising forming doped regions of first and second conductivity types in the polysilicon layer to form the diode (S120); and Forming a gate electrode of the semiconductor power device (S140, S240) after etching the polysilicon layer. Verfahren nach Anspruch 1, wobei eine Ätzrate der Polysiliziumschicht in einer horizontalen Richtung mehr als 50 % der Ätzrate in einer vertikalen Richtung beträgt.Procedure according to Claim 1 , wherein an etching rate of the polysilicon layer in a horizontal direction is more than 50% of the etching rate in a vertical direction. Verfahren nach Anspruch 1 oder 2, ferner umfassend ein Ausbilden einer Gate-Dielektrikumschicht der Halbleiterleistungsvorrichtung (S130, S230) nach einem Ätzen der Polysiliziumschicht.Procedure according to Claim 1 or 2 , further comprising forming a gate dielectric layer of the semiconductor power device (S130, S230) after etching the polysilicon layer. Verfahren nach Anspruch 3, wobei ein Ausbilden der Gate-Dielektrikumschicht ein Ausbilden einer Siliziumoxidschicht umfasst, wobei die Siliziumoxidschicht auch über der geätzten Polysiliziumschicht gebildet wird.Procedure according to Claim 3 , wherein forming the gate dielectric layer includes forming a silicon oxide layer, the silicon oxide layer also being formed over the etched polysilicon layer. Verfahren nach Anspruch 4, wobei verhindert wird, dass vorstehende Bereiche an Seitenwänden der geätzten Polysiliziumschicht aufgrund des Ätzprozesses gebildet werden.Procedure according to Claim 4 , thereby preventing protruding areas from being formed on sidewalls of the etched polysilicon layer due to the etching process. Verfahren nach Anspruch 1, wobei ein Ausbilden der Gateelektrode ein Ausbilden einer Polysiliziumschicht und ein anisotropes Ätzen der Polysiliziumschicht umfasst, wobei die Polysiliziumschicht auch über der geätzten Polysiliziumschicht gebildet wird.Procedure according to Claim 1 , wherein forming the gate electrode includes forming a polysilicon layer and anisotropic etching of the polysilicon layer, wherein the polysilicon layer is also formed over the etched polysilicon layer. Verfahren nach einem der vorhergehenden Ansprüche, wobei bei dem isotropen Ätzen die Polysiliziumschicht unter Verwendung eines fluorhaltigen Ätzgases geätzt wird.Method according to one of the preceding claims, wherein in the isotropic etching the polysilicon layer is etched using a fluorine-containing etching gas. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Ausbilden einer Sourceelektrode und der Gateelektrode der Halbleiterleistungsvorrichtung, wobei ein erster Anschluss der Diode mit der Sourceelektrode elektrisch verbunden ist und ein zweiter Anschluss der Diode mit der Gateelektrode elektrisch verbunden ist.The method according to any one of the preceding claims, further comprising forming a source electrode and the gate electrode of the semiconductor power device, wherein a first terminal of the diode is electrically connected to the source electrode and a second terminal of the diode is electrically connected to the gate electrode. Halbleiterleistungsvorrichtung (1) mit einer Diode (270), wobei die Diode (270) dotierte Bereiche (265, 266) eines ersten Leitfähigkeitstyps und eines zweiten Leitfähigkeitstyps in einem strukturierten Polysiliziumschichtbereich (321) aufweist, wobei eine obere Breite des strukturierten Polysiliziumbereichs kleiner als eine untere Breite des strukturierten Polysiliziumbereichs ist, und eine Differenz zwischen der oberen Breite und der unteren Breite größer als 100 nm ist, ferner umfassend einen Transistor, wobei Komponenten des Transistors in einem Halbleitersubstrat (100) angeordnet sind, der Transistor eine Sourceelektrode (215) und eine Gateelektrode (210) aufweist, ein erster Anschluss der Diode (270) elektrisch mit der Sourceelektrode (215) verbunden ist, ein zweiter Anschluss der Diode (270) elektrisch mit der Gateelektrode (210) verbunden ist und die Gateelektrode (210) über einer ersten Hauptoberfläche des Halbleitersubstrats (100) angeordnet ist.Semiconductor power device (1) with a diode (270), the diode (270) having doped regions (265, 266) of a first conductivity type and a second conductivity type in a structured polysilicon layer region (321), wherein an upper width of the structured polysilicon region is smaller than one lower width of the structured polysilicon region, and a difference between the upper width and the lower width is greater than 100 nm, further comprising a transistor, components of the transistor being arranged in a semiconductor substrate (100), the transistor a source electrode (215) and has a gate electrode (210), a first connection of the diode (270) is electrically connected to the source electrode (215), a second connection of the diode (270) is electrically connected to the gate electrode (210) and the gate electrode (210) via a first main surface of the semiconductor substrate (100) is arranged. Halbleiterleistungsvorrichtung (1) nach Anspruch 9, wobei die Differenz zwischen der oberen Breite und der unteren Breite größer als 200 nm ist.Semiconductor power device (1). Claim 9 , where the difference between the upper width and the lower width is greater than 200 nm. Halbleiterleistungsvorrichtung (1) nach Anspruch 9, wobei eine Höhe des strukturierten Polysiliziumschichtbereichs größer als 300 nm ist.Semiconductor power device (1). Claim 9 , wherein a height of the structured polysilicon layer region is greater than 300 nm. Halbleiterleistungsvorrichtung (1) nach einem der Ansprüche 9 bis 11, wobei die dotierten Bereiche (265, 266) des ersten Leitfähigkeitstyps und des zweiten Leitfähigkeitstyps entlang einer lateralen Richtung abwechselnd angeordnet sind.Semiconductor power device (1) according to one of Claims 9 until 11 , wherein the doped regions (265, 266) of the first conductivity type and the second conductivity type are arranged alternately along a lateral direction. Halbleiterleistungsvorrichtung (1) nach Anspruch 9, wobei die Diode (270) über der ersten Hauptoberfläche des Halbleitersubstrats (100) angeordnet ist.Semiconductor power device (1). Claim 9 , wherein the diode (270) is arranged above the first main surface of the semiconductor substrate (100).
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