DE102016118311B4 - ESD-RESISTANT BACKEND ASSEMBLIES WITH NANOMETER DIMENSIONS - Google Patents

ESD-RESISTANT BACKEND ASSEMBLIES WITH NANOMETER DIMENSIONS Download PDF

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Abstract

Halbleitervorrichtung, umfassend:ein Halbleitersubstrat:einen Zwischenverbindungsaufbau, der über dem Halbleitersubstrat angeordnet ist;ein erstes Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist;ein zweites Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist und von dem ersten Leiterpad beabstandet ist;ein drittes Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist und von dem ersten und zweiten Leiterpad beabstandet ist;ein viertes Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist und von dem ersten, zweiten und dritten Leiterpad beabstandet ist;ein erstes ESD-Schutzelement, das elektrisch zwischen das erste und das zweite Leiterpad gekoppelt ist;ein zweites ESD-Schutzelement, das elektrisch zwischen das dritte und das vierte Leiterpad gekoppelt ist;einen ersten DUT, der elektrisch zwischen das erste und das dritte Leiterpad gekoppelt ist; undeinen zweiten DUT, der elektrisch zwischen das zweite und das vierte Leiterpad gekoppelt ist.A semiconductor device comprising: a semiconductor substrate: an interconnect structure disposed over the semiconductor substrate; a first circuit pad disposed over the interconnect structure; a second circuit pad disposed over the interconnect structure and spaced from the first circuit pad; a third circuit pad; disposed over the interconnect assembly and spaced from the first and second conductive pads; a fourth conductive pad disposed over the interconnect assembly and spaced from the first, second and third conductive pads; a first ESD protection element electrically connected between the first and the second conductive pad is coupled; a second ESD protection element electrically coupled between the third and fourth conductive pads; a first DUT electrically coupled between the first and third conductive pads; and a second DUT electrically coupled between the second and fourth conductor pads.

Description

ALLGEMEINER STAND DER TECHNIKGENERAL PRIOR ART

Integrierte Schaltungen (ICs), die häufig Millionen oder Milliarden Halbleitervorrichtungen aufweisen, welche in einen einzelnen Chip gepackt sind, sind eine Basistechnologie für moderne Computer und tragbare elektronische Geräte. Diese ICs und ihre zugrundeliegenden Halbleitervorrichtungen waren zum großen Teil für die Einleitung des modernen Kommunikationszeitalters verantwortlich.Integrated circuits (ICs), which often have millions or billions of semiconductor devices packaged in a single chip, are a basic technology for modern computers and portable electronic devices. These ICs and their underlying semiconductor devices were largely responsible for initiating the modern communications age.

Halbleitervorrichtung von ICs können durch Ereignisse elektrostatischer Entladungen (ESD) beschädigt werden. Derartige ESD-Ereignisse können auftreten, wenn statische Elektrizität plötzlich von einer Körperfläche zu einer Vorrichtung entladen wird. Zum Beispiel kann es während der Herstellung oder der Prüfung von ICs zu einem ESD-Ereignis zwischen dem Finger eines Technikers und einem Halbleiterwafer, worauf sich eine Halbleitervorrichtung befindet, kommen und verursacht werden, dass die Halbleitervorrichtung von einem plötzlichen Strom- oder Spannungsstoß getroffen wird. Dieser plötzliche Strom- oder Spannungsstoß kann die Vorrichtung auf eine Anzahl von Weisen katastrophal beschädigen, wie etwa ein Gateoxid durchbrennen oder die Beschädigung eines Übergangs verursachen. Zum Schutz vor derartigen ESD-Ereignissen wurden ESD-Schutzschaltungen entwickelt.Semiconductor devices of ICs can be damaged by electrostatic discharge (ESD) events. Such ESD events can occur when static electricity is suddenly discharged from a body surface to a device. For example, during the manufacture or testing of ICs, an ESD event can occur between a technician's finger and a semiconductor wafer on which a semiconductor device is located and cause the semiconductor device to be hit by a sudden current or voltage surge. This sudden surge of current or voltage can catastrophically damage the device in a number of ways, such as blowing a gate oxide or causing damage to a junction. ESD protection circuits have been developed to protect against such ESD events.

US 2009 / 0 097 176 A1 offenbart eine ESD-Schutzschaltung, die eine Mehrzahl von Logikgattern umfasst, die zwischen einem ersten Stromversorgungseingang, an den ein erstes Potential angelegt ist, und einem zweiten Stromversorgungseingang, an den ein zweites Potential angelegt ist, das niedriger als das erste Potential ist, verbunden ist. In den Logikgattern ist ein Ausgang des Logikgatters in einer vorderen Stufe mit einem Eingang des Logikgatters in einer hinteren Stufe verbunden. Falls ein Schutzpotential zwischen dem ersten und dem zweiten Potential an einen Knoten angelegt wird, der den Ausgang mit dem Eingang verbindet, wenn die Logikgatter auf einen ESD-Stoß ansprechen, wird ein Durchbruchstrom zu den Logikgattern von dem ersten Potential zu dem zweiten Potential geführt, und falls das erste und das zweite Potential jeweils an den ersten Stromversorgungseingang und den zweiten Stromversorgungseingang angelegt werden, werden die Logikwerte der Logikgatter in einem konstanten Zustand gehalten. US 2009/0 097 176 A1 discloses an ESD protection circuit that includes a plurality of logic gates connected between a first power supply input to which a first potential is applied and a second power supply input to which a second potential is applied that is lower than the first potential , In the logic gates, an output of the logic gate in a front stage is connected to an input of the logic gate in a rear stage. If a protective potential is applied between the first and second potentials to a node that connects the output to the input when the logic gates respond to an ESD surge, a breakdown current is conducted to the logic gates from the first potential to the second potential, and if the first and second potentials are applied to the first power supply input and the second power supply input, respectively, the logic values of the logic gates are kept in a constant state.

Figurenlistelist of figures

Gesichtspunkte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beiliegenden Zeichnungen gelesen wird. Es wird betont, dass verschiedene Merkmale gemäß der Standardpraxis in der Industrie nicht maßstabgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Besprechung beliebig vergrößert oder verkleinert sein.

  • 1 veranschaulicht eine perspektivische Zeichnung eines Chips, der eine Anzahl von Leiterpads umfasst, nach einigen Ausführungsformen.
  • 2 veranschaulicht eine Schnittansicht des Chips von 1 nach einigen Ausführungsformen.
  • 3A veranschaulicht ein schematisches Diagramm einer Prüfpadanordnung nach einigen Ausführungsformen.
  • 3B veranschaulicht ein schematisches Diagramm einer Prüfpadanordnung nach anderen Ausführungsformen.
  • 3C veranschaulicht ein schematisches Diagramm einer Prüfpadanordnung nach anderen Ausführungsformen.
  • 4 veranschaulicht eine Schnittansicht eines Teils einer Prüfpadanordnung nach einigen Ausführungsformen.
  • 5 veranschaulicht eine Draufsicht auf einen Prüfling (device under test, DUT), einer Prüfpadanordnung nach einigen Ausführungsformen.
  • 6 veranschaulicht einige Ausführungsformen eines Verfahrens zur Prüfung eines Chips gemäß einer Prüfpadanordnung.
  • 7 veranschaulicht ein schematisches Diagramm einer anderen Prüfpadanordnung nach einigen Ausführungsformen.
  • 8 veranschaulicht ein schematisches Diagramm einer anderen Prüfpadanordnung nach einigen Ausführungsformen.
  • 9 veranschaulicht eine beispielhafte Gestaltung einer Sicherung nach einigen Ausführungsformen.
  • 10 veranschaulicht eine beispielhafte Gestaltung einer Sicherung nach einigen Ausführungsformen.
  • 11 veranschaulicht eine beispielhafte Gestaltung einer Sicherung nach einigen Ausführungsformen.
  • 12 veranschaulicht eine Gestaltung im Zusammenhang mit einer Prüfpadanordnung nach einigen Ausführungsformen.
  • 13 veranschaulicht eine 12 entsprechende Gestaltungansicht eines DUT nach einigen Ausführungsformen.
  • 14 veranschaulicht eine 12 entsprechende Gestaltungsansicht einer Sicherung nach einigen Ausführungsformen.
  • 15 veranschaulicht eine perspektivische Zeichnung eines Chips, der eine Anzahl von Leiterpads umfasst, nach einigen Ausführungsformen.
  • 16 veranschaulicht eine Schnittansicht eines Chips von 15 nach einigen Ausführungsformen.
Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying drawings. It is emphasized that various features are not drawn to scale in accordance with standard industry practice. In fact, the dimensions of the various features can be arbitrarily increased or decreased for clarity of the meeting.
  • 1 11 illustrates a perspective drawing of a chip that includes a number of conductor pads, according to some embodiments.
  • 2 illustrates a sectional view of the chip of FIG 1 according to some embodiments.
  • 3A FIG. 4 illustrates a schematic diagram of a test pad assembly in accordance with some embodiments.
  • 3B illustrates a schematic diagram of a test pad assembly according to other embodiments.
  • 3C illustrates a schematic diagram of a test pad assembly according to other embodiments.
  • 4 11 illustrates a sectional view of a portion of a test pad assembly in accordance with some embodiments.
  • 5 illustrates a top view of a device under test (DUT), a test pad assembly according to some embodiments.
  • 6 illustrates some embodiments of a method for testing a chip according to a test pad arrangement.
  • 7 FIG. 3 illustrates a schematic diagram of another test pad arrangement in accordance with some embodiments.
  • 8th FIG. 3 illustrates a schematic diagram of another test pad arrangement in accordance with some embodiments.
  • 9 illustrates an exemplary fuse design in accordance with some embodiments.
  • 10 illustrates an exemplary fuse design in accordance with some embodiments.
  • 11 illustrates an exemplary fuse design in accordance with some embodiments.
  • 12 illustrates a design related to a test pad assembly according to some embodiments.
  • 13 illustrates one 12 corresponding design view of a DUT according to some embodiments.
  • 14 illustrates one 12 corresponding design view of a fuse according to some embodiments.
  • 15 11 illustrates a perspective drawing of a chip that includes a number of conductor pads, according to some embodiments.
  • 16 illustrates a sectional view of a chip of FIG 15 according to some embodiments.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Ausführung verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden bestimmte Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in einem direkten Kontakt gebildet werden, und kann sie auch Ausführungsformen beinhalten, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in einem direkten Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Gestaltungen vor.The following disclosure provides many different embodiments or examples for performing various features of the provided article. Certain examples of components and arrangements are described below to simplify the present disclosure. These are of course only examples and are not intended to be limiting. For example, the formation of a first feature above or on a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and may also include embodiments in which the first and the second features second feature additional features can be formed so that the first and the second feature may not be in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for the purpose of simplicity and clarity and does not itself dictate a relationship between the various embodiments and / or designs discussed.

Ferner können räumlich bezogene Ausdrücke wie „unter“, „unterhalb“, „darunter“, „über“, „oberhalb“ und dergleichen hier zur Erleichterung der Beschreibung verwendet sein, um die wie in den Figuren veranschaulichte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad oder in andere Ausrichtungen gedreht) sein, und die hier verwendeten räumlich bezogenen Beschreiber können ebenfalls entsprechend interpretiert werden.Furthermore, spatially related terms such as "below", "below", "below", "above", "above" and the like may be used here for ease of description in order to relate the relationship of an element or feature as illustrated in the figures to (a ) to describe another element (s) or characteristic (s). The spatial expressions are intended to encompass various orientations of the device in use or in operation, in addition to the orientation shown in the figures. The device can be oriented differently (rotated 90 degrees or in other orientations), and the spatial descriptors used here can also be interpreted accordingly.

Integrierte Schaltungen (ICs) umfassen eine oder mehrere Halbleitervorrichtungen, die in und/oder auf einem Halbleitersubstrat angeordnet sind. Zur Ausführung der gewünschten Funktionalität in elektronischen Geräten (wie etwa Mobiltelefonen, Computern, Kraftfahrzeugsteuersystemen und dergleichen) können ICs durch Leiterpads miteinander gekoppelt werden und/oder mit externen Schaltungen gekoppelt werden. Der wie hier verwendete Ausdruck „Leiterpad“ kann einen leitenden Höcker, eine leitende Kugel wie etwa eine Lötmetallkugel oder irgendein anderes Leiterpad, einen Stift oder einen Höcker mit einer abgerundeten, flachen oder im Wesentlichen flachen leitenden Fläche umfassen, und/oder kann einen leitenden Kontaktstellenbereich, der zum Kontakt mit einem Wafer-Prober, einem Netzwerkanalysator usw. ausgebildet ist, umfassen.Integrated circuits (ICs) include one or more semiconductor devices that are arranged in and / or on a semiconductor substrate. In order to carry out the desired functionality in electronic devices (such as mobile telephones, computers, motor vehicle control systems and the like), ICs can be coupled to one another by conductor pads and / or can be coupled to external circuits. The term "lead pad" as used herein may include a conductive bump, a conductive ball such as a solder ball or any other conductive pad, a pin or a bump with a rounded, flat or substantially flat conductive surface, and / or may include a conductive pad area , which is designed for contact with a wafer prober, a network analyzer, etc.

1 zeigt ein Beispiel für einen Chip 100 mit einer Anordnung von Leiterpads 102, die eine integrierte Schaltung (IC), welche in dem Chip 100 enthalten ist, mit einer externen Schaltung wie zum Beispiel etwa einem anderen IC, einem Prober-Prüfgerät, einer Lochrasterplatte, oder einer gedruckten Schaltplatte verbinden. 2 zeigt eine Schnittansicht des Chips 100 von 1 und seiner Leiterpads 102. Es wird sich verstehen, dass der Chip 100 und seine Leiterpads 102 von 1 und 2 lediglich ein allgemeines Beispiel veranschaulichen, das die vorliegende Offenbarung in keiner Weise beschränkt. Die vorliegende Offenbarung ist auf jede beliebige Art von Chip in verschiedenen Herstellungsstadien anwendbar, einschließlich vollständig oder teilweise hergestellter Chips, die auf einem Halbleiterwafer vor dem Vereinzeln enthalten sind, 3D-ICs mit mehreren Substraten, die übereinander gestapelt sind, Chips, die sich im Prozess des Vereinzelns/Packens befinden, und/oder vereinzelter und vollständig gepackter Chips wie etwa, unter anderem, ein gepackter Chip in einem Dual-in-Line-Package (DIP), einem Flip-Chip-Package, einem Ball-Grid-Array-Package, einem kontaktlosen Package, einem Durchgangsöffnungs-Package, und/oder einem Oberflächenmontage-Package. 1 shows an example of a chip 100 with an arrangement of conductor pads 102 which is an integrated circuit (IC) which is in the chip 100 is included, connect to an external circuit such as another IC, a Prober tester, a breadboard, or a printed circuit board. 2 shows a sectional view of the chip 100 of 1 and its ladder pads 102 , It will be understood that the chip 100 and his ladder pads 102 of 1 and 2 merely illustrate a general example that in no way limits the present disclosure. The present disclosure is applicable to any type of chip at various stages of manufacture, including fully or partially fabricated chips contained on a semiconductor wafer prior to dicing, 3D substrates with multiple substrates stacked on top of one another, chips that are in process of singling / packing, and / or singled and fully packed chips such as, among other things, a packed chip in a dual-in-line package (DIP), a flip chip package, a ball grid array Package, a contactless package, a passage opening package, and / or a surface mounting package.

Wie in 2 gezeigt umfasst der Chip 100 ein Halbleitersubstrat 104, das eine oder mehrere Halbleitervorrichtungen 111 (wie etwa Transistoren, Dioden usw., wobei Einzelheiten der Halbleitervorrichtungen 100 zur Einfachheit/Klarheit weggelassen wurden) umfasst. Abhängig davon, bis zu welchem Ausmaß der Chip hergestellt wurde, sind optional eine Passivierungsschicht 106 und/oder eine Polymerschicht 108 vorhanden. Eine oder mehrere der Halbleitervorrichtungen und/oder andere Merkmale des Chips sind zum elektrischen Anschluss durch einen leitenden Pfad an ein entsprechendes Leiterpad 102 ausgebildet. Bei dem Beispiel von 2 umfasst der leitende Pfad einen Zwischenverbindungsaufbau 110, der aus einer Anzahl von übereinander gestapelten Metallschichten gebildet ist, die durch leitende Durchkontaktierungen miteinander verbunden sind. Bei dem veranschaulichten Beispiel von 2 umfasst der Zwischenverbindungsaufbau eine Leitung 112 eines Metalls 1, eine Leitung 114 eines Metalls 2 und eine Leitung 116 eines Metalls 3, die durch Durchkontaktierungen 118 elektrisch gekoppelt sind. Es wird sich jedoch verstehen, dass abhängig von der Anwendung jede beliebige Anzahl von Metallschichten vorhanden sein kann. Obwohl die Leiterpads 102 die Halbleitervorrichtungen 111 betrieblich mit einer oder mehreren externen Schaltungen koppeln können, machen die Leiterpads 102 die Halbleitervorrichtungen 111 und/oder andere Merkmale auf dem Chip auch für ESD-Ereignisse von der externen Umgebung anfällig.As in 2 shown includes the chip 100 a semiconductor substrate 104 , the one or more semiconductor devices 111 (such as transistors, diodes, etc., details of semiconductor devices 100 omitted for simplicity / clarity). Depending on the extent to which the chip was manufactured, a passivation layer is optional 106 and / or a polymer layer 108 available. One or more of the semiconductor devices and / or other features of the chip are for electrical connection through a conductive path to a corresponding conductor pad 102 educated. In the example of 2 the conductive path includes an interconnect setup 110 , which is formed from a number of metal layers stacked one above the other, which are connected to one another by conductive vias. In the illustrated example of 2 the connection setup includes a line 112 of a metal 1 , a line 114 of a metal 2 and a line 116 of a metal 3 by vias 118 are electrically coupled. However, it will be appreciated that any number of metal layers may be present depending on the application. Although the conductor pads 102 the semiconductor devices 111 the conductor pads make operational coupling with one or more external circuits 102 the semiconductor devices 111 and / or other features on the chip are also susceptible to ESD events from the external environment.

Die ESD-Beanspruchung während der Herstellung und dem Packen von Chips stellt eine ernste Bedrohung dar, ganz besonders in Technologieknoten, in denen IC-Merkmale die Größenordnung von Nanometern aufweisen. Zum Beispiel können eine oder mehrere Metallleitungen des Zwischenverbindungsaufbaus 110 in gegenwärtigen Technologieknoten, in denen Mindestmerkmalsgrößen kleiner als 20 nm oder sogar kleiner als 10 nm sein können, eine Breite aufweisen, die der Mindestmerkmalsgröße entspricht, und/oder können benachbarte Metallleitungen so beabstandet sein, dass ihr Abstand ebenfalls der Mindestmerkmalsgröße entspricht. Ein Vorteil des „Schrumpfens“ dieser Metallleitungen 112 bis 116 im Vergleich zu Metallleitungen von früheren Technologieknoten liegt darin, dass dünnere, enger beabstandete Metallleitungen ein dichteres Packen der Vorrichtungen auf dem Chip gestatten. Unglücklicherweise sind die dünneren, enger beabstandeten Metallleitungen äußerst zerbrechlich und empfindlich und entsprechend gegenüber Beschädigungen aufgrund von ESD-Ereignissen anfälliger. Insbesondere kann die Leitung 112 des Metalls 1, die häufig dünner als höhere Metallleitungen auf der IC (z.B. dünner als die Leitung 114 des Metalls 2 und dünner als die Leitung 116 des Metalls 3) ist, leichter als andere Metallleitungen und Durchkontaktierungsaufbauten beschädigt werden.ESD stress during the manufacture and packaging of chips poses a serious threat, particularly in technology nodes where IC features are on the order of nanometers. For example, one or more metal lines of the interconnect structure 110 in current technology nodes, where minimum feature sizes may be less than 20 nm or even less than 10 nm, have a width that corresponds to the minimum feature size, and / or adjacent metal lines may be spaced such that their spacing also corresponds to the minimum feature size. An advantage of "shrinking" these metal lines 112 to 116 Compared to metal lines from previous technology nodes, thinner, more closely spaced metal lines allow devices to be packaged more closely on the chip. Unfortunately, the thinner, more closely spaced metal lines are extremely fragile and fragile and accordingly more susceptible to damage due to ESD events. In particular, the line 112 of the metal 1 that are often thinner than higher metal lines on the IC (eg thinner than the line 114 of the metal 2 and thinner than the wire 116 of the metal 3 ) is easier to damage than other metal lines and via structures.

Die Dünnheit der Leitung 112 des Metalls 1 ist besonders problematisch, wenn Elektromigrationsprüfungen vorgenommen werden sollen, um die Leitungen 112 des Metalls 1 und/oder andere Merkmale des Chips 100 zu charakterisieren. Elektromigration ist der Transport oder die „Erosion“ von Material wie etwa Metallatomen von der Leitung 112 des Metalls 1, die durch die allmähliche Bewegung der Metallatome aufgrund des Impulsübertrags zwischen dem Leiten von Elektronen und dem Diffundieren von Metallatomen verursacht wird. Bei modernen ICs, bei denen die Leitungen des Metalls 1 sehr dünn sind, sind Elektromigrationsprüfungen aufgrund der Zerbrechlichkeit der Leitungen des Metalls 1 sehr schwer durchzuführen. Ein Ansatz, um eine Elektromigrationsprüfung einer Leitung des Metalls 1 zu gestatten, ist, die Länge der Leitung des Metalls 1 zu vergrößern, um den parasitären Widerstand zu erhöhen und die Fehlerquote zu verringern. Doch kurze Metallleitungen mit einer Länge von weniger als 120 Mikrometer können durch einen solchen Ansatz nicht überwacht werden, und eine lange Leitung (wie etwa 120 Mikrometer lang) spiegelt typische Aufbauten auf dem Chip nicht genau wider, da Leitungen des Metalls 1 in praktischen Zwischen verbindungsaufbauten 110 kurz sind.The thinness of the line 112 of the metal 1 is particularly problematic when electromigration tests are to be carried out on the lines 112 of the metal 1 and / or other features of the chip 100 to characterize. Electromigration is the transportation or "erosion" of materials such as metal atoms from the line 112 of the metal 1 caused by the gradual movement of the metal atoms due to the momentum transfer between the conduction of electrons and the diffusion of metal atoms. In modern ICs where the lines of the metal 1 are very thin, electromigration tests are due to the fragility of the metal lines 1 very difficult to do. An approach to an electromigration test of a pipe of the metal 1 allow is the length of the pipe of the metal 1 to increase to increase parasitic resistance and reduce the error rate. However, short metal lines less than 120 microns in length cannot be monitored by such an approach, and a long line (such as 120 microns long) does not accurately reflect typical builds on the chip, since lines of the metal 1 in practical intermediate connection structures 110 are short.

Daher stellt die vorliegende Offenbarung Techniken bereit, wodurch eine Leitung 112 des Metalls 1, bei der es sich um ein Beispiel für einen Prüfling (DUT) handelt, geprüft werden kann, während die Gefahr eines ESD-Schadens begrenzt wird und dennoch typische Längen der Leitung des Metalls 1, die bei der Herstellung von ICs verwendet werden, widergespiegelt werden. Bei einigen Ausführungsformen stellt die Offenbarung eine Prüfpadanordnung bereit, bei der eine Anordnung von Leiterpads, die von ESD-Schutzvorrichtungen und Sicherungen Gebrauch machen, während der Herstellung zumindest einen Teil der Energie eines jeglichen ESD-Impulses von einer geprüften kurzen Leitung des Metalls 1 ableitet. Dann, wenn die Herstellung abgeschlossen ist und der Hersteller Elektromigrationsprüfungen vornehmen, möchte kann der Hersteller die Sicherungen auslösen und dann die Elektromigrationsprüfungen an der kurzen Leitung des Metalls 1 vornehmen. Da die Sicherungen ausgelöst sind, beeinträchtigen die ESD-Vorrichtungen die Ergebnisse der Elektromigrationsprüfung nicht. Das Konzept ist nicht auf Leitungen des Metalls 1 als DUT beschränkt, sondern kann auch für andere DUTs einschließlich, aber ohne Beschränkung darauf, der Leitung 114 des Metalls 2, der Leitung 116 des Metalls 3, höheren oder niedrigeren Metallleitungen wie auch anderen Vorrichtungsaufbauten verwendet werden.Therefore, the present disclosure provides techniques by which conduction 112 of the metal 1 , which is an example of a device under test (DUT), can be tested while limiting the risk of ESD damage and still typical lengths of metal conduction 1 which are used in the manufacture of ICs. In some embodiments, the disclosure provides a test pad assembly in which an array of lead pads that make use of ESD protectors and fuses during manufacture produces at least a portion of the energy of any ESD pulse from a tested short line of the metal 1 derives. Then, when manufacturing is complete and the manufacturer wants to perform electromigration tests, the manufacturer may want to trip the fuses and then the electromigration tests on the short line of the metal 1 make. Since the fuses are tripped, the ESD devices do not affect the results of the electromigration test. The concept is not on lines of metal 1 Restricted as a DUT, but can be used for other DUTs including, but not limited to, the line 114 of the metal 2 , the management 116 of the metal 3 , higher or lower metal lines as well as other device structures can be used.

3 zeigt einen Teil eines Chips 300, der eine Prüfpadanordnung nach einigen Ausführungsformen zeigt. Die Prüfpadanordnung umfasst eine Reihe von Leiterpads 301, und zwar ein erstes Leiterpad 302, ein zweites Leiterpad 304, ein drittes Leiterpad 306 und ein viertes Leiterpad 308. Ein erstes ESD-Schutzelement 310 ist elektrisch zwischen das erste Leiterpad 302 und das zweite Leiterpad 304 gekoppelt. Ein zweites ESD-Schutzelement 314 ist elektrisch zwischen das dritte Leiterpad 306 und das vierte Leiterpad 308 gekoppelt. Ein erster Prüfling (DUT) 318, der bei einigen Ausführungsformen als eine erste kurze Leitung des Metalls 1 mit einem ersten Widerstand R1 erscheinen kann, ist elektrisch zwischen das erste und das dritte Leiterpad (302, 306) gekoppelt, und ein zweiter DUT 320, der bei einigen Ausführungsformen als eine zweite kurze Leitung des Metalls 1 mit einem zweiten Widerstand R2 erscheinen kann, ist elektrisch zwischen das zweite und das vierte Leiterpad (304, 308) gekoppelt. Das erste ESD-Schutzelement 310 weist einen dritten Widerstand R3 auf; und das zweite ESD-Schutzelement weist einen vierten Widerstand R4 auf. Bei einigen Ausführungsformen sind R1 und R2 gleich und größer als R3 und R4. R1 und R2 können sich alternativ voneinander unterscheiden, und R3 und R4 können abhängig von der Ausführung gleich oder ungleich verschieden sein. Das erste Leiterpad 302, der erste DUT 318, das dritte Leiterpad 306, das zweite ESD-Schutzelement 314, das vierte Leiterpad 308, der zweite DUT 320, das zweite Leiterpad 304 und das erste ESD-Schutzelement 310 sind bei einigen Ausführungsformen als geschlossene Stromschleife angeordnet. 3 shows part of a chip 300 10 showing a test pad assembly according to some embodiments. The test pad assembly includes a series of lead pads 301 , namely a first conductor pad 302 , a second conductor pad 304 , a third conductor pad 306 and a fourth lead pad 308 , A first ESD protection element 310 is electrical between the first conductor pad 302 and the second conductor pad 304 coupled. A second ESD protection element 314 is electrical between the third conductor pad 306 and the fourth conductor pad 308 coupled. A first examinee (DUT) 318 which, in some embodiments, is a first short line of metal 1 with a first resistance R1 can appear electrically between the first and third conductor pads ( 302 . 306 ) coupled, and a second DUT 320 , which in some embodiments acts as a second short line of metal 1 with a second resistor R2 appears electrically between the second and fourth conductor pads ( 304 . 308 ) coupled. The first ESD protection element 310 exhibits a third resistance R3 on; and the second ESD protection element has a fourth resistor R4 on. With some Embodiments are R1 and R2 equal and greater than R3 and R4 , R1 and R2 can alternatively differ from each other, and R3 and R4 can be the same or different depending on the version. The first conductor pad 302 , the first DUT 318 , the third conductor pad 306 , the second ESD protection element 314 , the fourth conductor pad 308 , the second DUT 320 , the second conductor pad 304 and the first ESD protection element 310 are arranged as a closed current loop in some embodiments.

Unter kurzer Bezugnahme auf 4 sind die Leiterpads 301, zum Beispiel das erste Leiterpad 302 und das dritte Leiterpad 306, über einem Zwischenverbindungsaufbau 322 und über einem Halbleitersubstrat 324 wie etwa einem massiven monokristallinen Siliziumsubstrat oder einem Halbleiter-auf-Isolator(SOI)-Substrat angeordnet. Der Zwischenverbindungsaufbau 322 kann einen dielektrischen Aufbau 326 wie etwa Siliziumdioxid oder ein dielektrisches Low-k-Material und mehrere Metallschichten, die in dem dielektrischen Aufbau angeordnet sind und über Durchkontaktierungen 321, die sich senkrecht zwischen benachbarten Metallschichten erstrecken, verbunden sind, umfassen. Eine unterste Metallschicht 328 (z.B. eine Schicht des Metalls 1) kann eine Leitung 328L des Metalls 1 mit einer ersten Dicke t1 , die zum Beispiel 20 nm oder weniger beträgt, umfassen; und eine obere Metallleitung 330 (z.B. eine Schicht des Metalls 2) kann Leitungen 330L des Metalls 2 mit einer zweiten Dicke t2 , die größer als die erste Dicke ist, um Stromverdrängungseffekte zu verringern, umfassen. Über der oberen Metallschicht 330 und unter den Leiterpads 301 können auch zusätzliche Metallschichten (nicht gezeigt) angeordnet sein. Die Leiterpads 301 weisen häufig eine dritte Dicke t3 auf, die größer als jede aus der ersten und der zweiten Dicke t1 , t2 ist. Die Metallschichten und die Leiterpads bestehen häufig aus einem Metall wie etwa zum Beispiel Kupfer oder einer Kupferlegierung. With a brief reference to 4 are the conductor pads 301 , for example the first conductor pad 302 and the third conductor pad 306 , over an interconnect 322 and over a semiconductor substrate 324 such as a solid monocrystalline silicon substrate or a semiconductor on insulator (SOI) substrate. The connection setup 322 can have a dielectric structure 326 such as silicon dioxide or a low-k dielectric material and a plurality of metal layers which are arranged in the dielectric structure and via vias 321 connected perpendicularly between adjacent metal layers. A bottom layer of metal 328 (e.g. a layer of the metal 1 ) can be a line 328l of the metal 1 with a first thickness t 1 which is, for example, 20 nm or less; and an upper metal line 330 (e.g. a layer of the metal 2 ) can lines 330L of the metal 2 with a second thickness t 2 that is greater than the first thickness to reduce current displacement effects. Over the top metal layer 330 and under the conductor pads 301 Additional metal layers (not shown) can also be arranged. The ladder pads 301 often have a third thickness t 3 on that is larger than any of the first and second thicknesses t 1 . t 2 is. The metal layers and the conductor pads are often made of a metal such as copper or a copper alloy.

Bei einigen Ausführungsformen kann die unterste Metallschicht 328 einen dem ersten DUT 318 entsprechenden DUT-Bereich 318R aufweisen, der eine Dicke t1 von weniger als 20 nm und eine Länge von nächstgelegenen Rändern von Durchkontaktierungen, die mit einer oberen Fläche der untersten Metallschicht 328 in Kontakt stehen, von 120 Mikrometer oder weniger zeigt. Bei einigen Ausführungsformen kann der DUT-Bereich 218R elektrisch von Halbleitervorrichtungen 311 auf dem Halbleitersubstrat 321 isoliert sein, was gestatten kann, dass eine genaue Prüfung des DUT-Bereichs 318R ausschließlich durch die Leiterpads 301 stattfindet. Wie in 5 gezeigt kann sich der DUT-Bereich 318R bei einigen Ausführungsformen einwärts verjüngen, so dass der DUT-Bereich 318 eine erste Breite w1 von etwa 20 nm oder weniger aufweisen kann, während benachbarte Bereiche der Leitung 328L des Metalls 1 zum Beispiel um einen Faktor von zwei oder drei oder mehr breiter sind und eine zweite Breite w2 aufweisen, die größer als die erste Breite w1 ist. Bei einigen Ausführungsformen entspricht der DUT-Bereich 318R einer Leitung des Metalls 1 mit einer der ersten/und oder der zweiten Breite w1 , w2 , die von 10 nm bis ungefähr 500 nm reicht, und einer Länge L von ungefähr 790 nm. Bei einigen Ausführungsformen beträgt der Widerstand (Rdut) des ersten DUT 318 und/oder des zweiten DUT 320 ungefähr 360 Ohm. Das erste und/oder das zweite ESD-Schutzelement 310, 314 kann eine elektronische Sicherung (Metall 1, W/L = 20 nm bis 0,5 µm/0,55 µm) mit einem Widerstand (RSicherung) von ungefähr 165 Ohm sein.In some embodiments, the bottom metal layer 328 the first DUT 318 corresponding DUT area 318R have a thickness t 1 of less than 20 nm and a length of closest edges of vias with an upper surface of the bottom metal layer 328 in contact, of 120 microns or less shows. In some embodiments, the DUT range 218R electrically from semiconductor devices 311 on the semiconductor substrate 321 be isolated, which may allow a thorough examination of the DUT area 318R exclusively through the conductor pads 301 takes place. As in 5 the DUT area can be shown 318R in some embodiments taper inward so that the DUT area 318 a first width w 1 of about 20 nm or less while adjacent areas of the line 328l of the metal 1 for example, are wider by a factor of two or three or more and a second width w 2 have greater than the first width w 1 is. In some embodiments, the DUT range corresponds 318R a line of metal 1 with one of the first / and or the second width w 1 . w 2 ranging from 10 nm to about 500 nm and a length L of about 790 nm. In some embodiments, the resistance (Rdut) of the first DUT is 318 and / or the second DUT 320 about 360 ohms. The first and / or the second ESD protection element 310 . 314 can an electronic fuse (metal 1 , W / L = 20 nm to 0.5 µm / 0.55 µm) with a resistance (R fuse) of approximately 165 ohms.

Im Allgemeinen können die ESD-Schutzelemente 310, 314 bidirektionale Vorrichtungen sein, die gestatten, dass Strom in beiden Richtungen durch sie hindurch fließen. Zum Beispiel können die ESD-Schutzelements als NPN- oder PNP-Bipolartransistoren (BJTs), MOSFETs vom p-Typ oder vom n-Typ, Thyristoren (SCRs), Schottky-Dioden oder Lawinendioden ausgeführt sein. Unter kurzer Bezugnahme auf die Ausführungsform von 3B ist ein Beispiel ersichtlich, bei dem das erste ESD-Schutzelement 310 eine erste Sicherung 312 und eine erste und zweite Diode 313, 315 umfasst; und wobei das zweite ESD-Schutzelement 310 eine zweite Sicherung 316 und eine dritte und eine vierte Diode 317, 319 umfasst. 3C veranschaulicht ein anderes Beispiel, bei dem die erste und die zweite Diode 313, 315 wie auch die dritte und die vierte Diode 317, 319 in den entgegengesetzten Richtungen angeordnet sind. Obwohl 3B und 3C zeigen, dass die erste und die zweite Sicherung 312, 316 in Reihe zwischen Dioden angeordnet sind, wird sich verstehen, dass die erste und die zweite Sicherung 312, 316 eine inhärente Eigenschaft dieser bidirektionalen Vorrichtungen sein können und nicht notwendigerweise ein gesondert strukturierter Aufbau sind.In general, the ESD protection elements 310 . 314 be bidirectional devices that allow current to flow through them in both directions. For example, the ESD protection elements can be implemented as NPN or PNP bipolar transistors (BJTs), p-type or n-type MOSFETs, thyristors (SCRs), Schottky diodes or avalanche diodes. Referring briefly to the embodiment of FIG 3B an example can be seen in which the first ESD protection element 310 a first backup 312 and first and second diodes 313 . 315 includes; and wherein the second ESD protection element 310 a second backup 316 and a third and a fourth diode 317 . 319 includes. 3C illustrates another example in which the first and second diodes 313 . 315 as well as the third and fourth diodes 317 . 319 are arranged in the opposite directions. Even though 3B and 3C show that the first and the second fuse 312 . 316 arranged in series between diodes, it will be understood that the first and the second fuse 312 . 316 may be an inherent property of these bidirectional devices and are not necessarily a separate structure.

6 zeigt eine Methodologie, die veranschaulicht, wie die Prüfpadanordnung von 3 als Teil eines Prüfungs- und/oder Herstellungsprozesses für ICs verwendet werden kann. Obwohl das Verfahren, das durch das Ablaufdiagramm beschrieben ist, hier als Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben ist, wird sich verstehen, dass die veranschaulichte Abfolge dieser Handlungen oder Ereignisse nicht in einem beschränkenden Sinn interpretiert werden soll. Zum Beispiel können einige Handlungen in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen neben den hier veranschaulichten und/oder beschriebenen stattfinden. Ferner sind möglicherweise nicht alle veranschaulichten Handlungen erforderlich, um einen oder mehrere Gesichtspunkte oder Ausführungsformen der vorliegenden Beschreibung auszuführen, und können eine oder mehrere der Handlungen, die hier dargestellt sind, in einer oder mehreren gesonderten Handlungen und/oder Phasen vorgenommen werden. 6 FIG. 5 shows a methodology that illustrates how the test pad assembly of FIG 3 can be used as part of a testing and / or manufacturing process for ICs. Although the method described by the flowchart is illustrated and described herein as a series of actions or events, it will be understood that the illustrated sequence of these actions or events should not be interpreted in a limiting sense. For example, some actions may take place in different orders and / or simultaneously with other actions or events besides those illustrated and / or described here. Furthermore, not all of the acts illustrated may be required to perform one or more aspects or embodiments of the present description, and may include one or more of the acts illustrated herein in FIG one or more separate actions and / or phases.

In 602 wird der Chip 300 mit seiner Prüfpadanordnung während der Herstellung oder der Prüfung einer Umgebung ausgesetzt, die für eine elektrostatische Entladung (ESD) anfällig ist. Zum Beispiel kann der Chip 300 durch einen Techniker gehandhabt werden oder auf einer Wafer-Prober-Vorrichtung, worin eine oder mehrere Wafer-Prober in einen elektrischen Kontakt mit einem oder mehreren Leiterpads 301 gebracht werden, angeordnet werden. Da diese Umgebung den Chip 300 ESD-Ereignissen aussetzen kann, sind die erste und die zweite Sicherung 312, 316 zu dieser Zeit nicht ausgelöst, so dass das erste ESD-Schutzelement 310 einen leitenden Pfad zwischen dem ersten Leiterpad 302 und dem dritten Leiterpfad 306 bereitstellt, und das zweite ESD-Schutzelement 314 einen leitenden Pfad zwischen dem zweiten Leiterpad 304 und dem vierten Leiterpad 308 bereitstellt. Wenn ein ESD-Ereignis eintritt, zerstreuen das erste und das zweite ESD-Schutzelement 310, 314 die Energie des ESD-Ereignisses verlässlich. Wenn zum Beispiel R1 ≈ R3 + R2 + R4 ist, und wenn das erste und das dritte Leiterpad 302, 306 geerdet sind und ein positives ESD-Impuls-Ereignis das erste Leiterpad 302 trifft, kann der ESD-Strom in zwei gleiche Teile geteilt werden, wenn er den Chip bei 302 trifft (und den Chip bei 306 verlässt). Somit kann ein erster Teil des ESD-Stroms über R1 fließen, und kann ein zweiter Teil des ESD-Strom über das erste ESD-Schutzelement 310 fließen und über das zweite ESD-Schutzelement 314 weiterlaufen. Insbesondere kann der zweite Teil des ESD-Stroms über das erste ESD-Schutzelement 310 fließen, wenn die zweite Diode 315 in der Vorwärtsrichtung leitet und die erste Diode 313 rückwärts vorgespannt ist und durch einen Lawinendurchbruch leitet; und läuft der ESD-Strom durch das zweite ESD-Schutzelement 314 weiter, wenn die vierte Diode 319 rückwärts vorgespannt ist und durch einen Lawinendurchbruch leitet und die dritte Diode 317 in der Vorwärtsrichtung leitet. Anstelle einer „Spitzenbildung“ des ESD-Stroms über den ersten DUT 318 oder den zweiten DUT 320 kann der Strom geteilt werden, bei diesem Schema von vier Pads ungefähr gleich, was die ESD-Beanspruchung auf den ersten und den zweiten DUT 318, 320 beschränkt und entsprechend die ESD-induzierte Beschädigung und/oder Elektromigration beschränkt.In 602 becomes the chip 300 with its test pad assembly exposed to an environment susceptible to electrostatic discharge (ESD) during manufacture or testing. For example, the chip 300 be handled by a technician or on a wafer prober device wherein one or more wafer probers are in electrical contact with one or more conductor pads 301 brought, arranged. Because this environment the chip 300 The first and second backups can be exposed to ESD events 312 . 316 not triggered at that time, so the first ESD protection element 310 a conductive path between the first conductor pad 302 and the third conductor path 306 provides, and the second ESD protection element 314 a conductive path between the second conductor pad 304 and the fourth conductor pad 308 provides. When an ESD event occurs, the first and second ESD protection elements disperse 310 . 314 the energy of the ESD event is reliable. For example, if R1 ≈ R3 + R2 + R4, and if the first and third conductor pads 302 . 306 are grounded and a positive ESD pulse event is the first conductor pad 302 hits, the ESD current can be divided into two equal parts if it attaches the chip 302 hits (and the chip 306 leaves). Thus, a first part of the ESD current can R1 flow, and can a second part of the ESD current through the first ESD protection element 310 flow and over the second ESD protection element 314 continue. In particular, the second part of the ESD current can be via the first ESD protection element 310 flow when the second diode 315 conducts in the forward direction and the first diode 313 is biased backwards and leads through an avalanche breakdown; and the ESD current runs through the second ESD protection element 314 continue if the fourth diode 319 is biased backwards and leads through an avalanche breakdown and the third diode 317 heads in the forward direction. Instead of "peaking" the ESD current via the first DUT 318 or the second DUT 320 the current can be divided, in this scheme by four pads roughly equal to what the ESD stress on the first and the second DUT 318 . 320 limited and accordingly limited the ESD-induced damage and / or electromigration.

Die ESD-Stromverteilungen können wie folgt sein. Für eine Beanspruchung zwischen dem ersten Leiterpad 302 und dem zweiten Leiterpad 304: I R1 = I PAD1 ∗ ( R 3 ) / ( R 1 + R 2 + R 3 + R 4 ) ;

Figure DE102016118311B4_0001
I R3 = I PAD1 ∗ ( R 1 + R 2 + R 4 ) / ( R 1 + R 2 + R 3 + R 4 )
Figure DE102016118311B4_0002
Für eine Beanspruchung zwischen dem ersten Leiterpad 302 und dem dritten Leiterpad 306: I R1 = I PAD1 ∗ ( R 2 + R 3 + R 4 ) / ( R 1 + R 2 + R 3 + R 4 ) ;
Figure DE102016118311B4_0003
 I R3 = I PAD1 ∗ ( R 1 ) / ( R 1 + R 2 + R 3 + R 4 )
Figure DE102016118311B4_0004
Für eine Beanspruchung zwischen dem ersten Leiterpad 302 und dem vierten Leiterpad 308: I R1 = 1 / 2 * I PAD1 ;
Figure DE102016118311B4_0005
 I R3 = 1 / 2 * I PAD 1
Figure DE102016118311B4_0006
 The ESD power distributions can be as follows. For stress between the first conductor pad 302 and the second conductor pad 304 : I R1 = I PAD1 * ( R 3 ) / ( R 1 + R 2 + R 3 + R 4 ) ;
Figure DE102016118311B4_0001
 I R3 = I PAD1 * ( R 1 + R 2 + R 4 ) / ( R 1 + R 2 + R 3 + R 4 )
Figure DE102016118311B4_0002
 For stress between the first conductor pad 302 and the third conductor pad 306 : I R1 = I PAD1 * ( R 2 + R 3 + R 4 ) / ( R 1 + R 2 + R 3 + R 4 ) ;
Figure DE102016118311B4_0003
 I R3 = I PAD1 * ( R 1 ) / ( R 1 + R 2 + R 3 + R 4 )
Figure DE102016118311B4_0004
 For stress between the first conductor pad 302 and the fourth conductor pad 308 : I R1 = 1 / 2 * I PAD1 ;
Figure DE102016118311B4_0005
 I R3 = 1 / 2 * I PAD 1
Figure DE102016118311B4_0006

Es wird sich verstehen, dass bei einigen Ausführungsformen R1 ungefähr R3 + R2 + R4 gleich ist, wie in dem gerade beschriebenen Beispiel dargelegt wurde. Es ist jedoch keine genaue Gleichheit nötig, und es wird sich verstehen, dass sich R1 auch von R3 + R2 + R4 unterscheiden kann. Zum Beispiel kann R1 bei einigen Ausführungsformen um eine oder mehr Größenordnungen größer als R3 + R2 + R4 sein. Bei anderen Ausführungsformen kann R1 um 1 % bis 500 % größer als R3 + R2 + R4 sein, oder bei anderen Ausführungsformen um 5 % bis 200 %, oder bei noch anderen Ausführungsformen um 10 % bis 100 %. Je gleicher R1 R3 + R2 + R4 ist, desto gleichmäßiger wird der ESD-Strom bei dem obigen Beispiel über den ersten DUT 318 und den zweiten DUT 320 geteilt werden. Doch selbst wenn der Strom nicht gleichmäßig geteilt wird, kann die Ablenkung von „etwas“ ESD-Strom entweder von dem ersten DUT 318 und/oder dem zweiten DUT 320 dabei helfen, den ESD-induzierten Schaden und/oder die Elektromigration zu beschränken, weshalb R1 von R3 + R2 + R4 abweichen kann (manchmal bedeutend) und dennoch eine verbesserte Funktionalität bereitstellen kann.It will be understood that in some embodiments R1 approximately R3 + R2 + R4 is the same as set out in the example just described. However, no exact equality is necessary and it will be understood that R1 can also differ from R3 + R2 + R4. For example R1 in some embodiments, be one or more orders of magnitude greater than R3 + R2 + R4. In other embodiments R1 1% to 500% greater than R3 + R2 + R4, or 5% to 200% in other embodiments, or 10% to 100% in still other embodiments. The same R1 R3 + R2 + R4 is, the more uniform the ESD current in the above example is through the first DUT 318 and the second DUT 320 to be shared. But even if the current is not divided equally, the deflection of "some" ESD current can either be from the first DUT 318 and / or the second DUT 320 help limit ESD-induced damage and / or electromigration, which is why R1 of R3 + R2 + R4 may differ (sometimes significantly) and still provide improved functionality.

Bei 604 werden nach der Herstellung und/oder der Prüfung die erste und die zweite Sicherung 32, 316 ausgelöst, wodurch der Strompfad, auf dem sich die erste und die zweite Sicherung befinden, unterbrochen wird. Die erste Sicherung 312 kann ausgelöst werden, indem Wafer-Prober in einen elektrischen Kontakt mit dem ersten Leiterpad 302 und dem zweiten Leiterpad 304 gebracht werden. Die Wafer-Prober üben dann eine elektrische Beanspruchung über das erste und das zweite Leiterpad 302, 304 aus, wobei die ausgeübte elektrische Beanspruchung die Form eines Stroms und/oder einer Spannung mit einer ausreichenden Größe, um die erste Sicherung 312 auszulösen, aufweist. Wenn wir zum Beispiel die erste Sicherung 312 trimmen möchten, kann die Beanspruchung auf das erste und das zweite Leiterpad 302, 304 ausgeübt werden. Der Widerstand auf dem ESD-Sicherungspfad wird R3 sein. Auf einem anderen Pfad ist der Widerstand nicht nur R1, sondern R1 + R4 + R2. Daher ist der Widerstand auf dem ESD-Sicherungspfad dann, wenn R1 ungefähr gleich R3 + R2 + R4 ist, R3, und ist der Widerstand auf dem anderen Pfad (durch einfache Substitution) (R3 + R2 + R4) + R4 + R2, was deutlich größer als R3 ist. Dies bedeutet, dass der Großteil des Stroms zu der ersten Sicherung 312 unter Trimmung verschoben werden kann, während die DUTs 320 und 318 den Rest des Stroms ertragen können (RDUT_Pfad > RSicherung_Pfad).at 604 become the first and second fuse after the production and / or the test 32 . 316 triggered, thereby interrupting the current path on which the first and the second fuse are located. The first backup 312 can be triggered by placing wafer probers in electrical contact with the first lead pad 302 and the second conductor pad 304 to be brought. The wafer probers then exert an electrical load on the first and second conductor pads 302 . 304 from, the applied electrical stress being in the form of a current and / or voltage of sufficient magnitude to fuse the first 312 trigger, has. For example, if we have the first backup 312 want to trim, the stress on the first and the second conductor pad 302 . 304 be exercised. The resistance on the ESD backup path will R3 his. Resistance is not just on another path R1 . but R1 + R4 + R2. Therefore, the resistance on the ESD backup path is when R1 is approximately equal to R3 + R2 + R4, R3, and is the resistance on the other path (through simple substitution) (R3 + R2 + R4) + R4 + R2, which is significantly larger than R3 is. This means that most of the electricity goes to the first fuse 312 can be moved under trim while the DUTs 320 and 318 can endure the rest of the current (R DUT_Pfad> R Sicherung_Pfad).

Auf die gleiche Weise kann die zweite Sicherung 316 durch Anordnung von Wafer-Probern in einen elektrischen Kontakt mit dem ersten und dem vierten Leiterpad 306, 308 und Ausüben einer elektrischen Beanspruchung auf das dritte und vierte Leiterpad 306, 308 ausgelöst werden. Die Wafer-Prober üben dann eine elektrische Beanspruchung über das dritte und das vierte Leiterpad 306, 308 aus, wobei die ausgeübte elektrische Beanspruchung die Form eines Stroms und/oder einer Spannung mit einer ausreichenden Größe, um die zweite Sicherung 316 auszulösen, aufweist. Wenn wir zum Beispiel die zweite Sicherung 316 trimmen möchten, kann die Beanspruchung auf das dritte und das vierte Leiterpad 306, 308 ausgeübt werden. Der Widerstand auf dem ESD-Sicherungspfad wird R4 sein. Auf einem anderen Pfad ist der Widerstand nicht nur R2, sondern R1 + R3 + R2. Daher ist der Widerstand auf dem ESD-Sicherungspfad dann, wenn R1 ungefähr gleich R3 + R2 + R4 ist, R4, und ist der Widerstand auf dem anderen Pfad (durch einfache Substitution) (R3 + R2 + R4) + R4 + R2, was deutlich größer als R4 ist. Dies bedeutet, dass der Großteil des Stroms zu der zweiten Sicherung 316 unter Trimmung verschoben werden kann, während die DUTs 320 und 318 den Rest des Stroms ertragen können (RDUT_Pfad > RSicherung_Pfad).In the same way, the second fuse 316 by arranging wafer probes in electrical contact with the first and fourth conductor pads 306 . 308 and applying electrical stress to the third and fourth conductor pads 306 . 308 to be triggered. The wafer probers then exercise an electrical stress via the third and fourth conductor pads 306 . 308 , the applied electrical stress being in the form of a current and / or voltage of a sufficient magnitude to secure the second fuse 316 trigger, has. For example, if we have the second fuse 316 want to trim, the stress on the third and fourth conductor pad 306 . 308 be exercised. The resistance on the ESD backup path will R4 his. Resistance is not just on another path R2 but R1 + R3 + R2. Therefore, the resistance on the ESD backup path is when R1 is approximately equal to R3 + R2 + R4, R4, and is the resistance on the other path (through simple substitution) (R3 + R2 + R4) + R4 + R2, which is significantly larger than R4 is. This means that most of the electricity goes to the second fuse 316 can be moved under trim while the DUTs 320 and 318 can endure the rest of the current (R DUT_Pfad> R Sicherung_Pfad).

Bei 606 wird eine Bestimmung vorgenommen, ob an dem ersten DUT 318 und/oder dem zweiten DUT 320 eine Elektromigrationsprüfung vorgenommen werden soll.at 606 a determination is made as to whether on the first DUT 318 and / or the second DUT 320 an electromigration test is to be carried out.

Wenn dies der Fall ist (d.h., „JA“ bei 606), wird in Block 608 eine Elektromigrationsprüfung an dem ersten DUT 318 und/oder dem zweiten DUT 320 vorgenommen. Wenn nicht (d.h., „NEIN“ bei 606), geht das Verfahren zu 618 über, wo zusätzliche Prüfungen wie etwa ein JTAG-Scanning, eine Vektorprüfung und/oder eine andere Chip-Verifikation und/oder -Charakterisierung durchgeführt werden; und/oder kann eine Wafervereinzelung; und/oder ein Packen durchgeführt werden. Da die Elektromigrationsprüfung in verschiedenen Stadien vorgenommen werden kann, ist zu beachten, dass diese Tätigkeiten in Block 618 optional sind und/oder weggelassen werden können und/oder vor der Elektromigrationsprüfung in Block 608 vorgenommen werden können.If so (ie, "YES" for 606 ), is in block 608 an electromigration test on the first DUT 318 and / or the second DUT 320 performed. If not (ie, "NO" for 606 ), the procedure goes on 618 about where additional tests such as JTAG scanning, vector testing and / or other chip verification and / or characterization are performed; and / or a wafer singulation; and / or packing is carried out. Since the electromigration test can be carried out in different stages, it should be noted that these activities are in block 618 are optional and / or can be omitted and / or in block prior to the electromigration test 608 can be made.

Bei 610 wird zur Vornahme der Elektromigrationsprüfung an dem ersten DUT 318 eine erste Reihe von unterschiedlichen Strom- oder Spannungsvorbelastungen über das erste Leiterpad 302 und das dritte Leiterpad 306 angelegt. Somit werden zunehmende elektrische Belastungen zuerst auf den ersten DUT 318 ausgeübt.at 610 is used to conduct the electromigration test on the first DUT 318 a first series of different current or voltage preloads via the first conductor pad 302 and the third conductor pad 306 created. Thus, increasing electrical loads are first on the first DUT 318 exercised.

Bei 612 wird nach der Anlegung jeder Strom- oder Spannungsvorbelastung der erste DUT 318 bewertet, um zu bestimmen, bis zu welchem Ausmaß Metall von dem ersten DUT 318 entfernt wurde. Zum Beispiel können Rasterelektronenmikroskop(REM)-Technologien verwendet werden, um den Chip zu untersuchen, nachdem der Strom oder die Spannung angelegt wurde, und kann das Ausmaß der Elektromigration auf Basis von Veränderungen in dem ersten DUT 318 vor und nach der Prüfung bestimmt werden. Wenn der erste DUT 318 zum Beispiel eine Leitung des Metalls 1 ist, die eine anfängliche Breite von 20 nm und eine anfängliche Länge von 120 nm aufweist, würde eine REM-Messung, die eine Abnahme der Dicke der Leitung des Metalls 1 auf 5 mm angibt, anzeigen, dass es zu einem bedeutenden Ausmaß an Elektromigration gekommen ist. Anstelle von REM-Messungen können auch Widerstandsmessungen des ersten DUT 318 vorgenommen werden, um das Ausmaß der Elektromigration, falls vorhanden, zu bestimmen. Wenn eine Leitung des Metalls 1 eines ersten DUT 318 zum Beispiel einen anfänglichen Widerstand von 360 Ohm aufwies und der Widerstand nach der Prüfung auf 1 Kiloohm anstieg, hat wahrscheinlich ein bedeutendes Ausmaß an Elektromigration stattgefunden.at 612 becomes the first DUT after applying any current or voltage preload 318 evaluated to determine to what extent metal from the first DUT 318 was removed. For example, scanning electron microscope (SEM) technologies can be used to examine the chip after the current or voltage is applied, and the extent of electromigration based on changes in the first DUT 318 be determined before and after the test. If the first DUT 318 for example a pipe of the metal 1 that has an initial width of 20 nm and an initial length of 120 nm, an SEM measurement would show a decrease in the thickness of the conduit of the metal 1 to 5 mm indicates that there has been a significant amount of electromigration. Instead of SEM measurements, resistance measurements of the first DUT can also be made 318 to determine the extent of electromigration, if any. If a line of metal 1 of a first DUT 318 for example an initial resistance of 360 Ohm and the resistance rose to 1 kiloohm after testing, there has likely been a significant amount of electromigration.

Bei 612 wird eine zweite Reihe von unterschiedlichen Strom- oder Spannungsvorbelastungen über das zweite Leiterpad 304 und das vierte Leiterpad 308 angelegt, um zunehmende elektrische Belastungen auf den zweiten DUT 320 auszuüben. Die zweite Reihe von unterschiedlichen Strom- oder Spannungsvorbelastungen kann die gleiche wie die erste Reihe von unterschiedlichen Strom- oder Spannungsvorbelastungen sein oder kann sich von der ersten Reihe von unterschiedlichen Strom- oder Spannungsvorbelastungen unterscheiden.at 612 there is a second series of different current or voltage preloads via the second conductor pad 304 and the fourth conductor pad 308 applied to increasing electrical loads on the second DUT 320 exercise. The second series of different current or voltage preloads may be the same as the first series of different current or voltage preloads, or may differ from the first series of different current or voltage preloads.

Bei 614 wird nach der Anlegung jeder Strom- oder Spannungsvorbelastung der zweite DUT 320 bewertet, um zu bestimmen, bis zu welchem Ausmaß Metall von dem zweiten DUT 320 entfernt wurde.at 614 becomes the second DUT after applying any current or voltage preload 320 evaluated to determine to what extent metal from the second DUT 320 was removed.

7 zeigt eine andere Prüfpadanordnung 700 nach einigen Ausführungsformen. Die Prüfpadanordnung 700 umfasst ein erstes Leiterpad 702, ein zweites Leiterpad 704, ein drittes Leiterpad 706 und ein viertes Leiterpad 708. Ein erster DUT 710 ist zwischen das erste und das zweite Leiterpad gekoppelt, und ein zweiter DUT 712 ist zwischen das dritte und das vierte Leiterpad gekoppelt. Eine erste Sicherung 714 ist zwischen das erste Leiterpad 702 und einen gemeinsamen Knoten 716 gekoppelt. Eine zweite Sicherung 718 ist zwischen das zweite Leiterpad 704 und den gemeinsamen Knoten 716 gekoppelt. Eine dritte Sicherung 720 ist zwischen das dritte Leiterpad 706 und den gemeinsamen Knoten 716 gekoppelt. Eine vierte Sicherung 722 ist zwischen das vierte Leiterpad 708 und den gemeinsamen Knoten 716 gekoppelt. 7 shows another test pad arrangement 700 according to some embodiments. The test pad arrangement 700 comprises a first conductor pad 702 , a second conductor pad 704 , a third conductor pad 706 and a fourth lead pad 708 , A first DUT 710 is coupled between the first and second conductor pads, and a second DUT 712 is coupled between the third and fourth conductor pads. A first backup 714 is between the first conductor pad 702 and a common knot 716 coupled. A second backup 718 is between the second conductor pad 704 and the common knot 716 coupled. A third backup 720 is between the third conductor pad 706 and the common knot 716 coupled. A fourth backup 722 is between the fourth conductor pad 708 and the common knot 716 coupled.

8 zeigt eine andere alternative Prüfpadanordnung 800 nach einigen Ausführungsformen. Die Prüfpadanordnung 800 umfasst ein erstes Leiterpad 802, ein zweites Leiterpad 804, ein drittes Leiterpad 806 und ein viertes Leiterpad 808. Ein erster DUT 810 ist zwischen das erste und das zweite Leiterpad gekoppelt, und ein zweiter DUT 812 ist zwischen das dritte und das vierte Leiterpad gekoppelt. Eine erste Sicherung 814 ist zwischen das erste Leiterpad 802 und einen gemeinsamen Knoten 816 gekoppelt. Eine zweite Sicherung 818 ist zwischen das zweite Leiterpad 804 und das dritte Leiterpad 806 gekoppelt. Eine dritte Sicherung 820 ist zwischen das vierte Leiterpad 808 und den gemeinsamen Knoten 816 gekoppelt. 8th shows another alternative test pad arrangement 800 according to some embodiments. The test pad arrangement 800 comprises a first conductor pad 802 , a second conductor pad 804 , a third conductor pad 806 and a fourth lead pad 808 , A first DUT 810 is coupled between the first and second conductor pads, and a second DUT 812 is coupled between the third and fourth conductor pads. A first backup 814 is between the first conductor pad 802 and a common knot 816 coupled. A second backup 818 is between the second conductor pad 804 and the third conductor pad 806 coupled. A third backup 820 is between the fourth conductor pad 808 and the common knot 816 coupled.

9 bis 12 zeigen mehrere Beispiele für Weisen, auf die eine Sicherung (z.B. die erste Sicherung 312 und/oder die zweite Sicherung 316 in 3) nach einigen Ausführungsformen ausgeführt werden kann. 9 zeigt eine Draufsicht auf eine Sicherung 900 nach einigen Ausführungsformen. Die Sicherung 900 ist aus einer einzelnen Metallschicht (z.B. einer Schicht des Metalls 1) ausgeführt und umfasst einen schmalen Streifen 902, der zwischen einer ersten und einer zweiten Sicherungsklemme 904, 906, die verglichen mit dem schmalen Streifen 902 breit sind, angeordnet ist. Solange der Strom zwischen der ersten und der zweiten Sicherungsklemme 904, 906 geringer als irgendein Höchstschwellenwert ist, bleibt der schmale Streifen 902 intakt. Um die Sicherung „auszulösen“, wird ein Strom, der den Höchstschwellenwert übersteigt, von einer der Sicherungsklemmen durch den schmalen Streifen 902 und aus der anderen Sicherungsklemme hinaus bereitgestellt. Da der schmale Streifen 902 eine kleinere Querschnittfläche, durch die Strom fließt, aufweist, wird Strom, der in den schmalen Streifen 902 gelangt, zusammen“gedrängt“ und verursacht er eine Erhitzung und Beanspruchung, die den schmalen Streifen 902 erodiert und dadurch die Sicherung 900 „auslöst“ und die elektrische Verbindung zwischen der ersten und der zweiten Sicherungsklemme 904, 906 unterbricht. 9 to 12 show several examples of ways in which a backup (e.g. the first backup 312 and / or the second fuse 316 in 3 ) can be performed according to some embodiments. 9 shows a plan view of a fuse 900 according to some embodiments. The fuse 900 is made of a single layer of metal (e.g. a layer of metal 1 ) executed and includes a narrow strip 902 that between a first and a second fuse terminal 904 . 906 that compared to the narrow stripe 902 are wide, is arranged. As long as the current between the first and the second fuse terminal 904 . 906 is less than any maximum threshold, the narrow strip remains 902 intact. In order to "trip" the fuse, a current exceeding the maximum threshold is passed from one of the fuse terminals through the narrow strip 902 and provided out of the other fuse terminal. Because the narrow strip 902 A smaller cross-sectional area through which current flows becomes current which is in the narrow strip 902 comes together, "crowded" and it causes heating and stress that the narrow strip 902 eroded and thereby the fuse 900 "Triggers" and the electrical connection between the first and the second fuse terminal 904 . 906 interrupts.

10 zeigt eine Draufsicht auf eine andere Sicherung 100 nach einigen Ausführungsformen. Die Sicherung umfasst ein erstes und ein zweites Segment 1002, 1004 des Metalls 1, die sich in einer ersten Richtung (z.B. der x-Richtung) erstrecken und ein Segment 1006 des Metalls 2, das sich in einer zweiten Richtung erstreckt. Durchkontaktierungen 1008, 1010 koppeln das Segment 1006 des Metalls 2 elektrisch mit den Segmenten 1002, 1004 des Metalls 1. Solange der Strom zwischen dem ersten und dem zweiten Segment des Metalls 1 geringer als irgendein Höchstschwellenwert ist, bleiben die Durchkontaktierungen 1008, 1010 intakt. Um die Sicherung „auszulösen“, wird ein Strom, der den Höchstschwellenwert übersteigt, von einem der Segmente des Metalls 1 durch die Durchkontaktierungen und das Segment des Metalls 2 und aus dem anderen Segment des Metalls 1 heraus bereitgestellt. Die Durchkontaktierungen 1008, 1010 sind so eingerichtet, dass sie eine kleinere Querschnittfläche als die Segmente des Metalls 1 und des Metalls 2 aufweisen, so dass Strom, der in die Durchkontaktierungen gelangt, zusammen“gedrängt“ wird und eine Erhitzung und Beanspruchung verursacht, die die Durchkontaktierungen erodiert, wodurch die Sicherung „ausgelöst“ wird und die elektrische Verbindung zwischen dem ersten und dem zweiten Segment des Metalls 1 unterbrochen wird. 10 shows a top view of another fuse 100 according to some embodiments. The fuse comprises a first and a second segment 1002 . 1004 of the metal 1 that extend in a first direction (eg the x direction) and a segment 1006 of the metal 2 that extends in a second direction. vias 1008 . 1010 couple the segment 1006 of the metal 2 electrical with the segments 1002 . 1004 of the metal 1 , As long as the current between the first and second segments of the metal 1 the vias remain less than any maximum threshold 1008 . 1010 intact. To "trip" the fuse, a current exceeding the maximum threshold is emitted by one of the segments of the metal 1 through the vias and the segment of the metal 2 and from the other segment of the metal 1 provided out. The vias 1008 . 1010 are set up so that they have a smaller cross-sectional area than the segments of the metal 1 and the metal 2 so that current that enters the vias is "pushed" together and causes heating and stress that erodes the vias, thereby "tripping" the fuse and the electrical connection between the first and second segments of the metal 1 is interrupted.

11 zeigt eine Draufsicht auf eine andere Sicherung 1100 nach einigen Ausführungsformen. Die Sicherung umfasst mehrere Segmente 1102 bis 1114 des Metalls 1, die sich in einer ersten Richtung (z.B. der x-Richtung) erstrecken, und mehrere Segmente 1116 bis 1126 des Metalls 2, die sich in einer zweiten Richtung erstrecken und durch Durchkontaktierungen mit den Segmenten des Metalls 1 gekoppelt sind. Solange der Strom zwischen einer Eingangssicherungsklemme (z.B. dem ganz links befindlichen Segment 1102 des Metalls 1) und einer Ausgangssicherungsklemme (z.B. dem ganz rechts befindlichen Segment 1114 des Metalls 1) geringer als irgendein Höchstschwellenwert ist, bleibt die Sicherung intakt. Um die Sicherung „auszulösen“, wird ein Strom, der den Höchstschwellenwert übersteigt, an einem Endabschnitt der Eingangssicherungsklemme (z.B. 1102) bereitgestellt, und verläuft dieser dann durch die Durchkontaktierungen und die Segmente des Metalls 2, bevor er aus der Ausgangssicherungsklemme (z.B. 1114) fließt. Die Durchkontaktierungen sind so eingerichtet, dass sie eine kleinere Querschnittfläche als die Segmente des Metalls 1 und des Metalls 2 aufweisen, so dass Strom, der in die Durchkontaktierungen gelangt, zusammen“gedrängt“ wird und eine Erhitzung und Beanspruchung verursacht, die die Durchkontaktierungen erodiert, wodurch die Sicherung „ausgelöst“ wird und die elektrische Verbindung zwischen der Eingangs- und der Ausgangssicherungsklemme unterbrochen wird. 11 shows a top view of another fuse 1100 according to some embodiments. The backup comprises several segments 1102 to 1114 of the metal 1 that extend in a first direction (eg the x direction) and several segments 1116 to 1126 of the metal 2 which extend in a second direction and by vias with the segments of the metal 1 are coupled. As long as the current between an input fuse terminal (e.g. the leftmost segment 1102 of the metal 1 ) and an output fuse terminal (e.g. the rightmost segment 1114 of the metal 1 ) is less than any maximum threshold, the fuse remains intact. In order to "trip" the fuse, a current exceeding the maximum threshold is applied to an end portion of the input fuse terminal (e.g. 1102 ) provided, and this then runs through the vias and the segments of the metal 2 before it comes out of the output fuse terminal (e.g. 1114 ) flows. The vias are set up to have a smaller cross-sectional area than the segments of the metal 1 and the metal 2 so that current that enters the vias is "pushed" together and causes heating and stress that erodes the vias, thereby "tripping" the fuse and breaking the electrical connection between the input and output fuse terminals.

12 bis 14 veranschaulichen Gestaltungsansichten nach einigen Ausführungsformen, wobei 12 eine Gesamtgestaltungsansicht 1200 veranschaulicht und 13 eine ausführlichere Ansicht eines DUT 1210 veranschaulicht und 14 eine ausführlichere Ansicht einer ersten Sicherung 1214 veranschaulicht. Die Gestaltung von 12 veranschaulicht eine Prüfpadanordnung mit einem ersten Leiterpad 1202, einem zweiten Leiterpad 1204, einem dritten Leiterpad 1206 und einem vierten Leiterpad 1208. Ein erster DUT 1210, der in 13 ausführlicher gezeigt ist, ist zwischen das erste Leiterpad 1202 und das dritte Leiterpad 1206 gekoppelt, und ein zweiter DUT 1212 ist zwischen das zweite Leiterpad 1204 und das vierte Leiterpad 1205 gekoppelt. Ein erstes ESD-Schutzelement, das eine erste Sicherung 1214 umfasst, die in 14 ausführlicher gezeigt ist, ist zwischen das erste Leiterpad 1202 und das zweite Leiterpad 1204 gekoppelt, und ein zweites ESD-Schutzelement mit einer zweiten Sicherung 1216 ist zwischen das dritte Leiterpad 1206 und das vierte Leiterpad 1208 gekoppelt. Die erste Sicherung 1214 umfasst einen schmalen Streifen 1218, der zwischen einer Eingangssicherungsklemme 1220 und einer Ausgangssicherungsklemme 1222 angeordnet ist. 12 to 14 illustrate design views according to some embodiments, wherein 12 an overall design view 1200 illustrated and 13 a more detailed view of a DUT 1210 illustrated and 14 a more detailed view of a first backup 1214 illustrated. The design of 12 illustrates a test pad arrangement with a first conductor pad 1202 , a second conductor pad 1204 , a third conductor pad 1206 and a fourth conductor pad 1208 , A first DUT 1210 who in 13 shown in more detail is between the first conductor pad 1202 and the third conductor pad 1206 coupled, and a second DUT 1212 is between the second conductor pad 1204 and the fourth conductor pad 1205 coupled. A first ESD protection element that is a first fuse 1214 includes that in 14 shown in more detail is between the first conductor pad 1202 and the second conductor pad 1204 coupled, and a second ESD protection element with a second fuse 1216 is between the third conductor pad 1206 and the fourth conductor pad 1208 coupled. The first backup 1214 includes a narrow stripe 1218 that is between an input fuse terminal 1220 and an output fuse terminal 1222 is arranged.

Die Gestaltungen von 12 bis 14 können von „Färbungs“techniken Gebrauch machen, um Merkmale in der Größenordnung von Nanometern zu erzeugen - was dichtgepackte Merkmale bereitstellt, aber die Merkmale möglicherweise für eine ESD-Beschädigung anfällig macht. Bei „Färbungs“techniken werden mehrere Masken für eine einzelnen Schicht auf der integrierten Schaltung verwendet, so dass die sich ergebende einzelne Schicht Merkmale aufweisen kann, die enger beabstandet sind, als durch einen einzelnen Belichtungsphotolithographieschritt erreicht werden kann. Zum Beispiel kann der in 13 veranschaulichte DUT 1210 aus mehreren waagerechten Leiterbahnen 1302 bis 1326 bestehen, die in einer einzelnen Metallschicht wie einer Schicht des Metalls 1 gebildet sind. Die waagerechten Leiterbahnen können in der senkrechten Richtung zwischen zwei unterschiedlichen Farben abwechseln. Somit kann eine erste Leiterbahn 1302 eine Leitung des Metalls 1 mit einer ersten Farbe sein, kann eine zweite Leiterbahn 1304 eine Leitung des Metalls 1 mit einer zweiten Farbe sein, kann eine dritte Leiterbahn 1306 eine Leitung des Metalls 1 mit der ersten Farbe sein, kann eine vierte Leiterbahn 1308 eine Leitung des Metalls 1 mit der zweiten Farbe sein, und so weiter. Folglich können Leitungen mit unterschiedlichen Farben selbst dann, wenn das Lithographiesystem, das zur Bildung der Leiterbahnen verwendet wird, in der Lage ist, für einen einzelnen Maskenschritt eine gewisse vorherbestimmte Mindestauflösung (wie etwa eine Trennung der nächstgelegenen Ränder von benachbarten Leitungen des Metalls 1 von 20 nm) zu erzielen, Ränder aufweisen, die um weniger als die vorherbestimmte Mindestauflösung getrennt sind (wie etwa, dass benachbarte Ränder von Leitungen des Metalls 1 mit unterschiedlichen Farben um nur 10 nm getrennt sind).The designs of 12 to 14 can use "staining" techniques to create features on the order of nanometers - which provides densely packed features but may make the features susceptible to ESD damage. "Coloring" techniques use multiple masks for a single layer on the integrated circuit so that the resulting single layer can have features that are more closely spaced than can be achieved by a single exposure photolithography step. For example, the in 13 illustrated DUT 1210 from several horizontal conductor tracks 1302 to 1326 consist of a single layer of metal like a layer of metal 1 are formed. The horizontal conductor tracks can alternate between two different colors in the vertical direction. Thus, a first conductor track 1302 a pipe of the metal 1 with a first color can be a second trace 1304 a pipe of the metal 1 with a second color can be a third trace 1306 a pipe of the metal 1 with the first color can be a fourth trace 1308 a pipe of the metal 1 be with the second color, and so on. As a result, lines of different colors, even if the lithography system used to form the traces, are capable of some predetermined minimum resolution (such as separation of the closest edges from adjacent lines of the metal) for a single mask step 1 of 20 nm), have edges that are separated by less than the predetermined minimum resolution (such as that adjacent edges of lines of metal 1 with different colors separated by only 10 nm).

Senkrechte Leitungen 1328 bis 1334, die bei diesem Beispiel ebenfalls aus dem Metall 1 gebildet sind, koppeln die schmalen waagerechten Leitungen des ersten DUT 1210 betrieblich mit Eingangs- und Ausgangs-DUT-Klemmen (1336, 1338), die breiter als die waagerechten Leiterbahnen 1302 bis 1326 und die senkrechten Leitungen 1328 bis 1334 sind. Somit können bei Vornahme von Elektromigrationsversuchen an diesem ersten DUT 1210 der Eingangs-DUT-Klemme 1336 ein oder mehr vorherbestimmte Stromimpulse zum Beispiel durch das Leiterpad 1202 bereitgestellt werden und kann der Strom über die waagerechten und senkrechten Leitungen fließen und dann durch die Ausgangsklemme 1338 austreten. Das Ausmaß der Elektromigration, das aufgrund dieses Stroms für die waagerechten Leitungen auftritt, kann abhängig von kleinen Schwankungen beim Herstellungsprozess unterschiedlich sein. Somit stellt dieser DUT-Aufbau eine verlässliche Weise bereit, um eine Bewertung der Elektromigration zu gestatten, die vor dieser Offenbarung insbesondere bei kleinen Merkmalsgrößen für Technologieknoten in der Größenordnung von Nanometern eine Herausforderung darstellte. Bei einigen Ausführungsformen werden einige der waagerechten Leitungen (z.B. 1302 bis 1306) von den senkrechten Leitungen 1328 bis 1334 isoliert oder entkoppelt gehalten, so dass diese entkoppelten Leitungen 1302 bis 1306 bei Vonahme einer Sichtprüfung des ersten DUT 1210 als eine gewisse Ausgangsbasis dient, wodurch jedwede Elektromigration für die gekoppelten waagerechten Leitungen 1308 bis 1326 verglichen werden kann.Vertical lines 1328 to 1334 which in this example are also made of metal 1 are formed, couple the narrow horizontal lines of the first DUT 1210 operational with input and output DUT terminals ( 1336 . 1338 ) that are wider than the horizontal conductor tracks 1302 to 1326 and the vertical lines 1328 to 1334 are. Thus, when attempting electromigration, this first DUT 1210 the input DUT terminal 1336 one or more predetermined current pulses, for example through the conductor pad 1202 can be provided and the current can flow through the horizontal and vertical lines and then through the output terminal 1338 escape. The extent of electromigration that occurs due to this current for the horizontal lines can vary depending on small fluctuations in the manufacturing process. Thus, this DUT design provides a reliable way to allow an assessment of electromigration that, prior to this disclosure, posed a challenge particularly for small feature sizes for technology nodes on the order of nanometers. In some embodiments, some of the horizontal lines (e.g. 1302 to 1306 ) from the vertical lines 1328 to 1334 kept isolated or decoupled so that these decoupled lines 1302 to 1306 when performing a visual inspection of the first DUT 1210 serves as a certain starting point, causing any electromigration for the coupled horizontal lines 1308 to 1326 can be compared.

15 bis 16 zeigen ein Beispiel für einen Chip 1500 mit Leiterpads nach einigen Ausführungsformen. Es wird sich verstehen, dass die Prüfpadanordnung, die vorher in 3 bis 14 beschrieben wurde, bei einigen Ausführungsformen von den in 15 bis 16 gezeigten Leiterpads Gebrauch machen kann. Wie in 15 bis 16 ersichtlich ist, umfasst ein Chip 1500 ein Substrat 1510 mit darin und/oder darauf gebildeten integrierten Schaltungen. Das Substrat 1510 kann als Halbleitersubstrat einschließlich, aber ohne Beschränkung darauf, eines massiven Siliziumsubstrats, eines Halbleitersubstrats, eines Silizium-auf-Isolator(SOI)-Substrats oder eines Siliziumgermaniumsubstrats erscheinen. Bei einigen Ausführungsformen werden für das Substrat andere Halbleitermaterialien einschließlich Elementen der Gruppe III, der Gruppe IV und der Gruppe V verwendet. Das Substrat 1510 umfasst bei einigen Ausführungsformen ferner mehrere Isolationsmerkmale (nicht gezeigt), wie etwa Grabenisolations(STI)-Merkmale oder „lokale Oxidation von Silizium“(LOCOS)-Merkmale. Die Isolationsmerkmale definieren und isolieren verschiedene mikroelektronische Elemente (nicht gezeigt). Beispiele für solche verschiedene mikroelektronische Elemente, die in dem Substrat 1510 nach einigen Ausführungsformen gebildet sind, umfassen Transistoren (z.B. Metalloxidhalbleiterfeldeffekttransistoren (MOSFET), Komplementär-Metalloxid-Halbleiter(CMOS)-Transistoren, Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs), usw.); Widerstände; Dioden; Kondensatoren; Induktoren; Sicherungen; und andere geeignete Elemente. Es werden verschiedene Prozesse vorgenommen, um die verschiedenen mikroelektronischen Elemente zu bilden, einschließlich der Ablagerung, der Ätzung, der Implantation, der Photolithographie; des Ausglühens, und anderer geeigneter Prozesse. Die mikroelektronischen Elemente werden verbunden, um die integrierte Schaltvorrichtung wie etwa eine Logikvorrichtung, eine Speichervorrichtung (z.B. SRAM), eine Funkfrequenzvorrichtung, eine Ein/Ausgabe(E/A)-Vorrichtung, eine Ein-Chip-System(SOC)-Vorrichtung, Kombinationen davon, und andere geeignete Arten von Vorrichtungen zu bilden. 15 to 16 show an example of a chip 1500 with conductor pads according to some embodiments. It will be appreciated that the test pad arrangement previously described in 3 to 14 in some embodiments of those described in 15 to 16 shown conductor pads can use. As in 15 to 16 can be seen comprises a chip 1500 a substrate 1510 with integrated circuits formed therein and / or thereon. The substrate 1510 may appear as a semiconductor substrate including, but not limited to, a bulk silicon substrate, a semiconductor substrate, a silicon-on-insulator (SOI) substrate, or a silicon germanium substrate. In some embodiments, other semiconductor materials including Group III, Group IV and Group V elements are used for the substrate. The substrate 1510 In some embodiments, further includes multiple isolation features (not shown), such as trench isolation (STI) features or "local oxidation of silicon" (LOCOS) features. The isolation features define and isolate various microelectronic elements (not shown). Examples of such various microelectronic elements that are in the substrate 1510 are formed according to some embodiments, include transistors (e.g. metal oxide semiconductor field effect transistors (MOSFET), complementary metal oxide semiconductor (CMOS) transistors, bipolar transistors (BJT), high voltage transistors, high frequency transistors, p-channel and / or n-channel field effect transistors (PFETs / NFETs), etc.) ; resistors; diodes; capacitors; inductors; fuses; and other suitable elements. Various processes are carried out to form the various microelectronic elements, including deposition, etching, implantation, photolithography; annealing, and other suitable processes. The microelectronic elements are connected to form the integrated switching device such as a logic device, a memory device (e.g. SRAM), a radio frequency device, an input / output (I / O) device, a single chip system (SOC) device, combinations thereof, and other suitable types of devices.

Das Substrat 1510 umfasst bei einigen Ausführungsformen ferner Zwischenschichtdielektrikumsschichten 1504 und eine Metallisierungsstruktur, die aus mehreren Metallschichten 1506 gebildet ist, die über den integrierten Schaltungen liegen. Die Zwischenschichtdielektrikumsschichten 1504 in dem Metallisierungsaufbau umfassen dielektrische Low-k-Materialien, undotiertes Silikatglas (USG), Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid oder andere gewöhnlich gebrauchte Materialien. Die dielektrische Konstante (k-Wert) der dielektrischen Low-k-Materialien ist bei einigen Ausführungsformen geringer als etwa 3,9, oder geringer als etwa 2,8. Die Metallleitungen in dem Metallisierungsaufbau sind bei einigen Ausführungsformen aus Kupfer oder Kupferlegierungen gebildet.The substrate 1510 in some embodiments further includes interlayer dielectric layers 1504 and a metallization structure made up of multiple metal layers 1506 is formed, which lie over the integrated circuits. The interlayer dielectric layers 1504 in the metallization structure include low-k dielectric materials, undoped silicate glass (USG), silicon dioxide, silicon nitride, silicon oxynitride or other commonly used materials. The dielectric constant (k value) of the low-k dielectric materials is less than about 3.9, or less than about 2.8, in some embodiments. The metal lines in the metallization structure are formed from copper or copper alloys in some embodiments.

Ein Kontaktpad 1512, das ein Beispiel für ein Leiterpad ist, ist eine obere Metallisierungsschicht, die in der Zwischenschichtdielektrikumsschicht der obersten Ebene gebildet ist, welche bei einigen Ausführungsformen ein Teil von Leiterzügen ist und eine freiliegende Oberfläche aufweist, die durch einen Planarisierungsprozess wie etwa chemischmechanisches Polieren (CMP) behandelt ist. Geeignete Materialien für das Kontaktpad 1215 umfassen, jedoch ohne Beschränkung darauf, zum Beispiel Kupfer (Cu), Aluminium (Al), AlCu, eine Kupferlegierung, oder andere leitende Materialien. Bei einer Ausführungsform besteht das Kontaktpad 1512 aus Metall (z.B. Al), das bei einigen Ausführungsformen im Bondprozess zum Verbinden der integrierten Schaltungen in dem entsprechenden Chip mit externen Merkmalen verwendet wird.A contact pad 1512 An example of a conductive pad is an upper metallization layer formed in the top-level interlayer dielectric layer, which in some embodiments is part of conductive traces and has an exposed surface that is formed by a planarization process such as chemical mechanical polishing (CMP). is treated. Suitable materials for the contact pad 1215 include, but are not limited to, for example, copper (Cu), aluminum (Al), AlCu, a copper alloy, or other conductive materials. In one embodiment, the contact pad is made 1512 Made of metal (eg Al), which is used in some embodiments in the bonding process to connect the integrated circuits in the corresponding chip with external features.

Auf dem Substrat 1510 wird eine Passivierungsschicht 1514 gebildet, die strukturiert wird, um einen Teil des Kontaktpads 1512 freizulegen, um anschließende Post-Passivierungs-Interconnect-Prozesse zu gestatten. Bei einigen Ausführungsformen ist die Passivierungsschicht 1514 aus einem nichtorganischen Material gebildet, das aus undotiertem Silikatglas (USG), Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, und Kombinationen davon gewählt wird. Bei einer anderen Ausführungsform ist die Passivierungsschicht 1514 aus einer Polymerschicht wie etwa einem Epoxid, einem Polyimid, Benzocyclobuten (BCB), Polybenzoxazol (PBO), und dergleichen gebildet, obwohl andere verhältnismäßig weiche, häufig organische, dielektrische Materialien ebenfalls verwendet werden können.On the substrate 1510 becomes a passivation layer 1514 formed, which is structured around a part of the contact pad 1512 Expose to allow subsequent post-passivation interconnect processes. In some embodiments, the passivation layer is 1514 formed from an inorganic material selected from undoped silicate glass (USG), silicon nitride, silicon oxynitride, silicon oxide, and combinations thereof. In another embodiment, the passivation layer is 1514 formed from a polymer layer such as an epoxy, a polyimide, benzocyclobutene (BCB), polybenzoxazole (PBO), and the like, although other relatively soft, often organic, dielectric materials can also be used.

Dann wird an der Passivierungsschicht 1514 ein Post-Passivierungs-Interconnect(PPI)-Prozess vorgenommen. Bei einigen Ausführungsformen werden auf der Passivierungsschicht 1514 eine Haftschicht und/oder eine Saatschicht (1515) gebildet. Die Haftschicht, auch als Klebstoffschicht bezeichnet, ist eine Deckschicht, die so gebildet wird, dass sie die Passivierungsschicht 1514 bedeckt. Die Haftschicht enthält gewöhnlich verwendete Sperrmaterialien wie etwa Titan, Titannitrid, Tantal, Tantalnitrid, und Kombinationen davon, und wird unter Verwendung der physikalischen Gasphasenabscheidung, des Sputterns, oder dergleichen gebildet. Die Haftschicht hilft, die Haftung der anschließend gebildeten Leiterbahnen auf der Passivierungsschicht 1514 zu verbessern. Die Saatschicht ist eine Deckschicht, die auf der Haftschicht gebildet wird. Die Materialien der Saatschicht umfassen Aluminium, Aluminiumlegierungen, Kupfer, Kupferlegierungen, Silber, Gold, Aluminium, und Kombinationen davon. Bei einer Ausführungsform wird die Saatschicht durch Sputtern gebildet. Bei anderen Ausführungsformen werden andere gewöhnlich verwendete Verfahren wie etwa die physikalische Gasphasenabscheidung oder das stromlose Plattieren verwendet.Then on the passivation layer 1514 a post-passivation interconnect (PPI) process. In some embodiments, the passivation layer 1514 an adhesive layer and / or a seed layer ( 1515 ) educated. The adhesive layer, also known as the adhesive layer, is a cover layer which is formed in such a way that it forms the passivation layer 1514 covered. The adhesive layer contains commonly used barrier materials such as titanium, titanium nitride, tantalum, tantalum nitride, and combinations thereof, and is formed using physical vapor deposition, sputtering, or the like. The adhesive layer helps the adhesion of the subsequently formed conductor tracks on the passivation layer 1514 to improve. The seed layer is a top layer that is formed on the subbing layer. The seed layer materials include aluminum, aluminum alloys, copper, copper alloys, silver, gold, aluminum, and combinations thereof. In one embodiment, the seed layer is formed by sputtering. In other embodiments, other commonly used methods such as physical vapor deposition or electroless plating are used.

Auf der Haftschicht und/oder der Saatschicht (1515, falls verwendet), wird eine Post-Passivierungs-Interconnect(PPI)-Leitung gebildet. Unter Verwendung einer Maske und eines Photolithographieprozesses füllt ein leitendes Material eine Öffnung der Maske, worauf das Entfernen der Maske und jeglicher freigelegter Abschnitte der Haftschicht und der Saatschicht folgt. Das Entfernen umfasst einen Nassätzprozess oder einen Trockenätzprozess, Bei einer Ausführungsform umfasst das Entfernen ein isotropes Nassätzen unter Verwendung einer ammoniakbasierten Säure, bei dem es sich bei einigen Ausführungsformen um ein Blitzätzen mit einer kurzen Dauer handelt.On the subbing layer and / or the seed layer ( 1515 , if used), a post-passivation interconnect (PPI) line is formed. Using a mask and a photolithography process, a conductive material fills an opening in the mask, followed by removal of the mask and any exposed portions of the adhesive layer and the seed layer. The removal includes a wet etch process or a dry etch process. In one embodiment, the removal includes an isotropic wet etch using an ammonia-based acid, which in some embodiments is a short duration flash etch.

Die leitende Materialfüllung dient als die PPI-Leitung 1518. Die PPI-Leitung 1518 umfasst, jedoch ohne Beschränkung darauf, zum Beispiel Kupfer, Aluminium, eine Kupferlegierung, oder andere leitende Materialien. Die PPI-Leitung 1518 umfasst ferner bei einigen Ausführungsformen eine nickelhaltige Schicht (nicht gezeigt) an der Oberseite einer kupferhaltigen Schicht. Die PPI-Bildungsverfahren umfassen das Plattieren, das stromlose Plattieren, chemische Gasphasenabscheidungsverfahren und dergleichen. Die PPI-Leitung 1518 verbindet das Kontaktpad 1512 mit Höckermerkmalen. Die PPI-Leitung 1518 wirkt bei einigen Ausführungsformen auch als Stromleitungen, Umverteilungsleitungen (RDL), Induktoren, Kondensatoren oder jedwede passive Bestandteile. Die PPI-Leitung 1518 weist bei einigen Ausführungsformen eine Dicke von weniger als 30 µm, zum Beispiel zwischen etwa 2 µm und etwa 25 µm, auf.The conductive material fill serves as the PPI line 1518 , The PPI line 1518 includes, but is not limited to, for example, copper, aluminum, a copper alloy, or other conductive materials. The PPI line 1518 further includes one in some embodiments nickel-containing layer (not shown) on top of a copper-containing layer. The PPI formation methods include plating, electroless plating, chemical vapor deposition, and the like. The PPI line 1518 connects the contact pad 1512 with cusp features. The PPI line 1518 also acts as power lines, redistribution lines (RDL), inductors, capacitors, or any passive components in some embodiments. The PPI line 1518 has a thickness of less than 30 µm, for example between about 2 µm and about 25 µm, in some embodiments.

Bei einigen Ausführungsformen wird auf der freigelegten Passivierungsschicht 1514 und der PPI-Leitung 1518 eine dielektrische Schicht (nicht gezeigt), die auch als Isolationsschicht oder Passivierungsschicht bezeichnet wird, gebildet. Die dielektrische Schicht ist aus dielektrischen Materialien wie etwa Siliziumnitrid, Siliziumcarbid, Siliziumoxinitrid, oder anderen anwendbaren Materialien gebildet. Die Bildungsverfahren umfassen die plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder andere gewöhnlich verwendete CVD-Verfahren.In some embodiments, on the exposed passivation layer 1514 and the PPI management 1518 a dielectric layer (not shown), which is also referred to as an insulation layer or passivation layer, is formed. The dielectric layer is formed from dielectric materials such as silicon nitride, silicon carbide, silicon oxynitride, or other applicable materials. The formation processes include plasma enhanced chemical vapor deposition (PECVD) or other commonly used CVD processes.

Auf der dielektrischen Schicht wird eine Polymerschicht 1522 gebildet. Dann werden eine Lithographietechnologie und Ätzprozesse wie etwa ein Trockenätz- und/oder ein Nassätzprozess vorgenommen, um die Polymerschicht 1522 zu strukturieren, wodurch eine Öffnung so gebildet wird, dass sie durch die Polymerschicht 1522 verläuft und ein Teil der PPI-Leitung 1518 freigelegt wird, um einen nachfolgenden Höckerprozess zu gestatten. Wie die Bezeichnung schon sagt ist die Polymerschicht 1522 aus einem Polymer wie etwa einem Epoxid, Polyimid, Benzocyclobuten (BCB), Polybenzoxazol (PBO) und dergleichen gebildet, obwohl andere verhältnismäßig weiche, häufig organische, dielektrische Materialien ebenfalls verwendet werden können. Bei einer Ausführungsform ist die Polymerschicht 1522 eine Polyimidschicht. Bei einer anderen Ausführungsform ist die Polymerschicht 1522 eine Polybenzoxazol(PBO)schicht. Die Polymerschicht 1522 ist weich und weist daher die Funktion der Verringerung inhärenter Beanspruchungen auf dem entsprechenden Substrat auf. Zudem wird die Polymerschicht 1522 leicht zu einer Dicke von einigen zehn Mikron ausgeführt.A polymer layer is placed on the dielectric layer 1522 educated. Then lithography technology and etching processes, such as a dry etching and / or a wet etching process, are performed around the polymer layer 1522 to structure, whereby an opening is formed so that it passes through the polymer layer 1522 runs and part of the PPI leadership 1518 is exposed to allow a subsequent cusp process. As the name suggests, the polymer layer is 1522 formed from a polymer such as an epoxy, polyimide, benzocyclobutene (BCB), polybenzoxazole (PBO) and the like, although other relatively soft, often organic, dielectric materials can also be used. In one embodiment, the polymer layer is 1522 a polyimide layer. In another embodiment, the polymer layer is 1522 a polybenzoxazole (PBO) layer. The polymer layer 1522 is soft and therefore has the function of reducing inherent stresses on the corresponding substrate. In addition, the polymer layer 1522 easily run to a thickness of a few tens of microns.

Es wird eine metallurgische Kontakthöcker-Unterschicht (under-bump metallurgy layer, UBM) 1524 gebildet, die bei einigen Ausführungsformen eine Diffusionssperrschicht und eine Saatschicht umfasst. Die UBM-Schicht 1524 wird auf der Polymerschicht 1522 und dem freigelegten Teil der PPI-Leitung 1518 gebildet und verkleidet die Seitenwände und den Boden der Öffnung 1523. Die Diffusionssperrschicht, die auch als Klebstoffschicht bezeichnet wird, wird gebildet, um die Seitenwände und den Boden der Öffnung abzudecken. Die Diffusionssperrschicht wird bei einigen Ausführungsformen aus Tantalnitrid, Titannitrid, Tantal, Titan, oder dergleichen gebildet. Die Bildungsverfahren umfassen die physikalische Dampfphasenabscheidung (PVD) oder Sputtern. Die Saatschicht ist bei einigen Ausführungsformen eine Kupferschicht, die auf der Diffusionssperrschicht gebildet wird. Die Saatschicht wird bei einigen Ausführungsformen aus Kupferlegierungen gebildet, die Silber, Chrom, Nickel, Zinn, Gold, und Kombinationen davon enthalten. Bei einer Ausführungsform umfasst die UBM-Schicht 1524 eine Diffusionssperrschicht, die aus Ti gebildet ist, und eine Saatschicht, die aus Cu gebildet ist.An under-bump metallurgy layer (UBM) 1524 is formed, which in some embodiments includes a diffusion barrier layer and a seed layer. The UBM layer 1524 is on the polymer layer 1522 and the exposed part of the PPI line 1518 formed and covered the side walls and the bottom of the opening 1523 , The diffusion barrier layer, also referred to as an adhesive layer, is formed to cover the side walls and the bottom of the opening. The diffusion barrier layer is formed from tantalum nitride, titanium nitride, tantalum, titanium, or the like in some embodiments. The educational processes include physical vapor deposition (PVD) or sputtering. In some embodiments, the seed layer is a copper layer that is formed on the diffusion barrier layer. The seed layer is formed from copper alloys containing silver, chromium, nickel, tin, gold, and combinations thereof, in some embodiments. In one embodiment, the UBM layer comprises 1524 a diffusion barrier layer made of Ti and a seed layer made of Cu.

Eine Maskenschicht (nicht gezeigt) wird auf der UBM-Schicht 1524 bereitgestellt und strukturiert, um einen Teil der UBM-Schicht 1524 für eine Höckerbildung freizulegen. Auf dem freigelegten Teil wird ein leitendes Material mit Lötmetallbenetzbarkeit wie etwa SnAg oder andere bleifreie oder bleihaltige Lötmetalle abgelagert, wodurch ein Höcker (oder eine Kugel) 1506 gebildet wird, der (die) bei einigen Ausführungsformen auch als Leiterkontaktpad bezeichnet werden kann und mit der darunter befindlichen UBM-Schicht 1524 in Kontakt steht. Der Höcker 1506 definiert eine Verbindungskugel für die Halbleitervorrichtung 1500.A mask layer (not shown) is placed on top of the UBM layer 1524 deployed and structured to be part of the UBM layer 1524 to expose for a hump formation. A conductive material with solder wettability such as SnAg or other lead-free or lead-containing solder is deposited on the exposed part, forming a bump (or ball) 1506, which in some embodiments may also be referred to as a conductor contact pad and with the one below located UBM layer 1524 is in contact. The hump 1506 defines a connection ball for the semiconductor device 1500 ,

Somit betreffen einige Ausführungsformen der vorliegenden Erfindung eine Halbleitervorrichtung auf einem Halbleitersubstrat. Über dem Halbleitersubstrat ist ein Zwischenverbindungsaufbau angeordnet, und über dem Zwischenverbindungsaufbau ist ein erstes Leiterpad angeordnet. Über dem Zwischenverbindungsaufbau ist ein zweites Leiterpad angeordnet, das von dem ersten Leiterpad beabstandet ist. Über dem Zwischenverbindungsaufbau ist ein drittes Leiterpad angeordnet, das von dem ersten und dem zweiten Leiterpad beabstandet ist. Über dem Zwischenverbindungsaufbau ist ein viertes Leiterpad angeordnet, das von dem ersten, zweiten und dritten Leiterpad beabstandet ist. Ein erstes ESD-Schutzelement ist elektrisch zwischen das erste und das zweite Leiterpad gekoppelt; und ein zweites ESD-Schutzelement ist elektrisch zwischen das dritte und das vierte Leiterpad gekoppelt. Ein erster Prüfling ist elektrisch zwischen das erste und das dritte Leiterpad gekoppelt; und ein zweiter Prüfling ist elektrisch zwischen das zweite und das vierte Leiterpad gekoppelt.Thus, some embodiments of the present invention relate to a semiconductor device on a semiconductor substrate. An interconnect structure is disposed over the semiconductor substrate and a first conductor pad is disposed over the interconnect structure. A second conductor pad is arranged above the interconnect structure and is spaced from the first conductor pad. A third lead pad is disposed above the interconnect structure and is spaced from the first and second lead pads. A fourth conductor pad is arranged above the interconnect structure and is spaced apart from the first, second and third conductor pads. A first ESD protection element is electrically coupled between the first and the second conductor pad; and a second ESD protection element is electrically coupled between the third and fourth conductor pads. A first device under test is electrically coupled between the first and third conductor pads; and a second device under test is electrically coupled between the second and fourth conductor pads.

Bei anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zur Prüfung einer Halbleitervorrichtung. Bei diesem Verfahren wird die Halbleitervorrichtung während der Herstellung oder der Prüfung einer Umgebung ausgesetzt, die für eine elektrostatische Entladung (ESD) anfällig ist. Nachdem die Halbleitervorrichtung der für eine elektrostatische Entladung anfälligen Umgebung ausgesetzt wurde, werden die erste Sicherung und die zweite Sicherung ausgelöst. Nach dem Auslösen der ersten und der zweiten Sicherung wird eine Elektromigrationsprüfung vorgenommen, indem eine elektrische Beanspruchung auf den ersten Prüfling oder den zweiten Prüfling ausgeübt wird.In other embodiments, the present disclosure relates to a method of testing a semiconductor device. In this method, the semiconductor device is exposed to an environment susceptible to electrostatic discharge (ESD) during manufacture or testing. After the semiconductor device is exposed to the environment susceptible to electrostatic discharge, the first fuse and the second fuse are triggered. After the first and the second fuse have been triggered, an electromigration test is carried out by applying an electrical stress to the first test specimen or the second test specimen.

Claims (20)

Halbleitervorrichtung, umfassend: ein Halbleitersubstrat: einen Zwischenverbindungsaufbau, der über dem Halbleitersubstrat angeordnet ist; ein erstes Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist; ein zweites Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist und von dem ersten Leiterpad beabstandet ist; ein drittes Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist und von dem ersten und zweiten Leiterpad beabstandet ist; ein viertes Leiterpad, das über dem Zwischenverbindungsaufbau angeordnet ist und von dem ersten, zweiten und dritten Leiterpad beabstandet ist; ein erstes ESD-Schutzelement, das elektrisch zwischen das erste und das zweite Leiterpad gekoppelt ist; ein zweites ESD-Schutzelement, das elektrisch zwischen das dritte und das vierte Leiterpad gekoppelt ist; einen ersten DUT, der elektrisch zwischen das erste und das dritte Leiterpad gekoppelt ist; und einen zweiten DUT, der elektrisch zwischen das zweite und das vierte Leiterpad gekoppelt ist.A semiconductor device comprising: a semiconductor substrate: an interconnect structure disposed over the semiconductor substrate; a first lead pad disposed over the interconnect structure; a second lead pad disposed over the interconnect structure and spaced from the first lead pad; a third lead pad disposed over the interconnect structure and spaced from the first and second lead pads; a fourth lead pad disposed over the interconnect structure and spaced from the first, second and third lead pads; a first ESD protection element electrically coupled between the first and second conductor pads; a second ESD protection element electrically coupled between the third and fourth conductor pads; a first DUT electrically coupled between the first and third conductor pads; and a second DUT electrically coupled between the second and fourth conductor pads. Halbleitervorrichtung nach Anspruch 1, wobei das erste Leiterpad, der erste DUT, das dritte Leiterpad, das zweite ESD-Schutzelement, das vierte Leiterpad, der zweite DUT, das zweite Leiterpad und das erste ESD-Schutzelement als geschlossene Stromschleife angeordnet sind.Semiconductor device according to Claim 1 , wherein the first conductor pad, the first DUT, the third conductor pad, the second ESD protection element, the fourth conductor pad, the second DUT, the second conductor pad and the first ESD protection element are arranged as a closed current loop. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der erste DUT eine erste Leitung eines Metalls 1 ist; und wobei der zweite DUT eine zweite Leitung des Metalls 1 ist.Semiconductor device according to Claim 1 or 2 , wherein the first DUT is a first lead of a metal 1; and wherein the second DUT is a second metal 1 lead. Halbleitervorrichtung nach Anspruch 3, wobei die erste und die zweite Leitung des Metalls 1 jeweils einen ersten Widerstand aufweisen, und das erste und das zweite ESD-Schutzelement jeweils einen zweiten Widerstand aufweisen, der geringer als der erste Widerstand ist.Semiconductor device according to Claim 3 , wherein the first and the second line of the metal 1 each have a first resistance, and the first and the second ESD protection element each have a second resistance which is lower than the first resistance. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste ESD-Schutzelement eine erste Sicherung umfasst, und das zweite ESD-Schutzelement eine zweite Sicherung umfasst.Semiconductor device according to one of the preceding claims, wherein the first ESD protection element comprises a first fuse, and the second ESD protection element comprises a second fuse. Halbleitervorrichtung nach Anspruch 5, wobei das erste ESD-Schutzelement Folgendes umfasst: eine erste Sicherung, die zwischen das erste Leiterpad und das zweite Leiterpad gekoppelt ist; eine erste Diode in Reihe mit der ersten Sicherung, wobei die erste Diode eine Kathode, die mit dem ersten Leiterpad gekoppelt ist, und eine Anode, die mit der ersten Sicherung gekoppelt ist, aufweist; und eine zweite Diode in Reihe mit der ersten Sicherung und der ersten Diode, wobei die zweite Diode eine Kathode, die mit dem zweiten Leiterpad gekoppelt ist, und eine Anode, die mit der ersten Sicherung gekoppelt ist, aufweist.Semiconductor device according to Claim 5 wherein the first ESD protection element comprises: a first fuse coupled between the first conductor pad and the second conductor pad; a first diode in series with the first fuse, the first diode having a cathode coupled to the first lead pad and an anode coupled to the first fuse; and a second diode in series with the first fuse and the first diode, the second diode having a cathode coupled to the second lead pad and an anode coupled to the first fuse. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste DUT Folgendes umfasst: eine Leitung eines Metalls 1, die elektrisch von dem Halbleitersubstrat isoliert ist; und eine erste und eine zweite Durchkontaktierung, die in einem direkten Kontakt mit einem oberen Flächenbereich der Leitung des Metalls 1 stehen; wobei die Leitung des Metalls 1 in einem DUT-Bereich der Leitung des Metalls 1, der zwischen der ersten und der zweiten Durchkontaktierung angeordnet ist, eine erste Breite aufweist, und wobei die Leitung des Metalls 1 konisch auswärts verläuft und unter der ersten und der zweiten Durchkontaktierung eine zweite Breite aufweist, wobei die zweite Breite größer als die erste Breite ist.The semiconductor device according to one of the preceding claims, wherein the first DUT comprises: a line of a metal 1 which is electrically isolated from the semiconductor substrate; and a first and a second via which are in direct contact with an upper surface area of the line of the metal 1; wherein the line of metal 1 has a first width in a DUT region of the line of metal 1, which is arranged between the first and the second via, and wherein the line of the metal 1 extends conically outwards and below the first and the second Plating has a second width, the second width being greater than the first width. Verfahren zum Prüfen einer Halbleitervorrichtung, umfassend: Aussetzen der Halbleitervorrichtung nach Anspruch 5 während der Herstellung oder der Prüfung der Halbleitervorrichtung einer Umgebung, die für ESD anfällig ist; nachdem die Halbleitervorrichtung der für eine ESD anfälligen Umgebung ausgesetzt wurde, Auslösen der ersten Sicherung und Auslösen der zweiten Sicherung; und nachdem die erste und die zweite Sicherung ausgelöst wurden, Durchführen einer Elektromigrationsprüfung durch Ausüben einer elektrischen Beanspruchung auf den ersten DUT oder den zweiten DUT.A method of testing a semiconductor device, comprising: exposing the semiconductor device to Claim 5 during the manufacture or testing of the semiconductor device of an environment susceptible to ESD; after the semiconductor device has been exposed to the ESD-prone environment, tripping the first fuse and tripping the second fuse; and after the first and second fuses are triggered, performing an electromigration test by applying electrical stress to the first DUT or the second DUT. Verfahren nach Anspruch 8, wobei das Durchführen der Elektromigrationsprüfung durch Ausüben einer elektrischen Beanspruchung Folgendes umfasst: Anlegen von ersten mehreren Strom- oder Spannungsvorbelastungen über das erste und das dritte Leiterpad, um den ersten DUT elektrisch zu beanspruchen; und Bewerten des ersten DUT, um zu bestimmen, bis zu welchem Ausmaß Metall durch die elektrische Beanspruchung von dem ersten DUT entfernt wurde.Procedure according to Claim 8 wherein performing the electromigration test by applying an electrical stress comprises: applying a first plurality of current or voltage biases across the first and third conductive pads to electrically stress the first DUT; and evaluating the first DUT to determine to what extent metal has been removed from the first DUT by the electrical stress. Verfahren nach Anspruch 9, wobei der erste DUT einer ersten Leitung eines Metalls 1 entspricht, und der zweite DUT einer zweiten Leitung des Metalls 1 entspricht.Procedure according to Claim 9 , the first DUT corresponding to a first line of a metal 1, and the second DUT corresponds to a second line of metal 1. Verfahren nach Anspruch 10, wobei die erste Leitung des Metalls 1 durch eine oder mehrere Durchkontaktierungen in dem Zwischenverbindungsaufbau elektrisch mit dem ersten und dem dritten Leiterpad gekoppelt ist.Procedure according to Claim 10 , wherein the first line of metal 1 is electrically coupled to the first and third conductor pads through one or more vias in the interconnect structure. Verfahren nach Anspruch 9, wobei der erste DUT einer ersten Leitung des Metalls 1 entspricht und der zweite DUT einer zweiten Leitung des Metalls 1 entspricht, und ferner umfassend: Bewerten der ersten Leitung des Metalls 1 und der zweiten Leitung des Metalls 1 nach einer elektrischen Beanspruchung der ersten und der zweiten Leitung des Metalls 1, um zu bestimmen, bis zu welchem Ausmaß Metall durch die elektrische Beanspruchung von der ersten und der zweiten Leitung des Metalls 1 entfernt wurde.Procedure according to Claim 9 , wherein the first DUT corresponds to a first line of metal 1 and the second DUT corresponds to a second line of metal 1, and further comprising: evaluating the first line of metal 1 and the second line of metal 1 after electrical stress on the first and the second second line of metal 1 to determine to what extent metal has been removed from the first and second lines of metal 1 by electrical stress. Chip mit integrierter Schaltung, umfassend: mehrere Halbleitervorrichtungen, die in oder auf einem Halbleitersubstrat angeordnet sind; ein erstes Leiterpad auf einer Fläche des IC-Chips, das dazu ausgebildet ist, einen ersten DUT auf dem Halbleitersubstrat mit einem Wafer-Prober einer externen Prüfvorrichtung zu koppeln; ein zweites Leiterpad, das von dem ersten Leiterpad beabstandet ist und dazu ausgebildet ist, einen zweiten DUT auf dem Halbleitersubstrat mit einem Wafer-Prober der externen Prüfvorrichtung zu koppeln; ein drittes Leiterpad, das von dem ersten und dem zweiten Leiterpad beabstandet ist und dazu ausgebildet ist, mit einem Wafer-Prober der externen Prüfvorrichtung gekoppelt zu werden, wobei der erste DUT zwischen das erste und das dritte Leiterpad gekoppelt ist; ein viertes Leiterpad, das von dem ersten, zweiten und dritten Leiterpad beabstandet ist und dazu ausgebildet ist, mit einem Wafer-Prober der externen Prüfvorrichtung gekoppelt zu werden, wobei der zweite DUT zwischen das zweite und das vierte Leiterpad gekoppelt ist; ein erstes ESD-Schutzelement, das elektrisch zwischen das erste und das zweite Leiterpad gekoppelt ist; und ein zweites ESD-Schutzelement, das elektrisch zwischen das dritte und das vierte Leiterpad gekoppelt ist.Integrated circuit chip comprising: a plurality of semiconductor devices arranged in or on a semiconductor substrate; a first conductor pad on a surface of the IC chip, which is designed to couple a first DUT on the semiconductor substrate to a wafer prober of an external test device; a second conductor pad which is spaced apart from the first conductor pad and is configured to couple a second DUT on the semiconductor substrate to a wafer prober of the external test device; a third lead pad spaced from the first and second lead pads and configured to be coupled to a wafer prober of the external tester, the first DUT being coupled between the first and third lead pads; a fourth lead pad spaced from the first, second and third lead pads and configured to be coupled to a wafer prober of the external tester, the second DUT being coupled between the second and fourth lead pads; a first ESD protection element electrically coupled between the first and second conductor pads; and a second ESD protection element, which is electrically coupled between the third and the fourth conductor pad. Halbleitervorrichtung nach Anspruch 13, wobei das erste Leiterpad, der erste DUT, das dritte Leiterpad, das zweite ESD-Schutzelement, das vierte Leiterpad, der zweite DUT, das zweite Leiterpad und das erste ESD-Schutzelement als geschlossene Stromschleife angeordnet sind.Semiconductor device according to Claim 13 , wherein the first conductor pad, the first DUT, the third conductor pad, the second ESD protection element, the fourth conductor pad, the second DUT, the second conductor pad and the first ESD protection element are arranged as a closed current loop. Halbleitervorrichtung nach Anspruch 13 oder 14, wobei der erste DUT eine erste Leitung eines Metalls 1 ist; und wobei der zweite DUT eine zweite Leitung des Metalls 1 ist.Semiconductor device according to Claim 13 or 14 , wherein the first DUT is a first lead of a metal 1; and wherein the second DUT is a second metal 1 lead. Halbleitervorrichtung nach einem der Ansprüche 13 bis 15, wobei der erste DUT Folgendes umfasst: eine Leitung des Metalls 1, die elektrisch von den mehreren Halbleitervorrichtungen und dem Halbleitersubstrat isoliert ist; und eine erste und eine zweite Durchkontaktierung, die in einem direkten Kontakt mit einem oberen Flächenbereich der Leitung des Metalls 1 stehen; wobei die Leitung des Metalls 1 in einem DUT-Bereich der Leitung des Metalls 1, der zwischen der ersten und der zweiten Durchkontaktierung angeordnet ist, eine erste Breite aufweist, und wobei die Leitung des Metalls 1 konisch auswärts verläuft und unter der ersten und der zweiten Durchkontaktierung eine zweite Breite aufweist, wobei die zweite Breite größer als die erste Breite ist.Semiconductor device according to one of the Claims 13 to 15 wherein the first DUT comprises: a line of metal 1 electrically isolated from the plurality of semiconductor devices and the semiconductor substrate; and first and second vias that are in direct contact with an upper surface area of the line of metal 1; wherein the line of the metal 1 has a first width in a DUT region of the line of the metal 1, which is arranged between the first and the second via, and wherein the line of the metal 1 runs conically outwards and below the first and the second Plating has a second width, the second width being greater than the first width. Halbleitervorrichtung nach Anspruch 16, wobei die erste Breite ungefähr 20 Nanometer oder weniger beträgt, und die zweite Breite zumindest doppelt so groß wie die erste Breite ist.Semiconductor device according to Claim 16 , wherein the first width is approximately 20 nanometers or less, and the second width is at least twice the first width. Halbleitervorrichtung nach einem der Ansprüche 13 bis 17, wobei der erste DUT Folgendes umfasst: eine erste und eine zweite DUT-Klemme, die jeweils einer gesonderten Klemmenleitung des Metalls 1 mit einer ersten Breite entsprechen; mehrere Prüfleitungen des Metalls 1, die sich in einer ersten Richtung erstrecken, und eine zweite Breite aufweisen, die geringer als die erste Breite ist, und zueinander parallel angeordnet sind, wobei benachbarte Prüfleitungen des Metalls 1 der mehreren Prüfleitungen des Metalls 1 in einer zweiten Richtung, die senkrecht zu der ersten Richtung verläuft, in einem regelmäßigen Abstand voneinander beabstandet sind; eine erste Kopplungsleitung des Metalls 1, die zumindest einige der Prüfleitungen des Metalls 1 mit der ersten DUT-Klemme koppeln; und eine zweite Kopplungsleitung des Metalls 1, die zumindest einige der Prüfleitungen des Metalls 1 mit der zweiten DUT-Klemme koppeln.Semiconductor device according to one of the Claims 13 to 17 , wherein the first DUT comprises: a first and a second DUT terminal, each corresponding to a separate terminal line of the metal 1 with a first width; a plurality of metal 1 test leads that extend in a first direction and have a second width that is less than the first width and are arranged in parallel with each other, with adjacent metal 1 test leads of the plurality of metal 1 test leads in a second direction which are perpendicular to the first direction are spaced apart at a regular distance; a first metal 1 coupling line coupling at least some of the metal 1 test lines to the first DUT terminal; and a second metal 1 coupling line coupling at least some of the metal 1 test lines to the second DUT terminal. Halbleitervorrichtung nach Anspruch 18, wobei die erste Kopplungsleitung des Metalls 1 eine Prüfleitung von der ersten und der zweiten DUT-Klemme entkoppelt belässt.Semiconductor device according to Claim 18 , wherein the first coupling line of the metal 1 leaves a test line decoupled from the first and the second DUT terminal. Halbleitervorrichtung nach Anspruch 18 oder 19, wobei die benachbarten Prüfleitungen des Metalls 1 um einen Abstand beabstandet sind, der geringer als ein durch eine einzelne Photolithographiebelichtung auflösbarer Mindestabstand ist.Semiconductor device according to Claim 18 or 19 , the adjacent metal 1 test leads being spaced a distance apart from each other is less than a minimum distance that can be resolved by a single photolithography exposure.
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