DE102016114799B4 - In-depth STI as a gate dielectric of a high voltage device and manufacturing process - Google Patents

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    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Abstract

Verfahren (300) mit den folgenden Schritten:Herstellen eines Trennungsbereichs (36), der in ein Halbleitersubstrat (20) hinein reicht;Ätzen eines oberen Teils des Trennungsbereichs (36), um eine Aussparung (58) in dem Trennungsbereich (36) herzustellen;Herstellen eines Gate-Stapels (160), der in die Aussparung (58) hinein reicht und einen unteren Teil des Trennungsbereichs (36) überlappt; undHerstellen eines Source-Bereichs (170) und eines Drain-Bereichs (170) auf gegenüberliegenden Seiten des Gate-Stapels (160), wobei der Gate-Stapel (160), der Source-Bereich (170) und der Drain-Bereich (170) Teile eines MOS-Bauelements (186) sind, wobei das Verfahren weiterhin die folgenden Schritte aufweist:gleichzeitig mit der Herstellung des Gate-Stapels (160) Herstellen eines weiteren Gate-Stapels (260) für ein weiteres MOS-Bauelement (286), wobei sich der weitere Gate-Stapel (260) direkt über einem nicht ausgesparten Teil des Halbleitersubstrats (20) befindet; undDurchführen einer Planarisierung, um eine Oberseite des Gate-Stapels (160) und eine Oberseite des weiteren Gate-Stapels (260) auf das gleiche Niveau zu bringen.A method (300) comprising the steps of: forming a separation region (36) extending into a semiconductor substrate (20); etching an upper portion of the separation region (36) to produce a recess (58) in the separation region (36); Fabricating a gate stack (160) that extends into the recess (58) and overlaps a lower portion of the separation region (36); and fabricating a source region (170) and a drain region (170) on opposite sides of the gate stack (160), wherein the gate stack (160), the source region (170) and the drain region (170) ) Are parts of a MOS component (186), the method further comprising the following steps: simultaneously with the production of the gate stack (160) production of a further gate stack (260) for a further MOS component (286), wherein the further gate stack (260) is located directly over an un-recessed part of the semiconductor substrate (20); andperforming a planarization in order to bring a top side of the gate stack (160) and a top side of the further gate stack (260) to the same level.

Description

Hintergrund der ErfindungBackground of the invention

HVMOS-Bauelemente (HVMOS: high-voltage metal-oxide semiconductor; Hochspannungs-Metall-Oxid-Halbleiter) werden häufig in elektrischen Vorrichtungen verwendet, wie etwa in Netzteilen für zentrale Verarbeitungseinheiten (CPUs), Wechselstrom/Gleichstrom (AC/DC)-Stromrichtern usw.HVMOS (high-voltage metal-oxide semiconductor) devices are widely used in electrical devices such as power supplies for central processing units (CPUs), alternating current / direct current (AC / DC) converters etc.

HVMOS-Bauelemente haben andere Strukturen als MVMOS-Bauelemente (MVMOS: medium-voltage metal-oxide semiconductor; Mittelspannungs-Metall-Oxid-Halbleiter-Bauelemente) und LVMOS-Bauelemente (LVMOS: low-voltage metal-oxide semiconductor; Niederspannungs-Metall-Oxid-Halbleiter-Bauelemente). Um hohe Spannungen, die zwischen dem Gate und dem Drain eines HVMOS-Bauelements angelegt werden, aufrechtzuerhalten, ist das Gate-Dielektrikum des HVMOS-Bauelements dicker als das Gate-Dielektrikum eines MVMOS-Bauelements und als das Gate-Dielektrikum eines LVMOS-Bauelements. Darüber hinaus sind die Dotierungskonzentrationen in Hochspannungs-Wannenbereichen niedriger als die in den Wannenbereichen von MVMOS-Bauelementen und LVMOS-Bauelementen, um eine höhere Gate-Drain-Spannung aufrechtzuerhalten.
Aus der US 2014 / 0 117 444 A1 ist ein HVMOS-Bauelement bekannt, das eine Vielzahl von Isolationsbereichen in einem Substrat aufweist, wobei die Oberfläche eines Isolationsbereichs unter der Oberfläche des Substrats liegt. Eine erste Gateelektrode ist auf diesem Isolationsbereich angeordnet und eine zweite Gateelektrode auf der Oberfläche des Substrats. Die US 2010 / 0 264 481 A1 beschreibt eine Speichervorrichtung mit einem Hochspannungsbereich, in dem eine Gatestruktur in einer Aussparung in einer Isolationsstruktur angeordnet ist.HVMOS components have different structures than MVMOS components (MVMOS: medium-voltage metal-oxide semiconductor; medium-voltage metal-oxide semiconductor components) and LVMOS components (LVMOS: low-voltage metal-oxide semiconductor; low-voltage metal Oxide semiconductor components). To maintain high voltages applied between the gate and drain of an HVMOS device, the gate dielectric of the HVMOS device is thicker than the gate dielectric of an MVMOS device and than the gate dielectric of an LVMOS device. In addition, the doping concentrations in high voltage well regions are lower than those in the well regions of MVMOS devices and LVMOS devices in order to maintain a higher gate-drain voltage.
From US 2014/0 117 444 A1 an HVMOS component is known which has a multiplicity of isolation areas in a substrate, the surface of an isolation area being below the surface of the substrate. A first gate electrode is arranged on this insulation region and a second gate electrode is arranged on the surface of the substrate. US 2010/0 264 481 A1 describes a memory device with a high-voltage area in which a gate structure is arranged in a cutout in an insulation structure.

FigurenlisteFigure list

Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

  • Die 1 bis 18 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines n-HVMOS-Bauelements und eines n-MVMOS-Bauelements (oder eines n-LVMOS-Bauelements) gemäß einigen Ausführungsformen.
  • 19 zeigt eine Draufsicht eines n-HVMOS-Bauelements gemäß einigen Ausführungsformen.
  • 20 zeigt eine Schnittansicht eines p-HVMOS-Bauelements und eines p-MV/LVMOS-Bauelements gemäß einigen Ausführungsformen.
  • 21 zeigt einen Prozessablauf für die Herstellung eines HVMOS-Bauelements und eines MV/LV-MOS-Bauelements gemäß einigen Ausführungsformen.
Aspects of the present invention can be best understood from the following detailed description in conjunction with the accompanying drawings. It should be noted that, as is common practice in the industry, various elements are not drawn to scale. Rather, for the sake of clarity of the discussion, the dimensions of the various elements can be enlarged or reduced as desired.
  • The 1 to 18th 13 show cross-sectional views of intermediate stages in the manufacture of an n-HVMOS device and an n-MVMOS device (or an n-LVMOS device) in accordance with some embodiments.
  • 19th FIG. 10 shows a top view of an n-HVMOS device in accordance with some embodiments.
  • 20th FIG. 11 shows a cross-sectional view of a p-HVMOS device and a p-MV / LVMOS device in accordance with some embodiments.
  • 21st FIG. 10 shows a process flow for manufacturing an HVMOS device and an MV / LV MOS device in accordance with some embodiments.

Detaillierte BeschreibungDetailed description

Die Erfindung betrifft Verfahren zur Herstellung eines MOS-Bauelements mit den Merkmalen des Anspruchs 1 bzw. 8 sowie eine integrierte Schaltungsstruktur mit den Merkmalen des Anspruchs 14. Beispielshafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.The invention relates to a method for producing a MOS component with the features of claims 1 or 8 and an integrated circuit structure with the features of claim 14. Exemplary embodiments are specified in the dependent claims.
The description below provides many different embodiments or examples for implementing various features of the invention. Specific examples of components and arrangements are described below in order to simplify the present invention. For example, making a first element over or on a second element in the description below may include embodiments in which the first and second elements are formed in direct contact, and may also include embodiments in which additional elements are placed between the first and second elements the second element can be formed so that the first and the second element are not in direct contact. Furthermore, in the present invention, reference numbers and / or letters may be repeated in the various examples. This repetition is for the sake of simplicity and clarity and does not per se prescribe a relationship between the various embodiments and / or configurations discussed.

Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.In addition, spatially relative terms such as "below", "below", "lower" / "lower", "above", "upper" / "upper" and the like can be used for simplicity Description of the relationship of an element or structure to one or more other elements or structures shown in the figures. The spatially relative terms are intended to include other orientations of the component that is in use or in operation in addition to the orientation shown in the figures. The device can be oriented differently (rotated 90 degrees or in a different orientation) and the spatially relative descriptors used herein can also be interpreted accordingly.

Gemäß verschiedenen beispielhaften Ausführungsformen werden ein HVMOS-Bauelement und ein Verfahren zu seiner Herstellung zur Verfügung gestellt. Die Zwischenstufen bei der Herstellung des HVMOS-Bauelements werden ebenfalls beschrieben. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.According to various exemplary embodiments, an HVMOS component and a method for its production are provided. The intermediate stages in the manufacture of the HVMOS device are also described. Similar reference symbols are used throughout the drawings and illustrative embodiments to refer to similar elements.

Die 1 bis 18 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines HVMOS-Bauelements gemäß einigen Ausführungsformen. Die Schritte, die in den 1 bis 18 gezeigt sind, sind auch in dem in 21 gezeigten Prozessablauf 300 schematisch dargestellt.The 1 to 18th FIG. 10 shows sectional views of intermediate stages in the manufacture of an HVMOS device in accordance with some embodiments. The steps included in the 1 to 18th are also shown in the in 21st process flow shown 300 shown schematically.

1 zeigt einen Wafer 10, der ein Halbleitersubstrat 20 und Strukturelemente umfasst, die auf einer Oberseite des Halbleitersubstrats 20 hergestellt sind. Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst das Halbleitersubstrat 20 kristallines Silicium, kristallines Germanium, Siliciumgermanium, III-V-Verbindungen, wie etwa GaAsP, AllnAs, AlGaAs, GaInAs, GaInP, GaInAsP und/oder dergleichen. Das Halbleitersubstrat 20 kann auch ein Volumenhalbleitersubstrat oder ein SOI-Substrat (SOI: Halbleiter auf Isolator) sein. Bei einigen beispielhaften Ausführungsformen ist das Halbleitersubstrat 20 p-leitend und hat eine Dotierungskonzentration von weniger als etwa 1015/cm3. 1 shows a wafer 10 holding a semiconductor substrate 20th and structure elements, which on a top side of the semiconductor substrate 20th are made. According to some embodiments of the present invention, the semiconductor substrate comprises 20th crystalline silicon, crystalline germanium, silicon germanium, III-V compounds such as GaAsP, AllnAs, AlGaAs, GaInAs, GaInP, GaInAsP and / or the like. The semiconductor substrate 20th can also be a bulk semiconductor substrate or an SOI substrate (SOI: semiconductor on insulator). In some exemplary embodiments, the semiconductor substrate is 20th p-type and has a doping concentration of less than about 10 15 / cm 3 .

Das Halbleitersubstrat 20 hat einen ersten Teil in einem Bauelementbereich 100 und einen zweiten Teil in einem Bauelementbereich 200. Der Bauelementbereich 100 ist ein Hochspannungs-Bauelementbereich, in dem ein HVMOS-Bauelement 186 (18) hergestellt werden soll. Der Bauelementbereich 200 ist ein Bauelementbereich, in dem ein MOS-Bauelement 286 (18) hergestellt werden soll. Das MOS-Bauelement 286 ist so konfiguriert, dass es bei Betriebsspannungen (und Versorgungsspannungen) arbeitet, die niedriger als die jeweiligen Betriebsspannungen (und Versorgungsspannungen) des HVMOS-Bauelements 186 sind. Bei einigen beispielhaften Ausführungsformen ist der Bauelementbereich 200 ein LVMOS-Bauelementbereich oder ein MVMOS-Bauelementbereich. Es dürfte wohlverstanden sein, dass die Begriffe HV, MV und LV relativ zueinander sind. Die HVMOS-Bauelemente sind so konfiguriert, dass sie bei Versorgungsspannungen arbeiten (und diese haben), die höher als die der MVMOS-Bauelemente sind, und die MVMOS-Bauelemente sind so konfiguriert, dass sie bei Versorgungsspannungen arbeiten (und diese haben), die höher als die der LVMOS-Bauelemente sind. Außerdem sind die maximalen Spannungen, die (ohne Beschädigung) von MV-Bauelementen ausgehalten werden können, niedriger als die maximalen Spannungen, die (ohne Beschädigung) von HV-Bauelementen ausgehalten werden können, und die maximalen Spannungen, die (ohne Beschädigung) von LV-Bauelementen ausgehalten werden können, sind niedriger als die maximalen Spannungen, die (ohne Beschädigung) von HV-Bauelementen ausgehalten werden können. Bei einigen beispielhaften Ausführungsformen liegen die Betriebsspannungen der HVMOS-Bauelemente in dem Bereich von etwa 3,0 V bis etwa 3,3 V, die Betriebsspannungen und Versorgungsspannungen der MVMOS-Bauelemente liegen in dem Bereich von etwa 1,5 V bis etwa 2,0 V, und die Betriebsspannungen und Versorgungsspannungen der LVMOS-Bauelemente liegen in dem Bereich von etwa 0,7 V bis etwa 1,0 V.The semiconductor substrate 20th has a first part in a component area 100 and a second part in a component area 200 . The component area 100 is a high-voltage component area in which an HVMOS component 186 ( 18th ) should be produced. The component area 200 is a device area in which a MOS device 286 ( 18th ) should be produced. The MOS component 286 is configured to operate at operating voltages (and supply voltages) that are lower than the respective operating voltages (and supply voltages) of the HVMOS device 186 are. In some exemplary embodiments, the device area is 200 an LVMOS device area or an MVMOS device area. It should be understood that the terms HV, MV and LV are relative to one another. The HVMOS devices are configured to operate (and have) supply voltages that are higher than those of the MVMOS devices, and the MVMOS devices are configured to operate (and have) supply voltages that are higher than those of the LVMOS components. In addition, the maximum stresses that MV components can withstand (without damage) are lower than the maximum stresses that HV components can withstand (without damage) and the maximum stresses that LV - Components that can be withstood are lower than the maximum stresses that HV components can withstand (without damage). In some exemplary embodiments, the operating voltages of the HVMOS devices are in the range from about 3.0 V to about 3.3 V, the operating voltages and supply voltages of the MVMOS devices are in the range from about 1.5 V to about 2.0 V, and the operating voltages and supply voltages of the LVMOS components are in the range from about 0.7 V to about 1.0 V.

Die 1 bis 4 zeigen die Herstellung von STI-Bereichen (STI: shallow trench isolation; flache Grabenisolation). Der entsprechende Schritt ist als Schritt 302 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Kommen wir nun zu 1, in der eine Kontaktstellenschicht 22 und eine Maskenschicht 24 auf einem Halbleitersubstrat 20 hergestellt werden. Die Kontaktstellenschicht 22 kann eine Dünnschicht sein, die aus Siliciumoxid besteht und zum Beispiel mit einem thermischen Oxidationsverfahren hergestellt werden kann. Die Kontaktstellenschicht 22 kann als eine Haftschicht zwischen dem Halbleitersubstrat 20 und der Maskenschicht 24 fungieren. Die Kontaktstellenschicht 22 kann außerdem als eine Ätzstoppschicht beim Ätzen der Maskenschicht 24 fungieren. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Maskenschicht 24 zum Beispiel aus Siliciumnitrid durch chemische Aufdampfung bei niedrigem Druck (low-pressure chemical vapor deposition; LPCVD) hergestellt. Bei weiteren Ausführungsformen wird die Maskenschicht 24 durch thermische Nitrierung von Silicium, Plasma-unterstützte chemische Aufdampfung (plasmaenhanced chemical vapor deposition; PECVD) oder anodische Plasmanitrierung hergestellt. Die Maskenschicht 24 wird als eine Hartmaskenschicht bei dem nachfolgenden fotolithografischen Prozess verwendet. Ein Fotoresist 26 wird auf der Maskenschicht 24 hergestellt und wird dann so strukturiert, dass Öffnungen 28 entstehen.The 1 to 4th show the production of STI areas (STI: shallow trench isolation; shallow trench isolation). The corresponding step is as a step 302 specified in the process flow described in 21st is shown. We come now to 1 , in which a contact point layer 22nd and a mask layer 24 on a semiconductor substrate 20th getting produced. The contact point layer 22nd can be a thin film consisting of silicon oxide and can be produced, for example, with a thermal oxidation process. The contact point layer 22nd can be used as an adhesive layer between the semiconductor substrate 20th and the mask layer 24 act. The contact point layer 22nd can also be used as an etch stop layer when etching the mask layer 24 act. In some embodiments of the present invention, the mask layer is 24 For example, made of silicon nitride by low-pressure chemical vapor deposition (LPCVD). In further embodiments, the mask layer 24 produced by thermal nitriding of silicon, plasma-enhanced chemical vapor deposition (PECVD) or anodic plasma nitriding. The mask layer 24 is used as a hard mask layer in the subsequent photolithographic process. A photoresist 26th will be on the mask layer 24 made and then structured so that openings 28 arise.

Kommen wir nun zu 2, in der die Maskenschicht 24 und die Kontaktstellenschicht 22 durch die Öffnungen 28 geätzt werden, wodurch das darunter befindliche Halbleitersubstrat 20 freigelegt wird. Das freigelegte Halbleitersubstrat 20 wird dann geätzt, sodass Gräben 32 entstehen. Anschließend wird das Fotoresist 26 entfernt. Dann kann eine Reinigung durchgeführt werden, um das native Oxid des Halbleitersubstrats 20 zu entfernen. Die Reinigung kann unter Verwendung von verdünnter HF erfolgen.We come now to 2 in which the mask layer 24 and the pad layer 22nd through the openings 28 are etched, whereby the underlying semiconductor substrate 20th is exposed. The exposed semiconductor substrate 20th is then etched, leaving trenches 32 arise. Then the photoresist 26th away. Cleaning can then be carried out to remove the native oxide of the semiconductor substrate 20th to remove. Cleaning can be done using diluted HF.

Wie nun in 3 gezeigt ist, werden ein oder mehrere dielektrische Materialien 34 in die Gräben 32 gefüllt. Bei einigen Ausführungsformen der vorliegenden Erfindung ist das dielektrische Material 34 ein Oxidbelag, der die Unterseiten und die Seitenwände der Öffnung 28 belegt. Der Oxidbelag kann eine thermische Oxidschicht sein, die durch Oxidieren einer Oberflächenschicht des freigelegten Substrats 20 entsteht. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird der Oxidbelag durch In-situ-Dampferzeugung (in-situ steam generation; ISSG) hergestellt. Bei weiteren Ausführungsformen wird der Oxidbelag mit einem Abscheidungsverfahren hergestellt, mit dem konforme Oxidschichten hergestellt werden können, wie etwa Atomlagenabscheidung (ALD), selektive chemische Flächenbedampfung (selective area chemical vapor deposition; SACVD) oder dergleichen. Durch die Herstellung des Oxidbelags werden die Ecken der Gräben 32 (2) gerundet, was zu einer Reduzierung von elektrischen Feldern und somit zu einer Verbesserung der Leistung der resultierenden integrierten Schaltungen führt.As now in 3 shown are one or more dielectric materials 34 into the trenches 32 filled. In some embodiments of the present invention is the dielectric material 34 an oxide coating covering the undersides and the side walls of the opening 28 occupied. The oxide coating can be a thermal oxide layer which is formed by oxidizing a surface layer of the exposed substrate 20th arises. In alternative embodiments of the present invention, the oxide coating is produced by in-situ steam generation (ISSG). In further embodiments, the oxide coating is produced using a deposition process that can be used to produce conformal oxide layers, such as atomic layer deposition (ALD), selective area chemical vapor deposition (SACVD), or the like. The corners of the trenches are created by producing the oxide coating 32 ( 2 ) rounded, which leads to a reduction in electrical fields and thus to an improvement in the performance of the resulting integrated circuits.

Nach der Herstellung des Oxidbelags werden die verbliebenen Teile der Gräben 32 mit einem weiteren dielektrischen Material gefüllt. Bei einigen Ausführungsformen der vorliegenden Erfindung ist das Füllmetall Siliciumoxid, aber es können auch andere dielektrische Materialien verwendet werden, wie etwa SiN, SiC, SiON oder dergleichen. Das dielektrische Füllmetall kann mit einem Hohes-Seitenverhältnis-Prozess (high aspect ratio process; HARP), durch chemische Aufdampfung mit einem Plasma hoher Dichte (high-density plasma CVD; HDPCVD), SACVD, chemische Gasphasenabscheidung bei Atmosphärendruck (atmospheric pressure chemical vapor deposition; APCVD) oder dergleichen eingefüllt werden.After the oxide coating has been produced, the remaining parts of the trenches are made 32 filled with another dielectric material. In some embodiments of the present invention, the fill metal is silicon oxide, but other dielectric materials can be used, such as SiN, SiC, SiON, or the like. The dielectric filler metal can be made with a high aspect ratio process (HARP), chemical vapor deposition with a high-density plasma CVD (HDPCVD), SACVD, chemical vapor deposition at atmospheric pressure (atmospheric pressure chemical vapor deposition ; APCVD) or the like.

Dann wird ein Dampfglühprozess durchgeführt. Der Dampfglühprozess kann das Glühen der in 3 gezeigten Struktur unter Einleitung von Dampf (H2O) bei einer höheren Temperatur umfassen, zum Beispiel in dem Bereich von etwa 600 °C bis etwa 700 °C.Then a steam annealing process is performed. The steam annealing process can make the in 3 with the introduction of steam (H 2 O) at a higher temperature, for example in the range of about 600 ° C to about 700 ° C.

Anschließend wird eine Planarisierung, wie etwa chemisch-mechanisches Polieren (CMP) durchgeführt, um überschüssige Teile des dielektrischen Materials 34 über der Oberseite der Maskenschicht 24 zu entfernen, wodurch die Struktur entsteht, die in 4 gezeigt ist. Die Maskenschicht 24 kann als eine CMP-Sperrschicht fungieren. Der verbleibende Teil des dielektrischen Materials 34 bildet STI-Bereiche 36 und 38. Wie in 4 gezeigt ist, befinden sich die Unterseiten der STI-Bereiche 36 und 38 im Wesentlichen auf dem gleichen Niveau und sie haben zum Beispiel einen Höhenunterschied, der kleiner als etwa 10 % der Höhen der STI-Bereiche 36 und 38 ist.Planarization, such as chemical mechanical polishing (CMP), is then performed to remove excess portions of the dielectric material 34 over the top of the mask layer 24 to remove, creating the structure that in 4th is shown. The mask layer 24 can act as a CMP barrier. The remaining part of the dielectric material 34 forms STI areas 36 and 38 . As in 4th shown are the undersides of the STI areas 36 and 38 essentially at the same level and they have, for example, a height difference that is less than about 10% of the heights of the STI areas 36 and 38 is.

In nachfolgenden Schritten werden die Maskenschicht 24 und die Kontaktstellenschicht 22 entfernt, und daran schließen sich mehrere Reinigungsprozesse an. Die resultierende Struktur ist in 5 gezeigt. Wenn die Maskenschicht 24 aus Siliciumnitrid besteht, kann sie mit einem Nassreinigungsprozess unter Verwendung von heißer H3PO4 entfernt werden. Wenn die Kontaktstellenschicht 22 aus Siliciumoxid besteht, kann sie in einem Nassätzprozess unter Verwendung von verdünnter HF entfernt werden.In subsequent steps, the mask layer 24 and the pad layer 22nd removed, and this is followed by several cleaning processes. The resulting structure is in 5 shown. When the mask layer 24 consists of silicon nitride, it can be removed with a wet cleaning process using hot H 3 PO 4 . When the contact point layer 22nd made of silicon oxide, it can be removed in a wet etch process using dilute HF.

Die 6 bis 8 zeigen die Herstellung einer Vielzahl von dotierten Bereichen durch eine Vielzahl von Implantationsprozessen. Die Vielzahl von dotierten Bereichen umfasst einen tiefen n-Wannenbereich 40, Hochspannungs-p-Wannenbereiche (high-voltage p-well regions; HVPW regions, HVPW-Bereiche) 42, Hochspannungs-n-Wannenbereiche (high-voltage n-well regions; HVNW regions, HVNW-Bereiche) 44 und einen p-Wannenbereich 46. Die Implantationsprozesse zum Herstellen der Bereiche 40, 42, 44 und 46 können in jeder Reihenfolge durchgeführt werden. Bei einigen beispielhaften Ausführungsformen wird ein Fotoresist (nicht dargestellt) so hergestellt, dass es den Wafer 10 bedeckt, wobei der Bereich, in dem der tiefe n-Wannenbereich 40 hergestellt werden soll, zu der Öffnung in dem Fotoresist freigelegt wird. Ein n-Dotierungsstoff, wie etwa Phosphor, Arsen und/oder Antimon, wird tief in das Halbleitersubstrat 20 implantiert, um den tiefen n-Wannenbereich 40 herzustellen. Dann wird das Fotoresist entfernt.The 6 to 8th show the production of a large number of doped regions by a large number of implantation processes. The plurality of doped regions includes a deep n-well region 40 , High-voltage p-well regions; HVPW regions, HVPW regions 42 , High-voltage n-well regions; HVNW regions, HVNW regions 44 and a p-well area 46 . The implantation processes used to create the areas 40 , 42 , 44 and 46 can be done in any order. In some exemplary embodiments, a photoresist (not shown) is fabricated to cover the wafer 10 covered, the area in which the deep n-well area 40 to be made to the opening in the photoresist is exposed. An n-type dopant, such as phosphorus, arsenic and / or antimony, gets deep into the semiconductor substrate 20th implanted around the deep n-well area 40 to manufacture. Then the photoresist is removed.

Dann wird, wie in 6 gezeigt ist, ein Fotoresist 48 hergestellt und strukturiert. Anschließend wird eine Implantation eines p-Dotierungsstoffs durchgeführt, um die HVPW-Bereiche 42 herzustellen. Der entsprechende Schritt ist als Schritt 304 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Die HVPW-Bereiche 42 können mit Bor und/oder Indium implantiert werden. Nach der Implantation können die HVPW-Bereiche 42 bei einigen beispielhaften Ausführungsformen eine p-Dotierungskonzentration in dem Bereich von etwa 1015/cm3 bis etwa 1016/cm3 haben. Anschließend wird das Fotoresist 48 entfernt.Then, as in 6 shown is a photoresist 48 manufactured and structured. A p-type dopant implant is then performed around the HVPW regions 42 to manufacture. The corresponding step is as a step 304 specified in the process flow described in 21st is shown. The HVPW areas 42 can be implanted with boron and / or indium. After the implantation, the HVPW areas 42 in some exemplary embodiments, have a p-type doping concentration in the range of about 10 15 / cm 3 to about 10 16 / cm 3 . Then the photoresist 48 away.

Dann wird, wie in 7 gezeigt ist, ein Fotoresist 50 hergestellt und strukturiert. Anschließend wird eine Implantation eines n-Dotierungsstoffs durchgeführt, um die HVNW-Bereiche 44 herzustellen. Der entsprechende Schritt ist als Schritt 306 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Die HVNW-Bereiche 44 können mit Phosphor, Arsen oder Antimon implantiert werden. Nach der Implantation können die HVNW-Bereiche 44 bei einigen beispielhaften Ausführungsformen eine n-Dotierungskonzentration in dem Bereich von etwa 1015/cm3 bis etwa 1016/cm3 haben. Anschließend wird das Fotoresist 50 entfernt. Die Unterseiten der HVNW-Bereiche 44 werden mit dem tiefen n-Wannenbereich 40 verbunden.Then, as in 7th shown is a photoresist 50 manufactured and structured. An n-type dopant implant is then performed around the HVNW regions 44 to manufacture. The corresponding step is as a step 306 specified in the process flow described in 21st is shown. The HVNW areas 44 can be implanted with phosphorus, arsenic or antimony. After the implantation, the HVNW areas 44 in some exemplary embodiments, have an n-type doping concentration in the range of about 10 15 / cm 3 to about 10 16 / cm 3 . Then the photoresist 50 away. The sub-pages of the HVNW- Areas 44 become with the deep n-well area 40 connected.

8 zeigt die Herstellung des p-Wannenbereichs 46 in dem Bauelementbereich 200. Bei einigen Ausführungsformen der vorliegenden Erfindung wird ein Fotoresist 52 so hergestellt und strukturiert, dass es den Bauelementbereich 100 bedeckt. Dann wird eine Implantation eines p-Dotierungsstoffs durchgeführt, um den p-Wannenbereich 46 herzustellen. Der p-Wannenbereich 46 kann mit Bor oder Indium implantiert werden. Der p-Wannenbereich 46 hat eine p-Dotierungskonzentration, die höher als die Dotierungskonzentration der HVNW-Bereiche 44 und der HVPW-Bereiche 42 ist. Zum Beispiel kann der p-Wannenbereich 46 bei einigen beispielhaften Ausführungsformen eine p-Dotierungskonzentration in dem Bereich von etwa 1016/cm3 bis etwa 1017/cm3 haben. Anschließend wird das Fotoresist 52 entfernt. 8th shows the fabrication of the p-well region 46 in the component area 200 . In some embodiments of the present invention, a photoresist is used 52 Manufactured and structured so that it covers the component area 100 covered. An implantation of a p-type dopant is then performed around the p-well region 46 to manufacture. The p-well area 46 can be implanted with boron or indium. The p-well area 46 has a p-doping concentration that is higher than the doping concentration of the HVNW regions 44 and the HVPW areas 42 is. For example, the p-well area 46 in some exemplary embodiments, have a p-type doping concentration in the range of about 10 16 / cm 3 to about 10 17 / cm 3 . Then the photoresist 52 away.

In einem nachfolgenden Schritt, der in 9 gezeigt ist, wird ein Fotoresist 54 hergestellt und strukturiert, um eine Öffnung 56 herzustellen. Ein mittlerer Teil des STI-Bereichs 36 wird durch die Öffnung 56 freigelegt. Die STI-Bereiche 38, die HVNW-Bereiche 44 und einige HVPW-Bereiche 42 werden von dem Fotoresist 54 bedeckt.In a subsequent step, which takes place in 9 shown is a photoresist 54 manufactured and textured around an opening 56 to manufacture. A middle part of the STI range 36 is through the opening 56 exposed. The STI areas 38 who have favourited HVNW areas 44 and some HVPW areas 42 are from the photoresist 54 covered.

Kommen wir nun zu 10, in der ein oberer Teil des freigelegten STI-Bereichs 36 geätzt wird, sodass eine Aussparung 58 entsteht, die in den STI-Bereich 36 hinein reicht. Der entsprechende Schritt ist als Schritt 310 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Die Ätzung kann mit einem Trockenätzprozess unter Verwendung eines Ätzgases durchgeführt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst der STI-Bereich 36 Siliciumoxid, und HF wird als das Ätzgas verwendet. Die Ätzung kann auch mit einem Nassätzprozess unter Verwendung einer Ätzlösung durchgeführt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst der STI-Bereich 36 Siliciumoxid, und es wird eine Ätzlösung mit verdünnter HF verwendet. Durch die Ätzung wird ein oberer Mittelteil des STI-Bereichs 36 entfernt, während ein unterer Teil 36B des STI-Bereichs 36 zurückbleibt. Darüber hinaus bleiben auf Grund des Schutzes durch das Fotoresist 54 die oberen Teile 36A des STI-Bereichs 36 auf einer Seite (wie etwa der Drain-Seite) oder auf gegenüberliegenden Seiten der Aussparung 58 zurück.We come now to 10 , in which an upper part of the exposed STI area 36 is etched so that a recess 58 that arises in the STI area 36 reaches into it. The corresponding step is as a step 310 specified in the process flow described in 21st is shown. The etching can be performed with a dry etching process using an etching gas. In some embodiments of the present invention, the STI includes scope 36 Silicon oxide, and HF is used as the etching gas. The etching can also be carried out with a wet etching process using an etching solution. In some embodiments of the present invention, the STI includes scope 36 Silicon oxide, and a dilute HF etching solution is used. The etch creates an upper central portion of the STI area 36 removed while a lower portion 36B of the STI area 36 remains behind. They also remain due to the protection provided by the photoresist 54 the upper portions 36A of the STI area 36 on one side (such as the drain side) or on opposite sides of the recess 58 back.

Der verbleibende untere Teil 36B des STI-Bereichs 36 hat eine Dicke T2. Die verbleibenden oberen Teile 36A des STI-Bereichs 36 haben eine Dicke T1. Der Ätzprozess kann so eingestellt werden, dass die Stehspannung und der Sättigungsstrom des resultierenden HVMOS-Bauelements eingestellt werden. Die Tiefe D2 der Aussparung 58 kann bei einigen Ausführungsformen in dem Bereich von etwa 500 Å bis etwa 1400 Å liegen. Die optimale Tiefe D2 wird von verschiedenen Faktoren beeinflusst, wie etwa der Dicke eines Gate-Dielektrikums 276 (18), der zulässigen Mindesthöhe eines Gate-Stapels 274 usw. Nach der Ätzung wird das Fotoresist 54 entfernt, wie in 11 gezeigt ist.The remaining lower portion 36B of the STI area 36 has a thickness T2. The remaining upper portions 36A of the STI area 36 have a thickness T1. The etching process can be adjusted so that the withstand voltage and the saturation current of the resulting HVMOS device are adjusted. The depth D2 of the recess 58 may be in the range of about 500 Å to about 1400 Å in some embodiments. The optimal depth D2 is influenced by various factors, such as the thickness of a gate dielectric 276 ( 18th ), the minimum allowable height of a gate stack 274 etc. After the etching, the photoresist becomes 54 removed as in 11 is shown.

19 zeigt eine Draufsicht des STI-Bereichs 36 und der entsprechenden Aussparung 58 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Aussparung 58 kann von dem STI-Teil 36A umgeben sein. Bei weiteren Ausführungsformen der vorliegenden Erfindung reicht die Aussparung 58 bis zu einem Rand 36' des STI-Bereichs 36, wobei der Rand 36' der Rand sein kann, der zu einer Seite (wie etwa der Source-Seite) des resultierenden HVMOS-Bauelements zeigt. 19th Figure 10 shows a top view of the STI area 36 and the corresponding recess 58 in accordance with some embodiments of the present invention. The recess 58 may be surrounded by the STI portion 36A. In further embodiments of the present invention, the recess is sufficient 58 to an edge 36 ' of the STI area 36 , with the edge 36 ' may be the edge facing to one side (such as the source side) of the resulting HVMOS device.

Kommen wir nun zu 12, in der Gate-Stapel 160 und 260 in dem Bauelementbereich 100 bzw. 200 hergestellt werden. Der entsprechende Schritt ist als Schritt 312 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Die Gate-Stapel 160 und 260 können in nachfolgenden Schritten entfernt werden und durch Ersatz-Gates ersetzt werden. Somit sind die Gate-Stapel 160 und 260 bei einigen Ausführungsformen Blind-Gate-Stapel. Der Gate-Stapel 160 umfasst ein Gate-Dielektrikum 164 und eine Gate-Elektrode 166. Der Gate-Stapel 260 umfasst ein Gate-Dielektrikum 264 und eine Gate-Elektrode 266. Die Gate-Dielektrika 164 und 264 können aus Siliciumoxid, Siliciumnitrid, Siliciumcarbid oder dergleichen hergestellt werden. Die Gate-Elektroden 166 und 266 können bei einigen Ausführungsformen aus Polysilicium bestehen. Die Gate-Elektroden 166 und 266 können auch aus anderen leitenden Materialien hergestellt werden, wie etwa Metallen, Metallleitungen, Metallsiliciden, Metallnitriden und/oder dergleichen. Bei einigen Ausführungsformen der vorliegenden Erfindung weisen die Gate-Stapel 160 und 260 Hartmasken 168 bzw. 268 auf. Die Hartmasken 168 und 268 können zum Beispiel aus Siliciumnitrid hergestellt werden, aber es können auch andere Materialien verwendet werden, wie etwa Siliciumcarbid, Siliciumoxidnitrid und dergleichen. Bei alternativen Ausführungsformen werden die Hartmasken 168 und 268 nicht hergestellt.We come now to 12th , in the gate pile 160 and 260 in the component area 100 or. 200 getting produced. The corresponding step is as a step 312 specified in the process flow described in 21st is shown. The gate stacks 160 and 260 can be removed in the following steps and replaced with replacement gates. Thus, the gate stacks 160 and 260 in some embodiments, dummy gate stacks. The gate pile 160 includes a gate dielectric 164 and a gate electrode 166 . The gate pile 260 includes a gate dielectric 264 and a gate electrode 266 . The gate dielectrics 164 and 264 can be made of silicon oxide, silicon nitride, silicon carbide, or the like. The gate electrodes 166 and 266 may be made of polysilicon in some embodiments. The gate electrodes 166 and 266 can also be made from other conductive materials such as metals, metal lines, metal silicides, metal nitrides, and / or the like. In some embodiments of the present invention, the gate stacks have 160 and 260 Hard masks 168 or. 268 on. The hard masks 168 and 268 For example, they can be made from silicon nitride, but other materials such as silicon carbide, silicon oxide nitride, and the like can also be used. In alternative embodiments, the hard masks 168 and 268 not made.

Abstandshalter 162 und 262 werden auf Seitenwänden der Gate-Stapel 160 bzw. 260 hergestellt. Der entsprechende Schritt ist ebenfalls als Schritt 312 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Bei einigen Ausführungsformen umfassen die Abstandshalter 162 und 262 jeweils eine Siliciumoxidschicht und eine Siliciumnitridschicht auf der Siliciumoxidschicht. Die Herstellung kann das Abscheiden von dielektrischen Schutzschichten und das anschließende Durchführen einer anisotropen Ätzung zum Entfernen der horizontalen Teile der dielektrischen Schutzschichten umfassen. Zu den verfügbaren Abscheidungsverfahren gehören PECVD, LPCVD, chemische Aufdampfung bei Unterduck (subatmospheric CVD; SACVD) und andere geeignete Abscheidungsverfahren.Spacers 162 and 262 are on sidewalls of the gate stacks 160 or. 260 manufactured. The corresponding step is also called a step 312 specified in the process flow described in 21st is shown. In some embodiments, the include spacers 162 and 262 a silicon oxide layer and a silicon nitride layer on the silicon oxide layer, respectively. The production can include the deposition of dielectric protective layers and the subsequent implementation of an anisotropic etching to remove the horizontal parts of the dielectric protective layers. To the Available deposition methods include PECVD, LPCVD, subatmospheric CVD (SACVD), and other suitable deposition methods.

Kommen wir nun zu 13, in der Source- und Drain-Bereiche (die nachstehend als Source-/Drain-Bereiche bezeichnet werden) 170 in den HVNW-Bereichen 44 hergestellt werden. Einer der Source-/Drain-Bereiche 170 fungiert als der Source-Bereich, und der andere fungiert als der Drain-Bereich. Ein Kanal 173 befindet sich direkt unter dem STI-Bereich 36 zum Leiten von Strömen zwischen den S/D-Bereichen 170. Außerdem werden Source-/Drain-Bereiche 270 in dem p-Wannenbereich 46 hergestellt. Die jeweiligen Schritte sind als Schritt 314 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Die Source-/Drain-Bereiche 170 und 270 können gleichzeitig in ein und demselben Implantationsprozess hergestellt werden. Die Source-/Drain-Bereiche 170 und 270 sind n-leitend und sind stark dotiert, zum Beispiel auf eine n-Dotierungskonzentration in dem Bereich von etwa 1019/cm3 bis etwa 1021/cm3, und werden als N+-Bereiche bezeichnet. Ein Fotoresist (nicht dargestellt) wird hergestellt, um die Position der Source-/Drain-Bereiche 170 und 270 zu definieren. Die Source- /Drain-Bereiche 170 können von dem STI-Bereich 36 durch die HVNW-Bereiche 44 beabstandet sein. Andererseits können die Source-/Drain-Bereiche 170 Ränder haben, die zu den Rändern der Gate-Abstandshalter 262 ausgerichtet sind.We come now to 13 , in the source and drain areas (hereinafter referred to as source / drain areas) 170 in the HVNW areas 44 getting produced. One of the source / drain areas 170 functions as the source region and the other functions as the drain region. One channel 173 is located just below the STI area 36 for routing currents between the S / D areas 170 . There are also source / drain areas 270 in the p-well region 46 manufactured. The respective steps are as a step 314 specified in the process flow described in 21st is shown. The source / drain areas 170 and 270 can be produced simultaneously in one and the same implantation process. The source / drain areas 170 and 270 are n-conductive and are heavily doped, for example to an n-doping concentration in the range from about 10 19 / cm 3 to about 10 21 / cm 3 , and are referred to as N + regions. A photoresist (not shown) is made to show the location of the source / drain regions 170 and 270 define. The source / drain areas 170 can range from the STI 36 through the HVNW areas 44 be spaced. On the other hand, the source / drain regions 170 Have edges that correspond to the edges of the gate spacers 262 are aligned.

Darüber hinaus werden Aufnahmebereiche 171, die p-leitend sind, auf der Oberfläche der HVPW-Bereiche 42 mit einem weiteren Implantationsschritt hergestellt. Die p-Aufnahmebereiche 171 können ebenfalls eine p-Dotierungskonzentration in dem Bereich von etwa 1019/cm3 bis etwa 1021/cm3 und werden als P+-Bereiche bezeichnet.In addition, there are recording areas 171 , which are p-type, on the surface of the HVPW areas 42 produced with a further implantation step. The p-recording areas 171 can also have a p-type doping concentration in the range of about 10 19 / cm 3 to about 10 21 / cm 3 and are referred to as P + regions.

Kommen wir nun zu 14, in der eine Kontakt-Ätzstoppschicht (contact etch stop layer; CESL) 72 über den Gate-Stapeln 160 und 260 und den Source-/Drain-Bereichen 170 und 270 hergestellt wird. Der entsprechende Schritt ist als Schritt 316 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die CESL 72 aus einem Material aus der Gruppe Siliciumnitrid und Siliciumcarbid oder aus anderen dielektrischen Materialien hergestellt. Über der CESL 72 wird ein Zwischenschicht-Dielektrikum (inter-layer dielectric; ILD) 74 hergestellt. Der entsprechende Schritt ist ebenfalls als Schritt 316 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Das ILD 74 wird durch Schutzabscheidung auf eine Höhe hergestellt, die über die Oberseiten der Gate-Stapel 160 und 260 hinaus reicht. Das ILD 74 kann aus einem Oxid zum Beispiel durch fließfähige chemische Aufdampfung (flowable chemical vapor depositon; FCVD) hergestellt werden. Das ILD 74 kann auch Aufschleuderglas sein, das durch Aufschleudern hergestellt wird. Das ILD 74 kann zum Beispiel aus Phosphorsilicatglas (PSG), Borosilicatglas (BSG), Borphosphorsilicatglas (BPSG), Tetraethylorthosilicat(TEOS)-Oxid, TiN, SiOC oder anderen nichtporösen dielektrischen Low-k-Materialien hergestellt werden.We come now to 14th , in which a contact etch stop layer (CESL) 72 above the gate stacks 160 and 260 and the source / drain regions 170 and 270 will be produced. The corresponding step is as a step 316 specified in the process flow described in 21st is shown. In some embodiments of the present invention, the CESL 72 made of a material selected from the group consisting of silicon nitride and silicon carbide or of other dielectric materials. About the CESL 72 an inter-layer dielectric (ILD) 74 manufactured. The corresponding step is also called a step 316 specified in the process flow described in 21st is shown. The ILD 74 is made by protective deposition to a height that is above the tops of the gate stacks 160 and 260 goes beyond. The ILD 74 can be produced from an oxide, for example, by flowable chemical vapor deposition (FCVD). The ILD 74 can also be spin-on glass, which is produced by spin-coating. The ILD 74 For example, it can be made from phosphorus silicate glass (PSG), borosilicate glass (BSG), borosilicate glass (BPSG), tetraethylorthosilicate (TEOS) oxide, TiN, SiOC or other non-porous low-k dielectric materials.

15 zeigt einen Planarisierungsschritt, der zum Beispiel mittels CMP ausgeführt wird. Der entsprechende Schritt ist als Schritt 318 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Die CMP wird durchgeführt, um überschüssige Teile des ILD 74 und der CESL 72 zu entfernen, bis der Gate-Stapel 160 freigelegt worden ist. Da der Gate-Stapel 160 in der Aussparung in dem STI-Bereich 36 hergestellt wird, ist die Oberseite des Gate-Stapels 160 niedriger als die Oberseite des Gate-Stapels 260. Daher wird bei der Planarisierung der obere Teil des Gate-Stapels 260 entfernt, und die Höhe des verbleibenden Gate-Stapels 160 ist geringer als die Höhe des verbleibenden Gate-Stapels 260. Die Planarisierung kann gegebenenfalls auf der Hartmaske 168 gestoppt werden. Alternativ wird die Hartmaske 168 bei der Planarisierung entfernt, und die Gate-Elektrode 166 wird freigelegt. 15th Figure 3 shows a planarization step carried out by means of CMP, for example. The corresponding step is as a step 318 specified in the process flow described in 21st is shown. The CMP is performed to remove excess parts of the ILD 74 and the CESL 72 remove until the gate stack 160 has been exposed. Because the gate stack 160 in the recess in the STI area 36 is the top of the gate stack 160 lower than the top of the gate stack 260 . Therefore, the planarization becomes the top of the gate stack 260 removed, and the height of the remaining gate stack 160 is less than the height of the remaining gate stack 260 . The planarization can optionally be on the hard mask 168 being stopped. Alternatively, the hard mask 168 removed during planarization, and the gate electrode 166 is exposed.

16 zeigt die Herstellung von Ersatz-Gates 174 und 274 gemäß einigen Ausführungsformen. Die Gate-Stapel 160 und 260 (15) werden entfernt und werden durch die Ersatz-Gate-Stapel 174 bzw. 274 ersetzt, wie in 16 gezeigt ist. Der entsprechende Schritt ist als Schritt 320 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Der Gate-Stapel 174 umfasst ein Gate-Dielektrikum 176 und eine Gate-Elektrode 178. Der Gate-Stapel 274 umfasst ein Gate-Dielektrikum 276 und eine Gate-Elektrode 278. 16 shows the manufacture of replacement gates 174 and 274 according to some embodiments. The gate stacks 160 and 260 ( 15th ) are removed and replaced by the replacement gate stack 174 or. 274 replaced, as in 16 is shown. The corresponding step is as a step 320 specified in the process flow described in 21st is shown. The gate pile 174 includes a gate dielectric 176 and a gate electrode 178 . The gate pile 274 includes a gate dielectric 276 and a gate electrode 278 .

Die Gate-Dielektrika 176 und 276 können ein dielektrisches High-k-Material umfassen, wie etwa Hafniumoxid, Lanthanoxid, Aluminiumoxid oder dergleichen. Die Gate-Elektroden 178 und 278 können leitende Diffusionsschichten haben, die aus TiN, TaN oder dergleichen bestehen. Die Gate-Elektroden 178 und 278 können außerdem leitende Schichten haben, wie etwa metallhaltige Schichten über den leitenden Diffusionssperrschichten, wobei die metallhaltigen Schichten aus Cobalt, Aluminium oder Mehrfachschichten davon hergestellt sein können. Zu den Herstellungsverfahren gehören PVD, CVD oder dergleichen. Dann wird ein Planarisierungsschritt (zum Beispiel CMP) durchgeführt, um überschüssige Teile der Gate-Dielektrika und der Gate-Elektroden zu entfernen, sodass die Struktur von 16 zurückbleibt.The gate dielectrics 176 and 276 may comprise a high-k dielectric material such as hafnium oxide, lanthanum oxide, aluminum oxide, or the like. The gate electrodes 178 and 278 may have conductive diffusion layers made of TiN, TaN, or the like. The gate electrodes 178 and 278 may also have conductive layers, such as metal-containing layers over the conductive diffusion barrier layers, which metal-containing layers can be made of cobalt, aluminum, or multiple layers thereof. Manufacturing methods include PVD, CVD, or the like. A planarization step (e.g. CMP) is then performed to remove excess parts of the gate dielectrics and the gate electrodes, so that the structure of 16 remains behind.

17 zeigt die Herstellung eines ILD 80 über den Ersatz-Gates 174 und 274. Der entsprechende Schritt ist als Schritt 322 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Das ILD 80 kann aus einem Material hergestellt werden, das aus den gleichen in Frage kommenden Materialien wie für die Herstellung des ILD 74 gewählt wird. Die Materialien für das ILD 74 und das ILD 80 können gleich oder voneinander verschieden sein. Da das ILD 74 und das ILD 80 in unterschiedlichen Prozessschritten hergestellt werden, kann es eine erkennbare Grenzfläche 79 zwischen dem ILD 74 und dem ILD 80 geben, unabhängig davon, ob das ILD 74 und das ILD 80 aus dem gleichen Material oder aus verschiedenen Materialien bestehen. Bei weiteren Ausführungsformen gibt es keine erkennbare Grenzfläche zwischen dem ILD 74 und dem ILD 80. 17th shows the manufacture of an ILD 80 via the replacement gates 174 and 274 . The corresponding step is as a step 322 specified in the process flow described in 21st is shown. The ILD 80 can be made from a material made from the same candidate materials as used to make the ILD 74 is chosen. The materials for the ILD 74 and the ILD 80 can be the same or different from one another. Since the ILD 74 and the ILD 80 Produced in different process steps, there can be a recognizable interface 79 between the ILD 74 and the ILD 80 give regardless of whether the ILD 74 and the ILD 80 consist of the same material or of different materials. In other embodiments, there is no discernible interface between the ILD 74 and the ILD 80 .

Bei den Ausführungsformen, die in den 16 und 17 gezeigt sind, werden Ersatz-Gates durch Ersetzen von Blind-Gates hergestellt, und über den Ersatz-Gates wird das ILD 80 hergestellt. Bei alternativen Ausführungsformen wird nach der in 15 gezeigten Planarisierung das ILD 80 hergestellt, ohne die Gate-Stapel 160 und 260 durch Ersatz-Gates zu ersetzen. Die Gate-Dielektrika 164 und 264 und die Gate-Elektroden 166 und 266 verbleiben somit in der Endstruktur.In the embodiments described in 16 and 17th are shown, replacement gates are made by replacing dummy gates, and the ILD 80 manufactured. In alternative embodiments, according to the in 15th shown planarization the ILD 80 made without the gate stack 160 and 260 to be replaced by replacement gates. The gate dielectrics 164 and 264 and the gate electrodes 166 and 266 thus remain in the final structure.

Kommen wir nun zu 18, in der Source-/Drain-Silicidbereiche 82 und Kontaktstifte 84 hergestellt werden. Der entsprechende Schritt ist als Schritt 324 in dem Prozessablauf angegeben, der in 21 gezeigt ist. Der Herstellungsprozess kann die folgenden Schritte umfassen: Herstellen von Kontaktstift-Öffnungen in dem ILD 74 und dem ILD 80, um die Source-/Drain-Bereiche 170 und 270 und die Gate-Elektroden 176 und 276 freizulegen; Herstellen einer Metallschicht (nicht dargestellt) so, dass sie in die Kontaktstift-Öffnungen hinein reicht; Glühen, um die Source-/Drain-Silicidbereiche 82 herzustellen; Entfernen der nicht in Reaktion getretenen Teile der Metallschicht; und Füllen der Kontaktstift-Öffnungen, um die Kontaktstifte 84 herzustellen. Bei den Ausführungsformen, in denen die Gate-Elektroden 166 und 266 (15) nicht ersetzt werden, können Gate-Silicide (nicht dargestellt) auch auf der Oberseite der Gate-Elektroden 166 und 266 abgeschieden werden. Dadurch entstehen die MOS-Bauelemente 186 und 286. Das MOS-Bauelement 186 umfasst die Gate-Elektrode 178, ein Gate-Dielektrikum (das 36 und 176 umfasst) und Source-/Drain-Bereiche 170. Das MOS-Bauelement 286 umfasst die Gate-Elektrode 278, das Gate-Dielektrikum 276 und Source-/Drain-Bereiche 270.We come now to 18th , in the source / drain silicide regions 82 and contact pins 84 getting produced. The corresponding step is as a step 324 specified in the process flow described in 21st is shown. The manufacturing process may include the following steps: Making pin openings in the ILD 74 and the ILD 80 to the source / drain areas 170 and 270 and the gate electrodes 176 and 276 to expose; Producing a metal layer (not shown) so that it extends into the contact pin openings; Anneal the source / drain silicide areas 82 to manufacture; Removing the unreacted portions of the metal layer; and filling the pin openings around the pins 84 to manufacture. In the embodiments in which the gate electrodes 166 and 266 ( 15th ) are not replaced, gate silicides (not shown) can also be placed on top of the gate electrodes 166 and 266 to be deposited. This creates the MOS components 186 and 286 . The MOS component 186 includes the gate electrode 178 , a gate dielectric (comprising 36 and 176) and source / drain regions 170 . The MOS component 286 includes the gate electrode 278 , the gate dielectric 276 and source / drain regions 270 .

Das MOS-Bauelement 186 ist ein HVMOS-Bauelement. Das MOS-Bauelement 286 ist ein MVMOS-Bauelement oder ein LVMOS-Bauelement, wobei die Dicke des Gate-Dielektrikums 276 (und 176) so gewählt wird, dass sie an die Betriebsspannungspegel des MOS-Bauelements 286 angepasst ist. Das Gate-Dielektrikum des HVMOS-Bauelements 186 umfasst den verbliebenen Teil des STI-Bereichs 36, der so dick ist, dass er der hohen Spannung standhält. Außerdem kann das Gate-Dielektrikum 176 auch als ein Teil des Gate-Dielektrikums des HVMOS-Bauelements 186 hergestellt werden. Das MV/LV-MOS-Bauelement 286 hat das Gate-Dielektrikum 276, dessen Dicke kleiner als die des Gate-Dielektrikums 36 ist. Darüber hinaus können die Gate-Dielektrika 176 und 276 in ein und demselben Herstellungsprozess hergestellt werden und daher die gleiche Dicke haben, und sie werden aus ein und demselben dielektrischen Material hergestellt.The MOS component 186 is an HVMOS device. The MOS component 286 is an MVMOS device or an LVMOS device, where the thickness of the gate dielectric 276 (and 176 ) is chosen so that it matches the operating voltage level of the MOS component 286 is adapted. The gate dielectric of the HVMOS device 186 includes the remaining part of the STI area 36 that is so thick that it can withstand the high voltage. In addition, the gate dielectric 176 also as part of the gate dielectric of the HVMOS device 186 getting produced. The MV / LV-MOS component 286 has the gate dielectric 276 whose thickness is less than that of the gate dielectric 36 is. In addition, the gate dielectrics 176 and 276 are made in one and the same manufacturing process and therefore have the same thickness, and they are made of one and the same dielectric material.

19 zeigt eine Draufsicht von Teilen eines HVMOS-Bauelements, wobei die Source-/Drain-Bereiche 170 dargestellt sind. Der Source-Bereich 170 kann von dem STI-Bereich 36 beabstandet sein oder kann den Rand 36' des STI-Bereichs 36 berühren. 19th Figure 12 shows a top view of parts of an HVMOS device, with the source / drain regions 170 are shown. The source area 170 can range from the STI 36 be spaced or can be the edge 36 ' of the STI area 36 touch.

20 zeigt eine Schnittansicht eines p-HVMOS-Bauelements 186' und eines p-MOS-Bauelements 286' (ein LV- oder MV-Bauelement), die auf dem gleichen Halbleitersubstrat 20 wie die n-MOS-Bauelemente 186 und 286 hergestellt werden. Die in 20 dargestellten Bereiche sind mit den gleichen Bezugssymbolen wie in 18 bezeichnet, wobei ein Zeichen (') hinzugefügt ist, um darauf hinzuweisen, dass es sich um Bereiche handelt, die denen in 18 entsprechen. Die Materialien und die Herstellungsprozesse sind die Gleichen wie bei der Herstellung der MOS-Bauelemente 186 und 286 (18), wobei die Leitfähigkeitstypen der verschiedenen dargestellten Bereiche in 20 gegenüber den entsprechenden Bereichen, die in 18 gezeigt, umgekehrt sind. 20th Figure 11 shows a sectional view of a p-HVMOS device 186 ' and a p-MOS device 286 ' (an LV or MV device) on the same semiconductor substrate 20th like the n-MOS components 186 and 286 getting produced. In the 20th Areas shown have the same reference symbols as in 18th with a character (') added to indicate that these are areas similar to those in 18th correspond. The materials and manufacturing processes are the same as those used for manufacturing the MOS devices 186 and 286 ( 18th ), the conductivity types of the various areas shown in 20th compared to the corresponding areas in 18th shown are reversed.

Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Es ist wünschenswert, dass die HVMOS-Bauelemente und die LV/MV-MOS-Bauelemente die Prozesse zur Herstellung der Ersatz-Gates gemeinsam verwenden, um die Herstellungskosten zu senken. Die HVMOS-Bauelemente haben jedoch dicke Gate-Dielektrika, und daher können sich die Oberseiten der Gate-Dielektrika der HVMOS-Bauelemente im Wesentlichen auf dem gleichen Niveau wie die Oberseiten der Blind-Gate-Elektroden der LV/MV-MOS-Bauelemente oder sogar darüber befinden. Dadurch kann die Planarisierung zum Freilegen der Blind-Gate-Elektroden der LV/MV-MOS-Bauelemente zu einer vollständigen Entfernung der Blind-Gate-Elektroden der HVMOS-Bauelemente führen. Das heißt, die Ersatz-Gates für die HVMOS-Bauelemente können nicht durch gemeinsames Verwenden des gleichen Prozesses wie für die Herstellung der Ersatz-Gates für die LV/MV-MOS-Bauelemente hergestellt werden. Durch Aussparen von STI-Bereichen und Herstellen der Gate-Elektroden der HVMOS-Bauelemente in den Aussparungen wird der Höhenunterschied zwischen den Oberseiten der HVMOS-Bauelemente und der LV/MV-MOS-Bauelemente verringert, und die Planarisierung kann durchgeführt werden, ohne dass es zu einer vollständigen Entfernung der Blind-Gate-Elektroden der HVMOS-Bauelemente kommt. Darüber hinaus werden bei einigen Ausführungsformen der vorliegenden Erfindung die STI-Bereiche als die Gate-Dielektrika der HVMOS-Bauelemente verwendet, und dadurch können die Herstellungskosten gesenkt werden.The embodiments of the present invention have several advantages. It is desirable that the HVMOS devices and the LV / MV MOS devices share the processes for manufacturing the replacement gates in order to reduce the manufacturing cost. However, the HVMOS devices have thick gate dielectrics and therefore the tops of the gate dielectrics of the HVMOS devices may or even be substantially at the same level as the tops of the dummy gate electrodes of the LV / MV MOS devices are about it. As a result, the planarization to expose the dummy gate electrodes of the LV / MV MOS components can lead to a complete removal of the dummy gate electrodes of the HVMOS components. That is, the replacement gates for the HVMOS devices cannot be manufactured by using the same process together as for the manufacture of the replacement gates for the LV / MV MOS devices. By cutting out STI areas and fabricating the gate electrodes of the HVMOS devices in the cutouts, the height difference between the tops of the HVMOS devices and the LV / MV MOS devices is reduced, and planarization can be performed without it the blind gate electrodes of the HVMOS components are completely removed. In addition, in some embodiments of the present invention, the STI regions are used as the gate dielectrics of the HVMOS devices, and this can reduce manufacturing costs.

Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen eines Trennungsbereichs oder Isolationsbereichs, der in ein Halbleitersubstrat hinein reicht; Ätzen eines oberen Teils des Trennungsbereichs, um eine Aussparung in dem Trennungsbereich herzustellen; und Herstellen eines Gate-Stapels, der in die Aussparung hinein reicht und einen unteren Teil des Trennungsbereichs überlappt. Auf gegenüberliegenden Seiten des Gate-Stapels werden ein Source-Bereich und ein Drain-Bereich hergestellt. Der Gate-Stapel, der Source-Bereich und der Drain-Bereich sind Teile eines MOS-Bauelements. Das Verfahren weist weiterhin die folgenden Schritte auf: gleichzeitig mit der Herstellung des Gate-Stapels Herstellen eines weiteren Gate-Stapels für ein weiteres MOS-Bauelement, wobei sich der weitere Gate-Stapel direkt über einem nicht ausgesparten Teil des Halbleitersubstrats befindet; und Durchführen einer Planarisierung, um eine Oberseite des Gate-Stapels und eine Oberseite des weiteren Gate-Stapels auf das gleiche Niveau zu bringen.In some embodiments of the present invention, a method comprises the following steps: producing a separation region or isolation region that extends into a semiconductor substrate; Etching a top portion of the separation area to create a recess in the separation area; and fabricating a gate stack that extends into the recess and overlaps a lower portion of the separation area. A source region and a drain region are produced on opposite sides of the gate stack. The gate stack, the source region and the drain region are parts of a MOS component. The method further comprises the following steps: simultaneously with the production of the gate stack, production of a further gate stack for a further MOS component, the further gate stack being located directly above a non-recessed part of the semiconductor substrate; and performing a planarization in order to bring a top side of the gate stack and a top side of the further gate stack to the same level.

Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen eines ersten und eines zweiten STI-Bereichs, die von einer Oberseite eines Halbleitersubstrats her in das Halbleitersubstrat hinein reichen; und Ätzen des ersten STI-Bereichs, um eine Aussparung herzustellen, die von einer Oberseite des ersten STI-Bereichs her in den ersten STI-Bereich hinein reicht. Der erste STI-Bereich weist einen unteren Teil auf, der sich unter der Aussparung befindet. Das Verfahren weist weiterhin die folgenden Schritte auf: Herstellen eines ersten Gate-Stapels, der den unteren Teil des ersten STI-Bereichs überlappt; Herstellen eines zweiten Gate-Stapels über und in Kontakt mit einer Oberseite des Halbleitersubstrats; Herstellen von ersten Source-/Drain-Bereichen auf gegenüberliegenden Seiten des ersten Gate-Stapels; und Herstellen von zweiten Source-/Drain-Bereichen auf gegenüberliegenden Seiten des zweiten Gate-Stapels. Einer der zweiten Source-/Drain-Bereiche kommt in Kontakt mit einer Seitenwand des zweiten STI-Bereichs. Ein ILD wird über den ersten Source-/Drain-Bereichen und den zweiten Source-/Drain-Bereichen hergestellt. Eine Planarisierung wird durchgeführt, um eine Oberseite des ersten Gate-Stapels koplanar mit einer Oberseite des zweiten Gate-Stapels zu machen.In some embodiments of the present invention, a method has the following steps: producing a first and a second STI region that extend into the semiconductor substrate from a top side of a semiconductor substrate; and etching the first STI area to create a recess that extends into the first STI area from a top of the first STI area. The first STI area has a lower portion that is located under the recess. The method further comprises the following steps: forming a first gate stack that overlaps the lower part of the first STI area; Forming a second gate stack over and in contact with a top surface of the semiconductor substrate; Forming first source / drain regions on opposite sides of the first gate stack; and forming second source / drain regions on opposite sides of the second gate stack. One of the second source / drain regions comes into contact with a sidewall of the second STI region. An ILD is fabricated over the first source / drain regions and the second source / drain regions. Planarization is performed to make a top of the first gate stack coplanar with a top of the second gate stack.

Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine integrierte Schaltungsstruktur ein Halbleitersubstrat auf. Ein HVMOS-Bauelement weist ein Gate-Dielektrikum auf, das einen Teil hat, der niedriger als eine Oberseite des Halbleitersubstrats ist. Eine Gate-Elektrode befindet sich über dem Gate-Dielektrikum, wobei die Gate-Elektrode einen Teil hat, der niedriger als die Oberseite des Halbleitersubstrats ist. Auf gegenüberliegenden Seiten des Gate-Dielektrikums befinden sich ein Source-Bereich und ein Drain-Bereich. Die integrierte Schaltungsstruktur weist außerdem ein weiteres MOS-Bauelement auf, wobei das weitere MOS-Bauelement ein weiteres Gate-Dielektrikum aufweist, das höher als die Oberseite des Halbleitersubstrats ist. Das Gate-Dielektrikum weist weiterhin einen vierten Teil auf, der aus dem gleichen Material wie das weitere Gate-Dielektrikum besteht. Der vierte Teil weist einen horizontalen Teil auf, der in Kontakt mit dem ersten Teil des Gate-Dielektrikums ist, und vertikale Teile, die mit gegenüberliegenden Enden des horizontalen Teils verbunden sindIn some embodiments of the present invention, an integrated circuit structure includes a semiconductor substrate. An HVMOS device has a gate dielectric that has a portion that is lower than a top surface of the semiconductor substrate. A gate electrode is located over the gate dielectric, the gate electrode having a portion that is lower than the top of the semiconductor substrate. A source region and a drain region are located on opposite sides of the gate dielectric. The integrated circuit structure also has a further MOS component, the further MOS component having a further gate dielectric which is higher than the top side of the semiconductor substrate. The gate dielectric furthermore has a fourth part which consists of the same material as the further gate dielectric. The fourth part has a horizontal part which is in contact with the first part of the gate dielectric and vertical parts which are connected to opposite ends of the horizontal part

Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können.Features of various embodiments have been described above so that those skilled in the art may better understand aspects of the present invention. Those skilled in the art will understand that they can readily use the present invention as a basis for designing or modifying other methods and structures to achieve the same goals and / or achieve the same benefits as the embodiments presented herein.

Claims (17)

Verfahren (300) mit den folgenden Schritten: Herstellen eines Trennungsbereichs (36), der in ein Halbleitersubstrat (20) hinein reicht; Ätzen eines oberen Teils des Trennungsbereichs (36), um eine Aussparung (58) in dem Trennungsbereich (36) herzustellen; Herstellen eines Gate-Stapels (160), der in die Aussparung (58) hinein reicht und einen unteren Teil des Trennungsbereichs (36) überlappt; und Herstellen eines Source-Bereichs (170) und eines Drain-Bereichs (170) auf gegenüberliegenden Seiten des Gate-Stapels (160), wobei der Gate-Stapel (160), der Source-Bereich (170) und der Drain-Bereich (170) Teile eines MOS-Bauelements (186) sind, wobei das Verfahren weiterhin die folgenden Schritte aufweist: gleichzeitig mit der Herstellung des Gate-Stapels (160) Herstellen eines weiteren Gate-Stapels (260) für ein weiteres MOS-Bauelement (286), wobei sich der weitere Gate-Stapel (260) direkt über einem nicht ausgesparten Teil des Halbleitersubstrats (20) befindet; und Durchführen einer Planarisierung, um eine Oberseite des Gate-Stapels (160) und eine Oberseite des weiteren Gate-Stapels (260) auf das gleiche Niveau zu bringen.A method (300) comprising the following steps: producing a separation region (36) which extends into a semiconductor substrate (20); Etching a top portion of the separation region (36) to create a recess (58) in the separation region (36); Fabricating a gate stack (160) that extends into the recess (58) and overlaps a lower portion of the separation region (36); and producing a source region (170) and a drain region (170) on opposite sides of the gate stack (160), wherein the gate stack (160), the source region (170) and the drain region ( 170) are parts of a MOS component (186), the method further comprising the following steps: simultaneously with the production of the gate stack (160) production of a further gate stack (260) for a further MOS component (286) wherein the further gate stack (260) is directly over an un-recessed portion of the semiconductor substrate (20); and performing planarization to a top of the gate stack (160) and a top of the to bring further gate stacks (260) to the same level. Verfahren (300) nach Anspruch 1, wobei das MOS-Bauelement (186) ein HVMOS-Bauelement ist und das Verfahren weiterhin die folgenden Schritte aufweist: Implantieren des Halbleitersubstrats (20), um einen HV-n-Wannenbereich (44) und einen HV-p-Wannenbereich (42) herzustellen, wobei der HV-n-Wannenbereich (44) und/oder der HV-p-Wannenbereich (42) einen Teil aufweisen, der sich unter dem Trennungsbereich (36) befindet.Method (300) according to Claim 1 wherein the MOS device (186) is an HVMOS device and the method further comprises the following steps: implanting the semiconductor substrate (20) to form an HV-n-well region (44) and an HV-p-well region (42) the HV-n-well region (44) and / or the HV-p-well region (42) having a portion which is located below the separation region (36). Verfahren (300) nach Anspruch 1 oder 2, wobei ein Mittelteil des oberen Teils des Trennungsbereichs (36) geätzt wird und nach dem Ätzen der obere Teil des Trennungsbereichs (36) außerdem weitere Teile (36A) aufweist, die auf einer Seite des geätzten Mittelteils zurückbleiben.Method (300) according to Claim 1 or 2 wherein a central portion of the upper portion of the separation region (36) is etched and, after the etching, the upper portion of the separation region (36) also has other portions (36A) remaining on one side of the etched central portion. Verfahren (300) nach einem der vorhergehenden Ansprüche, wobei der Trennungsbereich (36) eine Oberseite hat, die im Wesentlichen koplanar mit einer Oberseite des Halbleitersubstrats (20) ist.The method (300) according to any one of the preceding claims, wherein the separation region (36) has a top surface that is substantially coplanar with a top surface of the semiconductor substrate (20). Verfahren (300) nach einem der vorhergehenden Ansprüche, das weiterhin das gleichzeitige Herstellen des Trennungsbereichs (36) und eines weiteren Trennungsbereichs (38) umfasst, wobei während des Ätzens der weitere Trennungsbereich (38) nicht geätzt wird.The method (300) according to one of the preceding claims, further comprising the simultaneous production of the separation region (36) and a further separation region (38), the further separation region (38) not being etched during the etching. Verfahren (300) nach einem der vorhergehenden Ansprüche, das weiterhin das Ersetzen des Gate-Stapels (160) und des weiteren Gate-Stapels (260) durch einen ersten Ersatz-Gate-Stapel (174) und einen zweiten Ersatz-Gate-Stapel (274) aufweist.The method (300) according to any one of the preceding claims, further comprising replacing the gate stack (160) and the further gate stack (260) with a first replacement gate stack (174) and a second replacement gate stack ( 274). Verfahren (300) nach einem der vorhergehenden Ansprüche, wobei eine Unterseite des Gate-Stapels (160) niedriger als eine Oberseite des Halbleitersubstrats (20) ist und eine Unterseite des weiteren Gate-Stapels (260) höher als die Oberseite des Halbleitersubstrats (20) ist.The method (300) according to any one of the preceding claims, wherein an underside of the gate stack (160) is lower than an upper side of the semiconductor substrate (20) and an underside of the further gate stack (260) is higher than the upper side of the semiconductor substrate (20). is. Verfahren (300) mit den folgenden Schritten: Herstellen eines ersten (36) und eines zweiten STI-Bereichs (38), die von einer Oberseite eines Halbleitersubstrats (20) her in das Halbleitersubstrat (20) hinein reichen; Ätzen des ersten STI-Bereichs (36), um eine Aussparung (58) herzustellen, die von einer Oberseite des ersten STI-Bereichs (36) her in den ersten STI-Bereich (36) hinein reicht, wobei der erste STI-Bereich (36) einen unteren Teil (36B) aufweist, der sich unter der Aussparung (58) befindet; Herstellen eines ersten Gate-Stapels (160), der den unteren Teil (36B) des ersten STI-Bereichs (36) überlappt; Herstellen eines zweiten Gate-Stapels (260) über und in Kontakt mit einer Oberseite des Halbleitersubstrats (20); Herstellen von ersten Source-/Drain-Bereichen (170) auf gegenüberliegenden Seiten des ersten Gate-Stapels (160); Herstellen von zweiten Source-/Drain-Bereichen (270) auf gegenüberliegenden Seiten des zweiten Gate-Stapels (260), wobei einer der zweiten Source-/Drain-Bereiche (270) in Kontakt mit einer Seitenwand des zweiten STI-Bereichs (38) kommt; Aufbringen eines Zwischenschicht-Dielektrikums (74) über den ersten Source-/Drain-Bereichen (170) und den zweiten Source-/Drain-Bereichen (270) und Durchführen einer Planarisierung, um eine Oberseite des ersten Gate-Stapels (160) koplanar mit einer Oberseite des zweiten Gate-Stapels (260) zu machen.Method (300) with the following steps: Producing a first (36) and a second STI region (38) which extend into the semiconductor substrate (20) from an upper side of a semiconductor substrate (20); Etching of the first STI area (36) in order to produce a recess (58) which extends from a top side of the first STI area (36) into the first STI area (36), the first STI area ( 36) has a lower portion (36B) located under the recess (58); Fabricating a first gate stack (160) overlapping the lower portion (36B) of the first STI region (36); Forming a second gate stack (260) over and in contact with a top surface of the semiconductor substrate (20); Forming first source / drain regions (170) on opposite sides of the first gate stack (160); Production of second source / drain regions (270) on opposite sides of the second gate stack (260), wherein one of the second source / drain regions (270) is in contact with a side wall of the second STI region (38) comes; Depositing an interlayer dielectric (74) over the first source / drain regions (170) and the second source / drain regions (270) and Performing a planarization to make a top of the first gate stack (160) coplanar with a top of the second gate stack (260). Verfahren (300) nach Anspruch 8, wobei der erste Gate-Stapel (160) als eine Stoppschicht für die Planarisierung fungiert und ein oberer Teil des zweiten Gate-Stapels (260) durch die Planarisierung entfernt wird.Method (300) according to Claim 8 wherein the first gate stack (160) acts as a stop layer for the planarization and a top portion of the second gate stack (260) is removed by the planarization. Verfahren (300) nach Anspruch 8 oder 9, wobei der erste Gate-Stapel (160) ein Teil eines HVMOS-Bauelements (186) ist und der zweite Gate-Stapel (260) ein Teil eines Mittelspannungs-MOS-Bauelements (286) oder eines Niederspannungs-MOS-Bauelements (286) ist.Method (300) according to Claim 8 or 9 wherein the first gate stack (160) is part of an HVMOS device (186) and the second gate stack (260) is part of a medium voltage MOS device (286) or a low voltage MOS device (286) is. Verfahren (300) nach Anspruch 10, wobei der untere Teil des ersten STI-Bereichs (36) als ein Teil eines Gate-Dielektrikums (164) des HVMOS-Bauelements (186) fungiert.Method (300) according to Claim 10 wherein the lower portion of the first STI region (36) functions as part of a gate dielectric (164) of the HVMOS device (186). Verfahren (300) nach einem der Ansprüche 8 bis 11, wobei ein Teil des ersten Gate-Stapels (160) niedriger als die Oberseite des Halbleitersubstrats (20) ist und der gesamte zweite Gate-Stapel (260) höher als die Oberseite des Halbleitersubstrats (20) ist.Method (300) according to one of the Claims 8 to 11 wherein part of the first gate stack (160) is lower than the top of the semiconductor substrate (20) and the entire second gate stack (260) is higher than the top of the semiconductor substrate (20). Verfahren (300) nach einem der Ansprüche 8 bis 12, das weiterhin das Ersetzen des ersten Gate-Stapels (160) und des zweiten Gate-Stapels (260) durch ein erstes Ersatz-Gate (174) und ein zweites Ersatz-Gate (274) aufweist.Method (300) according to one of the Claims 8 to 12th further comprising replacing the first gate stack (160) and the second gate stack (260) with a first replacement gate (174) and a second replacement gate (274). Integrierte Schaltungsstruktur (10) mit: einem Halbleitersubstrat (20); einem HVMOS-Bauelement (186), das Folgendes aufweist: ein Gate-Dielektrikum (36) mit einem ersten Teil (36B), wobei eine Oberseite des Gate-Dielektrikums (36) niedriger als eine Oberseite des Halbleitersubstrats (20) ist, und eine Gate-Elektrode (160, 174) über dem Gate-Dielektrikum (36), wobei die Gate-Elektrode (160, 174) einen Teil hat, der niedriger als die Oberseite des Halbleitersubstrats (20) ist; und einem Source-Bereich (170) und einem Drain-Bereich (170) auf gegenüberliegenden Seiten des Gate-Dielektrikums (36), wobei die integrierte Schaltungsstruktur (10) außerdem ein weiteres MOS-Bauelement (286) aufweist, wobei das weitere MOS-Bauelement (286) ein weiteres Gate-Dielektrikum (276) aufweist, das höher als die Oberseite des Halbleitersubstrats (20) ist, wobei das Gate-Dielektrikum (36) weiterhin einen vierten Teil (164, 176) aufweist, der aus dem gleichen Material wie das weitere Gate-Dielektrikum (276) besteht, und der vierte Teil (164, 176) einen horizontalen Teil, der in Kontakt mit dem ersten Teil (36B) des Gate-Dielektrikums (36) ist, und vertikale Teile aufweist, die mit gegenüberliegenden Enden des horizontalen Teils verbunden sind.An integrated circuit structure (10) comprising: a semiconductor substrate (20); an HVMOS device (186) comprising: a gate dielectric (36) having a first portion (36B), a top of the gate dielectric (36) being lower than a top of the semiconductor substrate (20), and a gate electrode (160, 174) over the gate dielectric (36), the gate electrode (160, 174) having a portion that is lower than the top of the semiconductor substrate (20); and a source region (170) and a drain region (170) on opposite sides of the gate dielectric (36), the integrated circuit structure (10) also having a further MOS component (286), the further MOS component Component (286) has a further gate dielectric (276) which is higher than the top side of the semiconductor substrate (20), wherein the gate dielectric (36) furthermore has a fourth part (164, 176) which is made of the same material as the further gate dielectric (276) consists, and the fourth part (164, 176) has a horizontal part which is in contact with the first part (36B) of the gate dielectric (36), and vertical parts which with opposite ends of the horizontal part are connected. Integrierte Schaltungsstruktur (10) nach Anspruch 14, wobei das HVMOS-Bauelement (186) weiterhin Folgendes aufweist: einen HV-n-Wannenbereich (44), HVNW-Bereich, und einen HV-p-Wannenbereich (42), HVPW-Bereich, wobei der HVNW-Bereich (44) und/oder der HVPW-Bereich (42) einen Teil aufweisen, der sich direkt unter dem Gate-Dielektrikum (36) befindet.Integrated circuit structure (10) according to Claim 14 wherein the HVMOS device (186) further comprises: an HV-n-well region (44), HVNW region, and a HV-p-well region (42), HVPW region, the HVNW region (44) and / or the HVPW region (42) has a portion that is directly below the gate dielectric (36). Integrierte Schaltungsstruktur (10) nach Anspruch 14 oder 15, wobei das Gate-Dielektrikum (36) weiterhin einen zweiten Teil (36A) und einen dritten Teil (36A) aufweist, die höher als die Oberseite des ersten Teils (36B) sind, und sich der zweite Teil (36A) und der dritte Teil (36A) auf gegenüberliegenden Seiten der Gate-Elektrode (178) befinden.Integrated circuit structure (10) according to Claim 14 or 15th wherein the gate dielectric (36) further comprises a second part (36A) and a third part (36A) which are higher than the top of the first part (36B) and the second part (36A) and the third part (36A) are on opposite sides of the gate electrode (178). Integrierte Schaltungsstruktur (10) nach einem der Anspruch 16, wobei der zweite Teil (36A) und der dritte Teil (36A) koplanar mit einem unteren Teil der Gate-Elektrode (160, 174) sind.Integrated circuit structure (10) according to one of the Claim 16 wherein the second part (36A) and the third part (36A) are coplanar with a lower part of the gate electrode (160, 174).
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