DE102016102476B4 - Semiconductor arrangement having a multilayer carrier - Google Patents

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Abstract

Halbleiteranordnung zum Montieren auf eine gedruckte Leiterplatte (Printed Circuit Board, PCB) (302), wobei die Halbleiteranordnung aufweist:einen Halbleiterchip (318) in einem Keramikbehälter (304);einen leitfähigen Träger (306) mit einer Oberseite (316), die mit dem Halbleiterchip (318) gekoppelt ist;wobei der leitfähige Träger (306) eine erste Schicht (306a) mit einem ersten Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) und eine zweite Schicht (306b) mit einem zweiten CTE aufweist,wobei der leitfähige Träger (306) dazu ausgebildet ist, thermische Spannungen in dem Keramikbehälter (304) zu verringern,wobei der erste CTE gleich einem CTE oder geringfügig verschieden von einem CTE des Keramikbehälters (304) ist,wobei der zweite CTE größer als der erste CTE ist, undwobei die zweite Schicht (306b) mehrere Montagestege aufweist, die beabstandet zueinander und zwischen der ersten Schicht (306a) und der PCB (302) angeordnet sind.A semiconductor device for mounting on a printed circuit board (PCB) (302), the semiconductor device comprising: a semiconductor chip (318) in a ceramic container (304); a conductive carrier (306) having a top surface (316) provided with coupled to said semiconductor die (318); said conductive support (306) having a first layer (306a) having a first coefficient of thermal expansion (CTE) and a second layer (306b) having a second CTE, said conductive support (306) configured to reduce thermal stresses in the ceramic container (304), wherein the first CTE is equal to or slightly different from a CTE of the ceramic container (304), the second CTE is greater than the first CTE, and wherein the second layer (306b) includes a plurality of mounting tabs spaced from each other and disposed between the first layer (306a) and the PCB (302).

Description

SMD-(Surface Mount Device)-Anordnungen (engl.: SMD packages) können verwendet werden, um Halbleiterbauelemente aufzunehmen und sie direkt mit gedruckten Leiterplatten (Printed Circuit Boards, PCBs) zu verbinden. Eine große Anzahl von elektronischen Schaltkreisbauformen enthalten SMD-Anordnungen aufgrund der zahlreichen Vorzüge, welche die oberflächenmontierten Bauelemente bieten können. In militärischen und Raumfahrtanwendungen (z.B. Hochleistungsfahrzeuge, Flugzeuge, Raumfähren und Satelliten), bei denen eine hohe Zuverlässigkeit zwingend erforderlich ist, können zum Beispiel keramische SMD-Anordnungen die notwendige Widerstandsfähigkeit in extremen oder rauen Umgebungen bereitstellen, während sie Vorzüge wie zum Beispiel kleinere Abmessungen, ein geringeres Gewicht und ein exzellentes thermisches Verhalten bieten.SMD (Surface Mount Device) packages can be used to house semiconductor devices and connect them directly to printed circuit boards (PCBs). A large number of electronic circuit designs incorporate surface mount assemblies because of the numerous benefits that surface mount components can offer. For example, in military and aerospace applications (e.g., high-performance vehicles, aircraft, space shuttles, and satellites) where high reliability is imperative, ceramic SMD assemblies can provide the necessary resilience in extreme or harsh environments, while offering advantages such as smaller size, offer lower weight and excellent thermal performance.

Die Beliebtheit der keramischen SMD-Anordnungen hat jedoch aufgrund der Inkompatibilität des Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) der SMD-Anordnungen und der PCB-Materialien und aufgrund der wachsenden größeren Betriebstemperaturanforderungen ein wenig gelitten. Wenn zum Beispiel eine keramische SMD-Anordnung auf eine PCB mit einem großen CTE montiert wird, kann eine CTE-Diskrepanz zwischen der keramischen SMD-Anordnung und der PCB thermische Spannungen in der keramischen SMD-Anordnung erzeugen. Die thermischen Spannungen können Risse in der keramischen SMD-Anordnung verursachen, die zu einem Hermetizitätsverlust der Anordnung und Schäden an den Leistungshalbleiterbauelementen und den Schaltungen innerhalb der Anordnung führen können.However, the popularity of ceramic SMD assemblies has suffered somewhat due to the incompatibility of the coefficient of thermal expansion (CTE) of SMD assemblies and PCB materials, and due to increasing higher operating temperature requirements. For example, when a ceramic SMD assembly is mounted on a PCB with a large CTE, a CTE mismatch between the ceramic SMD assembly and the PCB can create thermal stresses in the ceramic SMD assembly. The thermal stresses can cause cracks in the ceramic SMD assembly, which can lead to a loss of hermeticity of the assembly and damage to the power semiconductor devices and the circuitry within the assembly.

Die US 5 305 947 A beschreibt eine Anordnung mit einem Gehäuse, das Aluminiumoxid aufweist und einem mehrschichtigen Träger zur Aufnahme eines Halbleiterchips. Der mehrschichtige Träger umfasst zwei Schichten aus einer Kupfer-Legierung, die durch eine Kupferschicht miteinander verbunden sind, wobei die beiden Schichten aus der Kupfer-Legierung unterschiedliche Zusammensetzungen aufweisen.The U.S. 5,305,947A describes an arrangement with a housing that has aluminum oxide and a multilayer carrier for accommodating a semiconductor chip. The multilayer carrier comprises two copper alloy layers bonded together by a copper layer, the two copper alloy layers having different compositions.

Weitere Beispiele mehrschichtiger Träger für einen Halbleiterchip sind in der US 2005 / 0 051 349 A1 , der JP H02- 146 748 A , der US 6 056 186 A , der EP 2 056 344 A1 oder der US 2015 0 055 310 A1 beschrieben.Other examples of multi-layer carrier for a semiconductor chip are in U.S. 2005/0 051 349 A1 , the JP H02- 146 748 A , the U.S. 6,056,186 A , the EP 2 056 344 A1 or the U.S. 2015 0 055 310 A1 described.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, Nachteile und Mängel im Stand der Technik zu beheben, indem eine Halbleiteranordnung wie zum Beispiel eine keramisches SMD-Anordnung bereitgestellt wird, in der die Gefahr von Materialermüdungen und Risse aufgrund von Temperaturwechselbeanspruchungen erheblich verringert sind. Diese Aufgabe wird durch eine Halbleiteranordnung mit einem mehrschichtigen Träger nach Anspruch 1 und eine SMD-(Surface Mount Device)-Anordnung nach Anspruch 9 gelöst.

  • 1A veranschaulicht eine perspektivische Ansicht eines Teils einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 1B veranschaulicht eine Querschnittsansicht einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 2A veranschaulicht eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 2B veranschaulicht eine Querschnittsansicht einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 3A veranschaulicht eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 3B veranschaulicht eine Querschnittsansicht einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
The object underlying the invention is to eliminate disadvantages and deficiencies in the prior art by providing a semiconductor device, such as a ceramic SMD device, in which the risk of material fatigue and cracks due to thermal cycling is significantly reduced. This object is achieved by a semiconductor arrangement with a multilayer carrier according to claim 1 and an SMD (Surface Mount Device) arrangement according to claim 9.
  • 1A FIG. 11 illustrates a perspective view of a portion of an exemplary semiconductor assembly in accordance with an implementation of the present application.
  • 1B 12 illustrates a cross-sectional view of an exemplary semiconductor device according to an implementation of the present application.
  • 2A 12 illustrates a top view of a portion of an exemplary semiconductor device, in accordance with an implementation of the present application.
  • 2 B 12 illustrates a cross-sectional view of an exemplary semiconductor device according to an implementation of the present application.
  • 3A 12 illustrates a top view of a portion of an exemplary semiconductor device, in accordance with an implementation of the present application.
  • 3B 12 illustrates a cross-sectional view of an exemplary semiconductor device according to an implementation of the present application.

Die nachfolgende Beschreibung enthält spezifische Informationen, die Umsetzungen in der vorliegenden Offenbarung betreffen. Die Zeichnungen in der vorliegenden Anmeldung und ihre begleitende detaillierte Beschreibung beziehen sich auf rein beispielhafte Umsetzungen. Falls nicht anders angegeben, können gleiche oder sich entsprechende Elemente in den Figuren durch gleiche oder sich entsprechende Bezugszeichen angezeigt werden. Darüber hinaus sind die Zeichnungen und Darstellungen in der vorliegenden Anmeldung im Allgemeinen nicht maßstabsgetreu und sind nicht so zu verstehen, dass sie ihren aktuellen relativen Abmessungen entsprechen.The following description contains specific information pertaining to implementations in the present disclosure. The drawings in the present application and their accompanying detailed description relate to purely exemplary implementations. Unless otherwise indicated, the same or corresponding elements in the figures may be indicated by the same or corresponding reference numbers. Furthermore, the drawings and illustrations in the present application are generally not to scale and should not be understood to represent their actual relative dimensions.

In Bezug auf die 1A und 1B veranschaulicht 1A eine perspektivische Ansicht eines Teils einer beispielhaften Halbleiteranordnung 100 gemäß einer Umsetzung der vorliegenden Anmeldung. 1B veranschaulicht eine Querschnittsansicht der beispielhaften Halbleiteranordnung 100 entlang der Linie B-B in 1A gemäß einer Umsetzung der vorliegenden Anmeldung. Wie in 1A dargestellt ist, ist die Halbleiteranordnung 100 auf ein Substrat 102 montiert. Die Halbleiteranordnung 100 umfasst einen Keramikbehälter 104, einen leitfähigen Träger 106, einen Dichtring 108, einen Deckel 110, Ösen oder Unterlegscheiben 112a und 112b und Anschlusselemente 114a und 114b. Wie in 1B dargestellt ist, umfasst die Halbleiteranordnung 100 auch einen Halbleiterchip 118, der durch eine Öffnung in dem Boden des Keramikbehälters 104 der Halbleiteranordnung 100 an der Oberseite 116 des leitfähigen Trägers 106 zum Beispiel mit einer Lötpaste befestigt ist.Regarding the 1A and 1B illustrated 1A FIG. 14 is a perspective view of a portion of an exemplary semiconductor assembly 100 according to an implementation of the present application. 1B 12 illustrates a cross-sectional view of the exemplary semiconductor device 100 along line BB in FIG 1A according to an implementation of the present application. As in 1A As shown, the semiconductor device 100 is mounted on a substrate 102 . The semiconductor device 100 includes a ceramic container 104, a conductive support 106, a sealing ring 108, a cover 110, eyelets or washers 112a and 112b and connectors 114a and 114b. As in 1B As shown, the semiconductor device 100 also includes a semiconductor chip 118 which is attached through an opening in the bottom of the ceramic container 104 of the semiconductor device 100 to the top 116 of the conductive carrier 106, for example with a solder paste.

Bei der vorliegenden Umsetzung ist die Halbleiteranordnung 100 ein hermetisches Gehäuse mit oberflächenmontierten Bauelementen (Surface Mount Device package, SMD-Gehäuse). Der Halbleiterchip 118 ist zum Beispiel hermetisch in dem Keramikbehälter 104 abgedichtet, sodass die Halbleiteranordnung 100 undurchlässig für Feuchtigkeit und schädliche Gasarten ist. Der Keramikbehälter 104 kann zum Beispiel ein keramisches Material mit einer relativ geringen Massendichte wie zum Beispiel Aluminiumoxid oder Aluminiumnitrid umfassen. Bei einer Umsetzung kann der Keramikbehälter 104 einen CTE in einem Bereich von 4 bis 7 Teilen pro Million pro Grad Celsius (parts per million per degree Centigrade, ppm/°C) aufweisen. Der Dichtring 108 und der Deckel 110 können ein Material mit einer relativ großen Massendichte wie zum Beispiel Kovar umfassen. Bei einer Umsetzung können sowohl der Dichtring 108 als auch der Deckel 110 einen CTE in einem Bereich von 5 bis 6 ppm/°C umfassen. Wie in 1A dargestellt ist, sind die Ösen oder Unterlegscheiben 112a und 112b auf einer Seitenwand des Keramikbehälters 104 ausgebildet, an der sich die Anschlusselemente 114a und 114b durch die Ösen oder Unterlegscheiben 112a bzw. 112b in den Keramikbehälter 104 erstrecken. Die Anschlusselemente 114a und 114b können mit einer oder mehreren Elektroden auf dem (in 1B gezeigten) Halbleiterchip 118 innerhalb der Halbleiteranordnung 100 zum Beispiel durch einen oder mehrere Bonddrähte (z.B. den Bonddraht 120a) elektrisch verbunden sein. Bei einer Umsetzung können die Ösen oder Unterlegscheiben 112a und 112b ein keramisches Material wie zum Beispiel Aluminiumoxid umfassen. Bei einer Umsetzung können die Ösen oder Unterlegscheiben 112a und 112b ein leitfähiges Material wie zum Beispiel Kupfer, eine Kupferlegierung oder Ähnliches umfassen. Bei einer Umsetzung können die Anschlusselemente 114a und 114b Kupfer, eine Kupferlegierung oder Ähnliches umfassen.In the present implementation, the semiconductor device 100 is a hermetic surface mount device (SMD) package. For example, the semiconductor chip 118 is hermetically sealed in the ceramic case 104 so that the semiconductor assembly 100 is impervious to moisture and harmful gas species. For example, the ceramic container 104 may comprise a ceramic material having a relatively low bulk density, such as alumina or aluminum nitride. In one implementation, the ceramic container 104 may have a CTE in a range of 4 to 7 parts per million per degree centigrade (ppm/°C). The sealing ring 108 and the lid 110 may comprise a relatively high bulk density material such as Kovar. In an implementation, both the sealing ring 108 and the cover 110 may include a CTE in a range of 5 to 6 ppm/°C. As in 1A As shown, eyelets or washers 112a and 112b are formed on a sidewall of ceramic container 104 where terminal members 114a and 114b extend into ceramic container 104 through eyelets or washers 112a and 112b, respectively. The connection elements 114a and 114b can be provided with one or more electrodes on the (in 1B shown) semiconductor chip 118 may be electrically connected within the semiconductor arrangement 100, for example by one or more bonding wires (eg the bonding wire 120a). In one implementation, eyelets or washers 112a and 112b may comprise a ceramic material such as alumina. In one implementation, the ears or washers 112a and 112b may comprise a conductive material such as copper, a copper alloy, or the like. In one implementation, tabs 114a and 114b may comprise copper, a copper alloy, or the like.

Es ist selbstverständlich, dass die Halbleiteranordnung 100, das einen Halbleiterchip 118 und Bonddrähte 120a in dem Keramikbehälter 104 aufweist, in einer (in den 1A und 1B nicht ausdrücklich gezeigten) Spritzmasse zum Beispiel durch Spritzgießen eingegossen werden kann. Es ist auch selbstverständlich, dass andere (in den 1A und 1B nicht ausdrücklich gezeigte) Schaltkreiskomponenten und/oder Halbleiteranordnungen in und/oder auf dem Substrat 102 gebildet werden können. Bei einer Umsetzung kann das Substrat 102 eine gedruckte Leiterplatte (Printed Circuit Board, PCB) sein, die eine oder mehrere Schichten aufweist. Das Substrat 102 kann auch (in den 1A und 1B nicht ausdrücklich gezeigte) leitfähige Leiterbahnen umfassen, um weitere Schaltkreiskomponenten und/oder Halbleiteranordnungen in oder auf dem Substrat 102 elektrisch zu verbinden.It is a matter of course that the semiconductor device 100 comprising a semiconductor chip 118 and bonding wires 120a in the ceramic case 104 is packaged in a (described in Figs 1A and 1B not expressly shown) injection molding compound can be poured, for example, by injection molding. It is also self-evident that others (in the 1A and 1B Circuit components and/or semiconductor devices (not expressly shown) may be formed in and/or on the substrate 102 . In one implementation, the substrate 102 may be a printed circuit board (PCB) having one or more layers. The substrate 102 can also (in the 1A and 1B conductive traces (not expressly shown) to electrically connect other circuit components and/or semiconductor devices in or on the substrate 102 .

Wie in 1B dargestellt ist, ist auf der Oberseite 116 des leitfähigen Trägers 106 ein Halbleiterchip 118 durch die Öffnung in dem Boden des Keramikbehälters 104 der Halbleiteranordnung 100 ausgebildet. Bei einer Umsetzung umfasst der Halbleiterchip 118 ein oder mehrere (in 1B nicht ausführlich gezeigte) Halbleiterbauelemente. Bei einer Umsetzung umfasst der Halbleiterchip 118 ein Halbleitermaterial aus der IV. Hauptgruppe, wie zum Beispiel Silicium, Siliciumkarbid (SiC) oder Ähnliches. Bei einer weiteren Umsetzung kann der Halbleiterchip 118 ein Halbleitermaterial aus der III.-V. Hauptgruppe, wie zum Beispiel Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) oder Ähnliches umfassen. Bei weiteren Umsetzungen kann der Halbleiterchip 118 ein beliebiges anderes geeignetes Halbleitermaterial umfassen. Der Halbleiterchip 118 kann auch seitlich und/oder vertikal leitende Leistungshalbleiterbauelemente wie zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, FETs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistors, IGBTs) oder Ähnliches umfassen. Bei einer Umsetzung kann der Halbleiterchip ein oder mehrere Leistungshalbleiterbauelemente der III.-V. Hauptgruppe oder Leistungshalbleiterbauelemente der IV. Hauptgruppe umfassen.As in 1B As shown, a semiconductor die 118 is formed on top 116 of conductive support 106 through the opening in the bottom of ceramic can 104 of semiconductor assembly 100 . In one implementation, the semiconductor die 118 includes one or more (in 1B not shown in detail) semiconductor components. In one implementation, the semiconductor chip 118 comprises a group IV semiconductor material, such as silicon, silicon carbide (SiC), or the like. In another implementation, the semiconductor chip 118 may be a III.-V. Main group, such as gallium nitride (GaN), aluminum gallium nitride (AlGaN) or the like. In other implementations, the semiconductor die 118 may include any other suitable semiconductor material. The semiconductor die 118 may also include laterally and/or vertically conducting power semiconductor devices such as metal oxide semiconductor field effect transistors (FETs), insulated gate bipolar transistors (IGBTs), or the like . In one implementation, the semiconductor chip may include one or more III.-V. Main group or power semiconductor components of the IV. Main group include.

Wie in 1B dargestellt ist, erstreckt sich das Anschlusselement 114a durch die Öse oder Unterlegscheibe 112a in den Keramikbehälter 104 und ist über den Bonddraht 120a mit dem Halbleiterchip 118 elektrisch verbunden. Es ist selbstverständlich, dass das Anschlusselement 114b ähnlich wie das Anschlusselement 114a, wie in 1A dargestellt ist, sich auch durch die (in 1A gezeigte) Öse oder Unterlegscheibe 112b in den Keramikbehälter 104 erstrecken kann und durch einen anderen (in den 1A und 1B nicht ausdrücklich gezeigten) Bonddraht mit dem Halbleiterchip 118 elektrisch verbunden sein kann. Bei der vorliegenden Umsetzung kann das Anschlusselement 114a mit einer Steuerelektrode (z.B. einer Gate-Elektrode) auf einer Oberseite des Halbleiterchips 118 in der Halbleiteranordnung 100 verbunden sein, während das Anschlusselement 114b mit einer Leistungselektrode (z.B. einer Source-Elektrode) auf der Oberseite des Halbleiterchips 118 verbunden sein kann. Der Halbleiterchip 118 kann auch eine Leistungselektrode (z.B. eine Drain-Elektrode) auf einer Unterseite des Halbleiterchips 118 aufweisen. Eine Anschlussfläche 106a des leitfähigen Trägers 106 ist mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode auf der Unterseite des Halbleiterchips 118 verbunden. Ein Montagesteg 106b ist mechanisch und elektrisch mit dem Substrat 102 verbunden. Die Anschlussfläche 106a und der Montagesteg 106b können durch Weichlöten, Hartlöten oder einen beliebigen anderen Prozess aneinander befestigt werden. Von daher stellt der leitfähige Träger 106 durch die Öffnung in dem Boden des Keramikbehälters 104 eine elektrische Verbindung des Halbleiterchips 118 mit dem Substrat 102 her.As in 1B As shown, connector 114a extends through eyelet or washer 112a into ceramic case 104 and is electrically connected to semiconductor die 118 via bond wire 120a. It goes without saying that the connection element 114b can be similar to the connection element 114a, as in FIG 1A is represented, also by the (in 1A shown) eyelet or washer 112b may extend into the ceramic container 104 and through another (in the 1A and 1B not expressly shown) bonding wire can be electrically connected to the semiconductor chip 118. In the present implementation, the terminal 114a may be connected to a control electrode (eg, a gate electrode) on a top surface of the semiconductor die 118 in the semiconductor device 100, while the terminal element 114b may be connected to a power electrode (eg, a source electrode) on the top surface of the semiconductor chip 118 can be connected. The semiconductor die 118 may also include a power electrode (eg, a drain electrode) on a bottom side of the semiconductor die 118 . A pad 106a of the conductive support 106 is mechanically and electrically connected to the power electrode (e.g., the drain electrode on the underside of the semiconductor chip 118. A mounting pad 106b is mechanically and electrically connected to the substrate 102. The pad 106a and the mounting pad 106b can be through soldering, brazing, or any other process.As such, the conductive support 106 electrically connects the semiconductor die 118 to the substrate 102 through the opening in the bottom of the ceramic can 104 .

Bei der vorliegenden Umsetzung ist der leitfähige Träger 106 ein mehrschichtiger Träger, der mindestens zwei Schichten leitfähiges Material aufweist. Wie in den 1A und 1B dargestellt ist, umfasst der leitfähige Träger 106 eine erste Schicht, welche die Anschlussfläche 106a aufweist, die mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 118 innerhalb der Halbleiteranordnung 100 verbunden ist. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass die Anschlussfläche 106a einen CTE aufweist, der sehr nahe an dem CTE des Keramikbehälters 104 liegt. Bei einer Umsetzung kann die Anschlussfläche 106a einen CTE aufweisen, der gleich dem CTE des Keramikbehälters 104 ist. Bei einer weiteren Umsetzung kann die Anschlussfläche 106a einen CTE aufweisen, der geringfügig verschieden von dem (z.B. größer oder kleiner als der) CTE des Keramikbehälters 104 ist. Die Anschlussfläche 106a kann zum Beispiel einen CTE in einem Bereich von 4 bis 8 ppm/°C aufweisen. Da der CTE der Anschlussfläche 106a sehr nahe an dem CTE des Keramikbehälters 104 liegt, ist die Anschlussfläche 106a dazu ausgebildet, um die mechanischen und thermischen Spannungen aufgrund von Temperaturwechselbeanspruchungen auf den Keramikbehälter 104 erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 100 verbessert wird. Bei der vorliegenden Umsetzung kann die Anschlussfläche 106a eine im Wesentlichen gleichförmige Kupfer-Wolfram-Zusammensetzung (CuW-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann die Anschlussfläche 106a eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kovar oder Kupfermolybdän (CuMo), aufweisen.In the present implementation, conductive support 106 is a multi-layer support having at least two layers of conductive material. As in the 1A and 1B As shown, the conductive support 106 includes a first layer having the pad 106a mechanically and electrically connected to the power electrode (eg, the drain electrode) on the underside of the semiconductor die 118 within the semiconductor assembly 100 . In accordance with implementations of the present application, it is important that the pad 106a have a CTE that is very close to the CTE of the ceramic can 104 . In one implementation, the pad 106a may have a CTE equal to the CTE of the ceramic can 104 . In another implementation, the pad 106a may have a CTE that is slightly different than (eg, greater than or less than) the CTE of the ceramic can 104 . For example, the pad 106a may have a CTE in a range of 4 to 8 ppm/°C. Because the CTE of pad 106a is very close to the CTE of ceramic can 104, pad 106a is configured to significantly reduce and/or minimize mechanical and thermal stresses on ceramic can 104 due to thermal cycling, thereby reducing the structural Integrity of the semiconductor device 100 is improved. In the present implementation, the pad 106a may have a substantially uniform copper-tungsten (CuW) composition. In another implementation, the pad 106a may have a substantially uniform composition of any metallic or non-metallic conductive material, such as Kovar or copper molybdenum (CuMo).

Wie in den 1A und 1B dargestellt ist, umfasst der leitfähige Träger 106 auch eine zweite Schicht, die einen Montagesteg 106b aufweist, der unter der Anschlussfläche 106a gebildet ist und dazu ausgebildet ist, die Anschlussfläche 106a mit dem Substrat 102 elektrisch zu verbinden. Von daher kann der leitfähige Träger 106, der eine Anschlussfläche 106a und einen Montagesteg 106b aufweist, dazu ausgebildet sein, die Leistungselektrode des Halbleiterchips 118 durch die Öffnung im Boden des Keramikbehälters 104 mit einer oder mehreren (in den 1A und 1B nicht ausdrücklich gezeigten) leitfähigen Leiterbahnen in und/oder auf dem Substrat 102 elektrisch zu verbinden. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass der Montagesteg 106b einen CTE aufweist, der zwischen dem CTE der Anschlussfläche 106a und dem CTE des Substrats 102 liegt. Bei einer Umsetzung kann der CTE des Montagestegs 106b größer als oder gleich groß wie der CTE der Anschlussfläche 106a sein und kleiner als oder gleich groß wie der CTE des Substrats 102 sein. In einem Fall, bei dem das Substrat 102 zum Beispiel eine PCB ist, die einen CTE in einem Bereich von 13 bis 18 ppm/°C aufweist (z.B. eine FR4-PCB, die einen CTE von 13 bis 14 ppm/°C aufweist, oder eine Polyimid-PCB, die einen CTE von 17 bis 18 ppm/°C aufweist), und der Keramikbehälter 104 der Halbleiteranordnung 100 ein Keramikbehälter ist, der einen CTE in einem Bereich von 4 bis 7 ppm/°C aufweist (z.B. ein Aluminiumoxid-Gehäuse, das einen CTE von ungefähr 7 ppm/°C aufweist), kann der Montagesteg 106b einen CTE in einem Bereich von 7 bis 13 ppm/°C, wie zum Beispiel 10 ppm/°C, aufweisen, um einen Pufferschritt bereitzustellen, mit dem die thermischen Spannungen entspannt werden, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 104 und dem Substrat 102 ergeben. Bei einer weiteren Umsetzung kann der CTE des Montagestegs 106b kleiner als oder gleich groß wie der CTE der Anschlussfläche 106a sein und größer als oder gleich groß wie der CTE des Substrats 102. In einem Fall, bei dem das Substrat 102 zum Beispiel eine Keramik-PCB ist, die einen CTE aufweist, der geringfügig kleiner ist als der CTE des Keramikbehälters 104, kann der Montagesteg 106b einen CTE aufweisen, der zwischen dem CTE des Keramikbehälters 104 und dem CTE der Keramik-PCB, zum Beispiel bei ungefähr 7 ppm/°C liegt. Somit können Umsetzungen der vorliegenden Anmeldung durch die sorgfältige Auswahl des Materials für den Montagesteg 106b die mechanischen und thermischen Spannungen wirkungsvoll verringern, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 100 und dem Substrat 102 ergeben, die jeweils aus einem beliebigen Material hergestellt sind. Von daher kann die Halbleiteranordnung 100, das einen Montagesteg 106b aufweist, auf allen Arten von PCBs oberflächenmontiert werden.As in the 1A and 1B As shown, the conductive support 106 also includes a second layer having a mounting land 106b formed under the pad 106a and configured to electrically connect the pad 106a to the substrate 102 . As such, the conductive support 106, having a land 106a and a mounting land 106b, may be configured to connect the power electrode of the semiconductor chip 118 through the opening in the bottom of the ceramic case 104 with one or more (in the 1A and 1B electrically connect conductive traces in and/or on the substrate 102 (not expressly shown). In accordance with implementations of the present application, it is important that the mounting land 106b have a CTE that is between the CTE of the pad 106a and the CTE of the substrate 102 . In one implementation, the CTE of mounting pad 106b may be greater than or equal to the CTE of pad 106a and less than or equal to the CTE of substrate 102 . In a case where the substrate 102 is, for example, a PCB having a CTE in a range of 13 to 18 ppm/°C (e.g., an FR4 PCB having a CTE of 13 to 14 ppm/°C, or a polyimide PCB having a CTE of 17 to 18 ppm/°C), and the ceramic container 104 of the semiconductor assembly 100 is a ceramic container having a CTE in a range of 4 to 7 ppm/°C (e.g. an alumina package having a CTE of about 7 ppm/°C), the mounting land 106b may have a CTE in a range of 7 to 13 ppm/°C, such as 10 ppm/°C, to provide a buffering step, which relieves the thermal stresses resulting from the CTE mismatch between the ceramic container 104 and the substrate 102. In another implementation, the CTE of mounting pad 106b may be less than or equal to the CTE of pad 106a and greater than or equal to the CTE of substrate 102. In a case where substrate 102 is a ceramic PCB, for example having a CTE that is slightly less than the CTE of the ceramic can 104, the mounting ridge 106b may have a CTE that is between the CTE of the ceramic can 104 and the CTE of the ceramic PCB, for example at about 7 ppm/°C lies. Thus, implementations of the present application can effectively reduce the mechanical and thermal stresses resulting from the CTE discrepancy between the semiconductor device 100 and the substrate 102, each made of any material, by carefully selecting the material for the mounting pad 106b. As such, the semiconductor device 100 having a mounting pad 106b can be surface mounted on all kinds of PCBs.

Da der CTE des Montagestegs 106b zwischen dem CTE der Anschlussfläche 106a und dem CTE des Substrats 102 liegt, ist der Montagesteg 106b so dazu ausgebildet, dass er als eine Pufferschicht dient, um die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 104 und dem Substrat 102 ergeben, erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 100 verbessert wird und Risse in dem Keramikbehälter 104 verhindert werden. Bei der vorliegenden Umsetzung kann der Montagesteg 106b eine im Wesentlichen gleichförmige Kupfer-Molybdän-Zusammensetzung (CuMo-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann der Montagesteg 106b eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kupferwolfram, aufweisen, das einen CTE zwischen denjenigen des Keramikbehälters 104 und des Substrats 102 besitzt.Because the CTE of mounting pad 106b is between the CTE of pad 106a and the CTE of substrate 102, mounting pad 106b is configured to act as a buffer layer serves to significantly reduce and/or minimize the mechanical and thermal stresses resulting from the CTE mismatch between the ceramic container 104 and the substrate 102, thereby improving the structural integrity of the semiconductor device 100 and preventing cracks in the ceramic container 104 can be prevented. In the present implementation, the mounting land 106b may have a substantially uniform copper-molybdenum (CuMo) composition. In a further implementation, the mounting land 106b may have a substantially uniform composition of any metallic or non-metallic conductive material, such as copper-tungsten, having a CTE between those of the ceramic can 104 and the substrate 102 .

Somit kann der leitfähige Träger 106, der eine Anschlussfläche 106a mit einem CTE, der in der Nähe des CTE des Keramikbehälters 104 liegt, und einen Montagesteg 106b mit einem CTE zwischen denjenigen des Keramikbehälters 104 und des Substrats 102 aufweist, eine allmähliche Änderung des CTE zwischen der Halbleiteranordnung 100 und dem Substrat 102 bereitstellen, sodass die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 100 und dem Substrat 102 ergeben, im Wesentlichen verringert und/oder auf ein Mindestmaß herabgesetzt werden können.Thus, the conductive support 106, having a land 106a with a CTE that is close to the CTE of the ceramic can 104 and a mounting land 106b with a CTE between those of the ceramic can 104 and the substrate 102, can have a gradual change in CTE between of the semiconductor device 100 and the substrate 102 so that the mechanical and thermal stresses resulting from the CTE mismatch between the semiconductor device 100 and the substrate 102 can be substantially reduced and/or minimized.

Wie in den 1A und 1B dargestellt ist, erstreckt sich der Montagesteg 106b weder in der x-Richtung noch in der y-Richtung bis an die Ränder der Anschlussfläche 106a. Die Erfinder der vorliegenden Anmeldung haben herausgefunden, dass für die CTE-Diskrepanz zwischen dem Keramikbehälter 104 und dem Substrat 102 eine bestimmte Größe der Länge (z.B. in der x-Richtung) und eine bestimmte Größe der Breite (z.B. in der y-Richtung) erforderlich ist, damit sich mechanische und thermische Spannungen aufbauen. Somit kann eine Verringerung der Größe des Montagestegs 106b in der x- und in der y-Richtung die Größe der mechanischen und thermischen Spannungen in einer Ebene (z.B. der x-y-Ebene) auf den Keramikbehälter 104 erheblich verringern. Dies kann auch die mechanischen und thermischen Spannungen an der Lötverbindung zwischen dem Montagesteg 106b und dem Substrat 102 verringern. Außerdem kann der Montagesteg 106b des leitfähigen Trägers 106 einen großen Freiraum zwischen der Halbleiteranordnung 100 und dem Substrat 102 bereitstellen, was das Entfernen von Flussmittelrückständen nach dem Löten der Halbleiteranordnung 100 auf das Substrat 102 wesentlich einfacher macht.As in the 1A and 1B is shown, the mounting web 106b extends neither in the x-direction nor in the y-direction to the edges of the connection surface 106a. The inventors of the present application have found that the CTE mismatch between the ceramic container 104 and the substrate 102 requires a certain amount of length (eg, in the x-direction) and a certain amount of width (eg, in the y-direction). is so that mechanical and thermal stresses build up. Thus, reducing the size of the mounting land 106b in the x and y directions can significantly reduce the magnitude of the mechanical and thermal stresses in one plane (eg, the xy plane) on the ceramic container 104 . This may also reduce the mechanical and thermal stresses on the solder joint between the mounting pad 106b and the substrate 102. In addition, the mounting land 106b of the conductive support 106 can provide a large clearance between the semiconductor device 100 and the substrate 102, which makes the removal of flux residues after the semiconductor device 100 is soldered to the substrate 102 much easier.

In Bezug auf die 2A und 2B veranschaulicht 2A eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung 200 gemäß einer Umsetzung der vorliegenden Anmeldung. 2B veranschaulicht eine Querschnittsansicht der beispielhaften Halbleiteranordnung 200 entlang der Linie B-B in 2A gemäß einer Umsetzung der vorliegenden Anmeldung. Wie in 2A dargestellt ist, wobei ähnliche Bezugszeichen ähnliche Merkmale in der Halbleiteranordnung 100 der 1A und 1B darstellen, ist die Halbleiteranordnung 200 auf ein Substrat 202, wie zum Beispiel eine PCB, montiert. Die Halbleiteranordnung 200 umfasst einen Keramikbehälter 204, einen leitfähigen Träger 206, einen Dichtring 208, einen Deckel 210, Ösen oder Unterlegscheiben 212a und 212b, Anschlusselemente 214a und 214b, Bonddrähte 220a, 220b und 220c, und einen Halbleiterchip 218. Es wird darauf hingewiesen, dass der Dichtring 208 und der Deckel 210 der Halbleiteranordnung 200 in 2A deutlichkeitshalber weggelassen wurden, aber ansonsten vorhanden wären, wie in 2B dargestellt ist.Regarding the 2A and 2 B illustrated 2A 12 is a plan view of a portion of an exemplary semiconductor device 200 according to an implementation of the present application. 2 B 12 illustrates a cross-sectional view of the exemplary semiconductor device 200 along line BB in FIG 2A according to an implementation of the present application. As in 2A is illustrated, with like reference numbers corresponding to features in the semiconductor device 100 of FIG 1A and 1B 1, the semiconductor device 200 is mounted on a substrate 202, such as a PCB. The semiconductor assembly 200 includes a ceramic container 204, a conductive carrier 206, a sealing ring 208, a lid 210, eyelets or washers 212a and 212b, connection elements 214a and 214b, bonding wires 220a, 220b and 220c, and a semiconductor chip 218. It is pointed out that that the sealing ring 208 and the cover 210 of the semiconductor device 200 in 2A have been omitted for clarity but would otherwise be present, as in 2 B is shown.

Wie in den 2A und 2B zur Halbleiteranordnung 200 dargestellt ist, ist der Halbleiterchip 218 durch eine Öffnung in dem Boden des Keramikbehälters 204 an einer Oberseite 216 des leitfähigen Trägers 206 zum Beispiel durch Lötpaste befestigt. Bei einer Umsetzung umfasst der Halbleiterchip 218 ein oder mehrere (in 2A nicht ausführlich gezeigte) Halbleiterbauelemente. Bei einer Umsetzung umfasst der Halbleiterchip 218 ein Halbleitermaterial aus der IV. Hauptgruppe, wie zum Beispiel Silicium, Siliciumcarbid (SiC) oder Ähnliches. Bei einer weiteren Umsetzung kann der Halbleiterchip 218 ein Halbleitermaterial aus der III.-V. Hauptgruppe, wie zum Beispiel Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) oder Ähnliches umfassen. Bei weiteren Umsetzungen kann der Halbleiterchip 218 ein beliebiges anderes geeignetes Halbleitermaterial umfassen. Der Halbleiterchip 218 kann auch seitlich und/oder vertikal leitende Leistungshalbleiterbauelemente wie zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, FETs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistors, IGBTs) oder Ähnliches umfassen.As in the 2A and 2 B Referring to semiconductor assembly 200, semiconductor chip 218 is attached through an opening in the bottom of ceramic can 204 to a top surface 216 of conductive support 206, for example, by solder paste. In one implementation, the semiconductor die 218 includes one or more (in 2A not shown in detail) semiconductor components. In one implementation, the semiconductor chip 218 comprises a Group IV semiconductor material, such as silicon, silicon carbide (SiC), or the like. In another implementation, the semiconductor die 218 may be a III.-V. Main group, such as gallium nitride (GaN), aluminum gallium nitride (AlGaN) or the like. In other implementations, the semiconductor die 218 may include any other suitable semiconductor material. The semiconductor die 218 may also include laterally and/or vertically conducting power semiconductor devices such as metal oxide semiconductor field effect transistors (FETs), insulated gate bipolar transistors (IGBTs), or the like .

Wie in 2A dargestellt ist, erstreckt sich das Anschlusselement 214a durch die Öse oder Unterlegscheibe 212a in den Keramikbehälter 204 und ist über den Bonddraht 220a mit dem Halbleiterchip 218 elektrisch verbunden. Das Anschlusselement 214b erstreckt sich durch die Öse oder Unterlegscheibe 212b in den Keramikbehälter 204 und ist über die Bonddrähte 220b und 220c mit dem Halbleiterchip 218 elektrisch verbunden. Bei der vorliegenden Umsetzung kann das Anschlusselement 214a mit einer Steuerelektrode (z.B. einer Gate-Elektrode) auf einer Oberseite des Halbleiterchips 218 in der Halbleiteranordnung 200 verbunden sein, während das Anschlusselement 214b mit einer Leistungselektrode (z.B. einer Source-Elektrode) auf der Oberseite des Halbleiterchips 218 verbunden sein kann. Der Halbleiterchip 218 kann auch eine Leistungselektrode (z.B. eine Drain-Elektrode) auf einer Unterseite des Halbleiterchips 218 aufweisen. Eine Anschlussfläche 206a des leitfähigen Trägers 206 ist mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode auf der Unterseite des Halbleiterchips 218 verbunden. Ein Montagesteg 206b ist mechanisch und elektrisch mit dem Substrat 202 verbunden. Die Anschlussfläche 206a und der Montagesteg 206b können durch Weichlöten, Hartlöten oder einen beliebigen anderen Prozess aneinander befestigt werden. Von daher stellt der leitfähige Träger 206 durch die Öffnung in dem Boden des Keramikbehälters 204 eine elektrische Verbindung des Halbleiterchips 218 mit dem Substrat 202 her.As in 2A As shown, connector 214a extends through eyelet or washer 212a into ceramic can 204 and is electrically connected to semiconductor die 218 via bond wire 220a. Connector 214b extends through eyelet or washer 212b into ceramic case 204 and is electrically connected to semiconductor die 218 via bond wires 220b and 220c. In the present implementation, terminal 214a may be provided with a control electrode (e.g., a gate electrode) on a top side of the semiconductor chip 218 in the semiconductor arrangement 200 , while the connection element 214b can be connected to a power electrode (eg a source electrode) on the top side of the semiconductor chip 218 . The semiconductor die 218 may also include a power electrode (eg, a drain electrode) on a bottom side of the semiconductor die 218 . A pad 206a of the conductive support 206 is mechanically and electrically connected to the power electrode (e.g., the drain electrode on the underside of the semiconductor chip 218. A mounting pad 206b is mechanically and electrically connected to the substrate 202. The pad 206a and the mounting pad 206b can be through soldering, brazing, or any other process, As such, the conductive support 206 electrically connects the semiconductor die 218 to the substrate 202 through the opening in the bottom of the ceramic can 204 .

Bei der vorliegenden Umsetzung ist der leitfähige Träger 206 ein mehrschichtiger Träger, der mindestens zwei Schichten leitfähiges Material aufweist. Wie in den 2A und 2B dargestellt ist, umfasst der leitfähige Träger 206 eine erste Schicht, welche die Anschlussfläche 206a aufweist, die mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 218 innerhalb der Halbleiteranordnung 200 verbunden ist. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass die Anschlussfläche 206a einen CTE aufweist, der sehr nahe an dem CTE des Keramikbehälters 204 liegt. Bei einer Umsetzung kann die Anschlussfläche 206a einen CTE aufweisen, der gleich dem CTE des Keramikbehälters 204 ist. Bei einer weiteren Umsetzung kann die Anschlussfläche 206a einen CTE aufweisen, der geringfügig verschieden von dem (z.B. größer oder kleiner als der) CTE des Keramikbehälters 204 ist. Die Anschlussfläche 206a kann zum Beispiel einen CTE in einem Bereich von 4 bis 8 ppm/°C aufweisen. Da der CTE der Anschlussfläche 206a sehr nahe an dem CTE des Keramikbehälters 204 liegt, ist die Anschlussfläche 206a dazu ausgebildet, die mechanischen und thermischen Spannungen aufgrund von Temperaturwechselbeanspruchungen auf den Keramikbehälter 204 erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 200 verbessert wird. Bei der vorliegenden Umsetzung kann die Anschlussfläche 206a eine im Wesentlichen gleichförmige Kupfer-Wolfram-Zusammensetzung (CuW-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann die Anschlussfläche 206a eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kovar oder Kupfermolybdän (CuMo), aufweisen.In the present implementation, conductive support 206 is a multi-layer support having at least two layers of conductive material. As in the 2A and 2 B As shown, the conductive support 206 includes a first layer having the pad 206a mechanically and electrically connected to the power electrode (eg, the drain electrode) on the underside of the semiconductor die 218 within the semiconductor assembly 200 . In accordance with implementations of the present application, it is important that the pad 206a have a CTE that is very close to the CTE of the ceramic can 204 . In one implementation, the pad 206a may have a CTE equal to the CTE of the ceramic can 204 . In another implementation, the pad 206a may have a CTE that is slightly different than (eg, greater than or less than) the CTE of the ceramic can 204 . For example, the pad 206a may have a CTE in a range of 4 to 8 ppm/°C. Because the CTE of the pad 206a is very close to the CTE of the ceramic can 204, the pad 206a is configured to significantly reduce and/or minimize the mechanical and thermal stresses due to thermal cycling on the ceramic can 204, thereby increasing structural integrity of the semiconductor device 200 is improved. In the present implementation, the pad 206a may have a substantially uniform copper-tungsten (CuW) composition. In another implementation, the pad 206a may have a substantially uniform composition of any metallic or non-metallic conductive material, such as Kovar or copper molybdenum (CuMo).

Wie in den 2A und 2B dargestellt ist, umfasst der leitfähige Träger 206 auch eine zweite Schicht, die einen Montagesteg 206b aufweist, der unter der Anschlussfläche 206a gebildet ist und dazu ausgebildet ist, die Anschlussfläche 206a mit dem Substrat 202 elektrisch zu verbinden. Von daher kann der leitfähige Träger 206, der eine Anschlussfläche 206a und einen Montagesteg 206b aufweist, dazu ausgebildet sein, die Leistungselektrode des Halbleiterchips 218 durch die Öffnung im Boden des Keramikbehälters 204 mit einer oder mehreren (in den 2A und 2B nicht ausdrücklich gezeigten) leitfähigen Leiterbahnen in und/oder auf dem Substrat 202 elektrisch zu verbinden. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass der Montagesteg 206b einen CTE aufweist, der zwischen dem CTE der Anschlussfläche 206a und dem CTE des Substrats 202 liegt. Bei einer Umsetzung kann der CTE des Montagestegs 206b größer als oder gleich groß wie der CTE der Anschlussfläche 206a sein und kleiner als oder gleich groß wie der CTE des Substrats 202. In einem Fall, bei dem das Substrat 202 zum Beispiel eine PCB ist, die einen CTE in einem Bereich von 13 bis 18 ppm/°C aufweist (z.B. eine FR4-PCB, die einen CTE von 13 bis 14 ppm/°C aufweist, oder eine Polyimid-PCB, die einen CTE von 17 bis
18 ppm/°C aufweist), und der Keramikbehälter 204 der Halbleiteranordnung 200 ein Keramikbehälter ist, der einen CTE in einem Bereich von 4 bis 7 ppm/°C aufweist (z.B. ein Aluminiumoxid-Gehäuse, das einen CTE von ungefähr 7 ppm/°C aufweist), kann der Montagesteg 206b einen CTE in einem Bereich von 7 bis 13 ppm/°C, wie zum Beispiel 10 ppm/°C, aufweisen, um einen Pufferschritt bereitzustellen, mit dem die thermischen Spannungen entspannt werden, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 204 und dem Substrat 202 ergeben. Bei einer weiteren Umsetzung kann der CTE des Montagestegs 206b kleiner als oder gleich groß wie der CTE der Anschlussfläche 206a sein und größer als oder gleich groß wie der CTE des Substrats 202. In einem Fall, bei dem das Substrat 202 zum Beispiel eine Keramik-PCB ist, die einen CTE aufweist, der geringfügig kleiner ist als der CTE des Keramikbehälters 204, kann der Montagesteg 206b einen CTE aufweisen, der zwischen dem CTE des Keramikbehälters 104 und dem CTE der Keramik-PCB, zum Beispiel bei ungefähr 7 ppm/°C liegt. Somit können Umsetzungen der vorliegenden Anmeldung durch die sorgfältige Auswahl des Materials für den Montagesteg 206b die mechanischen und thermischen Spannungen wirkungsvoll verringern, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 200 und dem Substrat 202 ergeben, die jeweils aus einem beliebigen Material hergestellt sind. Von daher kann die Halbleiteranordnung 200, das einen Montagesteg 206b aufweist, auf allen Arten von PCBs oberflächenmontiert werden.As in the 2A and 2 B As shown, the conductive support 206 also includes a second layer having a mounting land 206b formed under the bonding pad 206a and configured to electrically connect the bonding pad 206a to the substrate 202 . As such, the conductive support 206, having a land 206a and a mounting land 206b, may be configured to connect the power electrode of the semiconductor chip 218 through the opening in the bottom of the ceramic case 204 with one or more (in the 2A and 2 B electrically connect conductive traces in and/or on the substrate 202 (not expressly shown). In accordance with implementations of the present application, it is important that the mounting land 206b have a CTE that is between the CTE of the pad 206a and the CTE of the substrate 202 . In one implementation, the CTE of mounting land 206b may be greater than or equal to the CTE of pad 206a and less than or equal to the CTE of substrate 202. For example, in a case where substrate 202 is a PCB, the has a CTE in a range of 13 to 18 ppm/°C (eg, an FR4 PCB having a CTE of 13 to 14 ppm/°C, or a polyimide PCB having a CTE of 17 to
18 ppm/°C), and the ceramic package 204 of the semiconductor assembly 200 is a ceramic package having a CTE in a range of 4 to 7 ppm/°C (e.g., an alumina package having a CTE of about 7 ppm/°C C), the mounting ridge 206b may have a CTE in a range of 7 to 13 ppm/°C, such as 10 ppm/°C, to provide a buffering step to relieve the thermal stresses resulting from the CTE discrepancy between the ceramic container 204 and the substrate 202 result. In another implementation, the CTE of mounting pad 206b may be less than or equal to the CTE of pad 206a and greater than or equal to the CTE of substrate 202. In a case where substrate 202 is a ceramic PCB, for example having a CTE that is slightly less than the CTE of the ceramic can 204, the mounting ridge 206b may have a CTE that is between the CTE of the ceramic can 104 and the CTE of the ceramic PCB, for example at about 7 ppm/°C lies. Thus, implementations of the present application can effectively reduce the mechanical and thermal stresses resulting from the CTE discrepancy between the semiconductor device 200 and the substrate 202, each made of any material, by carefully selecting the material for the mounting pad 206b. As such, the semiconductor device 200 having a mounting pad 206b can be surface mounted on all types of PCBs.

Da der CTE des Montagestegs 206b zwischen dem CTE der Anschlussfläche 206a und dem CTE des Substrats 202 liegt, ist der Montagesteg 206b so dazu ausgebildet, dass er als eine Pufferschicht dient, um die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 204 und dem Substrat 202 ergeben, erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 200 verbessert wird und Risse in dem Keramikbehälter 204 verhindert werden. Bei der vorliegenden Umsetzung kann der Montagesteg 206b eine im Wesentlichen gleichförmige Kupfer-Molybdän-Zusammensetzung (CuMo-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann der Montagesteg 206b eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kupferwolfram, aufweisen, das einen CTE zwischen denjenigen des Keramikbehälters 204 und des Substrats 202 besitzt.Since the CTE of the mounting pad 206b is between the CTE of the pad 206a and the CTE of the substrate 202, the mounting pad 206b is configured to serve as a buffer layer to absorb the mechanical and thermal stresses resulting from the CTE mismatch between the ceramic container 204 and the substrate 202, thereby improving the structural integrity of the semiconductor device 200 and preventing cracks in the ceramic container 204. In the present implementation, the mounting land 206b may have a substantially uniform copper-molybdenum (CuMo) composition. In a further implementation, the mounting land 206b may have a substantially uniform composition of any metallic or non-metallic conductive material, such as copper-tungsten, having a CTE between those of the ceramic can 204 and the substrate 202 .

Somit kann der leitfähige Träger 206, der eine Anschlussfläche 206a mit einem CTE, der in der Nähe des CTE des Keramikbehälters 204 liegt, und einen Montagesteg 206b mit einem CTE zwischen denjenigen des Keramikbehälters 204 und des Substrats 202 aufweist, eine allmähliche Änderung des CTE zwischen der Halbleiteranordnung 200 und dem Substrat 202 bereitstellen, sodass die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 200 und dem Substrat 202 ergeben, im Wesentlichen verringert und/oder auf ein Mindestmaß herabgesetzt werden können.Thus, the conductive support 206, having a land 206a with a CTE that is close to the CTE of the ceramic can 204 and a mounting land 206b with a CTE between those of the ceramic can 204 and the substrate 202, can have a gradual change in CTE between of the semiconductor device 200 and the substrate 202 so that the mechanical and thermal stresses resulting from the CTE mismatch between the semiconductor device 200 and the substrate 202 can be substantially reduced and/or minimized.

Wie in den 2A und 2B dargestellt ist, haben der Montagesteg 206b und die Anschlussfläche 206a in der x-Richtung die gleiche Länge. Bei der vorliegenden Umsetzung erstreckt sich der Montagesteg 206b jedoch in der y-Richtung nicht bis an die Ränder der Anschlussfläche 206a. Somit kann eine Verringerung der Größe des Montagestegs 206b in der y-Richtung die Größe der mechanischen und thermischen Spannungen in einer Ebene (z.B. der x-y-Ebene) auf den Keramikbehälter 204 erheblich verringern. Dies kann auch die thermischen und mechanischen Spannungen an der Lötverbindung zwischen dem Montagesteg 206b und dem Substrat 202 verringern. Außerdem kann der Montagesteg 206b des leitfähigen Trägers 206 auch einen großen Freiraum zwischen der Halbleiteranordnung 200 und dem Substrat 202 bereitstellen, was das Entfernen von Flussmittelrückständen nach dem Löten der Halbleiteranordnung 200 auf das Substrat 202 wesentlich einfacher macht. Bei einer Umsetzung können der Montagesteg 206b und die Anschlussfläche 206a die gleiche Länge (z.B. in der x-Richtung) und die gleiche Breite (z.B. in der y-Richtung) aufweisen.As in the 2A and 2 B As shown, the mounting land 206b and the land 206a have the same length in the x-direction. However, in the present implementation, mounting ridge 206b does not extend in the y-direction to the edges of pad 206a. Thus, reducing the size of the mounting land 206b in the y-direction can significantly reduce the magnitude of in-plane mechanical and thermal stresses (eg, the xy plane) on the ceramic container 204 . This may also reduce the thermal and mechanical stresses on the solder joint between the mounting pad 206b and the substrate 202. In addition, the mounting land 206b of the conductive support 206 may also provide a large clearance between the semiconductor device 200 and the substrate 202, making the removal of flux residues after the semiconductor device 200 is soldered to the substrate 202 much easier. In one implementation, the mounting ridge 206b and the land 206a may have the same length (eg, in the x-direction) and the same width (eg, in the y-direction).

In Bezug auf die 3A und 3B veranschaulicht 3A eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung 300 gemäß einer Umsetzung der vorliegenden Anmeldung. 3B veranschaulicht eine Querschnittsansicht der beispielhaften Halbleiteranordnung 300 entlang der Linie B-B in 3A gemäß einer Umsetzung der vorliegenden Anmeldung. Wie in 3A dargestellt ist, wobei ähnliche Bezugszeichen ähnliche Merkmale in der Halbleiteranordnung 100 der 1A und 1B darstellen, ist die Halbleiteranordnung 300 auf ein Substrat 302, wie zum Beispiel eine PCB, montiert. Die Halbleiteranordnung 300 umfasst einen Keramikbehälter 304, einen leitfähigen Träger 306, einen Dichtring 308, einen Deckel 310, Ösen oder Unterlegscheiben 312a und 312b, Anschlusselemente 314a und 314b, Bonddrähte 320a, 320b und 320c, und einen Halbleiterchip 318. Es wird darauf hingewiesen, dass der Dichtring 308 und der Deckel 310 der Halbleiteranordnung 300 in 3A deutlichkeitshalber weggelassen wurden, aber ansonsten vorhanden wären, wie in 3B dargestellt ist.Regarding the 3A and 3B illustrated 3A 12 is a plan view of a portion of an example semiconductor device 300 according to an implementation of the present application. 3B 12 illustrates a cross-sectional view of the exemplary semiconductor device 300 along line BB in FIG 3A according to an implementation of the present application. As in 3A is illustrated, with like reference numbers corresponding to features in the semiconductor device 100 of FIG 1A and 1B 1, the semiconductor device 300 is mounted on a substrate 302, such as a PCB. The semiconductor assembly 300 includes a ceramic container 304, a conductive support 306, a sealing ring 308, a lid 310, eyelets or washers 312a and 312b, connection elements 314a and 314b, bonding wires 320a, 320b and 320c, and a semiconductor chip 318. It is pointed out that that the sealing ring 308 and the cover 310 of the semiconductor device 300 in 3A have been omitted for clarity but would otherwise be present, as in 3B is shown.

Wie in den 3A und 3B zur Halbleiteranordnung 300 dargestellt ist, ist der Halbleiterchip 318 durch eine Öffnung in dem Boden des Keramikbehälters 304 an einer Oberseite 316 des leitfähigen Trägers 206 zum Beispiel durch Lötpaste befestigt. Bei einer Umsetzung umfasst der Halbleiterchip 318 ein oder mehrere (in 3A nicht ausführlich gezeigte) Halbleiterbauelemente. Bei einer Umsetzung umfasst der Halbleiterchip 318 ein Halbleitermaterial aus der IV. Hauptgruppe, wie zum Beispiel Silicium, Siliciumkarbid (SiC) oder Ähnliches. Bei einer weiteren Umsetzung kann der Halbleiterchip 318 ein Halbleitermaterial aus der III.-V. Hauptgruppe, wie zum Beispiel Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) oder Ähnliches umfassen. Bei weiteren Umsetzungen kann der Halbleiterchip 318 ein beliebiges anderes geeignetes Halbleitermaterial umfassen. Der Halbleiterchip 318 kann auch seitlich und/oder vertikal leitende Leistungshalbleiterbauelemente, wie zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, FETs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistors, IGBTs) oder Ähnliches umfassen.As in the 3A and 3B Referring to semiconductor assembly 300, semiconductor chip 318 is attached through an opening in the bottom of ceramic can 304 to a top surface 316 of conductive support 206, for example, by solder paste. In one implementation, the semiconductor die 318 includes one or more (in 3A not shown in detail) semiconductor components. In one implementation, the semiconductor chip 318 comprises a Group IV semiconductor material, such as silicon, silicon carbide (SiC), or the like. In another implementation, the semiconductor chip 318 may be a III.-V. Main group, such as gallium nitride (GaN), aluminum gallium nitride (AlGaN) or the like. In other implementations, the semiconductor die 318 may include any other suitable semiconductor material. The semiconductor die 318 may also include laterally and/or vertically conductive power semiconductor devices, such as metal oxide semiconductor field effect transistors (FETs), insulated gate bipolar transistors (IGBTs), or the like include.

Wie in 3A dargestellt ist, erstreckt sich das Anschlusselement 314a durch die Öse oder Unterlegscheibe 312a in den Keramikbehälter 304 und ist über den Bonddraht 320a mit dem Halbleiterchip 318 elektrisch verbunden. Das Anschlusselement 314b erstreckt sich durch die Öse oder Unterlegscheibe 312b in den Keramikbehälter 304 und ist über die Bonddrähte 320b und 320c mit dem Halbleiterchip 318 elektrisch verbunden. Bei der vorliegenden Umsetzung kann das Anschlusselement 314a mit einer Steuerelektrode (z.B. einer Gate-Elektrode) auf einer Oberseite des Halbleiterchips 318 in der Halbleiteranordnung 300 verbunden sein, während das Anschlusselement 314b mit einer Leistungselektrode (z.B. einer Source-Elektrode) auf der Oberseite des Halbleiterchips 318 verbunden sein kann. Der Halbleiterchip 318 kann auch eine Leistungselektrode (z.B. eine Drain-Elektrode) auf einer Unterseite des Halbleiterchips 318 aufweisen. Eine Anschlussfläche 306a des leitfähigen Trägers 306 ist mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 318 verbunden. Montagestege 306b sind mechanisch und elektrisch mit dem Substrat 302 verbunden. Die Anschlussfläche 306a und die Montagestege 306b können durch Weichlöten, Hartlöten oder einen beliebigen anderen Prozess aneinander befestigt werden. Von daher stellt der leitfähige Träger 306 durch die Öffnung in dem Boden des Keramikbehälters 304 eine elektrische Verbindung des Halbleiterchips 318 mit dem Substrat 302 her.As in 3A As shown, connector 314a extends through eyelet or washer 312a into ceramic can 304 and is electrically connected to semiconductor die 318 via bond wire 320a. Connector 314b extends through eyelet or washer 312b into ceramic case 304 and is connected to half by bond wires 320b and 320c conductor chip 318 electrically connected. In the present implementation, the terminal 314a may be connected to a control electrode (eg, a gate electrode) on a top surface of the semiconductor die 318 in the semiconductor device 300, while the terminal element 314b may be connected to a power electrode (eg, a source electrode) on the top surface of the semiconductor chip 318 can be connected. The semiconductor die 318 may also include a power electrode (eg, a drain electrode) on a bottom side of the semiconductor die 318 . A connection surface 306a of the conductive carrier 306 is mechanically and electrically connected to the power electrode (eg, the drain electrode) on the underside of the semiconductor chip 318 . Mounting tabs 306b are mechanically and electrically connected to substrate 302 . Landing surface 306a and mounting bars 306b may be attached to one another by soldering, brazing, or any other process. As such, the conductive support 306 electrically connects the semiconductor die 318 to the substrate 302 through the opening in the bottom of the ceramic can 304 .

Bei der vorliegenden Umsetzung ist der leitfähige Träger 306 ein mehrschichtiger Träger, der mindestens zwei Schichten eines leitfähigen Materials aufweist. Wie in den 3A und 3B dargestellt ist, umfasst der leitfähige Träger 306 eine erste Schicht, welche die Anschlussfläche 306a aufweist, die mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 318 innerhalb der Halbleiteranordnung 300 verbunden ist. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass die Anschlussfläche 306a einen CTE aufweist, der sehr nahe an dem CTE des Keramikbehälters 304 liegt. Bei einer Umsetzung kann die Anschlussfläche 306a einen CTE aufweisen, der gleich dem CTE des Keramikbehälters 304 ist. Bei einer weiteren Umsetzung kann die Anschlussfläche 306a einen CTE aufweisen, der geringfügig verschieden von dem (z.B. größer oder kleiner als der) CTE des Keramikbehälters 304 ist. Die Anschlussfläche 306a kann zum Beispiel einen CTE in einem Bereich von 4 bis 8 ppm/°C aufweisen. Da der CTE der Anschlussfläche 306a sehr nahe an dem CTE des Keramikbehälters 304 liegt, ist die Anschlussfläche 306a dazu ausgebildet, die mechanischen und thermischen Spannungen aufgrund von Temperaturwechselbeanspruchungen auf den Keramikbehälter 304 erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 300 verbessert wird. Bei der vorliegenden Umsetzung kann die Anschlussfläche 306a eine im Wesentlichen gleichförmige Kupfer-Wolfram-Zusammensetzung (CuW-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann die Anschlussfläche 306a eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kovar oder Kupfermolybdän (CuMo), aufweisen.In the present implementation, conductive support 306 is a multilayer support that includes at least two layers of conductive material. As in the 3A and 3B As shown, the conductive support 306 includes a first layer having the pad 306a mechanically and electrically connected to the power electrode (eg, the drain electrode) on the underside of the semiconductor die 318 within the semiconductor assembly 300 . In accordance with implementations of the present application, it is important that the pad 306a have a CTE that is very close to the CTE of the ceramic can 304 . In one implementation, pad 306a may have a CTE equal to the CTE of ceramic can 304 . In another implementation, the pad 306a may have a CTE that is slightly different than (eg, greater than or less than) the CTE of the ceramic can 304 . For example, the pad 306a may have a CTE in a range of 4 to 8 ppm/°C. Since the CTE of the pad 306a is very close to the CTE of the ceramic can 304, the pad 306a is configured to significantly reduce and/or minimize the mechanical and thermal stresses due to thermal cycling on the ceramic can 304, thereby increasing structural integrity of the semiconductor device 300 is improved. In the present implementation, the pad 306a may have a substantially uniform copper-tungsten (CuW) composition. In another implementation, the pad 306a may have a substantially uniform composition of any metallic or non-metallic conductive material, such as Kovar or copper molybdenum (CuMo).

Wie in den 3A und 3B dargestellt ist, umfasst der leitfähige Träger 306 auch eine zweite Schicht, die einige Montagestege 306b aufweist, die unter der Anschlussfläche 306a gebildet sind und dazu ausgebildet sind, die Anschlussfläche 306a mit dem Substrat 302 elektrisch zu verbinden. Von daher kann der leitfähige Träger 306, der eine Anschlussfläche 306a und Montagestege 306b aufweist, dazu ausgebildet sein, die Leistungselektrode des Halbleiterchips 318 durch die Öffnung im Boden des Keramikbehälters 304 mit einer oder mehreren (in den 3A und 3B nicht ausdrücklich gezeigten) leitfähigen Leiterbahnen in und/oder auf dem Substrat 302 elektrisch zu verbinden. Gemäß einer Umsetzung der vorliegenden Anmeldung ist es wichtig, dass die Montagestege 306b einen CTE aufweisen, der zwischen dem CTE der Anschlussfläche 306a und dem CTE des Substrats 302 liegt. Bei einer Umsetzung kann der CTE der Montagestege 306b größer als oder gleich groß wie der CTE der Anschlussfläche 306a sein und kleiner als oder gleich groß wie der CTE des Substrats 302. In einem Fall, bei dem das Substrat 302 zum Beispiel eine PCB ist, die einen CTE in einem Bereich von 13 bis 18 ppm/°C aufweist (z.B. eine FR4-PCB, die einen CTE von 13 bis 14 ppm/°C aufweist, oder eine Polyimid-PCB, die einen CTE von 17 bis
18 ppm/°C aufweist), und der Keramikbehälter 304 der Halbleiteranordnung 300 ein Keramikbehälter ist, der einen CTE in einem Bereich von 4 bis 7 ppm/°C aufweist (z.B. ein Aluminiumoxid-Gehäuse, das einen CTE von ungefähr 7 ppm/°C aufweist), können die Montagestege 306b jeweils einen CTE in einem Bereich von 7 bis 13 ppm/°C, wie zum Beispiel 10 ppm/°C, aufweisen, um einen Pufferschritt bereitzustellen, mit dem die thermischen Spannungen entspannt werden, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 304 und dem Substrat 302 ergeben. Bei einer weiteren Umsetzung kann der CTE der Montagestege 206b kleiner als oder gleich groß wie der CTE der Anschlussfläche 306a sein und größer als oder gleich groß wie der CTE des Substrats 302. In einem Fall, bei dem das Substrat 302 zum Beispiel eine Keramik-PCB ist, die einen CTE aufweist, der geringfügig kleiner ist als der CTE des Keramikbehälters 304, können die Montagestege 306b jeweils einen CTE aufweisen, der zwischen dem CTE des Keramikbehälters 304 und dem CTE der Keramik-PCB, zum Beispiel bei ungefähr 7 ppm/°C liegt. Somit können Umsetzungen der vorliegenden Anmeldung durch die sorgfältige Auswahl des Materials für die Montagestege 306b die mechanischen und thermischen Spannungen wirkungsvoll verringern, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 300 und dem Substrat 302 ergeben, die jeweils aus einem beliebigen Material hergestellt sind. Von daher kann die Halbleiteranordnung 300, das Montagestege 306b aufweist, auf allen Arten von PCBs oberflächenmontiert werden.As in the 3A and 3B As shown, the conductive support 306 also includes a second layer having some mounting ridges 306b formed under the pad 306a and configured to electrically connect the pad 306a to the substrate 302 . As such, the conductive support 306 having a bonding pad 306a and mounting pads 306b may be configured to connect the power electrode of the semiconductor die 318 through the opening in the bottom of the ceramic can 304 with one or more (in the 3A and 3B electrically connect conductive traces in and/or on the substrate 302 (not expressly shown). In accordance with an implementation of the present application, it is important that the mounting pads 306b have a CTE that is between the CTE of the pad 306a and the CTE of the substrate 302 . In one implementation, the CTE of mounting pads 306b may be greater than or equal to the CTE of pad 306a and less than or equal to the CTE of substrate 302. For example, in a case where substrate 302 is a PCB, the has a CTE in a range of 13 to 18 ppm/°C (eg, an FR4 PCB having a CTE of 13 to 14 ppm/°C, or a polyimide PCB having a CTE of 17 to
18 ppm/°C), and the ceramic package 304 of the semiconductor assembly 300 is a ceramic package having a CTE in a range of 4 to 7 ppm/°C (e.g., an alumina package having a CTE of about 7 ppm/°C C), the mounting ridges 306b may each have a CTE in a range of 7 to 13 ppm/°C, such as 10 ppm/°C, to provide a buffering step to relieve the thermal stresses arising from of the CTE discrepancy between the ceramic container 304 and the substrate 302. In another implementation, the CTE of mounting pads 206b may be less than or equal to the CTE of pad 306a and greater than or equal to the CTE of substrate 302. In a case where substrate 302 is a ceramic PCB, for example having a CTE that is slightly less than the CTE of the ceramic can 304, the mounting ridges 306b may each have a CTE that is between the CTE of the ceramic can 304 and the CTE of the ceramic PCB, for example at about 7 ppm/° C lies. Thus, implementations of the present application can effectively reduce the mechanical and thermal stresses resulting from the CTE mismatch between the semiconductor device 300 and the sub strat 302 each made of any material. As such, the semiconductor device 300 having mounting lands 306b can be surface mounted on all types of PCBs.

Da der CTE der Montagestege 306b zwischen dem CTE der Anschlussfläche 306a und dem CTE des Substrats 302 liegt, sind die Montagestege 306b so dazu ausgebildet, dass sie als eine Pufferschicht dienen, welche die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 304 und dem Substrat 302 ergeben, erheblich verringern und/oder auf ein Mindestmaß herabsetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 300 verbessert wird und Risse in dem Keramikbehälter 304 verhindert werden. Bei der vorliegenden Umsetzung können die Montagestege 306b jeweils eine im Wesentlichen gleichförmige Kupfer-Molybdän-Zusammensetzung (CuMo-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung können die Montagestege 306b jeweils eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kupferwolfram, aufweisen.Since the CTE of the mounting lands 306b is between the CTE of the pad 306a and the CTE of the substrate 302, the mounting lands 306b are configured to serve as a buffer layer that absorbs the mechanical and thermal stresses resulting from the CTE mismatch between the ceramic container 304 and the substrate 302, thereby improving the structural integrity of the semiconductor device 300 and preventing cracks in the ceramic container 304. In the present implementation, the mounting lands 306b may each have a substantially uniform copper-molybdenum (CuMo) composition. In another implementation, the mounting lands 306b may each have a substantially uniform composition of any metallic or non-metallic conductive material, such as copper-tungsten.

Somit kann der leitfähige Träger 306, der eine Anschlussfläche 306a mit einem CTE, der in der Nähe des CTE des Keramikbehälters 304 liegt, und Montagestege 306b mit einem CTE zwischen denjenigen des Keramikbehälters 304 und des Substrats 302 aufweist, eine allmähliche Änderung des CTE zwischen der Halbleiteranordnung 300 und dem Substrat 302 bereitstellen, sodass die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 300 und dem Substrat 302 ergeben, im Wesentlichen verringert und/oder auf ein Mindestmaß herabgesetzt werden können.Thus, the conductive support 306, having a land 306a with a CTE that is close to the CTE of the ceramic can 304 and mounting lands 306b with a CTE between those of the ceramic can 304 and the substrate 302, can have a gradual change in CTE between the The semiconductor device 300 and the substrate 302 can be provided such that the mechanical and thermal stresses resulting from the CTE mismatch between the semiconductor device 300 and the substrate 302 can be substantially reduced and/or minimized.

Wie in den 3A und 3B dargestellt ist, erstreckt sich jeder der Montagestege 306b weder in der x-Richtung noch in der y-Richtung bis an die Ränder der Anschlussfläche 306a.As in the 3A and 3B As shown, each of the mounting ridges 306b does not extend to the edges of the land 306a in either the x-direction or the y-direction.

Somit kann eine Verringerung der Größe jedes der Montagestege 306b in der x- und in der y-Richtung die Größe der mechanischen und thermischen Spannungen in einer Ebene (z.B. der x-y-Ebene) auf den Keramikbehälter 304 erheblich verringern. Dies kann auch die thermischen und mechanischen Spannungen an der Lötverbindung zwischen den Montagestegen 306b und dem Substrat 302 verringern. Außerdem können die Montagestege 306b des leitfähigen Trägers 306 auch einen großen Freiraum zwischen der Halbleiteranordnung 300 und dem Substrat 302 bereitstellen, was das Entfernen von Flussmittelrückständen nach dem Löten der Halbleiteranordnung 300 auf das Substrat 302 wesentlich einfacher macht. Es ist selbstverständlich, dass die zweite Schicht des leitfähigen Trägers 306 mehr als zwei Montagestege 306b aufweisen kann. Bei einer Umsetzung kann die zweite Schicht des leitfähigen Trägers 306 zum Beispiel vier Montagestege 306b in der Nähe von jeder Ecke der Anschlussfläche 306a aufweisen. Mehrere Montagestege 306b können die Gesamtmenge der mechanischen und thermischen Spannungen in einer Ebene in verschiedene örtlich begrenzte Bereiche zerstreuen, wodurch die gesamten mechanischen und thermischen Spannungen auf den Keramikbehälter 304 verringert werden.Thus, reducing the size of each of the mounting ridges 306b in the x and y directions can significantly reduce the magnitude of the in-plane mechanical and thermal stresses (e.g., the x-y plane) on the ceramic container 304. This may also reduce the thermal and mechanical stresses on the solder joint between mounting pads 306b and substrate 302. In addition, the mounting ridges 306b of the conductive support 306 may also provide a large clearance between the semiconductor device 300 and the substrate 302, making the removal of flux residues after the semiconductor device 300 is soldered to the substrate 302 much easier. It is understood that the second layer of conductive support 306 may have more than two mounting ridges 306b. In one implementation, the second layer of conductive support 306 may include four mounting ridges 306b near each corner of the pad 306a, for example. Multiple mounting ridges 306b can disperse the total amount of mechanical and thermal stresses in a plane into different localized areas, thereby reducing the total mechanical and thermal stresses on the ceramic container 304.

Aus der obigen Beschreibung geht hervor, dass verschiedene Techniken für das Umsetzen der in der vorliegenden Anmeldung beschriebenen Konzepte verwendet werden können, ohne vom Umfang dieser Konzepte abzuweichen. Obwohl die Konzepte mit einem spezifischen Bezug auf bestimmte Umsetzungen beschrieben wurden, wird ein Durchschnittsfachmann darüber hinaus erkennen, dass Änderungen an der Form und den Einzelheiten vorgenommen werden können, ohne vom Umfang dieser Konzepte abzuweichen. Von daher sind die beschriebenen Umsetzungen in jeder Hinsicht als rein veranschaulichend, aber nicht als einschränkend zu verstehen. Es ist selbstverständlich, dass die vorliegende Anmeldung nicht auf die speziellen hier beschriebenen Umsetzungen beschränkt ist, sondern dass viele Umgestaltungen, Veränderungen und Substituierungen möglich sind, ohne vom Umfang der vorliegenden Offenbarung abzuweichen.From the above description, it is apparent that various techniques can be used to implement the concepts described in the present application without departing from the scope of these concepts. Furthermore, although the concepts have been described with specific reference to particular implementations, one of ordinary skill in the art will recognize that changes may be made in form and detail without departing from the scope of these concepts. As such, the described implementations are to be considered in all respects as merely illustrative and not restrictive. It should be understood that the present application is not limited to the specific implementations described herein, but that many rearrangements, changes, and substitutions are possible without departing from the scope of the present disclosure.

Claims (16)

Halbleiteranordnung zum Montieren auf eine gedruckte Leiterplatte (Printed Circuit Board, PCB) (302), wobei die Halbleiteranordnung aufweist: einen Halbleiterchip (318) in einem Keramikbehälter (304); einen leitfähigen Träger (306) mit einer Oberseite (316), die mit dem Halbleiterchip (318) gekoppelt ist; wobei der leitfähige Träger (306) eine erste Schicht (306a) mit einem ersten Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) und eine zweite Schicht (306b) mit einem zweiten CTE aufweist, wobei der leitfähige Träger (306) dazu ausgebildet ist, thermische Spannungen in dem Keramikbehälter (304) zu verringern, wobei der erste CTE gleich einem CTE oder geringfügig verschieden von einem CTE des Keramikbehälters (304) ist, wobei der zweite CTE größer als der erste CTE ist, und wobei die zweite Schicht (306b) mehrere Montagestege aufweist, die beabstandet zueinander und zwischen der ersten Schicht (306a) und der PCB (302) angeordnet sind.A semiconductor device for mounting on a printed circuit board (PCB) (302), the semiconductor device comprising: a semiconductor chip (318) in a ceramic container (304); a conductive carrier (306) having a top surface (316) coupled to the semiconductor die (318); the conductive support (306) having a first layer (306a) having a first coefficient of thermal expansion (CTE) and a second layer (306b) having a second CTE, the conductive support (306) being configured to thermal to reduce stresses in the ceramic container (304), wherein the first CTE is equal to or slightly different from a CTE of the ceramic container (304), wherein the second CTE is greater than the first CTE, and wherein the second layer (306b) has a plurality Has mounting webs that are spaced from each other and located between the first layer (306a) and the PCB (302). Halbleiteranordnung nach Anspruch 1, bei dem ein CTE der PCB (302) größer als der zweite CTE oder gleich groß wie der zweite CTE ist.Semiconductor arrangement after claim 1 , wherein a CTE of the PCB (302) is greater than or equal to the second CTE. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem die erste Schicht (306a) des leitfähigen Trägers (306) Kupferwolfram aufweist.Semiconductor device according to one of the preceding claims, in which the first layer (306a) of the conductive carrier (306) comprises copper-tungsten. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem die zweite Schicht (306b) des leitfähigen Trägers (306) Kupfermolybdän (CuMo) aufweist.Semiconductor device according to one of the preceding claims, in which the second layer (306b) of the conductive carrier (306) comprises copper molybdenum (CuMo). Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der leitfähige Träger (306) dazu ausgebildet ist, eine Leistungselektrode des Halbleiterchips (318) mit der PCB (302) elektrisch zu verbinden.A semiconductor device according to any one of the preceding claims, wherein the conductive support (306) is adapted to electrically connect a power electrode of the semiconductor chip (318) to the PCB (302). Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip (318) in dem Keramikbehälter (304) hermetisch abgedichtet ist.A semiconductor device according to any one of the preceding claims, wherein the semiconductor chip (318) is hermetically sealed in the ceramic container (304). Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip (318) ein Gruppe III-V-Leistungshalbleiterbauelement oder ein Gruppe IV-Leistungshalbleiterbauelement aufweist.Semiconductor arrangement according to one of the preceding claims, in which the semiconductor chip (318) comprises a group III-V power semiconductor component or a group IV power semiconductor component. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip (318) einen Leistungsfeldeffekttransistor, einen Leistungsbipolartransistor mit isolierter Gate-Elektrode oder eine Leistungsdiode aufweist.A semiconductor device as claimed in any preceding claim, wherein the semiconductor chip (318) comprises a power field effect transistor, a power insulated gate bipolar transistor or a power diode. Eine SMD-(Surface Mount Device)-Anordnung, die aufweist: einen Halbleiterchip (318), der in einem Keramikbehälter (304) hermetisch abgedichtet ist; einen leitfähigen Träger (306) mit einer Oberseite (316), die mit einer Leistungselektrode des Halbleiterchips (318) gekoppelt ist; wobei der leitfähige Träger (306) eine erste Schicht (306a) mit einem ersten Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) und eine zweite Schicht (306b) mit einem zweiten CTE aufweist, wobei der leitfähige Träger (306) dazu ausgebildet ist, thermische Spannungen in dem Keramikbehälter (304) zu verringern, wobei der erste CTE gleich einem CTE oder geringfügig verschieden von einem CTE des Keramikbehälters ist, wobei der zweite CTE größer als der erste CTE ist, und wobei die zweite Schicht (306b) mehrere Montagestege aufweist, die beabstandet zueinander und zwischen der ersten Schicht (306a) und der PCB (302) angeordnet sind.An SMD (Surface Mount Device) assembly comprising: a semiconductor chip (318) hermetically sealed in a ceramic container (304); a conductive carrier (306) having a top surface (316) coupled to a power electrode of the semiconductor die (318); wherein the conductive support (306) has a first layer (306a) having a first coefficient of thermal expansion (CTE) and a second layer (306b) having a second CTE, wherein the conductive support (306) is configured to reduce thermal stresses in the ceramic container (304), wherein the first CTE is equal to or slightly different from a CTE of the ceramic container, wherein the second CTE is greater than the first CTE, and wherein the second layer (306b) includes a plurality of mounting tabs spaced from each other and disposed between the first layer (306a) and the PCB (302). SMD- Anordnung nach Anspruch 9, bei der die zweite Schicht (306b) des leitfähigen Trägers (306) auf eine gedruckte Leiterplatte (Printed Circuit Board, PCB) (302) montiert ist.SMD arrangement according to claim 9 wherein the second layer (306b) of the conductive support (306) is mounted on a printed circuit board (PCB) (302). SMD- Anordnung nach Anspruch 10, bei der ein CTE der PCB (302) größer als der zweite CTE oder gleich groß wie der zweite CTE ist.SMD arrangement according to claim 10 , wherein a CTE of the PCB (302) is greater than or equal to the second CTE. SMD- Anordnung nach einem der Ansprüche 9 bis 11, bei der die erste Schicht (306a) des leitfähigen Trägers (306) Kupferwolfram aufweist.SMD arrangement according to one of claims 9 until 11 wherein the first layer (306a) of the conductive support (306) comprises copper tungsten. SMD-Anordnung nach einem der Ansprüche 9 bis 12, bei der die zweite Schicht (306b) des leitfähigen Trägers Kupfermolybdän (CuMo) aufweist.SMD arrangement according to one of claims 9 until 12 wherein the second layer (306b) of conductive support comprises copper molybdenum (CuMo). SMD-Anordnung nach einem der Ansprüche 9 bis 13, bei der der Halbleiterchip (318) ein III-Nitrid-Leistungshalbleiterbauelement oder ein Gruppe-IV-Leistungshalbleiterbauelement aufweist.SMD arrangement according to one of claims 9 until 13 , wherein the semiconductor chip (318) has a III-nitride power semiconductor component or a group IV power semiconductor component. SMD-Anordnung nach einem der Ansprüche 9 bis 14, bei der der Halbleiterchip (318) einen Leistungsfeldeffekttransistor, einen Leistungsbipolartransistor mit isolierter Gate-Elektrode oder eine Leistungsdiode aufweist.SMD arrangement according to one of claims 9 until 14 wherein the semiconductor chip (318) comprises a power field effect transistor, a power insulated gate bipolar transistor or a power diode. SMD-Anordnung nach einem der Ansprüche 9 bis 15, bei der der Halbleiterchip (318) ein vertikal leitendes Leistungshalbleiterbauelement umfasst.SMD arrangement according to one of claims 9 until 15 , wherein the semiconductor chip (318) comprises a vertically conducting power semiconductor component.
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Publications (2)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903128B2 (en) * 2019-02-15 2021-01-26 Microsemi Corporation Hermetic package for power semiconductor
CN112216672A (en) * 2019-07-11 2021-01-12 苏州旭创科技有限公司 Hybrid carrier plate, manufacturing method thereof, assembly and optical module
CN112216665A (en) * 2019-07-11 2021-01-12 苏州旭创科技有限公司 Optical module
US11121048B1 (en) 2020-03-12 2021-09-14 Infineon Technologies Americas Corp. System and method for a device package
CN112864103A (en) * 2020-12-31 2021-05-28 西安交通大学 Cascadable half-bridge high-temperature packaging structure of high-power silicon carbide device
US11929310B2 (en) 2021-12-09 2024-03-12 Nxp Usa, Inc. Radio frequency packages containing substrates with coefficient of thermal expansion matched mount pads and associated fabrication methods

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02146748A (en) 1988-11-28 1990-06-05 Nec Corp Semiconductor container
US5305947A (en) 1990-10-26 1994-04-26 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor-mounting heat-radiative substrates and semiconductor package using the same
US6056186A (en) 1996-06-25 2000-05-02 Brush Wellman Inc. Method for bonding a ceramic to a metal with a copper-containing shim
US20050051349A1 (en) 2003-09-05 2005-03-10 Edward Applebaum Radiation shielded semiconductor device package
US20060249835A1 (en) 2005-03-22 2006-11-09 Kyocera Corporation Package for receiving electronic parts, and electronic device and mounting structure thereof
EP2056344A1 (en) 2006-07-28 2009-05-06 Kyocera Corporation Electronic component storing package and electronic device
US20150055310A1 (en) 2013-08-21 2015-02-26 Lakshminarayan Viswanathan Solder wettable flanges and devices and systems incorporating solder wettable flanges

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935086A (en) 1986-01-13 1990-06-19 Raytheon Company Process of bonding an electrical device package to a mounting surface
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
CN1327516C (en) * 2001-05-30 2007-07-18 株式会社萌利克 Semiconductor device
JP4617209B2 (en) * 2005-07-07 2011-01-19 株式会社豊田自動織機 Heat dissipation device
US7372133B2 (en) * 2005-12-01 2008-05-13 Intel Corporation Microelectronic package having a stiffening element and method of making same
US20080083980A1 (en) 2006-10-06 2008-04-10 Advanced Chip Engineering Technology Inc. Cmos image sensor chip scale package with die receiving through-hole and method of the same
WO2009095486A2 (en) 2008-02-01 2009-08-06 Interuniversitair Microelektronica Centrum Vzw Semiconductor package
US8492203B2 (en) 2011-01-21 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method for forming semiconductor package having build-up interconnect structure over semiconductor die with different CTE insulating layers
JP2014033092A (en) * 2012-08-03 2014-02-20 Mitsubishi Electric Corp Semiconductor device and manufacturing method of the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02146748A (en) 1988-11-28 1990-06-05 Nec Corp Semiconductor container
US5305947A (en) 1990-10-26 1994-04-26 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor-mounting heat-radiative substrates and semiconductor package using the same
US6056186A (en) 1996-06-25 2000-05-02 Brush Wellman Inc. Method for bonding a ceramic to a metal with a copper-containing shim
US20050051349A1 (en) 2003-09-05 2005-03-10 Edward Applebaum Radiation shielded semiconductor device package
US20060249835A1 (en) 2005-03-22 2006-11-09 Kyocera Corporation Package for receiving electronic parts, and electronic device and mounting structure thereof
EP2056344A1 (en) 2006-07-28 2009-05-06 Kyocera Corporation Electronic component storing package and electronic device
US20150055310A1 (en) 2013-08-21 2015-02-26 Lakshminarayan Viswanathan Solder wettable flanges and devices and systems incorporating solder wettable flanges

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