DE102015223594A1 - Method for producing a semiconductor component and semiconductor component and control unit for a vehicle - Google Patents

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Abstract

Es wird ein Leistungs-Halbleiterbauelement (10) beschrieben, bei dem sich innerhalb aus einem Substrat (12) herausgearbeiteter Finnen MOS-Strukturen regelmäßig wiederholen. Im rechten Winkel zu den Finnen verlaufen Leiterbahnen, die als Gate- und Feldplattenstrukturen genutzt werden. Ferner werden ein Verfahren zur Herstellung eines entsprechenden Halbleiterbauelements (10), das mit wenigen Fotoschritten auskommt, sowie ein Steuergerät für ein Fahrzeug vorgeschlagen.The invention relates to a power semiconductor component (10) in which MOS structures which are routed out of a substrate (12) repeat regularly. At right angles to the fins run tracks, which are used as gate and field plate structures. Furthermore, a method for producing a corresponding semiconductor component (10), which manages with few photo steps, as well as a control device for a vehicle are proposed.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement sowie ein Verfahren zur Herstellung eines Halbleiterbauelements und ein Steuergerät für ein Fahrzeug.The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device and a control device for a vehicle.

Stand der TechnikState of the art

In der heutigen Zeit sind Entwickler von leistungselektronischen Komponenten sowohl mit einer stetig steigenden Anzahl an Applikationen zum Schalten, Konvertieren oder Verteilen von elektrischer Energie als auch dem stetigen Wunsch nach Verbesserung der wichtigen Kennzahlen wie Rdson oder Miller-Ladung beziehungsweise -Kapazität konfrontiert. Die Anforderungen an entsprechende Halbleiterbauelemente unterscheiden sich hier deutlich von den Anforderungen an MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistor, entl. Metal-Oxide-Semiconductor Field Effect Transistor) für Mikroprozessoren oder RAM-Bausteine.Today's developers of power electronic components are confronted with a steadily increasing number of applications for switching, converting or distributing electrical energy as well as the constant desire to improve key performance indicators such as R dson or Miller charge or capacity. The requirements for corresponding semiconductor components differ significantly from the requirements for MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistor, or Metal-Oxide-Semiconductor Field Effect Transistor) for microprocessors or RAM components.

In der Vergangenheit wurde dieser Herausforderung mit der Ablösung bipolarer Transistoren durch Leistungs-MOSFETs sowie einer stetigen Weiterentwicklung der MOSFET-Technologie und der MOSFET-Devices begegnet. Zu nennen sind neben der Entwicklung vertikaler anstatt lateraler Strukturen hier insbesondere die Einführung von Trenchstrukturen beziehungsweise Grabenstrukturen sowie Strukturen zur Ladungskompensation, um eine höhere Dotierung im Driftbereich zu ermöglichen. Weiterhin wurden in jüngerer Vergangenheit die Einführung neuer Materialien wie GaN (Galliumnitrid) oder die Weiterentwicklung bestehender Zellkonzepte, beispielsweise durch down-scaling, vorangetrieben.In the past, this challenge has been addressed by the replacement of bipolar transistors by power MOSFETs, as well as a steady evolution of MOSFET technology and MOSFET devices. In addition to the development of vertical rather than lateral structures, mention should be made in particular of the introduction of trench structures or trench structures as well as structures for charge compensation in order to enable a higher doping in the drift region. Furthermore, in the recent past, the introduction of new materials such as GaN (gallium nitride) or the further development of existing cell concepts, for example by down-scaling, have been promoted.

Die US 5,637,898 und die US 5,998,833 zeigen Beispiele für die erwähnten Power-MOSFET-Technologien, nämlich sowohl Trenchstrukturen als auch Feldplatten zur Ladungskompensation.The US 5,637,898 and the US 5,998,833 show examples of the mentioned power MOSFET technologies, namely both trench structures and field plates for charge compensation.

Offenbarung der ErfindungDisclosure of the invention

Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiterbauelements umfasst grundsätzlich folgende Schritte:

  • a. Bereitstellen eines Halbleitersubstrats
  • b. Herstellen von zumindest zwei zumindest im Wesentlichen parallelen Gräben mit jeweils einem Grabenboden entlang einer Grabenlängsrichtung L mit einem Abstand P voneinander und einer Tiefe T in dem Halbleitersubstrat, sodass zumindest eine aus dem Halbleitersubstrat ragende Finne mit Finnenseitenwänden und einer Finnenoberseite entsteht.
  • c. Herstellen einer ersten Oxidschicht auf der gesamten Oberfläche des Halbleitersubstrats
  • d. selektives Entfernen der ersten Oxidschicht in einem ersten Prozessbereich der zumindest einen Finne entlang der Finnenlängsrichtung L
  • e. Einbringen einer Dotierung erster Art in die im ersten Prozessbereich liegenden Finnenseitenwände sowie in die an die Finnenseitenwände angrenzenden Grabenböden
  • f. Herstellen einer zweiten Oxidschicht auf der Oberfläche des Halbleitersubstrats
  • g. Abscheiden eines ersten leitfähigen Materials auf der Oberfläche des Halbleitersubstrats
  • h. Entfernen des ersten leitfähigen Materials in zumindest einem zweiten Prozessbereich der Finne, der ein Teilbereich des ersten Prozessbereichs ist, sowie in einem dritten Prozessbereich der Finne, der von dem ersten Prozessbereich verschieden ist
  • i. Einbringen einer Dotierung zweiter Art in die Finnenseitenwände im zweiten Prozessbereich und im dritten Prozessbereich
  • j. Herstellen einer dritten Oxidschicht auf der Oberfläche des Halbeitersubstrats und anschließendes Entfernen der dritten Oxidschicht in einem vierten Prozessbereich, der ein Teilbereich des zweiten Prozessbereichs ist sowie in einem fünften Prozessbereich, der ein Teilbereich des dritten Prozessbereichs ist
  • k. Passivieren der Struktur sowie elektrisches Kontaktieren des zweiten Prozessbereichs und des dritten Prozessbereichs.
The method according to the invention for producing a semiconductor component basically comprises the following steps:
  • a. Providing a semiconductor substrate
  • b. Producing at least two at least substantially parallel trenches each having a trench bottom along a trench longitudinal direction L with a distance P from each other and a depth T in the semiconductor substrate, so that at least one fin protruding from the semiconductor substrate is formed with fin side walls and a fin top.
  • c. Producing a first oxide layer on the entire surface of the semiconductor substrate
  • d. selectively removing the first oxide layer in a first process area of the at least one fin along the fin longitudinal direction L
  • e. Introducing a doping of the first kind into the fin side walls lying in the first process area and into the trench bottoms adjacent to the fin side walls
  • f. Producing a second oxide layer on the surface of the semiconductor substrate
  • G. Depositing a first conductive material on the surface of the semiconductor substrate
  • H. Removing the first conductive material in at least a second process area of the fin, which is a partial area of the first process area, and in a third process area of the fin, which is different from the first process area
  • i. Introducing a doping of the second kind into the fin side walls in the second process area and in the third process area
  • j. Producing a third oxide layer on the surface of the semiconductor substrate and then removing the third oxide layer in a fourth process area, which is a partial area of the second process area, and in a fifth process area, which is a partial area of the third process area
  • k. Passivating the structure and electrically contacting the second process area and the third process area.

Erfindungsgemäß wird weiterhin ein Halbleiterbauelement mit einem Halbleitersubstrat und zumindest einer aus dem Halbleitersubstrat herausragenden, sich entlang einer Finnenlängsrichtung erstreckenden Finne mit zwei Finnenseitenwänden und einer Finnenoberseite, wobei die Finne eine Mehrzahl von entlang der Finnenlängsrichtung voneinander beabstandet angeordneten ersten Bereichen, eine Mehrzahl von entlang der Finnenlängsachse angeordneten zweiten Bereichen und eine Mehrzahl von entlang der Finnenlängsachse angeordneten dritten Bereichen aufweist, wobei zwischen zwei ersten Bereichen jeweils ein zweiter Bereich und ein dritter Bereich angeordnet sind, und wobei die ersten Bereiche zumindest oberflächennah eine Dotierung einer ersten Art aufweisen, und wobei die zweiten Bereiche zumindest oberflächennah eine Dotierung der ersten Art aufweisen, die schwächer ist als die Dotierung der ersten Bereiche, und wobei die dritten Bereiche zumindest oberflächennah eine Dotierung einer zweiten Art, die von der Dotierung der ersten Art verschieden ist, aufweisen, und wobei die ersten Bereiche mit metallischen Kontakten verbunden sind, und wobei die Finne zumindest in den dritten Bereichen derart von einer von der Finne durch eine dünne Schicht eines isolierenden Materials getrennten ersten Schicht eines leitfähigen Materials umschlossen wird, dass die Finnenseitenwände und die Finnenoberseite von dem leitfähigen Material bedeckt sind, zur Verfügung gestellt.According to the invention, there is further provided a semiconductor device comprising a semiconductor substrate and at least one fin extending from a fin longitudinal direction with two fin sidewalls and a fin top, the fin having a plurality of first regions spaced apart along the fin longitudinal direction, a plurality along the fin longitudinal axis arranged second regions and a plurality of arranged along the longitudinal axis of the fin third regions, wherein between two first regions each have a second region and a third region are arranged, and wherein the first regions at least near the surface have a doping of a first type, and wherein the second regions at least near the surface, a doping of the first type, which is weaker than the doping of the first regions, and wherein the third regions at least near the surface doping of a z wide type, which is different from the doping of the first type, and wherein the first regions are connected to metallic contacts, and wherein the fin, at least in the third regions of such a first of the fin separated by a thin layer of insulating material Enclosed layer of conductive material is that the fin side walls and the Fin top are covered by the conductive material provided.

Vorteile der ErfindungAdvantages of the invention

Das erfindungsgemäße Halbleiterbauelement verwirklicht ein neues Zellkonzept und hat den Vorteil, dass Leistungsbauelemente, beispielsweise PowerMOSFETs, hergestellt werden können, die einen deutlich geringeren Widerstand im eingeschalteten Zustand aufweisen, als herkömmliche PowerMOSFETs. Die Kenngröße Rdson, die den Widerstand zwischen Source und Drain im eingeschalteten Zustand angibt, liegt für ein erfindungsgemäßes Halbleiterbauelement um etwa 40 bis 50% niedriger als bei vergleichbaren herkömmlichen Bauelementen. Hierdurch können Bauelemente gleicher Leistung auf einer reduzierten Chipfläche hergestellt werden, was Kosten bei der Herstellung spart. The semiconductor device according to the invention realizes a new cell concept and has the advantage that power components, for example PowerMOSFETs, can be produced which have a significantly lower resistance in the switched-on state than conventional PowerMOSFETs. The parameter R dson , which indicates the resistance between source and drain in the on state, is about 40 to 50% lower for a semiconductor component according to the invention than in comparable conventional components. As a result, components of the same power can be produced on a reduced chip area, which saves costs during manufacture.

Der niedrigere Widerstand ergibt sich aus der neuartigen Konstruktion von Leistungsbauelementen mit dreidimensionalen Finnen. Durch diese Ausgestaltung kann eine erheblich höhere Kanalweite pro Fläche erzielt werden. Mit anderen Worten steht im eingeschalteten Zustand ein breiterer Kanal pro Chipfläche für den den Transistor durchfließenden Strom zur Verfügung, sodass die Bauteilfläche reduziert werden kann. Weiterhin ermöglicht der erfindungsgemäße Aufbau eine direkte Kontaktierung der Driftzone ohne Bufferlayer sowie einen verbesserten Felddurchgriff einer in einer Weiterbildung der Erfindung vorhandenen Feldplatte auf die Finnen, da diese sehr dünn ausgeführt werden können. Der Effekt der Feldplatte, nämlich eine Ladungskompensation in der Driftzone, wird dadurch verstärkt, sodass eine höhere Grunddotierung der Driftzone möglich wird, was wiederum den Widerstand im eingeschalteten Zustand senkt.The lower resistance results from the novel design of power devices with three-dimensional fins. By this configuration, a significantly higher channel width per area can be achieved. In other words, in the switched-on state, a wider channel per chip area is available for the current flowing through the transistor, so that the component area can be reduced. Furthermore, the structure according to the invention allows a direct contacting of the drift zone without buffer layer as well as an improved field penetration of a present in a development of the invention field plate on the fins, as they can be made very thin. The effect of the field plate, namely a charge compensation in the drift zone is thereby amplified, so that a higher basic doping of the drift zone is possible, which in turn lowers the resistance in the on state.

Darüber hinaus wird die für alle Transistoren mehr oder weniger stark ausgeprägte Miller-Kapazität, also die Kapazität zwischen Drain und Gate, aufgrund des Konstruktionsprinzips nahezu auf Null gesenkt. Die Reduzierung der Miller-Kapazität Cgd beziehungsweise der Millerkapazität pro Fläche Cgd/A wirkt sich positiv auf das Schaltverhalten, die Schwingneigung, EMV-Abstrahlung, also emittierte Strahlung, die die elektromagnetische Verträglichkeit (EMV) des Geräts beeinflusst, und ähnliches aus. In addition, the more or less pronounced Miller capacitance for all transistors, ie the drain-to-gate capacitance, is reduced to almost zero due to the design principle. The reduction of the Miller capacitance C gd or the Miller capacitance per area C gd / A has a positive effect on the switching behavior, the oscillation tendency, EMC radiation, ie emitted radiation, which influences the electromagnetic compatibility (EMC) of the device, and the like.

Vorzugsweise sind die Finnenseitenwände zumindest im Wesentlichen senkrecht zur Substratoberfläche und die Finnenoberseite zumindest im Wesentlichen parallel zur Substratoberfläche ausgebildet. Es ergibt sich dann eine besonders einfache Geometrie, die mit relativ einfachen Prozessen herstellbar ist. Wenn mehr als zwei Gräben vorhanden sind, so sind diese vorzugsweise allesamt parallel zueinander ausgestaltet, sodass auch alle Finnen parallel zueinander verlaufen. In alternativen Ausführungsformen sind jedoch auch andere Verhältnisse der Finnen, insbesondere kreuzförmige oder hexagonale Ausgestaltungen, denkbar. Es kann eine Vielzahl von Finnen vorhanden sein. Preferably, the fin side walls are at least substantially perpendicular to the substrate surface and the fin top formed at least substantially parallel to the substrate surface. This results in a particularly simple geometry, which can be produced with relatively simple processes. If more than two trenches are present, they are preferably all configured parallel to one another, so that all the fins run parallel to one another. In alternative embodiments, however, other ratios of the fins, in particular cross-shaped or hexagonal configurations, are conceivable. There may be a variety of Finns.

Wenn diese parallel zueinander angeordnet sind, so wiederholt sich die Struktur sowohl in Finnenlängsrichtung als auch quer dazu.If these are arranged parallel to one another, the structure is repeated both in the longitudinal direction of the fin and transversely thereto.

Darunter, dass die erste Oxidschicht die Oberfläche des Halbleitersubstrats bedeckt, wird insbesondere verstanden, dass die Gräben sowie die Seitenwände und Oberseiten der Finnen vollständig von der Oxidschicht bedeckt werden.The fact that the first oxide layer covers the surface of the semiconductor substrate means, in particular, that the trenches as well as the side walls and top sides of the fins are completely covered by the oxide layer.

Der „erste Bereich“ sowie auch die weiteren „zweiten“ und „dritten“ Bereiche der Finne erstrecken sich vorzugsweise entlang der Finnenlängsrichtung, sind ansonsten aber strukturlos. Dies bedeutet insbesondere, dass sich die Ausdehnung der Bereiche durch ein Intervall einer Koordinate entlang der Finnenlängsrichtung definieren lässt. Die Form der Grenzflächen der Bereiche entspricht dann dem Querschnitt der Finne senkrecht zur Finnenlängsrichtung.The "first area" as well as the further "second" and "third" areas of the fin preferably extend along the longitudinal direction of the fin, but are otherwise structureless. This means in particular that the extent of the regions can be defined by an interval of a coordinate along the fin longitudinal direction. The shape of the boundary surfaces of the areas then corresponds to the cross section of the fin perpendicular to the fin longitudinal direction.

Unter einer Dotierung einer ersten Art wird insbesondere eine Dotierung mit einem Elektronendonator verstanden, sodass ein n-Gebiet im Halbleiter entsteht. Unter einer Dotierung einer zweiten Art wird insbesondere eine Dotierung mit einem Elektronenakzeptor verstanden, sodass ein p-Gebiet im Halbleiter entsteht. In alternativen Ausführungsformen sind die Benennungen der Dotierungen vertauscht, sodass die erste Art einer Dotierung mit einem Elektronenakzeptor und die zweite Art einer Dotierung mit einem Elektronendonator entsprechen. Die beiden Ausführungsformen unterscheiden sich dann in der Struktur des leitenden Kanals des MOSFETs, sodass einmal ein nFET (n-Kanal-Feldeffekttransistor) und einmal ein pFET (p-Kanal-Feldeffekttransistor) hergestellt werden.A doping of a first type is understood in particular to be a doping with an electron donor, so that an n-type region is formed in the semiconductor. A doping of a second type is understood in particular to be a doping with an electron acceptor, so that a p-type region is formed in the semiconductor. In alternative embodiments, the terms of the dopants are reversed, so that the first type of doping with an electron acceptor and the second type of doping with an electron donor correspond. The two embodiments then differ in the structure of the conducting channel of the MOSFET, so that once an nFET (n-channel field effect transistor) and once a pFET (p-channel field effect transistor) are produced.

Die Herstellung der Oxidschichten kann insbesondere durch eine thermische Oxidation durchgeführt werden. Als leitfähiges Material wird vorzugsweise Polysilizium, also insbesondere ein entartetes, hochdotiertes polykristallines Silizium, verwendet. The preparation of the oxide layers can be carried out in particular by a thermal oxidation. As a conductive material is preferably polysilicon, so in particular a degenerate, highly doped polycrystalline silicon used.

Um die Dotierungen in die Finnen einzubringen, können vorzugsweise Ionen-Implantationen durchgeführt werden. Insbesondere können die Finnen unter einem relativ spitzen Einfallswinkel mit Ionen bombardiert werden. Der Einfallswinkel kann an die Finnen- beziehungsweise Grabengeometrien angepasst werden, sowie daran, ob auch der Grabenboden dotiert werden soll, sodass eine einfache und flexible Dotierung der Finnen ermöglicht wird.In order to introduce the dopings into the fins, preferably ion implantations can be carried out. In particular, the fins may be bombarded with ions at a relatively acute angle of incidence. The angle of incidence can be adapted to the fin or trench geometries, as well as whether the trench bottom should also be doped, so that a simple and flexible doping of the fins is made possible.

Die Passivierung der Strukturen kann vorzugsweise mittels eines Nitrids oder Polyimids erfolgen. Die Metallisierungen können beispielsweise aus AlCu, also einer Aluminium-Kupfer-Legierung, bestehen. Die Oxidschichten können für jeden Schritt durch ein großflächiges Oxidieren der gesamten Substratoberfläche erzeugt und gegebenenfalls durch anisotrope Ätzung strukturiert werden. The passivation of the structures may preferably be effected by means of a nitride or polyimide. The metallizations can for example consist of AlCu, ie an aluminum-copper alloy. The oxide layers can be produced for each step by large-area oxidation of the entire substrate surface and optionally structured by anisotropic etching.

Auch ist es möglich, dass die Finnen in den zweiten Bereichen derart von einer zweiten Schicht eines leitfähigen Materials umschlossen werden, dass die Finnenseitenwände und die Finnenoberseite von dem leitfähigen Material bedeckt sind, wobei die zweite Schicht des leitfähigen Materials von der Finne durch eine dünne Schicht eines isolierenden Materials getrennt ist. Es ist dann möglich, eine von der Gateelektrode getrennte Feldplatte in das Bauelement zu integrieren. Das erfindungsgemäße Halbleiterbauteil ist prädestiniert für die Integration einer solchen Feldplatte, da sich aufgrund der relativ dünnen Finnen ein besonders guter Felddurchgriff der Feldplatte ergibt, was wiederum zur Möglichkeit einer erhöhten Dotierung im Driftbereich und somit zu einem niedrigeren Widerstand des Bauteils im eingeschalteten Zustand Rdson führt.It is also possible for the fins in the second regions to be surrounded by a second layer of a conductive material in such a way that the fin side walls and the fin top are covered by the conductive material, wherein the second layer of the conductive material from the fin is covered by a thin layer an insulating material is separated. It is then possible to integrate a separate from the gate electrode field plate in the device. The semiconductor device according to the invention is predestined for the integration of such a field plate, since due to the relatively thin fins a particularly good field penetration of the field plate results, which in turn leads to the possibility of increased doping in the drift region and thus to a lower resistance of the device in the on state R dson ,

Die zweite Schicht des leitfähigen Materials kann zusätzlich zum zweiten Bereich auch den dritten Bereich umschließen. Dort, wo die erste Schicht und die zweite Schicht übereinander liegen, sind die beiden Schichten dann ebenfalls von einer dünnen Schicht eines isolierenden Materials, beispielsweise eines Oxids, getrennt.The second layer of conductive material may also enclose the third region in addition to the second region. Where the first layer and the second layer are superimposed, the two layers are then also separated from a thin layer of an insulating material, such as an oxide.

Vorteilhaft ist es weiterhin, wenn die an einen ersten Bereich angrenzenden dritten Bereiche elektrisch mit den mit dem angrenzenden ersten Bereich verbundenen Kontakten verbunden sind. Mit anderen Worten ist auch ein dritter Bereich, der typischerweise ein an einen Sourcebereich angrenzender Gatebereich ist, mit dem elektrischen Kontakt eben jenes Sourcebereichs verbunden. Dies hat den Vorteil, dass der prinzipbedingt vorliegende parasitäre Kondensator kurzgeschlossen wird.It is furthermore advantageous if the third regions adjacent to a first region are electrically connected to the contacts connected to the adjacent first region. In other words, a third region, which is typically a gate region adjacent to a source region, is also connected to the electrical contact of just that source region. This has the advantage that the parasitic capacitor present in principle is short-circuited.

In einer besonderen Ausführungsform ist vorgesehen, dass an jeden ersten Bereich in Finnenlängsrichtung auf beiden Seiten entweder je ein zweiter Bereich oder je ein dritter Bereich angrenzt. Diese Symmetrisierung hat vorteilhafterweise zur Folge, dass das gesamte Bauteil einen regelmäßigen, strukturierten Aufbau erhält. Die von der Konstruktion her zunächst identischen ersten Bereiche werden durch die benachbarten zweiten und dritten Bereiche zu Source- und Drainbereichen. Wenn an beiden Seiten eines ersten Bereichs ein zweiter Bereich angrenzt, so wird dieser Bereich zu einem Drainbereich. Wenn an beiden Seiten des ersten Bereichs ein dritter Bereich angrenzt, so handelt es sich bei dem ersten Bereich um einen Sourcebereich.In a particular embodiment, provision is made for either a second area or a third area to adjoin each first area in the longitudinal direction of the fin on both sides. This symmetrization advantageously has the consequence that the entire component receives a regular, structured structure. The first regions, which are initially identical in construction, become source and drain regions through the adjacent second and third regions. If a second area adjoins on both sides of a first area, this area becomes a drain area. If there is a third area adjacent to both sides of the first area, the first area is a source area.

Besonders vorteilhaft lässt sich die Erfindung umsetzen, wenn das Halbleiterbauelement ein PowerMOSFET ist. Es sind sowohl nFETs als auch pFETs darstellbar. Für einen nFET ist die Dotierung erster Art eine Dotierung mit einem Elektronendonator und die Dotierung zweiter Art eine Dotierung mit einem Elektronenakzeptor, wohingegen für einen pFET die Dotierungsverhältnisse umgekehrt werden müssen.The invention can be implemented particularly advantageously if the semiconductor component is a PowerMOSFET. Both nFETs and pFETs can be represented. For a nFET, the doping of the first kind is a doping with an electron donor and the doping of the second kind is a doping with an electron acceptor, whereas for a pFET the doping ratios must be reversed.

Das erfindungsgemäße Verfahren bietet eine einfache und effiziente Möglichkeit, das erfindungsgemäße Halbleiterbauelement herzustellen. Es kommt mit wenigen Verfahrensschritten und insbesondere mit im Vergleich zum Stand der Technik wenigen Schritten aus, bei denen eine Maske aufgebracht, strukturiert und wieder entfernt werden muss. Aufgrund des technischen Aufwands ist man bestrebt, entsprechende Maskierungsschritte, die auch als Fotoschritte bezeichnet werden können, einzusparen, sodass sich aus diesem Merkmal ein Kostenvorteil ergibt.The method according to the invention offers a simple and efficient possibility of producing the semiconductor component according to the invention. It comes with a few steps and in particular with respect to the prior art few steps in which a mask must be applied, structured and removed again. Due to the technical complexity, efforts are being made to save corresponding masking steps, which can also be referred to as photo steps, so that a cost advantage results from this feature.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist vorgesehen, dass nach Schritt c) und vor Schritt d) eine zweite Schicht eines leitfähigen Materials auf der gesamten Oberfläche abgeschieden wird, welche in Schritt d) gemeinsam mit der ersten Oxidschicht in dem ersten Prozessbereich entfernt wird. Die Bezeichnung „zweite Schicht“ ist dabei lediglich als Nomenklatur zu verstehen und gibt keine zeitliche Reihenfolge an. Tatsächlich wird die zweite Schicht im Regelfall vor der ersten Schicht des leitfähigen Materials aufgebracht. Die zweite Schicht ermöglicht eine feiner unterteilte Struktur des fertigen Halbleiterbauelements. So stehen nun zwei voneinander unabhängige Bahnen leitfähigen Materials zur Verfügung, die die Finne umschließen. Die beiden Bahnen können beispielsweise als Gateelektrode und als Feldplatte genutzt werden.According to a preferred embodiment of the invention, it is provided that after step c) and before step d) a second layer of a conductive material is deposited on the entire surface, which is removed in step d) together with the first oxide layer in the first process area. The term "second layer" is to be understood merely as nomenclature and does not specify a time sequence. In fact, the second layer is typically applied before the first layer of conductive material. The second layer allows for a finer subdivided structure of the finished semiconductor device. So now there are two independent lanes of conductive material available, which enclose the fin. The two tracks can be used, for example, as a gate electrode and as a field plate.

Vorzugsweise verlaufen die beiden Bahnen zumindest im Wesentlichen im rechten Winkel zu den Finnen. Es ergibt sich dann eine effektive Raumausnutzung und relativ simple Strukturierung.Preferably, the two tracks are at least substantially at right angles to the fins. This results in an effective use of space and relatively simple structuring.

Eine Weiterbildung des erfindungsgemäßen Verfahrens sieht vor, dass in Schritt d) in dem dritten Prozessbereich die erste Oxidschicht und gegebenenfalls die zweite Schicht des leitfähigen Materials entfernt werden und in Schritt e) eine Dotierung erster Art in die im dritten Prozessbereich liegenden Finnenseitenwände sowie in die an diese angrenzenden Grabenböden eingebracht wird. Dies hat vorteilhafterweise zur Folge, dass nicht nur im ersten Prozessbereich eine Body-Dotierung eingebracht wird, sondern auch im dritten Prozessbereich. Typischerweise werden die zweiten Prozessbereiche als Source-Kontaktbereiche und die dritten Prozessbereiche als Drain-Kontaktbereiche genutzt. Mit der zusätzlichen Dotierung erhält so auch der Drain-Kontaktbereich eine Body-Implantierung. Die Kontaktbereiche können dabei aufgrund ihrer hohen Dotierung als ohmsche Kontakte angesehen werden.A development of the method according to the invention provides that in step d) the first oxide layer and possibly the second layer of the conductive material are removed in the third process region and in step e) a doping of the first type in the lying in the third process area fin side walls and in the these adjacent trench bottoms is introduced. This advantageously has the consequence that not only in the first process area a body doping is introduced, but also in the third process area. Typically, the second process areas are used as source contact areas and the third process areas as drain contact areas. With the additional doping so also the drain contact area receives a body implantation. The contact areas can be regarded as ohmic contacts because of their high doping.

Weiterhin ist in einer vorteilhaften Weiterbildung der Erfindung vorgesehen, dass in Schritt h) zum Bestimmen des zu entfernenden Bereichs die bereits aus Schritt c) und d) vorhandenen Stufen in der Struktur verwendet werden. Es handelt sich somit um eine selbstorganisierende Struktur, was erstens zu einer Vereinfachung des Produktionsprozesses und zweitens zu einer Erhöhung der Genauigkeit führt. Ein herkömmlicher Prozessschritt mit einer Maske würde hingegen die Produktion verkomplizieren und zu Ungenauigkeiten führen, da eine solche Maske nicht exakt an die vorhandene Struktur angepasst werden kann.Furthermore, it is provided in an advantageous development of the invention that in step h) for determining the area to be removed, the steps already present in step c) and d) are used in the structure. It is thus a self-organizing structure, which firstly leads to a simplification of the production process and secondly to an increase in accuracy. A conventional process step with a mask, however, would complicate the production and lead to inaccuracies, since such a mask can not be adapted exactly to the existing structure.

In einer alternativen Ausführungsform können die Gräben hergestellt werden, indem mittels selektiver Epitaxie Finnen ausgeformt werden. Dabei kann SiC, also Siliziumcarbid oder GaN, also Galliumnitrid, epitaktisch abgeschieden werden. Es lassen sich so Finnen herstellen, die aus einem von dem Substrat unterschiedlichen Material bestehen, was vorteilhafte Auswirkungen auf die Eigenschaften der Finnen haben kann.In an alternative embodiment, the trenches can be made by forming fins by selective epitaxy. In this case, SiC, ie silicon carbide or GaN, ie gallium nitride, can be epitaxially deposited. It can thus produce fins, which consist of a different material from the substrate, which can have beneficial effects on the properties of the fins.

Eine weitere Ausführungsform ist es, am Anfang des Prozesses vor dem Erzeugen der ersten Oxidschicht eine elektrisch isolierte Finne auszuformen. Es ergibt sich dann ein vollständig isoliertes Device. Die Waferrückseite kann auf diese Art und Weise thermisch niederimpedant entwärmt werden, beispielsweise mit einer Metallisierung auf der Rückseite und einem direkten Anlöten an einen Kühlkörper.Another embodiment is to form an electrically insulated fin at the beginning of the process prior to the formation of the first oxide layer. This results in a completely isolated device. The wafer back side can be thermally low impedance cooled in this way, for example with a metallization on the back and a direct soldering to a heat sink.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.Advantageous developments of the invention are specified in the subclaims and described in the description.

Zeichnungendrawings

Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:Embodiments of the invention will be explained in more detail with reference to the drawings and the description below. Show it:

1 eine dreidimensionale teilgeschnittene Ansicht eines ersten Ausführungsbeispiels, 1 a three-dimensional partially sectioned view of a first embodiment,

2 eine Draufsicht auf das erste Ausführungsbeispiel, 2 a plan view of the first embodiment,

3 einen Schnitt durch das erste Ausführungsbeispiel, 3 a section through the first embodiment,

4 eine dreidimensionale teilgeschnittene Ansicht eines ersten Ausführungsbeispiels, 4 a three-dimensional partially sectioned view of a first embodiment,

5 eine dreidimensionale Ansicht einer ersten Variante, 5 a three-dimensional view of a first variant,

6 eine Draufsicht auf die erste Variante, 6 a plan view of the first variant,

7 einen Schnitt durch die erste Variante, 7 a section through the first variant,

8 eine Draufsicht auf einen PowerMOSFET aus dem Stand der Technik, 8th a top view of a PowerMOSFET from the prior art,

9 eine Draufsicht auf einen erfindungsgemäßen PowerMOSFET, 9 a top view of a PowerMOSFET according to the invention,

10 ein Diagramm zu Widerstand des Bauelements, 10 a diagram of resistance of the device,

11 ein Diagramm zur Zusammensetzung des Widerstands des Bauelements, 11 a diagram of the composition of the resistance of the device,

12 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 12 a step of a first example of a method according to the invention,

13 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 13 a step of a first example of a method according to the invention,

14 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 14 a step of a first example of a method according to the invention,

15 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 15 a step of a first example of a method according to the invention,

16 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 16 a step of a first example of a method according to the invention,

17 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 17 a step of a first example of a method according to the invention,

18 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 18 a step of a first example of a method according to the invention,

19 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 19 a step of a first example of a method according to the invention,

20 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 20 a step of a first example of a method according to the invention,

21 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 21 a step of a first example of a method according to the invention,

22 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 22 a step of a first example of a method according to the invention,

23 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 23 a step of a first example of a method according to the invention,

24 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 24 a step of a first example of a method according to the invention,

25 einen Schritt eines ersten Beispiels eines erfindungsgemäßen Verfahrens, 25 a step of a first example of a method according to the invention,

26 eine Draufsicht auf ein erfindungsgemäßes Halbleiterbauelement, 26 a top view of a semiconductor device according to the invention,

27 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 27 a step of a second example of a method according to the invention,

28 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 28 a step of a second example of a method according to the invention,

29 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 29 a step of a second example of a method according to the invention,

30 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 30 a step of a second example of a method according to the invention,

31 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 31 a step of a second example of a method according to the invention,

32 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 32 a step of a second example of a method according to the invention,

33 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 33 a step of a second example of a method according to the invention,

34 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 34 a step of a second example of a method according to the invention,

35 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 35 a step of a second example of a method according to the invention,

36 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 36 a step of a second example of a method according to the invention,

37 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 37 a step of a second example of a method according to the invention,

38 einen Schritt eines zweiten Beispiels eines erfindungsgemäßen Verfahrens, 38 a step of a second example of a method according to the invention,

39 einen Schnitt durch ein erfindungsgemäßes Halbleiterbauelement, 39 a section through a semiconductor device according to the invention,

40 eine Darstellung des Grundkonzepts der isolierten Finne, 40 a representation of the basic concept of the isolated fin,

41 eine Serienschaltung zweier erfindungsgemäßer Halbleiterbauelemente, 41 a series connection of two semiconductor components according to the invention,

42 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, 42 a step of an alternative method of manufacturing a semiconductor device,

43 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, 43 a step of an alternative method of manufacturing a semiconductor device,

44 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, 44 a step of an alternative method of manufacturing a semiconductor device,

45 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, 45 a step of an alternative method of manufacturing a semiconductor device,

46 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, 46 a step of an alternative method of manufacturing a semiconductor device,

47 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, 47 a step of an alternative method of manufacturing a semiconductor device,

48 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, 48 a step of an alternative method of manufacturing a semiconductor device,

49 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements, und 49 a step of an alternative method of manufacturing a semiconductor device, and

50 einen Schritt eines alternativen Verfahrens zur Herstellung eines Halbleiterbauelements. 50 a step of an alternative method for producing a semiconductor device.

Ausführungsformen der ErfindungEmbodiments of the invention

In den 1 bis 4 ist eine erste Ausführungsform eines erfindungsgemäßen Halbleiterbauelements 10 gezeigt. 1 und 4 zeigen dabei jeweils eine dreidimensionale teilgeschnittene Ansicht, 2 zeigt einen Schnitt parallel zur Substratebene und 3 zeigt einen Schnitt entlang der Linie A-A‘ aus den 1 und 4.In the 1 to 4 is a first embodiment of a semiconductor device according to the invention 10 shown. 1 and 4 each show a three-dimensional partially cut view, 2 shows a section parallel to the substrate plane and 3 shows a section along the line AA 'from the 1 and 4 ,

Zu erkennen ist das Halbleitersubstrat 12, das im dargestellten Fall ein n-Substrat, also ein negativ dotiertes Substrat, beispielsweise n-Silizium, ist. Im Regelfall weist das gesamte Bauelement eine Vielzahl von Finnen 14 auf, von denen in 1 aus Gründen der Übersichtlichkeit nur vier Finnen 14 dargestellt sind. Die Finnen 14 werden durch Gräben 15 mit einer Tiefe T getrennt und weisen einen Abstand P voneinander auf. Dieser Abstand P ist dabei nicht identisch mit der Breite eines Grabens 15, sondern entspricht dem Abstand zweier gleichartiger Finnenseitenwände, also beispielsweise zweier benachbarter linken Finnenseitenwände in 1. Entlang der Längsrichtung L der Finnen 14 gesehen, lassen sich diese in einen Drain-Kontaktbereich 16, eine erste Driftzone 18, einen ersten Gatebereich 20, einen Source-Kontaktbereich 22, einen zweiten Gatebereich 24 und eine zweite Driftzone 26 aufteilen. Wird die Erfindung in Form eines Power-MOSFETs genutzt, so wiederholen sich die genannten Strukturen in Längsrichtung L wieder und wieder. Auf die zweite Driftzone 26 folgt also wiederum ein Drain-Kontaktbereich und so weiter.The semiconductor substrate can be seen 12 , which in the illustrated case is an n-substrate, that is to say a negatively doped substrate, for example n-silicon. As a rule, the entire component has a large number of fins 14 on, of which in 1 for clarity only four fins 14 are shown. Finns 14 be through trenches 15 separated by a depth T and have a distance P from each other. This distance P is not identical to the width of a trench 15 but corresponds to the distance between two similar fin side walls, so for example, two adjacent left side fin walls in 1 , Along the longitudinal direction L of the fins 14 Seen, these can be in a drain contact area 16 , a first drift zone 18 , a first gate area 20 , a source contact area 22 , a second gate area 24 and a second drift zone 26 split. If the invention is used in the form of a power MOSFET, the structures mentioned in the longitudinal direction L are repeated again and again. On the second drift zone 26 follows again a drain contact area and so on.

Der Drain-Kontaktbereich 16 sowie der Source-Kontaktbereich 22 sind dabei stark n-- dotiert. Die beiden Driftzonen 18 und 26 sind leicht n-dotiert, und die beiden Gatebereiche 20 und 24 sind stark p-dotiert. Es ist zu erkennen, dass sich unterhalb des Source-Kontaktbereichs 22 ein schmaler Streifen p-dotiertes Substrat befindet. In diesem Bereich sind die Böden der zwischen den Finnen 14 angeordneten Gräben ebenfalls p-dotiert. Dies ist wichtig, um eine direkte elektrische Kontaktierung des p-dotierten Gatebereichs 20, 24 zu ermöglichen. Oberhalb der beiden Driftzonen 18, 26 befinden sich Feldplatten 30, die jeweils aus einer Polysiliziumbahn bestehen, welche quer zur Finnenlängsrichtung L verläuft. Die Feldplatten 30 sind durch eine dünne Schicht eines Oxids 31 vom den Finnen getrennt, sodass kein Austausch von Ladungsträgern zwischen den Feldplatten 30 und den Finnen 14 stattfinden kann. Nach rechts, links und nach oben hin werden die Feldplatten durch eine weitere Oxidschicht 33 von den weiteren Bestandteilen des Halbleiterbauelements 10 isoliert.The drain contact area 16 as well as the source contact area 22 are heavily doped n--. The two drift zones 18 and 26 are slightly n-doped, and the two gate areas 20 and 24 are heavily p-doped. It can be seen that below the source contact area 22 a narrow strip of p-doped substrate is located. In this area are the soils of the between the fins 14 arranged trenches also p-doped. This is important to direct electrical contacting of the p-doped gate region 20 . 24 to enable. Above the two drift zones 18 . 26 there are field plates 30 , each consisting of a Polysiliziumbahn, which extends transversely to the longitudinal direction L of the fin. The field plates 30 are through a thin layer of an oxide 31 separated from the fins, so no exchange of charge carriers between the field plates 30 and the Finns 14 can take place. To the right, left and up, the field plates are replaced by another oxide layer 33 from the other components of the semiconductor device 10 isolated.

Über den Gatebereichen 20, 24 befindet sich eine weitere Polysiliziumbahn, die als Gateelektrode 32 fungiert. Durch Anlegen einer Spannung an die Gateelektrode 32 kann in dem darunter liegenden, p-dotierten Gatebereich 20, 24 ein leitfähiger Kanal zur Verbindung der Driftzonen 18, 26 mit dem Source-Kontaktbereich 22 erzeugt werden, durch den dann ein Strom von Source zu Drain fließen kann. Over the gate areas 20 . 24 there is another polysilicon track, which serves as a gate electrode 32 acts. By applying a voltage to the gate electrode 32 may be in the underlying, p-doped gate region 20 . 24 a conductive channel for connecting the drift zones 18 . 26 with the source contact area 22 can be generated through which then a current can flow from source to drain.

Über den Gateelektroden 32 befindet sich eine kapselnde Schicht 34, die aus TEOS (Tetraethylorthosilikat) besteht. Optional ist hier zusätzlich eine zusätzliche Schicht aus BPSG (Borphosphorsilikatglas) möglich. Als oberer Abschluss sind die Metallisierungen dargestellt, die als Drainkontakt 36 und als Sourcekontakt 38 dienen. Die Gateelektroden 32 werden am Ende der jeweiligen Polysiliziumbahnen elektrisch kontaktiert.Over the gate electrodes 32 there is an encapsulating layer 34 , which consists of TEOS (tetraethylorthosilicate). Optionally, an additional layer of BPSG (Borphosphorsilikatglas) is also possible here. The upper end is the metallization shown as a drain contact 36 and as a source contact 38 serve. The gate electrodes 32 are electrically contacted at the end of the respective polysilicon tracks.

In 2 kann man den gezeigten Ausschnitt des Bauelements in 8 mal 4 F2-Zelle aufteilen. Folgt man den einzelnen F2-Zellen entlang der Finne, so ergibt sich folgende Abfolge: Zunächst ist die Finne hoch n+ dotiert. Dieser Bereich dient als Drain-Kontakt 16 und an dieser Stelle wird das Device mit dem Drain-Anschluss zum Beispiel über eine Metallisierung auf der Vorderseite verbunden. Anschließend folgt in den „Zeilen“ 2 und 3 eine Driftzone 18, die schwach n-dotiert ist. Dieser Bereich dient der Aufnahme der Feldstärke beziehungsweise Raumladungszone im Sperrbetrieb. Durch das diesen Bereich umschließende Feldplatten-Polysilizium ist eine erhöhte n-Dotierung möglich.In 2 you can divide the shown section of the device in 8 times 4 F 2 cell. If one follows the individual F 2 cells along the fin, the result is the following sequence: First, the fin is highly n + doped. This area serves as a drain contact 16 and at this point, the device is connected to the drain terminal, for example via metallization on the front side. This is followed by a drift zone in "lines" 2 and 3 18 , which is weakly n-doped. This area is used to record the field strength or space charge zone in the blocking mode. By means of the field plate polysilicon enclosing this region, an increased n-type doping is possible.

Im Anschluss folgt der aktive Kanal-Bereich 20 mit darüber liegender Gateelektrode in „Zeile“ 4. In diesem Bereich ist die Finne p- dotiert, sodass sich ein Body-Bereich ergibt. Die Oberfläche der Finne lässt sich durch Anlegen einer Gatespannung invertieren und als Kanal nutzen. Der p-Kanalbereich stößt entlang der Finne 14 wiederum an einen n+ Sourcebereich 22, welcher mit einer Metallisierung verbunden ist. Der Metallkontakt 38 ist derart geformt, dass er sowohl den n+ Bereich 22 als auch das p Bodygebiet im dotierten Bereich des Grabenbodens 23 kontaktiert. Dies kann im Herstellungsprozess durch verschieden stark verkippte Implantierungen des p-Bodys und des n+-Kontaktloch-Implants erreicht werden. Der direkte Kontakt zwischen Source-Metall und p-Body ist wichtig, um die Basis des parasitären npn-Transistors kurzzuschließen.This is followed by the active channel area 20 with overlying gate electrode in "line" 4. In this area, the fin is p-doped, resulting in a body region. The surface of the fin can be inverted by applying a gate voltage and used as a channel. The p-channel region abuts along the fin 14 again to an n + source region 22 , which is connected to a metallization. The metal contact 38 is shaped to be both the n + region 22 as well as the p body region in the doped region of the trench bottom 23 contacted. This can be achieved in the manufacturing process by differently tilted implants of the p body and the n + contact hole implant. The direct contact between source metal and p-body is important to short the base of the parasitic npn transistor.

Im weiteren Verlauf der Finne 14 folgt die gleiche Konstruktion in gespiegelter Anordnung, also umgekehrter Reihenfolge. Es folgen also ein weiterer Kanalbereich 24 und eine weitere Driftzone 26. Der folgende Drainkontakt kann schon der nächsten „Einheitszelle“ zugeordnet werden.In the further course of the Finn 14 follows the same construction in a mirrored arrangement, ie reverse order. This is followed by another channel area 24 and another drift zone 26 , The following drain contact can already be assigned to the next "unit cell".

Insgesamt ergeben sich hierbei 8 F2-Zellen und eine Kanalweite von (2·3 + 2·1) W = 8 W. Die Weite setzt sich jeweils aus den Seiten und der Oberbeziehungsweise Unterseite der Finne zusammen (2·2 + 2·1)W. Da in der Einheitszelle je zwei Kanalbereiche integriert sind, ergibt sich eine gesamte Kanalweite von 16W. Bezogen auf ein F2 ergibt sich also eine Kanalweite beziehungsweise -dichte von 2W/F2. Bei aus dem Stand der Technik bekannten PowerMOSFET-Trench-Technologien mit gleichem Pitch F lassen sich konstruktionsbedingt nur 1W/F2 integrieren.Overall, this results in 8 F 2 cells and a channel width of (2 x 3 + 2 x 1) W = 8 W. The width is in each case composed of the sides and the Oberbeziehungsweise bottom of the fin (2 · 2 + 2 · 1 ) W. Since two channel areas are integrated in the unit cell, this results in a total channel width of 16W. With reference to an F 2, this results in a channel width or density of 2W / F 2 . With PowerMOSFET trench technologies of the same pitch F known from the prior art, only 1W / F 2 can be integrated by design.

Das Bauteil funktioniert wie ein DMOS-Transistor. Die Driftzone dient zur Aufnahme der Sperrspannung, der Kanalbereich zum Schalten der Leistung und der Body-Kontakt dient zur Unterdrückung des parasitären Bipolartransistors.The device works like a DMOS transistor. The drift zone serves to receive the blocking voltage, the channel region for switching the power and the body contact serves to suppress the parasitic bipolar transistor.

Die 5, 6 und 7 entsprechen in ihrer Darstellung den 1, 2 und 3, zeigen aber ein zweites Ausführungsbeispiel. Das Halbleitersubstrat 12 ist hier ein hochdotiertes n++-Siliziumsubstrat, auf dem eine n-Epitaxieschicht 40 aufgewachsen ist. Weiterhin wird nicht wie im ersten Beispiel neben dem Source-Kontaktbereich 38 auch der Drain-Kontaktbereich 36 von oben durch eine Metallisierung kontaktiert, sondern der Drain-Kontaktbereich 36 wird bis zur Substratrückseite geführt und kann dort elektrisch abgegriffen werden. Der Metallkontakt für den Source-Kontaktbereich ist flächig ausgeführt und wird von den weiteren Strukturen durch eine zusätzliche isolierende Schicht 44 getrennt.The 5 . 6 and 7 correspond in their presentation the 1 . 2 and 3 but show a second embodiment. The semiconductor substrate 12 Here is a highly doped n ++ silicon substrate, on which an n-epitaxial layer 40 grew up. Furthermore, not as in the first example next to the source contact area 38 also the drain contact area 36 contacted from above by a metallization, but the drain contact area 36 is led to the substrate back and can be tapped there electrically. The metal contact for the source contact region is flat and is replaced by the further structures by an additional insulating layer 44 separated.

8 zeigt eine Draufsicht beziehungsweise einen Horizontalschnitt durch einen zum Stand der Technik gehörenden PowerMOSFET. 9 zeigt analog zu 2 einen erfindungsgemäßen PowerMOSFET. 8th shows a plan view and a horizontal section through a belonging to the prior art PowerMOSFET. 9 shows analogously to 2 a PowerMOSFET according to the invention.

10 zeigt ein Diagramm, in dem der Widerstand im eingeschalteten Zustand Ron eines aus dem Stand der Technik bekannten PowerMOSFETs (links) mit dem Widerstand zweier Ausführungsbeispiele der vorliegenden Erfindung verglichen wird (Mitte und rechts). Der mittlere Wert, der eine Reduzierung des Widerstands um 49% zeigt, gehört dabei zur Ausführungsform mit separater Feldplatte. Der rechte Wert, der eine Reduzierung des Widerstands verglichen mit dem Stand der Technik um 43% zeigt, gehört zu einer Ausführungsform ohne separate Feldplatte. 10 11 shows a diagram in which the resistance in the switched-on state R on of a PowerMOSFET (left) known from the prior art is compared with the resistance of two exemplary embodiments of the present invention (Middle and right). The average value, which shows a reduction of the resistance by 49%, is part of the embodiment with a separate field plate. The right value, which shows a reduction in resistance of 43% compared with the prior art, belongs to an embodiment without a separate field plate.

11 zeigt die verschiedenen Beiträge zum gesamten Widerstand Ron für den PowerMOSFET gemäß Stand der Technik (linke Balken), der Ausführungsform mit Feldplatte (mittlere Balken) und der Ausführungsform ohne Feldplatte (rechte Balken). Der Gesamtwiderstand (f) setzt sich jeweils aus dem Kanalwiderstand (a), dem Widerstand der Driftzone (b), dem Widerstand des Bufferlayers (c), dem Substratwiderstand (d) sowie dem Widerstand der Metallkontaktierungen (e) zusammen. Auffällig sind der im Vergleich zum Stand der Technik deutlich reduzierte Kanalwiderstand sowie der fehlende Widerstand des Bufferlayers. 11 shows the various contributions to the total resistance R on for the PowerMOSFET according to the prior art (left bar), the embodiment with field plate (middle bar) and the embodiment without field plate (right bar). The total resistance (f) consists in each case of the channel resistance (a), the resistance of the drift zone (b), the resistance of the buffer layer (c), the substrate resistance (d) and the resistance of the metal contacts (e). Striking are the compared to the prior art significantly reduced channel resistance and the lack of resistance of the buffer layer.

In den 12 bis 29 wird ein erstes Ausführungsbeispiel des erfindungsgemäßen Verfahrens beschrieben.In the 12 to 29 a first embodiment of the method according to the invention will be described.

12 zeigt zwei mögliche Substrate als Ausgangspunkt (Schritt 1000). In der Figur links ist ein Standard n-- dotiertes Substrat 12 gezeigt in welches als Schritt 1010 eine flächige, beispielsweise ca. 1,3 µm tiefe n-Dotierung eingebracht wird. Alternativ kann ein hochdotiertes n++ Grundsubstrat 13 mit einer aufgewachsenen n-- dotierten Epitaxieschicht 15 verwendet werden. Sowohl die Substrate 12, 13 als auch die Epitaxieschicht 15 bestehen aus Silizium, andere Halbleitermaterialien sind aber natürlich ebenso möglich. 12 shows two possible substrates as starting point (step 1000 ). In the figure on the left is a standard n-doped substrate 12 shown in which as a step 1010 a planar, for example about 1.3 microns deep n-type doping is introduced. Alternatively, a highly doped n ++ base substrate 13 with a grown n-doped epitaxial layer 15 be used. Both the substrates 12 . 13 as well as the epitaxial layer 15 are made of silicon, but of course other semiconductor materials are also possible.

13 zeigt, wie in das Substrat als Schritt 1020 mittels Trockenätzung Gräben 15 geätzt werden, sodass Finnen 14 stehen bleiben. Ein möglicher Pitch, also die Breite einer kompletten Struktur aus Finne und Graben, ist beispielsweise 1 µm. Ein mögliches Aspektverhältnis von Höhe zu Breite der Finnen ist zum Beispiel 3:1. Je geringer der Pitch und je höher das Aspektverhältnis, desto effektiver wird das Bauelement bei gleicher Grundfläche, da beide Parameter die Kanalweite beeinflussen. Mit den beispielhaft angegebenen Werten ergibt sich eine Tiefe der Gräben von 1,5 µm, sodass die Gräben tiefer reichen als die im vorigen Schritt eingebrachte n-Dotierung. 13 shows how in the substrate as a step 1020 using dry etching trenches 15 be etched, so Finns 14 stay standing. A possible pitch, ie the width of a complete structure of fin and trench, is for example 1 μm. For example, a possible aspect ratio of height to width of the fins is 3: 1. The lower the pitch and the higher the aspect ratio, the more effective the component will be given the same footprint, since both parameters influence the channel width. The values given by way of example result in a depth of the trenches of 1.5 μm, so that the trenches extend deeper than the n-doping introduced in the previous step.

14 zeigt, wie in Schritt 1030 eine Oxidschicht 31 auf der gesamten Oberfläche des Substrats erzeugt wird. Dies kann beispielsweise durch thermische Oxidation geschehen. Die Oxidschicht 31 wird als Feldoxid genutzt. Optional kann sie gleichzeitig zur Verrundung der Kanten der Gräben beziehungsweise der Finnen 14 dienen. Hierdurch können Feldspitzen reduziert werden. Die Dicke der Oxidschicht 31 ist abhängig von der maximalen Sperrspannung des Bauteils und beträgt beispielsweise 100 nm. 14 shows as in step 1030 an oxide layer 31 is generated on the entire surface of the substrate. This can be done for example by thermal oxidation. The oxide layer 31 is used as field oxide. Optionally, it can simultaneously round off the edges of the trenches or fins 14 serve. As a result, field peaks can be reduced. The thickness of the oxide layer 31 is dependent on the maximum reverse voltage of the component and is for example 100 nm.

In 15 ist gezeigt, wie in Schritt 1040 eine Schicht von Polysilizium zur Bildung der Feldplatten 30 abgeschieden wird. Die Schicht kann eine Dicke von zum Beispiel 2 µm aufweisen. Bei dem Polysilizium kann es sich um ein hoch n+ dotiertes Polysilizium handeln. Die Gräben werden konform gefüllt.In 15 is shown as in step 1040 a layer of polysilicon to form the field plates 30 is deposited. The layer may have a thickness of, for example, 2 μm. The polysilicon may be a highly n + doped polysilicon. The trenches are filled compliantly.

16 zeigt, wie in Schritt 1050 die Polysiliziumschicht aus Schritt 1040 strukturiert wird. Dies geschieht beispielsweise durch eine HF Nass-Ätzung oder eine Trockenätzung mit einer Lackmaske. Gleichzeitig mit der Polysiliziumschicht 30 aus Schritt 1040 wird auch das Feldoxid 31 aus Schritt 1030 deckungsgleich entfernt. 16 shows as in step 1050 the polysilicon layer of step 1040 is structured. This is done for example by an HF wet etching or a dry etching with a resist mask. Simultaneously with the polysilicon layer 30 from step 1040 is also the field oxide 31 from step 1030 congruent removed.

In 17 ist Schritt 1060 dargestellt, in dem eine Dotierung in die offen liegenden Finnen 14 eingebracht wird. Die Dotierung kann beispielsweise aus Borionen bestehen, die als gewinkelte p-Ionen-Implants eingebracht werden. Die Poylsiliziumschicht 30 aus Schritt 1040, die später als Feldplatte verwendet wird, dient hierbei als Maske. Neben den Seitenwänden der Finnen 14 werden auch die Grabenböden dotiert. Die Implants können eine relativ geringe Eindringtiefe aufweisen, da es ausreicht, wenn lediglich die Oberfläche dotiert wird. Notwendig ist es allerdings, für eine spätere Kontaktierung des Sourcebereichs auch den Grabenboden zu dotieren. Falls der Grabenboden nicht mit den gewinkelten Implants erreicht werden kann, was beispielsweise bei einem hohen Aspektverhältnis, also schmalen, aber hohen Gräben passieren kann, können die Böden auch senkrecht von oben dotiert werden.In 17 is step 1060 represented in which a doping in the exposed fins 14 is introduced. The doping may for example consist of boron ions, which are introduced as angled p-ion implants. The polysilicon layer 30 from step 1040 , which is later used as a field plate, serves as a mask. Next to the side walls of the Finns 14 The trench bottoms are also doped. The implants can have a relatively small penetration depth, since it is sufficient if only the surface is doped. However, it is necessary to dope for a later contacting of the source region and the trench bottom. If the trench bottom can not be reached with the angled implants, which can happen, for example, with a high aspect ratio, ie narrow but high trenches, the bottoms can also be doped vertically from above.

18 zeigt Schritt 1070, in dem eine weitere Oxidschicht als Gateoxid 33 gebildet wird. Dies kann mittels Diffusion oder einer Ofentechnik erfolgen. Auf dem Feldplattenpolysilizium 30 wächst dabei eine dickere Oxidschicht auf, die als Interpolydielektrikum (PolOx) dient und eine elektrische Isolation zu einem später abgeschiedenen Polysilizium, welches als Gateelektrode dienen wird, bildet. Bei thermischer Oxidation dient das thermische Budget des Gateoxids 33 zugleich zur Aktivierung des in Schritt 1060 eingebrachten Body-Implants. Die Schritte 1070 und 1060 können auch vertauscht werden, um eine zu starke laterale Ausdiffusion der Implantierungen entlang der Finnen 14 zu verhindern. 18 shows step 1070 in which another oxide layer is used as the gate oxide 33 is formed. This can be done by diffusion or an oven technique. On the field plate polysilicon 30 In this case, a thicker oxide layer grows, which serves as an interpolar dielectric (PolOx) and forms an electrical insulation to a later deposited polysilicon, which will serve as a gate electrode. During thermal oxidation, the thermal budget of the gate oxide serves 33 at the same time to activate the in step 1060 introduced body implants. The steps 1070 and 1060 can also be reversed to prevent excessive lateral outdiffusion of the implants along the fins 14 to prevent.

19 zeigt Schritt 1080, in dem eine weitere leitfähige Polysiliziumschicht 32, beispielsweise n+ Polysilizium, ganzflächig abgeschieden wird. Der Schritt 1080 entspricht somit im Wesentlichen einer Wiederholung des Schritts 1040. 19 shows step 1080 in which a further conductive polysilicon layer 32 , For example, n + polysilicon, over the entire surface is deposited. The step 1080 thus essentially corresponds to a repetition of the step 1040 ,

20 zeigt Schritt 1090, in dem das in Schritt 1080 abgeschiedene Polysilizium 32 im Bereich, in dem später die Metallisierung zur elektrischen Kontaktierung von Source und Drain in Form von Kontaktlöchern angelegt wird, geöffnet wird. Die bereits aufgrund der vorigen Schritte im Polysilizium 32 vorhandenen Stufen dienen hier zur Ausrichtung beim Öffnungsprozess, sodass es sich um einen selbstorganisierenden Prozess handelt. 20 shows step 1090 in which the step in 1080 deposited polysilicon 32 in the area in which the metallization is later applied for the electrical contacting of source and drain in the form of contact holes. The already due to the previous steps in polysilicon 32 Existing stages are used here to align the opening process, so it is a self-organizing process.

21 zeigt, wie als Schritt 1100 die nun wieder offen liegenden Finnen erneut analog zu Schritt 1060 dotiert werden. Die Dotierungs-Ionen sind dabei als Pfeile angedeutet. Nun wird jedoch eine entgegengesetzte Dotierung verwendet, hier also beispielsweise Phosphor als n+ Dotierung. Dabei wird im Allgemeinen ein stumpferer Implantationswinkel gewählt als in Schritt 1060, um den Grabenboden nicht zu dotieren, sodass dieser p-dotiert bleibt. 21 shows as a step 1100 the now open Finns again analogous to step 1060 be doped. The doping ions are indicated as arrows. Now, however, an opposite doping is used, in this case, for example, phosphorus as n + doping. In general, a duller implantation angle is chosen than in step 1060 so as not to dope the trench bottom so that it remains p-doped.

In 22 ist dargestellt, wie in Schritt 1110 die Struktur mittels einer ganzflächigen Abscheidung eines Oxids 34, beispielsweise TEOS, gekapselt wird. Optional kann zusätzlich auch BPSG aufgebracht werden.In 22 is shown as in step 1110 the structure by means of a whole-area deposition of an oxide 34 , for example TEOS, is encapsulated. Optionally, BPSG can also be applied.

23 zeigt, wie als Schritt 1115 das Oxid beziehungsweise TEOS 34 an den Kontaktlöchern bis zum Grabenboden geöffnet wird. Alternativ kann in zwei Schritten einmal ein flaches Kontaktloch und anschließend ein tiefes Kontaktloch bis zum hochdotierten Substrat geätzt werden. 23 shows as a step 1115 the oxide or TEOS 34 is opened at the contact holes to the bottom of the trench. Alternatively, a flat contact hole and then a deep contact hole can be etched once in two steps up to the highly doped substrate.

24 zeigt das Abscheiden einer Barriere 46, beispielsweise aus Ti, TiN oder W, als Schritt 1120. Anschließend wird, wie in 25 gezeigt, als Schritt 1130 im Source-Metallisierungsbereich 25 und im Drain-Metallisierungsbereich 17 eine Metallisierung abgeschieden. Die Metallisierung kann zum Beispiel aus AlCu, also einer Aluminium-Kupfer-Legierung, bestehen und ist ebenfalls in 3 dargestellt. Falls als Substrat das hochdotierte n++ Grundsubstrat mit Epitaxieschicht verwendet wurde, so werden alternativ wie in 27 gezeigt in Schritt 1130a zunächst die Kontaktlöcher gefüllt und zurückgeätzt oder mittels CMP (chemisch-mechanisches Polieren) zurückgezogen. Anschließend wird wie in 28 gezeigt in Schritt 1140 ein weiteres Oxid, beispielsweise TEOS, abgeschieden, strukturiert und an der Oberfläche metallisiert. 24 shows the deposition of a barrier 46 For example, Ti, TiN or W, as a step 1120 , Subsequently, as in 25 shown as a step 1130 in the source metallization region 25 and in the drain metallization region 17 deposited a metallization. The metallization can consist of AlCu, ie an aluminum-copper alloy, and is also in 3 shown. If the highly doped n ++ base substrate with epitaxial layer was used as the substrate, then as in 27 shown in step 1130a first filled the contact holes and etched back or retracted by CMP (chemical-mechanical polishing). Subsequently, as in 28 shown in step 1140 another oxide, such as TEOS, deposited, patterned and metallized at the surface.

In Schritt 1140 wird die Struktur abschließend passiviert, beispielsweise mit Nitrid oder Polyimid.In step 1140 the structure is finally passivated, for example with nitride or polyimide.

26 zeigt eine Draufsicht auf ein Halbleiterbauelement 10. Zu erkennen sind zwei von dem Drainkontakt 36 und dem Sourcekontakt 38 gebildete kammartige Strukturen, die ineinandergreifen. Auf diese Weise kann eine effiziente Kontaktierung der MOS-Strukturen erfolgen. 26 shows a plan view of a semiconductor device 10 , To recognize are two of the drain contact 36 and the source contact 38 formed comb-like structures that interlock. In this way, an efficient contacting of the MOS structures can take place.

In den 29 bis 39 wird ein zweites Ausführungsbeispiel des erfindungsgemäßen Verfahrens beschrieben. Dieses Ausführungsbeispiel zeichnet sich dadurch aus, dass das Gatepolysilizium gleichzeitig mit dem Feldplattenpolysilizium abgeschieden wird. Die gemäß diesem Ausführungsbeispiel hergestellten Bauelemente eignen sich insbesondere für langsam schaltende Anwendungen, da sie zwar einen niedrigen On-Widerstand, aber eine erhöhte Millerkapazität Cgd aufweisen.In the 29 to 39 a second embodiment of the method according to the invention will be described. This embodiment is characterized in that the gate polysilicon is deposited simultaneously with the field plate polysilicon. The devices produced according to this embodiment are particularly suitable for slow switching applications, since they have a low on-resistance, but an increased Millerkapazität C gd .

Die 29 bis 31 zeigen die zu den Schritten 1000, 1010 und 1020 identischen Schritte 2000, 2010 und 2020. Als Substrat kann ein undotiertes oder schwach vordotiertes Substrat 12 verwendet werden, beispielsweise Silizium.The 29 to 31 show them to the steps 1000 . 1010 and 1020 identical steps 2000 . 2010 and 2020 , As a substrate may be an undoped or weakly predoped substrate 12 used, for example silicon.

32 zeigt Schritt 2030, in dem das in Schritt 2020 hergestellte Feldoxid 31 selektiv mittels einer Lackmaske durch einen Ätzprozess entfernt wird. Die Lackmaske wird nach dem Ätzprozess dazu weiterverwendet, um den für die in Schritt 2040 vorgenommene Dotierung mittels gewinkelter Ionen-Implanation zugänglichen Bereich der Finnen zu bestimmen. Gleichzeitig wird auch der Grabenboden dotiert. Im gezeigten Fall eines nFETs wird hier eine Dotierung beispielsweise mit Borionen vorgenommen. 32 shows step 2030 in which the step in 2020 produced field oxide 31 selectively removed by means of a resist mask by an etching process. The resist mask is further used after the etching process to that for in step 2040 determined doping by means of angled ion implantation accessible area of the fins to determine. At the same time, the trench bottom is also doped. In the case of an nFET shown here, a doping is carried out here, for example with boron ions.

33 zeigt die Ausformung des Gateoxids 33 in Schritt 2050. Dieser Schritt ist mit Schritt 1070 aus der ersten Ausführungsform identisch. Auch hier ist es möglich, die zeitliche Reihenfolge der Schritte 2040 und 2050 zu vertauschen. 33 shows the shape of the gate oxide 33 in step 2050 , This step is with step 1070 identical from the first embodiment. Again, it is possible to see the chronological order of the steps 2040 and 2050 to swap.

34 zeigt den Schritt 2060, in dem analog zum Schritt 1080 eine Schicht Polysilizium 32 als Gatematerial abgeschieden wird. 34 shows the step 2060 in which analogous to the step 1080 a layer of polysilicon 32 as gate material is deposited.

35 zeigt den Schritt 2070, in dem analog zu Schritt 1090 das Abscheiden eines weiteren Oxids 34, beispielsweise TEOS, erfolgt. 35 shows the step 2070 in the same way as step 1090 the deposition of another oxide 34 , for example TEOS, takes place.

In 36 ist dargestellt, wie die Finnen in Schritt 2080 mittels einer Fototechnik und eines Ätzprozesses freigelegt werden.In 36 is shown as the Finns in step 2080 be exposed by means of a photographic technique and an etching process.

Anschließend wird in Schritt 2090 das n++ Kontaktimplantat eingebracht. Auch hier wird analog zu Schritt 1100 der Grabenboden nicht von den Ionen erreicht, sodass dieser p-dotiert bleibt.Subsequently, in step 2090 introduced the n ++ contact implant. Again, it is analogous to step 1100 the trench bottom is not reached by the ions, so that it remains p-doped.

Die in den 37 und 38 gezeigten Schritte 2100, 2110 und 2120 sind mit den Schritten 1110, 1120 und 1130 des ersten Ausführungsbeispiels identisch. Die letzte Oxidschicht wird allerdings in einem Spacerverfahren mittels anisotroper Ätzung erzeugt.The in the 37 and 38 shown steps 2100 . 2110 and 2120 are with the steps 1110 . 1120 and 1130 identical to the first embodiment. However, the last oxide layer is produced in a spacer method by means of anisotropic etching.

39 zeigt einen Schnitt als Übersicht für ein fertiges Halbleiterbauelement 10, das nach der zweiten Ausführungsform des erfindungsgemäßen Verfahrens mit gemeinsamem Gate-/Feldplattenpoly hergestellt wurde. 39 shows a section as an overview of a finished semiconductor device 10 manufactured according to the second embodiment of the method according to the invention with common gate / Feldplattenpoly.

Das offenbarte Verfahren ist ein planarer Prozess, der ohne Rückschleifen auskommt. Er eignet sich daher zur Integration von Logikschaltungen, beispielsweise einem Gate-Treiber, auf dem PowerMOS. Ebenso lässt sich das Bauelement mit geringem Aufwand, beispielsweise mittels eines doppelten Polysiliziums, in einen CMOS- beziehungsweise BCDProzess, also in einen Complementary metal-oxide-semiconductor-Prozess oder einen Bipolar-CMOS-DMOS-Prozess, integrieren.The disclosed method is a planar process that does without loopback. It is therefore suitable for the integration of logic circuits, such as a gate driver, on the PowerMOS. Likewise, the component can be integrated with little effort, for example by means of a double polysilicon, into a CMOS or BCD process, ie into a complementary metal-oxide-semiconductor process or a bipolar CMOS-DMOS process.

Dadurch, dass bei der Verfahrensvariante mit Standardsubstrat die Rückseite des Wafers nicht kontaktiert wird, lässt sich der Halbleiter, der beispielsweise durch ein Rückseiten-Oxid elektrisch isoliert sein kann, thermisch direkt mit der Rückseite an eine Wärmesenke ankoppeln. Durch die Verwendung des Standardsubstrats ist das offenbarte Verfahren auch kostengünstig, da auf hochdotierte Spezialsubstrate sowie auf das Aufwachsen einer dicken Epitaxie-Schicht verzichtet werden kann. Darüber hinaus lässt sich erfindungsgemäß die Anzahl der benötigten Fotoschritte auf sieben reduzieren, wohingegen im Stand der Technik typischerweise neun Fotoschritte benötigt werden.Because the back side of the wafer is not contacted in the method variant with standard substrate, the semiconductor, which can be electrically insulated, for example, by a backside oxide, can be thermally coupled directly to the back side of a heat sink. By using the standard substrate, the disclosed method is also cost-effective, because highly doped special substrates and the growth of a thick epitaxial layer can be dispensed with. Moreover, according to the invention, the number of photo steps required can be reduced to seven, whereas in the prior art typically nine photographic steps are required.

40 zeigt rudimentär das Ausführungsbeispiel mit vollständig elektrisch isolierter Finne. Die Finne 14 ist vom Substrat vollständig durch eine Oxidschicht getrennt. 40 shows rudimentary the embodiment with completely electrically isolated fin. The Finn 14 is completely separated from the substrate by an oxide layer.

Mit dem offenbarten Halbleiterbauelement lässt sich mit einer Reihe auch sehr einfach eine Zweier-MOSFET-Kette realisieren, bei welcher jeweils der Source-Anschluss miteinander verbunden ist. Dadurch wird erreicht, dass die jeweiligen Body-Dioden antiseriell verschaltet sind. Nach außen hat das Bauelement also im Verpolfall keine leitfähige Diode und kann folglich als Verpolschutz eingesetzt werden, ohne mehrere Chips und Verdrahtung verwenden zu müssen. In 41 ist eine entsprechende Schaltung skizziert.With the disclosed semiconductor device, a series can also be used to very simply implement a two-MOSFET chain in which the source connection is connected to one another in each case. This ensures that the respective body diodes are connected antiserially. To the outside, therefore, the component has no conductive diode in the coil and can consequently be used as polarity reversal protection without having to use several chips and wiring. In 41 a corresponding circuit is sketched.

In den 42 bis 49 ist ein alternatives Verfahren zum Herstellen eines erfindungsgemäßen Halbleiterbauelements 10 dargestellt. Es zeichnet sich durch die Ausbildung einer metallischen Feldplattenstruktur aus.In the 42 to 49 is an alternative method for producing a semiconductor device according to the invention 10 shown. It is characterized by the formation of a metallic field plate structure.

In 42 ist ein n- dotiertes Standardsubstrat 12 gezeigt, in das in Schritt 3000 mittels tiefem Implant eine p- Dotierung, die später als Bodydotierung 50 dient, eingebracht wird. In Schritt 3010 werden im Substrat mittels Trockenätzung Gräben beziehungsweise Finnen mit hohem Aspektverhältnis erzeugt.In 42 is an n-doped standard substrate 12 shown in the step 3000 by means of a deep implant a p-doping, later as Bodydotierung 50 serves, is introduced. In step 3010 In the substrate by means of dry etching trenches or fins are produced with a high aspect ratio.

In Schritt 3020 wird ein Oxid als Gateoxid 52 thermisch auf der Oberfläche ausgebildet. Anschließend wird in Schritt 3030 ein Polysilizium abgeschieden und streifenförmig strukturiert. Die Streifen 54 verlaufen im rechten Winkel zu den Finnen. Die Polystreifen 54 definieren den späteren Gatebereich.In step 3020 becomes an oxide as a gate oxide 52 thermally formed on the surface. Subsequently, in step 3030 a polysilicon deposited and structured in strips. The Stripes 54 run at right angles to the fins. The polystyrene stripes 54 define the later gate area.

In Schritt 3030 wird eine Nitrid-Hartmaske 56 abgeschieden und strukturiert. Die durch die Nitrid-Hartmaske 56 geschützten Bereiche definieren später die Source- und Drain-Kontaktbereiche. In 43 ist der Zustand nach dem durchgeführten Schritt 3030 zu sehen. In step 3030 becomes a nitride hardmask 56 isolated and structured. The through the nitride hardmask 56 protected areas later define the source and drain contact areas. In 43 is the state after the performed step 3030 to see.

In Schritt 3040 wird ein weiteres Oxid 58 als Feldoxid abgeschieden oder thermisch erzeugt. Dies geschieht nur an den nicht durch die Nitrid-Hartmaske 56 geschützten Bereichen. Der Zustand nach Schritt 3040 ist in 44 gezeigt.In step 3040 becomes another oxide 58 deposited as field oxide or thermally generated. This only happens to those not through the nitride hardmask 56 protected areas. The state after step 3040 is in 44 shown.

In Schritt 3050 wird die Nitrid-Hartmaske 56 nasschemisch entfernt. Im darauf folgenden Schritt 3060 wird das Polysilizium 54 selektiv bis zur darunter liegenden Oxidschicht geätzt. Durch eine anschließende kurze SiO2-Ätzung wird nun das Gateoxid 52 bereichsweise entfernt. Der Zustand nach Schritt 3060 ist in 35 gezeigt.In step 3050 becomes the nitride hardmask 56 removed wet-chemically. In the following step 3060 becomes the polysilicon 54 selectively etched to the underlying oxide layer. By a subsequent short SiO 2 Etching is now the gate oxide 52 partially removed. The state after step 3060 is in 35 shown.

Die nicht vom Gatepoly 54 abgedeckten Bereiche 55, 57 werden in Schritt 3070 mittels Ionen-Implantation n-dotiert. Durch die dünnen Finnen ist die Dosis relativ hoch. Der Implant dient damit gleichzeitig als n+ Kontakt Implant. Für eine optimale Feldverteilung innerhalb der Finne kann ein flacher Implant 57 und ein tiefer gehender Implant 55 kombiniert werden. Der Zustand nach Schritt 3070 ist in 46 gezeigt.Not from the gatepoly 54 covered areas 55 . 57 be in step 3070 n-doped by ion implantation. Due to the thin fins, the dose is relatively high. The implant thus simultaneously serves as an n + contact implant. For optimal field distribution within the fin, a shallow implant 57 and a deeper implant 55 be combined. The state after step 3070 is in 46 shown.

Anschließend wird in Schritt 3080 zur Ausformung eines Spacers auf der Struktur erneut ein Oxid 60 abgeschieden, beispielsweise TEOS. Das Oxid 60 wird in Schritt 3090 mittels anisotroper Trockenätzung zu Spacern geformt. Der Zustand nach Schritt 3090 ist in 47 gezeigt.Subsequently, in step 3080 to form a spacer on the structure again an oxide 60 deposited, for example TEOS. The oxide 60 will be in step 3090 formed into spacers by anisotropic dry etching. The state after step 3090 is in 47 shown.

In Schritt 3100 wird gegebenenfalls mit Barriere ein Metall ganzflächig abgeschieden und anschließend in Schritt 3110 strukturiert. Durch die Strukturierung werden Sourcebereich 62 und Drainbereich 64 nun getrennt. Anschließend wird in Schritt 3120 die Metallisierung 62, 64 mit Oxid 66 gefüllt und planarisiert. Der Zustand nach Schritt 3120 ist in 48 dargestellt.In step 3100 If necessary, a metal is deposited over the entire surface with barrier and then in step 3110 structured. By structuring become source area 62 and drainage area 64 now separated. Subsequently, in step 3120 the metallization 62 . 64 with oxide 66 filled and planarized. The state after step 3120 is in 48 shown.

In Schritt 3130 wird nun eine zweite Metallschicht 68 abgeschieden, strukturiert und mit IMD verfüllt. Der Zustand nach Schritt 3130 ist in 39 dargestellt.In step 3130 now becomes a second metal layer 68 isolated, structured and with IMD filled. The state after step 3130 is in 39 shown.

Im abschließenden Schritt 3140 wird der Halbleiter 10 mittels einer Nitrid/Polyamid-Schicht 70 passiviert. Das fertige Halbleiterbauelement 10 ist in 40 dargestellt.In the final step 3140 becomes the semiconductor 10 by means of a nitride / polyamide layer 70 passivated. The finished semiconductor device 10 is in 40 shown.

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Zitierte PatentliteraturCited patent literature

  • US 5637898 [0004] US 5637898 [0004]
  • US 5998833 [0004] US 5998833 [0004]

Claims (11)

Verfahren zur Herstellung eines Halbleiterbauelements (10) mit den Schritten: a. Bereitstellen eines Halbleitersubstrats (12) b. Herstellen von zumindest zwei zumindest im Wesentlichen parallelen Gräben (15) mit jeweils einem Grabenboden entlang einer Grabenlängsrichtung L mit einem Abstand P voneinander und einer Tiefe T in dem Halbleitersubstrat (12), sodass zumindest eine aus dem Halbleitersubstrat ragende Finne (14) mit zwei Finnenseitenwänden und einer Finnenoberseite entsteht. c. Herstellen einer ersten Oxidschicht (31) auf der Oberfläche des Halbleitersubstrats (12) d. selektives Entfernen der ersten Oxidschicht (31) in einem ersten Prozessbereich (20, 22, 24) der zumindest einen Finne (14) entlang der Finnenlängsrichtung L e. Einbringen einer Dotierung erster Art in die im ersten Prozessbereich (20, 22, 24) liegenden Finnenseitenwände sowie in die an die Finnenseitenwände angrenzenden Grabenböden f. Herstellen einer zweiten Oxidschicht (33) auf der Oberfläche des Halbleitersubstrats (12) g. Abscheiden eines ersten leitfähigen Materials (32) auf der Oberfläche des Halbleitersubstrats (12) h. Entfernen des ersten leitfähigen Materials (32) in zumindest einem zweiten Prozessbereich (22) der Finne, der ein Teilbereich des ersten Prozessbereichs (20, 22, 24) ist, sowie in einem dritten Prozessbereich (16) der Finne (14), der von dem ersten Prozessbereich (20, 22, 24) verschieden ist i. Einbringen einer Dotierung einer zweiten Art in die Finnenseitenwände im zweiten Prozessbereich (22) und im dritten Prozessbereich (16) j. Herstellen einer dritten Oxidschicht (34) auf der Oberfläche des Halbleitersubstrats und anschließendes Entfernen der dritten Oxidschicht (34) in einem vierten Prozessbereich (25), der ein Teilbereich des zweiten Prozessbereichs (22) ist sowie in einem fünften Prozessbereich (17), der ein Teilbereich des dritten Prozessbereichs (16) ist k. Passivieren der Struktur sowie elektrisches Kontaktieren des zweiten Prozessbereichs (22) und des dritten Prozessbereichs (16).Method for producing a semiconductor component ( 10 ) with the steps: a. Providing a semiconductor substrate ( 12 b. Producing at least two at least substantially parallel trenches ( 15 ) each having a trench bottom along a trench longitudinal direction L with a pitch P from each other and a depth T in the semiconductor substrate ( 12 ), so that at least one fin protruding from the semiconductor substrate ( 14 ) with two fin sidewalls and one fin top. c. Producing a first oxide layer ( 31 ) on the surface of the semiconductor substrate ( 12 d. selective removal of the first oxide layer ( 31 ) in a first process area ( 20 . 22 . 24 ) the at least one fin ( 14 ) along the fin longitudinal direction L e. Introducing a doping of the first type into that in the first process area ( 20 . 22 . 24 ) lying fin side walls and in the adjacent to the fin side walls trench floors f. Producing a second oxide layer ( 33 ) on the surface of the semiconductor substrate ( 12 g. Depositing a first conductive material ( 32 ) on the surface of the semiconductor substrate ( 12 ) H. Removing the first conductive material ( 32 ) in at least a second process area ( 22 ) of the fin, which is a subarea of the first process area ( 20 . 22 . 24 ) and in a third process area ( 16 ) the Finnish man ( 14 ) from the first process area ( 20 . 22 . 24 ) is different i. Introducing a doping of a second type into the fin side walls in the second process area ( 22 ) and in the third process area ( 16 ) j. Producing a third oxide layer ( 34 ) on the surface of the semiconductor substrate and subsequent removal of the third oxide layer ( 34 ) in a fourth process area ( 25 ), which is a subsection of the second process area ( 22 ) and in a fifth process area ( 17 ), which is a subsection of the third process area ( 16 ) is K. Passivation of the structure as well as electrical contacting of the second process area ( 22 ) and the third process area ( 16 ). Verfahren nach Anspruch 1, wobei nach Schritt c) und vor Schritt d) eine zweite Schicht eines leitfähigen Materials (30) auf der Oberfläche des Halbleitersubstrats (12) abgeschieden wird, welche nachfolgend in Schritt d) gemeinsam mit der ersten Oxidschicht (31) in dem ersten Bereich (20, 22, 24) entfernt wird.Method according to claim 1, wherein after step c) and before step d) a second layer of a conductive material ( 30 ) on the surface of the semiconductor substrate ( 12 ) which is subsequently mixed together in step d) with the first oxide layer ( 31 ) in the first area ( 20 . 22 . 24 ) Will get removed. Verfahren nach Anspruch 1 oder 2, wobei in Schritt d) die erste Oxidschicht (31) und gegebenenfalls die zweite Schicht des leitfähigen Materials (30) in dem dritten Prozessbereich (16) entfernt wird und in Schritt e) eine Dotierung erster Art in die im dritten Prozessbereich (16) liegenden Finnenseitenwände sowie in die an diese angrenzenden Grabenböden eingebracht wird.Method according to claim 1 or 2, wherein in step d) the first oxide layer ( 31 ) and optionally the second layer of conductive material ( 30 ) in the third process area ( 16 ) is removed and in step e) a doping of the first type in the third process area ( 16 ) are introduced and in the adjoining trench bottoms. Verfahren nach Anspruch 2 oder 3, wobei in Schritt h) bereits aus Schritt c) und d) vorhandene Stufen in einer Struktur des Halbleiterbauelements (10) verwendet werden, um den Prozessbereich, in dem das erste leitfähige Material (32) entfernt wird, auszuwählen.Method according to claim 2 or 3, wherein in step h) steps already present in step c) and d) exist in a structure of the semiconductor device ( 10 ) can be used to determine the process area in which the first conductive material ( 32 ) is selected. Verfahren nach einem der vorstehenden Ansprüche, wobei in Schritt b) die Gräben (15) hergestellt werden, indem mittels selektiver Epitaxie Finnen (14) ausgeformt werden.Method according to one of the preceding claims, wherein in step b) the trenches ( 15 ) can be produced by using fins (by means of selective epitaxy) 14 ) are formed. Halbleiterbauelement (10) mit einem Halbleitersubstrat (12) und zumindest einer aus dem Halbleitersubstrat (12) herausragenden, sich entlang einer Finnenlängsrichtung L erstreckenden Finne (14) mit zwei Finnenseitenwänden und einer Finnenoberseite, wobei die Finne (14) eine Mehrzahl von entlang der Finnenlängsrichtung L voneinander beabstandet angeordneten ersten Bereichen (16, 22), eine Mehrzahl von entlang der Finnenlängsachse L angeordneten zweiten Bereichen (18, 26) und eine Mehrzahl von entlang der Finnenlängsachse angeordneten dritten Bereichen (20, 24) aufweist, wobei zwischen zwei ersten Bereichen (16, 22) jeweils ein zweiter Bereich (18, 26) und ein dritter Bereich (20, 24) angeordnet sind, und wobei die ersten Bereiche (16, 22) zumindest oberflächennah eine Dotierung einer ersten Art aufweisen, und wobei die zweiten Bereiche (18, 26) zumindest oberflächennah eine Dotierung der ersten Art aufweisen, die schwächer ist als die Dotierung der ersten Bereiche (16, 22), und wobei die dritten Bereiche (20, 24) zumindest oberflächennah eine Dotierung einer zweiten Art, die von der Dotierung der ersten Art verschieden ist, aufweisen, und wobei die ersten Bereiche (16, 22) mit metallischen Kontakten (36, 38) verbunden sind, und wobei die Finne (14) zumindest in den dritten Bereichen (20, 24) derart von einer von der Finne (14) durch eine dünne Schicht eines isolierenden Materials (33) getrennten ersten Schicht eines leitfähigen (32) Materials umschlossen wird, dass die Finnenseitenwände und die Finnenoberseite von dem leitfähigen Material (32) bedeckt sind.Semiconductor device ( 10 ) with a semiconductor substrate ( 12 ) and at least one of the semiconductor substrate ( 12 ) outstanding, extending along a fin longitudinal direction L fin ( 14 ) with two fin sidewalls and a fin top, with the fin ( 14 ) a plurality of along the fin longitudinal direction L spaced from each other arranged first areas ( 16 . 22 ), a plurality of second regions arranged along the longitudinal axis L of the fin ( 18 . 26 ) and a plurality of third regions arranged along the longitudinal axis of the fin ( 20 . 24 ), wherein between two first regions ( 16 . 22 ) a second area ( 18 . 26 ) and a third area ( 20 . 24 ) are arranged, and wherein the first areas ( 16 . 22 ) have at least near the surface a doping of a first type, and wherein the second regions ( 18 . 26 ) at least near the surface have a doping of the first kind which is weaker than the doping of the first regions ( 16 . 22 ), and wherein the third areas ( 20 . 24 ) at least near the surface have a doping of a second type, which is different from the doping of the first type, and wherein the first regions ( 16 . 22 ) with metallic contacts ( 36 . 38 ) and the fin ( 14 ) at least in the third areas ( 20 . 24 ) so from one of the fin ( 14 ) through a thin layer of insulating material ( 33 ) separated first layer of a conductive ( 32 ) Material is enclosed, that the fin side walls and the fin top of the conductive material ( 32 ) are covered. Halbleiterbauelement (10) nach Anspruch 6, wobei die Finne in den zweiten Bereichen (18, 26) derart von einer zweiten Schicht eines leitfähigen Materials (30) umschlossen wird, dass die Finnenseitenwände und die Finnenoberseite von dem leitfähigen Material (30) bedeckt sind, wobei die zweite Schicht des leitfähigen Materials (30) von der Finne (14) durch eine dünne Schicht eines isolierenden Materials (31) getrennt ist. Semiconductor device ( 10 ) according to claim 6, wherein the fin in the second regions ( 18 . 26 ) of a second layer of a conductive material ( 30 ) is enclosed in that the fin side walls and the fin top of the conductive material ( 30 ), wherein the second layer of the conductive material ( 30 ) from the fin ( 14 ) through a thin layer of insulating material ( 31 ) is disconnected. Halbleiterbauelement (10) nach Anspruch 6 oder 7, wobei die an einen ersten Bereich (22) angrenzenden dritten Bereiche (20, 24) elektrisch mit den Kontakten (38) verbunden sind, die elektrisch mit dem angrenzenden ersten Bereich (22) verbunden sind.Semiconductor device ( 10 ) according to claim 6 or 7, wherein said at a first area ( 22 ) adjacent third areas ( 20 . 24 ) electrically with the contacts ( 38 ) electrically connected to the adjacent first region ( 22 ) are connected. Halbleiterbauelement (10) nach einem der Ansprüche 6 bis 8, wobei an jeden ersten Bereich (16, 22) in Finnenlängsrichtung L auf beiden Seiten entweder je ein zweiter Bereich (28, 26) oder je ein dritter Bereich (20, 24) angrenzt.Semiconductor device ( 10 ) according to any one of claims 6 to 8, wherein each first area ( 16 . 22 ) in the longitudinal direction L on either side either a second area ( 28 . 26 ) or a third area ( 20 . 24 ) adjoins. Halbleiterbauelement (10) nach einem der Ansprüche 6 bis 9, wobei das Halbleiterbauelement ein PowerMOSFET ist.Semiconductor device ( 10 ) according to one of claims 6 to 9, wherein the semiconductor device is a PowerMOSFET. Steuergerät für ein Fahrzeug, umfassend zumindest ein Halbleiterbauelement (10) nach einem der vorstehenden Ansprüche.Control device for a vehicle, comprising at least one semiconductor component ( 10 ) according to any one of the preceding claims.
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US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics

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