DE102014226878A1

DE102014226878A1 - Security device for access protection

Info

Publication number: DE102014226878A1
Application number: DE102014226878.8A
Authority: DE
Inventors: Frank Vater; Christian Wittke; Peter Langendörfer; Rainer Barth
Original assignee: IHP GmbH
Current assignee: IHP GmbH
Priority date: 2014-12-19
Filing date: 2014-12-22
Publication date: 2016-06-23
Anticipated expiration: 2034-12-23
Also published as: DE102014226878B4

Abstract

Sicherheitsbauelement, das einen löschbaren und nur einmal beschreibbaren Speicher, (nachfolgend als OTP-Speicher bezeichnet), ein mit dem OTP-Speicher verbundenes Halbleiterlogikbaulement umfassend eine Vergleichslogik, in der ein erster Schlüsselcode hinterlegt ist und die ausgebildet ist, einen in den OTP-Speicher zweiten Schlüsselcode mit dem ersten Schlüsselcode zu vergleichen und ein Vergleichsergebnis-Signal auszugeben und eine Freigabeeinrichtung, die ausgebildet ist, das Vergleichsergebnis-Signal von der Vergleichslogik zu empfangen und im Falle der Übereinstimmung von zweitem Schlüsselcode und erstem Schlüsselcode den Zugriff auf ein elektronisches Bauteil frei zu geben sowie im Falle fehlender Übereinstimmung den Zugriff zu verweigern, aufweist.A security device comprising an erasable write-once memory (hereinafter referred to as OTP memory), a semiconductor logic device connected to the OTP memory, comprising comparison logic in which a first key code is stored and formed in the OTP memory compare second key code with the first key code and output a comparison result signal and a release device, which is adapted to receive the comparison result signal from the comparison logic and, in the case of the match of the second key code and the first key code, free access to an electronic component and deny access in the event of a mismatch.

Description

Die Erfindung betrifft ein Sicherheitsbauelement sowie eine integrierte Schaltung. The invention relates to a safety component and an integrated circuit.

In einer Vielzahl von Anwendungen von integrierten Schaltungen ist es notwendig oder wünschenswert, den Zugriff auf bestimmte elektronische Bauteile zu beschränken. Eine Möglichkeit der Zugriffsbeschränkung ist es, vom Nutzer die Eingabe eines Schlüsselcodes zu verlangen, der einem in der integrierten Schaltung hinterlegten Schlüsselcode entsprechen muss, um eine Freigabe des Zugriffs auf das elektronische Bauelement zu erlauben. In a variety of integrated circuit applications, it is necessary or desirable to restrict access to certain electronic components. One way of restricting access is to require the user to enter a key code that must correspond to a key code stored in the integrated circuit to permit release of access to the electronic component.

Gemäß einem ersten Aspekt der Erfindung wird ein Sicherheitsbauelement vorgeschlagen, umfassend

– einen löschbaren und nur einmal beschreibbaren Speicher, nachfolgend als OTP-Speicher bezeichnet,
– ein mit dem OTP-Speicher verbundenes Halbleiterlogikbaulement umfassend eine Vergleichslogik, in der ein erster Schlüsselcode hinterlegt ist und die ausgebildet ist, einen in den OTP-Speicher zweiten Schlüsselcode mit dem ersten Schlüsselcode zu vergleichen und ein Vergleichsergebnis-Signal auszugeben,
– eine Freigabeeinrichtung, die ausgebildet ist, das Vergleichsergebnis-Signal von der Vergleichslogik zu empfangen und im Falle der Übereinstimmung des zweiten Schlüsselcodes mit dem ersten Schlüsselcode einen Zugriff auf ein elektronisches Bauteil freizugeben sowie im Falle fehlender Übereinstimmung den Zugriff zu verweigern.

According to a first aspect of the invention, a safety component is proposed, comprising

An erasable and write once memory, hereinafter referred to as OTP memory,
A semiconductor logic device connected to the OTP memory, comprising a comparison logic in which a first key code is stored and which is designed to compare a second key code in the OTP memory with the first key code and to output a comparison result signal,
- A release device which is adapted to receive the comparison result signal from the comparison logic and in the case of the match of the second key code with the first key code to release access to an electronic component and to deny access in case of mismatch.

Die vorliegende Erfindung stellt ein Sicherheitsbauelement bereit, das sicherstellt, dass ein Zugriff auf ein besonders zu schützenden Bauteil nur mit einem bestimmten Schlüsselcode möglich ist. Die Erfindung beruht auf der Erkenntnis, dass zum effektiven Schutz eines Bauteils vor Brute-Force-Attacken, das Einbringen und Austesten verschiedener Schlüsselcodes verhindert werden muss. Hierzu wird ein OTP-Speicher verwendet. Da der Schlüsselcode in einen OTP-Speicher gespeichert werden muss, um mit einem ersten hinterlegten Schlüsselcode verglichen werden zu können, kann der Schlüsselcode nur einmalig eingegeben werden. Die Verwendung des OTP-Speichers im Sicherheitsbauelement verhindert somit, dass über den Test verschiedener Schlüsselcodes ein unberechtigter Zugriff stattfinden kann. Ist der OTP-Speicher einmal beschrieben, so kann er nachfolgend nur noch gelöscht werden. Speicherzellen, die im programmierten Zustand einen Wert 0 speichern, können nicht mehr auf den Wert 1 umprogrammiert werden. Lediglich das Programmieren von Speicherzellen mit einer logischen 1 auf 0 ist möglich. Ebenso können Speicherzellen, die im programmierten Zustand den Wert 1 speichern nicht auf den Wert 0 umprogrammiert werden. Hier ist lediglich das Programmieren von 0 auf 1 möglich.The present invention provides a security device that ensures that access to a particular component to be protected is possible only with a particular key code. The invention is based on the recognition that for the effective protection of a component against brute-force attacks, the introduction and debugging of various key codes must be prevented. For this an OTP memory is used. Since the key code must be stored in an OTP memory to be compared with a first stored key code, the key code can be entered only once. The use of the OTP memory in the security component thus prevents the possibility of unauthorized access via the test of different key codes. Once the OTP memory has been written, it can only be deleted subsequently. Memory cells which store a value 0 in the programmed state can no longer be reprogrammed to the value 1. Only the programming of memory cells with a logical 1 to 0 is possible. Similarly, memory cells that store the value 1 in the programmed state can not be reprogrammed to the value 0. Only programming from 0 to 1 is possible here.

Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Sicherheitsbauelementes beschrieben. Die zusätzlichen Merkmale der Ausführungsbeispiele können miteinander kombiniert werden, um weitere Ausführungsbeispiele zu bilden, es sei denn, sie sind ausdrücklich als Alternativen zueinander beschrieben. Hereinafter, embodiments of the security device according to the invention will be described. The additional features of the embodiments may be combined to form further embodiments unless expressly described as alternatives to one another.

In einer bevorzugten Ausführungsform der Erfindung weist die Vergleichslogik einen Schutz gegen optische Inspektion sowie Seitenkanalangriffe auf. In dieser Ausführungsform ist der erste Schlüsselcode im Sicherheitsbauelement nicht von außen auslesbar hinterlegt. Damit ist das Sicherheitsbauelement nicht nur gegen Brute-Forte-Attacken über den OTP-Speicher, sondern auch gegen optische Inspektion und Seitenkanal-Attacken geschützt. Aus dem Stand der Technik sind bereits Maßnahmen zum Schutz gegen optische Inspektion sowie Seitenkanalangriffe bekannt, wie beispielsweise Abschirmungen, Einflussnahmen auf das Signalrauschverhältnis oder die Einführung von Maskierungen. In a preferred embodiment of the invention, the comparison logic has protection against optical inspection as well as side channel attacks. In this embodiment, the first key code is stored in the security device not externally readable. Thus, the security device is not only protected against brute-forte attacks via the OTP memory, but also against optical inspection and side channel attacks. From the state of the art measures for protection against optical inspection and side channel attacks are already known, such as shielding, influencing the signal to noise ratio or the introduction of masking.

In einer bevorzugten Ausführungsform ist die Vergleichslogik eine Vergleichslogik mit einer Vielzahl von Vergleichslogikelementen, bei der

– jedes Vergleichslogikelement entweder ausgebildet ist, ein Eingangssignal auf einen ersten Signalzustand zu testen oder ausgebildet ist, ein Eingangssignal auf einen zweiten zum ersten Signalzustand komplementären Signalzustand zu testen,
– jedes Vergleichslogikelement aus einer für alle Vergleichslogikelemente gleichen Anordnung von Standardzellen aufgebaut ist, die innerhalb des Vergleichslogikelementes über eine Leitbahnstruktur verbunden sind, und wobei
– diejenigen Vergleichslogikelemente, die ausgebildet sind, ein Eingangssignal auf den ersten Signalzustand zu testen, eine Leitbahnstruktur aufweisen und sich von denjenigen Vergleichslogikelementen, die ausgebildet sind, ein Eingangssignal auf den zweiten Signalzustand zu testen, ausschließlich durch räumliche Anordnung mindestens eines Schein-Vias innerhalb der jeweiligen Leitbahnstruktur unterscheiden, wobei das Schein-Via sich von einem Via darin unterscheidet, dass es im Gegensatz zum Via nicht leitfähig ist, indem seine Verfüllung zusätzlich zu einem Via-Metall eine Isolatorschicht aufweist.

In a preferred embodiment, the comparison logic is a comparison logic with a plurality of comparison logic elements, in which

Each comparison logic element is either designed to test an input signal for a first signal state or is designed to test an input signal for a second signal state complementary to the first signal state,
Each comparison logic element is made up of an arrangement of standard cells which is the same for all comparison logic elements and which is connected within the comparison logic element via a track structure, and
- Those comparison logic elements, which are adapted to test an input signal to the first signal state, have a Leitbahnstruktur and of those comparison logic elements, which are adapted to test an input signal to the second signal state, exclusively by the spatial arrangement of at least one dummy vias within the different track structure, wherein the dummy via differs from a via in that it is not conductive in contrast to the via, in that its backfill has an insulator layer in addition to a via metal.

Mit einer derartigen Vergleichslogik ist eine gegen Reverse Engineering geschützte Hinterlegung eines Codes ermöglicht. Der Code ist dabei in der Vergleichslogik hardwaremäßig implementiert und setzt sich dabei aus den von den Vergleichslogikelementen zu testenden ersten und zweiten Signalzuständen zusammen, beispielweise aus Nullen und Einsen. With such a comparison logic a protected against reverse engineering deposit of a code is possible. The code is implemented in the comparison logic in terms of hardware and is based on that of the Comparison logic elements to be tested first and second signal states together, for example, from zeros and ones.

Ein Schein-Via, das neben dem Via-Metall eine Isolatorschicht aufweist, ist im Rahmen eines Reverse Engineering nicht optisch erkennbar. In einer Mikroskopieuntersuchung ergibt sich ein optischer Kontrast zwischen dem Schein-Via und einer ihn seitlich umgebenden Zwischenebenenisolationsschicht, ebenso wie zwischen einem Via und einer Zwischenisolationsschicht, so dass der Schein-Via als Durchkontaktierung und nicht als Isolator identifiziert wird. Insbesondere sind Via und Schein-Via bei einer Mikroskopieuntersuchung in der Draufsicht, wie sie für Reverse Engineering typisch sind, um das Bauteil nicht zu zerstören, nicht zu unterscheiden. Somit unterscheidet sich der Schein-Via in der Mikroskopieuntersuchung nicht von einem gewöhnlichen Via und wird nicht als unterbrochene elektrische Verbindung erkannt. Da sich die einzelnen Vergleichslogikelemente nur durch die räumliche Anordnung des mindestens einen Schein-Vias unterscheiden, sehen alle Vergleichslogikbauelemente in der Mikroskopieuntersuchung gleich aus und der Code ist über Reverse Engineering nicht oder nur mit sehr großem Aufwand rekonstruierbar.A dummy via, which has an insulator layer next to the via metal, is not visually recognizable in the context of a reverse engineering. In a microscopic examination, an optical contrast results between the dummy via and an intermediate-plane insulating layer laterally surrounding it, as well as between a via and an intermediate insulating layer, so that the dummy via is identified as a via and not as an insulator. In particular, the via and the dummy via are indistinguishable in a top view microscopy study, as is typical of reverse engineering so as not to destroy the device. Thus, in microscopic examination, the dummy via does not differ from a common via and is not recognized as an interrupted electrical connection. Since the individual comparison logic elements differ only in terms of the spatial arrangement of the at least one dummy vias, all comparison logic components in the microscopy examination look the same and the code can not be reconstructed via reverse engineering or only with great effort.

Der einzige Unterschied zwischen Vergleichslogikelementen, die auf den ersten Signalzustand testen und solchen, die auf den zweiten Signalzustand testen besteht in der Anordnung von Schein-Via in der Leitbahnstruktur. Der Aufbau der Leitbahnstruktur geschieht in der Regel im sogenannten Back-End-Of-Line (BEOL). Dort kann eine Implementierung der einzelnen Vergleichslogikelemente besonders einfach über Maskentechniken realisiert werden. Somit bietet das erfindungsgemäße Halbleiterlogikbauelement eine besonders einfache Art der Implementierung verschleierter Vergleichslogiken.The only difference between comparison logic elements that test for the first signal state and those that test for the second signal state is the arrangement of dummy via in the interconnect structure. The structure of the interconnect structure is usually done in the so-called back-end-of-line (BEOL). There, an implementation of the individual comparison logic elements can be realized particularly easily via mask techniques. Thus, the semiconductor logic device according to the invention offers a particularly simple way of implementing veiled comparison logics.

Die Schichtdicke der Isolatorschicht im Schein-Via ist grundsätzlich nach unten hin nur dadurch begrenzt, dass die elektrische Isolationswirkung gegeben sein muss. Nach oben hin ist es vorteilhaft, eine typische Auflösungsgrenze von optischen Mikroskopen nicht zu überschreiten. Diese liegt etwa bei 100 nm. Vorteilhaft weist die Isolatorschicht eine Schichtdicke im Bereich von 40 bis 80 nm, vorzugsweise im Bereich von 55 bis 65 nm auf. Schichtdicken in diesem Bereich weisen zum Einen eine ausreichende Isolationswirkung auf und sind also zum Anderen ausreichend dünn, um optisch im Reverse Engineering Prozess nicht erfasst zu werden.The layer thickness of the insulator layer in the dummy via is fundamentally limited to the bottom only in that the electrical insulation effect must be present. Towards the top, it is advantageous not to exceed a typical resolution limit of optical microscopes. This is approximately at 100 nm. Advantageously, the insulator layer has a layer thickness in the range of 40 to 80 nm, preferably in the range of 55 to 65 nm. Layer thicknesses in this area, on the one hand, have a sufficient insulating effect and, on the other hand, are sufficiently thin so as not to be optically detected in the reverse engineering process.

Bevorzugt werden für die Isolatorschicht Materialien eingesetzt, deren Herstellung als dünne Schichten realisierbar ist und die darüber hinaus auch als dünne Schicht ihre Isolationswirkung entfalten. Geeignete Materialien für die Isolatorschicht sind beispielsweise Siliziumnitrid und Siliziumkarbid.For the insulator layer, materials are preferably used whose production can be realized as thin layers and which, moreover, also unfold their insulating effect as a thin layer. Suitable materials for the insulator layer are, for example, silicon nitride and silicon carbide.

In einer Ausführungsform ist die Isolatorschicht eine Diffusionsbarriere für das Via-Metall oder für ein Metall einer Leitbahnebene oder für das Via-Metall und für das Metall der Leitbahnebene. Mit der Funktion der Isolatorschicht als Diffusionsbarriere wird die Langzeitstabilität der Leitbahnstruktur verbessert, da eine Eindiffusion von Metallen in die Isolatorschicht verhindert wird, die zu unerwünschten Überbrückungen der Isolatorschicht führen könnte.In one embodiment, the insulator layer is a diffusion barrier for the via metal or for a metal of a conductor plane or for the via metal and for the metal of the conductor plane. The function of the insulator layer as a diffusion barrier improves the long-term stability of the interconnect structure, as it prevents the diffusion of metals into the insulator layer, which could lead to undesired bridging of the insulator layer.

In einer bevorzugten Ausführungsform weist der mindestens eine Schein-Via eine von der Isolatorschicht verschiedene Diffusionsbarrierenschicht zwischen der Isolatorschicht und dem Via-Metall oder zwischen der Isolatorschicht und dem Metall der Leitbahnebene oder zwischen der Isolatorschicht und dem Via-Metall und zwischen der Isolatorschicht und dem Metall der Leitbahnebene auf, wobei die Diffusionsbarrierenschicht eine Diffusionsbarriere für das Via-Metall oder für das Metall der Leitbahnebene oder für das Via-Metall und für das Metall der Leitbahnebene bildet. Die Diffusionsbarrierenschicht kann eine Diffusionsbarrierenfunktion der Isolatorschicht ergänzen, aber auch als alleiniger Diffusionsschutz wirken. In a preferred embodiment, the at least one dummy via has a diffusion barrier layer different from the insulator layer between the insulator layer and the via metal or between the insulator layer and the metal of the conductor plane or between the insulator layer and the via metal and between the insulator layer and the metal the Leitbahnebene, wherein the diffusion barrier layer forms a diffusion barrier for the via metal or for the metal of the Leitbahnebene or for the via metal and for the metal of the Leitbahnebene. The diffusion barrier layer can complement a diffusion barrier function of the insulator layer, but also act as sole diffusion protection.

Es ist vorteilhaft, wenn die Diffusionsbarrierenschicht Titannitrid, Titan, Wolfram oder Wolframnitrid aufweist. Diese Materialien weisen einerseits eine gute elektrische Leitfähigkeit auf und stellen andererseits Diffusionsbarrieren für gängige Via-Metalle und Leitbahn-Metalle, wie beispielsweise Aluminium, Kupfer, Aluminium-Kupfer dar. In einigen Ausführungsbeispielen wird als Via-Metall Wolfram verwendet. Bevorzugte Ausführungsbeispiele verwenden Siliziumoxid, insbesondere Siliziumdioxid als Material der Zwischenebenen-Isolationsschicht.It is advantageous if the diffusion barrier layer comprises titanium nitride, titanium, tungsten or tungsten nitride. On the one hand, these materials have good electrical conductivity and, on the other hand, represent diffusion barriers for common via metals and interconnect metals, such as, for example, aluminum, copper, aluminum-copper. In some embodiments, tungsten is used as the via-metal. Preferred embodiments use silicon oxide, in particular silicon dioxide as the material of the interlevel insulating layer.

In einer bevorzugten Ausführungsform umfasst jede Leitbahnstruktur

– einen Leitbahnstapel mit einer ersten und einer zweiten Leitbahnebene sowie einer zwischen der ersten und zweiten Leitbahnebene angeordneten Zwischenebenen-Isolationsschicht,
– mindestens ein Via, das sich in einer ersten Ausnehmung der Zwischenebenen-Isolationsschicht von der ersten bis zur zweiten Leitbahnebene durch die Zwischenebenen-Isolationsschicht erstreckt, wobei die erste Ausnehmung zur Bildung des Vias eine erste Verfüllung mit einem Via-Metall aufweist, so dass eine elektrisch leitfähige Verbindung zwischen Leitbahnen der ersten und der zweiten Leitbahnebene durch das Via gegeben ist, und
– mindestens ein Schein-Via, das sich in einer zweiten Ausnehmung der Zwischenebenen-Isolationsschicht von der ersten bis zur zweiten Leitbahnebene durch die Zwischenebenen-Isolationsschicht erstreckt, wobei die zweite Ausnehmung zur Bildung des Schein-Vias eine zweite Verfüllung mit dem Via-Metall- und eine Isolatorschicht enthält, die eine elektrisch leitfähige Verbindung zwischen Leitbahnen der ersten und der zweiten Leitbahnebene durch das Schein-Via verhindert, wobei die Isolatorschicht aus einem zweiten Isolatormaterial gebildet ist, welches sich von einem ersten Isolatormaterial unterscheidet, aus dem die Zwischenebenen-Isolationsschicht gebildet ist.

In a preferred embodiment, each interconnect structure comprises

A conductor track stack having a first and a second conductor track plane and an intermediate plane insulation layer arranged between the first and second track plane,
At least one via extending in a first recess of the interlevel insulating layer from the first to the second Leitbahnebene extends through the interlevel insulating layer, wherein the first recess for forming the vias having a first filling with a via metal, so that an electrically conductive connection between interconnects of the first and the second Leitbahnebene is given by the via, and
At least one dummy via extending in a second recess of the interlevel insulating layer from the first to the second conductor plane through the interlevel insulating layer, wherein the second recess for forming the dummy via has a second infill with the via metal layer. and an insulator layer which prevents an electrically conductive connection between interconnects of the first and second interconnect levels through the dummy via, the insulator layer being formed of a second insulator material different from a first insulator material from which the interlevel insulating layer is formed is.

Als erste und zweite Leitbahnebene, zwischen denen ein Schein-Via angeordnet ist, kommen alle Leitbahnebenen eines Leitbahnstapels in Frage. Da in der Regel mit zunehmender Entfernung einer Leitbahn von der Bauelementschicht einer integrierten Schaltung die Integration zusätzlicher Elemente in den Leitbahnstapel auf Grund größerer Freiheitsgrade in der Fertigung erleichtert wird, werden bevorzugt höhere Leitbahnebenen als die unterste Leitbahnebene eines Leitbahnstapels als erste und zweite Leitbahnebene verwendet.As the first and second Leitbahnebene between which a dummy via is arranged, all Leitbahnebenen a Leitbahnstapels in question. Since generally with increasing distance of a conductive path from the component layer of an integrated circuit, the integration of additional elements in the Leitbahnstapel is facilitated due to greater degrees of freedom in manufacturing, higher Leitbahnebenen are preferably used as the lowest Leitbahnebene a Leitbahnstapels as the first and second Leitbahnebene.

Die Isolatorschicht ist in einer Ausführungsform angrenzend an eine erste Leitbahn der ersten Leitbahnebene oder angrenzend an eine zweite Leitbahn der zweiten Leitbahnebene angeordnet. Aber auch die Anordnung der Isolatorschicht beabstandet von beiden Leitbahnen ist möglich, also auch beispielsweise in der Mitte eines Vias. In einer solchen Ausführungsform ist der Abstand zwischen Isolatorschicht und Leitbahn jeweils mit Via-Metall verfüllt. In one embodiment, the insulator layer is arranged adjacent to a first interconnect of the first interconnect plane or adjacent to a second interconnect of the second interconnect plane. But also the arrangement of the insulator layer spaced from both interconnects is possible, so for example in the middle of a vias. In such an embodiment, the distance between insulator layer and interconnect is filled in each case with via metal.

In weiteren Ausführungsformen weist die erste Leitbahn oder die zweite Leitbahn angrenzend an die Zwischenebenenen-Isolationsschicht eine Leitbahn-Diffusionsbarrierenschicht auf, an die die Isolatorschicht unmittelbar angrenzend angeordnet ist. In diesen Ausführungsformen kann die Leitbahn-Diffusionsbarrierenschicht, die herkömmlich zwischen Leitbahn und Zwischenebenen-Isolationsschicht zur Vermeidung von Diffusion von Metallen aus der Leitbahnebene in die Zwischenebenen-Isolationsschicht eingesetzt wird, an der Stelle der zweiten Ausnehmung gleichzeitig als Diffusionsbarriere zum Schutz der Isolatorschicht dienen. Vorteilhaft weist die Leitbahn-Diffusionsbarrierenschicht Titannitrid, Titan, Wolframnitrid oder Wolfram auf. Geeignet sind die genannten Materialien jeweils allein, aber auch in Mischungen miteinander oder in Schichtstrukturen.In further embodiments, the first interconnect or the second interconnect adjacent the interlevel isolation layer comprises a conductive line diffusion barrier layer to which the insulator layer is immediately adjacent. In these embodiments, the interconnect diffusion barrier layer conventionally inserted between the interconnect and interlevel insulating layer to prevent metal diffusion from the interconnect level into the interlevel insulating layer may simultaneously act as a diffusion barrier to protect the insulator layer at the location of the second recess. Advantageously, the interconnect diffusion barrier layer comprises titanium nitride, titanium, tungsten nitride or tungsten. The materials mentioned are suitable in each case alone, but also in mixtures with one another or in layer structures.

In einer Ausführungsform weist jedes Vergleichslogikelement einen Inverter, und eine AND-Zelle als Standardzellen auf. In einer weiteren Ausführungsform weist jedes Vergleichslogikelement zusätzlich zum Inverter und der AND-Zelle einen Tristate-Buffer auf. Mit diesen Standardzellen lässt sich relativ einfach, ein nicht auslesbarer Code implementieren.In one embodiment, each comparison logic element comprises an inverter, and an AND cell as standard cells. In a further embodiment, each comparison logic element has a tristate buffer in addition to the inverter and the AND cell. With these standard cells, it is relatively easy to implement a non-readable code.

In einer weiteren Ausführungsform weist der OTP-Speicher eine Vielzahl von Speicherelementen auf und das Halbleiterlogikbauelement weist für jedes Speicherelement des OTP-Speicher eine separates Vergleichslogik auf. In a further embodiment, the OTP memory has a multiplicity of memory elements, and the semiconductor logic component has separate comparison logic for each memory element of the OTP memory.

Gemäß einem zweiten Aspekt betrifft die Erfindung eine integrierte Schaltung mit einem elektronischen Bauteil und einem erfindungsgemäßen Sicherheitsbauelement, wobei das Sicherheitsbauelement aufweist: einen nur einmal beschreibbaren programmierbaren Speicher, OTP-Speicher, mit einer Vielzahl von Speicherelementen, eine mit dem OTP-Speicher verbundene Vergleichslogik eines Halbleiterlogikbauelementes, die ausgebildet ist, einen in den OTP-Speicher zweiten Schlüsselcode mit einem ersten Schlüsselcode, der in der Vergleichslogik hinterlegt ist, zu vergleichen und das Vergleichsergebnis-Signal auszugeben und eine Freigabeeinrichtung, die ausgebildet ist, das Vergleichsergebnis-Signal von der Vergleichslogik zu empfangen und im Falle der Übereinstimmung von zweitem Schlüsselcode und ersten Schlüsselcode einen Zugriff auf das elektronische Bauteil freizugeben und im Falle fehlender Übereinstimmung von zweitem Schlüsselcode und ersten Schlüsselcode den Zugriff zu verweigern. According to a second aspect, the invention relates to an integrated circuit comprising an electronic component and a security component according to the invention, wherein the security component comprises: a write-once programmable memory, OTP memory having a multiplicity of memory elements, a comparison logic connected to the OTP memory Semiconductor logic device configured to compare a second key code in the OTP memory with a first key code stored in the comparison logic and output the comparison result signal and a release device configured to apply the comparison result signal from the comparison logic receive and in the case of the match of the second key code and the first key code to release access to the electronic component and deny access in case of mismatch of the second key code and the first key code access.

Die Erfindung betrifft gemäß einem dritten Aspekt ein Verfahren zum Zugriffschutz eines elektronischen Bauteils, umfassend die Schritte:

– Einbringen eines zweiten Schlüsselcodes in einen löschbaren nur einmal beschreibbaren Speicher, also einen OTP-Speicher,
– Vergleichen des zweiten Schlüsselcodes aus dem OTP-Speicher mit einem in einer Vergleichslogik eines Halbleiterlogikbauelementes hinterlegten ersten Schlüsselcode,
– Freigeben eines Zugriffs auf das elektronische Bauteil, falls der zweite Schlüsselcode aus dem OTP-Speicher mit dem ersten Schlüsselcode der Vergleichslogik übereinstimmt,
– Verweigern des Zugriffs auf das elektronische Bauteil, falls der zweite Schlüsselcode aus dem OTP-Speicher mit dem ersten Schlüsselcode der Vergleichslogik nicht übereinstimmt.

According to a third aspect, the invention relates to a method for access protection of an electronic component, comprising the steps:

Introducing a second key code into an erasable write-once memory, ie an OTP memory,
Comparing the second key code from the OTP memory with a first key code stored in a comparison logic of a semiconductor logic component,
Releasing access to the electronic component if the second key code from the OTP memory matches the first key code of the comparison logic,
- Denying access to the electronic component, if the second key code from the OTP memory with the first key code of the comparison logic does not match.

In einer bevorzugten Ausführungsform des Verfahrens wird der erste Schlüsselcode im OTP-Speicher nach einer bestimmten Nutzungszeitspanne überschrieben. Die Nutzungszeitspanne kann dabei als eine feste Zeitspanne vorgegeben sein, nach der generell kein Zugriff mehr auf das Bauteil möglich sein soll. Die Nutzung kann beispielsweise auf eine bestimmte Anzahl von Clocktakten beschränkt sein. Nach dem Aktiveren des Schlüssels ist der Chip dabei beispielsweise für eine Million Clocktakte benutzbar, Nach Ablauf der Million Clocktakte wird der Schlüssel automatisch gelöscht. Eine solche Ausführungsform kann beispielsweise mit einem Zähler, einem nichtflüchtigen Speicher und einer hierzu eingerichteten Steuerlogik implementiert sein. In a preferred embodiment of the method, the first key code in the OTP memory is overwritten after a certain period of use. The period of use can be specified as a fixed period of time after which no access to the component should generally be possible. The usage may be limited to, for example, a certain number of clock cycles. After activating the key, the chip can be used, for example, for one million clock cycles Key deleted automatically. Such an embodiment can be implemented, for example, with a counter, a non-volatile memory and a control logic set up for this purpose.

Alternativ kann die Nutzungszeitspanne aber auch vom Nutzer bestimmt werden, indem dieser das Überschreiben des Schlüsselcodes im OTP-Speicher aktiv auslöst. Alternatively, the usage period can also be determined by the user by actively triggering the overwriting of the key code in the OTP memory.

Die integrierte Schaltung sowie das Verfahren gemäß der Erfindung teilen die Vorteile des Sicherheitsbauelementes gemäß der Erfindung. Weitere Ausführungsbeispiele des erfindungsgemäßen Sicherheitsbauelementes sowie der integrierten Schaltung und des Verfahrens werden nachfolgend anhand der Figuren erläutert.The integrated circuit as well as the method according to the invention share the advantages of the security device according to the invention. Further exemplary embodiments of the safety component according to the invention and of the integrated circuit and of the method will be explained below with reference to the figures.

Es zeigen:Show it:

1 schematisch eine Ausführungsform eines Sicherheitsbauelementes gemäß dem ersten Aspekt der Erfindung, 1 1 schematically shows an embodiment of a safety component according to the first aspect of the invention,

2 schematisch eine Ausführungsform einer integrierten Schaltung gemäß dem zweiten Aspekt der Erfindung, 2 1 schematically shows an embodiment of an integrated circuit according to the second aspect of the invention,

3 schematisch eine Ausführungsform eines Verfahrens gemäß dem dritten Aspekt der Erfindung. 3 schematically an embodiment of a method according to the third aspect of the invention.

4 eine schematische Darstellung von Ausschnitten einer Leitbahnstruktur einer Vergleichslogik mit einem Via (4a) und einem Schein-Vias (4b); 4 3 is a schematic representation of sections of a routing structure of a comparison logic with a via (FIG. 4a ) and a sham vias ( 4b );

5 schematisch eine Ausführungsform eines Halbleiterlogikbauelementes 5 schematically an embodiment of a semiconductor logic device

6 eine schematische Darstellung zweier Vergleichslogikelemente einer Ausführungsform eines Halbleiterlogikbauelementes, 6 a schematic representation of two comparison logic elements of an embodiment of a semiconductor logic device,

7 schematische Wahrheitstabellen zu den in 6 gezeigten Vergleichslogikelementen 7 schematic truth tables to the in 6 shown comparison logic elements

8 Schaltbilder zu Vergleichslogikelementen einer weiteren Ausführungsform eines Halbleiterlogikbauelementes 8th Schematics to Vergleichlogikelementen another embodiment of a semiconductor logic device

1 zeigt schematisch eine Ausführungsform eines Sicherheitsbauelementes 1100 gemäß dem ersten Aspekt der Erfindung. Das Sicherheitsbauelement 1100 weist einen OTP-Speicher 1110 mit einer Vielzahl von Speicherelementen auf. Darüber hinaus weist das Sicherheitsbauelement 1100 eine mit dem OTP-Speicher verbundene Vergleichslogik 1120 auf, die für jedes Speicherelement des OTP-Speichers 1110 ein separates Vergleichsbauelement 1121, 1122, 1123 aufweist. Die Vergleichslogik 1120 ist dabei ausgebildet, einen in den OTP-Speicher 1110 zweiten Schlüsselcode mit einem ersten Schlüsselcode, der in der Vergleichslogik hinterlegt ist, zu vergleichen und das Vergleichsergebnis-Signal auszugeben. Eine Freigabeeinrichtung 1130 empfängt das Vergleichsergebnis-Signal von der Vergleichslogik 1120 und gibt im Falle der Übereinstimmung von zweitem Schlüsselcode und ersten Schlüsselcode den Zugriff auf ein hier nicht dargestelltes elektronisches Bauteil frei und verweigert im Falle fehlender Übereinstimmung den Zugriff auf das elektronische Bauteil. 1 schematically shows an embodiment of a security device 1100 according to the first aspect of the invention. The safety component 1100 has an OTP memory 1110 with a variety of storage elements. In addition, the safety component has 1100 a comparison logic associated with the OTP memory 1120 on that for each storage element of the OTP storage 1110 a separate comparative component 1121 . 1122 . 1123 having. The comparison logic 1120 is trained, one in the OTP memory 1110 second key code with a first key code, which is deposited in the comparison logic to compare and output the comparison result signal. A release device 1130 receives the comparison result signal from the comparison logic 1120 and, in the case of the match of the second key code and the first key code, releases access to an electronic component (not shown here) and denies access to the electronic component in the event of a mismatch.

2 zeigt schematisch eine Ausführungsform einer integrierten Schaltung gemäß dem zweiten Aspekt der Erfindung. Die integrierte Schaltung 1200 weist neben einem in Bezug auf 1 bereits beschriebenen Sicherheitsbauelement ein elektronisches Bauteil 1240 auf. Das Sicherheitsbauelement umfasst einen OTP-Speicher 1210 sowie eine Vergleichslogik 1220, die ausgebildet ist, einen in den OTP-Speicher 1210 zweiten Schlüsselcode mit einem ersten Schlüsselcode, der in der Vergleichslogik hinterlegt ist, zu vergleichen und das Vergleichsergebnis-Signal auszugeben. Die Freigabeeinrichtung 1230 gibt abhängig vom Vergleichsergebnis-Signal den Zugriff auf das Bauteil 1240 frei oder verweigert diesen. Eine Freigabe erfolgt, wenn der zweite Schlüsselcode mit dem ersten Schlüsselcode übereinstimmt. Die Vergleichslogik 1220 weist einen Schutz gegen optische Inspektion sowie Seitenkanalangriffe auf. Dieser Schutz kann über Abschirmung, Änderung des Signalrauschverhältnisses oder die Einführung von Maskierung realisiert sein. 2 schematically shows an embodiment of an integrated circuit according to the second aspect of the invention. The integrated circuit 1200 has one in addition to one 1 already described safety component an electronic component 1240 on. The security device includes an OTP memory 1210 and a comparison logic 1220 that is trained in the OTP memory 1210 second key code with a first key code, which is deposited in the comparison logic to compare and output the comparison result signal. The release device 1230 gives access to the component depending on the comparison result signal 1240 free or denied. A release occurs when the second key code matches the first key code. The comparison logic 1220 has protection against visual inspection and side channel attacks. This protection can be realized by shielding, changing the signal-to-noise ratio or introducing masking.

3 zeigt schematisch eine Ausführungsform eines Verfahrens zum Zugriffsschutz eines elektronischen Bauteils gemäß dem vierten Aspekt der Erfindung. Das Verfahren umfasst dabei die folgenden Schritte: In Schritt S1 wird ein Schlüsselcode in einen nur einmal beschreibbaren programmierbaren Speicher OTP-Speicher eingebracht. Der zweite Schlüsselcode wird in Schritt S2 mit einem in einer Vergleichslogik hinterlegten ersten Schlüsselcode verglichen. In Schritt S3 wird abhängig vom Vergleichsergebnis-Signal über den Zugriff auf das elektronische Bauteil entschieden. Entspricht der im OTP-Speicher zweite Schlüsselcode dem ersten Schlüsselcode der Vergleichslogik, wird der Zugriff auf ein elektronisches Bauteil in Schritt S3a freigegeben, entspricht der im OTP-Speicher zweite Schlüsselcode nicht dem ersten Schlüsselcode der Vergleichslogik, so wird der Zugriff in Schritt 3b verweigert. Optional wird in Schritt S4 nach einer bestimmten Nutzungszeitspanne der zweite Schlüsselcode im OTP-Speicher überschrieben. Die bestimmte Nutzungszeitspanne ist dabei von vornherein vorbestimmt, d. h. dass Bauteile nur für eine bestimmte Zeitspanne zur Verfügung stehen. In einer weiteren Ausführungsform wird das Ende der Nutzungszeitspanne beispielsweise durch den Nutzer ausgelöst. 3 schematically shows an embodiment of a method for access protection of an electronic component according to the fourth aspect of the invention. The method comprises the following steps: In step S1, a key code is inserted in a write-once programmable memory OTP memory. The second key code is compared in step S2 with a stored in a comparison logic first key code. In step S3, the access to the electronic component is decided on the basis of the comparison result signal. If the second key code in the OTP memory corresponds to the first key code of the comparison logic, access to an electronic component is released in step S3a, if the second key code in the OTP memory does not correspond to the first key code of the comparison logic, access in step 3b is denied. Optionally, after a certain period of use, the second key code in the OTP memory is overwritten in step S4. The specific period of use is predetermined from the outset, ie that components are only available for a certain period of time. In a In another embodiment, the end of the usage period is triggered, for example, by the user.

Nachfolgend wird auf die 4a und 4b parallel Bezug genommen und anhand dieser Figuren die Schutzfunktion einer Leitbahnstruktur mit Schein-Via für eine Vergleichslogik erläutert. 4a zeigt schematisch einen ersten Ausschnitt aus einer Leitbahnstruktur 100 einer Vergleichslogik 1120 aus 1 mit einer ersten Leitbahn 110 einer ersten Leitbahnebene 115 sowie einer zweiten Leitbahn 120 einer zweiten Leitbahnebene 125. Die Leitbahnen 110, 120 weisen dabei einen metallischen Kern 111, 121 sowie jeweils zwei Leitbahn-Diffusionsbarrierenschichten 112, 113, 122, 123 auf. Die Leitbahnen 110, 120 sind über ein Via 130 elektrisch miteinander verbunden. Das Via 130 erstreckt sich in einer Ausnehmung 131 einer Zwischenebenen-Isolationsschicht 135, typischerweise SiO₂. Dabei ist die Ausnehmung mit einem Via-Metall 132 verfüllt. 4b zeigt schematisch einen weiteren Ausschnitt der Leitbahnstruktur 100 einer Vergleichslogik mit einem Schein-Via 230, das sich ebenso wie das Via 130 zwischen einer Leitbahn 210 der ersten Leitbahnebene 115 und einer Leitbahn 220 der zweiten Leitbahnebene 125 erstreckt. Das Schein-Via 230 ist in einer zweiten Ausnehmung 231 der Zwischenebenen-Isolationsschicht 135 angeordnet. Das Schein-Via 230 in der zweiten Ausnehmung 231 weist neben einem Via-Metall 232, hier Aluminium-Kupfer, eine Isolatorschicht 240 sowie eine Diffusionsbarrierenschicht 250 für das Via-Metall. Die Isolatorschicht 240 verhindert eine elektrische Verbindung zwischen der ersten Leitbahn 110 und der zweiten Leitbahn 120. Die Leitbahn-Diffusionsbarrienschicht 212 bildet hier eine Diffusionsbarriere für das Metall 211 der Leitbahn 210. Das Schein-Via ist mit Verfahren der optischen Mikroskopie nicht von einem Via 130 unterscheidbar. Im Falle eines Reverse Engineering-Prozesses wird somit eine elektrische Verbindung zwischen der ersten Leitbahn 210 und der zweiten Leitbahn 220 suggeriert, ohne dass eine solche elektrische Verbindung besteht. In der Analyse der Leitbahnstruktur führt dies zu falschen Ergebnissen und somit dazu, dass der eigentliche Aufbau der Leitbahnstruktur nicht reproduziert werden kann. Damit ist auch keine Reproduktion der Vergleichslogik und damit des in ihr hinterlegten ersten Schlüsselcodes möglich und dieser ist gegen Reverse Engineering geschützt. In der gezeigten Ausführungsform hat die Isolatorschicht 240 eine Schichtdicke von 58 nm. Sie besteht in der gezeigten Ausführungsform aus Siliziumnitrid. Das Material der Diffusionsbarrierenschicht 250 sowie der Leitbahn-Diffusionsbarrierenschichten 112, 113, 122, 123 ist vorliegend Titannitrid.Below is on the 4a and 4b referenced parallel and explained with reference to these figures, the protective function of a Leitbahnstruktur with dummy via for a comparison logic. 4a schematically shows a first section of a Leitbahnstruktur 100 a comparison logic 1120 out 1 with a first interconnect 110 a first Leitbahnebene 115 and a second interconnect 120 a second Leitbahnebene 125 , The interconnects 110 . 120 have a metallic core 111 . 121 and in each case two interconnect diffusion barrier layers 112 . 113 . 122 . 123 on. The interconnects 110 . 120 are over a via 130 electrically connected to each other. The Via 130 extends in a recess 131 an interlevel insulating layer 135 , typically SiO ₂ . The recess is with a via metal 132 filled. 4b schematically shows a further section of the interconnect structure 100 a comparison logic with a dummy via 230 as well as the Via 130 between a conductive path 210 the first track level 115 and a conductive path 220 the second Leitbahnebene 125 extends. The fake Via 230 is in a second recess 231 the interplanar insulating layer 135 arranged. The fake Via 230 in the second recess 231 points next to a via metal 232 , here aluminum-copper, an insulator layer 240 and a diffusion barrier layer 250 for the via metal. The insulator layer 240 prevents an electrical connection between the first interconnect 110 and the second interconnect 120 , The interconnect diffusion barrier layer 212 here forms a diffusion barrier for the metal 211 the conductor track 210 , The dummy via is not by optical microscopy from a via 130 distinguishable. In the case of a reverse engineering process thus becomes an electrical connection between the first interconnect 210 and the second interconnect 220 suggests, without such an electrical connection exists. In the analysis of the interconnect structure, this leads to incorrect results and thus to the fact that the actual structure of the interconnect structure can not be reproduced. Thus, no reproduction of the comparison logic and thus of the first key codes stored in it is possible and this is protected against reverse engineering. In the embodiment shown, the insulator layer has 240 a layer thickness of 58 nm. It consists in the embodiment shown of silicon nitride. The material of the diffusion barrier layer 250 and the interconnect diffusion barrier layers 112 . 113 . 122 . 123 is titanium nitride in the present case.

5 zeigt schematisch eine Ausführungsform eines Halbleiterlogikbauelementes 2000, umfassend eine Vergleichslogik 2100 mit einer Vielzahl von Vergleichslogikelementen 2110, 2120, 2190. Jedes Vergleichslogikelement 2110, 2120, 2190 ist entweder ausgebildet, ein Eingangssignal auf einen ersten Signalzustand, im vorliegenden Ausführungsbeispiel den Signalzustand 0, zu testen, oder ausgebildet, ein Eingangssignal auf einen zum ersten Signalzustand komplementären zweiten Signalzustand, im vorliegenden Ausführungsbeispiel den Signalzustand 1, zu testen. Dabei ist jedes Vergleichslogikelement 2110, 2120, 2190 aus einer für alle Vergleichslogikelemente gleichen Anordnung von Standardzellen aufgebaut, die innerhalb des Vergleichslogikelementes 2110, 2120, 2190 über eine Leitbahnstruktur verbunden sind. Diejenigen Vergleichslogikelemente, die ausgebildet sind, ein Eingangssignal auf den Signalzustand 0 zu testen, weisen dabei eine Leitbahnstruktur auf, die sich von derjenigen Leitbahnstruktur der Vergleichslogikelemente, die ausgebildet sind, ein Eingangssignal auf den zweiten Signalzustand 1 zu testen, ausschließlich durch räumliche Anordnung mindestens eines Schein-Vias, wie er beispielsweise in 1b dargestellt ist, innerhalb der Leitbahnstruktur, unterscheiden. Das Schein-Via ist hierbei ein isolierendes Via, dessen Verfüllung zusätzlich zu einem Via-Metall eine Isolatorschicht aufweist und das damit in einer Mikroskopieuntersuchung beispielsweise im Rahmen eines Reverse Engineering nicht von einem gewöhnlichen leitfähigen Via zu unterscheiden ist. Da sich die Vergleichslogikelemente, die ausgebildet sind, auf 0 zu testen, von denjenigen, die ausgebildet sind, auf 1 zu testen, lediglich durch die räumliche Anordnung des mindestens einen Schein-Vias unterscheiden, sind die Vergleichslogikelemente in einer Mikroskopieuntersuchung nicht voneinander zu unterscheiden und damit gegenüber des Engineering geschützt. 5 schematically shows an embodiment of a semiconductor logic device 2000 comprising a comparison logic 2100 with a variety of comparison logic elements 2110 . 2120 . 2190 , Each comparison logic element 2110 . 2120 . 2190 is either designed to test an input signal for a first signal state, in the present exemplary embodiment the signal state 0, or designed to test an input signal for a second signal state complementary to the first signal state, in the present exemplary embodiment the signal state 1. Here, every comparison logic element is 2110 . 2120 . 2190 composed of an arrangement of standard cells which is the same for all comparison logic elements and which is located within the comparison logic element 2110 . 2120 . 2190 are connected via a Leitbahnstruktur. Those comparison logic elements which are designed to test an input signal for the signal state 0, in this case have a Leitbahnstruktur, of that Leitbahnstruktur the comparison logic elements, which are designed to test an input signal to the second signal state 1, exclusively by spatial arrangement of at least one Sham vias, such as those in 1b is shown, within the interconnect structure, different. In this case, the dummy via is an insulating via whose filling has, in addition to a via metal, an insulator layer and therefore can not be distinguished from an ordinary conductive via in a microscopy examination, for example in the context of a reverse engineering. Since the comparison logic elements, which are designed to test for 0, differ from those that are designed to test for 1 only by the spatial arrangement of the at least one dummy vias, the comparison logic elements are indistinguishable in a microscopic examination and thus protected against engineering.

6 zeigt im Vergleich eine schematische Darstellung zwei Vergleichslogikelemente 310, 320 einer Ausführungsform eines Halbleiterlogikbauelementes. Das Vergleichslogikelement 310 ist ausgebildet, ein Eingangssignal 350 auf den Signalzustand 0 zu testen. Das Vergleichslogikelement 410 ist hingegen ausgebildet, ein Eingangssignal 450 auf 1 zu testen. 6 shows in comparison a schematic representation of two comparison logic elements 310 . 320 an embodiment of a semiconductor logic device. The comparison logic element 310 is formed, an input signal 350 to test for signal state 0. The comparison logic element 410 On the other hand, it is designed as an input signal 450 to test for 1.

Die schematisch dargestellten Verbindungen sind in unterschiedlichen Metallisierungsebenen einer Leitbahnstruktur realisiert und umfassen zur Verbindung zwischen unterschiedlichen Metallisierungsebenen Vias. Die verschiedenen Metallisierungsebenen sind in der vorliegenden Darstellung auf eine Ebene projiziert. In der gezeigten Ausführungsform sind die nachfolgend näher beschriebenen Standardzellen unmittelbar aneinander angrenzend dargestellt. In weiteren Ausführungsformen können die Standardzellen aber auch voneinander beabstandet angeordnet sein oder weitere Standardzellen, die nicht zu jeweiligen Vergleichslogikelement gehören zwischen den Standardzellen angeordnet sein.The connections shown schematically are realized in different metallization levels of a track structure and comprise vias for connection between different metallization levels. The various levels of metallization are projected onto a plane in the present presentation. In the embodiment shown, the standard cells described in more detail below are shown directly adjacent to one another. In further embodiments, however, the standard cells may also be arranged at a distance from one another, or further standard cells which do not belong to the respective comparison logic element may be arranged between the standard cells.

Die Anordnung der Standardzellen ist für beide Vergleichslogikelemente 310, 410 gleich und wird nachfolgend zunächst anhand des Vergleichslogikelementes 310 beschrieben. Verbunden meint in diesem Zusammenhang, dass Leitbahnen und Vias zwischen den einzelnen beschriebenen Elementen vorhanden sind, ohne dass eine elektrisch leitfähige Verbindung zwingend ist. Das Vergleichslogikelement 310 weist einen Inverter 311, einen Tristate-Buffer sowie des AND-Gatters 313 als Standardzellen auf. Die Verbindungen 320 von Inverter 311, Tristate-Buffer 312 und AND-Gatter 313 sind teilweise als Vias implementiert. Der Inverter 311 empfängt das Eingangssignal 350 an seinem Eingang 352, des Weiteren ist der Eingang des Eingangssignals 350 mit einem ersten Eingang 351 des AND-Gatter 313 verbunden. Der Ausgang 353 des Inverters ist mit dem Eingang 354 des Tristate-Buffer verbunden. Der Enable-Eingang 355 des Tristate-Buffers 312 ist mit den Potentialzuführungen 331, 332 verbunden. Der Ausgang des Tristate-Buffers 356 wiederum ist ebenfalls mit dem ersten Eingang 351 des AND-Gatters verbunden. Ein Enable-Signal 359 ist mit dem zweiten Eingang 357 des AND-Gatters verbunden. Am Ausgang 358 des AND-Gatters wird das Vergleichsergebnis 360 des Vergleichslogikelementes bereitgestellt. Vorstehendes gilt ebenso für die entsprechenden Standardzellen des Vergleichslogikelementes 410. The arrangement of the standard cells is for both comparison logic elements 310 . 410 the same and will be described below first on the basis of the comparison logic element 310 described. Associated means in this context that interconnects and vias between the individual elements described are present without an electrically conductive connection is mandatory. The comparison logic element 310 has an inverter 311 , a tristate buffer and the AND gate 313 as standard cells. The connections 320 from inverter 311 , Tristate buffer 312 and AND gates 313 are partially implemented as vias. The inverter 311 receives the input signal 350 at his entrance 352 , furthermore, is the input of the input signal 350 with a first entrance 351 of the AND gate 313 connected. The exit 353 of the inverter is with the entrance 354 connected to the tristate buffer. The enable input 355 the tristate buffer 312 is with the potential leads 331 . 332 connected. The output of the tristate buffer 356 turn is also with the first entrance 351 connected to the AND gate. An enable signal 359 is with the second entrance 357 connected to the AND gate. At the exit 358 of the AND gate becomes the comparison result 360 of the comparison logic element. The above also applies to the corresponding standard cells of the comparison logic element 410 ,

Die Unterschiede zwischen den beiden Vergleichslogikelementen 310 und 410 bestehen lediglich in der räumlichen Anordnung von Schein-Vias, die bestimmte der oben erläuterten Verbindungswege isolieren und so zu unterschiedlichen Funktionen der Vergleichslogikelemente führen.The differences between the two comparison logic elements 310 and 410 exist only in the spatial arrangement of dummy vias that isolate certain of the above-explained connection paths and thus lead to different functions of the comparison logic elements.

Das Vergleichslogikelement 310 weist zwei Schein-Vias 341, 342 auf. Das erste Schein-Via 341 isoliert die Verbindung zwischen dem Eingangssignal 350 und dem ersten Eingang 351 des AND-Gatters 313. Das zweite Schein-Via 342 isoliert die Verbindung zwischen dem Tristate-Buffer 312 und der Potentialzuführung VDD 331. The comparison logic element 310 has two sham vias 341 . 342 on. The first dummy Via 341 isolates the connection between the input signal 350 and the first entrance 351 of the AND gate 313 , The second dummy Via 342 isolates the connection between the tristate buffer 312 and the potential supply VDD 331 ,

Das Schein-Via 443 im Vergleichslogikelement 410 isoliert hingegen die Verbindung des Enable-Eingangs 355 des Tristate-Buffers 312 von der Potentialzuführung GND 332. The fake Via 443 in the comparison logic element 410 however, isolates the connection of the enable input 355 the tristate buffer 312 from the potential supply GND 332 ,

Die isolierende Funktion der Schein-Vias 341, 342, 443 ist in den vorliegenden Darstellungen durch Rechtecke symbolisiert, die breiter sind als die dargestellten Via-Verbindungen 320. Dies dient nur der Symbolisierung in der hier gezeigten schematischen Darstellung. In der Realität haben Via-Verbindungen mit Isolationsschicht, also Schein-Via und Via-Verbindungen ohne Isolationsschicht, also normale Via, gleiche Abmessungen und sind in einer Mikroskopieuntersuchung nicht voneinander zu unterscheiden. Die Funktionen der Vergleichslogikelemente 310 und 410 werden im Folgenden anhand der in 4 dargestellten Wahrheitstabellen näher erläutert. The insulating function of the sham vias 341 . 342 . 443 is symbolized in the present representations by rectangles that are wider than the illustrated via connections 320 , This is only for symbolization in the schematic representation shown here. In reality, via connections with an insulation layer, ie dummy via and via connections without an insulation layer, ie normal via, have the same dimensions and can not be distinguished from one another in a microscopy examination. The functions of the comparison logic elements 310 and 410 will be described below in terms of 4 illustrated truth tables explained in more detail.

7 zeigt zwei schematische Wahrheitstabellen zu den in 6 gezeigten Vergleichslogikelementen 310 und 410. Die Wahrheitstabellen 1310 und 1410 zeigen für das jeweilige Vergleichslogikelement 310 beziehungsweise 410 die Signalzustände in den verschiedenen Bestandteilen des Vergleichslogikelementes jeweils für den Fall des korrekten Eingangssignals. 7 shows two schematic truth tables to the in 6 shown comparison logic elements 310 and 410 , The truth tables 1310 and 1410 show for the respective comparison logic element 310 respectively 410 the signal states in the different components of the comparison logic element respectively for the case of the correct input signal.

In Wahrheitstabelle 1310 ergibt sich beim Eingangssignal 350 gleich 0 für die Vergleichslogikelement 310 ergibt sich als Ausgangswert des Inverters 311 eine logische 1. Der Tristate-Buffer 312 ist durch das Schein-Via 341 von der Potentialzuführung VDD 331 isoliert. Damit ergibt sich als Enable-Eingang für den Tristate-Buffer 312 die logische 0 der Potentialzuführung GND 332. Der vom Inverter übermittelte Eingangswert 1 des Tristate-Buffer 312 führt in Verbindung mit dem Enable-Signal 0 des Tristate-Buffers zur Ausgabe einer logischen 1 am Ausgang des Tristate-Buffers 312. Die Verbindung zwischen Eingangssignal 350 und AND-Gatter 313 ist durch den zweiten Schein-Via 342 unterbrochen. Damit lieferte das AND-Gatter 313 aufgrund der Eingänge einer logischen 1 vom Tristate-Buffer 312 sowie einer logischen 1 vom Enable-Signal 359 ebenfalls eine logische 1 und gibt damit an, dass das Eingangssignal 0 korrekt ist. In truth table 1310 results from the input signal 350 equal to 0 for the comparison logic element 310 results as the output value of the inverter 311 a logical 1. The tristate buffer 312 is through the fake Via 341 from the potential supply VDD 331 isolated. This results in an enable input for the tristate buffer 312 the logical 0 of the potential supply GND 332 , The input value 1 of the tristate buffer transmitted by the inverter 312 in conjunction with enable signal 0 of the tristate buffer, outputs a logical 1 at the output of the tristate buffer 312 , The connection between input signal 350 and AND gates 313 is through the second dummy via 342 interrupted. Thus supplied the AND gate 313 due to the inputs of a logical 1 from the tristate buffer 312 and a logical 1 from the enable signal 359 also a logical 1, indicating that the input signal 0 is correct.

Im Falle des Vergleichslogikelementes 410 ist lediglich die Verbindung zwischen Tristate-Buffer 412 und Potentialzuführung GND 432 durch ein Schein-Via 443 unterbrochen. Damit liegt Enable-Eingang des Tristate-Buffers 412 grundsätzlich die logische 1 des VDD 431 an und es ergibt sich am Ausgang des Tristate-Buffers ein unbestimmter hochohmiger Zustand, hier symbolisiert durch den Buchstaben Z. Ein solches Signal sorgt dafür, dass sich das Bauelement verhält, als wäre sein Ausgang temporär von der Schaltung abgetrennt. Der Ausgang des Tristate-Buffers wird also vom nachfolgenden AND-Gatter nicht berücksichtigt.In the case of the comparison logic element 410 is just the connection between tristate buffer 412 and potential supply GND 432 through a fake via 443 interrupted. This is the enable input of the tristate buffer 412 basically the logical 1 of the VDD 431 At the output of the tristate buffer, an indeterminate high-impedance state is produced, here symbolized by the letter Z. Such a signal ensures that the device behaves as if its output were temporarily disconnected from the circuit. The output of the tristate buffer is therefore not taken into account by the subsequent AND gate.

Am AND-Gatter 413 ergibt sich damit bei Vorliegen des Eingangssignals 450 als logische 1 zusammen mit dem Enable-Signal 459 als logische 1 wiederum eine logische 1 als Ausgang 460 des AND-Gatters und damit für das Eingangssignal 1 die Ausgabe, dass es sich um ein korrektes Eingangssignal handelt. At the AND gate 413 thus results in the presence of the input signal 450 as logical 1 together with the enable signal 459 as logical 1 again a logical 1 as output 460 of the AND gate and thus for the input signal 1 the output that it is a correct input signal.

In 8 sind Schaltbilder von Vergleichslogikelementen 510, 610 einer weiteren Ausführungsform eines Halbleiterlogikbauelementes dargestellt. Vergleichslogikelement 510 ist dabei ausgebildet auf 0 zu testen. Vergleichslogikelement 610 ist dabei ausgebildet auf 1 zu testen. In 8th are circuit diagrams of comparison logic elements 510 . 610 a further embodiment of a semiconductor logic device shown. Compare logic element 510 is trained to test 0. Compare logic element 610 is trained to test on 1.

Die Vergleichslogikelemente 510 und 610 weisen jeweils einen Inverter 511, 611 sowie ein AND-Gatter 513, 613 auf. Das Vergleichslogikelement 510, das ausgebildet ist, auf 0 zu testen, weist eine leitfähige Verbindung zwischen dem Ausgang des Inverters und einem Eingang des AND-Gatters 513 auf, die direkte Verbindung zwischen Eingangssignal 550 und AND-Gatter ist durch einen Schein-Via blockiert und daher im Schaltbild nicht dargestellt. Im Falle des Vergleichslogikelementes 610 ist ein Schein-Via zwischen dem Ausgang des Inverters 611 und dem Eingang des AND-Gatters 613 implementiert. Die direkte Verbindung zwischen Eingangssignal 650 und Eingang des AND-Gatters 613 ist in diesem Vergleichslogikelement nicht blockiert. Ein Enable-Signal 559, 659 ist in beiden Fällen mit einem zweiten Eingang des AND-Gatters verbunden. Somit ergibt sich beim Vergleichslogikelement 510 als Ausgangsignal 560 eine logische 1, sofern das Eingangssignal eine logische 0 ist. Beim Vergleichslogikelement 610 ergibt sich als Ausgangssignal 660 eine logische 1, sofern das Eingangssignal eine 1 ist.The comparison logic elements 510 and 610 each have an inverter 511 . 611 as well as an AND gate 513 . 613 on. The comparison logic element 510 , which is designed to test for 0, has a conductive connection between the output of the inverter and an input of the AND gate 513 on, the direct connection between input signal 550 and AND gate is blocked by a dummy via and therefore not shown in the schematic. In the case of the comparison logic element 610 is a dummy via between the output of the inverter 611 and the input of the AND gate 613 implemented. The direct connection between input signal 650 and input of the AND gate 613 is not blocked in this comparison logic element. An enable signal 559 . 659 is connected in both cases to a second input of the AND gate. This results in the comparison logic element 510 as output signal 560 a logical 1 if the input signal is a logical 0. In the comparison logic element 610 results as an output signal 660 a logical 1 if the input signal is a 1.

Claims

Safety component comprising: An erasable and write once memory, hereinafter referred to as OTP memory, A semiconductor logic device connected to the OTP memory, comprising a comparison logic in which a first key code is stored and which is designed to compare a second key code in the OTP memory with the first key code and to output a comparison result signal, - A release device which is adapted to receive the comparison result signal from the comparison logic and in the case of the match of the second key code and the first key code to give access to an electronic component and to deny access in case of mismatch.

The security device of claim 1, wherein the OTP memory has a plurality of memory elements, and the semiconductor logic device has a separate compare logic for each memory element of the OTP memory.

Security device according to claim 1 or 2, wherein the comparison logic has a protection against optical inspection and side channel attacks.

Security component according to one of the preceding claims, wherein the comparison logic comprises a Leitbahnstruktur comprising A conductor track stack having a first and a second conductor track plane and an intermediate plane insulation layer arranged between the first and second track plane, At least one via extending in a first recess of the interlevel insulating layer from the first to the second conductor plane through the interlevel insulating layer, wherein the first recess for forming the via has a first infill with a via metal, so that a electrically conductive connection between interconnects of the first and the second Leitbahnebene is given by the via, and At least one dummy via extending in a second recess of the interlevel insulating layer from the first to the second conductor plane through the interlevel insulating layer, wherein the second recess for forming the dummy via has a second infill with the via metal layer. and an insulator layer which prevents an electrically conductive connection between interconnects of the first and second interconnect levels through the dummy via, the insulator layer being formed of a second insulator material different from a first insulator material from which the interlevel insulating layer is formed is.

Safety component according to Claim 4, in which the insulator layer has a layer thickness between 40 and 80 nm.

A track structure as claimed in claim 4 or 5, wherein the insulator layer has a layer thickness between 55 and 65 nm.

Integrated circuit with - an electronic component and - A security device according to one of the preceding claims.

Method for access protection of an electronic component, - Inserting a second key code in an erasable and write-once memory, OTP memory, - Comparing the second key code from the OTP memory with a stored in a comparison logic of a semiconductor logic device first key code - enabling access to the electronic component if the second key from the OTP memory matches the first key code of the comparison logic; - Denying access to the electronic component, if the second key code from the OTP memory with the first key code of the comparison logic does not match.

Method according to Claim 8, in which, after a period of use, the secret key code in the OTP memory is overwritten.