DE102014002840A1

DE102014002840A1 - Vorrichtung und Verfahren für die Bindung von Speicherinformationen

Info

Publication number: DE102014002840A1
Application number: DE102014002840.2A
Authority: DE
Inventors: Ranganathan Sudhakar
Original assignee: MIPS Technologies Inc; MIPS Tech LLC
Current assignee: MIPS Tech LLC
Priority date: 2013-03-07
Filing date: 2014-02-25
Publication date: 2014-09-11
Also published as: US20140258667A1; GB201402832D0; CN104035895B; RU2583744C2; GB2512472A; GB2512472B; RU2014108851A; CN104035895A

Abstract

Ein Prozessor ist so ausgelegt, dass er Kriterien zur Bindung von Speicheroperationen auswertet, um im Rahmen eines Speicherzugriffsplans speicheroperative Bindungsmöglichkeiten selektiv zu erkennen. Speicheroperationen werden in Reaktion auf die speicheroperativen Bindungsmöglichkeiten kombiniert, um einen geänderten Speicherzugriffsplan mit beschleunigtem Speicherzugriff zu bilden.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung beansprucht Priorität an der am 7. März 2013 eingereichten US-Patentanmeldung Nr. 13/789394, deren Inhalt hier durch Bezug aufgenommen wird.
GEBIET DER ERFINDUNG
Diese Erfindung richtet sich allgemein auf Computerarchitekturen. Spezieller richtet sich diese Erfindung auf Prozessorarchitekturen mit Bindung von Speicheroperationen.
HINTERGRUND DER ERFINDUNG
Hochleistungsprozessoren müssen pro Taktzyklus typischerweise mehr als einen Load- oder Store-Befehl ausgeben. Das erfordert viele hardwareseitige Ressourcen wie Befehlsscheduler, Datenpuffer, Übersetzungspuffer (Translation Lookaside Buffers, kurz TLB) und replizierte Tag-/Datenspeicher im Datencache, was den Leistungsverbrauch und Flächenbedarf in die Höhe treibt und somit problematisch ist. Dieses Problem besteht in jedem Mikroprozessor, aber insbesondere in leistungsbeschränkten Anwendungen wie eingebetteten Prozessoren oder Server-Maschinen.
Die meisten superskalaren Prozessoren weisen drei oder vier Verarbeitungskanäle auf, d. h. sie können drei oder vier Befehle je Zyklus abarbeiten. Etwa 40% der Befehle können Speicheroperationen sein. Die Optimierung von Speicheroperationen auf mehrere Verarbeitungskanäle kann somit zu beachtlichen Wirkungsgraden führen.
ZUSAMMENFASSUNG DER ERFINDUNG
Ein Prozessor ist so ausgelegt, dass er Kriterien zur Bindung von Speicheroperationen auswertet, um im Rahmen eines Speicherzugriffsplans speicheroperative Bindungs- bzw. Zusammenfassungsmöglichkeiten (engl. bonding opportunities) selektiv zu erkennen. In Reaktion auf die speicheroperativen Bindungsmöglichkeiten werden kombinierte Speicheroperationen erzeugt, die einen geänderten bzw. revidierten Speicherzugriffsplan mit beschleunigtem Speicherzugriff bilden.
Ein nichtflüchtiger computerlesbarer Prozessor umfasst ausführbare Befehle zur Festlegung eines Prozessors, der so ausgelegt ist, dass er Kriterien zur Bindung von Speicheroperationen auswertet, um im Rahmen eines Speicherzugriffsplans speicheroperative Bindungsmöglichkeiten selektiv zu erkennen. In Reaktion auf die speicheroperativen Bindungsmöglichkeiten werden kombinierte Speicheroperationen erzeugt, die einen geänderten Speicherzugriffsplan mit beschleunigtem Speicherzugriff bilden.
KURZBESCHREIBUNG DER FIGUREN
Die Erfindung wird im Zusammenhang mit der nachfolgenden detaillierten Beschreibung in Verbindung mit den Begleitzeichnungen umfassender ersichtlich, wobei:
1 einen Prozessor veranschaulicht, der gemäß einer Ausführungsform der Erfindung ausgelegt ist.
Entsprechende Bezugszeichen zeigen in den unterschiedlichen figürlichen Ansichten entsprechende Teile an.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
1 veranschaulicht einen Prozessor 100, der gemäß einer Ausführungsform der Erfindung ausgelegt ist. Der Prozessor 100 realisiert hier beschriebene Speicherbindungsoperationen. Der Prozessor realisiert insbesondere eine Laufzeitbindung benachbarter Speicheroperationen zur wirksamen Bildung eines Single-Instruction-Multiple-Data(SIMD)-Befehls aus einem Nicht-SIMD-Befehlssatz. Das begünstigt breitere und weniger Speicherzugriffe.
Der Prozessor 100 umfasst eine Busschnittstelleneinheit 102, die mit einer Befehlsausleseeinheit (Instruction-Fetch-Einheit) 104 verbunden ist. Die Instruction-Fetch-Einheit 104 liest Befehle aus einem Instruction-Cache 110 aus. Die Speicherverwaltungseinheit (Memory Management Unit) 108 stellt für die Instruction-Fetch-Einheit 104 Übersetzungen virtueller Adressen in physische Adressen bereit. Die Speicherverwaltungseinheit 108 stellt auch Übersetzungen von Load- und Store-Datenreferenzen für die Speicherpipe (Load-Store-Einheit) 120 bereit.
Ausgelesene bzw. geholte Befehle werden an die Befehlspuffer 106 gegeben. Der Decoder 112 greift auf die Befehlspuffer 106 zu. Der Decoder 112 ist für die Realisierung der dynamischen speicheroperativen Bindung ausgelegt. Der Decoder 112 gibt einen decodierten Befehl an eine Funktionseinheit, wie einen Coprozessor 114, eine Gleitkommaeinheit (FPU) 116, eine arithmetisch-logische Einheit (ALU) 118 oder eine Speicherpipe 120, die Load- und Store-Adressen für den Zugriff auf einen Datencache 122 abarbeitet.
Der Decoder 112 ist so ausgelegt, dass mehrere Speicheroperationen (zu benachbarten Stellen) nach Befehlsdecodierung ”gebondet” bzw. ”verbunden” oder zusammengekoppelt werden. Die verbundenen Speicheroperationen laufen während ihrer Lebensdauer im Maschinenkern als eine Ausführungseinheit. Beispielsweise können zwei 32-Bit-Load-Vorgänge zu einem einzigen 64-Bit-Load-Vorgang zusammengefasst werden. Die verbundene Operation erfordert breitere Datenwege (z. B. 64 Bit statt 32 Bit), die bereits in der Maschine resident sein können. Auch wenn ein breiterer Kanal nicht verfügbar ist, haben 32-Bit-Speicherpipelines einen viel geringeren Flächen- und Leistungsbedarf als eine 64-Bit-Operation. Die Erfindung bildet somit einen geänderten Speicherzugriffsplan mit beschleunigtem Speicherzugriff. Der beschleunigte Zugriff kann daraus resultieren, dass ein gegenüber dem ursprünglichen Speicherzugriffsplan breiterer Kanal genutzt wird. Alternativ kann der beschleunigte Zugriff aus einem gepipelineten Speicherzugriff herrühren. Beispielsweise kann die Speicherpipe 120 einen 64-Bit-Kanal für den Zugriff auf Datencache 122 verwenden. Alternativ kann die Speicherpipe 120 einen gepipelineten Speicherzugriff auf Datencache 122 einsetzen.
Die Erfindung ermöglicht also die Schaffung von Hochleistungsmaschinen, die im Vergleich zum bekannten Stand der Technik dennoch sehr effizient sind. In gewissem Sinne kann man sich diese Zusammenfassung bzw. Verbindung mehrerer Speicheroperationen zu einer breiteren Operation so vorstellen, dass SIMD-Befehle dynamisch aus einem Nicht-SIMD-Befehlsstrom erzeugt werden. Mit anderen Worten: die SIMD-Funktionalität wird nicht vom Befehlssatz oder von der Computerarchitektur erfasst. Stattdessen erfolgt eine Erkennung SIMD-artiger Möglichkeiten in einer Codebank, die keine SIMD-Befehle aufweist und keine anderweitige SIMD-Funktionalität erfasst.
Wie oben angegeben, können Speicheroperationen etwa 40% der Befehle ausmachen. Das bedeutet für einen Prozessor mit vier Kanälen, dass gegebenenfalls etwa 1,2 bis 1,6 Load/Store-Befehle pro Taktzyklus aufgenommen werden müssen. Die Speicherbindungsoperationen der Erfindung lassen sich somit auf breiter Basis nutzen. Ferner benötigen viele gemeinsame Unterprogramme, wie Memory Copy, Byte Zero oder Stringvergleiche, eine hohe Load/Store-Zugriffsrate auf den First-Level-Datencache, was zusätzliche Möglichkeiten zur Ausnutzung der erfindungsgemäßen Techniken bietet.
Die Bereitstellung von mehr als einem Load/Store-Port zum Cache ist ein sehr aufwändiger Vorschlag- und erfordert ein Mehr an Scheduler-Ressourcen, Registerfile-Schreib- und Leseports, Adressgeneratoren, Tag-Arrays, Tag-Komparatoren, Übersetzungspuffern, Datenarrays, Speicherpuffern, Speicherweiterleitung und Disambiguierungslogik. In vielen Situationen, bei denen man mehr als einen Load-Vorgang (oder Store-Vorgang) pro Zyklus ausführen muss, stellt man jedoch fest, dass die Daten, auf die zugegriffen wird, im Speicher direkt beieinander liegen und der Zugriff auch durch benachbarte Befehle im Programmspeicher (Codestream) erfolgt. Der Prozessor 100 ist so ausgelegt, dass er dies erkennt und ausnutzt, indem er die Mehrheit dieser kritischen Back-to-Back-Speicherzugriffe in weniger, aber breitere Zugriffe umwandelt, die dank minimaler zusätzlicher Hardware mit minimalem Flächen- oder Leistungsverbrauch laufen können. Im Ergebnis begünstigt der Prozessor 100 erhebliche Performancesteigerungen (50% bis 100%) bei zentralen Routinen.

Man betrachte den folgende Code:

LW r5, Offset_1(r20)	//32-Bit-Load-Vorgang aus Register 5 zu einer
	//ersten Position in Register 20
LW r6, Offset_2(r20)	//Benachbarter 32-Bit-Load-Vorgang aus
	//Register 6 zu einer zweiten Position in Register 20

Dieser Code stellt einen Speicherzugriffsplan dar. Im vorliegenden Sprachgebrauch ist ein Speicherzugriffsplan eine Vorgabe bzw. Spezifikation von Speicherzugriffsvorgängen. Der Speicherzugriffsplan erfasst einen einzelnen Speicherzugriffskanal. Dieser Code wird dynamisch ausgewertet, um eine verbundene/parallelisierte Speicheroperation zu erzeugen. Das heißt, es werden Kriterien zur Bindung von Speicheroperationen ausgewertet, um im Rahmen des Speicherzugriffsplans speicheroperative Bindungsmöglichkeiten selektiv zu erkennen. Falls eine speicheroperative Bindungsmöglichkeit vorliegt, werden kombinierte Speicheroperationen erzeugt, die einen geänderten Speicherzugriffsplan mit beschleunigtem Speicherzugriff einrichten. Im vorliegenden Beispiel ist der geänderte Seicherzuriffsplan wie folgt codiert:

LW2 (r5, r6), Offset_1(r20) //Verbundener 64-Bit-Load-Vorgang aus

//Register 5 und Register 6 zu einer ersten

//Position in Register 20
In diesem Beispiel wird jedes benachbarte Paar von 32-Bit-Speicherbefehlen zu einer 64-Bit-Operation zusammengefasst. Die meisten 32-Bit-Prozessoren verfügen bereits über 64-Bit-Datenpfade zum Datencache, da sie 64-Bit-Gleitkomma-Load- und -Store-Vorgänge unterstützen müssen. Es ist jedoch eine relativ triviale Sache, die Speicher-Pipeline von 64-Bit auf 32-Bit für diejenigen 32-Bit-Prozessoren zu verbreitern, die nicht schon von Haus aus über 64-Bit-Datenwege zum/aus dem Cache verfügen.
Allgemein ist das Verfahren nicht auf das Verbinden von jeweils zwei 32-Bit-Operationen zu 64-Bit-Operationen beschränkt. Es lässt sich ebenso gut für die Kopplung von zwei 64-Bit-Operation zu einer einzelnen 128-Bit-Operation oder von vier 32-Bit-Speicheroperationen zu einer 128-Bit-Operation mit entsprechenden Performance-, Flächen- und Leistungsvorteilen anwenden.
Es können verschiedene speicheroperative Bindungskriterien spezifiziert werden. Speicheroperative Bindungskriterien können beispielsweise umfassen: benachbarte Load- oder Store-Befehle, gleichen Speichertyp für zwei Speicheroperationen, gleiches Basisadressregister für zwei Speicheroperationen, aufeinanderfolgende Speicherstellen, abweichendes Verschieben je nach Zugriffsumfang und im Falle von Load-Vorgängen ist das Ziel der ersten Operation keine Quelle für die zweite Operation. Eine andere Bedingung kann sein, dass nach dem Verbinden eine ausgerichtete Adresse notwendig ist.
Hardwareseitige Lösungen für das Problem der Skalierung der Speicherausgabebreite ohne kostspielige Flächen-/Leistungsverbräuche sind illusorisch. Softwareseitige Lösungsansätze für das Problem erfordern neue Befehle, so dass bestehender Code die Vorteile nicht nutzen kann. Dies erfordert auch Änderungen am Software-Ökosystem; solche Änderungen sind schwierig umzusetzen. Eine potenzielle Software-Lösung könnte dazu führen, dass die Hardware falsch ausgerichtete Speicherzugriffe ausführen muss, da die Software nicht die Ausrichtung aller Vorgänge zum Compile-Zeitpunkt kennen kann. Das Bindungsverfahren kann in Verbindung mit einem Bonding-Prädiktor verwendet werden, um sicherzustellen, dass alle verbundenen Zugriffe ausgerichtet sind, was ein wichtiges und gewünschtes Merkmal reiner RISC-Architekturen ist. Ein solches Schema kann somit bei Laufzeit gut arbeiten, wenn die Hardware die von den Speicheroperationen generierten tatsächlichen Adressen sehen kann. Prozessoren, die falsch ausgerichtete Adressen in der Hardware durchaus bearbeiten, können dieses Verfahren dennoch verwenden und größere Performancegewinne erzielen.
Wie für den Fachmann ersichtlich, ist die Erfindung eine elegante Lösung für ein vertracktes Problem der Prozessorgestaltung und hat eine breite Anwendbarkeit für jeden Universalprozessor ungeachtet von Ausgabebreite, Pipeline-Tiefe oder Grad der spekulativen Ausführung. Vorteilhafterweise erfordern die Verfahren der Erfindung keine Änderung des Befehlssatzes. Infolge dessen sind die Verfahren auf alle bestehenden Binaries anwendbar.
Obwohl verschiedene Ausführungsformen der Erfindung oben beschrieben wurden, versteht es sich, dass diese beispielhaft und nicht einschränkend dargelegt wurden. Einschlägigen Fachleuten auf diesem computertechnischen Gebiet wird ersichtlich, dass verschiedene Änderungen in Form und Detail vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Zusätzlich zur Verwendung von Hardware (z. B. in oder gekoppelt mit einem Hauptprozessor (Central Processing Unit – ”CPU”), einem Mikroprozessor, Mikrocontroller, Digitalsignalprozessor, Prozessorkern, Ein-Chip-System (System an Chip – ”SOC”) oder einer anderen Vorrichtung) können beispielsweise auch in der Software Implementierungen realisiert werden (z. B. computerlesbarer Code, Programmcode und/oder veranlasste Befehle in jeglicher Form wie Quell-, Objekt- oder Maschinensprache), die zum Beispiel in einem computernutzbaren (z. B. computerlesbaren) Medium angeordnet werden, das auf die Speicherung der Software ausgelegt ist. Diese Software kann beispielsweise die Funktion, Fertigung, Modellierung, Simulation, Beschreibung und/oder Prüfung der hier beschriebenen Vorrichtung und Verfahren ermöglichen. Das lässt sich beispielsweise durch Verwendung von allgemeinen Programmiersprachen (z. B. C, C++), Hardwarebeschreibungssprachen (HDL) einschließlich Verilog HDL, VHDL und so weiter, oder anderen verfügbaren Programmen bewerkstelligen. Diese Software kann in einem beliebigen bekannten nichtflüchtigen computernutzbaren Medium wie einem Halbleiter, magnetischen Plattenspeicher oder optischen Plattenspeicher (z. B. CD-ROM, DVD-ROM usw.) angeordnet sein. Es versteht sich, dass zur Ermöglichung einer in der Software spezifizierten Funktionalität ein Hauptprozessor (CPU), Prozessorkern, Mikrocontroller oder sonstiges elektronisches Hardware-Element verwendet werden kann.
Es versteht sich, dass die hier beschriebene Vorrichtung und das hier beschriebene Verfahren in einem IP-Core (Semiconductor Intellectual Property Core) wie einem Mikroprozessorkern (z. B. eingebettet in HDL) enthalten sein und bei der Herstellung von integrierten Schaltungen in Hardware transformiert werden können. Zudem können die hier beschriebene Vorrichtung und das Verfahren als eine Kombination von Hardware und Software ausgeführt werden. Die vorliegende Erfindung soll also durch keine der oben beschriebenen exemplarischen Ausführungsformen beschränkt, sondern ausschließlich entsprechend den folgenden Ansprüchen und deren Äquivalenten bestimmt werden.

Claims

Prozessor ausgelegt zum: Auswerten von Kriterien zur Bindung von Speicheroperationen, um im Rahmen eines Speicherzugriffsplans speicheroperative Bindungsmöglichkeiten selektiv zu erkennen; und Erzeugen kombinierter Speicheroperationen in Reaktion auf die speicheroperativen Bindungsmöglichkeiten, um einen geänderten Speicherzugriffsplan mit beschleunigtem Speicherzugriff zu bilden.
Prozessor nach Anspruch 1, wobei der geänderte Speicherzugriffsplan einen Datenkanal benutzt, der breiter ist als der vom Speicherzugriffsplan genutzte Datenkanal.
Prozessor nach Anspruch 1, wobei der geänderte Speicherzugriffsplan einen gepipelineten Speicherzugriff benutzt.
Prozessor nach Anspruch 1, wobei das speicheroperative Bindungskriterium benachbarte Load- oder Storebefehle spezifiziert.
Prozessor nach Anspruch 1, wobei das speicheroperative Bindungskriterium einen gemeinsamen Speichertyp für zwei Speicheroperationen spezifiziert.
Prozessor nach Anspruch 1, wobei das speicheroperative Bindungskriterium ein gemeinsames Basisadressregister für zwei Speicheroperationen spezifiziert.
Prozessor nach Anspruch 1, wobei das speicheroperative Bindungskriterium aufeinanderfolgende Speicherstellen spezifiziert.
Prozessor nach Anspruch 1, wobei das speicheroperative Bindungskriterium eine je nach Zugriffsumfang abweichende Verschiebung spezifiziert.
Prozessor nach Anspruch 8, wobei das speicheroperative Bindungskriterium spezifiziert, dass im Falle von Load-Vorgängen das Ziel der ersten Speicheroperation keine Quelle für die zweite Speicheroperation ist.
Prozessor nach Anspruch 1, wobei das speicheroperative Bindungskriterium eine ausgerichtete Adresse nach Bindung spezifiziert.
Nichtflüchtiges computerlesbares Speichermedium, das ausführbare Befehle zum Festlegen eines Prozessors umfasst, der ausgelegt ist zum: Auswerten von Kriterien zur Bindung von Speicheroperationen, um im Rahmen eines Speicherzugriffsplans speicheroperative Bindungsmöglichkeiten selektiv zu erkennen; und Erzeugen kombinierter Speicheroperationen in Reaktion auf die speicheroperativen Bindungsmöglichkeiten, um einen geänderten Speicherzugriffsplan mit beschleunigtem Speicherzugriff zu bilden.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei der geänderte Speicherzugriffsplan einen Datenkanal benutzt, der breiter ist als der vom Speicherzugriffsplan genutzte Datenkanal.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei der geänderte Speicherzugriffsplan einen gepipelineten Speicherzugriff benutzt.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei das speicheroperative Bindungskriterium benachbarte Load- oder Store-Befehle spezifiziert.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei das speicheroperative Bindungskriterium einen gemeinsamen Speichertyp für zwei Speicheroperationen spezifiziert.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei das speicheroperative Bindungskriterium ein gemeinsames Basisadressregister für zwei Speicheroperationen spezifiziert.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei das speicheroperative Bindungskriterium aufeinanderfolgende Speicherstellen spezifiziert.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei das speicheroperative Bindungskriterium eine je nach Zugriffsumfang abweichende Verschiebung spezifiziert.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 18, wobei das speicheroperative Bindungskriterium spezifiziert, dass im Falle von Load-Vorgängen das Ziel der ersten Speicheroperation keine Quelle für die zweite Speicheroperation ist.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 11, wobei das speicheroperative Bindungskriterium eine ausgerichtete Adresse nach Bindung spezifiziert.