DE102013213427B4

DE102013213427B4 - Two circuit arrangements, two methods and a computer program, each for determining a maximum allowable load current

Info

Publication number: DE102013213427B4
Application number: DE102013213427.4A
Authority: DE
Inventors: Christoph Saas
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-07-09
Filing date: 2013-07-09
Publication date: 2015-02-05
Anticipated expiration: 2033-07-10
Also published as: DE102013213427A1

Abstract

Ausführungsbeispiele schaffen eine Schaltungsanordnung mit einem ersten Transistor, der ausgelegt ist, um an seinem Senkenanschluss eine Versorgungsspannung für eine Lastschaltung bereitzustellen, und einen zweiten Transistor, der eine skalierte Kopie des ersten Transistors ist. Dabei ist ein Steueranschluss des ersten Transistors mit einem Steueranschluss des zweiten Transistors gekoppelt. Die Schaltungsanordnung ist ausgelegt, um einen Senkenanschluss des zweiten Transistors auf eine Referenzspannung zu bringen, die eine akzeptierte Einbruchschwelle definiert, und um basierend auf einem Stromfluss durch den zweiten Transistor eine Information über einen maximal zulässigen Laststrom zu bestimmen.Embodiments provide a circuit arrangement having a first transistor configured to provide at its drain terminal a supply voltage for a load circuit and a second transistor which is a scaled replica of the first transistor. In this case, a control terminal of the first transistor is coupled to a control terminal of the second transistor. The circuitry is configured to bring a drain terminal of the second transistor to a reference voltage that defines an accepted break-in threshold, and to determine information about a maximum allowable load current based on a current flow through the second transistor.

Description

Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf eine Schaltungsanordnung zum Bestimmen bzw. Ableiten einer Information über einen maximal zulässigen Laststrom.Embodiments of the present invention relate to a circuit arrangement for determining or deriving information about a maximum allowable load current.

Im Bereich der Sicherheitsbausteine ist aus Integritätsgründen ein externes Puffern intern generierter Versorgungsspannungen nicht akzeptabel. Aus Kostengründen, aber auch um Probleme mit der Zuleitung zu vermeiden streben aber auch zahlreiche andere Applikationen danach auf ein zusätzliches externes kapazitives Element zu verzichten. Zunehmende Verkleinerung der Strukturen führt darüber hinaus zu einer immer stärker reduzierten parasitären Kapazität auf den Versorgungsspannungen. Bei gleichbleibendem, bzw. steigenden mittleren Stromverbrauch kann bei einem Lastwechsel die Übergangszeit bis zum Nachregeln des Reglers nicht mehr aus der Kapazität bedient werden. Es kommt zu einem möglicherweise unakzeptablen Spannungseinbruch.For reasons of integrity, external buffering of internally generated supply voltages is not acceptable in the area of safety modules. For cost reasons, but also to avoid problems with the supply line, numerous other applications strive to do without an additional external capacitive element. Increasing downsizing of structures also leads to an increasingly reduced parasitic capacitance on the supply voltages. With a constant or increasing average power consumption, the transition time can not be operated from the capacity to readjust the controller at a load change. There is a potentially unacceptable voltage dip.

Die US 2012/0 178 930 A1 zeigt einen Spannungssteller mit einem Leistungsdurchlasstransistor, einem Strommesstransistor und einem Operationsverstärker. Der Strommesstransistor ist vom gleichen Typ wie der Leistungsdurchlasstransistor, wobei ein Verhältnis zwischen dem Leistungsdurchlasstransistor und dem Strommesstransistor typischerweise größer als 1000 ist. Der Operationsverstärker wird genutzt um sicher zu stellen, dass der Leistungsdurchlasstransistor und der Strommesstransistor im Wesentlichen die gleiche Drain-Source-Spannung beibehalten, um eine genaue Strommessung in allen Betriebsmodi des Spannungsstellers zu gewährleisten.The US 2012/0 178 930 A1 shows a voltage regulator with a power pass transistor, a current sense transistor and an operational amplifier. The current sense transistor is of the same type as the power pass transistor, wherein a ratio between the power pass transistor and the current sense transistor is typically greater than 1000. The operational amplifier is used to ensure that the power pass transistor and the current sense transistor maintain substantially the same drain-to-source voltage to ensure accurate current measurement in all operating modes of the voltage regulator.

Somit besteht der Wunsch, eine Information über einen Zustand einer Stromversorgung zu bestimmen.Thus, there is a desire to determine information about a state of a power supply.

Weitere Ausführungsbeispiele schaffen eine Schaltungsanordnung mit einem ersten Transistor, der ausgelegt ist, um an seinem Senkenanschluss eine Versorgungsspannung für eine Schaltung bereitzustellen, und einem zweiten Transistor, der eine skalierte Kopie des ersten Transistors ist. Die Schaltungsanordnung ist ausgelegt, um eine Steuerspannung des zweiten Transistors so einzustellen oder einzuregeln, dass die Steuerspannung des zweiten Transistors einem aktuellen, maximal zulässigen Potentialunterschied zwischen dem Steueranschluss des ersten Transistors und dem Senkenanschluss des ersten Transistors entspricht. Ferner ist die Schaltungsanordnung ausgelegt, um von einem Stromfluss durch den zweiten Transistor eine Information über einen maximal zulässigen Laststrom, den der erste Transistor bei einem Lastwechsel bei einem akzeptablen Spannungseinbruch bereitstellen kann, abzuleiten.Further embodiments provide circuitry having a first transistor configured to provide a supply voltage for a circuit at its drain terminal and a second transistor which is a scaled replica of the first transistor. The circuit arrangement is designed to set or regulate a control voltage of the second transistor so that the control voltage of the second transistor corresponds to a current maximum permissible potential difference between the control terminal of the first transistor and the drain terminal of the first transistor. Furthermore, the circuit arrangement is designed to derive from a current flow through the second transistor information about a maximum allowable load current which the first transistor can provide during a load change at an acceptable voltage dip.

Weitere Ausführungsbeispiele schaffen ein Verfahren zum Bestimmen einer Information über einen maximal zulässigen Laststrom mittels einer Schaltungsanordnung. Die Schaltungsanordnung weist einen ersten Transistor und einen zweiten Transistor auf, wobei der erste Transistor ausgelegt ist, um an seinem Senkenanschluss eine Versorgungsspannung für eine Lastschaltung bereitzustellen, wobei der zweite Transistor eine skalierte Kopie des ersten Transistors ist, und wobei ein Steueranschluss des ersten Transistors mit einem Steueranschluss des zweiten Transistors gekoppelt ist. Das Verfahren umfasst Einregeln eines Senkenanschlusses des zweiten Transistors auf eine Referenzspannung, die eine akzeptierte Einbruchschwelle definiert. Ferner umfasst das Verfahren Bestimmen der Information über den maximal zulässigen Laststrom basierend auf einem Stromfluss durch den zweiten Transistor.Further embodiments provide a method for determining information about a maximum allowable load current by means of a circuit arrangement. The circuit arrangement comprises a first transistor and a second transistor, wherein the first transistor is designed to provide at its drain terminal a supply voltage for a load circuit, wherein the second transistor is a scaled copy of the first transistor, and wherein a control terminal of the first transistor with a control terminal of the second transistor is coupled. The method includes adjusting a drain terminal of the second transistor to a reference voltage that defines an accepted break-in threshold. Furthermore, the method comprises determining the information about the maximum permissible load current based on a current flow through the second transistor.

Ausführungsbeispiele der vorliegenden Erfindung werden bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:Embodiments of the present invention will be explained with reference to the accompanying drawings. Show it:

1 ein schematisches Blockschaltbild einer Schaltungsanordnung gemäß einem Ausführungsbeispiel; 1 a schematic block diagram of a circuit arrangement according to an embodiment;

2 ein schematisches Blockschaltbild einer Schaltungsanordnung gemäß einem Ausführungsbeispiel; 2 a schematic block diagram of a circuit arrangement according to an embodiment;

3 ein Flussdiagramm eines Verfahrens zum Bestimmen einer Information über einen maximal zulässigen Laststrom mittels einer Schaltungsanordnung, gemäß einem Ausführungsbeispiel; und 3 a flowchart of a method for determining information about a maximum permissible load current by means of a circuit arrangement, according to an embodiment; and

4 ein Flussdiagramm eines Verfahrens zum Ableiten einer Information über einen maximal zulässigen Laststrom mittels einer Schaltungsanordnung, gemäß einem Ausführungsbeispiel. 4 a flowchart of a method for deriving information about a maximum allowable load current by means of a circuit arrangement, according to one embodiment.

In der nachfolgenden Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung werden gleiche oder gleichwirkende Elemente mit dem gleichen Bezugszeichen versehen, so dass deren Beschreibung untereinander austauschbar ist.In the following description of embodiments of the present invention, the same or equivalent elements are given the same reference numerals, so that their description is interchangeable.

1 zeigt ein schematisches Blockschaltbild einer Schaltungsanordnung 100 gemäß einem Ausführungsbeispiel. Die Schaltungsanordnung 100 weist einen ersten Transistor 102 und einen zweiten Transistor 104 auf. Der erste Transistor 102 ist ausgelegt, um an seinen Senkenanschluss 106 eine Versorgungsspannung VSUP für eine Lastschaltung 108 bereitzustellen. Der zweite Transistor 104 ist eine skalierte Kopie des ersten Transistors 102. Ein Steueranschluss 110 des ersten Transistors 102 ist mit einem Steueranschluss 112 des zweiten Transistors 104 gekoppelt. Die Schaltungsanordnung 100 ist ausgelegt, um einen Senkenanschluss 114 des zweiten Transistors 104 auf eine Referenzspannung VREF zu bringen, die eine akzeptierte Einbruchschwelle definiert. Die Schaltungsanordnung ist ferner ausgelegt, um basierend auf einem Stromfluss I₂ durch den zweiten Transistor 104 eine Information 116 über einen maximal zulässigen Laststrom I_1max zu bestimmen. 1 shows a schematic block diagram of a circuit arrangement 100 according to an embodiment. The circuit arrangement 100 has a first transistor 102 and a second transistor 104 on. The first transistor 102 is designed to be connected to its drain port 106 a supply voltage VSUP for a load circuit 108 provide. The second transistor 104 is a scaled copy of the first transistor 102 , A control connection 110 of the first transistor 102 is with a control terminal 112 of the second transistor 104 coupled. The circuit arrangement 100 is designed to be a drain port 114 of the second transistor 104 to a reference voltage VREF defining an accepted break-in threshold. The circuit arrangement is further designed to be based on a current flow I ₂ through the second transistor 104 an information 116 to determine over a maximum permissible load current I _1max .

Der hierin beschriebenen Schaltungsanordnung 100 liegt die. Idee zugrunde, dass ein maximal zulässiger Laststrom I_1max, der für eine Lastschaltung 108 über einen ersten Transistor 102 bereitgestellt werden kann, mittels eines zweiten Transistors 102, der eine skalierte Kopie des ersten Transistors 102 ist, bestimmt werden kann. Hierzu wird ein Senkenanschluss 114 des zweiten Transistors 104 auf eine Referenzspannung VREF gebracht, die eine akzeptierte Einbruchschwelle der Versorgungsspannung VSUP der Lastschaltung 108 definiert, und ein Steueranschluss 112 des zweiten Transistors 104 mit einem Steueranschluss 110 des ersten Transistors 102 verbunden, so dass der Stromfluss I₂ durch den zweiten Transistor 104 ein Maß für den maximal zulässigen Laststrom I_1max, der für die Lastschaltung 108 über den ersten Transistor 102 bereitgestellt werden kann, ist.The circuit arrangement described herein 100 is the. Idea based on that a maximum allowable load current I _1max , for a load circuit 108 via a first transistor 102 can be provided by means of a second transistor 102 , which is a scaled copy of the first transistor 102 is, can be determined. For this purpose, a drain connection 114 of the second transistor 104 brought to a reference voltage VREF, which is an accepted break-in threshold of the supply voltage VSUP of the load circuit 108 defined, and a control terminal 112 of the second transistor 104 with a control connection 110 of the first transistor 102 connected, so that the current flow I ₂ through the second transistor 104 a measure of the maximum permissible load current I _1max , that for the load circuit 108 over the first transistor 102 can be provided.

Bei Ausführungsbeispielen kann der erste Transistor 102 ferner einen Quellenanschluss 118 aufweisen, der mit einer Quelle, z. B. einer Spannungsquelle oder Stromquelle, gekoppelt ist. Ebenso kann der zweite Transistor 104 einen Quellenanschluss 120 aufweisen, der mit einer Quelle, z. B. einer Spannungsquelle oder Stromquelle, gekoppelt ist.In embodiments, the first transistor 102 also a source connection 118 having with a source, for. B. a voltage source or current source is coupled. Likewise, the second transistor 104 a source connection 120 having with a source, for. B. a voltage source or current source is coupled.

Es sei darauf hingewiesen, dass hierin ein Transistor, z. B. der erste Transistor 102 und/oder der zweite Transistor 104, ein Feldeffekttransistor (FET), wie z. B. ein N-Kanal oder P-Kanal-FET, sein kann. In diesem Fall kann ein Senkenanschluss des Transistors (z. B. der Senkenanschluss 106 des ersten Transistors 102 und/oder der Senkenanschluss 114 des zweiten Transistors 104) ein Source-Anschluss sein, wobei ein Quellenanschluss des Transistors (z. B. der Quellenanschluss 118 des ersten Transistors 102 und/oder der Quellenanschluss 120 des zweiten Transistors 104) ein Drain-Anschluss sein kann, und wobei ein Steueranschluss des Transistors (z. B. der Steueranschluss 110 des ersten Transistors 102 und/oder der Steueranschluss 112 des zweiten Transistors 104) ein Gate-Anschluss sein kann.It should be noted that herein a transistor, e.g. B. the first transistor 102 and / or the second transistor 104 , a field effect transistor (FET), such as. B. an N-channel or P-channel FET, can be. In this case, a drain terminal of the transistor (eg, drain terminal 106 of the first transistor 102 and / or the drain port 114 of the second transistor 104 ) may be a source terminal, wherein a source terminal of the transistor (eg, the source terminal 118 of the first transistor 102 and / or the source connection 120 of the second transistor 104 ) may be a drain terminal, and wherein a control terminal of the transistor (eg, the control terminal 110 of the first transistor 102 and / or the control terminal 112 of the second transistor 104 ) may be a gate terminal.

Natürlich kann hierin der Transistor auch ein Bipolartransistor, ein Sperrschicht-Feldeffekttransistor, ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) oder ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT) sein.Of course, the transistor herein may also be a bipolar transistor, a junction field effect transistor, a metal oxide semiconductor field effect transistor (MOSFET), or an insulated gate bipolar transistor (IGBT).

Ferner sei darauf hingewiesen, dass hierin zwei Anschlüsse miteinander gekoppelt sind, wenn ein Potential an einem der beiden Anschlüsse von einem Potential an einem anderen der beiden Anschlüsse abhängig ist. Beispielsweise können die beiden Anschlüsse mittels eines passiven oder aktiven elektrischen Bauteils miteinander gekoppelt sein. Ferner können die zwei Anschlüsse auch direkt gekoppelt (oder verbunden) sein, z. B. über ein Kabel, eine Leitung oder eine Leiterbahn.Further, it should be noted that herein two terminals are coupled together when a potential at one of the two terminals depends on a potential at another of the two terminals. For example, the two terminals can be coupled together by means of a passive or active electrical component. Furthermore, the two terminals may also be directly coupled (or connected), e.g. B. via a cable, a cable or a conductor.

Bei Ausführungsbeispielen kann die akzeptierte Einbruchschwelle eine akzeptierte Einbruchschwelle sein, auf die die durch den ersten Transistor 102 bereitgestellte Versorgungsspannung VSUP für die Lastschaltung 108 einbrechen darf, ohne dass es zu einer Fehlfunktion (z. B. der Lastschaltung 108) kommt.In embodiments, the accepted break-in threshold may be an accepted break-in threshold to which the threshold through which the first transistor passes 102 Provided supply voltage VSUP for the load circuit 108 may break down without causing a malfunction (eg the load circuit 108 ) comes.

Der maximal zulässige Laststrom I_1max kann ein maximal zulässiger Laststrom sein, der bei einem Lastwechsel durch die Lastschaltung 108 maximal aufgenommen werden darf.The maximum permissible load current I _1max may be a maximum permissible load current which is the result of a load change through the load circuit 108 maximum may be included.

Ferner kann die von dem ersten Transistor 102 an seinem Senkenanschluss 106 bereitgestellte Versorgungsspannung VSUP für die Lastschaltung 108 eine geregelte Versorgungsspannung sein.Furthermore, that of the first transistor 102 at its sink connection 106 Provided supply voltage VSUP for the load circuit 108 be a regulated supply voltage.

Im Folgenden soll die in 1 gezeigte Schaltungsanordnung 100 noch einmal mit anderen Worten beschrieben werden.In the following, the in 1 shown circuit arrangement 100 be described again in other words.

Wie in 1 gezeigt ist, weist die Schaltungsanordnung 100 einen ersten Transistor 102 und einen zweiten Transistor 104 auf. Der erste Transistor 102 ist ausgelegt, um an seinem Senkenanschluss 106 eine Versorgungsspannung VSUP für eine Schaltung 108 bereitzustellen. Der zweite Transistor 104 ist eine skalierte Kopie des ersten Transistors 102. Die Schaltungsanordnung 100 ist ausgelegt, um eine Steuerspannung VGS₂ des zweiten Transistors 104 so einzustellen oder einzuregeln, dass die Steuerspannung VGS₂ des zweiten Transistors 104 einem aktuellen, maximal zulässigen Potentialunterschied zwischen dem Steueranschluss 110 des ersten Transistors 102 und dem Senkenanschluss 106 des ersten Transistors 102 entspricht. Die Schaltungsanordnung 100 kann ferner ausgelegt sein, um von einem Stromfluss I₂ durch den zweiten Transistor 104 eine Information 116 über einen maximal zulässigen Laststrom I_1max, den der erste Transistor 102 bei einem Lastwechsel bei einem akzeptablen Spannungseinbruch bereitstellen kann, abzuleiten.As in 1 is shown, the circuit arrangement 100 a first transistor 102 and a second transistor 104 on. The first transistor 102 is designed to be at its drain port 106 a supply voltage VSUP for a circuit 108 provide. The second transistor 104 is a scaled copy of the first transistor 102 , The circuit arrangement 100 is designed to be a control voltage VGS _{2 of} the second transistor 104 to adjust or adjust so that the control voltage VGS _{2 of} the second transistor 104 a current, maximum allowable potential difference between the control terminal 110 of the first transistor 102 and the drain connection 106 of the first transistor 102 equivalent. The circuit arrangement 100 Further, it may be configured to receive a current flow I ₂ through the second transistor 104 an information 116 over a maximum allowable load current I _1max , the first transistor 102 derive at a load change with an acceptable voltage dip.

2 zeigt ein schematisches Blockschaltbild einer Schaltungsanordnung 100 gemäß einem Ausführungsbeispiel. 2 shows a schematic block diagram of a circuit arrangement 100 according to an embodiment.

Die Schaltungsanordnung 100 kann ausgelegt sein, um eine Steuerspannung VGS₂ des zweiten Transistors 104 (T1') so einzustellen oder einzuregeln, dass die Steuerspannung VGS₂ des zweiten Transistors 104 einem aktuellen, maximal zulässigen Potentialunterschied zwischen dem Steueranschluss 110 des ersten Transistors 102 (T1) und dem Senkenanschluss 106 des ersten Transistors 102 entspricht.The circuit arrangement 100 may be configured to a control voltage VGS _{2 of} the second transistor 104 (T1 ') to set or adjust so that the control voltage VGS _{2 of} the second transistor 104 a current, maximum allowable potential difference between the control terminal 110 of the first transistor 102 (T1) and the drain connection 106 of the first transistor 102 equivalent.

Wie in 2 zu erkennen ist kann die Schaltungsanordnung 100 hierzu einen Verstärker 122 aufweisen, der ausgelegt ist, um eine Steuerspannung für den ersten Transistor 102 und den zweiten Transistor 104 bereitzustellen.As in 2 can be seen, the circuit arrangement 100 this an amplifier 122 which is adapted to a control voltage for the first transistor 102 and the second transistor 104 provide.

Hierzu kann ein Ausgang des Verstärkers 122 mit dem Steueranschluss 110 des ersten Transistors 102 und dem Steueranschluss 112 des zweiten Transistors 104 gekoppelt sein.This can be an output of the amplifier 122 with the control terminal 110 of the first transistor 102 and the control terminal 112 of the second transistor 104 be coupled.

Der Verstärker 122 kann ausgelegt sein, um die Steuerspannung für den ersten Transistor 102 und den zweiten Transistor 104 basierend auf einer bereitgestellten, skalierten Referenzsteuerspannung VREF₁ und einer aktuellen, skalierten Steuerspannung VGS_1s (skalierte Version der Steuerspannung VGS₁) des ersten Transistors 102 bereitzustellen.The amplifier 122 may be adapted to the control voltage for the first transistor 102 and the second transistor 104 based on a provided, scaled reference control voltage VREF ₁ and a current, scaled control voltage VGS _1s (scaled version of the control voltage VGS ₁ ) of the first transistor 102 provide.

Beispielsweise kann die Schaltungsanordnung 100 einen Spannungsteiler 124 aufweisen, der mit dem Senkenanschluss 106 des ersten Transistors 102 gekoppelt ist, um die aktuelle, skalierte Steuerspannung VGS_1s des ersten Transistors 102 bereitzustellen.For example, the circuit arrangement 100 a voltage divider 124 having, with the drain connection 106 of the first transistor 102 is coupled to the current, scaled control voltage VGS _{1s of} the first transistor 102 provide.

Wie in 2 gezeigt ist, kann der Spannungsteiler 124 in Reihe zwischen dem Senkenanschluss 106 des ersten Transistors 102 und einem Bezugspotentialanschluss, z. B. Masseanschluss, geschaltet sein.As in 2 shown is the voltage divider 124 in series between the drain connection 106 of the first transistor 102 and a reference potential terminal, e.g. B. ground connection, be connected.

Der Spannungsteiler 124 kann beispielsweise durch zwei oder mehrere in Reihe geschaltete Widerstände realisiert werden.The voltage divider 124 can be realized for example by two or more resistors connected in series.

Dabei kann ein erster Eingang des Verstärkers 122 mit dem Spannungsteiler 124 gekoppelt sein, während die Schaltungsanordnung 100 ausgelegt sein kann, um die skalierte Referenzsteuerspannung VREF₁ an einem zweiten Eingang des Verstärkers 122 anzulegen bzw. bereitzustellen.In this case, a first input of the amplifier 122 with the voltage divider 124 be coupled while the circuitry 100 can be designed to the scaled reference control voltage VREF ₁ at a second input of the amplifier 122 create or provide.

Die Schaltungsanordnung 100 kann ferner einen dritten Transistor 126 (T2) aufweisen, wobei die Schaltungsanordnung 100 ausgelegt sein kann, um mittels des dritten Transistors 126 den Senkenanschluss 114 des zweiten Transistors 104 auf die Referenzspannung VREF zu bringen, die die akzeptierte Einbruchschwelle definiert.The circuit arrangement 100 may further include a third transistor 126 (T2), wherein the circuit arrangement 100 may be designed to by means of the third transistor 126 the drain connection 114 of the second transistor 104 to the reference voltage VREF defining the accepted break-in threshold.

Hierzu kann ein Quellenanschluss 128 des dritten Transistors 126 mit dem Senkenanschluss 114 des zweiten Transistors 104 gekoppelt sein, während ein Senkenanschluss 130 des dritten Transistors 126 mit einem Bezugspotentialanschluss, z. B. Masseanschluss, gekoppelt sein kann. Mit anderen Worten, ein Kanal des dritten Transistors 126 kann in Reihe zwischen dem Senkenanschluss 114 des zweiten Transistors 104 und dem Bezugspotentialanschluss geschaltet sein.For this purpose, a source connection 128 of the third transistor 126 with the drain connection 114 of the second transistor 104 be coupled while a drain port 130 of the third transistor 126 with a reference potential connection, z. B. ground terminal, can be coupled. In other words, a channel of the third transistor 126 can be in series between the drain port 114 of the second transistor 104 and be connected to the reference potential terminal.

Ferner kann die Schaltungsanordnung 100 einen zweiten Verstärker 132 aufweisen, der ausgelegt ist, um eine zweite Steuerspannung für den dritten Transistor 126 basierend auf einer bereitgestellten Referenzspannung VREF₂, die die akzeptierte Einbruchschwelle definiert, und eine aktuelle Spannung, die an dem Senkenanschluss 114 des zweiten Transistors 104 anliegt, bereitzustellen.Furthermore, the circuit arrangement 100 a second amplifier 132 which is adapted to a second control voltage for the third transistor 126 based on a provided reference voltage VREF ₂ defining the accepted break-in threshold and a current voltage connected to the sink terminal 114 of the second transistor 104 is available to provide.

Beispielsweise kann ein Ausgang des zweiten Verstärkers 132 mit einem Steueranschluss 138 des dritten Transistors 126 gekoppelt sein, wobei ein erster Eingang des zweiten Verstärkers 132 mit dem Senkenanschluss 114 des zweiten Transistors 104 oder dem Quellenanschluss 128 des dritten Transistors 126 gekoppelt sein kann, und wobei die Schaltungsanordnung 100 ausgelegt sein kann, um die Referenzspannung VREF₂ an einem zweiten Eingang des zweiten Verstärkers 132 anzulegen bzw. bereitzustellen.For example, an output of the second amplifier 132 with a control connection 138 of the third transistor 126 be coupled, wherein a first input of the second amplifier 132 with the drain connection 114 of the second transistor 104 or the source connection 128 of the third transistor 126 can be coupled, and wherein the circuit arrangement 100 can be designed to the reference voltage VREF ₂ at a second input of the second amplifier 132 create or provide.

Die Schaltungsanordnung 100 kann ferner einen vierten Transistor 134 (T2') aufweisen, der eine skalierte Kopie des dritten Transistors 126 ist. Dabei kann ein Steueranschluss 136 des vierten Transistors 134 mit einem Steueranschluss 138 des dritten Transistors 126 gekoppelt sein. Die Schaltungsanordnung 100 kann ausgelegt sein, um basierend auf einem Stromfluss I₄ durch den vierten Transistor 134 die Informatian 116 über den maximal zulässigen Laststrom I_1max zu erhalten.The circuit arrangement 100 may further include a fourth transistor 134 (T2 ') having a scaled copy of the third transistor 126 is. In this case, a control connection 136 of the fourth transistor 134 with a control connection 138 of the third transistor 126 be coupled. The circuitry 100 may be configured to be based on a current flow I ₄ through the fourth transistor 134 the informatian 116 to obtain over the maximum permissible load current I _1max .

Hierzu kann die Schaltungsanordnung 100 ferner eine Einrichtung 140 zum Messen des Stromflusses I₄ durch den vierten Transistor 134 aufweisen, um die Information 116 über den maximal zulässigen Laststrom I_1max zu bestimmen.For this purpose, the circuit arrangement 100 also a device 140 for measuring the current flow I ₄ through the fourth transistor 134 exhibit the information 116 to determine the maximum permissible load current I _1max .

Beispielsweise kann die Schaltungsanordnung 100 einen Analog-Digital-Wandler 140 aufweisen, der ausgelegt ist, um die Information 116 über den maximal zulässigen Laststrom I_1max zu bestimmen beziehungsweise auszugeben.For example, the circuit arrangement 100 an analog-to-digital converter 140 which is adapted to the information 116 via the maximum allowable load current I _1max to determine or output.

Mit anderen Worten, die in 2 gezeigte Schaltungsanordnung 100 ermittelt aus dem aktuellen Arbeitspunkt das n-Kanal Längsreglers den maximalen Stromwert bis zu dem der Regler die interne Versorgungsspannung (VSUP) oberhalb eines definierten Wertes (VREF) halten kann ohne über den Verstärker 122 nach zu regeln. Dieser Wert kann in einem digitalen Lastwechselmanagement mit einer Stromabschätzung verglichen werden und daraus eine Entscheidung über Maßnahmen, beispielsweise eine Reduzierung der Frequenz, abgeleitet werden. Da immer der tatsächliche aktuelle Arbeitspunkt des Reglers bewertet wird, ist es möglich ohne große Vorhalte auszukommen.In other words, those in 2 shown circuit arrangement 100 From the current operating point, the n-channel series controller determines the maximum current value up to which the controller can keep the internal supply voltage (VSUP) above a defined value (VREF) without using the amplifier 122 to settle down. This value can be compared in a digital load change management with a current estimation and from this a decision on measures, for example a reduction of the frequency, can be derived. Since the actual actual operating point of the controller is always evaluated, it is possible to manage without major reservations.

Neben dem eigentlichen Regeltransistor 102 (erster Transistor) wird eine skalierte Kopie 104 (zweiter Transistor) in einem nahezu identischen Arbeitspunkt betrieben. Drei der vier Anschlüsse der Transistoren 102 und 104 befinden sich auf demselben Potential. Lediglich der Source-Anschluss 114, der beim eigentlichen Regeltransistor 102 an die interne Versorgung angeschlossen wird, wird in der Kopie auf eine Referenzspannung VREF forciert. Diese Spannung VREF definiert die akzeptierte Einbruchsschwelle. Der Strom I₂ durch den Kopie-Transistor 104 multipliziert mit dem Skalierungsfaktor gibt den maximal zulässigen Strom I_1max an.In addition to the actual control transistor 102 (first transistor) becomes a scaled copy 104 (second transistor) operated in a nearly identical operating point. Three of the four terminals of the transistors 102 and 104 are at the same potential. Only the source connection 114 , the actual control transistor 102 is connected to the internal supply, the copy is forced to a reference voltage VREF. This voltage VREF defines the accepted break-in threshold. The current I ₂ through the copy transistor 104 multiplied by the scaling factor indicates the maximum allowable current I _1max .

Der Regeltransistor 102 wird auf Grund seiner Größe in viele Einzelfinger aufgeteilt. Für wenige dieser Finger wird der Source-Anschluss 114 (3) separat aus der Struktur geführt und so ein großes (beispielweise 1000:1) Spiegelverhältnis a zwischen den Transistoren 102 (T1) und 104 (T1') realisiert. Der Verstärker 132 (V2) wird in Verbindung mit dem Transistor 126 (T2) als Spannungsfolger betrieben, und stellt das Gatepotential am Gateanschluss 138 (4) vom Transistor 126 (T2) gerade so ein, dass sich am Anschluss 114 (3) das Potential der Referenz VREF2 einstellt. Wird VREF2 auf den Spannungswert der minimal akzeptabel ist gewählt, stellt sich am Transistor 104 (T1') der Arbeitspunkt des minimalen akzeptierten Spannungseinbruchs ein. In diesem Zustand fließt durch den Transistor 126 (T2) eben jener Strom, der sich durch die erhöhte Overdrive Spannung (Übersteuerungsspannung) ergibt. Über den Knoten (4) lässt sich dieser Strom ausspiegeln und zur digitalen Weiterverarbeitung analog digital wandeln. Skaliert mit dem Spiegelfaktor lässt sich daraus eine Angabe über den maximal verfügbaren Strom in den nächsten Takten ableiten. Setzt man ein gutes Matching (Abstimmung bzw. Anpassung) der Transistoren 102 (T1) und 104 (T1') voraus, können in dieser Mimik Variationen von Prozess, Temperatur und externer Versorgung vollständig abgebildet werden.The control transistor 102 is divided into many single fingers due to its size. For a few of these fingers will be the source connector 114 (3) guided separately from the structure and so a large (for example, 1000: 1) mirror ratio a between the transistors 102 (T1) and 104 (T1 ') realized. The amplifier 132 (V2) is connected to the transistor 126 (T2) is operated as a voltage follower, and sets the gate potential at the gate terminal 138 (4) from the transistor 126 (T2) just in such a way that at the connection 114 (3) sets the potential of the reference VREF2. When VREF2 is set to the voltage value that is minimally acceptable, it turns on the transistor 104 (T1 ') the operating point of the minimum accepted voltage dip. In this state flows through the transistor 126 (T2) just the current that results from the increased overdrive voltage (overdrive voltage). Via the node (4), this current can be reflected and converted to digital processing analog digital. Scaled with the mirror factor, this can be used to derive an indication of the maximum available current in the next cycles. Set a good matching (tuning or adaptation) of the transistors 102 (T1) and 104 (T1 '), variations in process, temperature and external supply can be fully mapped in this mimic.

3 zeigt ein Flussdiagramm eines Verfahrens 200 zum Bestimmen einer Information über einen maximal zulässigen Laststrom mittels einer Schaltungsanordnung. Die Schaltungsanordnung weist einen ersten Transistor und einen zweiten Transistor auf, wobei der erste Transistor ausgelegt ist, um an seinem Senkenanschluss eine Versorgungsspannung für eine Lastschaltung bereitzustellen, wobei der zweite Transistor eine skalierte Kopie des ersten Transistors ist, und wobei ein Steueranschluss des ersten Transistors mit einem Steueranschluss des zweiten Transistors gekoppelt ist. Das Verfahren umfasst Einregeln 202 eines Senkenanschlusses des zweiten Transistors auf eine Referenzspannung, die eine akzeptierte Einbruchschwelle definiert. Das Verfahren 200 umfasst ferner Bestimmen 204 der Information über den maximal zulässigen Laststrom basierend auf einem Stromfluss durch den zweiten Transistor. 3 shows a flowchart of a method 200 for determining information about a maximum allowable load current by means of a circuit arrangement. The circuit arrangement comprises a first transistor and a second transistor, wherein the first transistor is designed to provide at its drain terminal a supply voltage for a load circuit, wherein the second transistor is a scaled copy of the first transistor, and wherein a control terminal of the first transistor a control terminal of the second transistor is coupled. The method includes adjusting 202 a sink terminal of the second transistor to a reference voltage defining an accepted break-in threshold. The procedure 200 further comprises determining 204 the information about the maximum allowable load current based on a current flow through the second transistor.

4 zeigt ein Flussdiagramm eines Verfahrens 220 zum Ableiten einer Information über einen maximal zulässigen Laststrom, den ein erster Transistor bei einem Lastwechsel bei einem akzeptablen Spannungseinbruch bereitstellen kann, mittels einer Schaltungsanordnung. Die Schaltungsanordnung weist den ersten Transistor und einen zweiten Transistor auf, wobei der erste Transistor ausgelegt ist, um an seinem Senkenanschluss eine Versorgungsspannung für eine Lastschaltung bereitzustellen, wobei der zweite Transistor eine skalierte Kopie des ersten Transistors ist. Das Verfahren 220 umfasst Einstellen oder Einregeln 222 einer Steuerspannung des zweiten Transistors, so dass die Steuerspannung des zweiten Transistors einem aktuellen, maximal zulässigen Potentialunterschied zwischen dem Steueranschluss des ersten Transistors und dem Senkenanschluss des ersten Transistors entspricht. Ferner umfasst das Verfahren 220 Ableiten 224 der Information über den maximal zulässigen Laststrom, den der erste Transistor bei einem Lastwechsel bei einem akzeptablen Spannungseinbruch bereitstellen kann, basierend auf einem Stromfluss durch den zweiten Transistor. 4 shows a flowchart of a method 220 for deriving information about a maximum allowable load current which a first transistor can provide during a load change at an acceptable voltage dip, by means of a circuit arrangement. The circuit arrangement comprises the first transistor and a second transistor, wherein the first transistor is designed to provide at its drain terminal a supply voltage for a load circuit, wherein the second transistor is a scaled copy of the first transistor. The procedure 220 includes adjustment or adjustment 222 a control voltage of the second transistor, so that the control voltage of the second transistor corresponds to a current maximum allowable potential difference between the control terminal of the first transistor and the drain terminal of the first transistor. Furthermore, the method comprises 220 derive 224 information about the maximum allowable load current that the first transistor can provide at a load voltage change at an acceptable voltage dip, based on a current flow through the second transistor.

Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können durch einen Hardware-Apparat (oder unter Verwendung eine Hardware-Apparats), wie zum Beispiel einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung. Bei einigen Ausführungsbeispielen können einige oder mehrere der wichtigsten Verfahrensschritte durch einen solchen Apparat ausgeführt werden. Although some aspects have been described in the context of a device, it will be understood that these aspects also constitute a description of the corresponding method, so that a block or a component of a device is also to be understood as a corresponding method step or as a feature of a method step. Similarly, aspects described in connection with or as a method step also represent a description of a corresponding block or detail or feature of a corresponding device. Some or all of the method steps may be performed by a hardware device (or using a hardware device). Apparatus), such as a microprocessor, a programmable computer or an electronic circuit. In some embodiments, some or more of the most important method steps may be performed by such an apparatus.

Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, einer Festplatte oder eines anderen magnetischen oder optischen Speichers durchgeführt werden, auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken können oder zusammenwirken, dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.Depending on particular implementation requirements, embodiments of the invention may be implemented in hardware or in software. The implementation may be performed using a digital storage medium, such as a floppy disk, a DVD, a Blu-ray Disc, a CD, a ROM, a PROM, an EPROM, an EEPROM or FLASH memory, a hard disk, or other magnetic disk or optical memory are stored on the electronically readable control signals that can cooperate with a programmable computer system or cooperate such that the respective method is performed. Therefore, the digital storage medium can be computer readable.

Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.Thus, some embodiments according to the invention include a data carrier having electronically readable control signals capable of interacting with a programmable computer system such that one of the methods described herein is performed.

Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft.In general, embodiments of the present invention may be implemented as a computer program product having a program code, wherein the program code is operable to perform one of the methods when the computer program product runs on a computer.

Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.The program code can also be stored, for example, on a machine-readable carrier.

Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist. Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.Other embodiments include the computer program for performing any of the methods described herein, wherein the computer program is stored on a machine-readable medium. In other words, an embodiment of the method according to the invention is thus a computer program which has a program code for performing one of the methods described herein when the computer program runs on a computer.

Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist.A further embodiment of the inventive method is thus a data carrier (or a digital storage medium or a computer-readable medium) on which the computer program is recorded for carrying out one of the methods described herein.

Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.A further embodiment of the method according to the invention is thus a data stream or a sequence of signals, which represent the computer program for performing one of the methods described herein. The data stream or the sequence of signals may be configured, for example, to be transferred via a data communication connection, for example via the Internet.

Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.Another embodiment includes a processing device, such as a computer or a programmable logic device, that is configured or adapted to perform one of the methods described herein.

Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.Another embodiment includes a computer on which the computer program is installed to perform one of the methods described herein.

Ein weiteres Ausführungsbeispiel gemäß der Erfindung umfasst eine Vorrichtung oder ein System, die bzw. das ausgelegt ist, um ein Computerprogramm zur Durchführung zumindest eines der hierin beschriebenen Verfahren zu einem Empfänger zu übertragen. Die Übertragung kann beispielsweise elektronisch oder optisch erfolgen. Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder eine ähnliche Vorrichtung sein. Die Vorrichtung oder das System kann beispielsweise einen Datei-Server zur Übertragung des Computerprogramms zu dem Empfänger umfassen.Another embodiment according to the invention comprises a device or system adapted to transmit a computer program for performing at least one of the methods described herein to a receiver. The transmission can be done for example electronically or optically. The receiver may be, for example, a computer, a mobile device, a storage device or a similar device. For example, the device or system may include a file server for transmitting the computer program to the recipient.

Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC.In some embodiments, a programmable logic device (eg, a field programmable gate array, an FPGA) may be used to perform some or all of the functionality of the methods described herein. In some embodiments, a field programmable gate array may cooperate with a microprocessor to perform one of the methods described herein. In general, in some embodiments, the methods are performed by any hardware device. This may be a universal hardware such as a computer processor (CPU) or hardware specific to the process, such as an ASIC.

Claims

Circuit arrangement ( 100 ), comprising: a first transistor ( 102 ), which is designed to be connected to its drain port ( 106 ) a supply voltage (VSUP) for a load circuit ( 108 ) to provide; and a second transistor ( 104 ), which is a scaled copy of the first transistor ( 102 ); where a control terminal ( 110 ) of the first transistor ( 102 ) with a control connection ( 112 ) of the second transistor ( 104 ) is coupled; and wherein the circuit arrangement ( 100 ) is designed to provide a drain connection ( 114 ) of the second transistor ( 104 ) to a reference voltage (VREF) defining an accepted break-in threshold; and wherein the circuit arrangement ( 100 ) is designed to be based on a current flow (I ₂ ) through the second transistor ( 104 ) an information ( 116 ) via a maximum permissible load current (I _1max ).

Circuit arrangement ( 100 ) according to claim 1, wherein the accepted break-in threshold is an accepted break-in threshold to which the threshold value applied by the first transistor ( 102 ) provided supply voltage (VSUP) for the load circuit ( 108 ) may break without causing a malfunction.

Circuit arrangement ( 100 ) according to any one of claims 1 or 2, wherein the maximum allowable load current (I _1max ) is a maximum allowable load current, which in a load change by the load circuit ( 108 ) may be recorded maximum.

Circuit arrangement ( 100 ) according to one of claims 1 to 3, wherein that of the first transistor ( 102 ) at its sink connection ( 106 ) provided supply voltage (VSUP) is a regulated supply voltage.

Circuit arrangement ( 100 ) according to one of claims 1 to 4, wherein the circuit arrangement ( 100 ) is adapted to a control voltage (VGS ₂ ) of the second transistor ( 104 ) to adjust or adjust so that the control voltage (VGS ₂ ) of the second transistor ( 104 ) a current, maximum allowable potential difference between the control terminal ( 110 ) of the first transistor ( 102 ) and the drain connection ( 106 ) of the first transistor ( 102 ) corresponds.

Circuit arrangement ( 100 ) according to one of claims 1 to 5, wherein the circuit arrangement ( 100 ) a first amplifier ( 122 ) which is adapted to provide a control voltage for the first transistor ( 102 ) and the second transistor ( 104 ).

Circuit arrangement ( 100 ) according to claim 6, wherein the first amplifier ( 122 ) to provide the control voltage based on a provided scaled reference control voltage (VREF ₁ ) and a current scaled version of the supply voltage (VSUP).

Circuit arrangement ( 100 ) according to claim 7, wherein the circuit arrangement ( 100 ) a voltage divider ( 124 ) connected to the drain port ( 106 ) of the first transistor ( 102 ) to provide the current scaled version of the supply voltage (VSUP).

Circuit arrangement ( 100 ) according to one of claims 1 to 8, wherein the circuit arrangement ( 100 ) is designed to be connected by means of a third transistor ( 126 ) the drain connection ( 114 ) of the second transistor ( 104 ) to the reference voltage (VREF) that defines the accepted break-in threshold.

Circuit arrangement ( 100 ) according to claim 9, wherein the circuit arrangement ( 100 ) a second amplifier ( 132 ) configured to provide a second control voltage for the third transistor ( 126 ) based on a provided reference voltage (VREF ₂ ) defining the accepted break-in threshold and a current voltage applied to the sink terminal (VREF ₂ ). 114 ) of the second transistor ( 104 ) is to provide.

Circuit arrangement ( 100 ) according to claim 10, wherein a channel of the third transistor ( 126 ) in series between the drain port ( 114 ) of the second transistor ( 104 ) and a reference potential terminal is connected.

Circuit arrangement ( 100 ) according to one of claims 10 or 11, wherein the circuit arrangement ( 100 ) a fourth transistor ( 134 ) having a scaled copy of the third transistor ( 126 ), whereby a control connection ( 136 ) of the fourth transistor ( 134 ) with a control connection ( 138 ) of the third transistor ( 126 ), and wherein the circuit arrangement ( 100 ) is designed to be based on a current flow through the fourth transistor ( 134 ) the information ( 116 ) over the maximum permissible load current (I _1max ).

Circuit arrangement ( 100 ) according to claim 12, wherein the circuit arrangement ( 100 ) An institution ( 140 ) for measuring the current flow (I ₄ ) through the fourth transistor ( 134 ) to obtain the information ( 116 ) over the maximum permissible load current (I _1max ).

Circuit arrangement ( 100 ) according to one of claims 1 to 13, wherein the circuit arrangement ( 100 ) an analog-to-digital converter ( 140 ) adapted to receive the information ( 116 ) via the maximum permissible load current (I _1max ).

Circuit arrangement ( 100 ), comprising: a first transistor ( 102 ), which is designed to be connected to its drain port ( 106 ) a supply voltage (VSUP) for a circuit ( 108 ) to provide; and a second transistor ( 104 ), which is a scaled copy of the first transistor ( 102 ); the circuit arrangement ( 100 ) is adapted to a control voltage (VGS ₂ ) of the second transistor ( 104 ) to adjust or adjust so that the control voltage (VGS ₂ ) of the second transistor ( 104 ) a current maximum permissible potential difference between the control terminal ( 110 ) of the first transistor ( 102 ) and the drain connection ( 106 ) of the first transistor ( 102 ) corresponds; and wherein the circuit arrangement ( 100 ) is designed to receive a current flow (I ₂ ) through the second transistor ( 104 ) an information ( 116 ) via a maximum permissible load current (I _1max ), which the first transistor ( 102 ) at a load change at an acceptable voltage dip can be deduced.

Circuit arrangement ( 100 ) according to claim 15, wherein the control terminal ( 110 ) of the first transistor ( 102 ) with a control connection ( 112 ) of the second transistor ( 104 ) is coupled.

Circuit arrangement ( 100 ) according to one of claims 15 or 16, wherein the circuit arrangement ( 100 ) a first amplifier ( 122 ) which is adapted to control the control voltage for the first transistor ( 102 ) and the second transistor ( 104 ), the first amplifier ( 122 ) to provide the control voltage based on a provided scaled reference control voltage (VREF ₁ ) and a current scaled version of the supply voltage (VSUP).

Circuit arrangement ( 100 ) according to one of claims 15 to 17, wherein the circuit arrangement ( 100 ) is designed to provide a drain connection ( 114 ) of the second transistor ( 104 ) to a reference voltage (VREF) that defines an accepted threshold for breaking in by the first transistor ( 102 ) provided supply voltage (VSUP) for the load circuit ( 108 ) may break without causing a malfunction.

Circuit arrangement ( 100 ) according to claim 18, wherein the circuit arrangement ( 100 ) is designed to be connected by means of a third transistor ( 126 ) the drain connection ( 114 ) of the second transistor ( 104 ) to the reference voltage (VREF) which defines the accepted break-in threshold, a channel of the third transistor ( 126 ) in series between the drain port ( 114 ) of the second transistor ( 104 ) and a reference potential terminal is connected.

Circuit arrangement ( 100 ) according to claim 19, wherein the circuit arrangement ( 100 ) a second amplifier ( 132 ) configured to provide a second control voltage for the third transistor ( 126 ) based on a provided reference voltage (VREF ₂ ) defining the accepted break-in threshold and a current voltage applied to the sink terminal (VREF ₂ ). 114 ) of the second transistor ( 104 ) is to provide.

Circuit arrangement ( 100 ) according to claim 20, wherein the circuit arrangement ( 100 ) a fourth transistor ( 134 ) having a scaled copy of the third transistor ( 126 ), whereby a control connection ( 136 ) of the fourth transistor ( 134 ) with a control connection ( 138 ) of the third transistor ( 126 ), and wherein the circuit arrangement ( 100 ) is designed to be driven by the fourth transistor (12) based on a current flow (I ₄ ). 134 ) the information ( 126 ) over the maximum permissible load current (I _1max ).

Circuit arrangement ( 100 ) according to claim 21, wherein the circuit arrangement ( 100 ) An institution ( 140 ) for measuring the current flow (I ₄ ) through the fourth transistor ( 134 ) to obtain the information ( 116 ) over the maximum permissible load current (I _1max ).

Procedure ( 200 ) for determining information about a maximum allowable load current by means of a circuit arrangement, the circuit arrangement having a first transistor and a second transistor, the first transistor being designed to provide a supply voltage for a load circuit at its drain terminal, the second transistor scaling Is a copy of the first transistor, and wherein a control terminal of the first transistor is coupled to a control terminal of the second transistor, the method comprising the steps of: adjusting ( 202 ) a sink terminal of the second transistor to a reference voltage defining an accepted break-in threshold; and determining ( 204 ) of the information about the maximum allowable load current based on a current flow through the second transistor.

Procedure ( 220 ) for deriving information about a maximum allowable load current which a first transistor can provide at a load voltage change at an acceptable voltage dip, by means of a circuit arrangement, the circuit arrangement comprising the first transistor and a second transistor, the first transistor being adapted to providing to its drain terminal a supply voltage for a load circuit, the second transistor being a scaled replica of the first transistor, the method comprising the steps of: adjusting or adjusting ( 222 ) a control voltage of the second transistor, so that the control voltage of the second transistor corresponds to a current, maximum allowable potential difference between the control terminal of the first transistor and the drain terminal of the first transistor; and derive ( 224 ) information about the maximum allowable load current that the first transistor can provide at a load voltage change at an acceptable voltage dip, based on a current flow through the second transistor.

Computer program with a program code for performing a method according to claim 23 or 24, if the computer program runs on a computer or microprocessor.