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Stand der Technik
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Die Erfindung betrifft einen Halbleiterchip mit einem Substrat, auf dessen Vorderseite mindestens ein elektrischer Anschluss ausgebildet ist, der mit mindestens einem elektrischen Anschluss auf der Substratrückseite elektrisch verbunden ist.
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Des Weiteren betrifft die Erfindung ein Verfahren zur Prozessierung eines Halbleitersubstrats, um eine Vielzahl derartiger Halbleiterchips im Waferverbund herzustellen.
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Elektronische Bauteile mit Schaltungsfunktionen und mikromechanischen Funktionen werden seit etlichen Jahren für unterschiedlichste Anwendungen, beispielsweise im Bereich der Automobiltechnik und Consumer-Elektronik, eingesetzt. In der Regel umfassen diese Bauteile mehrere Halbleiterchips mit unterschiedlichen Funktionen, die in Massenfertigung hergestellt werden. Je nach Chipgröße und Wafergröße können auf einem Halbleiterwafer einige tausend Chips angeordnet werden, die dann am Ende des Herstellungsverfahrens vereinzelt werden, bevor sie in Bauteilen für bestimmte Anwendungen weiter verbaut werden. Dabei gewinnt sowohl die Miniaturisierung dieser Halbleiterchips als auch die Miniaturisierung der Bauteile zunehmend an Bedeutung. Zum einen trägt eine Miniaturisierung wesentlich zur Senkung der Herstellungskosten der Halbleiterchips und Bauteile und damit auch der Endgeräte bei. Zum anderen sollen insbesondere im Bereich der Consumer-Elektronik immer mehr Funktionen – und damit Chips und Bauteile – in ein Endgerät aufgenommen werden, während die Endgeräte selber immer kleiner werden. Folglich steht für die einzelnen Bauteile immer weniger Platz auf den Applikationsleiterplatten zur Verfügung.
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Aus der Praxis sind verschiedene Miniaturisierungskonzepte bekannt, die eine Integration von mikromechanisch realisierten Sensor- oder Aktorfunktionen und schaltungstechnischen Funktionen zur Signalverarbeitung und Ansteuerung vorsehen. Eine Möglichkeit besteht in der lateralen Integration von MEMS-Funktion und ASIC-Funktion auf einem gemeinsamen Chip. Es gibt aber auch bereits Konzepte zur sogenannten vertikalen hybriden Integration, wonach ein Chip-Stapel aus ASIC, MEMS und ggf. auch einem Kappenwafer gebildet wird. Die elektrische Kontaktierung der einzelnen Komponenten eines solchen vertikal hybrid integrierten Bauteils erfolgt vorteilhafterweise über sogenannte Durchkontakte, die sich von einem elektrischen Anschluss auf der Chipvorderseite durch das Chipsubstrat bis zu einem elektrischen Anschluss auf der Chiprückseite erstrecken. Diese Art der Kontaktierung kann auf kleinster Chipfläche realisiert werden und trägt so ebenfalls zur Bauteilminiaturisierung bei.
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In der
US 5,511,428 wird vorgeschlagen, für die elektrische Kontaktierung bzw. Umverdrahtung eines MEMS-Bauelements ein zusätzliches Trägersubstrats vorzusehen, das mit entsprechend angeordneten Durchkontakten versehen ist. Die Durchkontakte sind in Form von Durchgangsöffnungen im Trägersubstrat realisiert, die zunächst mit einer dielektrischen Isolationsschicht und dann mit einer elektrisch leitfähigen Schicht versehen wurden. Dadurch sind die Durchkontakte gegen das angrenzende Trägersubstrat und dementsprechend auch gegeneinander elektrisch isoliert. Bei den in der
US 5,511,428 beschriebenen Ausführungsbeispielen wird ein Siliziumsubstrat als Trägersubstrat verwendet, das mittels KOH-Ätzens strukturiert wurde, so dass die Öffnungsfläche der Durchgangsöffnungen auf der Substratrückseite deutlich größer ist, als die Öffnungsfläche auf der Substratvorderseite. Der Platzbedarf für einen solchen Durchkontakt ist relativ groß. Er wird maßgeblich durch das Ätzverfahren und die Dicke des Trägersubstrats bestimmt.
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Offenbarung der Erfindung
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Mit der vorliegenden Erfindung wird eine kostengünstige und platzsparende Möglichkeit zur Realisierung eines elektrischen Durchkontakts für einen Halbleiterchip der hier in Rede stehenden Art vorgeschlagen.
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Erfindungsgemäß wird zumindest ein Bereich der Substratseitenfläche des Halbleiterchips in einem von der Substratrückseite ausgehenden nasschemischen Ätzprozess erzeugt, so dass dieser Bereich der Substratseitenfläche abgeschrägt ist. Zumindest in diesem abgeschrägten Bereich der Substratseitenfläche wird mindestens eine elektrische Verbindungsleitung in Form einer elektrisch leitfähigen Beschichtung ausgebildet, die sich von dem mindestens einen elektrischen Anschluss auf der Substratvorderseite bis zu dem elektrischen Anschluss auf der Substratrückseite erstreckt.
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Die Erfindung geht vom Stand der Technik aus, wie er in der
US 5,511,428 beschrieben wird. Hier wurde zur Strukturierung des Halbleitersubstrats ein nasschemisches Ätzverfahren eingesetzt, bei dem mehrere Halbleitersubstrate parallel prozessiert werden können, was besonders kostengünstig ist. Im Unterschied zu diesem Stand der Technik werden die so geätzten Durchgangsöffnungen der Durchkontakte hier aber nicht im Mittelbereich des Substrats ausgebildet, sondern am Chiprand. Dadurch kann der Platzbedarf eines Durchkontakts bei gegebener Dicke des Substrats signifikant reduziert werden, nämlich auf die Hälfte der rückseitigen Öffnungsfläche.
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Es empfiehlt sich, die elektrisch leitfähige Beschichtung eines erfindungsgemäßen Durchkontakts durch mindestens eine dielektrische Isolationsschicht gegen das Halbleitersubstrat zu isolieren, um definierte elektrische Verhältnisse für den Durchkontakt und das angrenzende Substrat zu schaffen.
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In einer bevorzugten Ausführungsform der Erfindung werden die Verbindungsleitung auf der abgeschrägten Substratseitenfläche und ggf. auch der elektrische Anschluss auf der Substratrückseite aus einer Metallisierung herausstrukturiert, insbesondere aus Al, Cu, AlCu, AlSiCu und/oder Au. Auf diese Weise können Durchkontakte mit einem besonders niedrigen elektrischen Widerstand realisiert werden.
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Das erfindungsgemäße Verfahren zur Prozessierung eines Halbleitersubstrats sieht vor, zunächst eine Ätzstoppschicht für ein nasschemisches Tiefätzverfahren auf die Substratvorderseite aufzubringen. Erst darüber wird dann mindestens eine elektrisch leitfähige Schicht erzeugt, in der vorderseitige elektrische Anschlüsse der einzelnen Halbleiterchips ausgebildet werden. Die vorderseitige Ätzstoppschicht dient als Begrenzung für ein nasschemisches Tiefätzverfahren, mit dem die Substratrückseite erfindungsgemäß strukturiert wird. Dabei werden im Randbereich der Halbleiterchips Ätzgräben erzeugt, die sich von der Substratrückseite bis zur Ätzstoppschicht auf der Substratvorderseite erstrecken. Zumindest ein Wandungsabschnitt dieser Ätzgräben bildet einen abgeschrägten Bereich der Seitenfläche mindestens eines Halbleiterchips. Danach wird mindestens eine dielektrische Isolationsschicht auf die so strukturierte Substratrückseite aufgebracht. Der Schichtaufbau auf der Substratrückseite wird dann im Bodenbereich der Ätzgräben bis zur elektrisch leitfähigen Schicht auf der Substratvorderseite geöffnet, bevor mindestens eine elektrisch leitfähige Schicht auf den so strukturierten rückseitigen Schichtaufbau aufgebracht wird. Aus dieser elektrisch leitfähigen Schicht werden schließlich Anschlussleitungen und rückseitige Anschlusspads herausstrukturiert.
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In einer bevorzugten Ausführungsform der Erfindung ist die rasterartige Anordnung der Halbleiterchips so ausgelegt, dass die Grabenwandung der im nasschemischen Tiefenätzverfahren erzeugten Ätzgräben jeweils einen abgeschrägten Bereich der Seitenflächen mindestens zweier benachbart angeordneter Halbleiterchips bildet. Damit können die Anzahl der Halbleiterchips pro Substratfläche optimiert werden aber auch das Layout der Ätzgrabenstruktur.
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Kurze Beschreibung der Zeichnungen
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Wie bereits voranstehend erörtert, gibt es verschiedene Möglichkeiten, die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Dazu wird einerseits auf die den unabhängigen Patentansprüchen nachgeordneten Patentansprüche verwiesen und andererseits auf die nachfolgende Beschreibung eines Ausführungsbeispiels der Erfindung anhand der Figuren.
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1a zeigt eine schematische Schnittdarstellung durch einen Sensorbauteil 100 mit einem erfindungsgemäß konfigurierten mikromechanischen Sensorchip 10,
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1b zeigt eine Draufsicht auf die Rückseite des Sensorchips 10 und
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1c veranschaulicht die Montage des Sensorbauteils 100 anhand einer schematischen Schnittdarstellung.
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2a bis 2d veranschaulichen das erfindungsgemäße Verfahren zur Prozessierung eines Halbleitersubstrats am Beispiel der Herstellung von Sensorchips 10 im Waferverbund.
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Ausführungsformen der Erfindung
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Das in 1a dargestellte Sensorbauteil 100 ist in Form eines Chipstapels realisiert, der aus einem Sensorchip 10 und einer Kappe 20 besteht. Die mikromechanische Sensorfunktion des Sensorchips 10 ist in einem Schichtaufbau auf einem Halbleitersubstrat 1 ausgebildet und umfasst ein auslenkbares Strukturelement 11, dessen Auslenkungen senkrecht zu den Schichtebenen kapazitiv erfasst werden. Im hier dargestellten Ausführungsbeispiel handelt es sich bei dem Halbleitersubstrat 1 um ein Siliziumsubstrat. Der Schichtaufbau umfasst eine Oxidschicht 2 als dielektrische Isolationsschicht zwischen dem Si-Substrat 1 und den weiteren Schichten des Schichtaufbaus. Über dieser ersten Oxidschicht 2 befindet sich eine Leiterbahnschicht 3 aus Polysilizium, aus der Elektroden 12 einer Kondensatoranordnung zur Signalerfassung und entsprechende Anschlussleitungen 121 herausstrukturiert wurden. Das auslenkbare Strukturelement 11 ist im Schichtaufbau über den Elektroden 12 angeordnet und fungiert als auslenkbare Elektrode der Kondensatoranordnung. Es wurde aus einer Epi-Polysiliziumschicht 5 herausstrukturiert. Der für die Sensorfunktion erforderliche Abstand zwischen der Leiterbahnschicht 3 und dem auslenkbaren Strukturelement 11 wird durch eine strukturierte zweite Oxidschicht 4 zwischen der Leiterbahnschicht 3 und der Epi-Polysiliziumschicht 5 sichergestellt. Diese zweite Oxidschicht 4 dient außerdem der elektrischen Isolation zwischen Leiterbahnschicht 3 und Epi-Polysiliziumschicht 5. Die Kappe 20 wurde über dem auslenkbaren Strukturelement 11 montiert und schützt die Sensorstruktur so gegen widrige Umwelteinflüsse.
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Das Sensorbauteil 100 wird über die Rückseite des Sensorchips 10 elektrisch kontaktiert. Dazu wurde eine elektrische Verbindung zwischen den Anschlussleitungen 121 auf der Substratvorderseite und entsprechenden elektrischen Anschlüssen 13 auf der Rückseite des Si-Substrats 1 hergestellt. Erfindungsgemäß besteht diese elektrische Verbindung aus Verbindungsleitungen 14, die über einen abgeschrägten Bereich 15 der Substratseitenflächen von der Vorderseite auf die Rückseite des Si-Substrats 1 geführt sind. Sowohl die Verbindungsleitungen 14 als auch die rückseitigen elektrischen Anschlüsse 13 sind aus einer leitfähigen Schicht 7 herausstrukturiert, die sich über die Rückseite sowie die abgeschrägten Bereiche 15 der Seitenflächen des Si-Substrats 1 erstreckt und durch eine dritte Oxidschicht 6 gegen das Si-Substrat 1 elektrisch isoliert ist. Im hier dargestellten Ausführungsbeispiel handelt es sich bei der elektrisch leitfähigen Schicht 7 um eine strukturierte Metallisierung, wie z.B. Aluminium.
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Die Draufsicht auf die Rückseite des Bauteils 100 bzw. des Sensorchips 10 in 1b veranschaulicht zum einen die Strukturierung der Substratrückseite und zum anderen die Strukturierung der Rückseitenmetallisierung 7. Der Sensorchip 10 des hier beschriebenen Ausführungsbeispiels hat eine quadratische Chipfläche. Im Rahmen eines von der Substratrückseite ausgehenden nasschemischen Ätzprozesses wurde an allen vier Chipseiten ein mittig angeordneter Bereich 15 der Seitenfläche abgeschrägt. Die Verbindungsleitungen 14 sind über diese abgeschrägten Bereiche 15 auf die Substratrückseite geführt und münden dort in Anschlusspads 13, die genau wie die Verbindungsleitungen 14 aus der Rückseitenmetallisierung 7 herausstrukturiert wurden.
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Das Sensorbauteil 100 kann nun direkt über die rückseitigen Anschlusspads 13 kontaktiert werden. Dazu können Drahtbonds oder auch Balls bzw. Bumps 31 verwendet werden, was in 1c dargestellt ist. Das Sensorbauteil 100 wurde hier mit Bumps 31 versehen, um eine mechanische und elektrische Verbindung zu einer Leiterplatte 30 herzustellen. Auf diese Weise kann aber auch eine elektrische Verbindung zu einem weiteren Bauelement hergestellt werden, wie z.B. zu einem ASIC.
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Wie bereits eingangs erwähnt, werden Halbleiterchips in der Regel im Waferverbund gefertigt, wo sie in einer rasterartigen Anordnung in einem Halbleitersubstrat angelegt werden. Die erfindungsgemäße elektrische Verbindung zwischen elektrischen Anschlüssen auf der Substratvorderseite und elektrischen Anschlüssen auf der Rückseite eines Halbleiterchips wird vorteilhafterweise ebenfalls im Waferverbund angelegt und kann so einfach in den Prozessablauf der Chipherstellung eingebunden werden. Die 2a bis 2d veranschaulichen die hierfür erforderlichen Verfahrensschritte am Beispiel der Herstellung der voranstehend beschriebenen Sensorchips 10 im Waferverbund. Dargestellt ist jeweils ein Schnitt durch den Verbindungsbereich von zwei im Waferverbund benachbart angeordnete Sensorchips 10 vor der Montage des Kappenwafers 20.
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2a zeigt das Si-Substrat 1 mit dem Schichtaufbau, nachdem die Sensorstrukturen der einzelnen Sensorchips 10 mit Verfahren der Oberflächenmikromechanik erzeugt worden sind.
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Erfindungsgemäß werden nun die abgeschrägten Bereiche 15 der Substratseitenflächen erzeugt. Dazu wird die Rückseite des Si-Substrats 1 in einem nasschemischen Ätzverfahren strukturiert. Im vorliegenden Fall wurde die Substratrückseite zunächst maskiert, um die Form und Anordnung der zu erzeugenden Ätzgräben 8 zu definieren. Die Strukturierung erfolgte dann nasschemisch in einem KOH-Ätzbad, wobei die Oxidschicht 2 auf der Substratvorderseite als Ätzstoppschicht fungiert. 2b zeigt das Si-Substrat 1 nach dem KOH-Tiefätzschritt. Die V-förmigen Ätzgräben 8 mit dem für KOH-Ätzen charakteristischen Ätzwinkel von 54,7° erstrecken sich von der Substratrückseite bis zur ersten Oxidschicht 2 auf der Substratvorderseite. Die Ätzgräben 8 sind im Verbindungsbereich zwischen den beiden benachbarten Sensorchips 10 angeordnet, so dass jeweils eine Seite der Grabenwandung einen abgeschrägten Bereich 15 der Substratseitenfläche eines Sensorchips 10 bildet.
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An dieser Stelle sei angemerkt, dass an Stelle einer Oxidschicht auch ein pn-Übergang auf der Substratvorderseite als Ätzstopp für das rückseitige KOH-Ätzen genutzt werden kann und dass für den nasschemischen Tiefätzprozess auch andere Alkalilaugen, wie z.B. NaOH oder LiOH, genutzt werden können.
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Im nächsten Fertigungsschritt wird die strukturierte Rückseite des Si-Substrats 1 mit einer dielektrischen Isolationsschicht, hier mit einer weiteren Oxidschicht 6, versehen. Dies kann beispielsweise in einer Plasmakammer erfolgen. Um eine elektrische Kontaktierung der Anschlussleitungen 121 auf der Vorderseite des Si-Substrats 1 zu ermöglichen, muss die rückseitige Isolationsschicht 6 am Boden des Ätzgrabens 8 und auch die Oxidschicht 2 auf der Substratvorderseite geöffnet werden, was in 2c dargestellt ist. Diese Strukturierung der Oxidschichten 6 und 2 kann beispielsweise in einem trockenchemischen Ätzprozess mit Hilfe einer Sprühlackmaskierung erfolgen.
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Danach wird eine elektrisch leitfähige Schicht 7 auf die Substratrückseite aufgebracht und strukturiert, um die Verbindungsleitungen 14 und die rückseitigen Anschlusspads 13 auszubilden. Als leitfähige Schicht wird bevorzugt eine Metallisierung, wie z.B. Aluminium oder Kupfer, gewählt. Das Metall kann durch Sputtern abgeschieden werden und entweder durch Verwendung einer Schattenmaske während des Sputterprozesses oder nachträglich strukturiert werden. Erst danach werden die Sensorchips 10 aus dem Waferverbund herausgelöst. Die Position des Sägeschnitts zur Vereinzelung der Sensorchips 10 ist in 2d mit 40 bezeichnet. Der Sägeschnitt 40 verläuft durch den metallisierten Bodenbereich des Ätzgrabens 8 zwischen den benachbarten Sensorchips 10. Auf diese Weise wird für beide hier dargestellte Sensorchips 10 ein guter elektrischer Kontakt zwischen den Anschlussleitungen 121 auf der Vorderseite des Si-Substrats 1 und den Verbindungsleitungen 14 auf der abgeschrägten Substratseitenfläche 13 gewährleistet.
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Abschließend sei darauf hingewiesen, dass sich die vorliegende Erfindung nicht auf die Realisierung von mikromechanischen Halbleiterchips beschränkt, wie voranstehend anhand des Ausführungsbeispiels beschrieben, sondern auch auf Halbleiterchips mit anderen Funktionen anwendbar ist, wie beispielsweise auf ASICs und Kappenwafer.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- US 5511428 [0005, 0005, 0008]
