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Die Erfindung betrifft eine Schaltkreis-Anordnung, ein Verfahren zum Bilden einer Schaltkreis-Anordnung und ein Verfahren zum Prüfen der Integrität.
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In hardwaresicheren Modulen (Hardware Secure Modules) HSM ist es wünschenswert, die Integrität von Programm-Code oder Daten mittels eines Integrität-Prüf-Schaltkreises (in anderen Worten mittels eines Schaltkreises, der die Integrität prüft) zu überwachen, welcher unabhängig von der zentralen Verarbeitungseinheit (central processing unit) CPU selber ist. Der Integrität-Prüf-Schaltkreis kann in einer weniger Manipulations-anfälligen Weise als das CPU-System implementiert sein. Zum Beispiel kann der Integrität-Prüf-Schaltkreis als eine festverdrahtete Logik implementiert sein. Wenn eine Veränderung des Speicherinhalts detektiert wird, kann die CPU angehalten werden und dadurch die Widerstandsfähigkeit gegen Manipulationen des gesamten Systems verbessert werden. Des Weiteren können hardwaresichere Module widerstandsfähig gegenüber Seitenkanalattacken sein, indem Zufalls-Warte-Zustände in den CPU-Ausführungs-Fluss eingefügt werden. Zum Beispiel können Seitenkanalattacken durchgeführt werden, indem die Leistungsversorgung während des Betriebs überwacht wird, z. B. während sicherheitsbezogener Operationen. Das Einfügen von Zufalls-Warte-Zuständen in den CPU-Ausführungs-Fluss kann das Leistungsprofil über die Zeit verteilen und kann sichtbare Charakteristika von sicherheitsbezogenen Operationen entfernen. Das zufällige Einfügen von Warte-Zuständen kann benutzt werden, um Seitenkanalattacken zu verhindern. Beides, Prüfen der Integrität und das zufällige Einfügen von Warte-Zuständen kann die Programm-Ausführung der CPU verlangsamen.
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Verschiedene Ausführungsformen stellen eine Schaltkreis-Anordnung zur Verfügung, welche einen Prozessor; einen Speicher-Schaltkreis, welcher mit dem Prozessor verbunden ist, wobei der Prozessor eingerichtet ist, auf den Speicher-Schaltkreis zuzugreifen; einen blockierenden Schaltkreis, welcher eingerichtet ist, ein oder mehrere Zufalls-Warte-Zustand-Signale zu erzeugen, welche den Prozessor hindern, auf den Speicher-Schaltkreis zuzugreifen; und einen Integrität-Prüf-Schaltkreis, welcher eingerichtet ist, den Speicher-Schaltkreis während einer Warte-Zustand-Periode des einen oder der mehreren Zufalls-Warte-Zustand-Signale zu prüfen, aufweist.
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Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden einer Schaltkreis-Anordnung bereit, das Verfahren aufweisend: Verbinden eines Speicher-Schaltkreises mit einem Prozessor; Einrichten des Prozessors, um auf den Speicher-Schaltkreis zuzugreifen; Einrichten eines blockierenden Schaltkreises, um ein oder mehrere Zufalls-Warte-Zustand-Signals zu erzeugen, welche den Prozessor am Zugreifen auf den Speicher-Schaltkreis hindern; und Einrichten eines Integrität-Prüf-Schaltkreises, um den Speicher-Schaltkreis während einer Warte-Zustand-Periode des einen oder der mehreren Zufalls-Warte-Zustand-Signale zu prüfen.
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Verschiedene Ausführungsformen stellen ein Verfahren zum Prüfen der Integrität bereit, das Verfahren aufweisend ein Zugreifen auf einen Speicher-Schaltkreis durch einen Prozessor, welcher zu dem Speicher-Schaltkreis verbunden ist; Erzeugen eines oder mehrerer Zufalls-Warte-Zustand-Signale durch einen blockierenden Schaltkreis, damit Hindern des Prozessors am Zugreifen auf den Speicher-Schaltkreis; und Prüfen des Speichers-Schaltkreises während einer Warte-Zustand-Periode des einen oder der mehreren Zufalls-Warte-Zustand-Signale durch einen Integritäts-Prüf-Schaltkreis.
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Gemäß einer Ausführungsform ist der blockierende Schaltkreis eingerichtet, ein oder mehrere Zufalls-Warte-Zustand-Signale zu erzeugen, welche den Integrität-Prüf-Schaltkreis veranlassen, den Speicher-Schaltkreis während einer Warte-Zustand-Periode zu prüfen, wobei der Prozessor am Zugreifen auf den Speicher-Schaltkreis gehindert wird.
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Gemäß einer Ausführungsform ist der Prozessor eingerichtet, mindestens einen kryptographischen Algorithmus durchzuführen.
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Gemäß einer Ausführungsform ist der Prozessor eingerichtet, mindestens einen kryptographischen Algorithmus aus der folgenden Gruppe von kryptographischen Algorithmen durchzuführen, die Gruppe aufweisend: Authentifizierungsalgorithmen, Verschlüsselungsalgorithmen; und Hash-Funktionsalgorithmen.
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Gemäß einer Ausführungsform ist der Prozessor eingerichtet, mindestens einen Verschlüsselungsalgorithmus aus der folgenden Gruppe von Verschlüsselungsalgorithmen durchzuführen, die Gruppe aufweisend: symmetrischen Verschlüsselungsalgorithmus; und asymmetrischen Verschlüsselungsalgorithmus.
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Gemäß einer Ausführungsform ist der Prozessor eingerichtet, einen Block-Verschlüsselungsalgorithmus durchzuführen.
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Gemäß einer Ausführungsform ist der Prozessor eingerichtet, einen symmetrischen Block-Verschlüsselungsalgorithmus durchzuführen.
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Gemäß einer Ausführungsform ist der Prozessor eingerichtet, mindestens einen kryptographischen Algorithmus durchzuführen und ein assoziiertes Signal zu erzeugen, welches auf die Ausführungseigenschaften des mindestens einen kryptographischen Algorithmus bezogen ist; und der blockierende Schaltkreises ist eingerichtet, ein oder mehrere Zufalls-Warte-Zustand-Signale zu erzeugen, welches das assoziierte Signal verändert.
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Gemäß einer Ausführungsform weist das assoziierte Signal mindestens eine Art aus der folgenden Gruppe von Informations-Arten auf, die Gruppe aufweisend: Zeit-Ablauf-Information, Leistung-Verbrauchs-Information, elektromagnetische Abstrahlungs-Information.
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Gemäß einer Ausführungsform, ist der blockierende Schaltkreis eingerichtet, ein oder mehrere zufällig erzeugte Warte-Zustand-Signale während der Ausführung der Befehle durch den Prozessor zu erzeugen, welche die Ausführung der Befehle durch den Prozessor unterbrechen.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, eine Integritäts-Prüfung auf einem vorbestimmten Satz von Speicherdaten in dem Speicher-Schaltkreis durchzuführen.
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Gemäß einer Ausführungsform weist die Schaltkreis-Anordnung ferner einen Nur-Lesespeicher-Schaltkreis auf, welcher eingerichtet ist, einen oder mehrere Integrität-Prüf-Befehle zu speichern.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, einen oder mehrere Integrität-Prüf-Befehle zu empfangen, welche einen Satz von Speicherdaten und einen Ort der Speicherdaten, welche geprüft werden sollen, aufweisen.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, eine Integritäts-Prüfung auf den Speicherdaten in dem Speicher-Schaltkreis während eines zufällig erzeugten Warte-Zustands, während dessen die Ausführung der Befehle durch den Prozessor unterbrochen ist, durchzuführen.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, einen Algorithmus durchzuführen, um einen Zustand der Speicherdaten in dem Speicher-Schaltkreis zu ermitteln.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, mindestens einen Algorithmus aus der folgenden Gruppe von Algorithmen durchzuführen, die Gruppe aufweisend: Verschlüsselungsalgorithmus; und Hash-Funktionsalgorithmus.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, einen Block-Verschlüsselungsalgorithmus durchzuführen.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, mindestens einen Verschlüsselungsalgorithmus aus der folgenden Gruppe von Verschlüsselungsalgorithmen durchzuführen, die Gruppe aufweisend: Geheimer-Schlüssel-Verschlüsselungsalgorithmus; und Öffentlicher-Schlüssel-Verschlüsselungsalgorithmus.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet, einen symmetrischen Block-Verschlüsselungsalgorithmus durchzuführen.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis eingerichtet zum Ermitteln, ob oder ob nicht der Zustand der Speicherdaten in dem Speicher-Schaltkreis mit dem Referenz-Zustandswert übereinstimmt.
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Gemäß einer Ausführungsform ist der Integrität-Prüf-Schaltkreis ferner eingerichtet, ein Signal auszugeben, welches anzeigt, dass die Integrität der Speicherdaten aufrechterhalten ist, wobei der Zustand der Speicherdaten in dem Speicher-Schaltkreis, welcher aus der Integritäts-Prüfung (in anderen Worten aus dem Integritäts-Test) resultiert, mit einem Referenz-Zustandswert übereinstimmt; und ein Signal auszugeben, welches anzeigt, dass die Integrität der Speicherdaten nicht aufrechterhalten ist, wobei der Zustand der Speicherdaten in dem Speicher-Schaltkreis, welcher aus der Integritäts-Prüfung resultiert, nicht mit dem Referenz-Zustandswert übereinstimmt.
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Gemäß einer Ausführungsform ist der Prozessor eingerichtet, auf den Speicher-Schaltkreis zuzugreifen, wobei das Ausgabe-Signal anzeigt, dass die Integrität der Speicherdaten aufrechterhalten ist; und wobei der Prozessor eingerichtet ist, von einem Zugriff auf den Speicher-Schaltkreis abgehalten zu werden, wobei das Ausgabe-Signal anzeigt, dass die Integrität der Speicherdaten nicht aufrechterhalten ist.
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Gemäß einer Ausführungsform, weist die Schaltkreis-Anordnung ferner einen nichtflüchtigen Speicher-Schaltkreis auf, welcher eingerichtet ist, mindestens einen von einem Referenz-Zustandswert und einem Anfangswert zu speichern.
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Gemäß einer Ausführungsform weist die Schaltkreis-Anordnung ferner einen Steuerungs-Schaltkreis auf, welcher eingerichtet ist, mindestens einen Auftrag (in anderen Worten eine Tätigkeit oder Aufgabe) aus der folgenden Gruppe von Aufträgen durchzuführen, wenn mittels des Integrität-Test-Schaltkreises ermittelt wird, dass ein Zustand der Speicherdaten in dem Speicher-Schaltkreis nicht mit einem Referenz-Zustandswert übereinstimmt, wobei der mindestens eine Auftrag mindestens eine aus der folgenden Gruppe von Aktionen aufweist, die Gruppe aufweisend: Unterbrechen des Prozessors Trennen der Leistung von dem Prozessor, Zurücksetzen des Speicher-Schaltkreises, Stoppen eines Prozessor-Taktgebers.
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Gemäß einer Ausführungsform weist der Speicher-Schaltkreis mindestens einen Speicher-Schaltkreis aus der folgenden Gruppe von Speicher-Schaltkreisen auf, die Gruppe der Speicher-Schaltkreise aufweisend: einen nichtflüchtigen Speicher, einen Zufallszugriffsspeicher, einen Nur-Lesespeicher, und einen Flash-Speicher.
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Gemäß einer Ausführungsform weist der Speicher-Schaltkreis mindestens einen Speicher-Schaltkreis aus der folgenden Gruppe von Speicher-Schaltkreisen auf, die Gruppe der Speicher-Schaltkreise aufweisend: Magnetwiderstands-Zufallszugriffsspeicher, einen leitenden Brücken-Zufallszugriffsspeicher, einen Phasenwechselelement-Zufallszugriffsspeicher, einen programmierbaren Nur-Lesespeicher, einen löschbaren programmierbaren Nur-Lesespeicher, einen elektrisch löschbaren programmierbaren Nur-Lesespeicher, einen statischen Zufallszugriffsspeicher.
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Gemäß einer Ausführungsform weist die Schaltkreis-Anordnung ferner eine direkte Speicher-Zugriffs-Steuerung auf, welche eingerichtet ist, Speicherdaten von dem Speicher-Schaltkreis zu dem Integritäts-Prüf-Schaltkreis zu übertragen.
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Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
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In den Figuren bezeichnen gleiche Referenzzeichen allgemein dieselben Teile durchgehend über die unterschiedlichen Ansichten. Die Zeichnungen sind nicht unbedingt maßstabsgerecht, stattdessen ist der Schwerpunkt auf das allgemeine Erläutern der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Figuren beschreiben.
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Es zeigen
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1 eine Schaltkreis-Anordnung gemäß einer Ausführungsform;
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2A bis 2C eine Schaltkreis-Anordnung gemäß einer Ausführungsform;
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3 ein Zeit-Ablauf-Diagramm gemäß einer Ausführungsform;
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4 ein Verfahren zum Bilden einer Schaltkreis-Anordnung gemäß einer Ausführungsform;
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5 ein Verfahren zum Prüfen der Integrität gemäß einer Ausführungsform.
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In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres”, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
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Im Rahmen dieser Beschreibung werden die Begriffe ”verbunden”, ”angeschlossen” sowie ”gekoppelt” verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
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Das Wort „beispielhaft” wird hiermit in der Bedeutung „als ein Beispiel, Instanz oder Erläuterung dienend” verwendet. Eine beliebige Ausführungsform oder ein beliebiges Design, welches hiermit als „beispielhaft” beschrieben wird, sollte nicht unbedingt als bevorzugt oder vorteilhaft über andere Ausführungsformen oder Designs ausgelegt werden.
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Des Wort „Schaltkreis” kann hiermit verwendet werden, um eine Anordnung von einer oder mehreren elektrischen Komponenten zu bezeichnen, welche eingerichtet sind, z. B. angeordnet sind, eine Funktion durchzuführen, wobei der Schaltkreis implementiert sein kann, die Funktion mittels festverdrahteter Logik und/oder mittels eines oder mehrerer programmierbarer Prozessoren durchzuführen, z. B. mittels eines oder mehrerer programmierbarer Mikroprozessoren, z. B. Mikroprozessoren für einen Rechner mit komplexem Befehlssatz (complex instruction set computer) CISC, z. B. Mikroprozessoren für einen Rechner mit verringertem Befehlssatz (reduced instruction set computer) RISC, z. B. Digital-Signal-Mikroprozessoren DSP.
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Verschiedene Ausführungsformen stellen eine Schaltkreis-Anordnung bereit, welche die Effizienz eines Prozessors während Prozessen, welche die CPU sichern, verbessern kann. Verschiedene Ausführungsformen stellen eine Schaltkreis-Anordnung bereit, welche eine CPU-Ausführungsgeschwindigkeit aufrechterhalten kann.
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1 zeigt eine Schaltkreis-Anordnung 102 gemäß einer Ausführungsform. Die Schaltkreis-Anordnung 102 kann einen Prozessor 104 und einen Speicher-Schaltkreis 106, welcher mit dem Prozessor 104 verbunden ist, aufweisen. Der Prozessor 104 kann eingerichtet sein, um auf den Speicher-Schaltkreis 106 zuzugreifen. Die Schaltkreis-Anordnung 102 kann einen blockierenden Schaltkreis 108 aufweisen, welcher eingerichtet ist, ein oder mehrere Zufalls-Warte-Zustand-Signale zu erzeugen, welche den Prozessor 104 hindern, auf den Speicher-Schaltkreis 106 zuzugreifen. Die Schaltkreis-Anordnung 102 kann einen Integrität-Prüf-Schaltkreis 112 aufweisen, welcher eingerichtet ist, den Speicher-Schaltkreis 106 während einer Warte-Zustand-Periode des einen oder der mehreren Zufalls-Warte-Zustand-Signale zu prüfen. Die Schaltkreise oder Komponenten, z. B. der Prozessor 104, der blockierende Schaltkreis 108, der Integrität-Prüf-Schaltkreis 112, der Speicher-Schaltkreis 106, können mittels einer oder mehrerer elektrischer Verbindungen 146 elektrisch gekoppelt sein, z. B. einer Bus-Leitung oder mehrerer Bus-Leitungen.
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2A bis 2C zeigen eine Schaltkreis-Anordnung 202 gemäß einer Ausführungsform. 3 zeigt ein Zeitsteuerungsdiagramm 300 gemäß einer Ausführungsform. Das Zeitsteuerungsdiagramm 300 kann ein Zeitsteuerungsdiagramm einer Schaltkreis-Anordnung gemäß mindestens einer Schaltkreis-Anordnung 102 und einer Schaltkreisanordnung 202 aufweisen.
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Die Schaltkreis-Anordnung 202 kann einen Prozessor 204 und einen Speicher-Schaltkreis 206, welcher mit dem Prozessor 204 verbunden ist, aufweisen. Der Prozessor 204 kann eingerichtet sein, auf den Speicher-Schaltkreis 206 zuzugreifen. Die Schaltkreis-Anordnung 202 kann einen blockierenden Schaltkreis 208 aufweisen, welcher eingerichtet ist, ein oder mehrere Zufalls-Warte-Zustand-Signale zu erzeugen, welche den Prozessor 204 davon abhalten, auf den Speicher-Schaltkreis 206 zuzugreifen. Die Schaltkreis-Anordnung 202 kann einen Integrität-Prüf-Schaltkreis 212 aufweisen, welcher eingerichtet ist, den Speicher-Schaltkreis 206 während einer Warte-Zustand-Periode des einen oder der mehreren Zufalls-Warte-Zustand-Signale zu prüfen.
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Der blockierende Schaltkreis kann mittels eines Zufallszahlengenerators implementiert sein, z. B. eines echten Zufallszahlengenerators (true random number generator) TRNG oder eines Pseudozahlengenerators (pseudo number generator) PRNG. Der echte Zufallszahlengenerator TRNG kann auf einem oder mehreren Oszillatoren basieren, z. B. einem oder mehreren Ringoszillatoren.
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Die Schaltkreise oder die Komponenten, z. B. der Prozessor 204, der blockierende Schaltkreis 208, der Integrität-Prüf-Schaltkreis 212, der Speicher-Schaltkreis 206, können mittels einer oder mehrerer elektrischer Verbindungen elektrisch gekoppelt sein, z. B. einer oder mehrerer Bus-Leitungen.
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Der Prozessor 204 kann eine zentrale Verarbeitungseinheit (CPU) aufweisen.
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Der Prozessor 204 kann eingerichtet sein, auf den Speicher-Schaltkreis 206 zuzugreifen, um einen oder mehrere Programmbefehle auszuführen. Der Prozessor 204 kann eingerichtet sein, eine Sequenz von Operationen auszuführen. Der Prozessor 204 kann mittels festverdrahteter Logik implementiert sein, wobei z. B. ein fester Satz von Befehlen ausgeführt werden kann. Der Prozessor 204 kann als ein programmierbarer Prozessor implementiert sein, z. B. als ein Mikroprozessor, z. B. als ein Mikroprozessor für einen Rechner mit komplexem Befehlssatz CISC, z. B. als ein Mikroprozessor zum Rechnen mit verringertem oder reduziertem Befehlssatz RISC.
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Ein Speicher-Schaltkreis 206 kann einen beliebigen nichtflüchtigen Speicher-Schaltkreis aufweisen, wie beispielsweise einen Nur-Lesespeicher (read only memory) ROM, einen Flash-Speicher. Der Speicher-Schaltkreis 206 kann einen nichtflüchtigen Zufallszugriffsspeicher aufweisen, z. B. einen Magnetwiderstands-Zufallszugriffsspeicher (magnetoresistive random access memory) MRAM, z. B. einen leitenden Brücken-Zufallszugriffsspeicher (conductive bridge random access memory) CBRAM, z. B. einen Phasenwechselelement-Zufallszugriffsspeicher (phase change random access memory) PRAM. Der Speicher-Schaltkreis 206 kann einen nichtflüchtigen Nur-Lesespeicher aufweisen, z. B. einen programmierbaren Nur-Lesespeicher (programmable read only memory) PROM, z. B. einen löschbaren programmierbaren Nur-Lesespeicher (erasable programmable read only memory) EPROM, z. B. einen elektrisch löschbaren programmierbaren Nur-Lesespeicher (electrically erasable programmable read only memory) EEPROM. Der Speicher-Schaltkreis 206 kann einen nichtflüchtigen Speicher-Schaltkreis aufweisen, z. B. einen nichtflüchtigen RAM Speicher-Schaltkreis, z. B. einen statischen Speicher (static memory) SRAM.
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Der Prozessor 204 kann bei der Ausführung von einem oder mehreren Programmbefehlen eingerichtet sein, einen oder mehrere Algorithmen durchzuführen. Zum Beispiel, kann der Prozessor 204 einen kryptographischen Schaltkreis aufweisen, welcher mittels festverdrahteter Logik und/oder mittels eines oder mehrerer programmierbarer Prozessoren implementiert sein kann. Der eine oder die mehreren programmierbaren Prozessoren können z. B. einen oder mehrere programmierbare Mikroprozessoren, z. B. Mikroprozessoren für einen Rechner mit komplexem Befehlssatz CISC, z. B. für einen Rechner mit verringertem Befehlssatz RISC, z. B. Digital-Signalprozessoren DSP aufweisen.
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Zum Beispiel kann der Prozessor 204 eingerichtet sein, einen oder mehrere Programmbefehle auszuführen, z. B. kryptographischen Code, und/oder eingerichtet sein, einen oder mehrere Algorithmen auszuführen, z. B. kryptographische Algorithmen.
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In anderen Worten kann der Prozessor 204 einen kryptographischen Schaltkreis aufweisen, welcher eingerichtet sein kann, mindestens einen kryptographischen Algorithmus durchzuführen. Als ein Ergebnis der Ausführung des einen oder der mehreren Programmbefehle, wie beispielsweise die Durchführung von einem oder mehreren Algorithmen, kann der Prozessor 204 ein digitales Signal erzeugen, welches mit der Ausführung des einen oder der mehreren Programmbefehle assoziiert ist, d. h. welches auf die Ausführungs-Charakteristika des mindestens einen kryptographischen Algorithmus bezogen ist. Anschaulich kann das Signal unabsichtlich erzeugt werden. Anschaulich kann das Signal z. B. ein Ausführungs-Muster sein, welches in dem Leistungsverbrauch des Integrität-Prüf-Schaltkreises 212 sichtbar ist, welches ermöglichen kann, kryptographische Nachweisdaten, wie beispielsweise sichere Schlüssel, zurückzuverfolgen.
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Wenn das assoziierte Signal unmaskiert gelassen bleibt, kann Information, z. B. Ausführungs-Charakteristika, welche auf die Ausführung des einen oder der mehreren Programmbefehle durch den Prozessor 204 bezogen ist, durchsickern und damit die Sicherheit des Prozessors 204 gegenüber ungewollten Seitenkanalattacken schwächen. Kritisch ist dass, wenn der Prozessor 204 eingerichtet sein kann, Sicherheits-Operationen durchzuführen, Sicherheits-Information, welche auf den Prozessor 204 bezogen ist, durchsickern kann und Seitenkanalattacken können mindestens eine der folgenden durchgesickerten Information analysieren, z. B. die Dauer der Ausführung des kryptographischen Algorithmus, z. B. den Leistungsverbrauch, oder z. B. die elektromagnetischen Abstrahlung. Die Sicherheits-Operationen, zu deren Durchführen der Prozessor 204 eingerichtet sein kann, können mindestens einen kryptographischen Algorithmus aus der folgenden Gruppe kryptographischer Algorithmen aufweisen, die Gruppe aufweisend: Authentifizierungsalgorithmen, Verschlüsselungsalgorithmen; und Hash-Funktionsalgorithmen, z. B. MD5, SHA. Der Prozessor 204 kann eingerichtet sein, einen Block-Verschlüsselungsalgorithmus auszuführen. Der Prozessor 204 kann eingerichtet sein, mindestens einen Verschlüsselungsalgorithmus aus der folgenden Gruppe von Verschlüsselungsalgorithmen durchzuführen, die Gruppe aufweisend: Geheime-Schlüssel-(secret key)Verschlüsselungsalgorithmus auch symmetrische Algorithmen genannt, z. B. AES, DES; und Öffentliche-Schlüssel-(public key)Verschlüsselungsalgorithmus auch asymmetrisch genannt, z. B. RSA, ECC. Der Prozessor 204 kann eingerichtet sein, einen symmetrischen Block-Verschlüsselungsalgorithmus durchzuführen.
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Der blockierende Schaltkreis 208 kann eingerichtet sein, ein oder mehrere Zufalls-Warte-Zustand-Signale rnd_wait zu erzeugen, welche das assoziierte Signal verändern. Das assoziierte Signal kann mindestens eine Art aus der folgenden Gruppe von Informations-Arten aufweisen, die Gruppe aufweisend: Zeit-Ablauf-Information, z. B. Information bezogen auf die Länge der Zeit, welche der Prozessor 204 beansprucht (in anderen Worten benötigt), um bestimmte Befehle auszuführen, wie beispielsweise die Dauer der Ausführung des kryptographischen Algorithmus; Leistungs- und/oder Energie-Verbrauchs-Information, z. B. Information bezogen auf die Menge der Leistung, welche durch den Prozessor 204 benutzt wird, um bestimmte Befehle auszuführen; elektromagnetische Abstrahlungs-Information. In anderen Worten, kann das Einfügen von einem oder mehreren Zufalls-Warte-Zustand-Signalen durch den blockierenden Schaltkreis 208 das assoziierte Signal maskieren, z. B. durch verteilen des Leistungsprofils über die Zeit, z. B. durch Entfernen sichtbarer Charakteristika sicherheitsbezogener Operationen.
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Ungewollte Seitenkanalattacken, welche die Sicherheit des Prozessors 204 schwachen können, können mittels Einfügen von Zufalls-Warte-Zustand-Signalen rnd_wait in den Ausführungsfluss der CPU verhindert werden. Das Einfügen eines oder mehrerer Warte-Zustand-Signale kann die CPU-Geschwindigkeit verlangsamen, d. h. die Ausführungsgeschwindigkeit des Prozessors 204, wie beispielsweise die CPU, d. h. der Prozessor 204 kann gehindert werden, auf den Speicher-Schaltkreis 206 zuzugreifen. In anderen Worten, kann der blockierende Schaltkreis 208 eingerichtet sein, ein oder mehrere zufällig erzeugte Warte-Zustand-Signale rnd_wait während der Ausführung der Befehle durch den Prozessor 204 zu erzeugen, welche die Ausführung der Befehle durch den Prozessor 204 unterbrechen.
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Während mindestens einen Teils der Dauer, in welcher der Prozessor 204 gehindert werden kann, auf den Speicher-Schaltkreis 206 zuzugreifen, in anderen Worten, wenn der Prozessor 204 gehindert werden kann, auf den Speicher-Schaltkreis 206 zuzugreifen als ein Ergebnis des einen oder der mehreren Warte-Zustand-Signale, kann der Integrität-Prüf-Schaltkreis 212 eingerichtet sein, eine Integritäts-Prüfung (in anderen Worten einen Integritäts-Test) auf einem vorbestimmten Satz von Speicherdaten in dem Speicher-Schaltkreis 206 durchzuführen. In anderen Worten kann der blockierende Schaltkreis 208 eingerichtet sein, ein oder mehrere Warte-Zustand-Signale rnd_wait zu erzeugen, welche den Integrität-Prüf-Schaltkreis 212 veranlassen, den Speicher-Schaltkreis 206 während einer Warte-Zustand-Periode zu prüfen, wobei der Prozessor 204 daran gehindert wird, auf den Speicher-Schaltkreis 206 zuzugreifen. Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, eine Integritäts-Prüfung auf den Speicherdaten in dem Speicher-Schaltkreis 206 während eines zufällig erzeugten Warte-Zustands durchzuführen, während dessen die Ausführung der Befehle durch den Prozessor 204 unterbrochen ist. Deshalb können die zufälligen Wartezyklen des CPU-Systems, welche zum Verhindern von Seitenkanalattacken eingefügt werden, verwendet werden, das Speicher-Integrität-Prüfen ohne Vergrößern der benötigten Speicher-Bandbreite durchzuführen.
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Deshalb ist das Integritäts-Prüfen, anstelle Warte-Zustand-Einfüge-Prozesse und Integrität-Prüf-Prozesse unabhängig voneinander zu betreiben, mit dem Warte-Zustand-Einfügen gemäß verschiedenen Ausführungsformen kombiniert. Deshalb kann die ”inaktive” Zeit, welche durch das Warte-Zustand-Einfügen erzeugt wird, durch den Integrität-Prüf-Schaltkreis 212 gesondert von dem Prozessor 204 benutzt werden, um auf den Speicher-Schaltkreis 206 zuzugreifen.
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Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, einen oder mehrere Integrität-Prüf-Befehle zu empfangen, welche einen Satz von Speicherdaten und einen Ort der Speicherdaten, die geprüft werden sollen, aufweist. Zum Beispiel können die Integrität-Prüf-Befehle eine Adresse ic_adr der Speicherdaten, die geprüft werden sollen, und die Größe des Satzes, z. B. ic_low bis ic_high der Speicherdaten, die geprüft werden sollen, aufweisen.
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Ein oder mehrere Integrität-Prüf-Befehle können dem Integrität-Prüf-Schaltkreis 212 als Reaktion auf den blockierenden Schaltkreis 208 geliefert werden, welcher ein oder mehrere Zufalls-Warte-Zustand-Signale rnd_wait erzeugt, wie in 2B gezeigt.
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Die Schaltkreis-Anordnung 202 kann ferner eine Speicher-Zugriffs-Steuerung aufweisen, welche mittels festverdrahteter Logik und/oder mittels eines oder einer Mehrzahl von programmierbaren Prozessoren implementiert sein kann. Die Schaltkreis-Anordnung 202 kann ferner eine Speicher-Zugriffs-Steuerung aufweisen, z. B. eine direkte Speicher-Zugriffs-Steuerung 216, welche eingerichtet ist, Speicherdaten dat von dem Speicher-Schaltkreis 206 zu dem Integrität-Prüf-Schaltkreis 212 zu übertragen, wie in 2C gezeigt. Die direkte Speicher-Zugriffs-Steuerung 206 kann mittels eines oder mehrerer programmierbarer Prozessoren implementiert sein, z. B. mittels eines oder mehrerer programmierbarer Mikroprozessoren, z. B. CISC Mikroprozessoren, z. B. RISC Mikroprozessoren.
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Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, einen Algorithmus durchzuführen, um einen Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 zu ermitteln. Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, mindestens einen Algorithmus aus der folgenden Gruppe von Algorithmen durchzuführen, die Gruppe aufweisend: Verschlüsselungsalgorithmus; und Hash-Funktionsalgorithmus, um den Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 zu ermitteln.
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Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, einen Block-Verschlüsselungsalgorithmus durchzuführen, um den Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 zu ermitteln. Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, mindestens einen Verschlüsselungsalgorithmus aus der folgenden Gruppe von Verschlüsselungsalgorithmen durchzuführen, die Gruppe aufweisend: Geheime-Schlüssel-Verschlüsselungsalgorithmus; und Öffentliche-Schlüssel-Verschlüsselungsalgorithmus, um den Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 zu ermitteln. Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, einen symmetrischen Block-Verschlüsselungsalgorithmus durchzuführen, um den Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 zu ermitteln. Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, einen Prüfsummenalgorithmus durchzuführen, z. B. einfache Summe, CRC, nicht-lineare Funktion, HASH-Funktionen, um den Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 zu ermitteln.
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Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, zu ermitteln, ob oder ob nicht der Zustand ic_surf der Speicherdaten in dem Speicher-Schaltkreis 206 mit einem Referenz-Zustandswert ic_ref übereinstimmt. Die Schaltkreis-Anordnung 202 kann einen Vergleicher-Schaltkreis 236 aufweisen, der eingerichtet ist, den Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 mit einem Referenz-Zustandswert ic_ref zu vergleichen.
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Der Referenz-Zustandswert ic_ref kann in einem nichtflüchtigen Speicher-Schaltkreis 218 gespeichert werden. Die Schaltkreis-Anordnung 202 kann einen nichtflüchtigen Speicher-Schaltkreis 218 aufweisen. Der nichtflüchtigen Speicher-Schaltkreis 218 kann eingerichtet sein, mindestens einen von dem Referenz-Zustandswert ic_ref und einem Anfangswert (in anderen Worten einen Startwert) ic_seed, wobei der Anfangswert ic_seed für einen oder mehrere Prüfsummen-Prozesse in dem Integrität-Prüf-Schaltkreis 212 genutzt werden kann.
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Der Integrität-Prüf-Schaltkreis 212 kann ferner eingerichtet sein, ein Signal auszugeben, welches z. B. ic_ok angenommen hat, welches anzeigt, dass die Integrität der Speicherdaten aufrechterhalten ist, wobei der Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206, welcher aus der Integritäts-Prüfung (in anderen Worten dem Integritäts-Test) resultiert, mit dem Referenz-Zustandswert ic_ref übereinstimmt; und ein Signal auszugeben, welches z. B. ic_ok nicht angenommen hat, welches anzeigt, dass die Integrität der Speicherdaten nicht aufrechterhalten ist, wobei der Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206, welcher aus der Integritäts-Prüfung resultiert, mit dem Referenz-Zustandswert ic_ref nicht übereinstimmt.
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Der Prozessor 204 kann eingerichtet sein, auf den Speicher-Schaltkreis 206 zuzugreifen, z. B. fortzufahren auf den Speicher-Schaltkreis 206 zuzugreifen, z. B. fortzufahren die Programmbefehle auszuführen, wobei das Ausgabesignal anzeigt, dass die Integrität der Speicherdaten aufrechterhalten ist. Der Prozessor 204 kann eingerichtet sein, gehindert zu werden, auf den Speicher-Schaltkreis 206 zuzugreifen, wobei das Ausgabesignal anzeigt, dass die Integrität der Speicherdaten nicht aufrechterhalten ist. Zum Beispiel kann die Schaltkreis-Anordnung 202 einen Steuerungs-Schaltkreis 222 aufweisen, welcher eingerichtet ist, den Prozessor 204 zu unterbrechen, wenn durch den Integrität-Prüf-Schaltkreis 212 ermittelt wird, dass ein Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 nicht mit einem Referenz-Zustand ic_ref übereinstimmt, und dem Prozessor 204 zu erlauben, den Zugriff fortzusetzen, um die Programmbefehle auszuführen, wenn durch den Integrität-Prüf-Schaltkreis 212 ermittelt wird, dass ein Zustand ic_sum der Speicherdaten in dem Speicher-Schaltkreis 206 mit einem Referenz-Zustand ic_ref übereinstimmt.
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Die Schaltkreis-Anordnung 202 kann eine synchrone Schaltkreis-Anordnung aufweisen, welche einen Taktsignal-Generator 352 aufweist. Der Taktsignal-Generator kann einen 8 MHz oder einen 16 MHz Frequenz-Oszillator aufweisen, aber ist nicht unbedingt darauf limitiert.
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Der Zurücksetz-Schaltkreis 224 kann eingerichtet sein, ein Zurücksetz-Signal rst zu erzeugen, welches den Adressen-Zähler CNT 226 für die Integrität-Prüfer-Adresse ic_adr auf die Start-Adresse ic_low setzt. Ferner legt er die Integrität-Prüfer-Zustand-Ausgabe ic_ok fest. Der Zurücksetz-Schaltkreis 224 kann deshalb eingerichtet sein, mit einem Festlege-Schaltkreis 228 verbunden zu werden, welcher die Integrität-Prüfer-Zustand-Ausgabe ic_ok festlegt. Der Zurücksetz-Schaltkreis 224 kann deshalb eingerichtet sein, mit dem Adress-Zähler CNT 226 für die Integrität-Prüfer-Adresse verbunden zu werden. Der Adress-Zähler CNT 226 für die Integrität-Prüfer-Adresse kann ferner mit einem Nur-Lesespeicher-Schaltkreis 214 (nicht gezeigt) verbunden sein, wobei ic_adr von dem Nur-Lesespeicher-Schaltkreis 214 zu dem Adress-Zähler CNT 226 gesendet werden kann.
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Der blockierende Schaltkreis 208 erzeugt ein Signal rnd_wait 354, welches ein oder mehrere Zufalls-Warte-Zustand-Signale liefert, z. B. eine Sequenz von zufälligen Bits mit der Wahrscheinlichkeit einer logischen 1, welche den Prozentsatz der Warte-Zustände ermittelt, welche in die Prozessor-204-(CPU)Ausführung eingefügt werden. Ein oder mehrere Zufalls-Warte-Zustand-Signale können mindestens eine von einer echten zufälligen Bit-Sequenz oder einer pseudozufälligen Bit-Sequenz aufweisen.
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Der Multiplexer-Schaltkreis 232 kann zwischen dem Prozessor 204 und dem Speicher-Schaltkreis 206 eingerichtet sein. Der Multiplexer-Schaltkreis 232 kann zwischen dem Prozessor 204 und dem Adress-Zähler CNT 226 eingerichtet sein. Der Multiplexer-Schaltkreis 232 kann zwischen dem Speicher-Schaltkreis 206 und dem Adress-Zähler CNT 226 eingerichtet sein. Immer wenn rnd_wait angenommen (in anderen Worten festgelegt) wird, kann ic_adr 356 aus dem Programmspeicher, dem Speicher-Schaltkreis 206, eher als aus aus der Adresse 358, welche von dem Prozessor 204 (CPU) ausgegeben wird, mittels des Multiplexer-Schaltkreises 232 geholt werden.
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Der Integrität-Prüf-Schaltkreis 212 kann eingerichtet sein, unabhängig von der zentralen Verarbeitungseinheit (CPU) zu sein, z. B. kann der Integrität-Prüf-Schaltkreis 212 ein Peripherie-Gerät der CPU aufweisen. Der Integrität-Prüf-Schaltkreis 212 kann als eine festverdrahtete Logik implementiert sein, welche eingerichtet ist, ein oder mehrere Integrität-Prüf-Befehle durchzuführen. Alternativ kann der Integrität-Prüf-Schaltkreis 212 als ein programmierbarer Prozessor implementiert sein, z. B. als ein Mikroprozessor, z. B. als ein Mikroprozessor für einem Rechner mit komplexem Befehlssatz CISC, z. B. als ein Mikroprozessor zum Rechnen mit verringerten Befehlssatz RISC, z. B. als ein Digital-Signal-Prozessor DSP, eingerichtet, einen oder mehrere Integrität-Prüf-Befehle auszuführen.
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Der Integrität-Prüf-Schaltkreis 212 und der blockierende Schaltkreis 208 können jeder mit dem Prozessor 204 mittels einer oder mehrerer Eingabe/Ausgabe-Schnittstellen verbunden sein, welche analoge Schnittstellen und/oder digitale Schnittstellen aufweisen können. Die Eingabe/Ausgabe-Schnittstellen können serielle Schnittstellen und/oder parallele Schnittstellen aufweisen. Jede der Eingabe/Ausgabe-Schnittstellen kann in Übereinstimmung mit mindestens einem aus der folgenden Gruppe von Kommunikationsprotokollen implementiert sein, die Gruppe aufweisend: ein Ad-hoc-Kommunikationsprotokoll.
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Wie in 3 gezeigt, kann in dem Zyklus, welcher rnd_wait = 1 folgt, wenn die Speicherdaten dat bei Adresse ic_adr geholt werden, der Prozessor 204 mittels Festlegens des CPU-Wartens unterbrochen sein. Der blockierende Schaltkreis 208 kann mit dem Prozessor 204 verbunden sein. Das Zufalls-Warte-Signal, rnd_wait = 1, kann zu ic_acc 364 mittels eines oder mehrerer Flip-Flop-Schaltkreise 234 verzögert werden, um eine Vorausschau zu der Bit-Sequenz zu erhalten, um die Speicherlatenz zu kompensieren. In anderen Worten, kann das Zufalls-Warte-Signal rnd_wait = 1 zu dem Speicher-Schaltkreis 206 gemultiplext und mittels eines oder mehrerer Flip-Flop-Schaltkreise 234 verzögert werden. Das verzögerte Signal ic_acc, welches zu dem Integrität-Prüf-Schaltkreis 212 geliefert wird, kann daher mit der Latenz zwischen dem Anlegen der Leseadresse bis zum Bereitstellen der Daten dat an dem Lesedaten-Ausgang des Speicher-Schaltkreises 206 übereinstimmen. Das Holen der Daten dat und ic_adr von dem Speicher-Schaltkreis 206 kann synchronisiert werden und auf die Daten dat kann mittels des Integrität-Prüf-Schaltkreises 212 zugegriffen werden, wenn der Integritäts-Schaltkreis 212 ic_acc empfängt.
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Die Daten dat können in dem Integrität-Prüf-Schaltkreis 212, z. B. einer zyklischen Redundanz-Prüf-Einheit (in anderen Worten Redundanz-Test-Einheit), zu einem Prüfsummenwert ic_sum 366 akkumuliert werden. Der Adress-Zähler CNT 226 kann verwendet werden, die Adressen von ic_low bis ic_high zu akkumulieren. Wenn die End-Adresse ic_high erreicht ist, gibt der weitere Vergleicher-Schaltkreis 242 ein Fertigstellungs-Signal aus, und ic_stb 368 wird festgelegt und der Integrität-Prüfer-Zustand ic_ok 372 wird erneuert. Das Fertigstellungs-Signal kann mittels eines weiteren Verzögerungs-Schaltkreises 238 verzögert werden, bevor ic_stb 368 festgelegt wird. Der weitere Vergleicher-Schaltkreis 242, welcher mit dem Zähler CNT 226 verbunden sein kann, kann eingerichtet sein, zu prüfen, ob der Zähler CNT 226 die Adresse ic_high erreicht hat. Unterschiedliche Anfangswerte ic_seed können in den Integrität-Prüf-Schaltkreis 212 vorgeladen werden, z. B. das Prüfsummen-Register, um die Akkumulations-Sequenz zwischen Geräten oder für nachfolgende Prüfzyklen des Integrität-Prüfers zu ändern.
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Der Vergleicher-Schaltkreis 236 kann mit dem Integrität-Test-Schaltkreis 212 (in anderen Worten mit dem Integrität-Prüf-Schaltkreis 212) verbunden sein, und kann die akkumulierte Prüfsumme ic_sum mit dem Referenzwert ic_ref vergleichen. Der Vergleicher-Schaltkreis 236 erzeugt für den Festlege-Schaltkreis 228 ein Ausgabe Signal, welches Information aufweist, die sich auf den Vergleich, wenn ic_sum zu dem Referenzwert ic_ref, bezieht. Der Festlege-Schaltkreis 228 kann mit dem Integrität-Test-Schaltkreis 212 verbunden sein. Der Festlege-Schaltkreis 228 kann mit dem Integrität-Test-Schaltkreis 212 durch den Vergleicher-Schaltkreis 236 verbunden sein. Wenn die akkumulierte Prüfsumme ic_sum mit dem Referenzwert ic_ref übereinstimmt, nimmt der Festlege-Schaltkreis ic_ok an (in anderen Worten setzt ic_ok auf z. B. wahr oder legt ic_ok fest), und ic_ok bleibt angenommen. Wenn die akkumulierte Prüfsumme ic_sum nicht mit dem Referenzwert ic_ref übereinstimmt, nimmt der Festlege-Schaltkreis 228 ic_ok nicht an (in anderen Worten setzt ic_ok auf z. B. falsch oder legt ic_ok nicht fest), und ic_ok wird nicht angenommen. Ein nicht-angenommenes ic_ok kann von dem Festlege-Schaltkreis 228 zu dem Steuerungs-Schaltkreis 222 übertragen werden. Der Festlege-Schaltkreis 228 kann mit dem Steuerungs-Schaltkreis 222 verbunden sein. Ein nicht-angenommenes ic_ok kann in mindestens einen der folgenden Prozesse resultieren. Zum Beispiel kann der Prozessor 204 mittels des Steuerungs-Schaltkreises 222, d. h. der Zurücksetz-Erzeugungs-Einheit (reset generation unit) RGU, unterbrochen sein. Alternativ oder zusätzlich kann der Prozessor 204 mittels Festlegens von Prozessor-Zurücksetz/Warten unterbrochen werden. Alternativ oder zusätzlich kann der Prozessor-Taktgeber gestoppt werden. Alternativ oder zusätzlich kann die Leistung von dem Prozessor 204 getrennt werden.
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4 zeigt ein Verfahren 400 zum Bilden der Schaltkreis-Anordnung 102 gemäß einer Ausführungsform. Das Verfahren 400 weist auf:
- • Verbinden eines Speicher-Schaltkreises 106, 206 zu einem Prozessor 104, 204 (in 410);
- • Einrichten des Prozessors 104, 204 zum Zugreifen auf den Speicher-Schaltkreis 106, 206 (in 420);
- • Einrichten eines blockierenden Schaltkreises 108, 208 zum Erzeugen eines oder mehrerer Zufalls-Warte-Zustand-Signale, welche den Prozessor 104, 204 am Zugreifen auf den Speicher-Schaltkreis 106, 206 hindern (in 430); und
- • Einrichten eines Integrität-Prüf-Schaltkreises 112, 212, um den Speicher-Schaltkreis 106, 206 während einer Warte-Zustand-Periode des einen oder der mehreren Zufalls-Warte-Zustand-Signale zu prüfen (in 440).
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5 zeigt ein Verfahren 500 zum Prüfen der Integrität gemäß einer Ausführungsform.
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Das Verfahren 500 weist auf
- • Zugreifen auf einen Speicher-Schaltkreis 106, 206 mittels eines Prozessors 104, 204 auf, welcher mit dem Speicher-Schaltkreis 106, 206 verbunden ist (in 510);
- • Erzeugen eines oder mehrerer Zufalls-Warte-Zustand-Signale mittels eines blockierenden Schaltkreises 108, 208, dadurch Hindern des Prozessors 104, 204 am Zugreifen auf den Speicher-Schaltkreis 106, 206 (in 520); und
- • Prüfen des Speicher-Schaltkreises 106, 206 während einer Warte-Zustand-Periode des einen oder der mehreren Zufalls-Warte-Zustand-Signale mittels eines Integrität-Prüf-Schaltkreises 112, 212 (in 530).
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Während die Erfindung teils gezeigt und unter Bezugnahme auf bestimmte Ausführungsformen beschrieben wurde, sollte von dem Fachmann verstanden werden, dass verschiedenartige Änderungen in Form und Detail hiermit gemacht werden können, ohne von dem Umfang und Geltungsbereich der Erfindung, wie durch die angefügten Ansprüche definiert, abzuweichen. Der Geltungsbereich der Erfindung ist somit durch die angefügten Ansprüche angegeben und alle Änderungen, welche innerhalb der Bedeutung und dem Äquivalenzbereich der Ansprüche liegen, sind deshalb beabsichtigt, umfasst zu werden.
