DE102013020966A1 - Leistungseffiziente Attribut-Handhabung für Parkettierungs- und Geometrie-Schattierungseinheiten - Google Patents

Leistungseffiziente Attribut-Handhabung für Parkettierungs- und Geometrie-Schattierungseinheiten Download PDF

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Abstract

Attribute von Grafikobjekten werden in mehreren Grafikverarbeitungs-Pipelines verarbeitet. Ein Datenstrom-Multiprozessor (SM) ruft eine erste Gruppe an Parametern, die mit einer Gruppe von Grafikobjekten verknüpft sind, aus einer ersten Gruppe an Puffern ab. Der SM führt eine erste Gruppe an Operationen an der ersten Gruppe an Parametern entsprechend einer ersten Phase der Verarbeitung aus, um eine zweite Gruppe an Parametern, die in einer zweiten Gruppe an Puffern gespeichert wird, zu erzeugen. Der SM führt eine zweite Gruppe an Operationen an der zweiten Gruppe an Parametern entsprechend einer zweiten Phase der Verarbeitung aus, um eine dritte Gruppe an Parametern zu erzeugen, die in einer dritten Gruppe an Puffern gespeichert wird. Ein Vorteil der offenbarten Techniken besteht darin, dass Arbeit aus einer ersten Phase in eine zweite Phase der grafischen Verarbeitung neu verteilt wird, ohne dass die Attribute in dem Cache-Speicher oder den Systemspeicher kopiert werden müssen oder ohne dass die Attribute daraus ausgelesen werden müssen, woraus sich ein geringerer Leistungsverbrauch ergibt.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein die dreidimensionale (3D) Grafikverarbeitung und betrifft insbesondere eine leistungseffizienter Attribut-Handhabung für Parkettierungs- und Geometrie-Schattierungseinheiten.
  • Beschreibung des Stands der Technik
  • Computererzeugte Bilder, die 2D- und 3D-Grafikobjekte enthalten, werden typischerweise unter Anwendung einer grafischen Verarbeitungseinheit (GPU) mit einer oder mehreren mehrstufigen Grafikverarbeitungs-Pipelines erzeugt. Derartige Grafik-Pipelines enthalten diverse programmierbare und festgelegte Funktionsstufen. Programmierbare Stufen enthalten diverse Verarbeitungseinheiten, die Schattierungsprogramme ausführen, um Grafikobjekte zu erzeugen, und um diverse visuelle Effekte, die mit grafischen Objekten verknüpft sind, zu erzeugen.
  • Für eine effiziente Verarbeitung werden Grafikobjekte typischerweise auf die mehrstufigen Grafikverarbeitungs-Pipelines verteilt, so dass jede Grafikverarbeitungs-Pipeline näherungsweise die gleiche Arbeitslast hat. Wenn die Grafikobjekte in den Grafikverarbeitungs-Pipelines verarbeitet werden, kann es ein hohes Maß an Erweiterung der Arbeitslast in einer oder mehreren der Grafikverarbeitungs-Pipelines geben. Beispielsweise kann die Oberfläche eines Grafikobjekts in eine Reihe kleinerer Grafikobjekte, etwa in Dreiecke, in einem Prozess unterteilt werden, der als Parkettierung bzw. Mosaikeinteilung bekannt ist. Die Menge kleinerer Grafikobjekte, die durch die Parkettierung erzeugt wird, kann sich stark von einem Grafikobjekt zu einem anderen unterscheiden. Als Folge davon kann die Arbeitslast der Grafikverarbeitungs-Pipelines während der Parkettierung sehr unausgewogen werden, selbst wenn die Arbeitslast der Pipelines vor der Parkettierung ausgeglichen war. Grafikverarbeitungs-Pipelines mit einer relativ geringen Auslastung könnten die Verarbeitung früh beenden. Derartige Grafikverarbeitungs-Pipelines könnten in einen untätigen Zustand eintreten, während die Beendigung der Verarbeitung in den Grafikverarbeitungs-Pipelines mit einer relativ hohen Auslastung noch aussteht. Eine derartige unausgewogene Arbeitsaufteilung zwischen den Grafikverarbeitungs-Pipelines könnte die Effizienz der GPU reduzieren.
  • Eine mögliche Lösung für dieses Problem besteht darin, die Arbeitsauslastung zwischen den Grafikverarbeitungs-Pipelines in der Parkettierungs-Stufe erneut auszugleichen. Die Verarbeitung diverser Grafikobjekte kann dann von einer anderen Grafikverarbeitungs-Pipeline nach der erneuten Angleichung im Vergleich zu vor der erneuten Angleichung ausgeführt werden. Vor dem erneuten Angleich kopieren die Grafikverarbeitungs-Pipelines die Attribute der Grafikobjekte von einem lokalen Speicher in einen Cache-Speicher oder Systemspeicher. Nach dem erneuten Angleichen rufen die Grafikverarbeitungs-Pipelines die Attribute der Grafikobjekte aus dem Cache-Speicher oder dem Systemspeicher entsprechend der neu angeglichenen Zuweisung von Arbeit ab und kopieren die Attribute in den lokalen Speicher. Ein Nachteil bei dieser Vorgehensweise besteht darin, dass Leistung verbraucht wird, wenn Attribute zwischen dem lokalen Speicher und dem Cache-Speicher oder Systemspeicher ausgetauscht werden. In Anwendungen mit geringer Energie, etwa, wenn die GPU zu einem Mobilgerät gehört, reduziert Leistung, die verbraucht wird, wenn Daten in den Cache-Speicher oder den Systemspeicher geschrieben werden oder aus diesem ausgelesen werden, die Batterielebensdauer des Mobilgeräts und somit auch die verfügbare Betriebszeit des Geräts.
  • Wie das Vorhergehende zeigt, ist das, was auf diesem Gebiet der Technik benötigt wird, eine verbesserte Technik zur erneuten Angleichung der Arbeitslast in einer Grafik Verarbeitungs-Pipeline.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Eine Ausführungsform der vorliegenden Erfindung gibt ein Verfahren zur Verarbeitung von Attributen von Grafikobjekten in mehreren Grafikverarbeitungs-Pipelines an. Das Verfahren umfasst: Abrufen einer ersten Gruppe an Parametern, die mit einer Gruppe von Grafikobjekten verknüpft sind, aus einer ersten Gruppe an Puffern. Das Verfahren umfasst ferner Ausführen einer ersten Gruppe an Operationen an der ersten Gruppe an Parametern entsprechend einer ersten Phase einer Verarbeitung, um eine zweite Gruppe an Parametern zu erzeugen, und Speichern der zweiten Gruppe an Parametern in einer zweiten Gruppe an Puffern. Das Verfahren umfasst ferner Ausführen einer zweiten Gruppe an Operationen an der zweiten Gruppe an Parametern entsprechend einer zweiten Phase der Verarbeitung, um eine dritte Gruppe an Parametern zu erzeugen, und Speichern der dritten Gruppe an Parametern in einer dritten Gruppe an Puffern.
  • Andere Ausführungsformen umfassen, ohne Einschränkung, ein computerlesbares Medium, das Befehle enthält, die eine Verarbeitungseinheit in die Lage versetzen, einen oder mehrere Aspekte der offenbarten Verfahren zu realisieren. Andere Ausführungsformen umfassen, ohne Einschränkung, ein Subsystem, das eine Verarbeitungseinheit aufweist, die ausgebildet ist, einen oder mehrere Aspekte der offenbarten Verfahren zu realisieren, und umfasst eine Recheneinrichtung, die ausgebildet ist, einen oder mehrere Aspekte der offenbarten Verfahren zu realisieren.
  • Ein Vorteil der offenbarten Techniken besteht darin, dass Arbeit in einem einzelnen Datenstrom-Multiprozessoren-System von einer ersten Phase einer Grafikverarbeitung in eine zweite Phase der Grafikverarbeitung umverteilt wird, ohne dass die Attribute der Grafikobjekte in dem Cache-Speicher oder Systemspeicher kopiert werden müssen und später die Attribute aus einem dieser Speicher wieder abgerufen werden müssen. Das Kopieren von Attributen in einen entfernten Speicher und das Abrufen von Attributen aus diesem entfernten Speicher, etwa dem Cache-Speicher oder dem Systemspeicher, erfordert typischerweise die Versorgung mehrerer chipexterner Komponenten in Form eines Speichers, einer Steuerung und einer Schnittstelle in einer Mehrebenen-Speicherhierarchie. Das Kopieren in und das Abrufen aus einem entfernten Speicher kann ferner einen Übergang von einigen Komponenten von einem Zustand mit geringer Leistungsaufnahme in einen Zustand mit hoher Leistungsaufnahme hervorrufen. Das Zugreifen auf einen lokalen gemeinsam benutzten Speicher beinhaltet typischerweise nicht die Einschaltung oder die Änderung des Leistungszustands von chipexternen Komponenten. Folglich reduzieren die offenbarten Techniken die gesamte Leistungsaufnahme und dienen dazu, die Betriebszeit zwischen Batterieladezyklen in Mobilgeräten zu verlängern.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Um die Art und Weise, in der die oben genannten Merkmale der vorliegenden Erfindung im Detail verstanden werden können, anzugeben, wird eine speziellere Beschreibung der Erfindung, die zuvor kurz zusammengefasst ist, mit Bezug zu Ausführungsformen angegeben, wovon einige in den angefügten Zeichnungen dargestellt sind. Es sollte jedoch beachtet werden, dass die angefügten Zeichnungen nur typische Ausführungsformen dieser Erfindung darstellen und daher nicht als Einschränkung ihres Schutzbereichs zu betrachten sind, da die Erfindung andere gleichermaßen wirksame Ausführungsformen zulässt.
  • 1 ist eine Blockansicht, die ein Computersystem darstellt, das ausgebildet ist, einen oder mehrere Aspekte der vorliegenden Erfindung zu realisieren;
  • 2 ist eine Blockansicht eines Parallelverarbeitungssubsystems für das Computersystem aus 1 gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 3A ist eine Blockansicht einer Partitionseinheit in einer der PPUs aus 2 gemäß einer Ausführungsform der Erfindung;
  • 3B ist eine Blockansicht eines Teils eines Datenstrom-Multiprozessors (SM) in einem allgemeinen Verarbeitungs-Cluster (GPC) aus 2 gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 4 ist eine Konzeptansicht einer Grafikverarbeitungs-Pipeline, in die eine oder mehrere der Parallelverarbeitungseinheiten aus 2 zur Realisierung konfiguriert werden können gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5 zeigt eine Zuweisungsabbildung bzw. Reservierungsabbildung des gemeinsam benutzten Speichers aus 3B gemäß einer Ausführungsform der Erfindung;
  • 6 zeigt eine Zuweisungsanforderungen des gemeinsam benutzten Speichers aus 3B gemäß einer weiteren Ausführungsform der Erfindung; und
  • 7A–7B zeigen ein Flussdiagramm von Verfahrensschritten zur Umverteilung von Attributen von Grafikobjekten, die von einer grafischen Verarbeitungseinheit verarbeitet werden, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung werden zahlreiche spezielle Details angegeben, um ein gründlicheres Verständnis der vorliegenden Erfindung zu ermöglichen. Jedoch erkennt der Fachmann, dass die vorliegende Erfindung auch ohne eines oder mehrerer dieser speziellen Details in die Praxis umgesetzt werden kann.
  • Systemüberblick
  • 1 ist eine Blockansicht, die ein Computersystem 100 darstellt, das ausgebildet ist, einen oder mehrere Aspekte der vorliegenden Erfindung zu realisieren. Das Computersystem 100 umfasst eine zentrale Recheneinheit (CPU) 102 und einen Systemspeicher 104, die über einen Verbindungspfad, der eine Speicherbrücke 105 enthalten kann, miteinander in Verbindung stehen. Die Speicherbrücke 105, die beispielsweise ein Nordbrücken-Chip sein kann, ist über einen Bus oder einen anderen Kommunikationspfad 106 (beispielsweise eine HyperTransport-Verbindung) mit einer I/O-(Eingabe/Ausgabe-)Brücke 107 verbunden. Die I/O-Brücke 107, die beispielsweise ein Südbrücken-Chip sein kann, empfängt eine Anwendereingabe aus einem oder mehreren Anwender-Eingabegeräten 108 (beispielsweise Tastatur, Maus) und leitet die Eingabe an die CPU 102 über den Kommunikationspfad 106 und die Speicherbrücke 105 weiter. Ein Parallelverarbeitungssubsystem 112 ist mit der Speicherbrücke 105 über einen Bus oder einen zweiten Kommunikationspfad 113 (beispielsweise ein peripherer Komponenten-Verbindung-(PCI)Express, ein beschleunigter Graphikport oder eine HyperTransport-Verbindung) verbunden. In einer Ausführungsform ist das Parallelverarbeitungssubsystem 112 ein Grafiksubsystem, das Pixel einem Anzeigegerät 110 zuleitet, das eine konventionelle Kathodenstrahlröhre, eine Flüssigkristallanzeige, eine Anzeige mit lichtemittierenden Dioden oder dergleichen sein kann. Eine Systemdiskette 114 ist ebenfalls mit der I/O-Brücke 107 verbunden und kann ausgebildet sein, Inhalt und Anwendungen und Daten zur Verwendung durch die CPU 102 und das Parallelverarbeitungssubsystem 112 zu speichern. Die Systemdiskette 114 stellt nicht-flüchtigen Speicherplatz für Anwendungen und Daten bereit und kann fest installierte oder entfernbare Festplattenlaufwerke, Flash-Speichereinrichtungen und CD-(Kompaktdisketten-Nur-Lese-Speicher), DVD-(digitale Vielseitigkeitsdisketten-ROM), Blu-ray, HD-DVD (hochauflösende DVD) oder andere magnetische, optische Speichereinrichtungen oder Halbleiterspeichereinrichtungen umfassen.
  • Ein Schalter bzw. eine Schalteinrichtung 116 stellt Verbindungen zwischen der I/O-Brücke 107 und anderen Komponenten, etwa einem Netzwerkadapter 118 und diversen Zusatzkarten 120 und 121 bereit. Andere Komponenten (nicht explizit gezeigt) einschließlich eines universellen seriellen Busses (USB) oder andere Portverbindungen, Kompaktdisketten-(CD-)Laufwerke, digitale Vielseitigkeitsdisketten-(DVD-)Laufwerke, Filmaufzeichnungsgeräte und dergleichen, können ebenfalls mit der I/O-Brücke 107 verbunden sein. Die diversen Kommunikationspfade, die in 1 gezeigt sind, einschließlich der speziell genannten Kommunikationspfade 106 und 113, können unter Anwendung beliebiger geeigneter Protokolle realisiert werden, etwa durch PCI-Express, AGP (beschleunigter Graphikport), HyperTransport oder durch ein oder mehrere andere Bus- oder Punkt-Zu-Punkt-Kommunikationsprotokolle, und Verbindungen zwischen unterschiedlichen Geräten können unterschiedliche Protokolle benutzen, wie dies im Stand der Technik bekannt ist.
  • In einer Ausführungsform enthält das Parallelverarbeitungssubsystem 112 eine Schaltung, die für Grafikverarbeitung und Videoverarbeitung optimiert ist, wozu beispielsweise eine Videoausgabeschaltung gehört, und das System bildet eine grafische Verarbeitungseinheit (GPU). In einer weiteren Ausführungsform enthält das Parallelverarbeitungssubsystem 112 eine Schaltung, die für die Verarbeitung für Allgemeinzwecke optimiert ist, wobei dennoch die zu Grunde liegende Rechenarchitektur, die nachfolgend detaillierter beschrieben ist, beibehalten ist. In einer noch weiteren Ausführungsform kann das Parallelverarbeitungssubsystem 112 mit einem oder mehreren anderen Systemelementen zu einem einzelnen Subsystem zusammengefasst sein, etwa durch Vereinigen der Speicherbrücke 105, der CPU 102 und der I/O-Brücke 107, um ein System auf einem Chip (SoC) zu bilden.
  • Zu beachten ist, dass das hierin gezeigte System anschaulicher Natur ist und dass Variationen und Modifizierungen möglich sind. Die Verbindungstopologie, einschließlich der Anzahl und Anordnung von Brücken, die Anzahl an CPUs 102 und die Anzahl an Parallelverarbeitungssubsystemen 112 kann nach Bedarf modifiziert werden. Beispielsweise ist in einigen Ausführungsformen der Systemspeicher 104 direkt mit der CPU 102 anstatt über eine Brücke verbunden, und andere Geräte kommunizieren mit dem Systemspeicher 104 über die Speicherbrücke 105 und die CPU 102. In anderen alternativen Topologien ist das Parallelverarbeitungssubsystem 112 mit der I/O-Brücke 107 oder direkt mit der CPU 102 anstatt mit der Speicherbrücke 105 verbunden. In noch anderen Ausführungsformen können die I/O-Brücke 107 und die Speicherbrücke 105 in einem einzelnen Chip integriert sein, anstatt dass sie als ein oder mehrere diskrete Bauelemente vorhanden sind. Große Ausführungsformen können zwei oder mehr CPUs 102 und zwei oder mehr Parallelverarbeitungssubsysteme 112 aufweisen. Die speziellen Komponenten, die hierin gezeigt sind, sind optional; beispielsweise kann eine beliebige Zahl an Zusatzkarten oder peripheren Geräten unterstützt werden. In einigen Ausführungsformen ist der Schalter 116 weggelassen, und der Netzwerkadapter 118 und die Zusatzkarten 120, 121 sind direkt mit der I/O-Brücke 107 verbunden.
  • 2 zeigt ein Parallelverarbeitungssubsystem 112 gemäß einer Ausführungsform der vorliegenden Erfindung. Wie gezeigt, umfasst das Parallelverarbeitungssubsystem 112 eine oder mehrere Parallelverarbeitungseinheiten (PPUs) 202, wovon jede mit einem lokalen Parallelverarbeitungs-(PP)Speicher 204 verbunden ist. Im Allgemeinen enthält ein Parallelverarbeitungssubsystem eine Anzahl U an PPUs, wobei U ≥ 1 ist. (Hierin werden mehrere Instanzen gleicher Objekte mit Bezugszeichen belegt, die das Objekt kennzeichnen, und Zahlen in Klammern geben bei Bedarf die Instanz an.) Die PPUs 202 und die Parallelverarbeitungsspeicher 204 können unter Anwendung einer oder mehrerer integrierter Schaltungseinrichtungen, etwa durch programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASIC), oder Speichereinrichtungen oder durch eine andere technisch machbare Weise realisiert werden.
  • Es sei wieder auf 1 sowie auf 2 verwiesen; in einigen Ausführungsformen sind einige oder alle der PPUs 202 in dem Parallelverarbeitungssubsystem 112 Grafikprozessoren mit Bilderzeugungs-Pipelines, die konfiguriert werden können, um diverse Operationen auszuführen, die betreffen: die Erzeugung von Pixeldaten aus Grafikdaten, die von der CPU 102 und/oder dem Systemspeicher 104 über die Speicherbrücke 105 und den zweiten Kommunikationspfad 113 bereitgestellt werden, die Wechselwirkung mit dem lokalen Parallelverarbeitungsspeicher 204 (der als Grafikspeicher verwendbar ist und beispielsweise einen konventionellen Blockpuffer enthält), um Pixeldaten zu speichern und zu aktualisieren, die Zuleitung von Pixeldaten an das Anzeigegerät 110, und dergleichen. In einigen Ausführungsformen kann das Parallelverarbeitungssubsystem 112 eine oder mehrere PPUs 202 aufweisen, die als Grafikprozessoren arbeiten, und kann eine oder mehrere andere PPUs 202 aufweisen, die für Berechnungen für Allgemeinzwecke verwendet werden. Die PPUs 202 können identisch oder unterschiedlich sein, und jede PPU 202 kann einen oder mehrere spezielle Parallelverarbeitungsspeichereinrichtungen oder keinen speziellen Parallelverarbeitungsspeicher aufweisen. Eine oder mehrere PPUs 202 in dem Parallelverarbeitungssubsystem 112 können Daten an das Anzeigegerät 110 ausgeben, oder jede PPU 202 in dem Parallelverarbeitungssubsystem 112 kann Daten an ein oder mehrere Anzeigegeräte 110 ausgeben.
  • Während des Betriebs ist die CPU 102 der übergeordnete Prozessor des Computersystems 100 und steuert und koordiniert den Betrieb anderer Systemkomponenten. Insbesondere gibt die CPU 102 Befehle aus, die den Betrieb der PPUs 202 steuern. In einigen Ausführungsformen schreibt die CPU 102 einen Strom aus Befehlen für jede PPU 202 in eine Datenstruktur (die in 1 oder 2 nicht explizit gezeigt ist), die in dem Systemspeicher 104, dem Parallelverarbeitungsspeicher 204 oder an einer weiteren Speicherstelle liegen kann, auf die sowohl die CPU 102 als auch die PPU 202 zugreifen kann. Ein Zeiger auf jede Datenstruktur wird in einen Schiebepuffer geschrieben, um die Verarbeitung des Stroms aus Befehlen in der Datenstruktur zu initiieren. Die PPU 202 liest Befehlsströme aus einem oder mehreren Schiebepuffern aus und führt die Befehle asynchron relativ zu der Arbeitsweise der CPU 102 aus. Es können für jeden Schiebepuffer durch ein Anwendungsprogramm über den Gerätetreiber 103 Prioritäten für die Ausführung angegeben werden, um die Disponierung der unterschiedlichen Schiebepuffer zu steuern.
  • Es sei nun wieder auf 2 sowie auf 1 verwiesen; jede PPU 202 enthält eine I/O-(Eingabe/Ausgabe-)Einheit 205, die mit dem Rest des Computersystems 100 über den Kommunikationspfad 113 in Verbindung steht, der mit der Speicherbrücke 105 (oder in einer alternativen Ausführungsform direkt mit der CPU 102) in Verbindung steht. Die Verbindung der PPU 202 mit dem Rest des Computersystems 100 kann auch anders sein. In einigen Ausführungsformen ist das Parallelverarbeitungssubsystem 112 als eine Zusatzkarte realisiert, die in einen Erweiterungssteckplatz des Computersystems 100 eingeführt werden kann. In anderen Ausführungsformen kann eine PPU 202 in einem einzelnen Chip zusammen mit einer Busbrücke, etwa der Speicherbrücke 105 oder der I/O-Brücke 107 integriert sein. In noch anderen Ausführungsformen können einige oder alle Elemente der PPU 202 zusammen mit der CPU 102 in einem einzelnen Chip integriert sein.
  • In einer Ausführungsform ist der Kommunikationspfad 113 eine PCI-Expressverbindung, in der jeder PPU 202 spezielle Bahnen zugeordnet sind, wie dies im Stand der Technik bekannt ist. Es können auch andere Kommunikationspfade verwendet werden. Eine I/O-Einheit 205 erzeugt Pakete (oder andere Signale) zur Übertragung auf dem Kommunikationspfad 113 und empfängt ferner alle eintreffenden Pakete (oder andere Signale) aus dem Kommunikationspfad 113, wodurch die eintreffenden Pakete zu geeigneten Komponenten der PPU 202 weitergeleitet werden. Beispielsweise können Befehle, die Verarbeitungsaufgaben betreffen, an eine Hauptschnittstelle 206 geleitet werden, während Befehle, die Speicheroperationen (beispielsweise das Lesen aus dem oder Schreiben in den Parallelverarbeitungsspeicher 204) betreffen, an eine Speicherkreuzungseinheit 210 geleitet werden können. Die Hauptschnittstelle 206 liest jeden Schiebepuffer aus und gibt den in dem Schiebepuffer gespeicherten Befehlsstrom an einen Frontbereich 212 aus.
  • Jede PPU 202 realisiert vorteilhafterweise eine äußerst parallele Verarbeitungsarchitektur. Wie detailliert gezeigt ist, enthält die PPU 202(0) ein Verarbeitung-Cluster-Array 230, das eine Anzahl C an allgemeinen Verarbeitungs-Clustern (GPCs) 208 enthält, wobei C ≥ 1 ist. Jeder GPC208 ist in der Lage, eine große Anzahl (beispielsweise hunderte oder tausende) Stränge gleichzeitig auszuführen, wobei jeder Strang eine Instanz eines Programms ist. In diversen Anwendungen können unterschiedliche GPCs 208 zur Verarbeitung unterschiedlicher Arten von Programmen oder zur Ausführung unterschiedlicher Arten von Berechnungen reserviert werden. Die Reservierung bzw. Zuweisung von GPCs 208 kann in Abhängigkeit von der Arbeitslast unterschiedlich sein, die sich für jede Art von Programm oder Berechnung ergibt.
  • Die GPCs 208 empfangen zu verarbeitende Ausführungsaufgabe aus einer Arbeitsverteilungseinheit in einer Aufgaben/Arbeitseinheit 207. Die Arbeitsverteilungseinheit empfängt Zeiger auf Verarbeitungsaufgaben, die als Aufgaben-Metadaten (TMD) (nicht gezeigt) codiert und im Speicher abgelegt sind. Die Zeiger auf die TMD sind in dem Befehlsstrom enthalten, der als ein Schiebepuffer gespeichert ist und von der Frontbereichseinheit 212 aus der Hauptschnittstelle 206 empfangen wird. Verarbeitungsaufgaben, die als TMD codiert sein können, enthalten Indizes von zu verarbeitenden Daten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (beispielsweise welches Programm auszuführen ist). Die Aufgaben/Arbeitseinheit 207 empfängt Aufgaben aus dem Frontbereich 212 und stellt sicher, dass die GPCs 208 in einen zulässigen Zustand konfiguriert werden, bevor die Verarbeitung, wie sie durch jeden Satz der TMD spezifiziert ist, initiiert wird. Es kann eine Priorität für jeden Satz an TMD angegeben werden, die verwendet wird, um die Ausführung der Verarbeitungsaufgaben zu disponieren. Verarbeitungsaufgaben können auch aus dem Verarbeitungs-Cluster-Array 230 empfangen werden. Optional können die TMD einen Parameter enthalten, der steuert, ob die TMD dem Anfang oder dem Ende einer Liste von Verarbeitungsaufgaben (oder einer Liste aus Zeigern auf die Verarbeitungsaufgaben) hinzuzufügen sind, wodurch eine weitere Ebene einer Steuerung zusätzlich zur Priorität bereitgestellt wird.
  • Eine Speicherschnittstelle 214 enthält eine Anzahl D an Partitionseinheiten 215, die jeweils direkt mit einem Teil des Parallelverarbeitungsspeichers 204 verbunden sind, wobei D ≥ 1 ist. Wie gezeigt, ist generell die Anzahl an Partitionseinheiten 215 gleich der Anzahl an dynamischen Speichern mit wahlfreiem Zugriff (DRAM) 220. In anderen Ausführungsformen ist die Anzahl an Partitionseinheiten 215 gegebenenfalls nicht gleich der Anzahl an Speichereinrichtungen. Der Fachmann auf dem Gebiet erkennt, dass die DRAM 220 durch andere geeignete Speichereinrichtungen ersetzt werden können und dass sie von allgemein konventioneller Gestaltung sein können. Eine detaillierte Beschreibung wird daher weggelassen. Bilderzeugungsziele, etwa Blockpuffer oder Texturzuordnungen, können in den DRAMs 220 gespeichert sein, wodurch es den Partitionseinheiten 215 möglich ist, Bereiche jedes Bilderzeugungsziels parallel zu beschreiben, um in effizienter Weise die verfügbare Bandbreite des Parallelverarbeitungsspeichers 204 auszunutzen.
  • Jeder der GPCs 208 kann Daten verarbeiten, dass Sie in die DRAMs 220 in dem Parallelverarbeitungsspeicher 204 geschrieben werden. Die Kreuzungseinheit 210 ist ausgebildet, die Ausgabe jedes GPC 208 dem Eingang einer Partitionseinheit 215 oder einem weiteren GPC 208 für die weitere Verarbeitung zuzuleiten. Die GPCs 208 kommunizieren mit der Speicherschnittstelle 214 über die Kreuzungseinheit 210, um diverse externe Speichereinrichtungen auszulesen oder diese zu beschreiben. In einer Ausführungsform hat die Kreuzungseinheit 210 eine Verbindung zu der Speicherschnittstelle 214, um mit der I/O-Einheit 205 zu kommunizieren, und hat auch eine Verbindung zu dem lokalen Parallelverarbeitungsspeicher 204, wodurch es den Verarbeitungskernen in den unterschiedlichen GPCs 208 ermöglicht wird, mit dem Systemspeicher 104 oder einem anderen Speicher zu kommunizieren, der nicht lokal für die PPU 202 ist. In der in 2 gezeigten Ausführungsform ist die Kreuzungseinheit 210 direkt mit der I/O-Einheit 205 verbunden. Die Kreuzungseinheit 210 kann virtuelle Kanäle verwenden, um Verkehrsströme zwischen den GPCs 208 und den Partitionseinheiten 215 zu trennen.
  • Die GPCs 208 können wiederum so programmiert sein, dass sie Verarbeitungsaufgaben, die eine Fülle von Anwendungen betreffen, ausführen, wozu gehören, ohne einschränkend zu sein, lineare und nicht-lineare Datentransformationen, die Filterung von Video- und/oder Audiodaten, Modellierungsoperationen (beispielsweise die Anwendung physikalischer Gesetze zur Bestimmung der Position, Geschwindigkeit und anderer Attribute von Objekten), Bilderzeugungsoperationen (beispielsweise Programme für die Parkettierungs-Schattierung, Vertex-Schattierung, Geometrie-Schattierung und/oder Pixel Schattierung) usw. Die PPUs 202 können Daten von dem Systemspeicher 104 und/oder dem lokalen Parallelverarbeitungsspeicher 204 in einen internen (Chip internen) Speicher übertragen, die Daten verarbeiten und die Ergebnisdaten zurück in den Systemspeicher 104 und/oder die lokalen Parallelverarbeitungsspeicher 204 schreiben, wo auf derartige Daten von anderen Systemkomponenten zugegriffen werden kann, wozu die CPU 102 oder ein weiteres Parallelverarbeitungssubsystem 112 gehören.
  • Eine PPU 202 kann mit einer beliebigen Größe an lokalem Parallelverarbeitungsspeicher 204 versehen sein, wobei auch kein lokaler Speicher mit eingeschlossen ist, und kann den lokalen Speicher und einen Systemspeicher in beliebiger Kombination verwenden. Beispielsweise kann eine PPU 202 ein Grafikprozessor in einer Ausführungsform mit vereinheitlichter Speicherarchitektur (UMA) sein. In derartigen Ausführungsformen wird wenig oder kein spezieller graphischer (Parallelverarbeitungs-)Speicher bereitgestellt, und die PPU 202 verwendet ausschließlich oder nahezu ausschließlich den Systemspeicher. In UMA-Ausführungsformen kann eine PPU 202 in einem Brückenchip oder einem Prozessorchip integriert sein, oder kann als ein diskreter Chip mit einer Hochgeschwindigkeitsverbindung vorgesehen sein (beispielsweise PCI-Expressverbindung), die die PPU 202 mit dem Systemspeicher über einen Brückenchip oder eine andere Kommunikationseinrichtungen verbindet.
  • Wie zuvor angegeben ist, kann eine beliebige Anzahl an PPUs 202 in einem Parallelverarbeitungssubsystem 112 enthalten sein. Beispielsweise können mehrere PPUs 202 auf einer einzelnen Zusatzkarte bereitgestellt werden, oder es können mehrere Zusatzkarten mit dem Kommunikationspfad 112 verbunden sein, oder eine oder mehrere PPUs 202 können in einem Brückenchip integriert sein. Die PPUs 202 in einem Multi-PPU-System können identisch oder unterschiedlich zueinander sein. Beispielsweise können verschiedene PPUs 202 eine verschiedene Anzahl an Verarbeitungskernen, eine verschiedene Größe an lokalem Parallelverarbeitungsspeicher usw. aufweisen. Wenn mehrere PPUs 202 vorhanden sind, können diese PPUs parallel betrieben werden, so dass Daten mit höherem Durchsatz verarbeitet werden, als dies mit einer einzelnen PPU 202 möglich wäre. Systeme, die eine oder mehrere PPUs 202 enthalten, können in einer Vielzahl von Konfigurationen und Formfaktoren eingerichtet werden, wozu Tischrechner, mobile Rechner oder Hand-Personalcomputer, Dienstleister-Rechner, Arbeitsplatzrechner, Spielekonsolen, eingebettete Systeme und dergleichen gehören.
  • 3A ist eine Blockansicht einer Partitionseinheit 215 in einer der PPUs 202 aus 2 gemäß einer Ausführungsform der vorliegenden Erfindung. Wie gezeigt, umfasst die Partitionseinheit 215 einen L2-Cache-Speicher 350, eine Blockpuffer-(FB)DRAM-Schnittstelle 355, und eine Rasteroperationseinheit (ROP) 360. Der L2-Cache-Speicher 350 ist ein Lese/Schreib-Cache-Speicher, der ausgebildet ist, Lade- und Speicheroperationen, die aus der Kreuzungseinheit 210 und der ROP 360 empfangen werden, auszuführen. Lese-Fehltreffer und eilige Rückschreib-Anforderungen werden von dem L2-Cache-Speicher 350 an die FB-DRAM-Schnittstelle 355 zur Verarbeitung ausgegeben. Schmutzige Aktualisierungen der den an den FB 355 für eine Verarbeitung nach Gelegenheit bzw. opportunistische Verarbeitung gesendet. Die FB 355 ist direkt mit dem DRAM 220 verbunden, und gibt Lese- und Schreibanforderungen aus und empfängt Daten, die aus dem DRAM 220 gelesen werden.
  • In Grafikanwendungen ist die ROP 360 eine Verarbeitungseinheit, die Rasteroperationen, etwa Schablone, z-Test, Mischung, und dergleichen ausführt und Pixeldaten als verarbeitete Grafikdaten zur Speicherung in einem Grafikspeicher ausgibt. In einigen Ausführungsformen der vorliegenden Erfindung ist die ROP 360 in jedem GPC 208 anstatt in der Partitionseinheit 215 enthalten, und es werden anstelle von Pixel-Fragmentdaten Pixel-Lese- und Schreibanforderungen über die Kreuzungseinheit 210 gesendet.
  • Die verarbeiteten Grafikdaten können auf dem Anzeigegerät 110 angezeigt werden oder können für die Weiterverarbeitung durch die CPU 102 oder durch eine der Verarbeitungseinheiten in dem Parallelverarbeitungssubsystem 112 weitergeleitet werden. Jede Partitionseinheit 215 umfasst eine ROP 360, um die Verarbeitung der Rasteroperationen zu verteilen. In einigen Ausführungsformen kann die ROP 360 ausgebildet sein, z- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und z- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden.
  • 3B ist eine Blockansicht eines Teils eines Datenstrom-Multiprozessors (SM) 310 in einem allgemeinen Verarbeitungs-Cluster (GPC) 208 aus 2 gemäß einer Ausführungsform der vorliegenden Erfindung. Jeder GPC 208 kann ausgebildet sein, um eine große Anzahl an Strängen parallel auszuführen, wobei der Begriff „Strang” eine Instanz eines speziellen Programms bezeichnet, das an einem speziellen Eingangsdatensatz ausgeführt wird. In einigen Ausführungsformen werden Einzel befehl-Mehrfach-Daten-(SIMD-)Befehlsausgabetechniken eingesetzt, um eine parallele Ausführung einer großen Anzahl an Strängen zu unterstützen, ohne dass mehrere unabhängige Befehlseinheiten bereitgestellt werden. In anderen Ausführungsformen werden Einzelbefehl-Mehrfach-Strang-(SIMT-)Techniken eingesetzt, um eine parallele Ausführung einer großen Anzahl von im allgemeinen synchronisierten Strängen zu unterstützen, wobei eine gemeinsame Befehlseinheit verwendet wird, die ausgebildet ist, Befehle an eine Gruppe von Verarbeitungseinheiten in jedem der GPCs 208 auszugeben. Anders als bei einem SIMD-Ausführungsregime, in welchem alle Verarbeitungseinheiten typischerweise identische Befehle ausführen, erlaubt eine SIMT-Ausführung, dass unterschiedliche Stränge besser divergenten Ausführungspfaden durch ein gegebenes Strangprogramm hindurch folgen. Der Fachmann erkennt, dass ein SIMD-Verarbeitungsregime eine funktionale Teilmenge eines SIMT-Verarbeitungsregimes bildet.
  • Der Betrieb des GPC 208 wird vorteilhafterweise von einem Pipeline-Verwalter (nicht gezeigt) gesteuert, der Verarbeitungsaufgaben auf einen oder mehrere Datenstrom-Multiprozessoren (SM) 310 verteilt, wobei jeder SM 310 ausgebildet ist, eine oder mehrere Stranggruppen auszuführen. Jeder SM 310 enthält einen Befehls-L1-Cache-Speicher 370, der ausgebildet ist, Befehle und Konstanten von einem Speicher über einen L1.5-Cache-Speicher (nicht gezeigt) in dem GPC 208 zu empfangen. Eine Kettendisponier- und Befehlseinheit 312 empfängt Befehle und Konstanten aus dem Befehls-L1-Cache-Speicher 370 und steuert die lokale Registerdatei 304 und die Funktionseinheiten des SM 310 entsprechend den Befehlen und Konstanten. Die Funktionseinheiten des SM 310 umfassen N Exec-(Ausführungs- oder Verarbeitungs-)Einheiten 302 und P Lade-Speichereinheiten (LSU) 303. Die Funktionseinheiten des SM können als Pipeline betrieben sein, wodurch es möglich ist, dass ein neuer Befehl ausgegeben wird, bevor ein vorhergehender Befehl abgeschlossen ist, wie dies im Stand der Technik bekannt ist. Es kann eine beliebige Kombination von Funktionsausführungseinheiten vorgesehen werden. In einer Ausführungsform unterstützen die Funktionseinheiten eine Vielzahl von Operationen, wozu Ganzzahl- und Gleitkommaarithmetik (beispielsweise Addition und Multiplikation), Vergleichsoperationen, Bool'sche Operationen (UND, ODER, EXKLUSIV ODER), Bit-Verschiebung und Berechnung diverser algebraischer Funktionen gehören (beispielsweise ebene Interpolation, geometrische, exponentielle und logarithmische Funktionen, usw.); und die gleiche Hardware der Funktionseinheiten kann vorteilhaft zur Ausführung anderer Operationen verwendet werden.
  • Die Reihe von Befehlen, die an einen speziellen GPC 208 ausgegeben wird, bildet einen Strang, wie dies zuvor hierin definiert ist, und die Ansammlung einer gewissen Anzahl an gleichzeitig ausgeführten Strängen in den Parallelverarbeitungseinheiten (nicht gezeigt) innerhalb eines SM 310 wird hierin als eine „Kette” oder „Stranggruppe” bezeichnet. Wie hierin verwendet ist, bezeichnet eine „Stranggruppe” eine Gruppe aus Strängen, die gleichzeitig in dem gleichen Programm mit unterschiedlichen Eingangsdaten ausgeführt werden, wobei ein Strang der Gruppe einer unterschiedlichen Verarbeitungseinheit innerhalb eines SM 310 zugewiesen ist. Eine Stranggruppe kann weniger Stränge als die Anzahl an Verarbeitungseinheiten innerhalb des SM 310 aufweisen, in welchem Falle gewisse Verarbeitungseinheiten während Arbeitszyklen untätig sind, wenn diese Stranggruppe gerade verarbeitet wird. Eine Stranggruppe kann auch mehr Stränge als die Anzahl an Verarbeitungseinheiten innerhalb des SM 310 aufweisen, in welchem Falle die Verarbeitung über aufeinanderfolgende Taktzyklen erfolgt. Da jeder SM 310 bis zu G Stranggruppen gleichzeitig unterstützen kann, ergibt sich, dass ein System in einem GPC 208, das M Datenstrom-Multiprozessoren 310 aufweist, bis zu G·M Stranggruppen in dem GPC 208 zu jeder Zeit ausgeführt werden können.
  • Ferner können mehrere in Beziehung stehende Stranggruppen (in unterschiedlichen Phasen der Ausführung) gleichzeitig in einen SM 310 aktiv sein. Diese Ansammlung an Stranggruppen wird hierin als ein „kooperatives Strang-Array” („CTA”) oder „Strang-Array” bezeichnet. Die Größe eines speziellen CTA ist gleich m·k, wobei k die Anzahl an gleichzeitig ausgeführten Strängen in einer Stranggruppe ist und typischerweise ein ganzzahliges Vielfaches der Anzahl an Parallelverarbeitungseinheiten innerhalb des SM 310 ist, und wobei m die Anzahl an Stranggruppen ist, die gleichzeitig in dem SM 310 aktiv ist. Die Größe eines CTA wird generell von dem Programmierer und der Menge an Hardware-Ressourcen bestimmt, etwa von Speichern und Registern, die für das CTA verfügbar sind.
  • In Ausführungsformen der vorliegenden Erfindung ist es wünschenswert, die PPU 202 oder einen oder mehrere andere Prozessoren eines Rechensystems zu verwenden, um Berechnungen für Allgemeinzwecke unter Verwendung von Strang-Arrays auszuführen. Jedem Strang in dem Strang-Array ist eine eindeutige Strangkennung („Strang-ID”) zugewiesen, auf die der Strang während der Ausführung des Strangs zugreifen kann. Die Strang-ID, die als ein eindimensionaler oder mehrdimensionaler numerischer Wert definiert sein kann, steuert diverse Aspekte des Verarbeitungsverhaltens des Strangs. Beispielsweise kann eine Strang-ID verwendet werden, um zu bestimmen, welchen Teil eines Eingangsdatensatzes ein Strang zu verarbeiten hat und/oder um zu bestimmen, welchen Teil eines Ausgangsdatensatzes ein Strang zu erzeugen oder zu schreiben hat.
  • Eine Sequenz aus Befehlen pro Strang kann mindestens einen Befehl enthalten, der ein kooperatives Verhalten zwischen dem repräsentativen Strang und einem oder mehreren anderen Strängen des Strang-Arrays angibt. Beispielsweise kann die Sequenz aus Befehlen pro Strang enthalten: einen Befehl, um die Ausführung von Operationen für den repräsentativen Strang an einem speziellen Punkt in der Sequenz zu unterbrechen, bis zu einer Zeit, bei der eine oder mehrere der anderen Stränge diesen speziellen Punkt erreicht haben, einen Befehl für den repräsentativen Strang, Daten in einen gemeinsam benutzten Speicher zu speichern, auf den eine oder mehrere der anderen Stränge Zugriff haben, einen Befehl für den repräsentativen Strang, in atomarer Weise bzw. ungeteilter Weise Daten zu lesen und zu aktualisieren, die in einem gemeinsam benutzten Speicher gespeichert sind, auf den einer oder mehrere der anderen Stränge Zugriff haben auf Grundlage ihrer Strang-ID, oder dergleichen. Das CTA-Programm kann ferner einen Befehl enthalten, um eine Adresse in dem gemeinsam benutzten Speicher zu berechnen, aus der Daten auszulesen sind, wobei die Adresse eine Funktion der Strang-ID ist. Durch die Definition geeigneter Funktionen und durch die Bereitstellung von Synchronisiertechniken können Daten in eine gegebene Speicherstelle in einem gemeinsam benutzten Speicher durch einen Strang eines CTA geschrieben werden, und können aus dieser Speicherstelle von einem anderen Strang des gleichen CTA in vorhersagbarer Weise ausgelesen werden. Folglich kann ein beliebiges gewünschtes Schema an gemeinsamer Datennutzung zwischen Strängen unterstützt werden, und ein beliebiger Strang in einem CTA kann Daten mit einem beliebigen anderen Strang in dem gleichen CTA gemeinsam benutzen. Der Grad, falls verhandeln, einer gemeinsamen Datennutzung zwischen Strängen eines CTA ist durch das CTA-Programm bestimmt; es ist somit zu beachten, dass in einer speziellen Anwendung, die CTAs verwendet, die Stränge eines CTA Daten untereinander gemeinsam nutzen können oder auch nicht, wobei dies von dem CTA-Programm bestimmt ist, und die Begriffe „CTA” und „Strang-Array” werden hierin als Synonym verwendet.
  • Der SM 310 stellt einen chipinternen (internen) Datenspeicherplatz mit unterschiedlichen Ebenen an Zugänglichkeit bereit. Spezialregister (nicht gezeigt) sind von der LSU 303 lesbar aber nicht beschreibbar und können verwendet werden, um Parameter zu speichern, die die „Position” jedes Strangs definieren. In einer Ausführungsform enthalten die Spezialregister ein Register pro Strang (oder pro Exec-Einheit 302 in dem SM 310), das eine Strang-ID speichert. Jedes Register einer Strang-ID ist nur von einer entsprechenden Exec-Einheit 302 ansprechbar. Spezialregister können auch zusätzliche Register enthalten, die von allen Strängen lesbar sind, die die gleiche Verarbeitungsaufgabe ausführen, die durch einem Satz an TMD repräsentiert ist (oder von allen LSU 303), die eine CTA-Kennung, die CTA-Dimensionen, die Dimensionen eines Gitters, zu welchem das CTA gehört (eine Warteschlangenposition, wenn die TMD eine Warteschlangenaufgabe anstelle einer Gitteraufgabe kodieren), und eine Kennung der TMD, denen das CTA zugeordnet ist, speichern.
  • Wenn die TMD Gitter-TMD sind, bewirkt die Ausführung der TMD, dass eine festgelegte Anzahl an CTAs gestartet und ausgeführt wird, um die festgelegte Menge an Daten zu verarbeiten, die in der Warteschlange 525 gespeichert sind. Die Anzahl an CTAs ist als das Produkt der Gitterbreite, Höhe und Tiefe angegeben. Die festgelegte Menge an Daten kann in den TMD gespeichert sein, oder die TMD können einen Zeiger auf die Daten speichern, die von den CTAs verarbeitet werden. Die TMD können ferner eine Startadresse des Programms enthalten, das von den CTAs ausgeführt wird.
  • Wenn die TMD Warteschlange-TMD sind, dann kann eine Warteschlangeneigenschaft der TMD verwendet werden, was bedeutet, dass die zu verarbeitende Datenmenge nicht notwendigerweise festgelegt ist. Warteschlangeneinträge speichern Daten zur Verarbeitung durch die CTAs, die den TMD zugeordnet sind. Die Warteschlangeneinträge können auch eine Kind-Aufgabe repräsentieren, die von weiteren TMD während der Ausführung eines Strangs erzeugt wird, wodurch eine eingebettete Parallelität geschaffen wird. Typischerweise wird die Ausführung des Strangs oder des CTA, das den Strang enthält, unterbrochen, bis die Ausführung der Kind-Aufgabe abgeschlossen ist. Die Warteschlange kann in den TMD oder separat zu den TMD gespeichert werden, in welchem Falle die TMD einen Warteschlangenzeiger auf die Warteschlange speichern. Vorteilhafterweise können die von der Kind-Aufgabe erzeugten Daten in die Warteschlange geschrieben werden, während die TMD, die die Kind-Aufgabe repräsentieren, ausgeführt werden. Die Warteschlange kann als eine Ringwarteschlange realisiert werden, so dass die gesamte Datenmenge nicht auf die Größe der Warteschlange beschränkt ist.
  • CTAs, die einem Gitter angehören, haben implizite Parameter für die Gitterbreite, Höhe und Tiefe, die die Position des jeweiligen CTA innerhalb des Gitters angegeben. Spezialregister werden während der Initialisierung in Reaktion auf Befehle beschrieben, die über den Frontbereich 212 von dem Gerätetreiber 103 empfangen werden, und die Register ändern sich während der Ausführung einer Verarbeitungsaufgabe nicht. Der Frontbereich 212 disponiert jede Verarbeitungsaufgabe für die Ausführung. Jedes CTA ist einem speziellen Satz an TMD für die gleichzeitige Ausführung einer oder mehrerer Aufgaben zugeordnet. Ferner kann ein einzelner GPC 208 mehrere Aufgaben gleichzeitig ausführen.
  • Ein Parameterspeicher (nicht gezeigt) speichert Laufzeitparameter (Konstanten), die von einem beliebigen Strang innerhalb des gleichen CTA (oder einer LSU 303) gelesen aber nicht beschrieben werden können. In einer Ausführungsform leitet der Gerätetreiber 103 Parameter dem Parameterspeicher zu, bevor der SM 310 angewiesen wird, die Ausführung einer Aufgabe zu beginnen, die diese Parameter verwendet. Ein beliebiger Strang innerhalb eines CTA (oder eine Exec-Einheit 302 innerhalb des SM 310) kann auf den globalen Speicher mittels einer Speicherschnittstelle 214 zugreifen. Teile des globalen Speichers können in dem L1-Cache-Speicher 320 liegen.
  • Eine lokale Registerdatei 304 wird von jedem Strang als Arbeitsbereich verwendet; jedes Register ist für die ausschließliche Nutzung durch einen einzigen Strang reserviert, und Daten in einem Register der lokalen Registerdatei 304 sind nur für den Strang verfügbar, dem das Register zugewiesen ist. Die lokale Registerdatei 304 kann als eine Registerdatei realisiert sein, die physikalisch oder logisch in P Bahnen unterteilt ist, wobei jede eine gewisse Anzahl an Einträgen (wobei jeder Eintrag beispielsweise ein 32-Bit-Wort speichern kann) aufweist. Jeder der N Exec-Einheiten 302 und jeder der P Lade-Speichereinheiten LSU 303 ist eine einzelne Bahn zugewiesen, und entsprechende Einträge in unterschiedlichen Bahnen können mit Daten für unterschiedliche Stränge, die in dem gleichen Programm ausgeführt werden, angereichert werden, um eine SIMD-Ausführung zu ermöglichen. Unterschiedliche Teile der Bahnen können unterschiedlichen Gruppen der G gleichzeitigen Stranggruppen zugewiesen sein, so dass auf einen gegebenen Eintrag in der lokalen Registerdatei 304 nur von einem speziellen Strang zugegriffen werden kann. In einer Ausführungsform sind gewisse Einträge innerhalb der lokalen Registerdatei 304 für die Speicherung von Strangkennungen reserviert, wodurch eines der Spezialregister realisiert wird. Ferner speichert ein gleichförmiger L1-Cache-Speicher 320 gleichförmige oder konstante Werte für jede Bahn der N Exec-Einheiten 302 und der P Lade-Speichereinheiten LSU 303.
  • Der gemeinsam genutzte Speicher 306 ist für Stränge innerhalb eines einzelnen CTA zugänglich; anders ausgedrückt, jede Stelle in dem gemeinsam benutzten Speicher 306 ist für einen beliebigen Strang innerhalb des gleichen CTA (oder eine Verarbeitungseinheit innerhalb des SM 310) zugänglich. Der gemeinsam genutzte Speicher 306 kann als eine gemeinsame benutzte Registerdatei oder ein gemeinsam benutzter chipinterner Cache-Speicher mit einer Verbindung realisiert werden, die es einer beliebigen Verarbeitungseinheit ermöglicht, jede Stelle in dem gemeinsam benutzten Speicher zu lesen oder zu beschreiben. In anderen Ausführungsformen kann der gemeinsam benutzte Zustandsraum auf ein Gebiet pro CTA eines chipexternen Speichers abgebildet sein, und kann in dem L1-Cache-Speicher 320 zwischengespeichert sein. Der Parameterspeicher kann als ein spezieller Abschnitt innerhalb der gleichen gemeinsamen benutzten Registerdatei oder als ein gemeinsam benutzter Crash-Speicher realisiert sein, der den gemeinsam benutzten Speicher 306 realisiert, oder kann als eine separate gemeinsame benutzte Registerdatei oder ein chipinterner Cache-Speicher realisiert sein, auf den die LSUs 303 nur einen lesenden Zugriff haben. In einer Ausführungsform wird der Bereich, der den Parameterspeicher bildet, auch verwendet, um die CTA-ID und die Aufgaben-ID sowie die CTA- und Gitter-Abmessungen oder Warteschlangenposition zu speichern, wodurch Teile der Spezialregister realisiert werden. Jede LSU 303 in dem SM 310 ist mit einer vereinheitlichten Adressenzuordnungseinheit 352 verbunden, die eine Adresse, die für Lade- und Speicherbefehle bereitgestellt wird, die in einem vereinheitlichten Speicherraum angegeben sind, eine Adresse in jedem einzelnen Speicherraum umwandelt. Folglich kann ein Befehl verwendet werden, um auf den lokalen, den gemeinsam benutzten oder den globalen Speicherraum zuzugreifen, indem eine Adresse in dem vereinheitlichten Speicherraum angegeben wird.
  • Der L1-Cache-Speicher 320 in jedem SM 310 kann verwendet werden, um private lokale Daten pro Strang und auch globale Daten pro Anwendung zwischenzuspeichern. In einigen Ausführungsformen können die gemeinsamen benutzten Daten pro CTA in dem L1-Cache-Speicher 320 zwischengespeichert werden. Die LSU 303 sind mit dem gemeinsam benutzten Speicher 306 und dem L1-Cache-Speicher 320 über eine Speicher- und Cache-Verbindung 380 verbunden.
  • Zu beachten ist, dass die hierin beschriebene Kernarchitektur anschaulicher Natur ist und dass Variationen und Modifizierungen möglich sind. Es kann eine beliebige Anzahl an Verarbeitungseinheiten, beispielsweise SM 310, in einem GPC 208 enthalten sein. Wie ferner in 2 gezeigt ist, kann eine PPU 202 eine beliebige Anzahl an GPC 208 enthalten, die vorteilhafterweise in funktionaler Hinsicht ähnlich zueinander sind, so dass das Ausführungsverhalten nicht davon abhängt, welcher GPC 208 welche spezielle Verarbeitungsaufgabe empfängt. Ferner kann jeder GPC 208 vorteilhafterweise unabhängig von anderen GPCs 208 unter Verwendung separater und unterscheidbarer Verarbeitungseinheiten, L1-Cache-Speicher arbeiten, um Aufgaben für ein oder mehrere Anwendungsprogramme auszuführen.
  • Der Fachmann auf dem Gebiet erkennt, dass die in den 1–3B beschriebene Architektur in keiner Weise den Schutzbereich der vorliegenden Erfindung einschränkt und dass die hierin gelehrten Techniken in einer beliebigen geeignet ausgebildeten Verarbeitungseinheit realisiert werden können, wozu gehören, ohne Einschränkung, eine oder mehrere CPUs, eine oder mehrere Mehrkern-CPUs, eine oder mehrere PPUs 202, ein oder mehrere GPCs 208, eine oder mehrere grafische Verarbeitungseinheiten oder Verarbeitungseinheiten für Allgemeinzwecke, oder dergleichen, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen.
  • Architektur der Grafik-Pipeline
  • 4 ist eine Konzeptansicht einer Grafik Verarbeitungs-Pipeline 400, in die eine oder mehrere der PPUs 202 aus 2 zur Realisierung konfiguriert werden können, gemäß einer Ausführungsform der vorliegenden Erfindung. Beispielsweise kann einer der SM 310 konfiguriert werden, um die Funktionen einer Vertex-Verarbeitungseinheit 415 und/oder einer Parkettierungs- und -Initialisierungs-Verarbeitungseinheit 420, und/oder einer Parkettierungs-Verarbeitungseinheit 440 und/oder einer Geometrie-Verarbeitungseinheit 445 und/oder einer Fragment-Verarbeitungseinheit 460 auszuführen. Die Funktionen einer Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410, einer Aufgabenerzeugungseinheit 425, einer Aufgaben-Verteileinheit 430, einer Topologie-Erzeugungseinheit 435, einer Darstellungsfeldskalier-, Auswahl und Schneideeinheit 450, einer Rastereinheit 455 und einer Rasteroperationseinheit 465 können ebenfalls von anderen Verarbeitungseinheiten innerhalb eines GPC 208 und einer entsprechenden Partitionseinheit 215 ausgeführt werden. Alternativ kann die Grafikverarbeitungs-Pipeline 400 realisiert werden, indem spezielle Verarbeitungseinheiten für eine oder mehrere Funktionen verwendet werden.
  • Die Grafikverarbeitungs-Pipeline 400 umfasst ferner einen lokalen Speicher, der von den Grafikverarbeitungs-Pipelines 400 gemeinsam benutzt wird. Beispielsweise könnte die Grafikverarbeitungs-Pipeline den gemeinsam benutzten Speicher 306 in dem SM 310 als einen derartigen lokalen Speicher verwenden. Wie nachfolgend weiter beschrieben ist, werden Zwischenstufen-Puffer (nicht gezeigt) innerhalb des gemeinsam benutzten Speichers 306 von den diversen Verarbeitungseinheiten in der Grafikverarbeitungs-Pipeline 400 nach Bedarf zugewiesen und wieder freigegeben. Eine Verarbeitungseinheit liest Eingangsdaten aus einem oder mehreren Zwischenstufen-Puffern aus, verarbeitet die Eingangsdaten, um Ausgangsdaten zu erzeugen, und speichert die resultierenden Ausgangsdaten in einem oder mehreren Zwischenstufen-Puffern. Eine nachfolgende Verarbeitungseinheit kann diese resultierenden Ausgangsdaten als Eingangsdaten für die nachfolgende Verarbeitungseinheit lesen. Die nachfolgende Verarbeitungseinheit verarbeitet die Daten und speichert Ausgangsdaten in einem oder mehreren Zwischenstufen-Puffern, usw. Der gemeinsam genutzte Speicher 306 und diverse andere Stufen der Grafikverarbeitungs-Pipeline sind mit dem externen Speicher über die Speicherschnittstelle 214 verbunden.
  • Die Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410 sammelt als Verarbeitungseinheit Vertex-Daten für Oberflächen höherer Ordnung, Grundelemente und dergleichen, und gibt die Vertex-Daten einschließlich der Vertex-Attribute an die Vertex-Verarbeitungseinheit 415 aus. In einigen Ausführungsformen kann die Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410 eine Vertex-Attribut-Abholeinheit aufweisen, die die Vertex-Attribute abruft und die Vertex-Attribute über die Speicherschnittstelle 214 speichert. In anderen Ausführungsformen kann die Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410 eine Vertex-Attribut-Abholeinheit umfassen, die die Vertex-Attribute aus dem gemeinsam benutzten Speicher 306 abruft und die Vertex-Attribute in diesem speichert. Die Vertex-Verarbeitungseinheit 415 ist eine programmierbare Ausführungseinheit, die ausgebildet ist, Vertex-Schattierungsprogramme, Beleuchtung und die Transformation von Vertexdaten-Daten auszuführen, wie dies durch die Vertex-Schattierungsprogramme angegeben ist. Beispielsweise ist die Vertex-Verarbeitungseinheit 415 programmiert, um die Vertex-Daten von einer objektbasierten Koordinatendarstellung (Objektraum) in ein Koordinatensystem mit alternativer Basis, etwa einen Welt-Raum oder in einen Raum für normierte Gerätekoordinaten (NDC) zu transformieren. Die Vertex-Verarbeitungseinheit 415 kann Daten auslesen, die in dem gemeinsam benutzten Speicher 306, dem L1-Cache-Speicher 320, dem Parallelverarbeitungsspeicher 204 oder dem Systemspeicher 104 durch die Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410 gespeichert sind zur Verwendung bei der Verarbeitung der Vertices-Daten. Die Vertex-Verarbeitungseinheit 415 speichert verarbeitete Vertices in den Zwischenstufen-Puffern innerhalb des gemeinsam benutzten Speichers 306.
  • Die Parkettierungs- und -Initialisierungs-Verarbeitungseinheit 420 ist eine programmierbare Ausführungseinheit, die ausgebildet ist, Parkettierung-Initialisierungs-Schattierungsprogramme auszuführen. Die Parkettierungs- und-Initialisierungs-Verarbeitungseinheit 420 verarbeitet Vertices, die von der Vertex-Verarbeitungseinheit 415 erzeugt wurden, und erzeugt grafische Grundelemente, die als Flecken bekannt sind. Die Parkettierungs- und -Initialisierungs-Verarbeitungseinheit 420 erzeugt ferner diverse Fleckenattribute. Die Parkettierungs- und -Initialisierungs-Verarbeitungseinheit 420 speichert dann die Fleckendaten und die Fleckenattribute in den Zwischenstufen-Puffern innerhalb des gemeinsam benutzten Speichers 306. In einigen Ausführungsformen kann das Parkettierung-Initialisierungs-Schattierungsprogramm als eine Hüllenschattierung oder eine Parkettierungs- und -Steuerschattierungbezeichnet werden.
  • Die Aufgabenerzeugungseinheit 425 ruft Daten und Attribute für Vertices und Flecken aus den Zwischenstufen-Puffern des gemeinsam benutzten Speichers 306 ab. Die Aufgabenerzeugungseinheit 425 erzeugt Aufgaben für die Verarbeitung der Vertices und Flecken zur Verarbeitung durch spätere Stufen in der Grafikverarbeitungs-Pipeline 400.
  • Die Aufgabenverteilungseinheit 430 verteilt die Aufgaben erneut, die von der Aufgabenerzeugungseinheit 425 erzeugt wurden. Die von den diversen Instanzen des Vertex-Schattierungsprogramms und des Parkettierungs-Initialisierungs-Programms erzeugten Aufgaben können beträchtlich zwischen einer Grafikverarbeitungs-Pipeline 400 und einer weiteren variieren. Die Aufgabenverteilungseinheit 430 verteilt diese Aufgaben erneut um, so dass jede Grafikverarbeitungs-Pipeline 400 ungefähr die gleiche Arbeitslast während späterer Pipeline-Stufen aufweist.
  • Die Topologie-Erzeugungseinheit 435 ruft Aufgaben ab, die von der Aufgabenverteilungseinheit 430 verteilt wurden. Die Topologie-Erzeugungseinheit 435 indiziert die Vertices, einschließlich der mit Flecken verknüpften Vertices, und berechnet (U, V) Koordinaten für Parkettierungs-Vertices und die Indizes, die die in das Parkett eingeteilte Vertices verbinden, um grafische Grundelemente zu erzeugen. Die Topologie-Erzeugungseinheit 435 speichert dann die indizierten Vertices in den Zwischenstufen-Puffern innerhalb des gemeinsam benutzten Speichers 306.
  • Die Parkettierungs-Verarbeitungseinheit 440 ist eine programmierbare Ausführungseinheit, die ausgebildet ist, Parkettierungs-Schattierungsprogramme auszuführen. Die Parkettierungs-Verarbeitungseinheit 440 liest Eingangsdaten aus den Zwischenstufen-Puffern des gemeinsam benutzten Speichers 306 und schreibt Ausgangsdaten in diesen hinein. Diese Ausgangsdaten in den Zwischenstufen-Puffern werden an die nächste Schattierungsstufe, das heißt die Geometrie-Verarbeitungseinheit 445, als Eingangsdaten weitergeleitet. In einigen Ausführungsformen kann das Parkettierungs-Schattierungsprogramm als eine Bereichsschattierung oder eine Parkettierungs-Bewertungsschattierung bezeichnet werden.
  • Die Geometrie-Verarbeitungseinheit 445 ist eine programmierbare Ausführungseinheit, die ausgebildet ist, Geometrie-Schattierungsprogramme auszuführen, wodurch grafische Grundelemente transformiert werden. Vertices werden in Gruppen eingeteilt, um grafische Grundelemente für die Verarbeitung aufzubauen, wobei grafische Grundelemente Dreiecke, Liniensegmente, Punkte und dergleichen umfassen. Beispielsweise kann die Geometrie-Verarbeitungseinheit 445 programmiert werden, um die grafischen Grundelemente in ein oder mehrere neue grafische Grundelemente zu unterteilen und um Parameter zu berechnen, etwa Koeffizienten für die Ebenengleichung, die verwendet werden, um die neuen grafischen Grundelemente in ein Raster einzuteilen.
  • In einigen Ausführungsformen kann die Geometrie-Verarbeitungseinheit 445 ferner Elemente in den Geometrie-Strom hinzufügen oder aus diesem löschen. Die Geometrie-Verarbeitungseinheit 445 gibt die Parameter und Vertices, die neue grafische Grundelemente angeben, an eine Darstellungsfeldskalier-, Auswahl und Schneideeinheit 450 aus. Die Geometrie-Verarbeitungseinheit 445 kann Daten lesen, die in dem gemeinsam genutzten Speicher 306, dem Parallelverarbeitungsspeicher 204 oder dem Systemspeicher 104 gespeichert sind, um bei der Verarbeitung der Geometriedaten verwendet zu werden. Die Darstellungsfeldskalier-, Auswahl und Schneideeinheit 450 führt eine Beschneidung, Auswahl und Transformation des Darstellungsfeldes aus und gibt verarbeitete grafische Grundelemente an eine Rastereinheit 455 aus.
  • Die Rastereinheit 455 konvertiert in abtastender Weise die neuen grafischen Grundelemente und gibt Fragmente und Abdeckungsdaten an die Fragment-Verarbeitungseinheit 460 aus. Ferner kann die Rastereinheit 455 ausgebildet sein, eine z-Auswahl und andere z-basierte Optimierungen durchzuführen.
  • Die Fragment-Verarbeitungseinheit 460 ist eine programmierbare Ausführungseinheit, die ausgebildet ist, Fragment-Schattierungsprogramme auszuführen, wodurch Fragmente, die von der Rastereinheit 455 empfangen werden, transformiert werden, wie dies durch die Fragment-Schattierungsprogramme angegeben ist. Beispielsweise kann die Fragment-Verarbeitungseinheit 460 programmiert sein, Operationen auszuführen, etwa eine perspektivische Korrektur, eine Texturabbildung, eine Schattierung, eine Mischung und dergleichen, um schattierte Fragmente zu erzeugen, die an die Rasteroperationseinheit 465 ausgegeben werden. Die Fragment-Verarbeitungseinheit 460 kann Daten, die in dem gemeinsam benutzten Speicher 306, in dem Parallelverarbeitungsspeicher 204 oder dem Systemspeicher 104 liegen, zur Verwendung bei der Verarbeitung der Fragmentdaten auslesen. Fragmente können auf Pixelebene, Abtast-Ebene oder mit anderer Auflösung abhängig von der programmierten Abtastrate schattiert werden.
  • Die Rasteroperationseinheit 465 ist eine Verarbeitungseinheit, die Rasteroperationen ausführt, etwa Schablone, z-Test, Mischung und dergleichen, und die Pixeldaten als verarbeitete Grafikdaten zur Speicherung im Grafikspeicher ausgibt. Die verarbeiteten Grafikdaten können im Grafikspeicher gespeichert werden, beispielsweise in dem Parallelverarbeitungsspeicher 204, und/oder in dem Systemspeicher 104, um auf dem Anzeigegerät 110 angezeigt werden, oder um von der CPU 102 oder dem Parallelverarbeitungssubsystem 112 weiterverarbeitet zu werden. In einigen Ausführungsformen der vorliegenden Erfindung ist die Rasteroperationseinheit 465 ausgebildet, z- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und um z- oder Farbdaten zu dekomprimieren, die aus dem Speicher ausgelesen werden. In diversen Ausführungsformen kann die ROP 465 in der Speicherschnittstelle 214, in den GPCs 208, in dem Verarbeitungs-Cluster-Array 230 außerhalb der GPCs oder in einer separaten Einheit (nicht gezeigt) in den PPUs 202 enthalten sein.
  • Leistungseffizienter Attribut-Handhabung für Parkettierungs- und Geometrie-Schattierungseinheiten
  • Wie zuvor in Verbindung mit 4 beschrieben ist, können die SM 310 in einer oder mehreren PPUs 202 aus 2 ausgebildet sein, zumindest einen Teil der Grafikverarbeitungs-Pipelines 400 zu realisieren. Ein SM 310 kann ausgebildet sein, die Funktionen einer Vertex-Verarbeitungseinheit 415 und/oder einer Parkettierungs- und -Initialisierungs-Verarbeitungseinheit 420, und/oder einer Parkettierungs-Verarbeitungseinheit 440 und/oder einer Geometrie-Verarbeitungseinheit 445 und/oder einer Fragment-Verarbeitungseinheit 460 auszuführen. Die Funktionen einer Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410, der Aufgabenerzeugungseinheit 425, der Aufgabenverteilungseinheit 430, der Topologie-Erzeugungseinheit 435, der Darstellungsfeldskalier-, Auswahl und Schneideeinheit 450, der Rastereinheit 455 und der Rasteroperationseinheit 465 können auch von anderen Verarbeitungseinheiten innerhalb eines GPC 208 und einer entsprechenden Partitionseinheit 215 ausgeführt werden.
  • In einigen Ausführungsformen kann jede Grafikverarbeitungs-Pipeline 400 in eine Welt-Raum-Pipeline und eine Bildschirm-Raum-Pipeline unterteilt werden. Die Welt-Raum-Pipeline verarbeitet Grafikobjekte im 3D-Raum, wobei die Position jedes Grafikobjekts relativ zu anderen grafischen Objekten und relativ zu einem 3D-Koordinatensystem bekannt ist. Die Bildschirm-Raum-Pipeline verarbeitet Grafikobjekte, die von dem 3D-Koordinatensystem in eine 2D ebene Oberfläche, die die Oberfläche des Anzeigegeräts 110 repräsentiert, projiziert worden sind. Beispielsweise kann die Welt-Raum-Pipeline Pipeline-Stufen in der Grafikverarbeitungs-Pipeline 400 aus der Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410 bis zu der Darstellungsfeldskalier-, Auswahl und Schneideeinheit 450 enthalten. Die Bildschirm-Raum-Pipeline kann Pipeline-Stufen in der Grafikverarbeitungs-Pipeline 400 von der Rastereinheit 455 bis zu der Rasteroperationseinheit 465 enthalten.
  • In einigen Ausführungsformen kann die Welt-Raum-Pipeline weiter in eine Alpha-Phasen-Pipeline und eine Beta-Phasen-Pipeline unterteilt werden. Beispielsweise kann die Alpha-Phasen-Pipeline Pipeline-Stufen in der Grafikverarbeitungs-Pipeline 400 von der Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410 bis zu der Aufgabenerzeugungseinheit 425 enthalten. Die Beta-Phasen-Pipeline kann Pipeline-Stufen in der Grafikverarbeitungs-Pipeline 400 von der Topologie-Erzeugungseinheit 435 bis zu der Darstellungsfeldskalier-, Auswahl und Schneideeinheit 450 enthalten. Die Grafikverarbeitungs-Pipeline 400 einschließlich eines zugehörigen SM 310 führt eine erste Gruppe an Operationen während der Verarbeitung in der Alpha-Phasen-Pipeline und eine zweite Gruppe an Operationen während der Verarbeitung in der Beta-Phasen-Pipeline aus. Wie hierin verwendet ist, ist eine Gruppe an Operationen als ein oder mehrere Befehle definiert, die von einem einzelnen Strang, von einer Stranggruppe oder von einem CTA ausgeführt werden.
  • Die Attribute, die mit einer Gruppe von Grafikobjekten verknüpft sind, können so aufgeteilt werden, dass jede Grafikverarbeitungs-Pipeline 400 ungefähr die gleiche Arbeitslast durch die Alpha-Phase hindurch aufweist. Die Alpha-Phasenverarbeitung kann die Menge an Attributen von Grafikobjekten signifikant vergrößern, so dass die Menge an Attributen, die von der Aufgabenerzeugungseinheit 425 erzeugt wird, wesentlich größer sein kann als die Menge von Attributen, die aus der Grundelemente-Verteil- und Vertex-Attribut-Abholeinheit 410 empfangen werden. Ferner kann die Aufgabenerzeugungseinheit 425, die mit einer einzelnen Grafikverarbeitungs-Pipeline 400 verknüpft ist, eine deutlich größere Menge an Attributen als die Aufgabenerzeugungseinheit 425 erzeugen, die mit einer weiteren Grafikverarbeitungs-Pipeline 400 verknüpft ist, selbst in Fällen, in denen die beiden Grafikverarbeitungs-Pipelines 400 die gleiche Menge an Attributen zu Beginn der Alpha-Phasen-Pipeline verarbeiten. In derartigen Fällen verteilt die Aufgabenverteilungseinheit 430 die Attribute erneut um, die von der Alpha-Phasen-Pipeline erzeugt werden, so dass jede Grafikverarbeitungs-Pipeline 400 ungefähr die gleiche Arbeitslast zu Beginn der Beta-Phasen-Pipeline besitzt.
  • 5 zeigt eine Zuweisungsabbildung 500 des gemeinsam benutzten Speichers 306 aus 3B gemäß einer Ausführungsform der Erfindung. Wie gezeigt, enthält die Zuweisungsabbildung 500 eine Zuweisung während der Alpha-Phase 510 und eine Zuweisung während der Beta-Phase 540.
  • Die Zuweisungen bzw. Reservierungen während der Alpha-Phase 510 stellt die Zuweisung des gemeinsam benutzten Speichers 306 vor der Ausführung des Vertex-Schattierungsprogramms durch die Vertex-Verarbeitungseinheit 415 dar. Wie gezeigt, umfasst die Zuweisung ein Segment für eine Vertex-Schattierungseingabe 520 und einen Abschnitt für eine Vertex-Schattierungsausgabe 530. Die Vertex-Schattierungseingabe 520 enthält Parameter, die mit grafischen Objekten verknüpft sind, die dem Vertex-Schattierungsprogramm von der Grundelemente-Verteil- und-Vertex-Attribut-Abholeinheit 410 zugewiesen sind. Die Vertex-Verarbeitungseinheit 415 ruft die Parameter aus der Vertex-Schattierungseingabe 520 ab und verarbeitet die zugehörigen Grafikobjekte entsprechend dem Vertex-Schattierungsprogramm. Die Vertex-Verarbeitungseinheit 415 speichert dann modifizierte Attribute in der Vertex-Schattierungsausgabe 530. In einigen Ausführungsformen unterliegen die Grafikobjekte keiner Parkettierung. In derartigen Fällen werden die Parkettierungs-Eingabe-Verarbeitungseinheit 420 und die Parkettierungs-Verarbeitungseinheit 440 umgangen, und die Aufgabenerzeugungseinheit 425 ruft direkt die Vertex-Schattierungsausgabe 530 ab. Wie zuvor in Verbindung mit 4 beschrieben ist, bereitet die Aufgabenerzeugungseinheit Aufgaben für die Beta-Phasen-Pipeline vor.
  • Da die diversen Instanzen des Vertex-Schattierungsprogramms unterschiedliche Mengen an Arbeitslast erzeugen können, verteilt die Aufgabenverteilungseinheit 430 die Aufgaben unter den Grafikverarbeitungs-Pipelines 400 erneut, bevor die Verarbeitung durch die Beta-Phasen-Pipeline erfolgt. Als Folge davon wird ein Grafikobjekt, das von einer gegebenen Grafikverarbeitungs-Pipeline während der Alpha-Phase verarbeitet wird, nicht notwendigerweise von der gleichen Grafikverarbeitungs-Pipeline 400 während der Beta-Phase verarbeitet. Beispielsweise könnte eine Vertex-Verarbeitungseinheit 415 ein einzelnes Grafikobjekt während der Alpha-Phase verarbeiten und als Folge davon eine große Menge an resultierenden Grafikobjekten erzeugen. In derartigen Fällen kann die Aufgabenverteilungseinheit 430 die Grafikobjekte an eine oder mehrere Grafikverarbeitungs-Pipelines 400 für die Beta-Phasen neu verteilen, wobei die Grafikverarbeitungs-Pipeline 400 enthalten sein kann oder auch nicht, die das Grafikobjekt während der Alpha-Phase verarbeitet hat. Wenn alle Grafikverarbeitungs-Pipelines 400, die zur Verarbeitung grafischer Objekte für die Beta-Phase zugewiesen sind, in dem gleichen SM 310 liegen wie die Grafikverarbeitungs-Pipelines, die für die Alpha-Phase zugewiesen sind, dann muss die Vertex-Schattierungsausgabe 530 nicht in einen externen Speicher, etwa den L2-Cache-Speicher 350 kopiert werden. Vielmehr bleibt die Vertex-Schattierungsausgabe 530 in dem lokalen gemeinsam benutzten Speicher 306 zur Verarbeitung während der Beta-Phase.
  • Die Zuweisung während der Beta-Phase 540 stellt die Zuweisung des gemeinsam benutzten Speichers 306 vor der Ausführung des Geometrie-Schattierungsprogramms durch die Geometrie-Verarbeitungseinheit 445 dar. Wie gezeigt, umfasst die Zuweisung das Segment für die Vertex-Schattierungsausgabe 530 und einen Abschnitt für die Geometrie-Schattierungsausgabe 550. Die Vertex-Schattierungsausgabe 530 enthält Parameter, die mit Grafikobjekten verknüpft sind, die von der Aufgabenverteilungseinheit 430 dem Geometrie-Schattierungsprogramm zugewiesen sind. Die Topologie-Erzeugungseinheit 435 indiziert die Vertices aus der Vertex-Schattierungsstufe 530 und berechnet Texturkoordinaten, die den Vertices entsprechen. Die Geometrie-Verarbeitungseinheit 445 ruft die indizierten Parameter aus der Vertex-Schattierungsausgabe 530 ab und verarbeitet die zugehörigen Grafikobjekte entsprechend dem Geometrie-Schattierungsprogramm. Die Geometrie-Verarbeitungseinheit 445 speichert dann weiter modifizierte Attribute in der Geometrie-Schattierungsausgabe 550. Die Geometrie-Schattierungsausgabe 550 wird dann an die Bildschirm-Raum-Pipeline gesendet.
  • In einem System mit einem einzelnen SM 310 kann der gleiche SM 310 sowohl die Alpha- als auch die Beta-Arbeitslast verarbeiten. Dazu können Attribute, die mit Grafikobjekten verknüpft sind, zwischen der Alpha-Phase und der Beta-Phase in dem Speicher lokal in dem SM 310, etwa in dem gemeinsam benutzten Speicher 306, bleiben. Die Daten der Alpha-Phase bleiben in dem gemeinsam benutzten Speicher 306 des SM 310 vorort und werden nicht in den L2-Cache-Speicher 350 kopiert. Die Beta-Arbeitslast, die auf die Grafikverarbeitungs-Pipelines 400 in dem SM 310 verteilt wird, wird von den Grafikverarbeitungs-Pipelines 400 aus dem lokalen gemeinsam benutzten Speicher 306 abgerufen.
  • In einigen Ausführungsformen können die Vertex-Schattierungseingabe 520, die Vertex-Schattierungsausgabe 530 und die Geometrie-Schattierungsausgabe 550 als Gebiete des gemeinsam benutzten Speichers 306 ausgebildet sein, eine Politik der Zuweisung eines Zuerst-hinein-zuerst-heraus (FIFO) anzuwenden, wodurch eine vereinfachte Hardware-Realisierung möglich ist und ein Stau vermieden wird. Das erste Gebiet kann für die Vertex-Schattierungseingabe 520 während der Alpha-Phase zugewiesen werden und kann für die Geometrie-Schattierungsausgabe 550 während der Beta-Phase zugewiesen werden. Die Vertex-Schattierungseingabe 520 kann wieder freigegeben werden, sobald die Instanzen des Vertex-Schattierungsprogramms die Bearbeitung abgeschlossen haben. Nachdem die Vertex-Schattierungseingabe 520 wieder freigegeben ist, kann das erste Gebiet für die Geometrie-Schattierungsausgabe 550 zugewiesen werden. Das zweite Gebiet kann für die Vertex-Schattierungsausgabe 530 aus der Alpha-Phase zugewiesen werden, um Attribute zu speichern, die von dem Schattierungsprogramm der letzten Alpha-Stufe erzeugt wurden. Die Daten in dem Gebiet der Vertex-Schattierungsausgabe 530 können in dem gemeinsam benutzten Speicher 306 verbleiben und zugewiesen werden, nachdem alle Alpha-Ketten die Ausführung beendet haben. Während der Beta-Phase können die Instanzen des Geometrie-Schattierungsprogramms direkt auf Eingangsattribute aus der Vertex-Schattierungsausgabe 530, die dem zweiten Gebiet zugewiesen ist, zugreifen. Die Vertex-Schattierungsausgabe 530 kann wieder freigegeben werden, sobald die Instanzen des Geometrie-Schattierungsprogramms die Verarbeitung abgeschlossen haben. Die Geometrie-Schattierungsausgabe 550 kann freigegeben werden, sobald die Daten in der Geometrie-Schattierungsausgabe 550 an die Bildschirm-Raum-Pipeline übertragen sind.
  • Nach Beendigung der Verarbeitung in der Beta-Phase sind die Gebiete sowohl für die Vertex-Schattierungsausgabe 530 als auch für die Geometrie-Schattierungsausgabe 550 in dem gemeinsam benutzten Speicher 306 für eine nachfolgende Alpha-Phase für andere Grafikobjekte verfügbar. Die Verarbeitung geht weiter, indem die Grafik-Pipelines zwischen der Alpha-Phase und der Beta-Phase für unterschiedliche Gruppen aus Grafikobjekten abwechseln, wobei Attribute unter Anwendung der beiden Gebiete innerhalb des gemeinsam benutzten Speichers 306 ausgetauscht werden.
  • In einigen Ausführungsformen muss das Vertex-Schattierungsprogramm gegebenenfalls mehr Vertex-Daten verarbeiten, als in der Vertex-Schattierungseingabe 520 gespeichert werden können. In derartigen Fällen kann das Vertex-Schattierungsprogramm Vertex-Daten verarbeiten, die in der Vertex-Schattierungseingabe 520 gespeichert sind, wodurch Ergebnisse in der Vertex-Schattierungsausgabe 530 gespeichert werden, bis die Vertex-Schattierungseingabe 520 nahezu leer ist. Teile der Vertex-Schattierungseingabe 520 können wieder freigegeben werden, und dann wieder zugewiesen werden, um weitere Vertex-Daten für die Verarbeitung zu empfangen. Das Vertex-Schattierungsprogramm kann fortfahren, Vertex-Daten zu verarbeiten, bis die Vertex-Schattierungsausgabe 530 nahezu voll ist. Die Grafikverarbeitungs-Pipeline 400 kann dann in die Beta-Phase eintreten, um die in der Vertex-Schattierungsausgabe 530 gespeicherten Daten zu verarbeiten.
  • In einigen Ausführungsformen kann die Verarbeitung der Vertex-Schattierungsausgabe 530 zu der Erzeugung von mehr Daten führen, als in der Geometrie-Schattierungsausgabe 550 gespeichert werden können. In derartigen Fällen kann das Geometrie-Schattierungsprogramm Grafikobjekte verarbeiten und Ausgabedaten in der Geometrie-Schattierungsausgabe 550 speichern, bis die Geometrie-Schattierungsausgabe 550 nahezu voll ist. Die Geometrie-Schattierungsausgabe 550 kann dann in die Bildschirm-Raum-Pipeline übertragen werden, und die Geometrie-Schattierungsausgabe 550 kann dann wieder freigegeben werden. Das Geometrie-Schattierungsprogramm kann dann fortfahren, Grafikobjekte zu verarbeiten und Ausgabedaten in der Geometrie-Schattierungsausgabe 550 zu speichern, bis die Geometrie-Schattierungsausgabe 550 nahezu voll ist. Die Geometrie-Schattierungsausgabe 550 kann dann wiederum in die Bildschirm-Raum-Pipeline übertragen werden. Der Prozess kann weitergehen, bis die Beta-Verarbeitung abgeschlossen ist.
  • In derartigen Fällen kann die Größe des Gebiets für die Vertex-Schattierungsausgabe 530 so dimensioniert sein, dass die maximale Größe der Datenausgabe aus einer einzelnen Kette eines Vertex-Schattierungsprogramms gespeichert wird. Das Gebiet der Vertex-Schattierungseingabe 520/Geometrie-Schattierungsausgabe 550 kann so dimensioniert sein, dass die maximale Größe der Dateneingabe aus einer einzelnen Kette eines Vertex-Schattierungsprogramms oder die maximale Größe der Ausgabedaten aus einer einzelnen Kette eines Geometrie-Schattierungsprogramms gespeichert wird. Beispielsweise kann die Größe des Gebiets der Vertex-Schattierungsausgabe 530 16,75 kByte sein, und die Größe des Gebiets für die Vertex-Schattierungseingabe 520/Geometrie-Vertex Ausgabe 550 könnte 31,25 kByte sein. Die gesamte Größe des gemeinsam benutzten Speichers 306 könnte 48 kByte sein.
  • 6 zeigt eine Zuweisungsabbildung 600 des gemeinsam benutzten Speichers 306 aus 3B gemäß einer weiteren Ausführungsform der Erfindung. Wie gezeigt, umfasst die Zuweisungsabbildung 600 eine Zuweisung während einer Alpha-Phase 610 und eine Zuweisung während einer Beta-Phase 640. Die Zuweisung während der Alpha-Phase 610 und die Zuweisung während der Beta-Phase 640 arbeiten im wesentlichen in der gleichen Weise wie analoge Zuweisungen in 5, mit Ausnahme, wie dies nachfolgend beschrieben ist.
  • Die Zuweisung während der Alpha-Phase stellt die Zuweisung des gemeinsam benutzten Speichers 306 vor der Ausführung des Vertex-Schattierungsprogramms durch die Vertex-Verarbeitungseinheit 415 dar. Wie gezeigt, umfasst die Zuweisung ein Segment für eine Vertex-Schattierungseingabe und eine Vertex-Schattierungsausgabe 620 und einen Abschnitt für die Parkettierungs-Initialisierung-Schattierungsausgabe 530. Die Vertex-Verarbeitungseinheit 415 ruft Parameter aus der Vertex-Schattierungseingabe und Vertex-Schattierungsausgabe 620 ab und verarbeitet die zugehörigen Grafikobjekte entsprechend dem Vertex-Schattierungsprogramm. Die Vertex-Verarbeitungseinheit 415 speichert dann modifizierte Attribute in der Vertex-Schattierungseingabe und Vertex-Schattierungsausgabe 620. Die Parkettierungs-Initialisierungs-Verarbeitungseinheit 420 ruft Grafikobjekte, die von der Vertex-Verarbeitungseinheit 415 verarbeitet wurden, aus der Vertex-Schattierungseingabe und Vertex-Schattierungsausgabe 620 ab und verarbeitet die zugehörigen Grafikobjekte entsprechend dem Parkettierungs-Initialisierungs-Schattierungsprogramm. Die Parkettierungs-Eingabe-Verarbeitungseinheit 420 speichert dann die modifizierten Attribute, die zu dem Grafikobjekten gehören, in der Ausgabe der Parkettierungs-Initialisierungs-Schattierung 630. Die Aufgabenerzeugungseinheit 425 ruft die Ausgabe der Parkettierungs-Initialisierungs-Schattierung 630 ab. Wie zuvor in Verbindung mit 4 beschrieben ist, bereitet die Aufgabenerzeugungseinheit Aufgaben für die Beta-Phasen-Pipeline vor.
  • Da die diversen Instanzen des Parkettierungs-Initialisierungs-Schattierungsprogramm unterschiedliche Mengen an Arbeitslast jeweils erzeugen können, verteilt die Aufgabenverteilungseinheit 430 die Aufgaben auf die Grafikverarbeitungs-Pipelines 400 erneut, bevor die Verarbeitung durch die Beta-Phasen-Pipeline erfolgt. Folglich wird ein Grafikobjekt, das von einer gegebenen Grafikverarbeitungs-Pipeline während der Alpha-Phase verarbeitet wurde, nicht notwendigerweise von der gleichen Grafikverarbeitungs-Pipeline 400 während der Beta-Phase verarbeitet. Beispielsweise könnte eine Parkettierungs-Initialisierungs-Verarbeitungseinheit 420 ein einzelnes Grafikobjekt während der Alpha-Phase verarbeiten und als Folge davon eine große Menge an resultierenden Grafikobjekten erzeugen. In derartigen Fällen könnte die Aufgabenverteilungseinheit 430 die Grafikobjekte auf eine oder mehrere Grafikverarbeitungs-Pipelines 400 für die Beta-Phasen neu verteilen, wobei die Grafikverarbeitungs-Pipeline 400 enthalten sein kann oder auch nicht, die das Grafikobjekt während der Alpha-Phase verarbeitet hat. Wenn alle Grafikverarbeitungs-Pipelines 400, die für die Verarbeitung von Grafikobjekten für die Beta-Phase zugeordnet sind, in dem gleichen SM 310 liegen wie die Grafikverarbeitungs-Pipelines 400, die für die Alpha-Phase zugeordnet waren, dann muss die Ausgabe der Parkettierungs-Initialisierungs-Schattierung 630 nicht in einen externen Speicher, etwa den L2-Cache-Speicher 350 kopiert werden. Vielmehr bleibt die Ausgabe der Parkettierungs-Initialisierung-Schattierung 630 in dem lokalen gemeinsam benutzten Speicher 306 für die Verarbeitung während der Beta-Phase.
  • Die Zuweisung während der Beta-Phase 640 stellt die Zuweisung des gemeinsam benutzten Speichers 306 vor der Ausführung des Parkettierungs-Schattierungsprogramms durch die Parkettierungs-Verarbeitungseinheit 440 dar. Wie gezeigt, umfasst die Zuweisung das Segment für die Ausgabe der Parkettierungs-Initialisierungs-Schattierung 630 und einen Abschnitt für die Parkettierungs-Schattierungsausgabe und die Geometrie-Schattierungsausgabe 650. Die Ausgabe für die Parkettierungs-Initialisierungs-Schattierung 630 enthält Parameter, die mit Grafikobjekten verknüpft sind, die von der Arbeitsverteilungseinheit 430 dem Parkettierungs-Schattierungsprogramm zugewiesen werden. Die Topologie-Erzeugungseinheit 435 indiziert die Vertices aus der Ausgabe der Parkettierungs-Initialisierungs-Schattierung 630 und berechnet (U, V) Koordinaten für Parkettierungs-Einteilung und die Indizes, die die als Parkett eingeteilten Vertices verbinden, so dass grafische Grundelemente gebildet werden. Die Parkettierungs-Verarbeitungseinheit 440 ruft die indizierten Parameter aus der Ausgabe für die Parkettierungs-Initialisierungs-Schattierung 630 ab und verarbeitet die zugehörigen Grafikobjekte entsprechend dem Parkettierungs-Schattierungsprogramm. Die Parkettierungs-Verarbeitungseinheit 440 speichert dann Ergebnisse im Ausgabebereich der Parkettierungs-Schattierung der Parkettierungs-Schattierungsausgabe und der Geometrie-Schattierungsausgabe 650. Die Geometrie-Verarbeitungseinheit 445 ruft dann die Parkettierungs-Schattierungsergebnisse aus dem Ausgabebereich der Parkettierungs-Schattierung der Parkettierungs-Schattierungsausgabe und der Geometrie-Schattierungsausgabe 650 ab und verarbeitet die zugehörigen Grafikobjekte entsprechend dem Geometrie-Schattierungsprogramm. Die Geometrie-Verarbeitungseinheit 445 speichert dann weiter modifizierte Attribute in dem Ausgabebereich der Geometrie-Schattierung der Parkettierungs-Schattierungsausgabe und der Geometrie-Schattierungsausgabe 650. Die Geometrie-Schattierungsausgabe wird dann an die Bildschirm-Raum-Pipeline übertragen.
  • Zu beachten ist, dass die hierin beschriebene Architektur nur anschaulich ist und dass Variationen und Modifizierungen möglich sind. In einem Beispiel sind die Techniken hierin im Zusammenhang mit einem gemeinsam benutzten Speicher 306 mit einer Speicherkapazität von 48 kBytes und einer speziellen Segmentierung zwischen zwei Bereichen des gemeinsam benutzten Speichers 306 beschrieben. Jedoch können die beschriebenen Techniken auch angewendet werden durch Verwendung eines gemeinsam benutzten Speichers 306 mit einer beliebigen technisch machbaren Größe oder Segmentaufteilung. In einem weiteren Beispiel kann die Segmentaufteilung zwischen den zwei Bereichen des gemeinsam benutzten Speichers festgelegt sein oder kann dynamisch während der grafischen Verarbeitung geändert werden.
  • 7A–7B zeigen ein Flussdiagramm von Verfahrensschritten zur Umverteilung von Attributen von Grafikobjekten, die von einer grafischen Verarbeitungseinheit gemäß einer Ausführungsform der vorliegenden Erfindung verarbeitet werden. Obwohl die Verfahrensschritte in Verbindung mit den Systemen der 1–6 beschrieben sind, erkennt der Fachmann, dass ein beliebiges System, das zur Ausführung der Verfahrensschritte in beliebiger Reihenfolge geeignet ist, innerhalb des Schutzbereichs der Erfindung liegt.
  • Wie gezeigt, beginnt ein Verfahren 700 im Schritt 702, in welchem der SM 310 eine erste Gruppe an Parametern, die mit einer Gruppe von Grafikobjekten verknüpft ist, aus einer ersten Gruppe an Puffern innerhalb eines ersten Bereichs eines gemeinsam benutzten Speichers abruft, wobei die erste Gruppe an Puffern zuvor zugewiesen bzw. reserviert worden ist. Im Schritt 704 verarbeitet der SM 310 die erste Gruppe an Parametern mit einem Vertex-Schattierungsprogramm, das von einer Vertex-Verarbeitungseinheit ausgeführt wird, woraus sich Vertex-Ausgabedaten ergeben. Im Schritt 706 speichert der SM 310 die Vertex-Ausgabedaten in der ersten Gruppe an Puffern. Im Schritt 708 verarbeitet der SM 310 die gespeicherten Vertex-Ausgabedaten mit einem Parkettierungs-Initialisierungs-Schattierungsprogramm, das von einer Parkettierungs-Initialisierungs-Verarbeitungseinheit ausgeführt wird, woraus sich Ausgabedaten der Parkettierungs-Initialisierung ergeben. Im Schritt 710 legt der SM 310 eine zweite Gruppe an Parametern als die Ausgabedaten der Parkettierungs-Initialisierung fest.
  • Im Schritt 712 weist der SM 310 Speicherplatz für die zweite Gruppe an Puffern innerhalb eines zweiten Bereichs des gemeinsam benutzten Speichers zur Speicherung der zweiten Gruppe an Parametern zu. Im Schritt 714 speichert der SM 310 die zweite Gruppe an Parametern in der zweiten Gruppe an Puffern. Im Schritt 716 gibt der SM 310 die erste Gruppe an Puffern wieder frei.
  • Im Schritt 718 teilt der SM 310 die zweite Gruppe an Parametern auf die Grafikverarbeitungs-Pipelines in den mehreren Grafikverarbeitungs-Pipelines vor der weiteren Verarbeitung erneut auf. Im Schritt 720 verarbeitet der SM 310 die zweite Gruppe an Parametern mit einem Parkettierungs-Schattierungsprogramm, das von einer Parkettierungs-Verarbeitungseinheit ausgeführt wird, woraus sich Parkettierungs-Ausgabedaten ergeben. Im Schritt 722 weist der SM 310 Platz für eine dritte Gruppe an Puffern innerhalb des ersten Bereichs des gemeinsam benutzten Speichers für die Speicherung zu. Im Schritt 724 speichert der SM 310 die Parkettierungs-Ausgabedaten in der dritten Gruppe an Puffern. Im Schritt 726. verarbeitet der SM 310 die gespeicherten Parkettierungs-Ausgabedaten mit einem Geometrie-Schattierungsprogramm, das von einer Geometrie-Verarbeitungseinheit ausgeführt wird, woraus sich Geometrie-Ausgabedaten ergeben. Im Schritt 728 legt der SM 310 eine dritte Gruppe an Parametern als die Geometrie-Ausgabedaten fest. Im Schritt 730 speichert der SM 310 die dritte Gruppe an Parametern in der dritten Gruppe an Puffern. Im Schritt 732 gibt der SM 310 die zweite Gruppe an Puffern wieder frei. Im Schritt 734 überträgt der SM 310 die dritte Gruppe an Puffern zu einer späteren Stufe in der Pipeline-Stufe der einen oder mehreren der Grafikverarbeitungs-Pipelines 400 innerhalb des SM 310. Beispielsweise übergibt der SM 310 die dritte Gruppe an Puffern an die Darstellungsfeldskalier-, Auswahl und Schneideeinheit 450 der Grafikverarbeitungs-Pipeline 400. Im Schritt 736 gibt der SM 310 die dritte Gruppe an Puffern wieder frei. Das Verfahren 700 endet dann.
  • Zusammengefasst gilt: Attribute, die mit einem oder mehreren Grafikobjekten verknüpft sind, werden in einem ersten Bereich eines gemeinsam benutzten Speichers gespeichert, der für einen Datenstrom-Multiprozessor (SM) lokal ist. Der SM verteilt die Attribute an Grafikverarbeitungs-Pipelines zur Verarbeitung. Die Grafikverarbeitungs-Pipelines rufen die Attribute aus dem ersten Bereich des gemeinsam benutzten Speichers ab. Die Grafikverarbeitungs-Pipelines führen Operationen aus, die zu einer ersten Phase der Grafikverarbeitung gehören, erzeugen modifizierte Attribute zur Verwendung in einer zweiten Phase der grafischen Verarbeitung. Die Grafikverarbeitungs-Pipelines speichern die modifizierten Attribute in einem zweiten Bereich des gemeinsam benutzten Speichers. Der SM verteilt dann die modifizierten Attribute erneut auf die Grafikverarbeitungs-Pipelines zur Vorbereitung für die zweite Phase der grafischen Verarbeitung. Die Grafikverarbeitungs-Pipelines rufen die modifizierten Attribute aus dem zweiten Bereich des gemeinsam benutzten Speichers ab. Die Grafikverarbeitungs-Pipelines führen Operationen aus, die die zweite Phase der grafischen Verarbeitung betreffen, wodurch weitere modifizierte Attribute für eine weitere grafische Verarbeitung erzeugt werden. Die Grafikverarbeitungs-Pipelines speichern die weiter modifizierten Attribute in dem ersten Bereich des gemeinsam benutzten Speichers. Die weiter modifizierten Attribute werden dann aus dem ersten Bereich des gemeinsam benutzten Speichers an spätere Stufen in den Grafikverarbeitungs-Pipelines übertragen.
  • Ein Vorteil der offenbarten Techniken besteht darin, dass Arbeit in einem einzelnen Datenstrom-Multi-Prozessorsystem von einer ersten Phase der grafischen Verarbeitung zu einer zweiten Phase der grafischen Verarbeitung neu verteilt wird, ohne dass die Attribute der Grafikobjekte in den Cache-Speicher oder Systemspeicher kopiert werden müssen und später diese Attribute aus einem dieser Speicher abgerufen werden müssen. Das Kopieren von Attributen in und das Abrufen von Attributen aus einem entfernten Speicher, etwa dem Cache-Speicher oder dem Systemspeicher, erfordert typischerweise das Einschalten mehrerer Komponenten in Form eines chipexternen Speichers, einer Steuerung und einer Schnittstelle in einer Mehrebenen-Speicherhierarchie. Das Kopieren in und das Abrufen aus einem entfernten Speicher kann ferner bewirken, dass einige Komponenten von einem Zustand mit geringer Leistungsaufnahme in einen Zustand mit hoher Leistungsaufnahme umschalten. Der Zugriff auf einen lokalen gemeinsam benutzten Speicher beinhaltet typischerweise nicht die Einschaltung oder eine Änderung des Leistungszustands von chipexternen Komponenten. Folglich reduzieren die offenbarten Techniken die gesamte Leistungsaufnahme und dienen dazu, die Betriebsdauer zwischen Batterieladezyklen in Mobilgeräten zu verlängern.
  • Eine Ausführungsform der Erfindung kann als ein Programmprodukt zur Verwendung in einem Computersystem realisiert werden. Das bzw. die Programme des Programmprodukts definieren Funktionen der Ausführungsformen (einschließlich der hierin beschriebenen Verfahren) und können in einer Vielzahl von computerlesbaren Speichermedien enthalten sein. Zu anschaulichen computerlesbaren Speichermedien gehören, ohne Einschränkung: (i) nicht-beschreibbare Speichermedien (beispielsweise Nur-Lese-Speichereinrichtungen in einem Computer, etwa CD-ROM-Disketten, die von einem CD-ROM-Laufwerk lesbar sind, Flash-Speicher, ROM-Chips oder eine andere Art eines nicht flüchtigen Halbleiterspeichers), auf welchen Information permanent gespeichert ist; und (ii) beschreibbare Speichermedien (beispielsweise Disketten in einem Diskettenlaufwerk oder ein Festplattenlaufwerk oder eine andere Art eines Halbleiterspeichers mit wahlfreiem Zugriff), auf welchen änderbare Information gespeichert ist.
  • Die Erfindung ist mit Bezug zu speziellen Ausführungsformen beschrieben worden. Der Fachmann erkennt jedoch, dass diverse Modifizierungen und Änderungen daran vorgenommen werden können, ohne von dem breiteren Grundgedanken und dem Schutzbereich der Erfindung abzuweichen, wie sie in den angefügten Patentansprüchen angegeben ist. Die vorhergehende Beschreibung und die Zeichnungen sind daher als anschaulich und nicht als beschränkend zu betrachten.
  • Daher ist der Schutzbereich der vorliegenden Erfindung durch die folgenden Patentansprüche festgelegt.

Claims (10)

  1. Ein Verfahren zur Verarbeitung von Attributen von Grafikobjekten in mehreren Grafikverarbeitungs-Pipelines, wobei das Verfahren umfasst: Abrufen einer ersten Gruppe an Parametern, die mit einer Gruppe an Grafikobjekten verknüpft sind, aus einer ersten Gruppe an Puffern; Ausführen einer ersten Gruppe an Operationen an der ersten Gruppe an Parametern entsprechend einer ersten Phase einer Verarbeitung, um eine zweite Gruppe an Parametern zu erzeugen; Speichern der zweiten Gruppe an Parametern in einer zweiten Gruppe an Puffern; Ausführen einer zweiten Gruppe an Operationen an der zweiten Gruppe an Parametern entsprechend einer zweiten Phase der Verarbeitung, um eine dritte Gruppe an Parametern zu erzeugen; und Speichern der dritten Gruppe an Parametern in einer dritten Gruppe an Puffern.
  2. Das Verfahren nach Anspruch 1, das ferner umfasst: Zuweisen von Speicherplatz für die erste Gruppe an Puffern innerhalb eines ersten Bereichs eines gemeinsam benutzten Speichers; und Zuweisen von Speicherplatz für die zweite Gruppe an Puffern innerhalb eines zweiten Bereichs des gemeinsam benutzten Speichers.
  3. Das Verfahren nach Anspruch 2, das ferner umfasst: Freigeben des Speicherplatzes für die erste Gruppe an Puffern; und Zuweisen von Speicherplatz für die dritte Gruppe an Puffern innerhalb des ersten Bereichs des gemeinsam benutzten Speichers.
  4. Das Verfahren nach Anspruch 1, das ferner umfasst: erneutes Verteilen der zweiten Gruppe an Parametern auf die mehreren Grafikverarbeitungs-Pipelines vor der Ausführung der zweiten Gruppe an Operationen.
  5. Das Verfahren nach Anspruch 1, das ferner umfasst: Übertragen des Inhalts der dritten Gruppe an Puffern in eine spätere Stufe in einer ersten Grafikverarbeitungs-Pipeline, die in den mehreren Grafikverarbeitungs-Pipelines enthalten ist.
  6. Das Verfahren nach Anspruch 1, wobei Ausführung der ersten Gruppe an Operationen umfasst: Verarbeiten der ersten Gruppe an Parametern mit einem Vertex-Schattierungsprogramm, das von einer Vertex-Verarbeitungseinheit ausgeführt wird, um Vertex-Ausgabedaten zu erzeugen; und Spezifizieren der zweiten Gruppe an Parametern als die Vertex-Ausgabedaten.
  7. Das Verfahren nach Anspruch 6, wobei Ausführung der zweiten Gruppe an Operationen umfasst: Verarbeiten der zweiten Gruppe an Parametern mit einem Geometrie-Schattierungsprogramm, das von einer Geometrie-Verarbeitungseinheit ausgeführt wird, um Geometrie-Ausgabedaten zu erzeugen; und Spezifizieren der dritten Gruppe an Parametern als die Geometrie-Ausgabedaten.
  8. Das Verfahren nach Anspruch 1, wobei Ausführung der ersten Gruppe an Operationen umfasst: Verarbeiten der ersten Gruppe an Parametern mit einem Vertex-Schattierungsprogramm, das von einer Vertex-Verarbeitungseinheit ausgeführt wird, um Vertex-Ausgabedaten zu erzeugen; Speichern der Vertex-Ausgabedaten in der ersten Gruppe an Puffern; Verarbeiten der gespeicherten Vertex-Ausgabedaten mit einem Parkettierungs-Initialisierungs-Schattierungsprogramm, das von einer Parkettierungs-Initialisierungs-Verarbeitungseinheit ausgeführt wird, um Parkettierungs-Initialisierungs-Ausgabedaten zu erzeugen; und Spezifizieren der zweiten Gruppe an Parametern als die Parkettierungs-Initialisierungs-Ausgabedaten.
  9. Das Verfahren nach Anspruch 8, wobei die Ausführung der zweiten Gruppe an Operationen umfasst: Verarbeiten der zweiten Gruppe an Parametern mit einem Parkettierungs-Schattierungsprogramm, das von einer Parkettierungs-Verarbeitungseinheit ausgeführt wird, um Parkettierungs-Ausgabedaten zu erzeugen; Speichern der Parkettierungs-Ausgabedaten in der dritten Gruppe an Puffern; Verarbeiten der gespeicherten Parkettierungs-Ausgabedaten mit einem Geometrie-Schattierungsprogramm, das von einer Geometrie-Verarbeitungseinheit ausgeführt wird, um Geometrie-Ausgabedaten zu erzeugen; und Spezifizieren der dritten Gruppe an Parametern als die Geometrie-Ausgabedaten.
  10. Ein Subsystem mit: einem Datenstrom-Multiprozessor, der ausgebildet ist, Attribute von Grafikobjekten in einer Grafikverarbeitungs-Pipeline zwischen einer ersten Verarbeitungsphase und einer zweiten Verarbeitungsphase erneut zu verteilen, indem die Schritte ausgeführt werden: Abrufen einer ersten Gruppe an Parametern, die mit einer ersten Gruppe von Grafikobjekten verknüpft ist, aus einer ersten Gruppe an Puffern; Ausführen einer ersten Gruppe an Operationen an der ersten Gruppe an Parametern entsprechend einer ersten Phase der Verarbeitung, um eine zweite Gruppe an Parametern zu erzeugen; Speichern der zweiten Gruppe an Parametern in einer zweiten Gruppe an Puffern; Ausführen einer zweiten Gruppe an Operationen an der zweiten Gruppe an Parametern entsprechend einer zweiten Phase der Verarbeitung, um eine dritte Gruppe an Parametern zu erzeugen; und Speichern der dritten Gruppe an Parametern in einer dritten Gruppe an Puffern.
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