DE102013009305B4 - Integrated protection device for integrated high-voltage MOS transistors in CMOS circuits - Google Patents

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Abstract

Integriertes Bauelement zum Schutz von integrierten Hochvolt-MOS-Transistoren gegen elektrostatische Entladungen, mit einem hochdotierten Emitter-P+ Diffusionsgebiet (1) in einem niedrig-dotierten HV-Nwell-Basisgebiet (2), eingebettet in einem niedrig-dotierten P-Substrat-Kollektor (3) mit einem hochdotierten N+ Diffusionsgebiet als Basisanschluss (4) in dem HV-Nwell-Basisgebiet (2) und einem von einem Pwell-Gebiet-Kollektor (5) mit mittlerer Dotierungs-Konzentration umgebenen P+ Diffusionsgebiet als Kollektoranschluss (6), dadurch gekennzeichnet, dass
ein nicht vollständig verarmbares zusätzliches Nwell-Gebiet mit floatendem Potenzial (7) mit mittlerer Dotierungskonzentration im P-Substrat-Kollektor (3) zwischen dem niedrig-dotierten HV-Nwell-Basisgebiet (2) und dem Pwell-Gebiet-Kollektor (5), und zwar in der Nähe des Pwell-Gebiet-Kollektors (5) mit seinem P+ Kollektoranschlussgebiet (6) und nicht in der Nähe des niedrig-dotierten HV-Nwell-Basisgebiets (2) vorhanden ist;
die Dotierungskonzentrationen des Pwell-Gebiet-Kollektors (5) und des Nwell-Gebiets mit floatendem Potenzial (7) zwischen der Dotierungskonzentration des HV-Nwell-Basisgebiets (2) und den Dotierungskonzentrationen der hochdotierten Diffusionsgebiete als N+ Diffusionsgebiet und P+ Diffusionsgebiet liegen.

Figure DE102013009305B4_0000
Integrated device for protecting integrated high-voltage MOS transistors against electrostatic discharges, comprising a highly doped emitter P + diffusion region (1) in a low-doped HV Nwell base region (2) embedded in a low-doped P substrate A collector (3) having a heavily doped N + diffusion region as the base terminal (4) in the HV Nwell base region (2) and a P + diffusion region surrounded by a pwell region collector (5) of average doping concentration as a collector terminal (6 ), characterized in that
an incompletely depletable additional Nwell region having floating potential (7) with mean doping concentration in the P-substrate collector (3) between the low-doped HV Nwell base region (2) and the Pwell region collector (5), in the vicinity of the Pwell-area collector (5) with its P + collector terminal region (6) and not in the vicinity of the low-doped HV-Nwell base region (2);
the doping concentrations of the Pwell region collector (5) and the Nwell region having floating potential (7) lie between the doping concentration of the HV Nwell base region (2) and the doping concentrations of the heavily doped diffusion regions as N + diffusion region and P + diffusion region.
Figure DE102013009305B4_0000

Description

Integrierte Hochvolt MOS-Transistoren (HV-MOS-Transistoren) für Spannungsbereiche von etwa 20 V bis 700 V sind im Allgemeinen empfindlich gegenüber Belastung durch elektrostatische Entladungen (ESD: electrostatic discharge).Integrated high-voltage MOS transistors (HV MOS transistors) for voltage ranges of about 20 V to 700 V are generally sensitive to electrostatic discharge (ESD).

Das trifft insbesondere auf laterale HV-NMOS- und HV-NDMOS-Transistoren in HV-CMOS-Prozessen zu, bei denen ein ESD-Puls (Strompuls) am Drain in der Regel den parasitären Bipolartransistor zündet, erkennbar an einem Spannungsrücksprung (Snapback). Die Folgen sind eine ungleichmäßige Triggerung und inhomogene Stromverteilung im Bipolarbetrieb, die dann typischerweise schnell zur Schädigung durch lokalen thermischen Durchbruch führen. Deshalb ist meist - zumindest bei höheren Anforderungen an die ESD-Festigkeit - ein parallel geschaltetes ESD-Schutzelement erforderlich, das rechtzeitig einschaltet und den ESD-Puls ableitet, bevor der HV-Transistor geschädigt wird. Im einfachsten Fall eines statisch getriggerten ESD-Schutzelements muss dabei die Triggerspannung des Schutzelements zwischen der für den zu schützenden HV-Transistor maximal erlaubten Drainspannung im Betriebsfall und der Spannung, bei der der HV-Transistor geschädigt wird, liegen.This applies in particular to lateral HV-NMOS and HV-NDMOS transistors in HV-CMOS processes, in which an ESD pulse (current pulse) at the drain usually ignites the parasitic bipolar transistor, recognizable by a voltage snapback (snapback). The consequences are uneven triggering and inhomogeneous current distribution in bipolar operation, which then typically leads quickly to damage by local thermal breakdown. Therefore, it is usually necessary - at least for higher demands on the ESD resistance - a parallel ESD protection element that switches on in time and dissipates the ESD pulse before the HV transistor is damaged. In the simplest case of a statically triggered ESD protection element, the trigger voltage of the protection element must lie between the maximum drain voltage permitted for the HV transistor to be protected during operation and the voltage at which the HV transistor is damaged.

SCR-Bauelemente (SCR: Silicon Controlled Rectifier), also Thyristoren, Vierschichtdioden, können als ESD-Schutzelemente benutzt werde. 1 und 2 zeigt beispielsweise ein SCR-Bauelement schematisch im Aufbau und als Schaltung. Ein solches Bauelement kann als Kombination aus einem NPN- und einem PNP-Transistor angesehen werden. Bei Anwendungen als ESD-Schutzelement wird entweder der NPN-Transistor oder der PNP-Transistor durcheinen pn-Durchbruch, dV/dt-Verschiebungsstrom oder eine externe Triggerschaltung eingeschaltet. Der Kollektorstrom dieses zuerst eingeschalteten Transistors schaltet dann den jeweils anderen Transistor ein und es wird ein Zustand erreicht, in dem sich NPN-Struktur und PNP-Struktur gegenseitig im eingeschalteten Zustand halten.SCR components (SCR: Silicon Controlled Rectifier), ie thyristors, four-layer diodes, can be used as ESD protection elements. 1 and 2 For example, shows an SCR device schematically in construction and as a circuit. Such a device may be considered as a combination of an NPN and a PNP transistor. In ESD protection applications, either the NPN transistor or the PNP transistor is turned on by a pn-breakthrough, dV / dt shift current, or an external trigger circuit. The collector current of this first turned-on transistor then turns on the other transistor, and a state is reached in which the NPN structure and PNP structure keep each other in the on state.

Die niedrig dotierten Basisgebiete der beiden Transistoren werden dabei mit Ladungsträgern überflutet (durch Leitfähigkeitsmodulation). In diesem eingeschalteten Zustand weisen SCR-Bauelemente eine geringe Haltespannung und einen geringen Widerstand auf und neigen nicht zu inhomogener Stromverteilung. Dadurch kann eine hohe ESD-Festigkeit bezogen auf die Weite bzw. Fläche des Bauelements erreicht werden, üblicherweise ausgedrückt als Ausfallspannung pro Weite (in V/µm) bzw. pro Fläche (in V/µm2) nach dem Human Body Model (HBM) oder als Ausfallstrom pro Weite (in mA/µm) bzw. pro Fläche (in mA/µm2) gemessen mit 100ns-Strompulsen mittels TLP (Transmission Line Pulsing).The low-doped base regions of the two transistors are flooded with charge carriers (by conductivity modulation). In this switched-on state, SCR components have a low holding voltage and a low resistance and do not tend to have inhomogeneous current distribution. As a result, a high ESD strength based on the width or area of the component can be achieved, usually expressed as a failure voltage per width (in V / μm) or per area (in V / μm 2 ) according to the Human Body Model (HBM). or as dropout current per width (in mA / μm) or per area (in mA / μm 2 ) measured with 100ns current pulses by means of TLP (Transmission Line Pulsing).

Typische Werte liegen im Bereich von 30 bis 60mA/µm. Damit sind SCR-Bauelemente als gebräuchliche ESD-Schutzelemente bekannt.Typical values are in the range of 30 to 60mA / μm. Thus, SCR components are known as conventional ESD protection elements.

Nachteilig ist, dass wegen des oft geringen Triggerstroms und der niedrigen Haltespannung, die typischerweise weit unterhalb der Betriebsspannung liegt, die Gefahr der Zündung des SCR durch Störimpulse im Betriebsfall besteht, was zu Störungen der Schaltkreisfunktion oder im Extremfall zu einer dauerhaften Schädigung des Schaltkreises führen kann (sogenanntes „Latchup“).The disadvantage is that because of the often low trigger current and the low holding voltage, which is typically far below the operating voltage, the risk of ignition of the SCR by glitches during operation, which can lead to disruption of the circuit function or in extreme cases to permanent damage to the circuit (so-called "latchup").

Maßnahmen zur Verringerung dieser Gefahr bestehen z. B. in der Erhöhung der Haltespannung durch geeignete Prozess- und Layout-Änderungen. Auch kann ein Stapeln mehrerer SCR-Bauelemente vorgesehen werden. Oder eine Erhöhung des Triggerstroms durch Verwendung einer zweistufigen ESD-Schutzschaltung oder einer dynamischen Triggerschaltung, die das SCR-Bauelement nur im ESD-Fall einschaltet. Das bedeutet einen Mehraufwand an Schutzbauelementen. Dennoch bleibt die Wirksamkeit dieser Maßnahmen begrenzt, insbesondere bei Bulk-CMOS-Prozessen.Measures to reduce this risk exist z. B. in increasing the holding voltage through appropriate process and layout changes. It is also possible to provide stacking of a plurality of SCR components. Or an increase in the trigger current by using a two-stage ESD protection circuit or a dynamic trigger circuit, which turns on the SCR device only in the ESD case. This means additional expenditure on protective components. Nevertheless, the effectiveness of these measures remains limited, especially in bulk CMOS processes.

In US 2012 / 0 119 330 A1 wird ein als Diode verschalteter PNP-Transistor als ESD-Schutzelement beschrieben. Dieser Lösung entspricht auch die in den 3 und 4 dargestellte Anordnung als Stand der Technik. HV-PNP-Transistoren, wie in 3 und 4 werden in dieser Form als Schutzelement eher im Bereich kleiner Betriebsspannungen von etwa kleiner 40V verwendet und dort auch eher als lateraler PNP, während sie im HV-Bereich etwa oberhalb 40V weniger als ESD-Schutzelement geeignet sind. Im einfachsten Fall als Diode mit kurzgeschlossenem Emitter und Basis beschaltet und durch Kollektor-Basis-Durchbruch getriggert, weisen sie wegen der kleineren Stromverstärkung eines PNP-Transistors im Vergleich zu einem NPN-Transistor als Folge der geringeren Beweglichkeit von Löchern im Vergleich zu Elektronen im Allgemeinen keinen oder nur sehr geringen Snapback auf. Damit besteht keine Latchup-Gefahr. Ein Nachteil ist die vergleichsweise geringe zu erreichende ESD-Festigkeit pro Weite bzw. pro Fläche. Für Bulk-CMOS-Prozesse werden hier im Spannungsbereich größer 40V typischerweise nur etwa 1mA/µm erreicht.US 2012/0 119 330 A1 describes a diode-connected PNP transistor as an ESD protection element. This solution also corresponds to the in the 3 and 4 illustrated arrangement as prior art. HV PNP transistors, as in 3 and 4 are used in this form as a protective element rather in the range of low operating voltages of about less than 40V and there also as a lateral PNP, while they are suitable in the HV range above about 40V less as an ESD protection element. In the simplest case, short-emitter-to-base diode connected and triggered by collector-base breakdown, they have holes due to the smaller current gain of a PNP transistor compared to an NPN transistor due to the lower mobility of holes in comparison to electrons in general no or very little snapback on. There is no latchup danger. A disadvantage is the comparatively low ESD strength to be achieved per width or per area. For bulk CMOS processes, typically only about 1mA / μm is achieved in the voltage range greater than 40V.

Wegen der hohen Haltespannung und des großen Widerstands im eingeschalteten Zustand ist auch die Spannungsbegrenzung im ESD-Fall im Allgemeinen zu schlecht, um mit vertretbarem Aufwand an Chipfläche eine Verwendung als paralleles ESD-Schutzelement für HV-Transistoren zu erlauben.Because of the high holding voltage and the large resistance in the on state, the voltage limitation in the ESD case is generally too poor to allow use as a parallel ESD protective element for HV transistors with reasonable expenditure of chip area.

US 6 680 493 B1 beschreibt einen NPN-Transistor mit floatendem Emitter, der eine höhere Haltespannung als ein entsprechendes Bauelement mit kurzgeschlossenen Emitter und Basis hat und bei dem die Haltespannung über den Abstand zwischen Emittergebiet und Basisanschlussgebiet in gewissen Grenzen eingestellt werden kann, wobei sich die Haltespannung gegenüber einem NPN mit kurzgeschlossenen Emitter und Basis um die Durchbruchspannung zwischen Basis und Emitter erhöht. Der dort dargestellte NPN mit N-dotierter Epitaxieschicht, vergrabenem hochdotiertem N+ Kollektor und N-Sinker - wie für Bipolar- bzw. BCD-Prozesse (Bipolar-CMOS-DMOS) typisch - hat vertikalen Charakter und eine vergleichsweise hohe Stromtragfähigkeit pro Weite bzw. Fläche und ist daher grundsätzlich, auch ohne die in US 6 680 493 B1 beschriebene Modifikation, als ESD-Schutzelement geeignet. Im Gegensatz dazu weisen NPN-Transistoren in kostengünstigeren Bulk-CMOS-Prozessen im Allgemeinen die oben für parasitäre Bipolar-Transistoren von N-Kanal-HV-MOS-Transistoren angeführten Schwächen hinsichtlich ungleichmäßiger Triggerung und inhomogener Stromverteilung auf, die eine Anwendung als ESD-Schutzelement zumindest im Spannungsbereich von größer 40V im Allgemeinen ausschließen. Bei Umkehrung der Dotierungstypen entstünde aus dem in US 6 680 493 B1 beschriebenen NPN mit floatendem Emitter ein PNP mit floatendem Emitter. Ein solches Bauelement wäre aber zumindest für Bulk-CMOS-Prozesse nicht zielführend, da PNP dort typischerweise einen sehr geringen bzw. gar keinen Snapback aufweisen und daher eine weitere Erhöhung der Haltespannung durch einen floatenden Emitter nicht sinnvoll wäre. US Pat. No. 6,680,493 B1 describes a floating emitter NPN transistor having a higher withstand voltage than a corresponding one Device with shorted emitter and base and in which the holding voltage over the distance between the emitter region and the base terminal region can be set within certain limits, the holding voltage relative to a NPN with shorted emitter and base increased by the breakdown voltage between the base and emitter. The NPN with its N-doped epitaxial layer, buried highly doped N + collector and N sinker - as typical for bipolar or BCD processes (bipolar CMOS-DMOS) - has a vertical character and a comparably high current carrying capacity per width or Area and is therefore basically, even without the in US Pat. No. 6,680,493 B1 described modification, suitable as ESD protection element. In contrast, NPN transistors in lower cost bulk CMOS processes generally have the non-uniform triggering and inhomogeneous current distribution deficiencies noted above for parasitic bipolar transistors of N-channel HV MOS transistors, which is an application as an ESD protection element at least in the voltage range greater than 40V in general exclude. Reversing the doping types would result in the in US Pat. No. 6,680,493 B1 NPN with floating emitter described a PNP with floating emitter. However, such a component would not be expedient, at least for bulk CMOS processes, because PNP there typically have a very little or no snapback and therefore a further increase of the holding voltage by a floating emitter would not be meaningful.

TW 2009 03652 A (entsprechend US 2010 / 0 127 305 A1 ) beschreibt einen lateralen NPN-Transistor mit floatendem N-Gebiet in einem P-Gebiet bzw. mit floatendem P-Gebiet in einem N-Gebiet. Letzterer besteht aus einem floatenden P-Gebiet in einem N-dotierten Epitaxiegebiet (Kollektor) auf P-Epi auf hochdotiertem P-Substrat sowie einem P-Gebiet (Basis) und einem darin liegenden hochdotierten N-Gebiet (Emitter). Das floatende P-Gebiet dient der Erhöhung der Durchbruchspannung und damit der Triggerspannung, wozu ein entsprechend geringer Abstand (angegeben werden 0.9 bis 1.3µm) des floatenden P-Gebiets zu dem das Basisgebiet bildenden P-Gebiet notwendig ist. Insbesondere soll eine höhere Durchbruchspannung durch Aufteilung des elektrischen Feldes auf mehrere pn-Übergänge erreicht werden. Außerdem hat dieser Abstand Einfluss auf die Haltespannung. Es wird explizit darauf hingewiesen, dass bei einem größeren Abstand die gewünschte Funktionsweise nicht mehr gegeben ist. Die Verminderung des Snapbacks des NPN wird eher durch Erhöhung der Durchbruch- und Triggerspannung erreicht und weniger durch Verringerung der Haltespannung. Die in TW 2009 03652 A beschriebene Lösung ist damit beschränkt auf den Spannungsbereich bis etwa 40V. Das floatende Gebiet hat offenbar keinen Einfluss auf den Ausfallstrom, d.h. die ESD-Festigkeit, des NPN-Transistors. TW 2009 03652 A (corresponding US 2010/0 127 305 A1 ) describes a lateral NPN transistor having a floating N-region in a P-region and a floating P-region in an N-region, respectively. The latter consists of a floating P-region in an N-doped epitaxial region (collector) on P-epi on highly doped P-substrate and a P-region (base) and a highly doped N-region (emitter) lying therein. The floating P-region serves to increase the breakdown voltage and thus the trigger voltage, for which purpose a correspondingly small distance (stated 0.9 to 1.3 μm) of the floating P-region to the P region forming the base region is necessary. In particular, a higher breakdown voltage should be achieved by dividing the electric field to several pn junctions. In addition, this distance has an influence on the holding voltage. It is explicitly pointed out that at a greater distance the desired operation is no longer given. The reduction of the snapback of the NPN is achieved by increasing the breakdown and trigger voltage rather than by decreasing the holding voltage. In the TW 2009 03652 A described solution is thus limited to the voltage range up to about 40V. The floating region does not appear to affect the failure current, ie the ESD strength, of the NPN transistor.

Wegen der oben genannten grundsätzlichen Schwächen von NPN-Transistoren in Bulk-CMOS-Prozessen ist damit die Anwendbarkeit dieser Lösung für solche Prozesse im Allgemeinen nicht gegeben.Because of the above-mentioned fundamental weaknesses of NPN transistors in bulk CMOS processes, the applicability of this solution for such processes is therefore generally not given.

Die gattungsgemäße US 2010 / 0 127 305 A1 , vgl. insb. deren 5 und die zugehörige Beschreibung, zeigt ein integriertes Bauelement - geeignet zum Schutz von integrierten Hochvolt-MOS-Transistoren gegen elektrostatische Entladungen -, bestehend aus einem hochdotierten EmitterN+ Diffusionsgebiet (dort 124) in einem niedrigdotierten HV-Pwell-Basis-Gebiet (dort 128), eingebettet in einem niedrigdotierten N Substrat-Kollektor (118) mit einem hochdotierten P+ Diffusionsgebiet als Basisanschluss (122) in dem HV-Pwell-Basis-Gebiet (128) und einem von einem Nwell-Gebiet-Kollektor (126) mit mittlerer Dotierungskonzentration umgebenen N+ Diffusionsgebiet als Kollektoranschluss (120), wobei ein nicht vollständig verarmbares (dort Absatz [040]) zusätzliches Pwell-Gebiet mit schwebendem Potenzial (130) bei mittlerer Dotierungskonzentration im N-Substrat-Kollektor (118) in der Nähe des Nwell-Gebiet-Kollektors (126) mit N+ Kollektoranschlussgebiet (120) vorhanden ist.The generic US 2010/0 127 305 A1 , see. especially their 5 and the associated description, shows an integrated component suitable for protecting integrated high-voltage MOS transistors against electrostatic discharges, consisting of a heavily doped Emitter N + diffusion region (there 124) in a low-doped HV pwwell-based region (there 128) embedded in a low-doped N substrate collector (118) having a heavily doped P + diffusion region as a base terminal (122) in the HV pwm base region (128) and one of a mean doping concentration nwell region collector (126) surrounded N + diffusion region as a collector terminal (120), wherein an incompletely depleted (there paragraph [040]) additional Pwell region with floating potential (130) at medium doping concentration in the N-substrate collector (118) in the vicinity of the Nwell Area collector (126) with N + collector terminal region (120) is present.

Es ist daher Aufgabe, einen HV-Transistor so zu modifizieren, dass er als ESD-Schutzbauelement für HV-MOS-Transistoren in CMOS-Schaltungen und insbesondere für Bulk-CMOS-Prozesse angewendet werden kann, wobei vorzugsweise keine zusätzlichen Maskenebenen eingeführt sondern nur die bereits für die Herstellung der LV-CMOS und HV-CMOS-Transistoren vorhandenen Maskenebenen verwendet werden sollen.It is therefore an object to modify a HV transistor so that it can be used as an ESD protection device for HV MOS transistors in CMOS circuits and in particular for bulk CMOS processes, wherein preferably no additional mask levels introduced but only the already used for the production of LV-CMOS and HV-CMOS transistors mask layers are to be used.

Gelöst wird diese Aufgabe mit Anspruch 1.This problem is solved with claim 1.

Mit der beanspruchten Erfindung wird die Haltespannung eines als ESD-Schutzbauelement einzusetzenden HV-PNP-Transistors im Spannungsbereich von 20 V bis 700 V so modifiziert, dass ein moderater Snapback auftritt, und dessen Widerstand im eingeschalteten Zustand verringert ist, um sowohl eine bessere Spannungsbegrenzung als auch eine höhere ESD-Festigkeit pro Fläche zu erreichen. Haltespannung und Triggerstrom sind deutlich höher als bei den bekannten SCR, um die genannten Nachteile des SCR in Bezug auf Triggerung durch Störimpulse und Latchup-Gefahr zu überwinden.With the claimed invention, the withstand voltage of an HV PNP transistor to be used as an ESD protection device is modified in the voltage range of 20 V to 700 V so that a moderate snapback occurs, and its on-resistance is reduced to provide both a better voltage limit than also to achieve a higher ESD strength per area. Holding voltage and trigger current are significantly higher than in the known SCR in order to overcome the mentioned disadvantages of the SCR with respect to triggering by glitches and latchup danger.

Außerdem werden die bei konventionellen und modifizierten NPN-Transistoren in Bulk-CMOS-Prozessen auftretenden und für eine Anwendung als ESD-Schutzelement nachteiligen Eigenschaften hinsichtlich ungleichmäßiger Triggerung und inhomogener Stromverteilung sowie im Vergleich zu PNP-Transistoren niedrigerer Haltespannung und damit größerer Latchup-Gefahr vermieden.In addition, the non-uniform triggering and non-uniformity characteristics encountered in conventional and modified NPN transistors in bulk CMOS processes and detrimental to application as an ESD protection element Inhomogeneous power distribution and compared to PNP transistors lower holding voltage and thus greater Latchup hazard avoided.

Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.Advantageous embodiments are specified in the subclaims.

Die Erfindung wird nun anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnung erläutert. Es zeigen in schematischer Form

  • 1 ein integriertes ESD-Schutzbauelement für integrierte MOS-Transistoren in CMOS-Schaltkreisen nach dem Stand der Technik,
  • 2 die Verschaltung des ESD-Schutzbauelementes der 1,
  • 3 ein weiteres integriertes ESD-Schutzbauelement für integrierte Hochvolt-MOS-Transistoren in CMOS-Schaltkreisen nach dem Stand der Technik,
  • 4 die Verschaltung des ESD-Schutzbauelementes der 3,
  • 5 ein Beispiel eines erfindungsgemäßen integrierten ESD-Schutzbauelements für integrierte Hochvolt-MOS-Transistoren in CMOS-Schaltkreisen,
  • 6 den Verlauf der Potenziallinien in der Nähe der Anode (PNP-Kollektor) bei einem ESD-Puls mit positiver Polarität an der Kathode des ESD-Schutzbauelementes gemäß 5,
  • 7 die Verschaltung des ESD-Schutzbauelementes der 5,
  • 8 eine schematische Darstellung der quasistatischen Hochstromkennlinien im Vergleich von SCR, PNP und dem ESD-Schutzbauelement gemäß 5,
  • 9 eine erste Variante integrierten ESD-Schutzbauelementes für integrierte Hochvolt-MOS-Transistoren in CMOS-Schaltkreisen,
  • 10 eine zweite Variante des integrierten ESD-Schutzbauelementes für integrierte Hochvolt-MOS-Transistoren in CMOS-Schaltkreisen,
  • 11 eine dritte Variante des integrierten ESD-Schutzbauelementes für integrierte Hochvolt-MOS-Transistoren in CMOS-Schaltkreisen,
  • 12 eine vierte Variante des integrierten ESD-Schutzbauelementes für integrierte Hochvolt -MOS-Transistoren in CMOS-Schaltkreisen,
  • 13 eine fünfte Variante des integrierten ESD-Schutzbauelementes für integrierte Hochvolt -MOS-Transistoren in CMOS-Schaltkreisen,
  • 14 eine sechste Variante des integrierten ESD-Schutzbauelementes für integrierte Hochvolt -MOS-Transistoren in CMOS-Schaltkreisen,
  • 15 eine siebente Variante des integrierten ESD-Schutzbauelementes für integrierte Hochvolt -MOS-Transistoren in CMOS-Schaltkreisen.
The invention will now be explained with reference to embodiments with the aid of the drawing. It show in schematic form
  • 1 an integrated ESD protection device for integrated MOS transistors in CMOS circuits according to the prior art,
  • 2 the interconnection of the ESD protection device of 1 .
  • 3 another integrated ESD protection device for integrated high-voltage MOS transistors in CMOS circuits according to the prior art,
  • 4 the interconnection of the ESD protection device of 3 .
  • 5 an example of an integrated ESD protection device according to the invention for integrated high-voltage MOS transistors in CMOS circuits,
  • 6 the course of the potential lines in the vicinity of the anode (PNP collector) in a positive polarity ESD pulse at the cathode of the ESD protection device according to 5 .
  • 7 the interconnection of the ESD protection device of 5 .
  • 8th a schematic representation of the quasi-static high-current characteristics in comparison of SCR, PNP and the ESD protection device according to 5 .
  • 9 a first variant of integrated ESD protection device for integrated high-voltage MOS transistors in CMOS circuits,
  • 10 a second variant of the integrated ESD protection device for integrated high-voltage MOS transistors in CMOS circuits,
  • 11 a third variant of the integrated ESD protection component for integrated high-voltage MOS transistors in CMOS circuits,
  • 12 A fourth variant of the integrated ESD protection device for integrated high-voltage MOS transistors in CMOS circuits,
  • 13 a fifth variant of the integrated ESD protection device for integrated high-voltage MOS transistors in CMOS circuits,
  • 14 a sixth variant of the integrated ESD protection device for integrated high-voltage MOS transistors in CMOS circuits,
  • 15 a seventh variant of the integrated ESD protection device for integrated high-voltage MOS transistors in CMOS circuits.

Ein Beispiel eines ESD-Schutzbauelements wird anhand der 5 näher erläutert.An example of an ESD protection device will be described with reference to FIG 5 explained in more detail.

In dem als Diode geschalteten HV-PNP-Transistor bestehend aus einem P+ Diffusionsgebiet als Emitter 1 in einer HV-Nwell-Basis 2 mit einem N+ Diffusionsgebiet als Basisanschluss 4 in der HV-Nwell-Basis 2, einem P-Substrat-Kollektor 3 und einem von einem Pwell-Gebiet-Kollektor 5 umgebenen P+ Diffusionsgebiet als Kollektoranschluss 6, ist ein zusätzliches Nwell- Gebiet mit floatendem Potential 7 - d.h. floatend - im P Substrat-Kollektor 3 in der Nähe des Pwell-Gebiet-Kollektors 5 mit dem P+ Diffusionsgebiet als Kollektoranschluss 6 eingebaut. Ohne dieses zusätzliche Nwell-Gebiet mit floatendem Potential 7 würde der PNP-Transistor keinen Snapback aufweisen und keine deutliche Verringerung des On-Widerstands im getriggerten Zustand. Die Dotierungskonzentrationen des Pwell-Gebiet-Kollektors 5 und des Nwell-Gebietes mit floatendem Potenzial 7 liegen dabei zwischen der der HV-Nwell-Basis 2 und der der hochdotierten Diffusionsgebiete: N+ Diffusionsgebiet als Basisanschluss 4 in der HV-Nwell-Basis 2 und P+ Diffusionsgebiet als Kollektoranschluss 6, so dass das Nwell-Gebiet mit floatendem Potential nicht vollständig verarmbar ist.In the diode-connected HV PNP transistor consisting of a P + diffusion region as an emitter 1 on a HV-Nwell basis 2 with an N + diffusion region as base connection 4 in the HV Nwell base 2 , a P-substrate collector 3 and one of a Pwell-area collector 5 surrounded P + diffusion region as a collector terminal 6 , is an additional Nwell region with floating potential 7 - ie floating - in the P substrate collector 3 near the Pwell area collector 5 with the P + diffusion region as a collector terminal 6 built-in. Without this additional Nwell region with floating potential 7 For example, the PNP transistor would have no snapback and no significant reduction in on-resistance in the triggered state. The doping concentrations of the Pwell-area collector 5 and the Nwell area with floating potential 7 lie between the HV Nwell base 2 and that of the heavily doped diffusion regions: N + diffusion region as the base connection 4 in the HV Nwell base 2 and P + diffusion region as a collector terminal 6 so that the Nwell region with floating potential is not completely depleted.

Der HV-PNP-Transistor wird als ESD-Schutzelement im einfachsten Fall als Diode mit kurzgeschlossenem Emitter und Basis beschaltet. Bei einem ESD-Puls mit positiver Polarität an der Kathode, Emitter und Basis sind verbunden, wobei die Anode (Kollektor) auf Masse liegt, werden dann nach pn-Durchbruch am Kollektor-Basis-Übergang durch Stossionisation Elektronen und Löcher generiert.The HV PNP transistor is connected as ESD protection element in the simplest case as a diode with shorted emitter and base. With a positive polarity ESD pulse at the cathode, emitter and base are connected, with the anode (collector) grounded, then electrons and holes are generated by pyrolysis at the collector-base junction by shock ionization.

Der dadurch entstehende Elektronenstrom in der HV-Nwell-Basis 2 führt dort zu einem Spannungsabfall, der den Emitter-Basis-Übergang des HV-PNP-Transistors öffnet und dadurch den HV-PNP-Transistor einschaltet. Das nicht vollständig verarmbare Nwell-Gebiet mit floatendem Potential 7 wirkt als floatender Feldring, der den Potentialverlauf so verändert, dass es zu einer Konzentration der Potenziallinien an dem auf der dem Kollektoranschluss gegenüberliegenden Seite des floatenden Nwell-Gebietes 7 liegenden pn-Übergangs kommt - siehe 6. Das führt an dieser Stelle zu einer hohen elektrischen Feldstärke und schließlich zum pn-Durchbruch. Die durch Stoßionisation gebildeten Löcher bewegen sich in Richtung Anode - Kollektoranschluss.The resulting electron current in the HV-Nwell base 2 leads there to a voltage drop which opens the emitter-base junction of the HV PNP transistor and thereby turns on the HV PNP transistor. The non-depletable Nwell area with floating potential 7 acts as a floating field ring, which changes the potential profile such that it results in a concentration of the potential lines at the opposite side of the floating Nwell region on the collector terminal 7 lying pn junction comes - see 6 , This leads at this point to a high electric field strength and finally to the pn breakthrough. The holes formed by impact ionization move in the direction of the anode - collector connection.

Die Elektronen wandern in Richtung Kathode und werden von der HV-Nwell-Basis 2 aufgesammelt. Das floatende Nwell-Gebiet 7 wirkt also wie ein NPN-Emitter - siehe 7. Hierdurch tritt schließlich ein ähnlicher regenerativer Effekt wie beim SCR auf. Die niedrig dotierten Basisgebiete werden mit Ladungsträgern überflutet und die Spannung springt zurück. Der Snapback erfolgt allerdings nicht schlagartig wie beim SCR sondern die Spannung verringert sich allmählich mit steigendem Strom - siehe schematische Darstellung der quasistatischen Hochstromkennlinien von SCR, PNP und dem vorgeschlagenen Bauelement in 8. Die Haltespannung VH bleibt deutlich höher als bei einem SCR, weil eine ausreichend hohe Feldstärke am pn-Übergang zwischen floatendem Nwell-Gebiet mit frei einstellbarem Potenzial 7 und dem Pwell-Gebiet-Kollektor 5 erforderlich ist, um genügend Ladungsträger zur Aufrechterhaltung des eingeschalteten Zustands zu erzeugen.The electrons migrate towards the cathode and are based on the HV-Nwell 2 collected. The floating Nwell area 7 So it works like an NPN emitter - see 7 , This eventually results in a similar regenerative effect as in the SCR. The low-doped base regions are flooded with charge carriers and the voltage jumps back. The snapback is not abrupt as with the SCR, but the voltage gradually decreases with increasing current - see schematic representation of the quasi-static high current characteristics of SCR, PNP and the proposed device in 8th , The holding voltage V H remains significantly higher than in an SCR, because a sufficiently high field strength at the pn junction between floating Nwell region with freely adjustable potential 7 and the Pwell-area collector 5 is required to generate enough charge carriers to maintain the on state.

Die ESD-Festigkeit - pro Weite bzw. Fläche - dieses neuen Schutzbauelementes ist etwa 30% bis 50% geringer als die eines typischen SCR, aber wegen der kleineren Haltespannung und des geringeren Widerstands im eingeschalteten Zustand typischerweise um mehr als eine Größenordnung höher als die eines entsprechenden konventionellen HV-PNP-Transistors.The ESD strength - by area - of this new protection device is about 30% to 50% less than that of a typical SCR, but typically more than an order of magnitude higher than that of one because of the smaller holding voltage and lower on-state resistance corresponding conventional HV PNP transistor.

Dazu kommen die Vorteile der deutlich besseren Spannungsbegrenzung im ESD-Fall gegenüber einem konventionellen HV-PNP-Transistor. Die Vorteile gegenüber einem konventionellen oder durch ein floatendes Gebiet modifizierten NPN-Transistor liegen in der höheren Haltespannung und in der geringeren Neigung zu ungleichmäßiger Triggerung und inhomogener Stromverteilung.In addition, there are the advantages of the significantly better voltage limitation in the ESD case compared to a conventional HV PNP transistor. The advantages over a conventional or floating-type modified NPN transistor are the higher withstand voltage and less tendency for uneven triggering and inhomogeneous current distribution.

Eine noch höhere Haltespannung kann erreicht werden, indem der Emitter des HV-PNP-Transistors als Gebiet mit floatendem Potenzial ausgeführt wird und nur der Basisanschluss 4 des HV-PNP-Transistors die Kathode des ESD-Schutzbauelements bildet.An even higher hold voltage can be achieved by making the emitter of the HV PNP transistor the floating potential region and only the base terminal 4 of the HV PNP transistor forms the cathode of the ESD protection device.

Die Wirkungsweise des ESD-Schutzbauelements wird dann dahingehend modifiziert, dass ein ähnlicher Effekt wie am pn-Übergang zwischen floatendem Nwell-Gebiet 7 und Kollektor-Pwell-Gebiet 5 auch am pn-Übergang zwischen floatendem Emitter-P* Gebiet 1 und Basis-HV-Nwell-Gebiet 2 auftritt.The operation of the ESD protection device is then modified to have a similar effect as at the pn junction between floating Nwell region 7 and Collector Pwell area 5 also at the pn junction between floating emitter P * region 1 and base HV Nwell area 2 occurs.

In einer ersten Ausführungsvariante ist das P+ Diffusionsgebiet/Emitter 1 von einem in der HV-Nwell-Basis 2 liegenden Pwell-Gebiet 8 umschlossen - sh. 9.In a first embodiment, the P + diffusion region / emitter 1 from one in the HV-Nwell base 2 lying Pwell area 8th enclosed - sh. 9 ,

In einer zweiten Ausführungsvariante ist ein vom Nwell-Gebiet mit floatendem Potenzial 7 umschlossenes N+ Diffusionsgebiet 9 vorhanden - sh. 10.In a second embodiment, one is of the Nwell region with floating potential 7 enclosed N + diffusion area 9 available - sh. 10 ,

In einer dritten Ausführungsvariante ist anstelle des Nwell-Gebiets mit floatendem Potenzial 7 ein hochdotiertes N+ Diffusionsgebiet 10 als Gebiet mit floatendem Potential vorhanden, welches im Pwell-Gebiet-Kollektor 5 liegt - sh. 11.In a third embodiment, instead of the Nwell region with floating potential 7 a highly doped N + diffusion region 10 present as a region of floating potential, which in the Pwell-area collector 5 lies - sh. 11 ,

In einer vierten Ausführungsvariante ist zwischen dem Nwell-Gebiet mit floatendem Potenzial 7 und der HV-Nwell-Basis 2 im P-Substrat-Kollektor 3 ein floatendes Pwell-Gebiet mit floatendem Potenzial 11 vorhanden, das Leckströme oder potentialmäßigen Anschluss durch eine dünne oberflächennahe N-dotierte Zone zwischen HV-Nwell-Basis 2 und Nwell-Gebiet mit floatendem Potenzial 7, insbesondere bei niedrig dotiertem P-Substrat-Kollektor 3, verhindert - sh. 12.In a fourth embodiment, there is a floating potential between the Nwell region 7 and the HV Nwell base 2 in the P-substrate collector 3 a floating Pwell area with floating potential 11 present, the leakage currents or potential connection through a thin near-surface N-doped zone between HV-Nwell base 2 and Nwell area with floating potential 7 , in particular at low-doped P-substrate collector 3 , prevents - sh. 12 ,

In einer fünften Ausführungsvariante ist zwischen dem Nwell-Gebiet mit floatendem Potenzial 7 und der HV-Nwell-Basis 2 im P-Substrat-Kollektor 3 anstelle des floatenden Pwell-Gebiets 11 ein floatendes P+ Diffusionsgebiet mit floatendem Potenzial 12 vorhanden - sh. 13.In a fifth embodiment, there is a floating potential between the Nwell region 7 and the HV Nwell base 2 in the P-substrate collector 3 instead of the floating Pwell area 11 a floating P + diffusion region with floating potential 12 available - sh. 13 ,

In einer sechsten Ausführungsvariante ist zwischen dem floatenden Nwell-Gebiet mit floatendem Potenzial 7 und der HV-Nwell-Basis 2 im P-Substrat-Kollektor 3 ein floatenden Pwell-Gebiets 13 vorhanden, das ein P+ Diffusionsgebiet 12 einschließt - sh. 14.In a sixth embodiment is between the floating Nwell region with floating potential 7 and the HV Nwell base 2 in the P-substrate collector 3 a floating Pwell area 13 present, which is a P + diffusion region 12 includes - sh. 14 ,

In einer siebten Ausführungsvariante ist das P+ Diffusionsgebiet 1 - der Emitter - als Gebiet mit floatendem Potential ausgeführt und nur der Basisanschluss 4 des HV-PNP-Transistor bildet die Kathode des ESD-Schutzbauelements - sh. 15.In a seventh embodiment, the P + diffusion region 1 - The emitter - designed as an area with floating potential and only the base terminal 4 of the HV PNP transistor forms the cathode of the ESD protection device - sh. 15 ,

Claims (7)

Integriertes Bauelement zum Schutz von integrierten Hochvolt-MOS-Transistoren gegen elektrostatische Entladungen, mit einem hochdotierten Emitter-P+ Diffusionsgebiet (1) in einem niedrig-dotierten HV-Nwell-Basisgebiet (2), eingebettet in einem niedrig-dotierten P-Substrat-Kollektor (3) mit einem hochdotierten N+ Diffusionsgebiet als Basisanschluss (4) in dem HV-Nwell-Basisgebiet (2) und einem von einem Pwell-Gebiet-Kollektor (5) mit mittlerer Dotierungs-Konzentration umgebenen P+ Diffusionsgebiet als Kollektoranschluss (6), dadurch gekennzeichnet, dass ein nicht vollständig verarmbares zusätzliches Nwell-Gebiet mit floatendem Potenzial (7) mit mittlerer Dotierungskonzentration im P-Substrat-Kollektor (3) zwischen dem niedrig-dotierten HV-Nwell-Basisgebiet (2) und dem Pwell-Gebiet-Kollektor (5), und zwar in der Nähe des Pwell-Gebiet-Kollektors (5) mit seinem P+ Kollektoranschlussgebiet (6) und nicht in der Nähe des niedrig-dotierten HV-Nwell-Basisgebiets (2) vorhanden ist; die Dotierungskonzentrationen des Pwell-Gebiet-Kollektors (5) und des Nwell-Gebiets mit floatendem Potenzial (7) zwischen der Dotierungskonzentration des HV-Nwell-Basisgebiets (2) und den Dotierungskonzentrationen der hochdotierten Diffusionsgebiete als N+ Diffusionsgebiet und P+ Diffusionsgebiet liegen.Integrated device for protecting integrated high-voltage MOS transistors against electrostatic discharges, comprising a highly doped emitter P + diffusion region (1) in a low-doped HV Nwell base region (2) embedded in a low-doped P substrate A collector (3) having a heavily doped N + diffusion region as the base terminal (4) in the HV Nwell base region (2) and a P + diffusion region surrounded by a pwell region collector (5) of average doping concentration as a collector terminal (6 ), characterized in that a non-fully depletable additional Nwell region having floating potential (7) with average doping concentration in the P-substrate collector (3) between the low-doped HV Nwell base region (2) and the Pwell region -Collector (5), in the vicinity of the Pwell-area collector (5) with its P + collector terminal region (6) and not near the low-doped HV Nwell base region (2); the doping concentrations of the Pwell region collector (5) and the Nwell region having floating potential (7) lie between the doping concentration of the HV Nwell base region (2) and the doping concentrations of the heavily doped diffusion regions as N + diffusion region and P + diffusion region. Integriertes Schutzbauelement nach Anspruch 1, wobei das Emitter-P+ Diffusionsgebiet (1) von einem Pwell-Gebiet (8) umgeben ist.Integrated protective device according to Claim 1 , wherein the emitter P + diffusion region (1) is surrounded by a Pwell region (8). Integriertes Schutzbauelement nach Anspruch 1, wobei innerhalb des Nwell-Gebietes mit floatendem Potenzial (7) ein N+ Diffusionsgebiet (9) vorhanden ist.Integrated protective device according to Claim 1 , wherein within the Nwell region with floating potential (7) an N + diffusion region (9) is present. Integriertes Schutzbauelement nach Anspruch 1, wobei ein Pwell-Gebiet mit floatendem Potenzial (11) im P-Substrat-Kollektor (3) in der Nähe des Nwell-Gebiets mit floatendem Potenzial (7) vorhanden ist.Integrated protective device according to Claim 1 wherein a floating potential Pwell region (11) is present in the P-substrate collector (3) near the floating potential Nwell region (7). Integriertes Schutzbauelement nach Anspruch 1, wobei ein P+ Gebiet mit floatendem Potenzial (12) im P-Substrat-Kollektor (3) in der Nähe des Nwell-Gebiets mit floatendem Potenzial (7) vorhanden ist.Integrated protective device according to Claim 1 wherein there is a floating potential P + region (12) in the P-substrate collector (3) near the floating potential Nwell region (7). Integriertes Schutzbauelement nach Anspruch 5, wobei das P+ Gebiet mit floatendem Potenzial (12) von einem Pwell-Gebiet mit floatendem Potenzial (13) umgeben ist.Integrated protective device according to Claim 5 , where the P + region with floating potential (12) is surrounded by a floating potential Pwell region (13). Integriertes Schutzbauelement nach Anspruch 1 bis 5, wobei zusätzlich das Emitter-P+ Diffusionsgebiet (1) als Gebiet mit floatendem Potenzial ausgeführt ist.Integrated protective device according to Claim 1 to 5 In addition, wherein the emitter P + diffusion region (1) is designed as a region with floating potential.
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