Die Erfindung betrifft ein Messverfahren zur dynamischen Kapazitätsmessung nach dem Delta-Sigma-Prinzip und eine Schaltungsanordnung zur Durchführung des Verfahrens.The invention relates to a measuring method for dynamic capacitance measurement according to the delta-sigma principle and to a circuit arrangement for carrying out the method.
In der Messtechnik werden kapazitive Sensoren für unterschiedlichste Anwendungen eingesetzt. Je nach Messaufgabe liegt in einer entsprechenden Auswerteschaltung der Schwerpunkt auf einer möglichst hohen geforderten Bandbreite, Auflösung oder einem größtmöglichem Messbereich.In measurement technology, capacitive sensors are used for a wide variety of applications. Depending on the measuring task, the focus in an appropriate evaluation circuit is on the highest possible required bandwidth, resolution or the largest possible measuring range.
Analog zu Digital Wandler, welche nach dem Delta-Sigma-Verfahren arbeiten, sind als Stand der Technik bekannt und existieren mit den unterschiedlichsten Modifikationen. Ebenso ist das Umsetzen von Ladungen mittels Schaltern als Switched-Capacitor-Technik besonders in der Mikroelektronik wert verbreitet und allgemein bekannt. Zur Messung von Kapazitäten werden diese Ladungen auf die Integrationskapazität eines Ladungsverstärkers transferiert.Analogous to digital converters which operate according to the delta-sigma method are known as prior art and exist with the most diverse modifications. Likewise, the implementation of charges by means of switches as a switched-capacitor technology is particularly common in microelectronics and generally known. To measure capacitances, these charges are transferred to the integration capacitance of a charge amplifier.
Eine in WO2006/125639 beschriebene Kapazitätsmessschaltung verwendet feste Steuersignale zur Erzeugung des Ladungstransfers. Demnach muss die Schaltung auf eine ganz bestimmte Messaufgabe eingestellt werden. Ebenso kann auf diese Weise nur ein fester kapazitiver Offsetanteil mit einer festen Offsetkapazität subtrahiert werden. Die Größe dieser Kapazität muss daher exakt dem statischen Anteil der Messkapazität entsprechen. Weiterhin fordert diese Schaltung betragsmäßig gleiche Signale für Offset und Referenz, was eine Gewichtung der Ladung am Integrator verhindert. Im Anspruch 12 des in WO2006/125639 erläuterten Verfahrens ist auch eine Differentielle Struktur der Delta-Sigma-Wandlung beschrieben. Diese lässt jedoch keine Messung an Differentialkondensatoren mit gemeinsamer Mittelelektrode zu. Weiterhin ist in dieser Schaltung die gleichzeitige elektrische Anregung der Mittelelektrode nicht möglich. Die Schaltung ist somit nicht für die Auswertung von elektrisch angeregten, mikromechanischen Wandlern geeignet.An in WO2006 / 125639 Capacitance measuring circuit described uses fixed control signals to generate the charge transfer. Accordingly, the circuit must be set to a very specific measurement task. Likewise, only a fixed capacitive offset component with a fixed offset capacitance can be subtracted in this way. The size of this capacity must therefore correspond exactly to the static part of the measuring capacity. Furthermore, this circuit requires equal magnitude signals for offset and reference, which prevents weighting of the charge on the integrator. Claim 12 of the method explained in WO 2006/125639 also describes a differential structure of the delta-sigma conversion. However, this does not permit measurement on common center electrode differential capacitors. Furthermore, the simultaneous electrical excitation of the center electrode is not possible in this circuit. The circuit is therefore not suitable for the evaluation of electrically excited, micromechanical transducers.
Aufgabe der Erfindung ist es, ein Messverfahren zur dynamischen Kapazitätsmessung nach dem Delta-Sigma-Prinzip und eine Schaltungsanordnung zur Durchführung des Verfahrens zu entwickeln, bei dem die Messgröße in Form eines digitalen Bit-Stroms hochauflösend zur Verfügung gestellt wird und das in Bezug auf Messbereich, Offsetkapazität, elektrische Anregung von Differentialkondensatoren, Empfindlichkeit und Bandbreite, an unterschiedliche Messaufgaben angepasst werden kann.The object of the invention is to develop a measuring method for dynamic capacitance measurement according to the delta-sigma principle and a circuit arrangement for carrying out the method, in which the measured variable in the form of a digital bit stream is made available in high resolution and in relation to measuring range , Offset capacitance, electrical excitation of differential capacitors, sensitivity and bandwidth, can be adapted to different measurement tasks.
Erfindungsgemäß wird die Aufgabe durch die Merkmale der Nebenansprüche gelöst. Ausgestaltungen der Erfindung sind in den Unteransprüchen dargestellt.According to the invention the object is achieved by the features of the independent claims. Embodiments of the invention are shown in the subclaims.
Der Vorteil der Erfindung besteht darin, dass sowohl die Kapazität einer einzelnen Messkapazität, als auch die differentielle Kapazität mehrerer Teilkapazitäten ermittelt werden können. Die Grundkapazität einer Differentialkondensatoranordnung hat erfindungsgemäß keinen Einfluss auf das Messergebnis. Die Schaltung kann dadurch bevorzugt zur Signalauswertung von mikromechanischen, kapazitiven Wandlern eingesetzt werden, da deren differentielle Kapazitätsänderung im Verhältnis zur Grundkapazität besonders klein ist. Kapazitive Offsets, wie sie beispielsweise durch Messleitungen, Bandverbindungen oder unsymmetrische Leiterzüge erzeugt werden, können vorteilhafter Weise durch ein oder mehrere Korrekturkapazitäten vollständig kompensiert werden. Weiterhin ist erfindungsgemäß die Messung dieser kapazitiven Offsets möglich. Der Messbereich der Schaltung Zur Kapazitätsmessung kann sowohl durch Zusammenschalten einzelner Referenzkapazitäten, als auch durch Variation der Ladespannungen der Referenzkapazitäten an unterschiedliche Messaufgaben angepasst werden. Die Eingangsstufe der Kapazitätsmessschaltung besteht ausschließlich aus Analogschaltern, welche zu den Grundelementen der integrierten Schaltungstechnik gehören. Die Kapazitätsmessschaltung ist somit besonders gut zur Integration in einem Schaltkreis geeignet. Die Anwendung der Eingangsstufe auf das Delta-Sigma-Prinzip erzeugt einen Bitstrom, dessen Tastverhältnis in einem inhärent linearen Zusammenhang zum Messsignal steht.The advantage of the invention is that both the capacitance of a single measuring capacitance and the differential capacitance of several partial capacitors can be determined. The basic capacity of a differential capacitor arrangement according to the invention has no influence on the measurement result. The circuit can thereby be used preferably for signal evaluation of micromechanical capacitive transducers, since their differential capacitance change in relation to the basic capacitance is particularly small. Capacitive offsets, such as those produced by test leads, ribbon bonds, or unbalanced traces, can be advantageously fully compensated for by one or more correction capacitances. Furthermore, according to the invention, the measurement of these capacitive offsets is possible. The measuring range of the circuit Capacitance measurement can be adapted to different measuring tasks by interconnecting individual reference capacitances as well as by varying the charging voltages of the reference capacitances. The input stage of the capacitance measuring circuit consists exclusively of analog switches, which are among the basic elements of integrated circuit technology. The capacitance measuring circuit is thus particularly well suited for integration in a circuit. The application of the input stage to the delta-sigma principle generates a bit stream whose duty cycle is inherently linearly related to the measurement signal.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels näher erläutert. Die dazugehörige Zeichnung zeigtThe invention will be explained in more detail with reference to an embodiment. The accompanying drawing shows
1: einen Delta-Sigma-Wandler zur Kapazitätsmessung, 1 a delta-sigma converter for capacitance measurement,
2: einen Differentialkondensator, 2 a differential capacitor,
3: eine Korrekturkapazität, 3 : a correction capacity,
4: eine gesteuerte Referenzkapazität, 4 a controlled reference capacity,
5: ein Netzwerk aus Teilkapazitäten, 5 : a network of partial capacities,
6: eine feste Referenzkapazität 6 : a fixed reference capacity
7: einen Umschalter, 7 a switch,
8: einen zeitlichen Signalverlauf der Taktsignale T1 und T2 und 8th : a temporal waveform of the clock signals T1 and T2 and
9: einen Differentialkondensator mit beweglicher Mittelelektrode. 9 A differential capacitor with a movable center electrode.
1 zeigt das stark vereinfachte Blockschaltbild eines Delta-Sigma-Wandlers zur Kapazitätsmessung. Ein Differentialkondensator 1, dessen differentielle Kapazität die Messgröße des Delta-Sigma-Wandlers zur Kapazitätsmessung ist, ist eingangsseitig mit einer Anregespannung AN, einer positiven Referenzspannung RP und einer negativen Referenzspannung RN und ausgangsseitig mit einer Korrekturkapazität 2, einer gesteuerten Referenzkapazität 3 und einem Ladungsverstärkers 5 verbunden, wobei die Korrekturkapazität 2 andererseits mit einer Korrekturspannung TR verbunden ist. Dem Ladungsverstärker 5 ist über einen Komparator 6 ein Umschalter 4 nachgeschaltet, der wiederum mit der gesteuerten Referenzkapazität 3 verbunden ist. Der Ausgang des Komparators 6 bildet das Ausgangssignal des Delta-Sigma-Wandlers zur Kapazitätsmessung in Form eines digitalen Bitstroms DBS. Eine positive Fehlerspannung FSP und eine negative Fehlerspannung FSN sind in Abhängigkeit des digitalen Bitstroms DBS über den Umschalter 4 mit dem Eingang der gesteuerten Referenzkapazität 3 verbunden. 1 shows the highly simplified block diagram of a delta-sigma converter for capacitance measurement. A differential capacitor 1 , whose differential capacitance is the measured variable of the delta-sigma converter for capacitance measurement, is the input side with a starting voltage AN, a positive reference voltage RP and a negative reference voltage RN and the output side with a correction capacity 2 , a controlled reference capacity 3 and a charge amplifier 5 connected, with the correction capacity 2 on the other hand connected to a correction voltage TR. The charge amplifier 5 is via a comparator 6 a switch 4 downstream, in turn, with the controlled reference capacity 3 connected is. The output of the comparator 6 The output signal of the delta-sigma converter for capacitance measurement forms in the form of a digital bit stream DBS. A positive error voltage FSP and a negative error voltage FSN are dependent on the digital bit stream DBS via the switch 4 with the input of the controlled reference capacity 3 connected.
Der Differentialkondensator 1 erzeugt synchron zu einem ersten Taktsignal T1 entsprechend 8, aus der angeschlossenen positiven Referenzspannung RP und der angeschlossenen negativen Referenzspannung RN eine Ladung, welche proportional zur differentiellen Kapazität des Differentialkondensators 1 ist. Diese Ladung wird anschließend synchron zum zweiten Taktsignal T2 mit weiteren Ladungen rückwirkungsfrei auf der Integrationskapazität eines Ladungsverstärkers 5 an einem Summationsknoten K überlagert. Ist der Differentialkondensator 1 gemäß 9 als Differentialkondensator mit beweglicher Mittelelektrode EM ausgeführt, wird die elektrische Anregespannung AN an der gemeinsamen Elektrode der ersten Teilkapazität CMa und der zweiten Teilkapazität CMb dazu genutzt, um zwischen der ersten Außenelektrode E1, der zweiten Außenelektrode E2 und der beweglichen Mittelelektrode EM eine elektrostatische Kraft zu erzeugen. Der Differentialkondensator 1 kann aber auch als Differentialkondensator mit fester Mittelelektrode ausgeführt sein.The differential capacitor 1 generated in synchronism with a first clock signal T1 accordingly 8th , From the connected positive reference voltage RP and the connected negative reference voltage RN, a charge which is proportional to the differential capacitance of the differential capacitor 1 is. This charge is then in synchronism with the second clock signal T2 with further charges without feedback on the integration capacity of a charge amplifier 5 superimposed on a summation node K. Is the differential capacitor 1 according to 9 As a differential capacitor with movable center electrode EM, the electrical exciting voltage AN at the common electrode of the first sub-capacitance CMa and the second sub-capacitance CMb is used to generate between the first outer electrode E1, the second outer electrode E2 and the movable center electrode EM an electrostatic force , The differential capacitor 1 but can also be designed as a differential capacitor with fixed center electrode.
Die positive Referenzspannung RP und die negative Referenzspannung RN sind betragsmäßig gleich und unterscheiden sich in ihrem Vorzeichen. Aus diesem Grund hat die Anregespannung AN vorteilhafter Weise keinen Einfluss auf das Messergebnis des Delta-Sigma-Wandlers zur Kapazitätsmessung.The positive reference voltage RP and the negative reference voltage RN are equal in magnitude and differ in their sign. For this reason, the starting voltage AN advantageously has no influence on the measurement result of the delta-sigma converter for capacitance measurement.
Synchron zum ersten Taktsignal T1 wird durch die Korrekturkapazität 2 eine der Korrekturspannung TR proportionale Ladung erzeugt, welche anschließend synchron zum zweiten Taktsignal T2 rückwirkungsfrei auf die Integrationskapazität des Ladungsverstärkers 5 aufgeladen wird. Wie diese Ladung am Summationsknoten K gewichtet wird, kann dazu mit dem Betrag und dem Vorzeichen der angelegten Korrekturspannung TR eingestellt werden. Mittels der Korrekturkapazität 2 werden kapazitive Offsets, wie sie beispielsweise durch Messleitungen, oder unsymmetrische Grundkapazitäten des Differentialkondensators 1 vorhanden sind, vollständig kompensiert. Die Große der Korrekturkapazität 2 ist so dimensioniert, dass mit dem maximalen Betrag der Korrekturspannung TR alle kapazitiven Offsets des Delta-Sigma-Wandlers zur Kapazitätsmessung vollständig kompensiert werden. Eine höhere Abgleichgenauigkeit wird durch weitere Korrekturkapazitäten 2 erreicht. Da der Betrag der Korrekturspannung TR proportional zum kompensierten kapazitiven Offset ist, kann dieser ebenso als Messwert genutzt werden. Alle synchron zum ersten Taktsignal T1 der Integrationskapazität des Ladungsverstärkers 5 zugeführten Ladungen, werden synchron zum zweiten Taktsignal T2 mit der Ladung einer gesteuerten Referenzkapazität 3 überlagert.Synchronous to the first clock signal T1 is by the correction capacity 2 generates a charge proportional to the correction voltage TR, which then in synchronism with the second clock signal T2 without feedback on the integration capacity of the charge amplifier 5 is charged. How this charge is weighted at the summing node K can be adjusted with the magnitude and the sign of the applied correction voltage TR. By means of the correction capacity 2 Become capacitive offsets, such as by measuring lines, or unbalanced basic capacitance of the differential capacitor 1 are present, fully compensated. The size of the correction capacity 2 is dimensioned such that with the maximum amount of the correction voltage TR all capacitive offsets of the delta-sigma converter for capacitance measurement are completely compensated. A higher adjustment accuracy is achieved by further correction capacities 2 reached. Since the amount of the correction voltage TR is proportional to the compensated capacitive offset, this can also be used as a measured value. All synchronous with the first clock signal T1 of the integration capacity of the charge amplifier 5 supplied charges become synchronous with the second clock signal T2 with the charge of a controlled reference capacitance 3 superimposed.
Die resultierende Ladung am Summationsknoten K führt am Ladungsverstärker 5 durch Integration zu einem sich ständig ändernden Ausgangssignal. Die Integrationsrichtung und der Anstieg des am Ausgang des Ladungsverstärkers 5 erzeugten Signals ist dabei abhängig vom Verhältnis der Größe der gesteuerte Referenzkapazität 3 und der differentiellen Kapazität des Differentialkondensators 1. Die Größe der gesteuerten Referenzkapazität 3 legt somit den Messbereich der Schaltung zur Kapazitätsmessung fest. Erreicht das Ausgangssignal des Ladungsverstärkers 5 die Triggerschwelle des Komparators 6, schaltet dieser sein Ausgangssignal um und erzeugt somit den digitalen Bitstrom DBS, dessen Tastverhältnis proportional zur differentiellen Kapazität des Differentialkondensators 1 ist. Der digitale Bitstrom DBS ist dabei das Ausgangssignal des Delta-Sigma-Wandlers zur Kapazitätsmessung und kann vorteilhafter Weise direkt digital weiter verarbeitet werden. Gleichzeitig steuert der digitale Bitstrom DBS den Umschalter 4. Dieser Umschalter 4 erzeugt das Fehlersignal FS, dessen Vorzeichen in Abhängigkeit des digitalen Bitstroms DBS dem der positiven Fehlerspannung FSP, oder dem der negativen Fehlerspannung FSN entspricht. Aus dem Fehlersignal FS wird anschließend durch die gesteuerte Referenzkapazität 3 eine Ladung erzeugt und, wie bereits beschrieben, auf die Integrationskapazität eines Ladungsverstärkers 5 aufgeprägt.The resulting charge at the summing node K leads to the charge amplifier 5 by integration into a constantly changing output signal. The direction of integration and the increase in the output of the charge amplifier 5 generated signal is dependent on the ratio of the size of the controlled reference capacitance 3 and the differential capacitance of the differential capacitor 1 , The size of the controlled reference capacity 3 thus defines the measurement range of the capacitance measurement circuit. Reaches the output signal of the charge amplifier 5 the trigger threshold of the comparator 6 , this switches its output signal and thus generates the digital bit stream DBS whose duty cycle is proportional to the differential capacitance of the differential capacitor 1 is. The digital bit stream DBS is the output signal of the delta-sigma converter for capacitance measurement and can advantageously be further processed directly digitally. At the same time, the digital bit stream DBS controls the switch 4 , This switch 4 generates the error signal FS whose sign corresponds to the positive error voltage FSP or the negative error voltage FSN as a function of the digital bit stream DBS. From the error signal FS is then by the controlled reference capacity 3 generates a charge and, as already described, on the integration capacity of a charge amplifier 5 impressed.
Das Messverfahren zur dynamischen Kapazitätsmessung nach dem Delta-Sigma-Prinzip, arbeitet also derart, dass eine der positiven Referenzspannung RP proportionale erste Ladung L1 auf eine Elektrode einer ersten Teilkapazität CMa abwechselnd aufgebracht wird, ohne die Ladung am Summationsknoten K zu beeinflussen. In einem ersten Umladezyklus wird die erste Ladung L1 an dieser Elektrode rückwirkungsfrei auf den Summationsknoten K übertragen. Gleichzeitig, ebenfalls abwechselnd, wird durch eine der negativen Referenzspannung RN proportionale zweite Ladung L2 auf eine Elektrode einer zweiten Teilkapazität CMb aufgeladen, ohne die Ladung am Summationsknoten K zu verändern. In einem zweiten Umladezyklus wird die zweite Ladung L2 an dieser Elektrode des Differentialkondensators 1 auf den Summationsknoten K übertragen, ohne die an der zweiten Teilkapazität CMb angeschlossenen Signale zu beeinflussen. Unabhängig von den Umladezyklen der ersten Teilkapazität CMa und der zweiten Teilkapazität CMb wird an der gemeinsamen Elektrode des Differentialkondensators 1, eine quasistatische Anregespannung AN angelegt. Diese Anregespannung AN erzeugt zwischen den Elektroden der ersten Teilkapazität CMa und den Elektroden der zweiten Teilkapazität CMb an einem Differentialkondensator 1 eine elektrostatische Kraft, wobei die Anregespannung AN dabei keinen Einfluss auf die Ladungen am Summationsknoten K hat und daher nicht ins Messergebnis des Delta-Sigma-Wandlers zur Kapazitätsmessung eingeht.The measuring method for dynamic capacitance measurement according to the delta-sigma principle, thus operates such that one of the positive reference voltage RP proportional first charge L1 is alternately applied to an electrode of a first partial capacitance CMa without affecting the charge at the summing node K. In a first transfer cycle, the first charge L1 at this electrode becomes non-reactive with the summation node K transfer. At the same time, also alternately, a second charge L2 proportional to the negative reference voltage RN is charged to an electrode of a second partial capacitance CMb without changing the charge at the summing node K. In a second charge cycle, the second charge L2 becomes at this electrode of the differential capacitor 1 transferred to the summing node K without affecting the signals connected to the second sub-capacitance CMb. Regardless of the charge cycles of the first partial capacitance CMa and the second partial capacitance CMb is at the common electrode of the differential capacitor 1 , a quasi-static pickup voltage AN is applied. This exciting voltage AN is generated between the electrodes of the first partial capacitance CMa and the electrodes of the second partial capacitance CMb on a differential capacitor 1 an electrostatic force, the starting voltage AN has no influence on the charges at the summing node K and therefore does not enter into the measurement result of the delta-sigma converter for capacitance measurement.
In 2 ist ein Differentialkondensator 1 dargestellt. Der Differentialkondensator 1 besteht aus zwei Teilkapazitäten CMa und CMb, wobei die erste Teilkapazität CMa dazu mit einer Elektrode synchron zu einem ersten Taktsignal T1 über einen ersten Schalter S1 mit einer positiven Referenzspannung RP verbunden ist und die zweite Teilkapazität CMb ebenfalls synchron zum ersten Taktsignal T1 mit einer Elektrode über einen dritten Schalter S3 mit einer negativen Referenzspannung RN verbunden ist. Es ist also eine Elektrode einer ersten Teilkapazität CMa eines Differentialkondensators 1 ist mit einer Elektrode einer zweiten Teilkapazität CMb des Differentialkondensators 1 verbunden. Gleichzeitig ist diese gemeinsame Elektrode des Differentialkondensators 1 mit einer Anregespannung AN zusammengeschaltet. Während die zweite Elektrode der ersten Teilkapazität CMa über einen ersten Schalter S1 mit einer positiven Referenzspannung RP verbunden ist, ist die zweite Elektrode der zweiten Teilkapazität CMb des Differentialkondensators 1 über einen dritten Schalter S3 mit einer negativen Referenzspannung verbindbar. Ebenso ist die zweite Elektrode der ersten Teilkapazität CMa über einen zweiten Schalter S2 und die zweite Elektrode der zweiten Teilkapazität CMb über einen vierten Schalter S4 mit dem Summationsknoten K verbunden.In 2 is a differential capacitor 1 shown. The differential capacitor 1 consists of two partial capacitances CMa and CMb, wherein the first partial capacitance CMa is connected to an electrode synchronous to a first clock signal T1 via a first switch S1 with a positive reference voltage RP and the second partial capacitance CMb also synchronous to the first clock signal T1 with an electrode via a third switch S3 is connected to a negative reference voltage RN. It is therefore an electrode of a first partial capacitance CMa of a differential capacitor 1 is with an electrode of a second partial capacitance CMb of the differential capacitor 1 connected. At the same time, this common electrode of the differential capacitor 1 interconnected with a starting voltage AN. While the second electrode of the first partial capacitance CMa is connected to a positive reference voltage RP via a first switch S1, the second electrode is the second partial capacitance CMb of the differential capacitor 1 connectable via a third switch S3 with a negative reference voltage. Likewise, the second electrode of the first partial capacitance CMa is connected to the summation node K via a second switch S2 and the second electrode of the second partial capacitance CMb is connected via a fourth switch S4.
Erfindungsgemäß wird, gemäß den in 8 dargestellten Taktsignalen, synchron zu einem ersten Taktsignal T1, eine der positiven Referenzspannung RP proportionale erste Ladung L1 auf eine Elektrode der ersten Teilkapazität CMa abwechselnd aufgebracht, ohne die Ladung am Summationsknoten K zu beeinflussen. In einem ersten Umladezyklus wird synchron zu einem zweiten Taktsignal T2, die erste Ladung L1 an dieser Elektrode rückwirkungsfrei auf den Summationsknoten K übertragen. Gemäß 8 wird gleichzeitig, ebenfalls abwechselnd, synchron zu einem ersten Taktsignal T1 eine der negativen Referenzspannung RN proportionale zweite Ladung L2 auf eine Elektrode der zweiten Teilkapazität CMb aufgeladen, ohne die Ladung am Summationsknoten K zu verändern. In einem zweiten Umladezyklus wird synchron zu einem zweiten Taktsignal T2, diese zweite Ladung L2 an dieser Elektrode des Differentialkondensators 1 auf den Summationsknoten K übertragen, ohne die an der zweiten Teilkapazität CMb angeschlossenen Signale zu beeinflussen. Zeitgleich mit dem zweiten Taktsignal T2 sind sowohl die andere Elektrode der ersten Teilkapazität CMa über einen zweiten Schalter S2, als auch die andere Elektrode der zweiten Teilkapazität CMb über einen vierten Schalter S4 gemeinsam am Summationsknoten K mit einer Integrationskapazität Ladungsverstärkers 5 verbunden und die gemeinsamen Elektrode der Teilkapazitäten CMa und CMb des Differentialkondensators 1 sind unabhängig von den Taktsignalen T1 und T2 mit einer Anregespannung AN zur Erzeugung einer elektrostatischen Kraft zwischen den Elektroden der Teilkapazitäten CMa und CMb verbunden. Also unabhängig von den Umladezyklen der ersten Teilkapazität CMa und der zweiten Teilkapazität CMb, wird an der gemeinsamen Elektrode des Differentialkondensators 1, eine quasistatische Anregespannung AN angelegt. Wird der Differentialkondensator 1 als Differentialkondensator mit beweglicher Mittelelektrode gemäß 9 ausgeführt, erzeugt die Anregespannung AN zwischen der ersten Außenelektrode E1, der zweiten Außenelektrode E2 und der beweglichen Mittelelektrode EM eine elektrostatische Kraft. Diese führt weiterhin zu einer mechanischen Auslenkung dX dieser gemeinsamen, beweglichen Mittelelektrode EM. Die Anregespannung AN hat dabei vorteilhafter Weise keinen Einfluss auf die Ladungen am Summationsknoten K und geht daher nicht ins Messergebnis des Delta-Sigma-Wandlers zur Kapazitätsmessung ein.According to the invention, according to the in 8th shown in synchronism with a first clock signal T1, one of the positive reference voltage RP proportional first charge L1 alternately applied to an electrode of the first sub-capacitance CMa, without affecting the charge at the summing node K. In a first transfer cycle, the first charge L1 is transferred to the summation node K without feedback action in synchronism with a second clock signal T2. According to 8th is simultaneously, also alternately, in synchronism with a first clock signal T1, a negative reference voltage RN proportional second charge L2 charged to an electrode of the second sub-capacitance CMb without changing the charge at the summing node K. In a second transfer cycle, in synchronism with a second clock signal T2, this second charge L2 is applied to this electrode of the differential capacitor 1 transferred to the summing node K without affecting the signals connected to the second sub-capacitance CMb. Simultaneously with the second clock signal T2, both the other electrode of the first partial capacitance CMa via a second switch S2, and the other electrode of the second partial capacitance CMb via a fourth switch S4 together at the summing node K with an integration capacitance charge amplifier 5 and the common electrode of the partial capacitances CMa and CMb of the differential capacitor 1 are connected to an exciting voltage AN for generating an electrostatic force between the electrodes of the partial capacitances CMa and CMb independently of the clock signals T1 and T2. Thus, independent of the transfer cycles of the first sub-capacitance CMa and the second sub-capacitance CMb, is at the common electrode of the differential capacitor 1 , a quasi-static pickup voltage AN is applied. Will the differential capacitor 1 as differential capacitor with movable center electrode according to 9 is carried out, the exciting voltage AN between the first outer electrode E1, the second outer electrode E2 and the movable center electrode EM generates an electrostatic force. This also leads to a mechanical deflection dX of this common, movable center electrode EM. The starting voltage AN advantageously has no influence on the charges at the summing node K and therefore does not enter the measurement result of the delta-sigma converter for capacitance measurement.
3 zeigt einen Korrekturkapazität 2. Diese besteht aus einem Korrekturkondensator CTr, welcher mit einer Elektrode mit Bezugpotential verbunden ist und mit der anderen Elektrode über einen fünften Schalter S5 mit der Korrekturspannung TR verbunden werden kann. Gleichzeitig ist die andere Elektrode des Korrekturkondensators CTr über einen sechsten Schalter S6 mit den Summationsknoten K verbunden. Gemäß 8 wird periodisch in einem ersten Schritt synchron zu einem ersten Taktsignal T1 eine der Korrekturspannung TR proportionale Ladung auf den Korrekturkondensator CTr aufgebracht, ohne dass die Ladungen am Summationsknoten K beeinflusst werden. In einem zweiten Schritt werden synchron zu einem zweiten Taktsignal T2 diese Ladungen dem Summationsknoten K zugeführt, oder anders ausgedrückt, die Korrekturkapazität 2 besteht aus mindestens einem Korrekturkondensator CTr, dessen erster Anschluss mit Bezugspotential verbunden ist, dessen zweiter Anschluss zeitgleich mit einem ersten Taktsignal T1 über einen fünften Schalter S5 mit einer Korrekturspannung TR und synchron zu einem zweiten Taktsignal T2 über einen sechsten Schalter S6 rückwirkungsfrei am Summationsknoten K mit dem Ladungsverstärkers 5 verbunden ist. 3 shows a correction capacity 2 , This consists of a correction capacitor CTr, which is connected to an electrode with reference potential and can be connected to the other electrode via a fifth switch S5 with the correction voltage TR. At the same time, the other electrode of the correction capacitor CTr is connected to the summation node K via a sixth switch S6. According to 8th For example, in a first step, a charge proportional to the correction voltage TR is applied to the correction capacitor CTr in synchronism with a first clock signal T1, without the charges at the summation node K being influenced. In a second step, in synchronism with a second clock signal T2, these charges are fed to the summing node K, or in other words, the correction capacity 2 consists of at least one Correction capacitor CTr whose first terminal is connected to reference potential, the second terminal at the same time as a first clock signal T1 via a fifth switch S5 with a correction voltage TR and synchronous to a second clock signal T2 via a sixth switch S6 without feedback at the summing node K with the charge amplifier 5 connected is.
4 zeigt eine gesteuerte Referenzkapazität 3. Bei einer gesteuerten Referenzkapazität 3 ist der Ausgang einer Referenzkapazität 7 über einen siebenten Schalter S7 mit dem Summationsknoten K, oder über einen achten Schalter S8 mit Bezugspotential verbunden. Der Eingang dieser Referenzkapazität 7 ist hingegen über einen zehnten Schalter S10 mit dem Fehlersignal FS, oder über einen neunten Schalter S9 ebenso mit Bezugspotential verbunden. Gemäß der in 8 dargestellten Taktsignale T1 und T2, wird synchron zu einem ersten Taktsignal T1 am Eingang der Referenzkapazität 7 eine dem Fehlersignal FS proportionale Fehlerladung FL aufgeprägt. Gleichzeitig ist der Ausgang der Referenzkapazität 7 mit Bezugspotential verbunden. Anschließend wird synchron zu einem zweiten Taktsignal T2 der Eingang der Referenzkapazität 7 mit Bezugspotential verbunden. Am Ausgang der Referenzkapazität 7 entsteht dadurch eine Referenzladung RL, welche rückwirkungsfrei auf den Summationsknoten K übertragen wird. Die gesteuerte Referenzkapazität 3 besteht in diesem Ausführungsbeispiel aus einer Referenzkapazität 7, die einerseits über einen siebenten Schalter S7 am Summationsknoten K mit dem Ladungsverstärkers 5 und über einen achten Schalter S8 mit Bezugspotential verbunden ist und andererseits über einen zehnten Schalter S10 mit dem Umschalter 4 und über einen neunten Schalter S9 mit Bezugspotential verbunden ist. Die Referenzkapazität 7 kann dabei ein Netzwerk mit mindestens zwei Teilkapazitäten entsprechend 5 enthalten, oder sie kann ein Referenzkondensator CRn mit fester Kapazität entsprechend 6 sein 4 shows a controlled reference capacity 3 , At a controlled reference capacity 3 is the output of a reference capacitance 7 via a seventh switch S7 to the summation node K, or via an eighth switch S8 connected to reference potential. The input of this reference capacity 7 is, however, connected via a tenth switch S10 with the error signal FS, or via a ninth switch S9 also with reference potential. According to the in 8th shown clock signals T1 and T2, is synchronous with a first clock signal T1 at the input of the reference capacitance 7 an error charge FL proportional to the error signal FS impressed. At the same time is the output of the reference capacitance 7 connected to reference potential. Subsequently, in synchronism with a second clock signal T2, the input of the reference capacitance 7 connected to reference potential. At the output of the reference capacity 7 This results in a reference charge RL, which is transferred without effect on the summation node K. The controlled reference capacity 3 consists in this embodiment of a reference capacity 7 , on the one hand via a seventh switch S7 at the summing node K with the charge amplifier 5 and via an eighth switch S8 is connected to reference potential and on the other hand via a tenth switch S10 with the switch 4 and connected via a ninth switch S9 to reference potential. The reference capacity 7 can be a network with at least two partial capacities accordingly 5 or it may be a reference capacitor CRn of fixed capacity accordingly 6 be
5 zeigt die Referenzkapazität 7 als Netzwerk aus Teilkapazitäten, bei dem eine Elektrode eines ersten Referenzkondensators CR1 über den dreizehnten Schalter S13a mit einer Referenzladung RL verbunden wird und über den vierzehnten Schalter S13b die andere Elektrode mit einer Fehlerladung FL verbindbar ist. Ebenso kann ein weiterer Referenzkondensator CRn an einer Elektrode über den fünfzehnten Schalter Sna mit einer Referenzladung RL verbunden werden. Die andere Elektrode des Referenzkondensators CRn wird dazu über den sechszehnten Schalter Snb gleichermaßen mit der Fehlerladung FL verbunden. Ein erster Referenzkondensator CR1 und weitere Referenzkondensatoren CRn erzeugen aus einer Fehlerladung FL eine Referenzladung RL in Abhängigkeit der Größe ihrer (parallel geschalteten) Gesamtkapazität. Die Anzahl der Referenzkondensatoren CRn kann in unterschiedlichen Abstufungen erfolgen und dazu genutzt werden, den Messbereich der Schaltung an unterschiedliche Messaufgaben anzupassen. 5 shows the reference capacity 7 as a network of partial capacitances, in which one electrode of a first reference capacitor CR1 is connected via the thirteenth switch S13a to a reference charge RL and via the fourteenth switch S13b the other electrode can be connected to an error charge FL. Likewise, another reference capacitor CRn can be connected to an electrode via the fifteenth switch Sna with a reference charge RL. The other electrode of the reference capacitor CRn is connected to the error charge FL via the sixteenth switch Snb. A first reference capacitor CR1 and further reference capacitors CRn generate from a fault charge FL a reference charge RL as a function of the size of their (paralleled) total capacity. The number of reference capacitors CRn can be made in different gradations and used to adapt the measuring range of the circuit to different measuring tasks.
6 zeigt eine Referenzkapazität 7 als feste Referenzkapazität. Der Referenzkondensator CRn wird an einer Elektrode mit einer Fehlerladung FL fest verbunden. An der anderen Elektrode ist dieser Referenzkondensator CRn mit einer Referenzladung RL verbunden. Der Referenzkondensator CRn wird an einer Elektrode mit einer Fehlerladung FL aufgeladen und erzeugt proportional zu seiner Kapazität eine Referenzladung RL. 6 shows a reference capacity 7 as a fixed reference capacity. The reference capacitor CRn is fixedly connected to an electrode with an error charge FL. At the other electrode, this reference capacitor CRn is connected to a reference charge RL. The reference capacitor CRn is charged at an electrode with an error charge FL and generates a reference charge RL proportional to its capacitance.
In 7 ist ein Umschalter 4 dargestellt. Eine negative Fehlerspannung FSN ist in Abhängigkeit von einem invertierten digitalen Bitstrom NDBS über einen zwölften Schalter S12 mit einem Fehlersignal FS verbunden. Gleichermaßen ist eine positive Fehlerspannung FSP in Abhängigkeit eines digitalen Bitstroms DBS über einen elften Schalter S11 mit diesem Fehlersignal FS verbunden. Weiterhin ist ein Inverter INV mit seinem Eingang mit dem digitialen Bitstrom DBS verbunden und an seinem Ausgang mit dem invertierten digitalen Bitstrom NDBS am Steuereingang des zwölften Schalters S12 zusammengeschaltet. Der in 7 dargestellte Umschalter erzeugt ein Fehlersignal FS, dessen Vorzeichen je nach Zustand des digitalen Bitstroms DBS bzw. des invertierten digitalen Bitstroms NDBS, dem der positiven Fehlerspannung FSP, oder dem der negativen Fehlerspannung FSN entspricht. Der Betrag der positiven Fehlerspannung FSP ist gleich dem Betrag der negativen Fehlerspannung FSN und wird dazu genutzt, um den Messbereich des Delta-Sigma-Wandlers zur Kapazitätsmessung an unterschiedliche Messaufgaben anzupassen.In 7 is a switcher 4 shown. A negative error voltage FSN is connected to an error signal FS in response to an inverted digital bit stream NDBS via a twelfth switch S12. Likewise, a positive error voltage FSP is connected to this error signal FS as a function of a digital bit stream DBS via an eleventh switch S11. Furthermore, an inverter INV is connected with its input to the digitized bit stream DBS and interconnected at its output with the inverted digital bitstream NDBS at the control input of the twelfth switch S12. The in 7 shown switch generates an error signal FS, whose sign corresponds to the state of the digital bit stream DBS or the inverted digital bit stream NDBS, the positive error voltage FSP, or the negative error voltage FSN. The amount of the positive error voltage FSP is equal to the amount of the negative error voltage FSN and is used to adjust the measurement range of the delta-sigma converter for capacitance measurement to different measurement tasks.
8 zeigt den zeitlichen Verlauf der Taktsignale T1 und T2. Beide Taktsignale sind durch die gleiche Periodendauer TT gekennzeichnet. In einer Pausenzeit TP führt sowohl das erste Taktsignal T1 als auch das zweite Taktsignal T2 logisch low Pegel, so dass eine Überlappung der beiden Taktsignale ausgeschlossen ist. Der Differentialkondensator 1, die Korrekturkapazität 2, und die gesteuerte Referenzkapazität 3, werden synchron zu dem in 8 dargestellten zeitlichen Verlauf der Taktsignale T1 und T2 angesteuert. Während das erste Taktsignal T1 logisch high Pegel führt, sind die Schalter S1, S3, S5, S8, S10 geschlossen und die Schalter S2, S4, S6, S7, S9 geöffnet. Anschließend, während das zweite Taktsignal T2 logisch high Pegel führt, werden die Schalter S2, S4, S6, S7, S9 geschlossen und die Schalter S1, S3, S5, S8, S10 geöffnet. In der Pausenzeit TP sind alle Schalter S1...S10 geöffnet, so dass ein Kurzschluss der Ladungen an den Kapazitäten verhindert wird. 8th shows the time course of the clock signals T1 and T2. Both clock signals are identified by the same period TT. In a pause time TP, both the first clock signal T1 and the second clock signal T2 leads to logic low levels, so that an overlap of the two clock signals is excluded. The differential capacitor 1 , the correction capacity 2 , and the controlled reference capacity 3 , be in sync with the in 8th shown timing of the clock signals T1 and T2 driven. While the first clock signal T1 leads to a logic high level, the switches S1, S3, S5, S8, S10 are closed and the switches S2, S4, S6, S7, S9 are open. Subsequently, while the second clock signal T2 leads to a logic high level, the switches S2, S4, S6, S7, S9 are closed and the switches S1, S3, S5, S8, S10 are opened. During the pause time TP, all switches S1... S10 are open, so that a short circuit of the charges at the capacitors is prevented.
In 9 ist beispielhaft ein Differentialkondensator 1 mit beweglicher Mittelelektrode dargestellt. Eine erste Außenelektrode E1, eine bewegliche Mittelelektrode EM und eine zweite Außenelektrode E2 bilden dazu eine Differentialkondensatoranordnung, bestehend aus einer ersten Teilkapazität CMa und einer zweiten Teilkapazität CMb. Diese Teilkapazitäten sind gemäß 2 am Eingang des Delta-Sigma-Wandlers zur Kapazitätsmessung angeschlossen. Eine Auslenkung dX der beweglichen Mittelelektrode EM dieser Differentialkondensatoranordnung führt zu einer entgegengesetzten Kapazitätsänderung der ersten Teilkapazität CMa und der zweiten Teilkapazität CMb. Während die Kapazität der ersten Teilkapazität CMa aufgrund eines geringeren Abstandes zwischen der ersten Außenelektrode E1 und der beweglichen Mittelelektrode EM zunimmt, verringert sich die Kapazität der zweiten Teilkapazität CMb, infolge eines größeren Abstandes zwischen der beweglichen Mittelelektrode EM und der zweiten Außenelektrode E2. Findet eine Auslenkung dX der beweglichen Mittelelektrode in die andere Richtung statt, kehren sich jeweils diese Kapazitätsänderungen um. In 9 is an example of a differential capacitor 1 shown with movable center electrode. A first outer electrode E1, a movable center electrode EM and a second outer electrode E2 form for this purpose a differential capacitor arrangement, comprising a first partial capacitance CMa and a second partial capacitance CMb. These partial capacities are according to 2 connected to the input of the delta-sigma converter for capacitance measurement. A deflection dX of the movable center electrode EM of this differential capacitor arrangement leads to an opposite capacitance change of the first partial capacitance CMa and the second partial capacitance CMb. While the capacitance of the first sub-capacitance CMa increases due to a shorter distance between the first outer electrode E1 and the movable center electrode EM, the capacitance of the second sub-capacitance CMb decreases due to a greater distance between the movable center electrode EM and the second outer electrode E2. If a displacement dX of the movable center electrode takes place in the other direction, these capacitance changes in each case reverse.
Der aus zwei Teilkapazitäten CMa und CMb bestehende Differentialkondensator 1 wird getaktet betrieben, wobei die erste Teilkapazität CMa dazu mit einer Elektrode synchron zu einem ersten Taktsignal T1 mit einer positiven Referenzspannung RP verbunden ist. Die zweite Teilkapazität CMb ist ebenfalls synchron zum ersten Taktsignal T1 mit einer Elektrode mit einer negativen Referenzspannung RN verbunden. Zeitgleich mit einem zweiten Taktsignal T2 sind die jeweils anderen Elektroden der Teilkapazitäten CMa und CMb gemeinsam rückwirkungsfrei am Summationsknoten K verbunden. Die gemeinsame Elektrode der Teilkapazitäten CMa und CMb des Differentialkondensators 1 kann aber auch unabhängig von den Taktsignalen T1 und T2 mit der Anregespannung AN zur Erzeugung einer elektrostatischen Kraft zwischen den Elektroden beaufschlagt werden.The differential capacitor consisting of two partial capacitors CMa and CMb 1 is operated clocked, wherein the first sub-capacitance CMa is connected to an electrode in synchronism with a first clock signal T1 with a positive reference voltage RP. The second partial capacitance CMb is also connected in synchronism with the first clock signal T1 to an electrode having a negative reference voltage RN. At the same time as a second clock signal T2, the respective other electrodes of the partial capacitors CMa and CMb are connected to the summation node K together without feedback. The common electrode of the partial capacitances CMa and CMb of the differential capacitor 1 but can also be applied independently of the clock signals T1 and T2 with the starting voltage AN for generating an electrostatic force between the electrodes.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
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11
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Differentialkondensatordifferential capacitor
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22
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Korrekturkapazitätcorrection capacity
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33
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gesteuerte Referenzkapazitätcontrolled reference capacity
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44
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Umschalterswitch
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55
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Ladungsverstärkercharge amplifier
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66
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Komparatorcomparator
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77
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Referenzkapazitätreference capacity
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7a7a
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Netzwerk aus TeilkapazitätenNetwork of partial capacities
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7b7b
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feste Referenzkapazitätfixed reference capacity
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ANAT
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Anregespannungexcitation voltage
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CMaCMa
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erste Teilkapazitätfirst partial capacity
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CMbCMb
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zweite Teilkapazitätsecond partial capacity
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CR1CR1
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erster Referenzkondensatorfirst reference capacitor
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CRnCR n
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Referenzkondensatorreference capacitor
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CTrCTr
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Korrekturkondensatorcorrection capacitor
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DBSDBS
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digitaler Bitstromdigital bitstream
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dXdX
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Auslenkungdeflection
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E1E1
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erste Außenelektrodefirst outer electrode
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E2E2
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zweite Außenelektrodesecond outer electrode
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EMEM
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bewegliche Mittelelektrodemovable center electrode
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FLFL
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Fehlerladungerror charge
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FSFS
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Fehlersignalerror signal
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FSNFSN
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negative Fehlerspannungnegative error voltage
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FSPFSP
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positive Fehlerspannungpositive fault voltage
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KK
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SummationsknotenSumming node
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L1L1
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erste Ladungfirst charge
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L2L2
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zweite Ladungsecond charge
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NDBSNDBs
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invertierter digitaler Bitstrominverted digital bitstream
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RLRL
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Referenzladungreference charge
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RNRN
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negative Referenzspannungnegative reference voltage
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RPRP
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positive Referenzspannungpositive reference voltage
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S1S1
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erster Schalterfirst switch
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S2S2
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zweiter Schaltersecond switch
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S3S3
-
dritter Schalterthird switch
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S4S4
-
vierter Schalterfourth switch
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S5S5
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fünfter Schalterfifth switch
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S6S6
-
sechster Schaltersixth switch
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S7S7
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siebenter Schalterseventh switch
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S8S8
-
achter Schaltereighth switch
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S9S9
-
neunter Schalterninth switch
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S10S10
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zehnter Schaltertenth switch
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S11S11
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elfter Schaltereleventh switch
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S12S12
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zwölfter Schaltertwelfth switch
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S13aS13a
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dreizehnter Schalterthirteenth switch
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S13bS13b
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vierzehnter Schalterfourteenth switch
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Snasna
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fünfzehnter Schalterfifteenth switch
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Snbsnb
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sechszehnter Schaltersixteenth switch
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T1T1
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erstes Taktsignalfirst clock signal
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T2T2
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zweites Taktsignalsecond clock signal
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TPTP
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Totzeitdead
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TRTR
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Korrekturspannungcorrection voltage
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TTTT
-
Periodendauerperiod
ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION
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Zitierte PatentliteraturCited patent literature
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WO 2006/125639 [0004] WO 2006/125639 [0004]
