DE102011114186B4 - Power semiconductor device, motor control or circuit breaker with it - Google Patents

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Abstract

Leistungshalbleiteranordnung (91) umfassend einen Halbleiterkörper, wobei in dem Halbleiterkörper mindestens zwei Leistungsfeldeffekttransistoren (92, 93) mit je einem Gate, je einem Source und je einem Drain angeordnet sind, wobei die mindestens zwei Leistungsfeldeffekttransistoren (92, 93) ausschließlich über das Drain (71, 72, 73) elektrisch miteinander verbunden sind, wobei der Halbleiterkörper (91) in einem Gehäuse angeordnet ist, wobei das Gehäuse je einen Anschluss für je ein Gate (G1, G2) der mindestens zwei Leistungsfeldeffekttransistoren (92, 93) und je einen Anschluss für je ein Source (S1, S2) der mindestens zwei Leistungsfeldeffekttransistoren (92, 93) aufweist, und wobei das Gehäuse einen Anschluss für das gemeinsame Drain (D) der mindestens zwei Leistungsfeldeffekttransistoren (92, 93) aufweist.Power semiconductor device (91) comprising a semiconductor body, wherein in the semiconductor body at least two power field effect transistors (92, 93) are arranged with one gate, one source and one drain, wherein the at least two power field effect transistors (92, 93) exclusively via the drain (92). 71, 72, 73) are electrically connected to one another, wherein the semiconductor body (91) is arranged in a housing, wherein the housing has one connection for each gate (G1, G2) of the at least two power field effect transistors (92, 93) and one each A terminal for each having a source (S1, S2) of the at least two power field effect transistors (92, 93), and wherein the housing has a connection for the common drain (D) of the at least two power field effect transistors (92, 93).

Description

In Automobilen werden zur Zeit Relais als allpoliger Trennschalter eingesetzt. Ein allpoliger Trennschalter ist ein Schalter, der in beide Stromrichtungen sperrfähig und leitfähig sein kann. Diese Relais werden aus verschiedenen Gründen durch Halbleiterschalter ersetzt. Halbleiterschalter sind in der Regel zuverlässiger und wartungsärmer als Relais. Relais weisen den Nachteil auf, dass die Kontakte des sekundären Relaisschalters durch das Schalten abnutzen, bzw. altern. Da der Haltstrom eines Relais bei einem MOSFET Halbleiterschalter, bzw. MOSFET nicht auftritt, kann durch die Verwendung eines MOSFET's Strom eingespart werden. Wird ein MOSFET als allpoliger Trennschalter eingesetzt, wird zusätzlich zum MOSFET eine antiseriell geschaltete Diode eingesetzt. Diese Diode ist notwendig, da ein MOSFET zwischen Drain und Source eine Diode aufweist, so dass der MOSFET nur in einer Stromrichtung sperrfähig ist. Um eine Sperrung in beiden Stromrichtungen zu gewährleisten, muss zum MOSFET eine Diode in Serie geschaltet werden. Ist der Spannungsabfall über der leitenden antiseriellen Diode störend, wird die Diode durch einen zweiten MOSFET ersetzt.In automobiles, relays are currently used as all-pole circuit breakers. An all-pole circuit breaker is a switch that can be non-conductive and conductive in both directions. These relays are replaced by semiconductor switches for various reasons. Semiconductor switches are usually more reliable and require less maintenance than relays. Relays have the disadvantage that the contacts of the secondary relay switch wear out due to the switching, or age. Since the holding current of a relay in a MOSFET semiconductor switch, or MOSFET does not occur, can be saved by the use of a MOSFET's power. If a MOSFET is used as an all-pole disconnector, an anti-serially connected diode is used in addition to the MOSFET. This diode is necessary because a MOSFET between drain and source has a diode, so that the MOSFET is able to block only in one direction. In order to ensure a blocking in both current directions, a diode must be connected in series with the MOSFET. If the voltage drop across the conductive antisera diode is disruptive, the diode is replaced by a second MOSFET.

In heutigen Anwendungen zur Ansteuerung von Elektromotoren werden Brückenschaltungen angewendet, bei denen mindestens vier MOSFET's so angeordnet sind, dass sie einen Elektromotor in allen vier Quadranten betreiben können. Wird eine Motorbrücke mit Einzel-MOSFET's aufgebaut, ergeben sich durch Aufbau auf einer Platine einige prinzipielle Nachteile. Durch die externen Verbindungen werden sogenannte Parasiten geschaffen, z. B. zusätzliche Induktivitäten, zusätzliche Kapazitäten und zusätzliche ohmsche Widerstände. Durch diese Parasiten werden zusätzliche Verluste erzeugt, die Schaltgeschwindigkeit der MOSFET's begrenzt, elektromagnetische Emissionen vergrößert und die Verträglichkeit gegen elektromagnetische Immissionen verschlechtert.In today's applications for driving electric motors bridge circuits are used, in which at least four MOSFETs are arranged so that they can operate an electric motor in all four quadrants. If a motor bridge is constructed with single MOSFETs, the construction on a circuit board results in several principal disadvantages. Through the external connections so-called parasites are created, eg. B. additional inductances, additional capacity and additional ohmic resistances. These parasites generate additional losses, limit the switching speed of the MOSFETs, increase electromagnetic emissions and degrade compatibility with electromagnetic immissions.

Die US 5 105 251 A beschreibt eine Halbleitervorrichtung mit zwei MOS Leistungsfeldeffekttransistoren, die über ein gemeinsames Drain verbunden sind. An die Gates der beiden Transistoren wird über ein photoelektrisches Transferelement und ein licht-emittierendes Element ein gemeinsames Kontrollsignal angelegt. Auch die Source-Kontakte beider Transistoren sind miteinander verbunden.The US 5,105,251 A describes a semiconductor device having two MOS power field effect transistors connected via a common drain. To the gates of the two transistors, a common control signal is applied via a photoelectric transfer element and a light-emitting element. The source contacts of both transistors are connected to each other.

Die US 5 734 192 A beschreibt ein alternatives Verfahren zur Erzeugung von Grabenisolierung in Halbleiterstrukturen, mit dem auf komplexe Polierfolgen verzichtet werden kann, sowie mit diesem Verfahren erzeugte Halbleiterstrukturen.The US 5,734,192 A. describes an alternative method for producing trench isolation in semiconductor structures, which can be dispensed with complex polishing sequences, as well as semiconductor structures produced by this method.

Die DE 10 2006 021 959 A1 beschreibt ein Leistungshalbleiterbauteil und ein Verfahren zu dessen Herstellung. Gemäß einer Ausführung dieser Druckschrift ist eine Brückenschaltung bereitgestellt, die einen Leistungshalbleiterchip aufweist, der zwei High-Side-Schalter in einem gemeinsamen Halbleiterkörper integriert. Die Rückseite dieses integrierten Leistungshalbleiterchips weist eine gemeinsame Drain-Elektrode auf, während die Oberseite zwei getrennte Source-Elektroden und zwei getrennte Gate-Elektroden aufweist.The DE 10 2006 021 959 A1 describes a power semiconductor device and a method for its production. According to one embodiment of this document, a bridge circuit is provided which has a power semiconductor chip which integrates two high-side switches in a common semiconductor body. The back side of this integrated power semiconductor chip has a common drain electrode, while the top side has two separate source electrodes and two separate gate electrodes.

Die DE 10 2004 049 162 A1 beschreibt ein Verfahren und eine Vorrichtung zum Symmetrieren von transienten Strömen, wobei mindestens zwei Schalter, bevorzugt MOS Feldeffekttransistoren, mit gemeinsamen Source und Drain-Kontakten zueinander parallel geschaltet und über individuelle Gate-Kontakte angesteuert werden.The DE 10 2004 049 162 A1 describes a method and a device for symmetrizing transient currents, wherein at least two switches, preferably MOS field-effect transistors, are connected in parallel with common source and drain contacts and driven via individual gate contacts.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Leistungshalbleiteranordnung bereitzustellen, welche unerwünschte Parasiten möglichst vermeidet, dabei einfach und billig ist und optimierte Signalwege aufweist.The present invention is therefore based on the object to provide a power semiconductor device which avoids unwanted parasites as possible, it is simple and inexpensive and has optimized signal paths.

Diese Aufgabe wird durch eine Leistungshalbleiteranordnung gemäß Anspruch 1 gelöst. Die Unteransprüche definieren jeweils bevorzugte Ausführungsformen.This object is achieved by a power semiconductor device according to claim 1. The subclaims each define preferred embodiments.

Eine Leistungshalbleiteranordnung umfasst einen Halbleiterkörper, wobei in dem Halbleiterkörper mindestens zwei Leistungsfeldeffekttransistoren mit je einem Gate, je einem Source und je einem Drain angeordnet sind. Die mindestens zwei Leistungsfeldeffekttransistoren sind ausschließlich über das Drain elektrisch miteinander verbunden. Der Halbleitkörper weist eine Oberseite und eine Unterseite auf. Der Halbleiterkörper kann auf der Oberseite mindestens zwei Leistungsfeldeffekttransistoren mit einem vertikalen Draingebiet aufweisen. Die Unterseite kann einen Drainanschluss für die Draingebiete aufweisen. Die Leistungsfeldeffekttransistoren sind ausschließlich über den Drainanschluss elektrisch miteinander verbunden. Der Halbleiterkörper kann auf der Oberseite mindestens zwei Leistungsfeldeffekttransistoren mit einem horizontalem Draingebiet aufweisen. Die Oberseite kann einen Drainanschluss für die Draingebiete aufweisen. Die Leistungsfeldeffekttransistoren sind ausschließlich über den Drainanschluss elektrisch miteinander verbunden.A power semiconductor device comprises a semiconductor body, wherein in the semiconductor body at least two power field effect transistors are each arranged with one gate, one source and one drain each. The at least two power field effect transistors are electrically connected to one another exclusively via the drain. The semiconductor body has an upper side and a lower side. The semiconductor body may have on the upper side at least two power field effect transistors with a vertical drain region. The underside may have a drain connection for the drain areas. The power field effect transistors are electrically connected to one another exclusively via the drain connection. The semiconductor body may have on the upper side at least two power field effect transistors with a horizontal drain region. The upper side may have a drain connection for the drain areas. The power field effect transistors are electrically connected to one another exclusively via the drain connection.

Die Leistungshalbleiteranordnung ist in einem Gehäuse angeordnet, wobei das Gehäuse je einen Anschluss für je einen Gateanschluss und je einen Anschluss für je einen Sourceanschluss aufweist. Auch im Gehäuse bleiben die Gateanschlüsse und die Sourceanschlüsse elektrisch und mechanisch voneinander getrennt. Wird die Leistungshalbleiteranordnung in dem Gehäuse als allpoliger Trennschalter eingesetzt, wird der Drainanschluss zur Kühlung des Trennschalters verwendet. Wird die Leistungshalbleiteranordnung in dem Gehäuse als High-Side-Schalter eingesetzt, ist ein Drainanschluss am Gehäuse elektrisch erforderlich.The power semiconductor device is arranged in a housing, wherein the housing has one connection for one gate connection and one connection for one source connection each. Even in the housing, the gate connections and the source connections remain electrically and mechanically separated from each other. Will the Power semiconductor device used in the housing as an all-pole circuit breaker, the drain connection is used to cool the circuit breaker. If the power semiconductor device used in the housing as a high-side switch, a drain connection to the housing is electrically required.

Die Wirkungen externer Verbindungen, bzw. die Wirkungen der dadurch entstehenden, bzw. vergrößerten Parasiten zwischen zwei MOSFET's einer H-Brücke können gemildert werden, indem die MOSFET's auf einer Platine möglichst dicht nebeneinander platziert werden. Die Wirksamkeit dieser Lösung wird dadurch eingeschränkt, dass eine dichte Platzierung bzw. dichte Anordnung teurer wird, je dichter die betreffenden Bauelemente aneinander platziert werden sollen, da der Aufwand für genauere Bestückungsmaschinen und der Aufwand zur Einhaltung geringer Toleranzen sehr stark ansteigt. Mit einer dichteren Platzierung von Bauelementen auf einer Platine steigt das Ausfallrisiko dieser Platine an.The effects of external compounds, or the effects of resulting or increased parasites between two MOSFETs of an H-bridge can be mitigated by the MOSFETs are placed on a board as close as possible side by side. The effectiveness of this solution is limited by the fact that a dense placement or dense arrangement is more expensive, the closer the relevant components are to be placed against each other, since the cost of more accurate placement machines and the effort to comply with low tolerances increases very strong. With a denser placement of components on a board increases the risk of failure of this board.

Diese Wirkungen externer Verbindungen bzw. die Wirkungen der Parasiten können dadurch gemildert werden, indem die gesamte H-Brücke mit einer monolithisch integrierten Schaltung verwirklicht wird. Solche integrierten Schaltungen sind jedoch teuer und unflexibel und nicht für Motoren mit einem hohen Strombedarf geeignet. Solche monolithisch integrierten Schaltungen werden mit Halbleitertechnologien verwirklicht, die wesentlich komplexer und aufwendiger sind als Halbleitertechnologien für einfache MOSFET's. Solche monolithisch integrierten Halbleiterschaltungen sind damit erheblich teurer. Solche monolithisch integrierten Halbleiterschaltungen sind unflexibel, da der benötigte hohe Entwicklungsaufwand nur für standardisierte H-Brücken oder für H-Brücken mit einen hohen zu erwartenden Fertigungsvolumen wirtschaftlich ist. Solche monolithisch integrierten Halbleiterschaltungen sind nur für geringe Ströme geeignet, da die Leistungsmosfets in solchen monolithisch integrierten Schaltungen nur die Oberseite bzw. nur eine Oberfläche des Halbleiterkörpers für die Stromleitung ausnutzen, da der Drainanschluss eines Leistungsmosfets einer monolithisch integrierten Schaltung auf der Oberseite des Halbleiterkörpers liegen muss. Aufgrund der hohen Kosten für die Technologie in diesen monolithisch integrierten Schaltungen sind die Kosten pro Ampere geschalteten Strom um ein Vielfaches größer als bei einer Lösung mit Einzel-MOSFET's. Die Bezeichnung Brückenschaltung wird beschreibend für alle Arten von Ansteuerung verwendet, in denen eine Gruppe von High-Side-Schaltern mit einer Gruppe von Low-Side-Schaltern einen Motor oder ein Stellglied oder eine Gruppe von Stellgliedern ansteuert. Beispielsweise kann die Leistungshalbleiteranordnung drei Leistungsfeldeffekttransistoren als High-Side-Schalter zur Ansteuerung einer B6-Brücke aufweisen. Beispielsweise kann die Leistungshalbleiteranordnung zwei Leistungsfeldeffekttransistoren als High-Side-Schalter zur Ansteuerung einer H-Brücke aufweisen.These effects of external compounds or the effects of the parasites can be alleviated by realizing the entire H-bridge with a monolithic integrated circuit. However, such integrated circuits are expensive and inflexible and are not suitable for high power motors. Such monolithic integrated circuits are realized with semiconductor technologies that are much more complex and expensive than semiconductor technologies for simple MOSFETs. Such monolithically integrated semiconductor circuits are thus considerably more expensive. Such monolithically integrated semiconductor circuits are inflexible, since the required high development costs only for standardized H-bridges or for H-bridges with a high expected production volume is economical. Such monolithically integrated semiconductor circuits are only suitable for low currents, since the power MOSFETs in such monolithic integrated circuits only use the top side or only one surface of the semiconductor body for the power line, since the drain terminal of a power MOSFET of a monolithic integrated circuit must lie on top of the semiconductor body , Due to the high cost of the technology in these monolithic integrated circuits, the cost per amp of switched current is many times greater than a single MOSFET solution. The term bridge circuit is used descriptively for all types of drive in which a group of high-side switches with a group of low-side switches drives a motor or an actuator or a group of actuators. For example, the power semiconductor device may have three power field effect transistors as a high-side switch for driving a B6 bridge. For example, the power semiconductor device may comprise two power field effect transistors as a high-side switch for driving an H-bridge.

Unter einem Halbleiterkörper für eine Leistungshalbleiteranordnung, ein Leistungshalbleitersubstrat ist dabei ein Substrat zu verstehen, welches dazu geeignet ist, ein Leistungshalbleiterbauelement wie einen Leistungsfeldeffekttransistor aufzunehmen. Als Leistungshalbleiterbauelemente sind Halbleiterbauelemente zu verstehen, bei denen Spannungen von mehr als 20 V zwischen einer ersten und zweiten Elektrode anliegen. Ein Leistungshalbleiterbauelement zeichnet sich dabei dadurch aus, dass die in Sperrrichtung über den pn-Übergang anliegende hohe Spannung von mehr als 20 V nicht zur Zerstörung des Halbleiterbauelements führt. Insbesondere weist ein solches Leistungshalbleiterbauelement eine sogenannte Driftzone zwischen dem pn-Übergang und einer der Elektroden auf, in der sich eine Raumladungszone über eine weite Strecke ausbilden kann, um hohe Feldstärken innerhalb des Halbleiterkörpers zu vermeiden. Die Driftzone weist dabei eine relativ zu anderen im Halbleiterkörper vorkommenden Dotierstoffgebieten niedrige Dotierstoffkonzentration auf.A semiconductor body for a power semiconductor arrangement, a power semiconductor substrate, is a substrate which is suitable for receiving a power semiconductor component such as a power field effect transistor. Power semiconductor components are semiconductor components in which voltages of more than 20 V are present between a first and a second electrode. A power semiconductor component is distinguished by the fact that the high voltage of more than 20 V applied in the reverse direction via the pn junction does not lead to the destruction of the semiconductor component. In particular, such a power semiconductor component has a so-called drift zone between the pn junction and one of the electrodes, in which a space charge zone can form over a long distance in order to avoid high field strengths within the semiconductor body. In this case, the drift zone has a low dopant concentration relative to other dopant regions occurring in the semiconductor body.

Ein Halbleiterkörper für eine Leistungshalbleiteranordnung weist einen Halbleiterkörper auf, durch den ein Strom in vertikaler Richtung, das heißt von der Oberseite zur Unterseite, kontrolliert fließen kann. Ein Halbleiterkörper für eine Leistungshalbleiteranordnung kann eine Epitaxieschicht aufweisen. Ein Leistungshalbleitersubstrat kann eine strukturierte Epitaxieschicht zur Kompensation der, von der Epitaxieschicht bereitgestellten Ladungsträger aufweisen. Ein Leistungshalbleitersubstrat kann an der Unterseite eine Feldstopdiffusion zur Begrenzung der Driftzone in vertikaler Richtung aufweisen.A semiconductor body for a power semiconductor device has a semiconductor body, through which a current in the vertical direction, that is from the top to the bottom, can flow in a controlled manner. A semiconductor body for a power semiconductor device may comprise an epitaxial layer. A power semiconductor substrate may include a patterned epitaxial layer to compensate for the charge carriers provided by the epitaxial layer. A power semiconductor substrate may have a field stop diffusion at the bottom for limiting the drift zone in the vertical direction.

Eine Leistungshalbleiteranordnung umfasst einen Halbleiterkörper für eine Leistungshalbleiteranordnung mit einer Oberseite und einer Unterseite. Im Halbleiterkörper sind zwei Leistungsfeldeffekttransistoren mit einem vertikalen Draingebiet angeordnet. Die Leistungsfeldeffekttransistoren weisen je einen Gateanschluss, je einen Sourceanschluss und je einen Drainanschlusss auf. Die Sourceanschlüsse und die Gateanschlüsse sind auf der Oberseite angeordnet. Die Drainanschlüsse sind auf der Unterseite angeordnet. Die Leistungsfeldeffekttransistoren sind ausschließlich über den Drainanschluss elektrisch miteinander verbunden.A power semiconductor device comprises a semiconductor body for a power semiconductor device having a top side and a bottom side. In the semiconductor body two power field effect transistors are arranged with a vertical drain region. The power field effect transistors each have a gate connection, one source connection and one drain connection each. The source terminals and the gate terminals are arranged on the upper side. The drain connections are arranged on the underside. The power field effect transistors are electrically connected to one another exclusively via the drain connection.

Die Leistungsfeldeffekttransistoren weisen je einen Source-, Drain-, Gateanschluss auf. Das am jeweiligen Gateanschluss angelegte elektrische Potential bestimmt, wie viel Strom durch den Leistungsfeldeffekttransistor vom Sourceanschluss zum Drainanschluss fließen kann. Die Leistungsfeldeffekttransistoren sind derart im Halbleiterkörper angeordnet, dass ein Strom durch den einen Leistungsfeldeffekttransistor den Strom durch den anderen Leistungsfeldeffekttransistor nicht beeinflusst. Die Leistungsfeldeffekttransistoren sind derart im Halbleiterkörper angeordnet, dass ein Strom durch den einen Leistungsfeldeffekttransistor unabhängig von dem Strom durch den anderen Leistungsfeldeffekttransistor ist. Bei einer Verwendung als allpoliger Trennschalter hat dies zur Folge, dass der Strom des allpoligen Trennschalters zuerst durch einen ersten der Leistungsfeldeffekttransistoren fließt, bevor er den zweiten Leistungsfeldeffekttransistor durchfließt. Bei einer Verwendung als allpoliger Trennschalter fließt, bedingt durch die Schaltung, der gleiche Strom durch beide Leistungsfeldeffekttransistoren.The power field effect transistors each have a source, drain, gate connection. The electrical potential applied to the respective gate terminal determines how much current can flow through the power field effect transistor from the source terminal to the drain terminal. The power field effect transistors are arranged in the semiconductor body, a current through the one power field effect transistor does not affect the current through the other power field effect transistor. The power field effect transistors are arranged in the semiconductor body such that a current through the one power field effect transistor is independent of the current through the other power field effect transistor. When used as an all-pole circuit breaker, this means that the current of the all-pole circuit breaker first flows through a first of the power field effect transistors before it flows through the second power field effect transistor. When used as an all-pole circuit breaker flows due to the circuit, the same current through both power field effect transistors.

Ein Leistungsfeldeffekttransistor der Leistungshalbleiteranordnung kann Randstrukturen zur elektrischen Isolierung aufweisen. Eine Randstruktur schließt einen Leistungsfeldeffekttransistor derart ein, dass entstehende elektrische Felder am äußersten Rand der Randstruktur abgebaut sind, so dass kein Strom außerhalb der Randstruktur fließen kann. Die Randstruktur baut elektrische Felder derart ab, dass ein Leistungsfeldeffekttransistor mit dieser Randstruktur an seinem Rand elektrisch neutral wirkt. Weisen beide Leistungsfeldeffekttransistoren der Leistungshalbleiteranordnung eine Randstruktur auf, sind sie elektrisch voneinander isoliert.A power field effect transistor of the power semiconductor device may have edge structures for electrical isolation. An edge structure includes a power field effect transistor such that resulting electric fields at the outermost edge of the edge structure are degraded so that no current can flow outside the edge structure. The edge structure dissipates electrical fields such that a power field effect transistor with this edge structure has an electrically neutral effect at its edge. If both power field-effect transistors of the power semiconductor arrangement have an edge structure, they are electrically insulated from one another.

Ein Leistungsfeldeffekttransistor der Leistungshalbleiteranordnung kann einen Graben zur elektrischen Isolierung aufweisen. Der Graben wirkt als dielektrischer Isolator, so dass ein Leistungsfeldeffekttransistor mit diesem Graben an seinem Rand elektrisch neutral wirkt. Der Graben kann von der Oberseite des Halbleiterkörpers soweit in den Halbleiterkörper hineinreichen, bis die elektrischen Felder zum großen Teil abgebaut sind. Der Graben kann von der Oberseite des Halbleiterkörpers bis zur Unterseite des Halbleiterkörpers reichen. Durch diesen Graben sind die Leistungsfeldeffekttransistoren der Leistungshalbleiteranordnung elektrisch voneinander isoliert.A power field effect transistor of the power semiconductor device may include a trench for electrical isolation. The trench acts as a dielectric insulator, so that a power field effect transistor with this trench is electrically neutral at its edge. The trench can extend from the top side of the semiconductor body into the semiconductor body until the electric fields are largely dissipated. The trench may extend from the top of the semiconductor body to the bottom of the semiconductor body. By this trench, the power field effect transistors of the power semiconductor device are electrically isolated from each other.

Die Leistungsfeldeffekttransistoren der Leistungshalbleiteranordnung weisen auf der Oberseite des Halbleiterkörpers je einen Gateanschluss auf. Die Gateanschlüsse sind elektrisch und mechanisch voneinander getrennt.The power field effect transistors of the power semiconductor device each have a gate connection on the upper side of the semiconductor body. The gate connections are electrically and mechanically separated.

Die Leistungsfeldeffekttransistoren der Leistungshalbleiteranordnung weisen auf der Oberseite des Halbleiterkörpers je einen Sourceanschluss auf. Die Sourceanschlüsse sind elektrisch und mechanisch voneinander getrennt.The power field effect transistors of the power semiconductor device each have a source connection on the upper side of the semiconductor body. The source connections are electrically and mechanically separated.

Bei der Verwendung moderner hochintegrierter Leistungs-MOSFET-Technologien wird durch die Anordnung zweier niederohmiger schnellschaltender MOSFET's in einem Standardgehäuse möglich. Ein Standardgehäuse kann beispielsweise ein „exposed Pad Package” wie DPAK oder ein D2PAK sein.The use of modern high-performance power MOSFET technologies is made possible by the arrangement of two low-impedance fast-switching MOSFETs in a standard housing. For example, a standard enclosure may be an "exposed pad package" such as DPAK or a D 2 PAK.

Die beschriebene Leistungshalbleiteranordnung weist gegenüber dem Relais eine deutlich erhöhte Qualität auf, da keine mechanischen Kontakte vorhanden sind, die über die Lebensdauer degenerieren. Die beschriebene Leistungshalbleiteranordnung kann alle Arten von Lasten ein- und ausschalten, ob induktive, kapazitive oder ohmsche Lasten. Im Vergleich zu zwei diskreten MOSFETs in einer Motorbrücke bietet die beschriebene Leistungshalbleiteranordnung die Vorteile des reduzierten Platzbedarfs, eines reduzierten Bill of Material, von reduzierten Kosten und einem optimalem Layout. Durch Minimierung der externen Verbindungen wird durch die verkürzten Leitungslängen ein schnelleres Schalten ermöglicht, sowie eine verbesserte Elektromagnetische Verträglichkeit erzielt. Bei der Verwendung niederohmiger Leistungs-MOSFET-Technologien mit einem Einschaltwiderstand von weniger als 10 mOhm, können Spitzenströme von über 20 A sicher geschaltet werden.The power semiconductor device described has a much higher quality compared to the relay, since there are no mechanical contacts that degenerate over the lifetime. The power semiconductor device described can switch all types of loads on and off, whether inductive, capacitive or resistive loads. Compared to two discrete MOSFETs in a motor bridge, the described power semiconductor arrangement offers the advantages of reduced footprint, reduced bill of material, reduced cost, and optimal layout. By minimizing the external connections, the shorter cable lengths enable faster switching and improved electromagnetic compatibility. When using low-resistance power MOSFET technologies with a turn-on resistance of less than 10 mOhm, peak currents of over 20 A can be switched safely.

Ausführungsformen werden nachfolgend unter Bezugnahme auf die folgenden Zeichnungen näher erläutert, in denenEmbodiments are explained in more detail below with reference to the following drawings in which

1 eine Leistungshalbleiteranordnung gemäß dem Stand der Technik zeigt, 1 shows a power semiconductor device according to the prior art,

2 eine Ausführungsform einer erfindungsgemäßen Leistungshalbleiteranordnung zeigt, 2 1 shows an embodiment of a power semiconductor device according to the invention,

3 eine weitere Ausführungsform einer Leistungshalbleiteranordnung in einem Gehäuse zeigt, 3 shows a further embodiment of a power semiconductor device in a housing,

4 einer Leistungshalbleiteranordnung gemäß dem Stand der Technik in einem Anwendungsbeispiel zeigt, 4 of a power semiconductor device according to the prior art in an application example,

5 eine Ausführungsform einer erfindungsgemäßen Leistungshalbleiteranordnung in einem Anwendungsbeispiel zeigt, 5 shows an embodiment of a power semiconductor device according to the invention in an application example,

6 eine Seitenansicht im Schnitt einer weiteren Ausführungsform einer erfindungsgemäßen Leistungshalbleiteranordnung zeigt, 6 a side view in section of another embodiment of a power semiconductor device according to the invention,

7 eine Seitenansicht im Schnitt einer weiteren Ausführungsform einer erfindungsgemäßen Leistungshalbleiteranordnung zeigt, 7 a side view in section of another embodiment of a power semiconductor device according to the invention,

8 eine Seitenansicht im Schnitt einer weiteren Ausführungsform einer erfindungsgemäßen Leistungshalbleiteranordnung zeigt, 8th a side view in section of another embodiment of a power semiconductor device according to the invention,

9 eine Aufsicht einer weiteren Ausführungsform einer erfindungsgemäßen Leistungshalbleiteranordnung zeigt. 9 a top view of another embodiment of a power semiconductor device according to the invention shows.

1 zeigt eine Leistungshalbleiteranordnung 91 mit zwei Leistungsfeldeffekttransistoren 92, 93, die nicht Gegenstand der Erfindung ist. Beide Leistungsfeldeffekttransistoren 92, 93 sind in einem Halbleiterkörper angeordnet. Die Leistungshalbleiteranordnung 91 weist zwei Gateanschlüsse G1, G2 und zwei Sourceanschlüsse S1, S2 auf. Für die Verwendung als Trennschalter ist ein Drainanschluss nicht erforderlich. 1 shows a power semiconductor device 91 with two power field effect transistors 92 . 93 which is not the subject of the invention. Both power field effect transistors 92 . 93 are arranged in a semiconductor body. The power semiconductor device 91 has two gate terminals G1, G2 and two sources S1, S2. For use as a circuit breaker, a drain connection is not required.

2 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Leistungshalbleiteranordnung 91 mit zwei Leistungsfeldeffekttransistoren 92, 93. Beide Leistungsfeldeffekttransistoren 92, 93 sind in einem Halbleiterkörper angeordnet. Die Leistungshalbleiteranordnung 91 weist zwei Gateanschlüsse G1, G2 und zwei Sourceanschlüsse S1, S2 und einen Drainanschluss D auf. Für die Verwendung als High-Side-Schalter ist ein Drainanschluss D erforderlich. Die gestrichelte Linie stellt ein Gehäuse mit einem, nach außen durchgebundenen Anschluss für das gemeinsame Drain dar. 2 shows an embodiment of a power semiconductor device according to the invention 91 with two power field effect transistors 92 . 93 , Both power field effect transistors 92 . 93 are arranged in a semiconductor body. The power semiconductor device 91 has two gate terminals G1, G2 and two source terminals S1, S2 and a drain terminal D. For use as a high-side switch, a drain D is required. The dashed line represents a housing with an outgoing through hole for the common drain.

3 zeigt ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Leistungshalbleiteranordnung 91 mit zwei Leistungsfeldeffekttransistoren 92, 93 in einem Gehäuse. Die Leistungshalbleiteranordnung 91 kann mit der Unterseite elektrisch leitend mit einem Gehäuseträger, einem Leadframe, verbunden werden. Der auf der Unterseite des Halbleiterkörpers angeordnete Drainanschluss D ist damit mit dem gemeinsamen Drainanschluss D des Gehäuses verbunden. Die auf der Oberseite des Halbleiterkörpers angeordneten Gate- und Sourceanschlüsse G1, G2, S1, S2 können mit Bonddrähten mit den Gehäuseanschlüssen verbunden werden. 3 shows a further embodiment of a power semiconductor device according to the invention 91 with two power field effect transistors 92 . 93 in a housing. The power semiconductor device 91 can be connected to the bottom electrically conductive with a housing support, a leadframe. The arranged on the bottom of the semiconductor body drain D is thus connected to the common drain terminal D of the housing. The gate and source terminals G1, G2, S1, S2 arranged on the upper side of the semiconductor body can be connected to the housing terminals with bonding wires.

4 zeigt eine Leistungshalbleiteranordnung 91, die nicht Gegenstand der Erfindung ist, in einem Anwendungsbeispiel, bei dem die Leistungshalbleiteranordnung 91 als allpoliger Trennschalter in einer Anordnung mit zwei Low-Side-Schaltern 31, 32 angeordnet ist. Die Gates des allpoligen Trennschalters können über eine gemeinsame Leitung angesteuert werden. Die Gates des allpoligen Trennschalters können auch über zwei Leitungen getrennt angesteuert werden. Die Low-Side-Schalter sind mit zwei Lasten 33, 34 verbunden. In dieser Anordnung steuert beispielsweise ein Gatetreiber 24 die Low-Side-Schalter 31, 32 an. Der Gatetreiber 24 wird beispielsweise von einer ECU 22 gesteuert, wobei die ECU 22 von einen Spannungregler 21 mit einer Versorgungsspannung 10, 11 versorgt wird und beispielsweise über ein Gateway 23 beispielsweise mit einem CAN-Bus, einem LIN-Bus, einem Flexray-Bus oder ähnlichem verbunden ist. 4 shows a power semiconductor device 91 , which is not the subject of the invention, in an application example in which the power semiconductor device 91 as an all-pole circuit breaker in an arrangement with two low-side switches 31 . 32 is arranged. The gates of the all-pole disconnector can be controlled via a common cable. The gates of the all-pole disconnector can also be controlled separately via two lines. The low-side switches come with two loads 33 . 34 connected. For example, in this arrangement, a gate driver controls 24 the low-side switches 31 . 32 at. The gate driver 24 for example, from an ECU 22 controlled, the ECU 22 from a voltage regulator 21 with a supply voltage 10 . 11 is supplied and, for example via a gateway 23 For example, with a CAN bus, a LIN bus, a Flexray bus or the like is connected.

3 zeigt eine Ausführungsform einer Leistungshalbleiteranordnung 91 in einem weiteren Anwendungsbeispiel, bei dem die Leistungshalbleiteranordnung 91 als High-Side-Schalter 91 in einer Anordnung mit zwei Low-Side-Schaltern 31, 32 zu einer H-Brücke zur Motoransteuerung angeordnet ist. Die Die H-Brücke ist mit einem Motor 39 verbunden. In dieser Anordnung steuert beispielsweise ein Gatetreiber 24 die Low-Side-Schalter 31, 32 und die High-Side-Schalter 91 der H-Brücke an. Der Gatetreiber 24 wird beispielsweise von einer ECU 22 gesteuert, wobei die ECU 22 von einen Spannungregler 21 mit einer Versorgungsspannung 10, 11 versorgt wird und beispielsweise über ein Gateway 23 beispielsweise mit einem CAN-Bus, einem LIN-Bus, einem Flexray-Bus oder ähnlichem verbunden ist. 3 shows an embodiment of a power semiconductor device 91 in a further example of application, in which the power semiconductor arrangement 91 as a high-side switch 91 in an arrangement with two low-side switches 31 . 32 is arranged to an H-bridge for motor control. The H-bridge is with a motor 39 connected. For example, in this arrangement, a gate driver controls 24 the low-side switches 31 . 32 and the high-side switches 91 the H-bridge. The gate driver 24 for example, from an ECU 22 controlled, the ECU 22 from a voltage regulator 21 with a supply voltage 10 . 11 is supplied and, for example via a gateway 23 For example, with a CAN bus, a LIN bus, a Flexray bus or the like is connected.

6 zeigt eine Detailansicht einer erfindungsgemäßen Leistungshalbleiteranordnung 91. In einen Halbleiterkörper mit einer Oberseite und einer Unterseite, sind mindestens zwei Leistungsfeldeffekttransistoren 92, 93 mit je einem vertikalem Draingebiet 82, 83 angeordnet. Die Unterseite des Halbleiterkörpers weist einen Drainanschluss 71, 72 für die jeweiligen vertikalen Draingebiete 82, 83 auf. Die mindestens zwei Leistungsfeldeffekttransistoren 92, 93 sind ausschließlich über den Drainanschluss 73 elektrisch miteinander verbunden. Die mindestens zwei Leistungsfeldeffekttransistoren 92, 93 weisen an der Oberseite des Halbleiterkörpers jeweils einen Gateanschluss 52, 53 auf. Die mindestens zwei Leistungsfeldeffekttransistoren 92, 93 weisen an der Oberseite des Halbleiterkörpers 83 jeweils einen Sourceanschluss 52, 53 auf. Zur Vereinfachung der Darstellung sind die Gateanschlüsse und die Sourceanschlüsse als ein Metallisierungsgebiet 52, 53 gezeichnet. 6 shows a detailed view of a power semiconductor device according to the invention 91 , In a semiconductor body having a top side and a bottom side, there are at least two power field effect transistors 92 . 93 each with a vertical drainage area 82 . 83 arranged. The underside of the semiconductor body has a drain connection 71 . 72 for the respective vertical drainage areas 82 . 83 on. The at least two power field effect transistors 92 . 93 are exclusively via the drain connection 73 electrically connected to each other. The at least two power field effect transistors 92 . 93 each have a gate at the top of the semiconductor body 52 . 53 on. The at least two power field effect transistors 92 . 93 have at the top of the semiconductor body 83 one source each 52 . 53 on. For ease of illustration, the gate terminals and the source terminals are considered a metallization area 52 . 53 drawn.

7 zeigt eine weitere Detailansicht einer erfindungsgemäßen Leistungshalbleiteranordnung 91. Diese Ausführungsform unterscheidet sich von der Ausführungsform in 4 dadurch, dass die Leistungsfeldeffekttransistoren 92, 93 jeweils eine Randstruktur 62, 63 zur gegenseitigen elektrischen Isolierung aufweisen. 7 shows a further detailed view of a power semiconductor device according to the invention 91 , This embodiment differs from the embodiment in FIG 4 in that the power field effect transistors 92 . 93 one border structure each 62 . 63 have for mutual electrical insulation.

8 zeigt eine weitere Detailansicht einer erfindungsgemäßen Leistungshalbleiteranordnung 91. Diese Ausführungsform unterscheidet sich von der Ausführungsform in 6 dadurch, dass die zwei Leistungsfeldeffekttransistoren 92, 93 jeweils mindestens einen Graben 64 zur gegenseitigen elektrischen Isolierung aufweisen. 8th shows a further detailed view of a power semiconductor device according to the invention 91 , This embodiment differs from the embodiment in FIG 6 in that the two power field effect transistors 92 . 93 at least one trench each 64 have for mutual electrical insulation.

9 zeigt eine Detailansicht in Form einer Aufsicht einer erfindungsgemäßen Leistungshalbleiteranordnung 91. Die Leistungsfeldeffekttransistoren 92, 93 weisen jeweils eine Randstruktur 62, 63 zur gegenseitigen elektrischen Isolierung auf. 9 shows a detailed view in the form of a plan view of a power semiconductor device according to the invention 91 , The power field effect transistors 92 . 93 each have a border structure 62 . 63 for mutual electrical insulation.

Claims (10)

Leistungshalbleiteranordnung (91) umfassend einen Halbleiterkörper, wobei in dem Halbleiterkörper mindestens zwei Leistungsfeldeffekttransistoren (92, 93) mit je einem Gate, je einem Source und je einem Drain angeordnet sind, wobei die mindestens zwei Leistungsfeldeffekttransistoren (92, 93) ausschließlich über das Drain (71, 72, 73) elektrisch miteinander verbunden sind, wobei der Halbleiterkörper (91) in einem Gehäuse angeordnet ist, wobei das Gehäuse je einen Anschluss für je ein Gate (G1, G2) der mindestens zwei Leistungsfeldeffekttransistoren (92, 93) und je einen Anschluss für je ein Source (S1, S2) der mindestens zwei Leistungsfeldeffekttransistoren (92, 93) aufweist, und wobei das Gehäuse einen Anschluss für das gemeinsame Drain (D) der mindestens zwei Leistungsfeldeffekttransistoren (92, 93) aufweist.Power semiconductor device ( 91 ) comprising a semiconductor body, wherein in the semiconductor body at least two power field effect transistors ( 92 . 93 ) are each arranged with one gate, one source and one drain each, wherein the at least two power field effect transistors ( 92 . 93 ) exclusively via the drain ( 71 . 72 . 73 ) are electrically connected to one another, wherein the semiconductor body ( 91 ) is arranged in a housing, wherein the housing has a connection for each one gate (G1, G2) of the at least two power field effect transistors ( 92 . 93 ) and one connection for each one source (S1, S2) of the at least two power field effect transistors ( 92 . 93 ), and wherein the housing has a connection for the common drain (D) of the at least two power field effect transistors ( 92 . 93 ) having. Leistungshalbleiteranordnung (91) nach Anspruch 1, wobei die Leistungsfeldeffekttransistoren (92, 93) jeweils eine Randstruktur (62, 63) zur gegenseitigen elektrischen Isolierung aufweisen.Power semiconductor device ( 91 ) according to claim 1, wherein the power field effect transistors ( 92 . 93 ) each have an edge structure ( 62 . 63 ) for mutual electrical insulation. Leistungshalbleiteranordnung (91) nach Anspruch 1 oder 2, wobei die mindestens zwei Leistungsfeldeffekttransistoren (92, 93) jeweils mindestens einen Graben (64) zur gegenseitigen elektrischen Isolierung aufweisen.Power semiconductor device ( 91 ) according to claim 1 or 2, wherein the at least two power field effect transistors ( 92 . 93 ) at least one trench ( 64 ) for mutual electrical insulation. Leistungshalbleiteranordnung (91) nach einem der vorhergehenden Ansprüche, wobei die Gates (G1, G2, 52, 53) elektrisch voneinander getrennt sind.Power semiconductor device ( 91 ) according to one of the preceding claims, wherein the gates (G1, G2, 52 . 53 ) are electrically isolated from each other. Leistungshalbleiteranordnung (91) nach einem der vorhergehenden Ansprüche, wobei die Sources (S1, S2, 52, 53) elektrisch voneinander getrennt sind.Power semiconductor device ( 91 ) according to one of the preceding claims, wherein the sources (S1, S2, 52 . 53 ) are electrically isolated from each other. Leistungshalbleiteranordnung (91) nach einem Ansprüche 1 bis 5, wobei der Einschaltwiderstand eines Leistungsfeldeffekttransistors kleiner als 10 mOhm ist.Power semiconductor device ( 91 ) according to one of claims 1 to 5, wherein the on-resistance of a power field effect transistor is less than 10 mOhms. Leistungshalbleiteranordnung (91) nach einem der Ansprüche 1 bis 6, wobei ein Leistungsfeldeffekttransistor einen Spitzenstrom von mehr als 20 Ampere leiten kann.Power semiconductor device ( 91 ) according to one of claims 1 to 6, wherein a power field effect transistor can conduct a peak current of more than 20 amperes. Leistungshalbleiteranordnung (91) nach einem der Ansprüche 1 bis 7, wobei das Gehäuse einen großflächigen Drainanschluss aufweist.Power semiconductor device ( 91 ) according to one of claims 1 to 7, wherein the housing has a large-area drain connection. Motoransteuerung mit einer Leistungshalbleiteranordnung nach einem der Ansprüche 1 bis 8, wobei die Leistungshalbleiteranordnung als High-Side-Schalter einer Motorsteuerung angeordnet ist.Motor drive with a power semiconductor device according to one of claims 1 to 8, wherein the power semiconductor device is arranged as a high-side switch of a motor control. Trennschalter mit einer Leistungshalbleiteranordnung nach einem der Ansprüche 1 bis 8, wobei die Leistungshalbleiteranordnung als allpoliger Schalter angeordnet ist.A circuit breaker with a power semiconductor device according to any one of claims 1 to 8, wherein the power semiconductor device is arranged as an all-pole switch.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5105251A (en) * 1990-07-03 1992-04-14 Kabushiki Kaisha Toshiba Semiconductor device
US5734192A (en) * 1995-12-22 1998-03-31 International Business Machines Corporation Trench isolation for active areas and first level conductors
DE102004049162A1 (en) * 2004-10-08 2006-04-13 Siemens Ag Switching device`s e.g. depletion metal oxide semiconductor field effect transistor, transient current balancing method for motor vehicle, involves generating input signal for respective switch based on correction values and switching time
DE102006021959A1 (en) * 2006-05-10 2007-11-15 Infineon Technologies Ag Power semiconductor device comprises vertical MOSFETs and insulated gate bipolar transistors as power semiconductor chip component, a stack from a vertical junction field effect transistor and MOSFET, bridge circuit, and cascade circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5105251A (en) * 1990-07-03 1992-04-14 Kabushiki Kaisha Toshiba Semiconductor device
US5734192A (en) * 1995-12-22 1998-03-31 International Business Machines Corporation Trench isolation for active areas and first level conductors
DE102004049162A1 (en) * 2004-10-08 2006-04-13 Siemens Ag Switching device`s e.g. depletion metal oxide semiconductor field effect transistor, transient current balancing method for motor vehicle, involves generating input signal for respective switch based on correction values and switching time
DE102006021959A1 (en) * 2006-05-10 2007-11-15 Infineon Technologies Ag Power semiconductor device comprises vertical MOSFETs and insulated gate bipolar transistors as power semiconductor chip component, a stack from a vertical junction field effect transistor and MOSFET, bridge circuit, and cascade circuit

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