DE102011076272A1 - Semiconductor component and method for its production - Google Patents

Semiconductor component and method for its production Download PDF

Info

Publication number
DE102011076272A1
DE102011076272A1 DE201110076272 DE102011076272A DE102011076272A1 DE 102011076272 A1 DE102011076272 A1 DE 102011076272A1 DE 201110076272 DE201110076272 DE 201110076272 DE 102011076272 A DE102011076272 A DE 102011076272A DE 102011076272 A1 DE102011076272 A1 DE 102011076272A1
Authority
DE
Germany
Prior art keywords
semiconductor
electrode
forming
semiconductor device
forming step
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE201110076272
Other languages
German (de)
Inventor
Kyohei Fukuda
Eiji Mochizuki
Mitsutoshi Sawano
Takaaki Suzawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE102011076272A1 publication Critical patent/DE102011076272A1/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02245—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3651—Formation of intermetallics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3656—Formation of Kirkendall voids

Abstract

Es wird ein Halbleiterbauelement und ein Halbleiterbauelement-Herstellungsverfahren zu Verfügung gestellt, mit denen es möglich ist, Bruch und Absplitterung eines Halbleiterchips zu verhindern und die Bauelementeigenschaften zu verbessern. In einer Seitenfläche eines Elementendabschnitts eines Halbleiterchips ist eine Trennschicht 3 vorgesehen. Desgleichen wird ein Traufenabschnitt 5 von einem vertieften Abschnitt 4 in dem Elementendabschnitt des Halbleiterchips gebildet. Eine Kollektorschicht 6 ist auf der Rückseite des Halbleiterchips vorgesehen, verläuft zu einer Seitenwand und Unterseite des vertieften Abschnitts 4 und ist mit der Trennschicht 3 verbunden. Eine Kollektorelektrode 7 ist über der gesamten Oberfläche der Kollektorschicht 6 vorgesehen. Die Kollektorelektrode 7 auf der Seitenwand des vertieften Abschnitts 4 ist dergestalt, dass die Dicke einer äußersten Elektrodenfolie 0,05 μm oder weniger beträgt. Die auf der Rückseite des Halbleiterchips vorgesehene Kollektorelektrode 7 ist über eine Lötmittelschicht 11 mit einem Isoliersubstrat verbunden. Die Lötmittelschicht 11 ist so vorgesehen, dass sie die Kollektorelektrode 7 abdeckt, die auf einem flachen Abschnitt der Rückseite des Halbleiterchips vorgesehen ist.There is provided a semiconductor device and a semiconductor device manufacturing method with which it is possible to prevent breakage and chipping of a semiconductor chip and to improve the device properties. A separating layer 3 is provided in a side face of an element end portion of a semiconductor chip. Likewise, an eaves portion 5 is formed from a recessed portion 4 in the element end portion of the semiconductor chip. A collector layer 6 is provided on the rear side of the semiconductor chip, extends to a side wall and lower side of the recessed portion 4 and is connected to the separating layer 3. A collector electrode 7 is provided over the entire surface of the collector layer 6. The collector electrode 7 on the side wall of the recessed portion 4 is such that the thickness of an outermost electrode sheet is 0.05 μm or less. The collector electrode 7 provided on the rear side of the semiconductor chip is connected to an insulating substrate via a solder layer 11. The solder layer 11 is provided so as to cover the collector electrode 7 provided on a flat portion of the back side of the semiconductor chip.

Description

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

1. Technisches Gebiet1. Technical area

Die vorliegende Erfindung betrifft ein Halbleiterbauelement sowie ein Halbleiterbauelement-Herstellungsverfahren.The present invention relates to a semiconductor device and a semiconductor device manufacturing method.

2. Stand der Technik2. State of the art

Ein rückwärts sperrender Typ eines Halbleiterelements mit bidirektionalen Spannungswiderstandseigenschaften ist allgemein als Leistungshalbleiterelement bekannt, das in einer Leistungsumwandlungsvorrichtung oder dergleichen verwendet wird. Mit dem rückwärts sperrenden Typ eines Halbleiterelements ist es notwendig, einen p/n-Übergang von der Rückseite zur Vorderseite des Halbleiterelements zu erstrecken, um den Rückwärtsspannungswiderstand sicherzustellen. Um den p/n-Übergang, der sich von der Rückseite zur Vorderseite erstreckt, auszubilden, ist eine Trennschicht, die aus einer Diffusionsschicht ausgebildet ist, in einem Elementendabschnitt des Halbleiterelements vorgesehen.A reverse blocking type semiconductor device having bidirectional voltage resistance characteristics is generally known as a power semiconductor element used in a power conversion device or the like. With the reverse blocking type semiconductor element, it is necessary to extend a p / n junction from the back side to the front side of the semiconductor element to secure the reverse voltage resistance. In order to form the p / n junction extending from the back side to the front side, a separation layer formed of a diffusion layer is provided in an element end portion of the semiconductor element.

Ebenfalls bekannt ist ein rückwärts sperrender Typ eines Halbleiterelements, bei dem ein Vertiefungsabschnitt in der Rückseite eines Elementendabschnitts vorgesehen ist, einschließlich eines Abschnitts (nachstehend als Traufenabschnitt bezeichnet), der dünner als eine Seite einer aktiven Zone ist. In diesem Fall ist die Trennschicht in dem Traufenabschnitt vorgesehen, der der Elementendabschnitt ist. Um den p/n-Übergang, der sich von der Rückseite zur Vorderseite erstreckt, auszubilden, ist der p/n-Übergang ebenfalls auf einer Seitenwand und Unterseite des vertieften Abschnitts vorgesehen.Also known is a reverse blocking type semiconductor element in which a recessed portion is provided in the rear of an element end portion including a portion (hereinafter referred to as a eaves portion) thinner than one side of an active region. In this case, the separation layer is provided in the eaves portion, which is the element end portion. In order to form the p / n junction extending from the back side to the front side, the pn junction is also provided on a side wall and a bottom side of the recessed section.

Da diese Art eines rückwärts sperrenden Typs eines Halbleiterelements in einem Halbleiterbauelement, das ein Halbleitersubstrat vom ersten Konduktivitätstyp, eine erste Zone vom zweiten Konduktivitätstyp, die in einem Umfangsabschnitt einer Oberflächenschicht einer ersten Hauptfläche des Halbleitersubstrats ausgebildet ist, eine Senkenzone vom zweiten Konduktivitätstyp, die auf einer Oberflächenschicht der ersten Hauptfläche des Halbleitersubstrats, getrennt von der ersten Zone und von der ersten Zone umgeben, ausgebildet ist, eine Emitterzone vom ersten Konduktivitätstyp, die auf einer Oberflächenschicht der Senkenzone ausgebildet ist, eine Gate-Elektrode, die zwischen der Emitterzone und dem Halbleitersubstrat sandwichartig eingeschlossen und über eine Gate-Isolierfolie auf der Senkenzone ausgebildet ist, eine Zwischenschicht-Isolierfolie, deren Oberfläche bedeckt ist, die auf der Gate-Elektrode eine Emitterelektrode in Kontakt mit der Emitterzone und der Senkenzone, die auf der Zwischenschicht-Isolierfolie ausgebildet ist, beinhaltet, eine auf der Emitterelektrode, auf der ersten Zone und auf dem Halbleitersubstrat ausgebildete Passivierungsfolie, eine auf einer Oberflächenschicht einer zweiten Hauptfläche des Halbleitersubstrats ausgebildete Kollektorschicht, eine Trennschicht vom zweiten Konduktivitätstyp in Kontakt mit der ersten Hauptfläche und der zweiten Hauptfläche, die auf einer Oberflächenschicht einer Seitenwand des Halbleitersubstrats auf eine solche Weise ausgebildet ist, dass sie mit der ersten Zone und der Kollektorschicht in Kontakt kommt, und eine Kollektorelektrode auf der Kollektorschicht einschließt, wird ein Element vorgeschlagen, das von einer ersten Seitenwand ausgebildet ist, wobei die Seitenwand des Halbleitersubstrats vertikal mit der ersten Hauptfläche in Kontakt kommt und mit der ersten Zone in Kontakt kommt, und einer zweiten Seitenwand, die mit der ersten Seitenwand und der zweiten Hauptfläche verbunden ist, wobei der mit der ersten Seitenwand gebildete Winkel 90 Grad oder mehr beträgt (siehe beispielsweise die Internationale Veröffentlichungsschrift Nr. 2009/139417 , Druckschrift).As this type of reverse blocking type semiconductor element in a semiconductor device, which is a first conductivity type semiconductor substrate, a second conductivity type first region formed in a peripheral portion of a surface layer of a first main surface of the semiconductor substrate, a second conductivity type sinking zone located on a first conductivity region Surface layer of the first main surface of the semiconductor substrate, separate from the first zone and surrounded by the first zone is formed, an emitter region of the first conductivity type formed on a surface layer of the sinking zone, a gate electrode sandwiched between the emitter region and the semiconductor substrate is formed and formed over a gate insulating film on the sinking zone, an interlayer insulating film whose surface is covered, on the gate electrode has an emitter electrode in contact with the emitter region and the sinking zone is formed on the interlayer insulating film, includes a passivation film formed on the emitter electrode, on the first region, and on the semiconductor substrate, a collector layer formed on a surface layer of a second main surface of the semiconductor substrate, a second conductivity type separation layer in contact with the first main surface, and the second main surface formed on a surface layer of a sidewall of the semiconductor substrate in such a manner as to come into contact with the first region and the collector layer and including a collector electrode on the collector layer, there is proposed a member extending from a first sidewall wherein the sidewall of the semiconductor substrate vertically contacts the first main surface and comes into contact with the first zone, and a second sidewall connected to the first sidewall and the second main surface i, the angle formed with the first side wall is 90 degrees or more (see, for example, FIGS International Publication No. 2009/139417 , Pamphlet).

Ebenfalls wird als rückwärts sperrender Typ eines Halbleiterelements, bei dem durch einen vertieften Abschnitt, der von der Rückseite zur Vorderseite des bereitgestellten Halbleiterelements hindurch verläuft, kein Traufenabschnitt vorgesehen ist, ein Element vorgeschlagen, das eine Basiszone vom zweiten Konduktivitätstyp einschließt, die in einer Oberflächenzone einer ersten Hauptfläche eines Halbleitersubstrats vom ersten Konduktivitätstyp selektiv vorgesehen ist, eine Emitterzone vom ersten Konduktivitätstyp, die in einer Oberflächenzone der Basiszone selektiv vorgesehen ist, eine MOS-Gate-Struktur einschließlich einer Gate-Isolierfolie, die auf einem Abschnitt der Oberfläche der Basiszone vorgesehen ist, die von dem Halbleitersubstrat und der Emitterzone sandwichartig umschlossen ist, und eine Gate-Elektrode, die auf der Gate-Isolierfolie vorgesehen ist, eine Emitterelektrode in Kontakt mit der Emitterzone und der Basiszone, eine Kollektorschicht vom zweiten Konduktivitätstyp, die auf einer Oberflächenschicht einer zweiten Hauptfläche des Halbleitersubstrats vorgesehen ist, eine Kollektorelektrode in Kontakt mit der Kollektorschicht und eine mit der Kollektorschicht verknüpfte Trennschicht vom zweiten Konduktivitätstyp, die die MOS-Gate-Struktur umgibt und die erste Hauptfläche von der zweiten Hauptfläche mit einer Neigung in Bezug auf die erste Hauptfläche erreicht, wobei die Trennschicht mit der Kollektorelektrode bedeckt ist (siehe zum Beispiel JP-A-2006-303410 ).Also, as a reverse blocking type semiconductor element in which no eaves portion is provided by a recessed portion extending from the back side to the front side of the provided semiconductor element, there is proposed a member including a second conductivity type base region formed in a surface zone of a second conductivity type selectively providing a first main surface of a first conductivity type semiconductor substrate, an emitter region of the first conductivity type selectively provided in a surface region of the base region, a MOS gate structure including a gate insulating film provided on a portion of the surface of the base region, which is sandwiched by the semiconductor substrate and the emitter region, and a gate electrode provided on the gate insulating film, an emitter electrode in contact with the emitter region and the base region, a collector layer of the second conductivity a type of etch provided on a surface layer of a second main surface of the semiconductor substrate, a collector electrode in contact with the collector layer, and a second conductivity type separation layer connected to the collector layer surrounding the MOS gate structure and the first main surface of the second main surface Reached with respect to the first major surface, wherein the separating layer is covered with the collector electrode (see, for example JP-A-2006-303410 ).

Ebenfalls wird als Halbleiterelement, dessen Elementendabschnitt im Vergleich mit der Seite einer aktiven Zone dünn ist, ein Element vorgeschlagen, bei dem eine erste Halbleiterzone auf einer Basisschicht eines Halbleitersubstrats aus einer Halbleiterschicht desselben Konduktivitätstyps wie die Basisschicht ausgebildet ist, eine zweite Halbleiterzone, die mit der ersten Halbleiterzone p/n-verbunden ist, aus einer Halbleiterschicht eines Konduktivitätstyps ausgebildet, der sich von demjenigen der ersten Halbleiterzone unterscheidet, ein Messabschnitt, der eine geneigte Oberfläche bildet, in einem Außenumfangsrandabschnitt des Halbleitersubstrats ausgebildet ist, eine Schutzfolie, die die geneigte Oberfläche des Messabschnitts bedeckt, ausgebildet ist, die zweite Halbleiterzone gleichmäßig aufgeteilt in eine Hauptzone, die mit einer ersten Elektrode in Kontakt ist, und eine Teilzone, die nicht in Kontakt mit der ersten Elektrode ist, ausgebildet ist und ein Abschnitt der ersten Halbleiterzone zwischen die Hauptzone und die Teilzone der zweiten Halbleiterzone eingefügt ist (siehe zum Beispiel JP-A-2008-130622 ).Also, as a semiconductor element whose element end portion is thin in comparison with the side of an active region, there is proposed an element in which a first semiconductor region on a base layer of a semiconductor substrate is made of a Semiconductor layer of the same conductivity type as the base layer is formed, a second semiconductor region p / n-connected to the first semiconductor region is formed of a semiconductor layer of a conductivity type different from that of the first semiconductor region, a measuring portion forming a sloped surface, is formed in an outer peripheral edge portion of the semiconductor substrate, a protective film covering the inclined surface of the measuring portion is formed, the second semiconductor zone equally divided into a main zone in contact with a first electrode, and a partial zone not in contact with the first first electrode is formed, and a portion of the first semiconductor region between the main zone and the sub-zone of the second semiconductor zone is inserted (see, for example JP-A-2008-130622 ).

Auch die folgende Art von Verfahren wird als Herstellungsverfahren eines rückwärts sperrenden Typs eines Halbleiterelements vorgeschlagen. Ein dünner Halbleiterwafer, auf dem eine Vorderseitenstruktur und eine Rückseitenstruktur ausgebildet sind, die einen Halbleiterchip konfigurieren, wird an einem Tragesubstrat mit einem doppelseitigen Klebeband befestigt, ein Graben, der eine Ritzlinie sein soll, wird durch anisotropes Nassätzen ausgebildet, wobei die Kristallfläche in dem dünnen Halbleiterwafer freiliegt, und eine Trennschicht, die den Rückwärtsspannungswiderstand aufrechterhält, wird durch eine Ionenimplantation und Niedertemperaturglühen oder Laserglühen in einer Seitenfläche des Grabens ausgebildet, wobei die Kristallfläche auf eine solche Weise freigelegt ist, dass sie sich zur Seite der Vorderseite erstreckt, die in Kontakt mit einer p-Kollektorzone ist, die eine Rückseiten-Diffusionsschicht ist. Nach dem Ausführen eines Laser-Würfelschneidens, wobei die Kollektorelektrode um einen geeigneten Betrag unter der Trennschicht sauber geschnitten wird, wird das doppelseitige Klebeband von der Kollektorelektrode entfernt, so dass ein Halbleiterchip erhalten wird (siehe beispielsweise JP-A-2006-303410 und JP-A-2006-156926 ).Also, the following type of method is proposed as a reverse blocking type manufacturing method of a semiconductor element. A thin semiconductor wafer on which a front side structure and a back side structure are configured to configure a semiconductor chip is attached to a support substrate with a double-sided adhesive tape, a trench to be a scribe line is formed by anisotropic wet etching with the crystal surface in the thin layer Semiconductor wafer is exposed, and a separation layer that maintains the reverse voltage resistance is formed by ion implantation and low temperature annealing or laser annealing in a side surface of the trench, the crystal surface being exposed in such a manner as to extend to the side of the front side in contact with a p-type collector region which is a backside diffusion layer. After performing a laser dicing, with the collector electrode being cut cleanly by a suitable amount under the separation layer, the double-sided adhesive tape is removed from the collector electrode to obtain a semiconductor chip (see, for example, US Pat JP-A-2006-303410 and JP-A-2006-156926 ).

Als weiteres Verfahren wird auch die folgende Art von Verfahren vorgeschlagen. Ein Oberflächenelement ist auf einer Oberfläche eines Halbleiterwafers ausgebildet, wobei die Oberfläche, auf der das Oberflächenelement ausgebildet ist, nach oben zeigt. Dann wird eine Ätzmaske unter Verwendung eines doppelseitigen Aligners ausgebildet. Als Nächstes wird ein Tragesubstrat mit der Oberflächenelementseite verbunden und ein Graben durch Ätzen ausgebildet. In der Fortsetzung wird die Ätzmaske entfernt und eine Metallschicht ausgebildet. Zu diesem Zeitpunkt wird beispielsweise eine Elektrodenschutzmaske über dem Graben ausgebildet, so dass die Metallfolie nicht auf einer Seitenfläche des Halbleiterwafers oder im Graben ausgebildet wird. Dann wird das Tragesubstrat abgetrennt und durch Würfelschneiden werden Chips erhalten (siehe zum Beispiel JP-A-2007-123357 ).As another method, the following type of method is also proposed. A surface element is formed on a surface of a semiconductor wafer with the surface on which the surface element is formed facing upward. Then, an etching mask is formed by using a double-sided aligner. Next, a support substrate is connected to the surface element side, and a trench is formed by etching. In the continuation, the etching mask is removed and a metal layer is formed. At this time, for example, an electrode protection mask is formed over the trench, so that the metal foil is not formed on a side surface of the semiconductor wafer or in the trench. Then, the supporting substrate is separated and chips are obtained by dicing (see, for example JP-A-2007-123357 ).

Ebenfalls wird ein Leistungsbauelement vorgeschlagen, das eine Paketstruktur aufweist, bei dem ein Halbleiterchip, auf dem der zuvor beschriebene rückwärts sperrende Typ eines Halbleiterelements ausgebildet ist, mit einem Isoliersubstrat durch dasselbe Verfahren wie für einen fischen Halbleiterchip verbunden wird. 36 ist eine Schnittansicht, die einen Hauptabschnitt einer Struktur eines bereits bekannten Halbleiterbauelements zeigt. Das in 36 gezeigte Halbleiterbauelement beinhaltet einen Halbleiterchip 100 und ein Isoliersubstrat 112, wie etwa ein Keramik-Isoliersubstrat (ein DBC-Substrat: ein direkt bindendes Kupfersubstrat). In 36 sind zum Klarstellen des Übergangsabschnitts zwischen dem Isoliersubstrat 112 und einem Halbleiterchip 100 ein Harzgehäuse, ein externer Anschluss, eine Drahtverbindung und dergleichen aus der Zeichnung weggelassen (dasselbe gilt nachstehend auch in den 1, 10, 13, 18 und 35).Also, there is proposed a power device having a packet structure in which a semiconductor chip on which the above-described reverse blocking type semiconductor element is formed is connected to an insulating substrate by the same method as a fishing semiconductor chip. 36 FIG. 12 is a sectional view showing a main portion of a structure of an already-known semiconductor device. FIG. This in 36 The semiconductor device shown includes a semiconductor chip 100 and an insulating substrate 112 such as a ceramic insulating substrate (a DBC substrate: a direct-bonding copper substrate). In 36 are for clarifying the transition section between the insulating substrate 112 and a semiconductor chip 100 a resin case, an external terminal, a wire connection, and the like are omitted from the drawing (the same applies hereinafter to FIGS 1 . 10 . 13 . 18 and 35 ).

Die vorstehend beschriebene Art eines rückwärts sperrenden Typs eines Halbleiterelements ist auf dem Halbleiterchip 100 ausgebildet. Insbesondere ist eine Vorderseiten-Elementstruktur 102, wie etwa eine MOS-Gate-Struktur oder eine Spannungswiderstandsstruktur, auf der Vorderseite einer n-Typ-Driftzone 101, die aus dem Halbleiterchip 100 ausgebildet ist, vorgesehen. Eine Basiszone, eine Emitterzone und dergleichen, die auf einer Oberflächenschicht der Driftzone 101 vorgesehen sind, sind aus der Zeichnung weggelassen (dasselbe gilt nachstehend auch in den 1 bis 20, 37 und 38). Eine p-Typ-Trennschicht 103 ist auf einer Seitenfläche eines Elementendabschnitts des Halbleiterchips 100 vorgesehen.The above-described type of reverse blocking type semiconductor element is on the semiconductor chip 100 educated. In particular, a front side element structure 102 , such as a MOS gate structure or a voltage resistance structure, on the front side of an n-type drift zone 101 coming from the semiconductor chip 100 is formed, provided. A base zone, an emitter zone, and the like, on a surface layer of the drift zone 101 are provided are omitted from the drawing (the same applies hereinafter in the 1 to 20 . 37 and 38 ). A p-type interface 103 is on a side surface of an element end portion of the semiconductor chip 100 intended.

Durch einen vertieften Abschnitt 104, der die Trennschicht 103 erreicht, die in dem Elementendabschnitt auf der Rückseite des Halbleiterchips 100 vorgesehen ist, ist ein Traufenabschnitt 105 ausgebildet. Auch ist eine p-Typ-Kollektorschicht 106 auf der Oberflächenschicht der Driftzone 101 als Rückseitenelementstruktur auf der Rückseite des Halbleiterchips 100 vorgesehen. Die Kollektorschicht 106 verläuft bis zu einer Seitenwand und Unterseite des vertieften Abschnitts 104 und ist mit der Trennschicht 103 verbunden. Eine Kollektorelektrode 107 ist über der gesamten Oberfläche der Kollektorschicht 106 vorgesehen.Through a recessed section 104 who is the separation layer 103 achieved in the element end portion on the back side of the semiconductor chip 100 is provided, is a eaves section 105 educated. Also is a p-type collector layer 106 on the surface layer of the drift zone 101 as a backside element structure on the back side of the semiconductor chip 100 intended. The collector layer 106 runs up to a side wall and bottom of the recessed section 104 and is with the separation layer 103 connected. A collector electrode 107 is over the entire surface of the collector layer 106 intended.

Die über der gesamten Rückseite des Halbleiterchips 100 vorgesehene Kollektorelektrode 107 ist über eine Lötmittelschicht 111 mit einem Schaltungsmuster (nachstehend als Cu-Muster bezeichnet) verbunden, die aus Kupfer (Cu) oder dergleichen auf dem Isoliersubstrat 112 ausgebildet ist. Das heißt, die Lötmittelschicht 111 ist in einer Zone unter dem Traufenabschnitt 105 dicker als auf der Seite der aktiven Zone ausgebildet. Dann wird die gesamte Rückseite des Halbleiterchips 100 mit dem Cu-Muster des Isoliersubstrats 112 (nachstehend einfach als das Isoliersubstrat 112 bezeichnet) über die Lötmittelschicht 111 verbunden. Obwohl sie in der Zeichnung weggelassen ist, ist die Oberfläche des Isoliersubstrats 112 gegenüber der Oberfläche, auf der das Cu-Muster vorgesehen ist, durch Löten mit beispielsweise einer Cu-Basis zum Abkühlen verbunden.The over the entire back of the semiconductor chip 100 provided collector electrode 107 is over a solder layer 111 to a circuit pattern (hereinafter referred to as a Cu pattern) made of copper (Cu) or the like on the insulating substrate 112 is trained. That is, the solder layer 111 is in a zone under the eaves section 105 thicker than formed on the side of the active zone. Then the entire back of the semiconductor chip 100 with the Cu pattern of the insulating substrate 112 (hereinafter, simply as the insulating substrate 112 designated) over the solder layer 111 connected. Although omitted in the drawing, the surface of the insulating substrate is 112 opposite to the surface on which the Cu pattern is provided, connected by brazing with, for example, a Cu base for cooling.

37 und 38 sind Darstellungen, die nacheinander ein bereits bekanntes Halbleiterbauelement-Herstellungsverfahren zeigen. Dabei sind, obwohl der Halbleiterwafer in der Zeichnung mit der Vorderseite nach oben gezeigt ist, die Oberflächen des Halbleiterwafers in jedem Schritt je nach Bedarf umgekehrt (das Gleiche gilt auch nachstehend in den 2 bis 9, 11, 12, 14 bis 17, 19 und 20). Zuerst werden, wie in 37 gezeigt, die aus einer p-Typ-Diffusionsschicht ausgebildete Trennschicht 103 und die Vorderseiten-Elementstruktur 102, wie etwa eine MOS-Gate-Struktur oder spannungsfeste Struktur, der Reihe nach auf der Vorderseite eines n-Typ-Halbleiterwafers 201 ausgebildet. 37 and 38 FIG. 12 are diagrams sequentially showing an already-known semiconductor device manufacturing method. FIG. Incidentally, although the semiconductor wafer is shown in the face-up drawing in the drawing, the surfaces of the semiconductor wafer are reversed as necessary in each step (the same applies also to Figs 2 to 9 . 11 . 12 . 14 to 17 . 19 and 20 ). First, as in 37 shown the separating layer formed of a p-type diffusion layer 103 and the front-side element structure 102 , such as a MOS-gate structure or voltage-resistant structure, in turn on the front side of an n-type semiconductor wafer 201 educated.

Als nächstes werden der vertiefte Abschnitt 104, der die Trennschicht 103 erreicht, und die Kollektorschicht 106, die sich zur Seitenwand und Unterseite des vertieften Abschnitts 104 erstreckt und mit der Trennschicht 103 verbunden ist, auf der Rückseite des Halbleiterwafers 201 ausgebildet. Der vertiefte Abschnitt 104 wird beispielsweise auf der Ritzlinie des Halbleiterwafers 201 ausgebildet. Als nächstes wird die Kollektorelektrode 107, die mit der Kollektorschicht 106 in Kontakt ist und sich zur Seitenwand und Unterseite des vertieften Abschnitts 104 erstreckt, ausgebildet.Next, the recessed section 104 who is the separation layer 103 reached, and the collector layer 106 extending to the sidewall and bottom of the recessed section 104 extends and with the separation layer 103 is connected to the back of the semiconductor wafer 201 educated. The recessed section 104 For example, on the scribe line of the semiconductor wafer 201 educated. Next is the collector electrode 107 that with the collector layer 106 is in contact and facing the sidewall and bottom of the recessed section 104 extends, trained.

Als nächstes wird, wie in 38 gezeigt, ein Würfelungsband 204 an der Rückseite des Halbleiterwafers befestigt und der Halbleiterwafer wird zum Beispiel auf einem flachen Ständer platziert. Dann wird der Halbleiterwafer entlang der Ritzlinien in Würfel geschnitten und der Halbleiterwafer wird in einzelne Halbleiterchips 100 geschnitten. Als nächstes wird das in 36 gezeigte Halbleiterbauelement durch Verbinden des Halbleiterchips 100 mit dem Isoliersubstrat 112 über die Lötmittelschicht 111 vollendet.Next, as in 38 shown a dicing tape 204 attached to the back of the semiconductor wafer and the semiconductor wafer is placed on a flat stand, for example. Then, the semiconductor wafer is diced along the scribe lines, and the semiconductor wafer becomes single semiconductor chips 100 cut. Next is the in 36 shown semiconductor device by connecting the semiconductor chip 100 with the insulating substrate 112 over the solder layer 111 completed.

Auf diese Weise wird als Halbleiterbauelement mit einer Paketstruktur, bei dem ein Halbleiterchip über eine Lötmittelschicht mit einem Isoliersubstrat verbunden wird, ein Element vorgeschlagen, mit einem Anbringungsteil, das auf einer Unterseiten-Innenseite eine Lötmittelanbringungsfläche mit einer Lötmittel-Benetzbarkeit aufweist, die kleiner als die äußeren Dimensionen des Anbringungsteils und auf eine solche Weise ausgebildet ist, dass die Lötmittelanbringungsfläche unter einer Außenseitenfläche des Anbringungsteils vorsteht, einem angebrachten Körper, dessen Perimeter von eifern Lötstopplack umgeben ist, der keine Lötmittel-Benetzbarkeit hat, der einen Lötstopplack-Öffnungsabschnitt mit Lötmittel-Benetzbarkeit hat, auf dem die Lötmittelanbringungsfläche des Anbringungsteils platziert ist, und einem Lötmittel, das die Lötmittelanbringungsfläche des Anbringungsteils und den Lötstopplack-Öffnungsabschnitt des angebrachten Körpers verbindet, wobei der Lötstopplack-Öffnungsabschnitt des angebrachten Körpers von dem Lötstopplack auf eine solche Weise umgeben ist, dass ein schmaler Abschnitt, der etwas größer als die Dimensionen der Lötmittelanbringungsfläche des Anbringungsteils ist, und ein breiter Abschnitt, der größer als die äußeren Dimensionen des Anbringungsteils ist, auf jedem Rand nebeneinander liegen (siehe beispielsweise JP-A-2006-049777 ).In this way, as a semiconductor device having a package structure in which a semiconductor chip is connected to an insulating substrate via a solder layer, a member having an attachment part having a solder attachment surface with a solder wettability lower than the one on a lower side inside is proposed outer dimensions of the attachment member and is formed in such a manner that the Lötmittelanbringungsfläche protrudes under an outer side surface of the attachment member, an attached body whose perimeter is surrounded by a solder resist that has no solder wettability, a solder mask opening portion with solder wettability on which the solder attachment surface of the attachment member is placed and a solder connecting the solder attachment surface of the attachment member and the solder mask opening portion of the attached body, wherein the solder stop The opening opening portion of the attached body is surrounded by the solder resist in such a manner that a narrow portion which is slightly larger than the dimensions of the solder attachment surface of the attachment member, and a wide portion which is larger than the outer dimensions of the attachment member on each Edge next to each other (see, for example JP-A-2006-049777 ).

Jedoch hat bei dem in 36 gezeigten Halbleiterbauelement jedes Element, wie etwa der Halbleiterchip 100, das Isoliersubstrat 112, das (nicht gezeigte) Cu-Muster auf dem Isoliersubstrat 112 und die (nicht gezeigte) Cu-Basis eine unterschiedliche Wärmeausdehnungsgeschwindigkeit. Des Weiteren ist der Traufenabschnitt 105, der dünner als die Seite der aktiven Zone ist, in dem Elementendabschnitt des Halbleiterchips 100 vorgesehen. Dann ist der Traufenabschnitt 105 über die Lötmittelschicht 111 vollständig mit dem Isoliersubstrat 112 verbunden.However, at the in 36 shown semiconductor device each element, such as the semiconductor chip 100 , the insulating substrate 112 , the Cu pattern (not shown) on the insulating substrate 112 and the Cu base (not shown) has a different thermal expansion rate. Furthermore, the eaves section 105 which is thinner than the side of the active region in the element end portion of the semiconductor chip 100 intended. Then the eaves section 105 over the solder layer 111 completely with the insulating substrate 112 connected.

Wenn ein Thermoschock, wie etwa eine Wärmebelastung, auf diese Art von Halbleiterbauelement anhand von beispielsweise einem Temperaturzyklus (H/C) ausgeübt wird, dehnt sich jedes der Elemente, die das Halbleiterbauelement konfigurieren, mit einer unterschiedlichen Wärmeausdehnungsgeschwindigkeit aus. Aus diesem Grund wird eine Belastung aufgrund der Ausdehnung der anderen Elemente von außen auf den Halbleiterchip 100, der vollständig mit den andere Elementen verbunden ist, ausgeübt und eine Biegebelastung wird auf den Traufenabschnitt 105 ausgeübt, der dünner als die Seite der aktiven Zone ist. Deshalb treten die folgenden Problemarten im Elementendabschnitt des Halbleiterchips 100 auf.When a thermal shock, such as a heat load, is applied to this type of semiconductor device based on, for example, a temperature cycle (H / C), each of the elements configuring the semiconductor device expands at a different thermal expansion rate. For this reason, a load due to the extension of the other elements from the outside to the semiconductor chip 100 , which is fully connected to the other elements, exercised and a bending load is applied to the eaves section 105 exercised, which is thinner than the side of the active zone. Therefore, the following types of problems occur in the element end portion of the semiconductor chip 100 on.

35 ist eine Schnittansicht, die detailliert einen Hauptabschnitt einer Struktur eines bereits bekannten Halbleiterbauelements zeigt. Wie in 35 gezeigt, sind ein p+-Feldbegrenzungsring (FLR) 121, eine Feldplatte (FP) 122, eine Passivierungsschicht bzw. -folie 123 und dergleichen als beispielsweise spannungsfeste Struktur in einem Elementendabschnitt des Halbleiterchips 100 vorgesehen. Wenn, wie zuvor beschrieben eine Biegebelastung auf den Traufenabschnitt 105 ausgeübt wird, tritt ein Riss 131 an der Basis des Traufenabschnitts 105 auf, d. h. an der Grenze zwischen dem Traufenabschnitt 105 und einem Abschnitt des Halbleiterchips 100, der dicker als der Traufenabschnitt 105 ist. Deshalb besteht die Gefahr, dass ein Bruch oder Abblättern in dem Halbleiterchip 100 auftritt. Auch treten ein Riss 132 und eine Ablösung 133 in der FP 122 und der Passivierungsfolie 123 auf, die auf dem Traufenabschnitt 105 vorgesehen sind. Deswegen tritt die Gefahr auf, dass sich die Bauelementeigenschaften des Halbleiterbauelements verschlechtern. 35 FIG. 10 is a sectional view showing in detail a main portion of a structure of an already-known semiconductor device. FIG. As in 35 shown are a p + field limiting ring (FLR) 121 , a field plate (FP) 122 , a passivation layer or film 123 and the like as a voltage-proof structure in an element end portion of the semiconductor chip, for example 100 intended. If, as described above, a bending load on the eaves section 105 is exercised, a crack occurs 131 at the base of the eaves section 105 on, ie at the border between the eaves section 105 and a portion of the semiconductor chip 100 , of the thicker than the eaves section 105 is. Therefore, there is a fear that breakage or peeling in the semiconductor chip 100 occurs. Also, a crack occur 132 and a replacement 133 in the FP 122 and the passivation film 123 up on the eaves section 105 are provided. Therefore, the danger arises that the device characteristics of the semiconductor device deteriorate.

Auch wächst in einem inneren Abschnitt der FP 122, die beispielsweise aus einer Aluminium (Al)-Legierung ausgebildet ist, eine zwischenmetallische Verbindung, die aus einem Bestandteil der Al-Legierung gebildet ist, aufgrund eines Thermoschocks, wie etwa einer auf das Halbleiterbauelement ausgeübten Wärmebelastung und aufgrund des Wachstums der zwischenmetallischen Verbindung ergibt sich ein Hohlraum. Deswegen besteht die Gefahr, dass sich die Bauelementeigenschaften des Halbleiterbauelements verschlechtern. Des Weiteren verändert aufgrund der auf den Traufenabschnitt 105 des Halbleiterchips ausgeübten Belastung der Hohlraum im inneren Abschnitt der auf dem Traufenabschnitt 105 vorgesehenen FP 122 die Form und es besteht die Gefahr, dass eine Rissbildung oder Ablösung in der FP 122 oder in der Passivierungsfolie 123 auftritt, die mit der FP 122 in Kontakt ist.Also growing in an inner section of the FP 122 For example, formed of an aluminum (Al) alloy, an intermetallic compound formed of a component of the Al alloy due to a thermal shock such as a heat stress applied to the semiconductor device and due to the growth of the intermetallic compound a cavity. Therefore, there is a risk that the device characteristics of the semiconductor device will deteriorate. Furthermore, due to the changed on the eaves section 105 of the semiconductor chip exerted load on the cavity in the inner portion of the eaves section 105 provided FP 122 the shape and there is a risk that cracking or detachment in the FP 122 or in the passivation film 123 occurs with the FP 122 is in contact.

Da die bisher beschriebenen Probleme nicht auf das in 35 gezeigte Halbleiterbauelement begrenzt sind, treten sie auf dieselbe Weise bei dem in JP-A-2006-303410 gezeigten Halbleiterbauelement auf, in dem ein Halbleiterchip angebracht ist, in dem kein Traufenabschnitt vorgesehen ist. Beispielsweise tritt bei dem in JP-A-2006-303410 gezeigten Halbleiterbauelement eine Rissbildung oder Ablösung in einer Passivierungsfolie auf, die auf der Vorderseite des Halbleiterchips vorgesehen ist.Since the problems described so far are not on the in 35 are limited, they occur in the same way in the in JP-A-2006-303410 shown semiconductor device in which a semiconductor chip is mounted in which no eaves section is provided. For example, in the case of JP-A-2006-303410 shown semiconductor device, a cracking or detachment in a Passivierungsfolie, which is provided on the front side of the semiconductor chip.

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Zur Lösung der Probleme der bereits bekannten Technologie ist es Aufgabe der Erfindung, ein Halbleiterbauelement und ein Halbleiterbauelement-Herstellungsverfahren bereitzustellen, die Bruch und Abblättern eines Halbleiterchips verhindern. Auch ist es Aufgabe der Erfindung, ein Halbleiterbauelement und ein Halblelterbauelement-Herstellungsverfahren zur Verfügung zu stellen, die eine Verschlechterung der Bauelementeigenschaften verhindern. Desgleichen ist es Aufgabe der Erfindung, ein Halbleiterbauelement und ein Halbleiterbauelement-Herstellungsverfahren bereitzustellen, durch die sich die Bauelementeigenschaften verbessern.To solve the problems of the already known technology, it is an object of the invention to provide a semiconductor device and a semiconductor device manufacturing method which prevent breakage and peeling of a semiconductor chip. It is also an object of the invention to provide a semiconductor device and a semiconductor device manufacturing method which prevent deterioration of device characteristics. Likewise, it is an object of the invention to provide a semiconductor device and a semiconductor device manufacturing method, which improve the device properties.

Zur Lösung der Probleme und der Aufgaben der Erfindung beinhaltet ein Halbleiterbauelement gemäß einem ersten Aspekt der Erfindung eine Vorderseiten-Elementstruktur, die auf einer ersten Hauptfläche eines Substrats vom ersten Konduktivitätstyp vorgesehen ist, eine erste Halbleiterzone vom zweiten Konduktivitätstyp, die in einem Elementendabschnitt der ersten Hauptfläche des Substrats vorgesehen ist, einen vertieften Abschnitt, der die erste Halbleiterzone von einer zweiten Hauptfläche des Substrats erreicht, eine zweite Halbleiterzone vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone, die auf der zweiten Hauptfläche des Substrats vorgesehen ist, elektrisch verbunden ist, und eine Elektrode, die aus einer Elektrodenfolie von zumindest mehr als einer Schicht ausgebildet ist, die über der gesamten Oberfläche der zweiten Halbleiterzone vorgesehen ist. Die Dicke der äußersten Elektrodenfolie der Elektrode, die auf einer Seitenwand des vertieften Abschnitts vorgesehen ist, beträgt 0,05 μm oder weniger.To solve the problems and objects of the invention, a semiconductor device according to a first aspect of the invention includes a front-side element structure provided on a first main surface of a first conductivity-type substrate, a first second conductivity-type semiconductor region included in an element end portion of the first main surface of the substrate, a recessed portion reaching the first semiconductor region from a second major surface of the substrate, a second semiconductor region of the second conductivity type electrically connected to the first semiconductor region provided on the second major surface of the substrate; An electrode formed of an electrode foil of at least more than one layer provided over the entire surface of the second semiconductor region. The thickness of the outermost electrode film of the electrode provided on a side wall of the recessed portion is 0.05 μm or less.

Ebenfalls beträgt gemäß einem zweiten Aspekt der Erfindung bei dem Halbleiterbauelement des ersten Aspekts der Erfindung die Dicke der äußersten Elektrodenfolie der Elektrode, die auf der Unterseite des vertieften Abschnitts vorgesehen ist, bevorzugt 0,05 μm oder weniger.Also, according to a second aspect of the invention, in the semiconductor device of the first aspect of the invention, the thickness of the outermost electrode film of the electrode provided on the lower surface of the recessed portion is preferably 0.05 μm or less.

Desgleichen beinhaltet gemäß einem dritten Aspekt der Erfindung das Halbleiterbauelement gemäß dem ersten Aspekt der Erfindung des Weiteren bevorzugt eine Lötmittelschicht, die die Elektrode außer der Elektrode, die auf der Seitenwand und Unterseite des vertieften Abschnitts vorgesehen ist, abdeckt.Likewise, according to a third aspect of the invention, the semiconductor device according to the first aspect of the invention preferably further includes a solder layer covering the electrode other than the electrode provided on the side wall and bottom of the recessed portion.

Ebenfalls deckt gemäß einem vierten Aspekt der Erfindung bei dem Halbleiterbauelement gemäß dem dritten Aspekt der Erfindung die Lötmittelschicht weiterhin bevorzugt die Elektrode ab, die auf einem offenen Endabschnitt des vertieften Abschnitts vorgesehen ist.Also, according to a fourth aspect of the invention, in the semiconductor device according to the third aspect of the invention, the solder layer further preferably covers the electrode provided on an open end portion of the recessed portion.

Zur Lösung der Probleme und Aufgaben der Erfindung beinhaltet ein Halbleiterbauelement gemäß einem fünften Aspekt der Erfindung ebenfalls eine Vorderseiten-Elementstruktur, die auf einer ersten Hauptfläche eines Substrats vom ersten Konduktivitätstyp vorgesehen ist, eine erste Halbleiterzone vom zweiten Konduktivitätstyp, die in einem Elementendabschnitt der ersten Hauptfläche des Substrats vorgesehen ist, einen vertieften Abschnitt, der die erste Halbleiterzone von einer zweiten Hauptfläche des Substrats erreicht, eine zweite Halbleiterzone vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone, die auf der zweiten Hauptfläche des Substrats vorgesehen ist, elektrisch verbunden ist, und eine Elektrode in Kontakt mit der zweiten Halbleiterzone, die so vorgesehen ist, dass sie von einem Elementmittelabschnitt der zweiten Hauptfläche des Substrats zu einer Seitenwand des vertieften Abschnitts verläuft. To solve the problems and objects of the invention, a semiconductor device according to a fifth aspect of the invention also includes a front-side element structure provided on a first main surface of a first conductivity-type substrate, a first second conductivity-type semiconductor region included in an element end portion of the first main surface of the substrate, a recessed portion reaching the first semiconductor region from a second major surface of the substrate, a second semiconductor region of the second conductivity type electrically connected to the first semiconductor region provided on the second major surface of the substrate; An electrode in contact with the second semiconductor region, which is provided so as to extend from an element center portion of the second main surface of the substrate to a side wall of the recessed portion.

Zur Lösung der Probleme und Aufgaben der Erfindung beinhaltet ein Halbleiterbauelement gemäß einem sechsten Aspekt der Erfindung ebenfalls eine Vorderseiten-Elementstruktur, die auf einer ersten Hauptfläche eines Substrats vom ersten Konduktivitätstyp vorgesehen ist, eine erste Halbleiterzone vom zweiten Konduktivitätstyp, die in einem Elementendabschnitt der ersten Hauptfläche des Substrats vorgesehen ist, einen vertieften Abschnitt, der die erste Halbleiterzone von einer zweiten Hauptfläche des Substrats erreicht, eine zweite Halbleiterzone vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone, die auf der zweiten Hauptfläche des Substrats vorgesehen ist, elektrisch verbunden ist, und eine Elektrode, die über der gesamten Oberfläche der zweiten Halbleiterzone vorgesehen ist. Die Elektrode, die auf einer Seitenwand und Unterseite des vertieften Abschnitts vorgesehen ist, ist mit einer Folie bedeckt, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist.To solve the problems and objects of the invention, a semiconductor device according to a sixth aspect of the invention also includes a front surface element structure provided on a first main surface of a first conductivity type substrate, a first second conductivity type semiconductor region included in an element end portion of the first main surface of the substrate, a recessed portion reaching the first semiconductor region from a second major surface of the substrate, a second semiconductor region of the second conductivity type electrically connected to the first semiconductor region provided on the second major surface of the substrate; Electrode provided over the entire surface of the second semiconductor region. The electrode provided on a side wall and a bottom surface of the recessed portion is covered with a film formed of a material having poor solder wettability.

Ebenfalls deckt gemäß einem siebten Aspekt der Erfindung bei dem Halbleiterbauelement gemäß dem sechsten Aspekt der Erfindung die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, bevorzugt nur die Elektrode ab, die auf der Unterseite des vertieften Abschnitts vorgesehen ist.Also, according to a seventh aspect of the invention, in the semiconductor device according to the sixth aspect of the invention, the foil formed of a material having poor solder wettability preferably covers only the electrode provided on the bottom of the recessed portion.

Ebenfalls ist gemäß einem achten Aspekt der Erfindung bei dem Halbleiterbauelement gemäß dem sechsten Aspekt der Erfindung die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, bevorzugt eine Polyimidharzfolie.Also, according to an eighth aspect of the invention, in the semiconductor device according to the sixth aspect of the invention, the film formed of a material having poor solder wettability is preferably a polyimide resin film.

Ebenfalls beinhaltet gemäß einem neunten Aspekt der Erfindung das Halbleiterbauelement gemäß dem fünften Aspekt der Erfindung des Weiteren bevorzugt eine Lötmittelschicht, die die Elektrode bedeckt, die auf der Seite der zweiten Hauptfläche des Substrats freiliegt.Also, according to a ninth aspect of the invention, the semiconductor device according to the fifth aspect of the invention preferably further includes a solder layer covering the electrode exposed on the side of the second main surface of the substrate.

Zur Lösung der Probleme und Aufgaben der Erfindung beinhaltet ein Halbleiterbauelement-Herstellungsverfahren gemäß einem zehnten Aspekt der Erfindung auch einen Erste-Halbleiterzone-Bildungsschritt zum Bilden einer ersten Halbleiterzone vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp, einen Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilden einer Vorderseiten-Elementstruktur auf der ersten Hauptfläche des Wafers, einen Vertiefter-Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts, der die erste Halbleiterzone von einer zweiten Hauptfläche des Wafers erreicht, einen Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone vom zweiten Konduktivitätstyp, der mit der ersten Halbleiterzone auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist, und einen Elektroden-Bildungsschritt zum Ausbilden einer Elektrode, die aus einer Elektrodenfolie von zumindest mehr als einer Schicht über der gesamten Oberfläche der zweiten Halbleiterzone ausgebildet ist. In dem Elektroden-Bildungsschritt beträgt die Dicke der äußersten Elektrodenfolie der Elektrode, die auf einer Seitenwand des vertieften Abschnitts ausgebildet ist, 0,05 μm oder weniger.To solve the problems and objects of the invention, a semiconductor device manufacturing method according to a tenth aspect of the invention also includes a first semiconductor zone forming step of forming a first second conductivity type first semiconductor region on a first major surface of a first conductivity type wafer, a front element structure forming step for forming a front side element pattern on the first main surface of the wafer, a recessed portion forming step for forming a recessed portion reaching the first semiconductor region from a second major surface of the wafer, a second semiconductor zone forming step for forming a second semiconductor region from the second one Conductivity type electrically connected to the first semiconductor region on the second major surface of the wafer, and an electrode forming step of forming an electrode made of an electrode foil of at least more than one Sc is formed over the entire surface of the second semiconductor region. In the electrode-forming step, the thickness of the outermost electrode sheet of the electrode formed on a side wall of the recessed portion is 0.05 μm or less.

Auch beträgt gemäß einem elften Aspekt der Erfindung bei dem Halbleiterbauelement-Herstellungsverfahren gemäß dem zehnten Aspekt der Erfindung in dem Elektroden-Bildungsschritt die Dicke der äußersten Elektrodenfolie der Elektrode, die auf einer Unterseite des vertieften Abschnitts ausgebildet ist, bevorzugt 0,05 μm oder weniger.Also, according to an eleventh aspect of the invention, in the semiconductor device manufacturing method according to the tenth aspect of the invention, in the electrode-forming step, the thickness of the outermost electrode film of the electrode formed on a lower surface of the recessed portion is preferably 0.05 μm or less.

Zur Lösung der Probleme und Aufgaben der Erfindung beinhaltet ein Halbleiterbauelement-Herstellungsverfahren gemäß einem zwölften Aspekt der Erfindung auch einen Erste-Halbleiterzone-Bildungsschritt zum Ausbilden einer ersten Halbleiterzone vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp, einen Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilden einer Vorderseiten-Elementstruktur auf der ersten Hauptfläche des Wafers, einen Vertiefter-Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts, der die erste Halbleiterzone von einer zweiten Hauptfläche des Wafers erreicht, einen Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist, einen Masken-Bildungsschritt zum Ausbilden einer Maske, die eine Unterseite des vertieften Abschnitts abdeckt, und einem Elektroden-Bildungsschritt zum Ausbilden einer Elektrode, die auf der Oberfläche der zweiten Halbleiterzone mit der Maske als Maske ausgebildet ist.To solve the problems and objects of the invention, a semiconductor device manufacturing method according to a twelfth aspect of the invention also includes a first semiconductor zone forming step for forming a first second conductivity type semiconductor region on a first main surface of a first conductivity type wafer, a front element structure forming step for forming a front side element pattern on the first main surface of the wafer, a recessed portion forming step for forming a recessed portion reaching the first semiconductor region from a second major surface of the wafer, a second semiconductor zone forming step for forming a second semiconductor region from the second one A conductivity type electrically connected to the first semiconductor region on the second major surface of the wafer, a mask forming step for forming a mask covering a bottom of the recessed portion, and an Ele ktroden forming step for forming an electrode formed on the surface of the second semiconductor region with the mask as a mask.

Ebenfalls beinhaltet gemäß einem dreizehnten Aspekt der Erfindung das Halbleiterbauelement-Herstellungsverfahren gemäß dem zehnten Aspekt der Erfindung des Weiteren bevorzugt einen Schneidschritt zum Schneiden des Wafers in einzelne Chips nach dem Elektroden-Bildungsschritt und einen Verbindungsschritt zum Verbinden der zweiten Hauptfläche des Chips mit einem Schaltungssubstrat über eine Lötmittelschicht.Also, according to a thirteenth aspect of the invention, the semiconductor device manufacturing method according to the tenth aspect of the invention preferably further includes a cutting step of cutting the wafer into individual chips after the electrode forming step and a connecting step of connecting the second main surface of the chip to a circuit substrate via one solder.

Zur Lösung der Probleme und Aufgaben der Erfindung beinhaltet ein Halbleiterbauelement-Herstellungsverfahren gemäß einem vierzehnten Aspekt der Erfindung ebenfalls einen Erste-Halbleiterzone-Bildungsschritt zum Ausbilden einer ersten Halbleiterzone vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp, einen Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilder einer Vorderseiten-Elementstruktur auf der ersten Hauptfläche des Wafers, einen Vertiefter-Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts, der die erste Halbleiterzone von einer zweiten Hauptfläche des Wafers erreicht, einen Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist, einen Elektroden-Bildungsschritt zum Ausbilden einer Elektrode über der gesamten Oberfläche der zweiten Halbleiterzone, einen ersten Folien-Bildungsschritt zum Ausbilden einer Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit über der gesamten Oberfläche der Elektrode ausgebildet ist; und einen Entfernungsschritt zum Entfernen der Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, wobei sie nur auf einer Seitenwand und Unterseite des vertieften Abschnitts belassen wird.To solve the problems and objects of the invention, a semiconductor device manufacturing method according to a fourteenth aspect of the invention also includes a first semiconductor zone forming step for forming a first second conductivity type first semiconductor region on a first major surface of a first conductivity type wafer, a front element structure forming step to the instructor of a front page An element structure on the first main surface of the wafer, a recessed portion forming step for forming a recessed portion reaching the first semiconductor region from a second major surface of the wafer, a second semiconductor zone forming step for forming a second semiconductor region of the second conductivity type associated with the second semiconductor region the first semiconductor region on the second major surface of the wafer is electrically connected, an electrode forming step for forming an electrode over the entire surface of the second semiconductor region, a first film forming step for forming a film made of a material having poor solder wettability over the entire Surface of the electrode is formed; and a removing step for removing the sheet formed of a material having poor solder wettability while leaving only a side wall and a bottom surface of the recessed portion.

Ebenfalls wird gemäß einem fünfzehnten Aspekt der Erfindung bei dem Halbleiterbauelement-Herstellungsverfahren gemäß dem vierzehnten Aspekt der Erfindung im Entfernungsschritt die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, bevorzugt entfernt, wobei sie nur auf der Unterseite des vertieften Abschnitts belassen wird.Also, according to a fifteenth aspect of the invention, in the semiconductor device manufacturing method according to the fourteenth aspect of the invention, in the removing step, the film formed of a material having poor solder wettability is preferably removed, leaving only the bottom of the recessed portion ,

Ebenfalls beinhaltet gemäß einem sechzehnten Aspekt der Erfindung das Halbleiterbauelement-Herstellungsverfahren gemäß dem vierzehnten Aspekt der Erfindung des Weiteren bevorzugt einen Schneidschritt zum Schneiden des Wafers in einzelne Chips nach dem Entfernungsschritt und einen Verbindungsschritt zum Verbinden der zweiten Hauptfläche des Chips mit einem Schaltungssubstrat über eine Lötmittelschicht.Also, according to a sixteenth aspect of the invention, the semiconductor device manufacturing method according to the fourteenth aspect of the invention preferably further includes a cutting step of cutting the wafer into individual chips after the removing step and a connecting step of connecting the second main surface of the chip to a circuit substrate via a solder layer.

Zur Lösung der Probleme und Aufgaben der Erfindung beinhaltet ein Halbleiterbauelement-Herstellungsverfahren gemäß einem siebzehnten Aspekt der Erfindung auch einen Erste-Halbleiterzone-Bildungsschritt zum Ausbilden einer ersten Halbleiterzone vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp, einen Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilden einer Vorderseiten-Elementstruktur auf der ersten Hauptfläche des Wafers, einen Vertiefter-Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts, der die erste Halbleiterzone von einer zweiten Hauptfläche des Wafers erreicht, einen Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone vom zweiten Konduktivitätstyp, der mit der ersten Halbleiterzone auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist, einen Elektroden-Bildungsschritt zum Ausbilden einer Elektrode über der gesamten Oberfläche der zweiten Halbleiterzone, und einen zweiten Folien-Bildungsschritt zum Ausbilden einer Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, nur auf einer Seitenwand und Unterseite des vertieften Abschnitts.To solve the problems and objects of the invention, a semiconductor device manufacturing method according to a seventeenth aspect of the invention also includes a first-semiconductor-zone-forming step of forming a first second-conductivity-type semiconductor region on a first major surface of a first-conductivity-type wafer, a front-side element-structure-forming step for forming a front side element pattern on the first main surface of the wafer, a recessed portion forming step for forming a recessed portion reaching the first semiconductor region from a second major surface of the wafer, a second semiconductor zone forming step for forming a second semiconductor region from the second one Conductivity type electrically connected to the first semiconductor region on the second major surface of the wafer, an electrode forming step for forming an electrode over the entire surface of the second semiconductor region, and a second film forming step of forming a film formed of a material having poor solder wettability only on a sidewall and a bottom surface of the recessed portion.

Ebenfalls ist gemäß einem achtzehnten Aspekt der Erfindung bei dem Halbleiterbauelement-Herstellungsverfahren gemäß dem siebzehnten Aspekt der Erfindung in dem zweiten Folien-Bildungsschritt die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, bevorzugt nur auf der Unterseite des vertieften Abschnitts ausgebildet.Also, according to an eighteenth aspect of the invention, in the semiconductor device manufacturing method according to the seventeenth aspect of the invention, in the second film forming step, the film formed of a material having poor solder wettability is preferably formed only on the bottom of the recessed portion.

Auch beinhaltet gemäß einem neunzehnten Aspekt der Erfindung das Halbleiterbauelement-Herstellungsverfahren gemäß dem siebzehnten Aspekt der Erfindung weiterhin bevorzugt einen Schneidschnitt zum Schneiden des Wafers in einzelne Chips nach dem Elektroden-Bildungsschritt und vor dem zweiten Folien-Bildungsschritt und einen Verbindungsschritt zum Verbinden der zweiten Hauptfläche des Chips mit einem Schaltungssubstrat über eine Lötmittelschicht.Also, according to a nineteenth aspect of the invention, the semiconductor device manufacturing method according to the seventeenth aspect of the invention preferably further includes a cutting section for cutting the wafer into individual chips after the electrode-forming step and before the second film-forming step and a connecting step for connecting the second main surface of the Chips with a circuit substrate over a solder layer.

Ebenfalls ist gemäß einem zwanzigsten Aspekt der Erfindung bei dem Halbleiterbauelement-Herstellungsverfahren gemäß dem vierzehnten Aspekt der Erfindung die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, bevorzugt eine Polyimidharzfolie.Also, according to a twentieth aspect of the invention, in the semiconductor device manufacturing method according to the fourteenth aspect of the invention, the film formed of a material having poor solder wettability is preferably a polyimide resin film.

Gemäß der Erfindung ist es möglich, die Lötmittel-Benetzbarkeit zumindest in der Unterseite und einem Unterseiten-Eckabschnitt des vertieften Abschnitts zu verschlechtern. Deswegen sind zumindest die Unterseite und der Unterseiten-Eckabschnitt (ein Traufenabschnitt) des vertieften Abschnitts nicht durch die Lötmittelschicht mit dem Schaltungssubstrat verbunden. Infolgedessen ist es, selbst wenn das Schaltungssubstrat oder dergleichen sich aufgrund eines Thermoschocks ausdehnt und eine Belastung auf das Substrat von außen ausgeübt wird, möglich, zu verhindern, dass eine Biegebelastung auf den Traufenabschnitt ausgeübt wird. Da verhindert werden kann, dass eine Biegebelastung auf den Traufenabschnitt ausgeübt wird, ist es auch möglich, zu verhindern, dass eine Rissbildung und Ablösung in der FP und Passivierungsfolie, die auf dem Traufenabschnitt vorgesehen sind, auftreten.According to the invention, it is possible to deteriorate the solder wettability at least in the bottom and a bottom corner portion of the recessed portion. Therefore, at least the lower side and the lower side corner portion (a eaves portion) of the recessed portion are not connected to the circuit substrate by the solder layer. As a result, even if the circuit substrate or the like expands due to a thermal shock and a load is applied to the substrate from the outside, it is possible to prevent a bending load from being applied to the eaves portion. Since it can be prevented that a bending load is applied to the eaves portion, it is also possible to prevent cracking and peeling in the FP and passivation foil provided on the eaves portion.

Auch ist gemäß einem fünften Aspekt der Erfindung die Lötmittelschicht auf eine solche Weise vorgesehen, dass sie einen flachen Abschnitt (Flachabschnitt) der Rückseite des Substrats und der Seitenwand des vertieften Abschnitts abdeckt. Deswegen wird der Übergangsbereich des Substrats und zum Beispiel der damit verbundenen Cu-Basis zum Kühlen im Vergleich zu einem Halbleiterbauelement, in dem die Lötmittelschicht nur auf dem flachen Abschnitt der Rückseite des Substrats vorgesehen ist, größer und es ist möglich, die Wärmeabstrahlung zu verbessern.Also, according to a fifth aspect of the invention, the solder layer is provided in such a manner as to cover a flat portion (flat portion) of the back surface of the substrate and the side wall of the recessed portion. Therefore, the junction area of the substrate and, for example, the Cu base connected thereto for cooling becomes smaller than that of a semiconductor device in which the solder layer is provided only on the flat portion of the back surface of the substrate. larger and it is possible to improve the heat radiation.

Auch ist es gemäß dem zehnten bis zwölften Aspekt der Erfindung möglich, die Lötmittel-Benetzbarkeit in der Unterseite und dem Unterseiten-Eckabschnitt des vertieften Abschnitts zu verschlechtern, indem die Dicke der äußersten Elektrodenfolie der Elektrode auf der Seitenwand des vertieften Abschnitts 0,05 μm oder weniger gemacht wird, wobei die Elektrode auf der Unterseite des vertieften Abschnitts nicht ausgebildet wird und eine die Elektrode bedeckende Folie auf zumindest der Unterseite und dem Unterseiten-Eckabschnitt des vertieften Abschnitts ausgebildet wird. Deswegen geschieht es im Verbindungsschritt nicht, dass das geschmolzene Lötmittel von der Seite des Flachabschnitts der Rückseite des Substrats zur Unterseite des vertieften Abschnitts heraufkriecht. Infolgedessen ist es möglich, die Lötmittelschicht auf eine solche Weise auszubilden, dass zumindest die Unterseite und der Unterseiten-Eckabschnitt (der Traufenabschnitt) des vertieften Abschnitts und das Schaltungssubstrat nicht verbunden werden. infolgedessen ist es, selbst wenn sich das Schaltungssubstrat oder dergleichen aufgrund eines Thermoschocks ausdehnt und eine Belastung auf das Substrat von außen ausgeübt wird, möglich, zu verhindern, dass eine Biegebelastung auf den Traufenabschnitt ausgeübt wird.Also, according to the tenth to twelfth aspects of the invention, it is possible to deteriorate the solder wettability in the bottom and bottom corner portions of the recessed portion by making the thickness of the outermost electrode film of the electrode on the side wall of the recessed portion 0.05 μm or is made less, wherein the electrode is not formed on the underside of the recessed portion and an electrode covering film is formed on at least the bottom and the bottom corner portion of the recessed portion. Therefore, in the connecting step, it does not happen that the molten solder creeps up from the side of the flat portion of the back side of the substrate to the bottom of the recessed portion. As a result, it is possible to form the solder layer in such a manner that at least the bottom and the bottom corner portion (the eaves portion) of the recessed portion and the circuit substrate are not connected. As a result, even if the circuit substrate or the like expands due to a thermal shock and a load is applied to the substrate from the outside, it is possible to prevent a bending load from being applied to the eaves portion.

Auch ist es gemäß dem zehnten, fünfzehnten und achtzehnten Aspekt der Erfindung möglich, eine Folie auszubilden, die die Elektrode auf der Unterseite und dem Unterseiten-Eckabschnitt des vertieften Abschnitts abdeckt, und es ist möglich, die Lötmittelschicht auf eine solche Weise auszubilden, dass sie den flachen Abschnitt (Flachabschnitt) der Rückseite des Substrats und die Seitenwand des vertieften Abschnitts abdeckt. Aus diesem Grund wird der Übergangsbereich des Substrats und beispielsweise der damit verbundenen Cu-Basis zum Kühlen über das Schaltungssubstrat im Vergleich mit einem Halbleiterbauelement, in die Lötmittelschicht nur auf dem Flachabschnitt der Rückseite des Substrats vorgesehen ist, größer und es ist möglich, die Wärmeabstrahlung zu verbessern.Also, according to the tenth, fifteenth, and eighteenth aspects of the invention, it is possible to form a film covering the electrode on the lower side and the lower side corner portion of the recessed portion, and it is possible to form the solder layer in such a manner as to provide covering the flat portion (flat portion) of the back side of the substrate and the side wall of the recessed portion. For this reason, the junction area of the substrate and, for example, the Cu base connected thereto for cooling via the circuit substrate becomes larger in comparison with a semiconductor device provided with the solder layer only on the flat portion of the back surface of the substrate, and it is possible to heat radiation improve.

Gemäß dem Halbleiterbauelement und dem Halbleiterbauelement-Herstellungsverfahren gemäß der Erfindung wird insofern ein Vorteil erlangt, als es möglich ist, Bruch und Abblättern eines Halbleiterchips zu verhindern. Auch wird insofern ein Vorteil erlangt, als es möglich ist, eine Verschlechterung von Bauelementeigenschaften zu verhindern. Desgleichen wird insofern ein Vorteil erlangt, als es möglich ist, die Bauelementeigenschaften zu verbessern.According to the semiconductor device and the semiconductor device manufacturing method according to the invention, an advantage is achieved in that it is possible to prevent breakage and peeling of a semiconductor chip. Also, an advantage is gained in that it is possible to prevent deterioration of device characteristics. Likewise, an advantage is gained in that it is possible to improve the device characteristics.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

1 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem ersten Ausführungsbeispiel zeigt; 1 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a first embodiment; FIG.

2 ist eine Darstellung, die der Reihe nach ein Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 2 Fig. 12 is a diagram showing in sequence a semiconductor device manufacturing method according to the first embodiment;

3 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 3 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the first embodiment;

4 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 4 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the first embodiment;

5 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 5 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the first embodiment;

6 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 6 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the first embodiment;

7 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 7 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the first embodiment;

8 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 8th Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the first embodiment;

9 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigt; 9 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the first embodiment;

10 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem zweiten Ausführungsbeispiel zeigt; 10 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a second embodiment; FIG.

11 ist eine Darstellung, die der Reihe nach ein Halbleiterbauelement-Herstellungsverfahren gemäß dem zweiten Ausführungsbeispiel zeigt; 11 Fig. 12 is a diagram showing in sequence a semiconductor device manufacturing method according to the second embodiment;

12 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem zweiten Ausführungsbeispiel zeigt; 12 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the second embodiment;

13 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem dritten Ausführungsbeispiel zeigt; 13 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a third embodiment; FIG.

14 ist eine Darstellung, die der Reihe nach ein Halbleiterbauelement-Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel zeigt; 14 Fig. 12 is a diagram showing in sequence a semiconductor device manufacturing method according to the third embodiment;

15 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel zeigt; 15 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the third embodiment;

16 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel zeigt; 16 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the third embodiment;

17 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement» Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel zeigt; 17 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the third embodiment;

18 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem vierten Ausführungsbeispiel zeigt; 18 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a fourth embodiment; FIG.

19 ist eine Darstellung, die der Reihe nach ein Halbleiterbauelement-Herstellungsverfahren gemäß dem vierten Ausführungsbeispiel zeigt; 19 Fig. 12 is a diagram showing in sequence a semiconductor device manufacturing method according to the fourth embodiment;

20 ist eine Darstellung, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem vierten Ausführungsbeispiel zeigt; 20 Fig. 12 is a diagram showing in sequence the semiconductor device manufacturing method according to the fourth embodiment;

21 ist eine Darstellung, die der Reihe nach ein Halbleiterbauelement-Herstellungsverfahren gemäß einem fünften Ausführungsbeispiel zeigt; 21 Fig. 12 is a diagram showing in sequence a semiconductor device manufacturing method according to a fifth embodiment;

22 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 22 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

23 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 23 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

24 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnttts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 24 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

25 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 25 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

26 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 26 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

27 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 27 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

28 ist ein konzeptionelles Diagramm, das eine Vergrößerung eines Abschnitts einer planen Form eines äußersten Umfangsabschnitts einer Passivierungsfolie zeigt, die in 27 gezeigt ist; 28 FIG. 14 is a conceptual diagram showing an enlargement of a portion of a planer shape of an outermost peripheral portion of a passivation film shown in FIG 27 is shown;

29 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 29 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

30 ist ein konzeptionelles Diagramm, das eine Vergrößerung eines Abschnitts einer planen Form eines äußersten Umfangsabschnitts einer Passivierungsfolie zeigt, die in 29 gezeigt ist; 30 FIG. 14 is a conceptual diagram showing an enlargement of a portion of a planer shape of an outermost peripheral portion of a passivation film shown in FIG 29 is shown;

31 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 31 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

32 ist ein konzeptionelles Diagramm, das schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeitstest zeigt; 32 Fig. 12 is a conceptual diagram schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity test;

33 ist ein konzeptionelles Diagramm, das eine Vergrößerung eines Abschnitts einer planen Form eines äußersten Umfangsabschnitts einer Passivierungsfolie zeigt, die in 32 gezeigt ist; 33 FIG. 14 is a conceptual diagram showing an enlargement of a portion of a planer shape of an outermost peripheral portion of a passivation film shown in FIG 32 is shown;

34 ist ein Charakteristikdiagramm, das die Beziehung zwischen der Dicke einer Metallelektrodenfolie und der Lötmittel-Benetzbarkeit zeigt; 34 Fig. 12 is a characteristic diagram showing the relationship between the thickness of a metal electrode foil and the solder wettability;

35 ist eine Schnittansicht, die einen Hauptabschnitt einer Struktur eines bereits bekannten Halbleiterbauelements im Detail zeigt; 35 Fig. 10 is a sectional view showing in detail a main portion of a structure of an already-known semiconductor device;

36 ist eine Schnittansicht, die einen Hauptabschnitt einer Struktur eines bereits bekannten Halbleiterbauelements zeigt; 36 Fig. 10 is a sectional view showing a main portion of a structure of an already-known semiconductor device;

37 ist eine Darstellung, die der Reihe nach ein bereits bekanntes Halbleiterbauelement-Herstellungsverfahren zeigt; und 37 Fig. 12 is a diagram showing in sequence an already known semiconductor device manufacturing method; and

38 ist eine Darstellung, die der Reihe nach das bereits bekannte Halbleiterbauelement-Herstellungsverfahren zeigt. 38 Fig. 13 is a diagram showing in sequence the already known semiconductor device manufacturing method.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELEDETAILED DESCRIPTION OF THE EMBODIMENTS

Nachstehend erfolgt unter Bezugnahme auf die beigefügten Zeichnungen eine detaillierte Beschreibung bevorzugter Ausführungsbeispiele eines Halbleiterbauelements und Halbleiterbauelement-Herstellungsverfahrens gemäß der Erfindung. In der Beschreibung und den beigefügten Zeichnungen bedeutet eine Markierung mit n oder p, dass eine Schicht oder Zone eine große Anzahl von Elektronen- bzw. Defektelektronenträgern aufweist. In der folgenden Beschreibung der Ausführungsbeispiele und in den beigefügten Zeichnungen sind gleiche Konfigurationen mit den gleichen Bezugsziffern und -zeichen versehen, und es wird auf eine redundante Beschreibung verzichtet.A detailed description of preferred embodiments of a semiconductor device and semiconductor device manufacturing method according to the invention will be given below with reference to the accompanying drawings. In the specification and the attached drawings, a mark with n or p means that a layer or zone has a large number of electron carriers. In the In the following description of the embodiments and in the accompanying drawings, like configurations are given the same reference numerals and characters, and redundant description will be omitted.

Erstes AusführungsbeispielFirst embodiment

1 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem ersten Ausführungsbeispiel zeigt. Das in 1 gezeigte Halbleiterbauelement beinhaltet einen Halbleiterchip 10 und ein Isoliersubstrat (ein Schaltungssubstrat) 12, wie etwa ein keramisches Isoliersubstrat (ein DBC-Substrat). Ein rückwärts sperrender Typ eines Halbleiterelements mit bidirektionalen Spannungsfestigkeitseigenschaften ist auf dem Halbleiterchip 10 ausgebildet. Insbesondere ist eine Vorderseiten-Elementstruktur 2 auf der Vorderseite (ersten Hauptfläche) einer n-Typ-(erster Konduktivitätstyp)Driftzone 1, die aus dem Halbleiterchip 10 ausgebildet ist, vorgesehen. 1 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a first embodiment. FIG. This in 1 The semiconductor device shown includes a semiconductor chip 10 and an insulating substrate (a circuit substrate) 12 such as a ceramic insulating substrate (a DBC substrate). A reverse blocking type semiconductor device having bi-directional withstand voltage characteristics is on the semiconductor chip 10 educated. In particular, a front side element structure 2 on the front side (first major surface) of an n-type (first conductivity type) drift zone 1 coming from the semiconductor chip 10 is formed, provided.

Eine Metalloxidhalbleiter-(MOS)Gate-Struktur, die aus einer p+-Typ-Basiszone, einer n+-Typ-Emitterzone, einer Emitterelektrode, einer Gate-Elektrode und dergleichen konfiguriert ist, ist auf der Seite einer aktiven Zone (Seite des Elementmittelabschnitts) als Vorderseiten-Elementstruktur 2 vorgesehen. Desgleichen ist eine spannungsfeste Struktur, die aus einem Feldbegrenzungsring (FLR), der eine schwebende p-Typ-Zone ist, einer Feldplatte (FP), die eine schwebende leitende Folie ist, einer Passivierungsfolie und dergleichen konfiguriert ist, auf der Seite eines Elementendabschnitts vorgesehen. Eine p+-Typ-Trennschicht (eine erste Halbleiterzone) 3 ist in einer Oberflächenschicht der Driftzone 1 auf einer Seitenfläche des Elementendabschnitts vorgesehen.A metal oxide semiconductor (MOS) gate structure configured of a p + -type base region, an n + -type emitter region, an emitter electrode, a gate electrode, and the like is formed on the side of an active region (side of FIG Element center section) as the front element structure 2 intended. Likewise, a stress-resistant structure configured of a field-limiting ring (FLR) which is a p-type floating zone, a field plate (FP) which is a floating conductive foil, a passivation foil and the like is provided on the side of an element end portion , A p + -type separation layer (a first semiconductor region) 3 is in a surface layer of the drift zone 1 provided on a side surface of the element end portion.

Ein vertiefter Abschnitt 4, der die Trennschicht 3 erreicht, ist in einem Elementendabschnitt der Rückseite (zweiten Hauptfläche) des Halbleiterchips 10 vorgesehen. Das heißt, ein Abschnitt (Traufenabschnitt) 5 mit einer Dicke von weniger als derjenigen des Halbleiterchips 10 auf der Seite der aktiven Zone ist in dem Elementendabschnitt ausgebildet. Eine Seitenwand 22 des vertieften Abschnitts 4 ist in Bezug auf beispielsweise die Rückseite des Halbleiterchips 10 geneigt. Ebenfalls ist eine p-Typ-Kollektorschicht (eine zweite Halbleiterzone) 6 auf einer Oberflächenschicht der Driftzone 1 als Rückseitenelementstruktur des rückwärts sperrenden Typs eines Halbleiterelements auf der Rückseite des Halbleiterchips 10 vorgesehen. Die Kollektorschicht 6 verläuft zur Seitenwand 22 und einer Unterseite 23 des vertieften Abschnitts 4 und ist mit der Trennschicht 3 verbunden.A recessed section 4 who is the separation layer 3 is reached in an element end portion of the back side (second main surface) of the semiconductor chip 10 intended. That is, a section (eaves section) 5 with a thickness less than that of the semiconductor chip 10 on the side of the active region is formed in the element end portion. A side wall 22 of the recessed section 4 with respect to, for example, the back side of the semiconductor chip 10 inclined. Also, a p-type collector layer (a second semiconductor region) 6 on a surface layer of the drift zone 1 as a backside element structure of the reverse blocking type semiconductor element on the back side of the semiconductor chip 10 intended. The collector layer 6 runs to the side wall 22 and a bottom 23 of the recessed section 4 and is with the separation layer 3 connected.

Eine Kollektorelektrode 7 ist über der gesamten Oberfläche der Kollektorschicht 6 vorgesehen. Das heißt, die Kollektorelektrode 7 ist nicht nur auf einem flachen Abschnitt (einem anderen Abschnitt der Rückseite als dem vertieften Abschnitt 4: nachstehend als Flachabschnitt bezeichnet) 21 der Rückseite des Halbleiterchips 10 vorgesehen, sondern auch als sich zur Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 erstreckend vorgesehen. Ebenfalls ist die Kollektorelektrode 7 als (nicht gezeigte) mehrschichtige Folie vorgesehen, die aus zumindest mehr als einer Schicht Elektrodenfolien ausgebildet ist.A collector electrode 7 is over the entire surface of the collector layer 6 intended. That is, the collector electrode 7 is not just on a flat section (another section of the back than the recessed section 4 : hereinafter referred to as flat section) 21 the back of the semiconductor chip 10 provided, but also as to the side wall 22 and bottom 23 of the recessed section 4 extending provided. Also is the collector electrode 7 as a multilayer film (not shown) formed of at least more than one layer of electrode films.

Die Dicke der Kollektorelektrode 7 auf der Seitenwand 22 des vertieften Abschnitts 4 beträgt weniger als die Dicke der Kollektorelektrode 7 auf dem Flachabschnitt 21 der Rückseite des Halbleiterchips 10. Die Kollektorelektrode 7 auf der Seitenwand 22 des vertieften Abschnitts 4 ist dergestalt, dass die Dicke der äußersten Elektrodenfolie 0,05 μm oder weniger beträgt. Desgleichen kann die Dicke der Kollektorelektrode 7 auf der Unterseite 23 des vertieften Abschnitts 4 weniger als die Dicke der Kollektorelektrode 7 auf dem Flachabschnitt 21 der Rückseite des Halbleiterchips 10 betragen. Die Kollektorelektrode 7 auf der Unterseite 23 des vertieften Abschnitts 4 kann so sein, dass die Dicke der äußersten Elektrodenfolie 0,05 μm oder weniger beträgt.The thickness of the collector electrode 7 on the sidewall 22 of the recessed section 4 is less than the thickness of the collector electrode 7 on the flat section 21 the back of the semiconductor chip 10 , The collector electrode 7 on the sidewall 22 of the recessed section 4 is such that the thickness of the outermost electrode film is 0.05 μm or less. Likewise, the thickness of the collector electrode 7 on the bottom 23 of the recessed section 4 less than the thickness of the collector electrode 7 on the flat section 21 the back of the semiconductor chip 10 be. The collector electrode 7 on the bottom 23 of the recessed section 4 may be such that the thickness of the outermost electrode foil is 0.05 μm or less.

Die auf der Rückseite des Halbleiterchips 10 vorgesehene Kollektorelektrode 7 ist über eine Lötmittelschicht 11 mit einem Schaltungsmuster (einem Cu-Muster: nicht gezeigt) verbunden, das aus Kupfer (Cu) oder dergleichen auf dem Isoliersubstrat 12 ausgebildet ist. Die Lötmittelschicht 11 ist auf eine solche Weise vorgesehen, dass sie die Kollektorelektrode 7 abdeckt, die auf dem Flachabschnitt 21 der Rückseite des Halbleiterchips 10 vorgesehen ist. Die Lötmittelschicht 11 ist nicht auf der Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 vorgesehen. Das heißt, die Unterseite 23 und ein Eckabschnitt der Unterseite 23 (der Traufenabschnitt 5) des vertieften Abschnitts 4 sind nicht mit dem Cu-Muster des Isoliersubstrats 12 (nachstehend einfach als das Isoliersubstrat 12 bezeichnet) durch die Lötmittelschicht 11 verbunden. Der Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 ist die Grenze zwischen der Seitenwand 22 und der Unterseite 23 des vertieften Abschnitts 4.The on the back of the semiconductor chip 10 provided collector electrode 7 is over a solder layer 11 to a circuit pattern (a Cu pattern: not shown) made of copper (Cu) or the like on the insulating substrate 12 is trained. The solder layer 11 is provided in such a way that it is the collector electrode 7 covering that on the flat section 21 the back of the semiconductor chip 10 is provided. The solder layer 11 is not on the sidewall 22 and bottom 23 of the recessed section 4 intended. That is, the bottom 23 and a corner portion of the bottom 23 (the eaves section 5 ) of the recessed section 4 are not with the Cu pattern of the insulating substrate 12 (hereinafter, simply as the insulating substrate 12 designated) through the solder layer 11 connected. The corner section of the bottom 23 of the recessed section 4 is the border between the sidewall 22 and the bottom 23 of the recessed section 4 ,

Ebenfalls kann die Lötmittelschicht 11 die Kollektorelektrode 7 abdecken, die sich von dem Flachabschnitt 21 der Rückseite des Halbleiterchips 10 zum offenen Endabschnitt des vertieften Abschnitts 4 erstreckend vorgesehen ist. In diesem Fall ist von dem Flachabschnitt 21 der Rückseite des Halbleiterchips 10 zum offenen Endabschnitt des vertieften Abschnitts 4 über die Lötmittelschicht 11 mit dem Isoliersubstrat 12 verbunden. Die Oberfläche des Isoliersubstrats 12 gegenüber der Oberfläche, auf der das Cu-Muster vorgesehen ist, ist durch Verlöten mit beispielsweise einer (nicht gezeigten) Cu-Basis zum Kühlen verbunden.Also, the solder layer 11 the collector electrode 7 cover, extending from the flat section 21 the back of the semiconductor chip 10 to the open end portion of the recessed portion 4 is provided extending. In this case is from the flat section 21 the back of the semiconductor chip 10 to the open end portion of the recessed portion 4 over the solder layer 11 with the insulating substrate 12 connected. The surface of the insulating substrate 12 opposite to the surface on which the Cu pattern is provided is through Soldering connected to, for example, a Cu base (not shown) for cooling.

Als nächstes erfolgt eine Beschreibung eines Halbleiterbauelement-Herstellungsverfahrens gemäß dem ersten Ausführungsbeispiel. Die 2 bis 9 sind Darstellungen, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel zeigen. Zuerst wird, wie in 2 gezeigt, eine Wärmeoxidfolie (SiO2) auf der Vorderseite eines n-Typ-Halbleiterwafers 31 ausgebildet, wobei eine Oxidfolienmaske 32 ausgebildet wird, in der eine Trennschicht-Ausbildungszone geöffnet wird. Dann wird mit der Oxidfolienmaske 32 als Maske Bor (B) als Dotiermittel in die Vorderseite des Halbleiterwafers 31 Ionenimplantiert. Als nächstes wird, wie in 3 gezeigt, nach dem Entfernen der Oxidfolienmaske 32 eine Wärmeverarbeitung unter Verwendung von beispielsweise einem Diffusionsofen ausgeführt, wobei die Trennschicht 3 ausgebildet wird, die aus einer p-Typ-Diffusionsschicht ausgebildet wird (ein Erste-Halbleiterzone-Bildungsschritt).Next, a description will be given of a semiconductor device manufacturing method according to the first embodiment. The 2 to 9 FIG. 15 are diagrams sequentially showing the semiconductor device manufacturing method according to the first embodiment. FIG. First, as in 2 shown a hot oxide foil (SiO 2 ) on the front side of an n-type semiconductor wafer 31 formed, wherein an oxide film mask 32 is formed, in which a separation layer formation zone is opened. Then with the oxide film mask 32 as a mask boron (B) as a dopant in the front side of the semiconductor wafer 31 Ion-implanted. Next, as in 3 shown after removing the oxide film mask 32 a heat processing performed using, for example, a diffusion furnace, wherein the separation layer 3 formed of a p-type diffusion layer (a first semiconductor zone forming step).

Als nächstes wird, wie in 4 gezeigt, die Vorderseiten-Elementstruktur 2, wie etwa eine MOS-Gate-Struktur oder eine spannungsfeste Struktur, in einer Zone der Vorderseite des Halbleiterwafers 31, in der die Trennschicht 3 nicht ausgebildet ist, ausgebildet (ein Vorderseiten-Elementstruktur-Bildungsschritt). Dann wird die Rückseite des Halbleiterwafers 31 auf eine solche Weise geschliffen, dass die Trennschicht 3 nicht auf der Rückseite des Halbleiterwafers 31 freigelegt wird, was den Halbleiterwafer 31 gleichförmig dünner macht.Next, as in 4 shown the front side element structure 2 , such as a MOS-gate structure or a voltage-proof structure, in a zone of the front side of the semiconductor wafer 31 in which the separating layer 3 is not formed formed (a front-side element structure forming step). Then the back of the semiconductor wafer 31 sanded in such a way that the release layer 3 not on the back of the semiconductor wafer 31 exposing what the semiconductor wafer is 31 uniformly thinner.

Als nächstes wird, wie in 5 gezeigt, die Vorderseite des Halbleiterwafers 31 mit einer Oberflächenschutzfolie 33 bedeckt, was die auf der Vorderseite des Halbleiterwafers 31 ausgebildete Vorderseiten-Elementstruktur 2, die Trennschicht 3 und dergleichen schützt. Anschließend wird eine (nicht gezeigte) Oxidfolienmaske, in der eine Bildungszone des vertieften Abschnitts 4 geöffnet ist, auf der Rückseite des Halbleiterwafers 31 ausgebildet. Dann wird mit der Oxidfolienmaske als Maske der vertiefte Abschnitt 4, der die Trennschicht 3 erreicht, in der Rückseite des Halbleiterwafers 31 durch ein anisotropes Nassätzen unter Verwendung von zum Beispiel einer Tetramethylammoniumhydroxid(TMAH)-Alkalilösung ausgebildet (ein Vertiefter-Abschnitt-Bildungsschritt). Der vertiefte Abschnitt 4 wird beispielsweise auf der Ritzlinie des Halbleiterwafers 31 ausgebildet. Auch ist mit dem anisotropen Nassätzen unter Verwendung einer Alkalilösung die Seitenwand 22 des vertieften Abschnitts 4 um beispielsweise 54,7° in Bezug auf die Rückseite des Halbleiterwafers 31 geneigt (siehe 1).Next, as in 5 shown, the front of the semiconductor wafer 31 with a surface protection film 33 covered what's on the front of the semiconductor wafer 31 formed front side element structure 2 , the separating layer 3 and the like protects. Subsequently, an oxide film mask (not shown) in which a formation zone of the recessed portion 4 is open on the back of the semiconductor wafer 31 educated. Then, with the oxide film mask as a mask, the recessed portion 4 who is the separation layer 3 reached, in the back of the semiconductor wafer 31 by anisotropic wet etching using, for example, a tetramethylammonium hydroxide (TMAH) alkali solution (a deep-section forming step). The recessed section 4 For example, on the scribe line of the semiconductor wafer 31 educated. Also, with the anisotropic wet etching using an alkali solution, the sidewall is 22 of the recessed section 4 for example, 54.7 ° with respect to the back side of the semiconductor wafer 31 inclined (see 1 ).

Als nächstes wird, wie in 6 gezeigt, nach dem Entfernen der Oxidfolienmaske Bor als Dotiermittel in die Rückseite des Halbleiterwafers 31 ionenimplantiert. Als nächstes wird, wie in 7 gezeigt, ein Laserglühvorgang auf der Rückseite des Halbleiterwafers 31 ausgeführt. Dadurch wird die Kollektorschicht 6 ausgebildet, die zur Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 verläuft und mit der Trennschicht 3 verbunden ist (ein Zweite-Halbleiterzone-Bildungsschritt). Anschließend wird die (nicht gezeigte) Oberflächenschutzfolie, die die Vorderseite des Halbleiterwafers 31 bedeckt, entfernt.Next, as in 6 shown after removing the oxide film mask boron as a dopant in the back of the semiconductor wafer 31 ion-implanted. Next, as in 7 shown a laser annealing process on the back of the semiconductor wafer 31 executed. This will make the collector layer 6 trained to the side wall 22 and bottom 23 of the recessed section 4 runs and with the separation layer 3 is connected (a second semiconductor zone forming step). Subsequently, the surface protection film (not shown) forming the front side of the semiconductor wafer 31 covered, away.

Als nächstes, wie in 8 gezeigt, die Kollektorelektrode 7, die aus zumindest mehr als einer Schicht von Elektrodenfolien ausgebildet ist, über der gesamten Rückseite des Halbleiterwafers 31 anhand von beispielweise einer chemischen Gasphasenabscheidung (CVD) oder einer physikalischen Gasphasenabscheidung (PVD), wie etwa einem Sputter-Verfahren, ausgebildet (ein Elektroden-Bildungsschritt).Next, as in 8th shown, the collector electrode 7 formed of at least more than one layer of electrode foils over the entire backside of the semiconductor wafer 31 by means of, for example, chemical vapor deposition (CVD) or physical vapor deposition (PVD) such as a sputtering method (an electrode-forming step).

Desgleichen wird in dem Elektroden-Bildungsschritt die Kollektorelektrode 7 auf eine solche Weise ausgebildet, dass die Dicke der äußersten Elektrodenfolie der Kollektorelektrode 7 auf der Seitenwand des vertieften Abschnitts 4 weniger als diejenige der Kollektorelektrode 7 auf dem Flachabschnitt 21 der Rückseite des Halbleiterwafers 31 beträgt. Die Dicke der äußersten Elektrodenfolie der Kollektorelektrode 7 auf der Seitenwand 22 des vertieften Abschnitts 4 beträgt 0,05 μm oder weniger. Wenn beispielsweise die Kollektorelektrode 7 eine mehrschichtige Folie ist, in der eine Al-Elektrodenfolie und eine Gold-(Au)Elektrodenfolie in dieser Reihenfolge gestapelt sind, beträgt die Dicke der Au-Elektrodenfolie auf der Seitenwand 22 des vertieften Abschnitts 4 0,05 μm oder weniger. Ebenfalls kann die Dicke der äußersten Elektrodenfolie der Kollektorelektrode 7 auf der Unterseite 23 des vertieften Abschnitts 4 0,05 μm betragen.Likewise, in the electrode-forming step, the collector electrode becomes 7 formed in such a manner that the thickness of the outermost electrode film of the collector electrode 7 on the sidewall of the recessed section 4 less than that of the collector electrode 7 on the flat section 21 the back of the semiconductor wafer 31 is. The thickness of the outermost electrode foil of the collector electrode 7 on the sidewall 22 of the recessed section 4 is 0.05 μm or less. For example, if the collector electrode 7 A multilayer film in which an Al electrode film and a gold (Au) electrode film are stacked in this order is the thickness of the Au electrode film on the sidewall 22 of the recessed section 4 0.05 μm or less. Also, the thickness of the outermost electrode film of the collector electrode 7 on the bottom 23 of the recessed section 4 0.05 microns.

Insbesondere, wenn die aus einer mehrschichtigen Folie ausgebildete Kollektorelektrode 7 im Elektroden-Bildungsschritt ausgebildet wird, wird zunächst Argon-(Ar)Gas in die (nicht gezeigte) Kammer einer Sputtervorrichtung eingeleitet und der Halbleiterwafer 31 wird auf einer Positivelektrodentemperatur angeordnet, die auf 200°C oder weniger gesteuert ist. Der Druck innerhalb der Kammer wird auf beispielsweise 0,1 Pa oder mehr, 1,0 Pa oder weniger gehalten. Dann wird eine Aluminium-Silicium-(AlSi)-Elektrodenfolie auf der Rückseite des Halbleiterwafers 31 als unterste erste Elektrodenfolie der Kollektorelektrode 7 aufgebracht. Die Siliciumdichte in der AlSi-Elektrodenfolie kann beispielsweise 1 Gew.-% oder weniger betragen. Ebenso kann die Dicke der AlSi-Elektrodenfolie beispielsweise 550 nm betragen.In particular, when the collector electrode formed of a multilayer film 7 is formed in the electrode forming step, argon (Ar) gas is first introduced into the chamber (not shown) of a sputtering apparatus and the semiconductor wafer 31 is placed on a positive electrode temperature controlled to 200 ° C or less. The pressure inside the chamber is maintained at, for example, 0.1 Pa or more, 1.0 Pa or less. Then, an aluminum-silicon (AlSi) electrode sheet is formed on the back surface of the semiconductor wafer 31 as the lowest first electrode foil of the collector electrode 7 applied. The silicon density in the AlSi electrode foil may be, for example, 1 wt% or less. Likewise, the thickness of the AlSi electrode film may be 550 nm, for example.

In der Fortsetzung werden eine Titan-(Ti)Elektrodenfolie und eine Nickel-(Ni)Elektrodenfolie in dieser Reihenfolge auf der Oberfläche der ersten Elektrodenfolie als zweite Elektrodenfolie und dritte Elektrodenfolie gestapelt. Die Dicke der Ti-Elektrodenfolie kann beispielsweise 75 nm betragen. Die Dicke der Ni-Elektrodenfolie kann beispielsweise 700 nm betragen. Anschließend wird eine Gold-(Au)Elektrodenfolie auf der Oberfläche der dritten Elektrodenfolie unter Anwendung eines Sputterverfahrens ausgebildet. Zu diesem Zeitpunkt wird die Dicke der Au-Elektrodenfolie nach Maßgabe des Winkels eingestellt, der von der Seitenwand 22 des vertieften Abschnitts 4, der in der Rückseite des Halbleiterwafers 31 gebildet ist, und dem Flachabschnitt 21 der Rückseite des Halbleiterwafers 31 gebildet wird. In the continuation, a titanium (Ti) electrode foil and a nickel (Ni) electrode foil are stacked in this order on the surface of the first electrode foil as the second electrode foil and the third electrode foil. The thickness of the Ti electrode film may be 75 nm, for example. The thickness of the Ni electrode film may be, for example, 700 nm. Subsequently, a gold (Au) electrode foil is formed on the surface of the third electrode foil using a sputtering method. At this time, the thickness of the Au electrode film is adjusted in accordance with the angle of the sidewall 22 of the recessed section 4 which is in the back of the semiconductor wafer 31 is formed, and the flat section 21 the back of the semiconductor wafer 31 is formed.

Wenn beispielsweise der Winkel, der von der Seitenwand 22 des vertieften Abschnitts 4 und dem Flachabschnitt 21 der Rückseite des Halbleiterwafers 31 gebildet wird, 54,7° beträgt, wird die Dicke der auf dem Flachabschnitt 21 der Rückseite des Halbleiterwafers 31 ausgebildeten Au-Elektrodenfolie so eingestellt, dass sie sich im Bereich von 0,085 μm befindet (= 0,05 μm/cos(54,7°)). Dadurch ist es möglich, die Dicke der Au-Elektrodenfolie auf der Seitenwand 22 des vertieften Abschnitts 4 im Bereich von 0,05 μm herzustellen. Selbst wenn sich das Ausbildungsverfahren des vertieften Abschnitts 4 von dem vorstehend beschriebenen Ätzverfahren unterscheidet, ist es ausreichend, um die Dicke der Elektrodenfolie auf der Grundlage der Neigung der Seitenwand 22 des vertieften Abschnitts 4 einzustellen.For example, if the angle of the sidewall 22 of the recessed section 4 and the flat section 21 the back of the semiconductor wafer 31 is formed, 54.7 °, the thickness is on the flat section 21 the back of the semiconductor wafer 31 formed Au electrode film is in the range of 0.085 microns (= 0.05 microns / cos (54.7 °)). This makes it possible to increase the thickness of the Au electrode foil on the sidewall 22 of the recessed section 4 in the range of 0.05 μm. Even if the training process of the recessed section 4 is different from the above-described etching method, it is sufficient to increase the thickness of the electrode film based on the inclination of the side wall 22 of the recessed section 4 adjust.

Dadurch wird die Kollektorelektrode 7 über der gesamten Oberfläche der Kollektorschicht 6 ausgebildet. Das heißt, die Kollektorelektrode 7 wird nicht nur auf dem flachen Abschnitt (dem anderen Abschnitt der Rückseite als dem vertieften Abschnitt 4: der Flachabschnitt) 21 der Rückseite des Halbleiterwafers 31, sondern auch auf der Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 ausgebildet. Anschließend wird ein Sintern unter Verwendung von beispielsweise einem Laser auf der Rückseite des Halbleiterwafers 31 ausgeführt, wobei ein ohmscher Kontakt in der Grenzfläche zwischen der Kollektorelektrode 7 und dem Halbleiterwafer 31 ausgebildet wird.This will make the collector electrode 7 over the entire surface of the collector layer 6 educated. That is, the collector electrode 7 not only on the flat section (the other section of the back than the recessed section 4 : the flat section) 21 the back of the semiconductor wafer 31 but also on the sidewall 22 and bottom 23 of the recessed section 4 educated. Subsequently, sintering is performed using, for example, a laser on the back side of the semiconductor wafer 31 executed, wherein an ohmic contact in the interface between the collector electrode 7 and the semiconductor wafer 31 is trained.

Als nächstes wird, wie in 9 gezeigt, ein Würfelungsband 34 auf der Rückseite des in 8 gezeigten Halbleiterwafers befestigt und der Halbleiterwafer 31 wird beispielsweise auf einem (nicht gezeigten) flachen Stützständer mit der Seite der Rückseite nach unten gewandt platziert. Dann wird der Halbleiterwafer entlang der Ritzlinien gewürfelt und der Halbleiterwafer wird in einzelne Halbleiterchips 10 geschnitten (ein Schneidschritt).Next, as in 9 shown a dicing tape 34 on the back of the in 8th attached semiconductor wafer attached and the semiconductor wafer 31 For example, it is placed on a flat support stand (not shown) with the side of the back facing down. Then, the semiconductor wafer is diced along the scribe lines, and the semiconductor wafer is divided into individual semiconductor chips 10 cut (one cutting step).

Als nächstes wird der Halbleiterchip 10 auf dem Isoliersubstrat 12 angebracht, auf dem beispielsweise ein Pastenlötmittel gedruckt ist. Zu diesem Zeitpunkt ist es bevorzugt, dass das Pastenlötmittel in einem solchen Maß aufgetragen ist, dass nur der Flachabschnitt 21 der Rückseite des Halbleiterchips 10 durch Verlöten mit dem Isoliersubstrat 12 verbunden wird. Als nächstes wird das Lötmittel geschmolzen, indem beispielsweise das Isoliersubstrat 12 direkt erhitzt wird, wodurch die Lötmittelschicht 11 ausgebildet wird. Dadurch wird der Halbleiterchip 10 mit dem Isoliersubstrat 12 über die Lötmittelschicht 11 verbunden (ein Verbindungsschritt). Mit dem vorstehend beschriebenen Schritt ist das in 1 gezeigte Halbleiterbauelement vollendet.Next, the semiconductor chip 10 on the insulating substrate 12 mounted on the example, a paste solder is printed. At this time, it is preferable that the paste solder is applied to such an extent that only the flat portion 21 the back of the semiconductor chip 10 by soldering to the insulating substrate 12 is connected. Next, the solder is melted by, for example, the insulating substrate 12 is heated directly, causing the solder layer 11 is trained. This will make the semiconductor chip 10 with the insulating substrate 12 over the solder layer 11 connected (a connection step). With the above-described step, that is in 1 shown semiconductor device completed.

Es ist gewünscht, dass die äußerste Elektrodenfolie der Kollektorelektrode 7 auf dem Flachabschnitt 21 der Rückseite des Halbleiterwafers zu einer Dicke von mehr als 0,05 μm geformt wird. Dadurch ist es möglich, die Lötmittel-Benetzbarkeit in dem Flachabschnitt 21 der Rückseite des Halbleiterchips 10 zu verbessern. Infolgedessen ist es möglich, die Lötmittelschicht 11 gleichmäßig auf dem Flachabschnitt 21 der Rückseite des Halbleiterchips 10 auszubilden, und es ist möglich, den Halbleiterchip 10 und das Isoliersubstrat 12 gut zu verbinden.It is desired that the outermost electrode foil of the collector electrode 7 on the flat section 21 the back of the semiconductor wafer is formed to a thickness of more than 0.05 microns. This makes it possible to solder wettability in the flat portion 21 the back of the semiconductor chip 10 to improve. As a result, it is possible to use the solder layer 11 evenly on the flat section 21 the back of the semiconductor chip 10 form, and it is possible to the semiconductor chip 10 and the insulating substrate 12 good to connect.

Wie vorstehend beschrieben, ist es gemäß dem ersten Ausführungsbeispiel möglich, die Lötmittel-Benetzbarkeit in der Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 zu verschlechtern, indem die Dicke der äußersten Elektrodenfolie der Kollektorelektrode 7 auf der Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 0,05 μm oder weniger gemacht wird. Aus diesem Grund sind zumindest die Unterseite 23 und der Eckabschnitt der Unterseite 23 (der Traufenabschnitt 5) des vertieften Abschnitts 4 nicht mit dem Isoliersubstrat 12 durch die Lötmittelschicht 11 verbunden. Deswegen ist es selbst in dem Fall, dass sich das Isoliersubstrat 12 oder dergleichen aufgrund eines Thermoschocks ausdehnt und eine Belastung auf den Halbleiterchip 10 von außen ausgeübt wird, möglich, zu verhindern, dass eine Biegebelastung auf den Traufenabschnitt 5 ausgeübt wird, und es ist möglich zu verhindern, dass sich ein Riss in dem Traufenabschnitt 5 bildet. Infolgedessen ist es möglich, zu verhindern, dass ein Bruch oder Abblättern im Elementendabschnitt des Halbleiterchips 10 auftritt. Da es möglich ist, zu verhindern, dass eine Biegebelastung auf den Traufenabschnitt 5 ausgeübt wird, kann auch verhindert werden, dass eine Rissbildung oder Ablösung in der FP oder Passivierungsfolie, die auf dem Traufenabschnitt 5 vorgesehen sind, auftreten. Deswegen ist es möglich, zu verhindern, dass sich die Bauelementeigenschaften des Halbleiterbauelements verschlechtern. Auch wird in dem Elektroden-Bildungsschritt die äußerste Elektrodenfolie der Kollektorelektrode 7 auf der Seitenwand 22 des vertieften Abschnitts 4 auf eine solche Weise ausgebildet, dass deren Dicke 0,05 μm oder weniger beträgt. Deswegen ist es möglich, die Lötmittel-Benetzbarkeit in der Seitenwand 22 des vertieften Abschnitts 4 zu verschlechtern. Deswegen geschieht es im Verbindungsschritt nicht, dass das geschmolzene Lötmittel von der Seite des Flachabschnitts 21 der Rückseite des Halbleiterchips 10 zur Seitenwand 22 des vertieften Abschnitts 4 nach oben kriecht. Infolgedessen ist es möglich, die Lötmittelschicht 11 auf eine solche Weise auszubilden, dass die Unterseite 23 und der Eckabschnitt der Unterseite 23 (der Traufenabschnitt 5) des vertieften Abschnitts 4 und das Isoliersubstrat 12 nicht verbunden werden. Dadurch kann ein Halbleiterbauelement ausgebildet werden (siehe 1), das die vorstehend beschriebenen Vorteile aufweist.As described above, according to the first embodiment, it is possible to improve the solder wettability in the sidewall 22 and bottom 23 of the recessed section 4 deteriorate by the thickness of the outermost electrode foil of the collector electrode 7 on the sidewall 22 and bottom 23 of the recessed section 4 0.05 μm or less is made. For this reason, at least the bottom 23 and the corner portion of the bottom 23 (the eaves section 5 ) of the recessed section 4 not with the insulating substrate 12 through the solder layer 11 connected. Therefore, even in the case that the insulating substrate 12 or the like due to a thermal shock and a load on the semiconductor chip 10 exerted from the outside, it is possible to prevent a bending load on the eaves section 5 is exercised, and it is possible to prevent a crack in the eaves section 5 forms. As a result, it is possible to prevent breakage or flaking in the element end portion of the semiconductor chip 10 occurs. Since it is possible to prevent a bending load on the eaves section 5 can also be prevented from cracking or detachment in the FP or passivation film on the eaves section 5 are provided, occur. Therefore, it is possible to prevent the device characteristics of the semiconductor device from deteriorating. Also, in the electrode-forming step, the outermost electrode film of the collector electrode becomes 7 on the sidewall 22 of the recessed section 4 on formed such that its thickness is 0.05 μm or less. Therefore, it is possible to solder wettability in the sidewall 22 of the recessed section 4 to worsen. Therefore, in the connecting step, it does not happen that the molten solder from the side of the flat portion 21 the back of the semiconductor chip 10 to the side wall 22 of the recessed section 4 creeps up. As a result, it is possible to use the solder layer 11 form in such a way that the bottom 23 and the corner portion of the bottom 23 (the eaves section 5 ) of the recessed section 4 and the insulating substrate 12 not be connected. As a result, a semiconductor component can be formed (see 1 ) having the advantages described above.

Zweites AusführungsbeispielSecond embodiment

10 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem zweiten Ausführungsbeispiel zeigt. in dem ersten Ausführungsbeispiel kann die Konfiguration so sein, dass die Kollektorelektrode 7 nicht auf der Unterseite 23 des vertieften Abschnitts 4 vorgesehen ist. 10 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a second embodiment. FIG. in the first embodiment, the configuration may be such that the collector electrode 7 not on the bottom 23 of the recessed section 4 is provided.

Im zweiten Ausführungsbeispiel, wie in 10 gezeigt, ist eine Kollektorelektrode 47 vorgesehen, die von einem Flachabschnitt 21 der Rückseite eines Halbleiterchips 40 zu einer Seitenwand 22 eines vertieften Abschnitts 4 verläuft. Das heißt, die Kollektorelektrode 47 ist nicht auf einer Unterseite 23 oder einem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 vorgesehen. Die Dicke der Kollektorelektrode 47 kann eine gleichförmige Dicke sowohl auf dem Flachabschnitt 21 der Rückseite des Halbleiterchips 40 als auch der Seitenwand 22 des vertieften Abschnitts 4 sein oder die Dicke auf der Seitenwand 22 des vertieften Abschnitts 4 kann von einer Seite des offenen Endabschnitts zum Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 allmählich weniger werden. Auch kann die Kollektorelektrode 47 eine mehrschichtige Folie sein.In the second embodiment, as in 10 is a collector electrode 47 provided by a flat section 21 the back of a semiconductor chip 40 to a side wall 22 a recessed section 4 runs. That is, the collector electrode 47 is not on a bottom 23 or a corner portion of the bottom 23 of the recessed section 4 intended. The thickness of the collector electrode 47 Can be a uniform thickness on both the flat section 21 the back of the semiconductor chip 40 as well as the side wall 22 of the recessed section 4 his or the thickness on the sidewall 22 of the recessed section 4 can from one side of the open end portion to the corner portion of the bottom 23 of the recessed section 4 gradually become less. Also, the collector electrode 47 a multilayer film.

Eine Lötmittelschicht 41 deckt die Kollektorelektrode 47 ab, die auf der Seite der Rückseite des Halbleiterchips 40 freiliegt. Das heißt, die Lötmittelschicht 41 ist auf eine solche Weise vorgesehen, dass sie den Flachabschnitt 21 der Rückseite des Halbleiterchips 40 und die Seitenwand 22 des vertieften Abschnitts 4 abdeckt, und ist nicht auf der Unterseite 23 des vertieften Abschnitts 4 vorgesehen. Aus diesem Grund sind die Unterseite 23 und der Eckabschnitt der Unterseite 23 (ein Traufenabschnitt) des vertieften Abschnitts 4 nicht durch die Lötmittelschicht 41 mit einem Isoliersubstrat 12 verbunden. Andere Konfigurationen als diese sind die gleichen wie diejenigen des Halbleiterbauelements des ersten Ausführungsbeispiels (siehe 1).A solder layer 41 covers the collector electrode 47 starting on the side of the back of the semiconductor chip 40 exposed. That is, the solder layer 41 is provided in such a way that it is the flat section 21 the back of the semiconductor chip 40 and the side wall 22 of the recessed section 4 covers, and is not on the bottom 23 of the recessed section 4 intended. Because of this, the bottom are 23 and the corner portion of the bottom 23 (a eaves section) of the recessed section 4 not through the solder layer 41 with an insulating substrate 12 connected. Other configurations than those are the same as those of the semiconductor device of the first embodiment (see FIG 1 ).

Als nächstes erfolgt eine Beschreibung eines Halbleiterbauelement-Herstellungsverfahrens gemäß dem zweiten Ausführungsbeispiel. Die 11 und 12 sind Darstellungen, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem zweiten Ausführungsbeispiel zeigen. Zuerst werden auf die gleiche Weise wie im ersten Ausführungsbeispiel ein Erste-Halbleiterzone-Bildungsschritt, ein Vorderseiten-Elementstruktur-Bildungsschritt, ein Vertiefter-Abschnitt-Bildungsschritt und ein Zweite-Halbleiterzone-Bildungsschritt ausgeführt (siehe 1 bis 7). Als nächstes wird, wie in 11 gezeigt, eine Maske 35 ausgebildet, die die Unterseite 23 und den Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 abdeckt (ein Masken-Bildungsschritt).Next, a description will be given of a semiconductor device manufacturing method according to the second embodiment. The 11 and 12 FIG. 15 are diagrams sequentially showing the semiconductor device manufacturing method according to the second embodiment. FIG. First, in the same manner as in the first embodiment, a first-semiconductor-zone-forming step, a front-side-element-pattern-forming step, a lower-section-forming step, and a second-semiconductor-zone-forming step are performed (see FIG 1 to 7 ). Next, as in 11 shown a mask 35 formed the bottom 23 and the corner portion of the bottom 23 of the recessed section 4 covering (a mask-forming step).

Als nächstes wird, mit der Maske 35 als Maske, die Kollektorelektrode 47 auf der Oberfläche einer Kollektorschicht 6 unter Anwendung von zum Beispiel einem CVD oder PVD ausgebildet (ein Elektroden-Bildungsschritt). Dann wird auf die gleiche Weise wie im ersten Ausführungsbeispiel ein Sintern anhand von beispielsweise einem Laser ausgeführt. Im Elektroden-Bildungsschritt wird unter Verwendung der Maske 35 die Kollektorelektrode 47 nicht auf der Unterseite 23 oder dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 ausgebildet. Dabei ist zur Klarstellung des Zustands eines Halbleiterwafers 31 nach der Bildung der Kollektorelektrode 47 die Maske 35 in der Zeichnung auf eine solche Weise gezeigt, dass sie nicht in Kontakt mit dem Halbleiterwafer 31 ist.Next, with the mask 35 as a mask, the collector electrode 47 on the surface of a collector layer 6 formed using, for example, a CVD or PVD (an electrode-forming step). Then, in the same manner as in the first embodiment, sintering is carried out by means of, for example, a laser. In the electrode-forming step, using the mask 35 the collector electrode 47 not on the bottom 23 or the corner portion of the bottom 23 of the recessed section 4 educated. It is to clarify the state of a semiconductor wafer 31 after the formation of the collector electrode 47 the mask 35 shown in the drawing in such a way that they are not in contact with the semiconductor wafer 31 is.

Ebenfalls kann im Elektroden-Bildungsschritt, wenn die Kollektorelektrode 47 eine mehrschichtige Folie ist, eine Konfiguration dergestalt sein, dass nur die äußerste Elektrodenfolie, die beispielsweise aus einem Metallmaterial mit guter Lötmittel-Benetzbarkeit gebildet ist, nicht auf der Unterseite 23 des vertieften Abschnitts 4 ausgebildet ist. Insbesondere wird, wenn beispielsweise eine Al-Elektrodenfolie und eine Au-Elektrodenfolie in dieser Reihenfolge als Kollektorelektrode 47 ausgebildet werden, die Al-Elektrodenfolie über der gesamten Oberfläche der Kollektorschicht 6 ausgebildet. Dann wird die Au-Elektrodenfolie auf dem Flachabschnitt 21 der Rückseite des Halbleiterwafers 31 und der Seitenwand 22 des vertieften Abschnitts 4 ausgebildet. In diesem Fall kann der Masken-Bildungsschritt teilweise durch den Elektroden-Bildungsschritt ausgeführt werden, beispielsweise kann die Maske 35 nach dem Ausbilden der Al-Elektrodenfolie und vor dem Ausbilden der Au-Elektrodenfolie ausgebildet werden.Also, in the electrode-forming step, when the collector electrode 47 a multilayer film is to be a configuration such that only the outermost electrode film formed of, for example, a metal material having good solder wettability is not on the bottom side 23 of the recessed section 4 is trained. In particular, when, for example, an Al electrode foil and an Au electrode foil are used in this order as a collector electrode 47 are formed, the Al electrode film over the entire surface of the collector layer 6 educated. Then the Au electrode foil on the flat portion 21 the back of the semiconductor wafer 31 and the side wall 22 of the recessed section 4 educated. In this case, the mask-forming step may be partially performed by the electrode-forming step, for example, the mask 35 after forming the Al electrode film and before forming the Au electrode film.

Als nächstes wird, wie in 12 gezeigt, der Halbleiterwafer in einzelne Halbleiterchips 40 geschnitten (ein Schneidschritt), und zwar auf die gleiche Weise wie im ersten Ausführungsbeispiel. Als nächstes wird der Halbleiterchip 40 auf die gleiche Weise wie im ersten Ausführungsbeispiel mit dem Isoliersubstrat 12 über die Lötmittelschicht 41 verbunden (ein Verbindungsschritt). Dadurch ist das in 10 gezeigte Halbleiterbauelement vollendet.Next, as in 12 shown, the semiconductor wafer into individual semiconductor chips 40 cut (a cutting step) in the same manner as in the first embodiment. Next, the semiconductor chip 40 on the same As in the first embodiment with the insulating substrate 12 over the solder layer 41 connected (a connection step). This is what the in 10 shown semiconductor device completed.

Wie vorstehend beschrieben, ist es gemäß dem zweiten Ausführungsbeispiel möglich, die Lötmittel-Benetzbarkeit in der Unterseite 23 und dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 zu verschlechtern, indem die Kollektorelektrode 47 nicht auf der Unterseite 23 und dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 vorgesehen wird. Deswegen geschieht es im Verbindungsschritt nicht, dass das geschmolzene Lötmittel von dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 zur Seite der Unterseite 23 heraufkriecht. Deswegen ist es möglich, die gleichen Vorteile wie im ersten Ausführungsbeispiel zu erhalten. Auch ist die Lötmittelschicht 41 auf eine solche Weise vorgesehen, dass sie den Flachabschnitt 21 der Rückseite des Halbleiterchips 40 und die Seitenwand 22 des vertieften Abschnitts 4 abdeckt. Aus diesem Grund wird der Übergangsbereich des Halbleiterchips 40 und der Kollektorelektrode 7 im Vergleich zu einem Halbleiterbauelement, bei dem die Lötmittelschicht nur auf dem flachen Abschnitt der Rückseite des Halbleiterchips vorgesehen ist, größer, und es ist möglich, die Wärmeabstrahlung zu verbessern. Deshalb können die Bauelementeigenschaften des Halbleiterbauelements verbessert werden.As described above, according to the second embodiment, it is possible to solder-wettability in the bottom 23 and the corner portion of the bottom 23 of the recessed section 4 worsen by the collector electrode 47 not on the bottom 23 and the corner portion of the bottom 23 of the recessed section 4 is provided. Therefore, in the joining step, it does not happen that the molten solder from the corner portion of the bottom 23 of the recessed section 4 to the side of the bottom 23 heraufkriecht. Therefore, it is possible to obtain the same advantages as in the first embodiment. Also is the solder layer 41 provided in such a way that it is the flat section 21 the back of the semiconductor chip 40 and the side wall 22 of the recessed section 4 covers. For this reason, the junction region of the semiconductor chip becomes 40 and the collector electrode 7 larger in comparison with a semiconductor device in which the solder layer is provided only on the flat portion of the back side of the semiconductor chip, and it is possible to improve the heat radiation. Therefore, the device characteristics of the semiconductor device can be improved.

Drittes AusführungsbeispielThird embodiment

13 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem dritten Ausführungsbeispiel zeigt. Im ersten Ausführungsbeispiel kann eine Konfiguration dergestalt sein, dass die Kollektorelektrode, die auf der Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 vorgesehen ist, mit einer Polyimidharzfolie abgedeckt ist. 13 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a third embodiment. FIG. In the first embodiment, a configuration may be such that the collector electrode lying on the sidewall 22 and bottom 23 of the recessed section 4 is provided covered with a polyimide resin film.

Im dritten Ausführungsbeispiel, wie in 13 gezeigt, ist eine Kollektorelektrode 57 vorgesehen, die von einem Flachabschnitt 21 der Rückseite eines Halbleiterchips 50 zu einer Unterseite 23 eines vertieften Abschnitts 4 verläuft. Die Dicke der Kollektorelektrode 57 kann eine gleichförmige Dicke von dem Flachabschnitt 21 der Rückseite des Halbleiterchips 50 zur Unterseite 23 des vertieften Abschnitts 4 sein. Ebenso kann die Kollektorelektrode 57 eine mehrschichtige Folie sein. Die Kollektorelektrode 57 auf einer Seitenwand 22 und der Unterseite 23 des vertieften Abschnitts 4 ist mit einer Folie 52 bedeckt, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist. Die Folie 52, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, kann beispielsweise eine Polyimidharzfolie oder eine Folie sein, die aus einem aufgeschleuderten Glas (spin-on glass, SOG) ausgebildet ist.In the third embodiment, as in 13 is a collector electrode 57 provided by a flat section 21 the back of a semiconductor chip 50 to a bottom 23 a recessed section 4 runs. The thickness of the collector electrode 57 can be a uniform thickness of the flat section 21 the back of the semiconductor chip 50 to the bottom 23 of the recessed section 4 be. Likewise, the collector electrode 57 a multilayer film. The collector electrode 57 on a sidewall 22 and the bottom 23 of the recessed section 4 is with a foil 52 covered, which is formed of a material having poor solder wettability. The foil 52 made of a material having poor solder wettability may be, for example, a polyimide resin film or a film formed of a spin-on glass (SOG).

Eine Lötmittelschicht 51 deckt die Kollektorelektrode 57 ab, die auf der Seite der Rückseite des Halbleiterchips 50 freiliegt. Das heißt, die Lötmittelschicht 51 ist auf eine solche Weise vorgesehen, das sie den Flachabschnitt 21 der Rückseite des Halbleiterchips 50 abdeckt, und ist nicht auf der Folie 52 vorgesehen, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist. Aus diesem Grund sind die Unterseite 23 und ein Eckabschnitt der Unterseite 23 (ein Traufenabschnitt) des vertieften Abschnitts 4 nicht durch die Lötmittelschicht 51 mit einem Isoliersubstrat 12 verbunden. Andere Konfigurationen als diese sind die gleichen wie diejenigen des Halbleiterbauelements des ersten Ausführungsbeispiels (siehe 1).A solder layer 51 covers the collector electrode 57 starting on the side of the back of the semiconductor chip 50 exposed. That is, the solder layer 51 is provided in such a way that it is the flat section 21 the back of the semiconductor chip 50 covers, and is not on the slide 52 provided, which is formed of a material with poor solder wettability. Because of this, the bottom are 23 and a corner portion of the bottom 23 (a eaves section) of the recessed section 4 not through the solder layer 51 with an insulating substrate 12 connected. Other configurations than those are the same as those of the semiconductor device of the first embodiment (see FIG 1 ).

Als nächstes erfolgt eine Beschreibung eines Halbleiterbauelement-Herstellungsverfahrens gemäß dem dritten Ausführungsbeispiel. Die 14 bis 17 sind Darstellungen, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel zeigen. Zuerst werden auf die gleiche Weise wie in dem ersten Ausführungsbeispiel ein Erste-Halbleiterzone-Bildungsschritt, ein Vorderseiten-Elementstruktur-Bildungsschritt, ein Vertiefter-Abschnitt-Bildungsschritt und ein Zweite-Halbleiterzone-Bildungsschritt ausgeführt (siehe 1 bis 7).Next, a description will be given of a semiconductor device manufacturing method according to the third embodiment. The 14 to 17 FIG. 15 are diagrams sequentially showing the semiconductor device manufacturing method according to the third embodiment. FIG. First, in the same manner as in the first embodiment, a first-semiconductor-zone-forming step, a front-side-element-pattern-forming step, a lower-section-forming step, and a second-semiconductor-zone-forming step are executed (see FIG 1 to 7 ).

Als nächstes wird, wie in 14 gezeigt, die Kollektorelektrode 57 über die gesamte Rückseite eines Halbleiterwafers 31 unter Anwendung von beispielsweise einem CVD oder PVD ausgebildet (ein Elektroden-Bildungsschritt). Dadurch wird die Kollektorelektrode 57 vom Flachabschnitt 21 der Rückseite des Halbleiterwafers 31 zur Unterseite 23 des vertieften Abschnitts 4 ausgebildet. Die Dicke der Kollektorelektrode 57 kann über die gesamte Rückseite des Halbleiterwafers 31 gleichförmig sein. Anschließend wird auf die gleiche Weise wie im ersten Ausführungsbeispiel ein Sintern anhand von beispielsweise einem Laser ausgeführt.Next, as in 14 shown, the collector electrode 57 over the entire backside of a semiconductor wafer 31 formed using, for example, a CVD or PVD (an electrode-forming step). This will make the collector electrode 57 from the flat section 21 the back of the semiconductor wafer 31 to the bottom 23 of the recessed section 4 educated. The thickness of the collector electrode 57 can over the entire back of the semiconductor wafer 31 be uniform. Subsequently, in the same manner as in the first embodiment, sintering is carried out by means of, for example, a laser.

Als nächstes wird, wie in 15 gezeigt, eine Folie 52, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, über der gesamten Oberfläche der Kollektorelektrode 57 ausgebildet (ein erster Folien-Bildungsschritt). Im ersten Folien-Bildungsschritt kann zum Beispiel eine Polyimidharzfolie als die Folie 52 ausgebildet sein, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist. In diesem Fall wird nach dem Auftragen des Polyimidharzes über der gesamten Oberfläche der Kollektorelektrode 57 unter Verwendung beispielsweise eines Rotationsbeschichters ein Polyimidharz-Härtungsvorgang durchgeführt. Als nächstes wird, wie in 16 gezeigt, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildete Folie 52 entfernt, wobei sie nur auf der Seitenwand 22 und der Unterseite 23 des vertieften Abschnitts 4 belassen wird (ein Entfernungsschritt).Next, as in 15 shown a slide 52 formed of a material having poor solder wettability over the entire surface of the collector electrode 57 formed (a first film forming step). In the first film forming step, for example, a polyimide resin film may be used as the film 52 may be formed, which is formed of a material having poor solder wettability. In this case, after the application of the polyimide resin over the entire surface of the collector electrode 57 using a spin coater, for example, a polyimide resin curing process was performed. Next, as in 16 shown the film formed of a material having poor solder wettability 52 removed, leaving only on the sidewall 22 and the bottom 23 of the recessed section 4 is left (a removal step).

Als nächstes wird, wie in 17 gezeigt, der Halbleiterwafer in einzelne Halbleiterchips 50 geschnitten (ein Schneidschritt), und zwar auf gleiche Weise wie im ersten Ausführungsbeispiel. Als nächstes wird auf die gleiche Weise wie im ersten Ausführungsbeispiel der Halbleiterchip 50 mit dem Isoliersubstrat 12 über die Lötmittelschicht 51 verbunden (ein Verbindungsschritt). Dadurch wird das in 13 gezeigte Halbleiterbauelement vollendet.Next, as in 17 shown, the semiconductor wafer into individual semiconductor chips 50 cut (a cutting step), in the same manner as in the first embodiment. Next, in the same manner as in the first embodiment, the semiconductor chip 50 with the insulating substrate 12 over the solder layer 51 connected (a connection step). This will do the in 13 shown semiconductor device completed.

Wie vorstehend beschrieben, ist es gemäß dem dritten Ausführungsbeispiel möglich, die Lötmittel-Benetzbarkeit in der Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 zu verschlechtern, indem die Folie 52, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, auf der Seitenwand 22 und Unterseite 23 des vertieften Abschnitts 4 vorgesehen wird. Deswegen ist es möglich, die gleichen Vorteile wie im ersten Ausführungsbeispiel zu erhalten.As described above, according to the third embodiment, it is possible to improve the solder wettability in the sidewall 22 and bottom 23 of the recessed section 4 worsen by the foil 52 made of a material having poor solder wettability on the sidewall 22 and bottom 23 of the recessed section 4 is provided. Therefore, it is possible to obtain the same advantages as in the first embodiment.

Viertes AusführungsbeispielFourth embodiment

18 ist eine Schnittansicht, die einen Hauptabschnitt eines Halbleiterbauelements gemäß einem vierten Ausführungsbeispiel zeigt. Im dritten Ausführungsbeispiel kann eine Konfiguration dergestalt sein, dass nur die Kollektorelektrode, die auf der Unterseite 23 und dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 vorgesehen ist, mit einer Polyimidharzfolie bedeckt ist. 18 FIG. 10 is a sectional view showing a main portion of a semiconductor device according to a fourth embodiment. FIG. In the third embodiment, a configuration may be such that only the collector electrode on the bottom side 23 and the corner portion of the bottom 23 of the recessed section 4 is provided covered with a polyimide resin film.

Im vierten Ausführungsbeispiel, wie in 18 gezeigt, ist eine Kollektorelektrode 57 auf einer Unterseite 23 und einem Eckabschnitt der Unterseite 23 eines vertieften Abschnitts 4 mit einer Folie 62 abgedeckt, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist. Die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildete Folie 62 deckt nur die Kollektorelektrode 57 ab, die auf der Unterseite 23 und dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 vorgesehen ist. Eine Lötmittelschicht 61 ist auf eine solche Weise vorgesehen, dass sie einen Flachabschnitt 21 der Rückseite eines Halbleiterchips 60 und eine Seitenwand 22 des vertieften Abschnitts 4 abdeckt, und ist nicht auf der Folie 62 vorgesehen, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist. Aus diesem Grund sind die Unterseite 23 und der Eckabschnitt der Unterseite 23 (ein Traufenabschnitt) des vertieften Abschnitts 4 nicht durch die Lötmittelschicht 61 mit einem Isoliersubstrat 12 verbunden. Andere Konfigurationen als diese sind die gleichen wie diejenigen des Halbleiterbauelements des dritten Ausführungsbeispiels (siehe 13).In the fourth embodiment, as in 18 is a collector electrode 57 on a bottom 23 and a corner portion of the bottom 23 a recessed section 4 with a foil 62 covered, which is formed of a material with poor solder wettability. The film formed of a material having poor solder wettability 62 only covers the collector electrode 57 off that on the bottom 23 and the corner portion of the bottom 23 of the recessed section 4 is provided. A solder layer 61 is provided in such a way that it has a flat section 21 the back of a semiconductor chip 60 and a side wall 22 of the recessed section 4 covers, and is not on the slide 62 provided, which is formed of a material with poor solder wettability. Because of this, the bottom are 23 and the corner portion of the bottom 23 (a eaves section) of the recessed section 4 not through the solder layer 61 with an insulating substrate 12 connected. Other configurations than those are the same as those of the semiconductor device of the third embodiment (see 13 ).

Als nächstes erfolgt eine Beschreibung eines Halbleiterbauelement-Herstellungsverfahrens gemäß dem vierten Ausführungsbeispiel. Die 19 und 20 sind Darstellungen, die der Reihe nach das Halbleiterbauelement-Herstellungsverfahren gemäß dem vierten Ausführungsbeispiel zeigen. Zuerst werden auf die gleiche Weise wie im ersten Ausführungsbeispiel ein Erste-Halbleiterzone-Bildungsschritt, ein Vorderseiten-Elementstruktur-Bildungsschritt, ein Vertiefter-Abschnitt-Bildungsschritt und ein Zweite-Halbleiterzone-Bildungsschritt ausgeführt (siehe 1 bis 7). Als nächstes wird auf die gleiche Weise wie im dritten Ausführungsbeispiel ein Elektroden-Bildungsschritt ausgeführt (siehe 14).Next, a description will be given of a semiconductor device manufacturing method according to the fourth embodiment. The 19 and 20 FIG. 15 are diagrams sequentially showing the semiconductor device manufacturing method according to the fourth embodiment. FIG. First, in the same manner as in the first embodiment, a first-semiconductor-zone-forming step, a front-side-element-pattern-forming step, a lower-section-forming step, and a second-semiconductor-zone-forming step are performed (see FIG 1 to 7 ). Next, in the same manner as in the third embodiment, an electrode forming step is carried out (see 14 ).

Als nächstes wird auf die gleiche Weise wie im dritten Ausführungsbeispiel die Folie 62, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, über der gesamten Oberfläche der Kollektorelektrode 57 in einem ersten Folien-Bildungsschritt ausgebildet (siehe 15). Als nächstes wird, wie in 19 gezeigt, die Folie 62, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, entfernt, wobei sie nur auf der Unterseite 23 und dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 belassen wird (ein Entfernungsschritt).Next, in the same manner as in the third embodiment, the film 62 formed of a material having poor solder wettability over the entire surface of the collector electrode 57 formed in a first film-forming step (see 15 ). Next, as in 19 shown the slide 62 which is formed of a material with poor solder wettability removed, being only on the bottom 23 and the corner portion of the bottom 23 of the recessed section 4 is left (a removal step).

Als nächstes wird, wie in 20 gezeigt, der Halbleiterwafer in einzelne Halbleiterchips 60 auf die gleiche Weise wie im ersten Ausführungsbeispiel geschnitten (ein Schneidschritt). Als nächstes wird auf die gleiche Weise wie im ersten Ausführungsbeispiel der Halbleiterchip 60 über die Lötmittelschicht 61 mit dem Isoliersubstrat 12 verbunden (ein Verbindungsschritt). Dadurch wird das in 18 gezeigte Halbleiterbauelement vollendet.Next, as in 20 shown, the semiconductor wafer into individual semiconductor chips 60 cut in the same manner as in the first embodiment (a cutting step). Next, in the same manner as in the first embodiment, the semiconductor chip 60 over the solder layer 61 with the insulating substrate 12 connected (a connection step). This will do the in 18 shown semiconductor device completed.

Wie vorstehend beschrieben, ist es gemäß dem vierten Ausführungsbeispiel möglich, die Lötmittel-Benetzbarkeit in der Unterseite 23 und dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 zu verschlechtern, indem die Folie 62, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, auf der Unterseite 23 und dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 vorgesehen wird. Deshalb geschieht es im Verbindungsschritt nicht, dass das geschmolzene Lötmittel von dem Eckabschnitt der Unterseite 23 des vertieften Abschnitts 4 zur Seite der Unterseite 23 heraufkriecht. Deshalb ist es möglich, die gleichen Vorteile wie im ersten bis dritten Ausführungsbeispiel zu erhalten. Da die Lötmittelschicht 61 auf eine solche Weise vorgesehen ist, dass sie den Flachabschnitt 21 der Rückseite des Halbleiterchips 60 und die Seitenwand 22 des vertieften Abschnitts 4 abdeckt, ist es ebenso möglich, die gleichen Vorteile wie im zweiten Ausführungsbeispiel zu erhalten.As described above, according to the fourth embodiment, it is possible to solder-wettability in the bottom 23 and the corner portion of the bottom 23 of the recessed section 4 worsen by the foil 62 made of a material having poor solder wettability on the underside 23 and the corner portion of the bottom 23 of the recessed section 4 is provided. Therefore, in the connecting step, it does not happen that the molten solder from the corner portion of the bottom 23 of the recessed section 4 to the side of the bottom 23 heraufkriecht. Therefore, it is possible to obtain the same advantages as in the first to third embodiments. Because the solder layer 61 is provided in such a way that it is the flat section 21 the back of the semiconductor chip 60 and the side wall 22 of the recessed section 4 covering, it is also possible to obtain the same advantages as in the second embodiment.

Fünftes Ausführungsbeispiel Fifth embodiment

21 ist eine Darstellung, die ein Halbleiterbauelement-Herstellungsverfahren gemäß einem fünften Ausführungsbeispiel zeigt. Im dritten Ausführungsbeispiel kann die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, von Anfang an nur auf der Seitenwand und Unterseite des vertieften Abschnitts ausgebildet sein, ohne über die gesamte Rückseite des Halbleiterwafers ausgebildet zu sein. 21 FIG. 15 is a diagram showing a semiconductor device manufacturing method according to a fifth embodiment. FIG. In the third embodiment, the film formed of a material having poor solder wettability may be initially formed only on the sidewall and bottom of the recessed portion without being formed over the entire back surface of the semiconductor wafer.

Im fünften Ausführungsbeispiel werden zuerst auf die gleiche Weise wie im ersten Ausführungsbeispiel ein Erste-Halbleiterzone-Bildungsschritt, ein Vorderseiten-Elementstruktur-Bildungsschritt, ein Vertiefter-Abschnitt-Bildungsschritt und ein Zweite-Halbleiterzone-Bildungsschritt ausgeführt (siehe 1 bis 7). Als nächstes wird auf die gleiche Weise wie im dritten Ausführungsbeispiel ein Elektroden-Bildungsschritt ausgeführt (siehe 14). Als nächstes wird, wie in 21 gezeigt, ein Material mit schlechter Lötmittel-Benetzbarkeit nur auf gewünschte Bereiche der Rückseite eines Halbleiterwafers 70 unter Verwendung von beispielsweise einem Verteiler oder Tintenstrahl aufgetragen. Das heißt, ohne dass das Material mit schlechter Lötmittel-Benetzbarkeit von Anfang an auf eine Oberfläche 71 aufgetragen wird, auf der eine Lötverbindung der Rückseite des Halbleiterwafers 70 ausgeführt wird, wird das Material mit schlechter Lötmittel-Benetzbarkeit nur auf eine Seitenwand und Unterseite eines vertieften Abschnitts 72 aufgetragen. Dadurch wird eine Folie 73, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, auf der Seitenwand und Unterseite des vertieften Abschnitts 72 ausgebildet (ein zweiter Folien-Bildungsschritt). Als nächstes werden auf die gleiche Weise wie im dritten Ausführungsbeispiel ein Schneidschritt und ein Verbindungsschritt ausgeführt (siehe 17), und das beispielsweise in 13 gezeigte Halbleiterbauelement ist vollendet.In the fifth embodiment, first, in the same manner as the first embodiment, a first-semiconductor-zone-forming step, a front-side-element-pattern-forming step, a lower-section-forming step, and a second-semiconductor-zone-forming step are executed (see FIG 1 to 7 ). Next, in the same manner as in the third embodiment, an electrode forming step is carried out (see 14 ). Next, as in 21 shown a material with poor solder wettability only on desired areas of the back of a semiconductor wafer 70 applied using, for example, a manifold or ink jet. That is, without the material having poor solder wettability from the beginning on a surface 71 is applied, on which a solder joint of the back of the semiconductor wafer 70 is carried out, the material with poor solder wettability is only on a side wall and bottom of a recessed portion 72 applied. This will make a slide 73 made of a material having poor solder wettability on the sidewall and bottom of the recessed portion 72 formed (a second film forming step). Next, in the same manner as in the third embodiment, a cutting step and a joining step are performed (see FIG 17 ), and that for example in 13 Semiconductor device shown is completed.

Im zweiten Folien-Bildungsschritt kann eine Polyimidharzfolie als die Folie 73 ausgebildet werden, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist. In diesem Fall kann ein Polyimidharz-Härtungsvorgang nach dem Beenden des Auftragens des Polyimidharzes auf alle gewünschten Bereiche der Rückseite des Halbleiterwafers 70 ausgeführt werden oder der Polyimidharz-Härtungsvorgang kann zur gleichen Zeit ausgeführt werden wie das Auftragen des Polyimidharzes auf die Rückseite des Halbleiterwafers 70.In the second film-forming step, a polyimide resin film may be used as the film 73 formed of a material having poor solder wettability. In this case, a polyimide resin curing process may be performed after completing the application of the polyimide resin to all desired areas of the back side of the semiconductor wafer 70 or the polyimide resin curing process may be carried out at the same time as applying the polyimide resin to the back surface of the semiconductor wafer 70 ,

Im zweiten Folien-Bildungsschritt kann ebenfalls ein Material mitschlechter Lötmittel-Benetzbarkeit auf nur die Unterseite und einen Unterseiten-Eckabschnitt des vertieften Abschnitts 72 aufgetragen werden. In diesem Fall wird eine Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, nur auf der Unterseite und dem Unterseiten-Eckabschnitt des vertieften Abschnitts 72 ausgebildet. Anschließend werden auf die gleiche Weise wie im vierten Ausführungsbeispiel ein Schneidschritt und ein Verbindungsschritt ausgeführt (siehe 20), und das beispielsweise in 18 gezeigte Halbleiterbauelement ist vollendet.In the second film-forming step, too, a material having poor solder wettability may be applied to only the bottom surface and a bottom corner portion of the recessed portion 72 be applied. In this case, a film formed of a material having poor solder wettability is only formed on the bottom and bottom corner portions of the recessed portion 72 educated. Subsequently, in the same manner as in the fourth embodiment, a cutting step and a joining step are performed (see FIG 20 ), and that for example in 18 Semiconductor device shown is completed.

Wie vorstehend beschrieben, wird gemäß dem Ausführungsbeispiel die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, auf zumindest der Unterseite und dem Unterseiten-Eckabschnitt des vertieften Abschnitts 72 ausgebildet. Deswegen ist es möglich, die gleichen Vorteile wie im dritten und vierten Ausführungsbeispiel zu erhalten. Da das Material mit schlechter Lötmittel-Benetzbarkeit nur auf die gewünschten Bereiche aufgetragen wird, besteht auch keine Notwendigkeit, einen Vorgang zum Entfernen des Materials mit schlechter Lötmittel-Benetzbarkeit, das auf einen nicht notwendigen Bereich aufgetragen wurde, auszuführen. Aus diesem Grund können die Herstellungsschritte verringert werden. Desgleichen ist es möglich, die Lötmittelmenge, die entfernt und weggeworfen wird, zu verringern. Deswegen können die Herstellungskosten gesenkt werden.As described above, according to the embodiment, the film formed of a material having poor solder wettability is formed on at least the lower side and the lower side corner portion of the recessed portion 72 educated. Therefore, it is possible to obtain the same advantages as in the third and fourth embodiments. Also, since the material having poor solder wettability is applied only to the desired areas, there is no need to carry out a process of removing the material having poor solder wettability applied to an unnecessary area. For this reason, the manufacturing steps can be reduced. Likewise, it is possible to reduce the amount of solder that is removed and discarded. Therefore, the manufacturing cost can be reduced.

Arbeitsbeispiel 1Working example 1

Die 22 bis 27, 29, 31 und 32 sind konzeptionelle Diagramme, die schematisch eine plane Form der Vorderseite eines Elementendabschnitts eines Halbleiterchips nach einem Temperatur- und Feuchtigkeits(H/S)-Test zeigen. Die 28, 30 und 33 sind ebenfalls konzeptionelle Diagramme, die eine Vergrößerung eines Abschnitts einer planen Form eines äußersten Umfangsbereichs einer Passivierungsfolie zeigen, die jeweils in den 27, 29 und 32 gezeigt ist. Zuerst wird ein Halbleiterbauelement, an dem ein Halbleiterchip angebracht ist, auf dem ein rückwärts sperrender Typ eines Halbleiterelements ausgebildet ist, gemäß dem dritten und vierten Ausführungsbeispiel hergestellt (siehe 13 und 18) (nachstehend als erstes und zweites Arbeitsbeispiel bezeichnet).The 22 to 27 . 29 . 31 and 32 15 are conceptual diagrams schematically showing a planar shape of the front side of an element end portion of a semiconductor chip after a temperature and humidity (H / S) test. The 28 . 30 and 33 3 are also conceptual diagrams showing an enlargement of a portion of a planer shape of an outermost peripheral portion of a passivation film, respectively in FIGS 27 . 29 and 32 is shown. First, a semiconductor device to which a semiconductor chip on which a reverse blocking type semiconductor element is formed according to the third and fourth embodiments is formed (refer to FIG 13 and 18 ) (hereinafter referred to as first and second working examples).

Im ersten Arbeitsbeispiel wird eine Kollektorelektrode 57 durch Sputtern ausgebildet. Eine Seitenwand 22 und Unterseite 23 eines vertieften Abschnitts 4 werden mit einer Polyimidharzfolie (einer Folie 52, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist) bedeckt. Als FP, die auf dem Halbleiterchip als spannungsfeste Struktur ausgebildet wird, wird eine Metallelektrode ausgebildet, die aus einer Al-Legierung ausgebildet ist. Eine Nitridfolie wird als Passivierungsfolie ausgebildet, die die FP bedeckt. Im zweiten Arbeitsbeispiel ist ebenfalls nur eine Unterseite 23 eines vertieften Abschnitts 4 mit einer Polyimidharzfolie (einer Folie 62, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist) bedeckt. Andere Bedingungen als diese sind die gleichen wie diejenigen im ersten Arbeitsbeispiel.In the first working example, a collector electrode 57 formed by sputtering. A side wall 22 and bottom 23 a recessed section 4 are coated with a polyimide resin film (a film 52 made of a material having poor solder wettability). As the FP formed on the semiconductor chip as a voltage-proof structure, a metal electrode formed of an Al alloy is formed. A nitride film is formed as a passivation film that covers the FP. In the second working example is also just a bottom 23 a deepened one section 4 with a polyimide resin film (a film 62 made of a material having poor solder wettability). Conditions other than these are the same as those in the first working example.

Ein Halbleiterbauelement, an dem ein Halbleiterchip angebracht ist, in dem nur eine Seine eines Elementendabschnitts einer Unterseite eines vertieften Abschnitts mit einer Polyimidharzfolie abgedeckt ist, wird als Vergleich hergestellt (nachstehend als Vergleichsbeispiel bezeichnet). Im Vergleichsbeispiel ist eine Seite eines Unterseiten-Eckabschnitts des vertieften Abschnitts nicht mit der Polyimidharzfolie abgedeckt. Dann wird von einem Flachabschnitt der Rückseite des Halbleiterchips zur Seite des Unterseiten-Eckabschnitts des vertieften Abschnitts über eine Lötmittelschicht mit einem Isoliersubstrat verbunden. Andere Bedingungen als diese sind die gleichen wie diejenigen im ersten Arbeitsbeispiel. Ein bereits bekanntes Halbleiterbauelement, bei dem die gesamte Rückseite eines Halbleiterchips mit einem Isoliersubstrat über eine Lötmittelschicht verbunden ist (siehe 36), wird ebenfalls hergestellt (nachstehend als erstes bereits bekanntes Beispiel bezeichnet). In dem ersten bereits bekannten Beispiel ist keine Polyimidharzfolie auf einer Seitenwand oder Unterseite des vertieften Abschnitts ausgebildet. Andere Bedingungen als diese sind die gleichen wie diejenigen im ersten Arbeitsbeispiel.A semiconductor device to which a semiconductor chip in which only one of an element end portion of a bottom surface of a recessed portion is covered with a polyimide resin film is prepared as a comparison (hereinafter referred to as a comparative example). In the comparative example, one side of a bottom corner portion of the recessed portion is not covered with the polyimide resin film. Then, a flat portion of the back side of the semiconductor chip to the side of the bottom corner portion of the recessed portion is connected to an insulating substrate via a solder layer. Conditions other than these are the same as those in the first working example. An already known semiconductor device in which the entire back side of a semiconductor chip is connected to an insulating substrate via a solder layer (see 36 ) is also prepared (hereinafter referred to as the first already known example). In the first example already known, no polyimide resin film is formed on a sidewall or bottom surface of the recessed portion. Conditions other than these are the same as those in the first working example.

Ein allgemeiner Flüssigkeitstanktyp-Temperatur- und -Feuchtigkeits-(H/S)-Test wird an dem ersten und zweiten Arbeitsbeispiel, dem Vergleichsbeispiel und dem ersten bereits bekannten Beispiel ausgeführt, das Halbleiterbauelement wird einer Umgebung ausgesetzt, in der sich die Temperatur rasch ändert, und die Widerstands- bzw. Festigkeitseigenschaften des Halbleiterbauelements werden ausgewertet. Insbesondere wird die Temperatur als Testbedingungen des H/S-Tests von –40 bis 125°C angenommen, ein Zyklus wird als 40 Minuten angenommen und es werden die Widerstandseigenschaften des Halbleiterbauelements nach 100 Zyklen und nach 200 Zyklen ausgewertet. Im Flüssigkeitstank dient ein Heizmedium der Fluorreihe (eine Perfluorpolyesterverbindung: PPFE) als Lösungsmittel.A general fluid-stem type temperature and humidity (H / S) test is performed on the first and second working examples, the comparative example and the first example already known, the semiconductor device is exposed to an environment in which the temperature changes rapidly, and the resistance and strength properties of the semiconductor device are evaluated. In particular, the temperature is assumed as test conditions of the H / S test from -40 to 125 ° C, one cycle is assumed to be 40 minutes, and the resistance characteristics of the semiconductor device are evaluated after 100 cycles and after 200 cycles. In the liquid tank, a fluorine series heating medium (a perfluoropolyester compound: PPFE) serves as a solvent.

Die plane Form der Vorderseite des ersten Arbeitsbeispiels nach dem H/S-Test ist in den 22 bis 24 gezeigt (100, 200 und 300 Zyklen). Ebenso ist die plane Form der Vorderseite des zweiten Arbeitsbeispiels nach dem H/S Test in den 25 und 26 gezeigt (100 und 200 Zyklen). Die plane Form der Vorderseite des Vergleichsbeispiels nach dem H/S Test ist auch in den 27 bis 30 gezeigt (100 und 200 Zyklen). Desgleichen ist die plane Form der Vorderseite des ersten bereits bekannten Beispiels nach dem H/S-Test in den 31 bis 33 gezeigt (100 und 200 Zyklen).The flat shape of the front of the first working example after the H / S test is in the 22 to 24 shown (100, 200 and 300 cycles). Likewise, the flat shape of the front of the second working example after the H / S test in the 25 and 26 shown (100 and 200 cycles). The planar shape of the front side of the comparative example according to the H / S test is also in the 27 to 30 shown (100 and 200 cycles). Likewise, the planar shape of the front side of the first known example after the H / S test in the 31 to 33 shown (100 and 200 cycles).

Bei dem ersten und zweiten Arbeitsbeispiel wird keine Rissbildung oder Ablösung in der Passivierungsfolie oder dergleichen, die auf der Oberfläche des Halbleiterchips vorgesehen ist, selbst nach der Ausführung von 100 Zyklen des H/S-Tests (siehe 22 und 25) bestätigt, dann wird der Vorgang fortgeführt, bis 200 Zyklen ausgeführt sind (siehe 23 und 26). Bei dem ersten Arbeitsbeispiel wird der H/S-Test weiter ausgeführt, aber es wird selbst an dem Punkt, an dem 300 Zyklen beendet sind, ebenfalls keine Rissbildung oder Ablösung in der Passivierungsfolie oder dergleichen, die auf der Oberfläche des Halbleiterchips vorgesehen ist, bestätigt (siehe 24). Desgleichen wird bei dem ersten und zweiten Arbeitsbeispiel keine Rissbildung nach dem H/5 Test im Silicium-(Si)Abschnitt oder der FP beispielsweise einer Trennschicht des Halbleiterchips (nicht gezeigt) bestätigt.In the first and second working examples, cracking or peeling in the passivation film or the like provided on the surface of the semiconductor chip does not occur even after execution of 100 cycles of the H / S test (see FIG 22 and 25 ), then the process continues until 200 cycles have been completed (see 23 and 26 ). In the first working example, the H / S test is further executed, but even at the point where 300 cycles are completed, no cracking or peeling in the passivation film or the like provided on the surface of the semiconductor chip is confirmed (please refer 24 ). Likewise, in the first and second working examples, cracking after the H / 5 test in the silicon (Si) portion or the FP of, for example, a release layer of the semiconductor chip (not shown) is confirmed.

Währenddessen wird beim Vergleichsbeispiel ein Riss 81 in einem äußersten Umfangsabschnitt 80 der Passivierungsfolie nach Ausführung von 100 Zyklen des H/S-Tests bestätigt (siehe 27 und 28). Auch wird, wenn mit der Ausführung des H/S-Tests fortgefahren wird, auch wenn keine Ablösung der Passivierungsfolie im Vergleichsbeispiel an dem Punkt, an dem 200 Zyklen beendet sind, bestätigt wird (siehe 29 und 30), das Wachstum einer intermetallischen Verbindung, die aus einem Bestandteil einer Au-Legierung ausgebildet ist, in einem inneren Abschnitt der FP (nicht gezeigt) beobachtet. Aufgrund des Wachstums der untermetallischen Verbindung tritt in dem inneren Abschnitt der FP ein Hohlraum auf und, da sich die Form des Hohlraums aufgrund einer Belastung, die auf einen Traufenabschnitt des Halbleiterchips ausgeübt wird, verändert, wird angenommen, dass eine Rissbildung oder Ablösung in der FP und Passivierungsfolie auftreten wird.Meanwhile, in the comparative example, a crack 81 in an outermost peripheral portion 80 of the passivation film after carrying out 100 cycles of the H / S test (see 27 and 28 ). Also, if the execution of the H / S test is continued even if no release of the passivation film in the comparative example is confirmed at the point where 200 cycles are completed (see 29 and 30 ), the growth of an intermetallic compound formed of a constituent of an Au alloy is observed in an inner portion of the FP (not shown). Due to the growth of the submetallic compound, a void occurs in the inner portion of the FP, and, since the shape of the void changes due to stress applied to a eaves portion of the semiconductor chip, it is considered that cracking or peeling in the FP and passivation film will occur.

Ebenso wird bei dem ersten bereits bekannten Beispiel bestätigt, dass eine Ablösung 82 der Passivierungsfolie vom Si-Abschnitt auftritt (siehe 31). In 31 ist eine Bedingung, in der die plane Form der Passivierungsfolie gestört und die Passivierungsfolie an Stellen abgelöst wird, durch dunkle Schattierung angegeben. Ebenso wird bei dem ersten bereits bekannten Beispiel bei einer Fortsetzung der Ausführung des H/S-Tests der Bereich der Passivierungsfolienablösung breiter und es wird bestätigt, dass ein Abschnitt 83, in dem die FP vollständig von der Oberfläche Halbleiterchips abgelöst ist, an dem Punkt auftritt, an dem 200 Zyklen beendet sind (siehe 32 und 33). In 33 ist eine Bedingung, in der die Passivierungsfolie und FP vollständig abgelöst sind, durch dunkle Schattierung angegeben. Ebenfalls wird bei dem ersten bereits bekannten Beispiel das Wachstum einer intermetallischen Verbindung, die aus einem Bestandteil einer Au-Legierung ausgebildet ist, in einem (nicht gezeigten) inneren Abschnitt der FP beobachtet. Der Grund dafür ist der gleiche wie derjenige beim Vergleichsbeispiel.Likewise, it is confirmed in the first example already known that a replacement 82 the passivation film from the Si section occurs (see 31 ). In 31 For example, a condition in which the planar shape of the passivation film is disturbed and the passivation film is peeled off at positions is indicated by dark shading. Also, in the first example already known, if the H / S test is continued, the range of the passivation film peeling becomes wider, and it is confirmed that one section 83 in which the FP is completely detached from the surface of semiconductor chips, occurs at the point where 200 cycles have ended (see 32 and 33 ). In 33 For example, a condition in which the passivation film and FP are completely peeled off is indicated by dark shading. Also, in the first example already known, the growth of an intermetallic compound formed of a constituent of an Au alloy in a (not shown) observed inside section of the FP. The reason for this is the same as that in the comparative example.

Ebenfalls wird ein Halbleiterbauelement mit der gleichen Konfiguration wie das erste bereits bekannte Beispiel hergestellt (nachstehend als zweites bereits bekanntes Beispiel bezeichnet). Dann wird ein allgemeiner Lufttanktyp eines Wärmezyklus (H/C)-Tests an dem zweiten bereits bekannten Beispiel ausgeführt, das Halbleiterbauelement wird einer Umgebung ausgesetzt, in der sich eine hohe Temperatur und eine niedrige Temperatur wiederholt abwechseln, und die Widerstandsfähigkeit des Halbleiterbauelements wird ausgewertet. Die Testbedingungen des H/C Tests werden so angenommen, dass die Temperatur –40 bis 125°C beträgt, ein Zyklus 180 Minuten beträgt und der Testzyklus 100 Zyklen umfasst. Auch bei dem zweiten bereits bekannten Beispiel wird ein Wachstum einer intermetallischen Verbindung, die aus einem Bestandteil einer Au-Legierung ausgebildet ist, in einem inneren Abschnitt der FP (nicht gezeigt) beobachtet.Also, a semiconductor device having the same configuration as the first example already known is manufactured (hereinafter referred to as a second already known example). Then, a general air-tank type of heat cycle (H / C) test is performed on the second example already known, the semiconductor device is exposed to an environment in which a high temperature and a low temperature alternate repeatedly, and the resistance of the semiconductor device is evaluated. The test conditions of the H / C test are assumed that the temperature is -40 to 125 ° C, one cycle is 180 minutes and the test cycle comprises 100 cycles. Also in the second example already known, growth of an intermetallic compound formed of a constituent of an Au alloy is observed in an inner portion of the FP (not shown).

Aus den vorstehend beschriebenen Ergebnissen ist ersichtlich, dass, wenn zumindest die Unterseite und der Unterseiten-Eckabschnitt des vertieften Abschnitts des Halbleiterchips mit einer Polyimidharzfolie abgedeckt sind (das erste und zweite Arbeitsbeispiel), im Elementendabschnitt des Halbleiterchips keine Rissbildung oder Ablösung auftritt, selbst nachdem 200 Zyklen des H/S Tests ausgeführt sind. Es wird angenommen, dass der Grund dafür darin liegt, dass, da keine Lötmittelschicht auf der Unterseite oder dem Unterseiten-Eckabschnitt des vertieften Abschnitts wegen der Polyimidharzfolie ausgebildet ist, der Traufenabschnitt des Halbleiterchips nicht durch die Lötmittelschicht mit dem Isoliersubstrat verbunden ist, was bedeutet, dass keine Biegebelastung auf den Traufenabschnitt des Halbleiterchips ausgeübt wird.From the above-described results, it can be seen that, when at least the lower side and the lower side corner portion of the recessed portion of the semiconductor chip are covered with a polyimide resin film (the first and second working examples), cracking or peeling does not occur in the element end portion of the semiconductor chip even after 200 Cycles of the H / S test are performed. It is considered that the reason for this is that since no solder layer is formed on the lower side or the lower side corner portion of the recessed portion because of the polyimide resin film, the eaves portion of the semiconductor chip is not connected to the insulating substrate by the solder layer, that is, that no bending load is exerted on the eaves portion of the semiconductor chip.

Währenddessen ist es bei dem ersten bereits bekannten Beispiel, da der Elementendabschnitt des Halbleiterchips im Vergleich zur Seite der aktiven Zone aufgrund des Traufenabschnitts dünn ist und der Traufenabschnitt durch die Lötmittelschicht vollständig am Isoliersubstrat befestigt ist, wahrscheinlich, dass sich der Elementendabschnitt aufgrund einer Belastung von außen biegt. Aus diesem Grund wird bei dem ersten und zweiten bereits bekannten Beispiel angenommen, dass eine Verformung lokal im Elementendabschnitt des Halbleiterchips auftritt und sich die Passivierungsfolie ablöst. Im Gegensatz hierzu ist bei dem ersten und zweiten Arbeitsbeispiel, wie vorstehend beschrieben, der Traufenabschnitt nicht durch die Lötmittelschicht an dem Isoliersubstrat befestigt. Aus diesem Grund wird bei dem ersten und zweiten Arbeitsbeispiels angenommen, dass keine lokalisierte Verformung im Elementendabschnitt des Halbleiterchips auftritt und keine Rissbildung oder Ablösung auftritt, selbst nachdem 200 Zyklen des H/S-Tests ausgeführt sind.Meanwhile, in the first example already known, since the element end portion of the semiconductor chip is thin compared with the active region side due to the eaves portion and the eaves portion is completely fixed to the insulating substrate by the solder layer, it is likely that the element end portion will be subjected to external stress bends. For this reason, in the first and second already-known examples, it is assumed that deformation occurs locally in the element end portion of the semiconductor chip and the passivation film peels off. In contrast, in the first and second working examples, as described above, the eaves portion is not fixed to the insulating substrate by the solder layer. For this reason, in the first and second working examples, it is assumed that no localized deformation occurs in the element end portion of the semiconductor chip and no cracking or peeling occurs even after 200 cycles of the H / S test are performed.

Deswegen ist ersichtlich, dass der Widerstand des ersten und zweiten Arbeitsbeispiels im Vergleich zu demjenigen des Vergleichsbeispiels und des ersten bereits bekannten Beispiels hoch ist. Auch ist ersichtlich, dass es bei dem Halbleiterbauelement gemäß dem ersten und zweiten Ausführungsbeispiel, da die Unterseite und der Unterseiten-Eckabschnitt des vertieften Abschnitts nicht durch die Lötmittelschicht mit dem Isoliersubstrat verbunden sind, ebenfalls möglich ist, die gleichen Vorteile wie bei dem ersten und zweiten Arbeitsbeispiel zu erhalten.Therefore, it can be seen that the resistance of the first and second working examples is high as compared with that of the comparative example and the first example already known. Also, it can be seen that in the semiconductor device according to the first and second embodiments, since the lower side and the lower side corner portion of the recessed portion are not connected to the insulating substrate by the solder layer, it is also possible to have the same advantages as in the first and second embodiments To obtain working example.

Arbeitsbeispiel 2Working example 2

34 ist ein charakteristisches Diagramm, das die Beziehung zwischen der Dicke einer metallischen Elektrodenfolie und der Lötmittel-Benetzbarkeit zeigt. 34 ist ein konzeptionelles Diagramm, das schematisch die plane Form von Lötmittel zeigt, das auf die Oberfläche von Au-Elektrodenfolien mit unterschiedlichen Dicken aufgetragen ist. In 34 sind das verflüssigte Lötmittel und die Au-Elektrodenfolie durch Schattierung angegeben. In 34 ist der vergleichsweise helle Bereich das verflüssigte Lötmittel und der dunkelste Bereich ist die Au-Elektrodenfolie. Zuerst werden erste bis vierte Proben, in denen eine Au-Elektrodenfolie auf der Oberfläche eines Si-Substrats ausgebildet ist, hergestellt. Bei der ersten bis vierten Probe beträgt die Dicke der Au-Elektrodenfolie 0,05 μm bzw. 0,10 μm bzw. 0,15 μm bzw. 0,20 μm. Dann werden die gleiche Menge und die gleiche Größe eines Lötmittels in Pastenform auf die Oberfläche der ersten bis vierten Probe aufgetragen und geschmolzen und es wird die Lötmittel-Benetzbarkeit in Bezug auf die Dicke der metallischen Elektrodenfolie überprüft. Die Überprüfung wird für jede Probe fünf Mal ausgeführt. 34 Fig. 12 is a characteristic diagram showing the relationship between the thickness of a metallic electrode foil and the solder wettability. 34 Fig. 12 is a conceptual diagram schematically showing the planar shape of solder deposited on the surface of Au electrode films having different thicknesses. In 34 For example, the liquefied solder and the Au electrode film are indicated by shading. In 34 For example, the comparatively bright area is the liquefied solder, and the darkest area is the Au electrode film. First, first to fourth samples in which an Au electrode film is formed on the surface of a Si substrate are prepared. In the first to fourth samples, the thickness of the Au electrode film is 0.05 μm, 0.10 μm, 0.15 μm and 0.20 μm, respectively. Then, the same amount and the same size of a solder in paste form are applied and melted on the surface of the first to fourth samples, and the solder wettability with respect to the thickness of the metallic electrode film is checked. The check is performed five times for each sample.

Bei der ersten Probe (Foliendicke 0,05 μm) wird bestätigt, dass das Lötmittel auf der Au-Elektrodenfolie bei keiner der Überprüfungen von der Auftragungsstelle wegfließt. Das heißt, es ist ersichtlich, dass die Lötmittel-Benetzbarkeit auf der ersten Probe schlecht ist. Währenddessen ist bei der zweiten Probe (Foliendicke 0,10 μm) ersichtlich, dass mit Ausnahme bei einer Überprüfung das Lötmittel auf der Au-Elektrodenfolie von der Auftragungsstelle wegfließt. Auch bei der dritten und vierten Probe (Foliendicke 0,15 μm oder mehr) ist ersichtlich, dass das Lötmittel auf der Au-Elektrodenfolie bei allen Überprüfungen von der Auftragungsstelle wegfließt. Das heißt, es ist ersichtlich, dass die Lötmittel-Benetzbarkeit bei den zweiten bis vierten Probe gut ist (siehe 34).For the first sample (film thickness 0.05 μm), it is confirmed that the solder on the Au electrode film does not flow away from the application site in any of the checks. That is, it can be seen that the solder wettability on the first sample is poor. Meanwhile, in the second sample (film thickness 0.10 μm), it can be seen that, except for a check, the solder on the Au electrode film flows away from the application site. Also, in the third and fourth samples (film thickness 0.15 μm or more), it can be seen that the solder on the Au electrode film flows away from the application site in all the inspections. That is, it can be seen that the solder wettability in the second to fourth samples is good (see 34 ).

Aus den vorstehend beschriebenen Ergebnissen ist ersichtlich, dass es möglich ist, die Lötmittel-Benetzbarkeit auf der Au-Elektrodenfolie durch Ausbildung der Au-Elektrodenfolie in einer Dicke von 0,05 μm oder weniger zu verschlechtern. Es ist ersichtlich, dass es möglich ist, die Lötmittel-Benetzbarkeit auf der Au-Elektrodenfolie durch Ausbildung der Au-Elektrodenfolie in einer Dicke von mehr als 0,05 μm zu verbessern.From the results described above, it can be seen that it is possible to use the Solder wettability on the Au electrode film by forming the Au electrode film in a thickness of 0.05 .mu.m or less. It can be seen that it is possible to improve the solder wettability on the Au electrode film by forming the Au electrode film in a thickness of more than 0.05 μm.

Für die Erfindung wurde ein Halbleiterchip beschrieben, auf dem ein rückwärts sperrender Typ eines Halbleiterelements ausgebildet ist, aber da die Erfindung nicht auf die vorstehend beschriebenen Ausführungsbeispiele beschränkt ist, kann sie bei einem Halbleiterchip angewendet werden, der im Elementendabschnitt einen Abschnitt (einen Traufenabschnitt) aufweist, der dünner als die Seite der aktiven Zone ist. Auch kann die Seitenwand des im Halbleiterchip vorgesehenen vertieften Abschnitts in Bezug auf die Oberfläche des Halbleiterchips geneigt oder ungefähr vertikal ausgebildet sein. In diesem Fall kann der vertiefte Abschnitt unter Anwendung von beispielsweise einem Trockenätzen ausgebildet sein.The invention has described a semiconductor chip on which a reverse blocking type semiconductor element is formed, but since the invention is not limited to the above-described embodiments, it can be applied to a semiconductor chip having a portion (a eaves portion) in the element end portion which is thinner than the side of the active zone. Also, the sidewall of the recessed portion provided in the semiconductor chip may be inclined or approximately vertically formed with respect to the surface of the semiconductor chip. In this case, the recessed portion may be formed using, for example, dry etching.

Wie vorstehend beschrieben, sind das Halbleiterbauelement und Halbleiterbauelement-Herstellungsverfahren gemäß der Erfindung bei einem Leistungshalbleiterbauelement nützlich, das in einem Leistungsumwandlungselement und verschiedenen Arten industrieller Maschinen verwendet wird, wie etwa einem Bauelement vom bidirektionalen Typ oder einem rückwärts sperrenden Bauelement mit bidirektionalen Spannungsfestigkeitseigenschaften.As described above, the semiconductor device and semiconductor device manufacturing method according to the invention are useful in a power semiconductor device used in a power conversion element and various types of industrial machines, such as a bidirectional type device or a reverse blocking device having bi-directional withstand voltage characteristics.

Merkmale, Bestandteile und spezifische Einzelheiten der Strukturen der vorstehend beschriebenen Ausführungsbeispiele und Arbeitsbeispiele können ausgetauscht oder kombiniert werden, um weitere Ausführungsbeispiele und Arbeitsbeispiele zu bilden, die für den jeweiligen Anwendungszweck optimiert sind. Soweit jene Modifikationen für einen Fachmann auf dem Gebiet leicht erkennbar sind, sollen sie der Kürze und Prägnanz der vorliegenden Beschreibung halber durch die obige Beschreibung implizit offenbart sein, ohne dass jede mögliche Kombination explizit angegeben wird.Features, components and specific details of the structures of the above described embodiments and working examples may be interchanged or combined to form further embodiments and working examples optimized for the particular application. Insofar as those modifications are readily apparent to one skilled in the art, for the brevity and conciseness of the present description, they are intended to be implicitly disclosed by the above description, without any possible combination being explicitly indicated.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of the documents listed by the applicant has been generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • WO 2009/139417 [0004] WO 2009/139417 [0004]
  • JP 2006-303410 A [0005, 0007, 0021, 0021] JP 2006-303410 A [0005, 0007, 0021, 0021]
  • JP 2008-130622 A [0006] JP 2008-130622 A [0006]
  • JP 2006-156926 A [0007] JP 2006-156926 A [0007]
  • JP 2007-123357 A [0008] JP 2007-123357 A [0008]
  • JP 2006-049777 A [0016] JP 2006-049777A [0016]

Claims (20)

Halbleiterbauelement mit: einer Vorderseiten-Elementstruktur (2), die auf einer ersten Hauptfläche eines Substrats (1) vom ersten Konduktivitätstyp vorgesehen ist; einer ersten Halbleiterzone (3) vom zweiten Konduktivitätstyp, die in einem Elementendabschnitt der ersten Hauptfläche des Substrats vorgesehen ist; einem vertieften Abschnitt (4), der die erste Halbleiterzone (3) von einer zweiten Hauptfläche des Substrats erreicht; einer zweiten Halbleiterzone (6) vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone (3), die auf der zweiten Hauptfläche des Substrats vorgesehen ist, elektrisch verbunden ist; und einer Elektrode (7), die aus einer Elektrodenfolie von zumindest mehr als einer Schicht ausgebildet ist, die über der gesamten Oberfläche der zweiten Halbleiterzone (6) vorgesehen ist, wobei die Dicke der äußersten Elektrodenfolie der Elektrode (7), die auf einer Seitenwand des vertieften Abschnitts (4) vorgesehen ist, 0,05 μm oder weniger beträgt.Semiconductor device comprising: a front side element structure ( 2 ) located on a first major surface of a substrate ( 1 ) of the first conductivity type is provided; a first semiconductor zone ( 3 ) of the second conductivity type provided in an element end portion of the first main surface of the substrate; a recessed section ( 4 ), the first semiconductor zone ( 3 ) is reached from a second major surface of the substrate; a second semiconductor zone ( 6 ) of the second conductivity type associated with the first semiconductor region ( 3 ) provided on the second major surface of the substrate is electrically connected; and an electrode ( 7 ), which is formed from an electrode foil of at least more than one layer, which extends over the entire surface of the second semiconductor zone (FIG. 6 ), the thickness of the outermost electrode foil of the electrode ( 7 ) located on a side wall of the recessed section ( 4 ) is 0.05 μm or less. Halbleiterbauelement nach Anspruch 1, wobei die Dicke der äußersten Elektrodenfolie der Elektrode (7), die auf der Unterseite des vertieften Abschnitts (4) vorgesehen ist, 0,05 μm oder weniger beträgt.A semiconductor device according to claim 1, wherein the thickness of the outermost electrode foil of the electrode ( 7 ) located on the bottom of the recessed section ( 4 ) is 0.05 μm or less. Halbleiterbauelement nach Anspruch 1 oder 2, weiterhin mit: einer Lötmittelschicht (11), die die Elektrode außer der Elektrode, die auf der Seitenwand und Unterseite des vertieften Abschnitts (4) vorgesehen ist, abdeckt.A semiconductor device according to claim 1 or 2, further comprising: a solder layer ( 11 ), which is the electrode except the electrode, which is on the sidewall and bottom of the recessed section ( 4 ) is provided covers. Halbleiterbauelement nach Anspruch 3, wobei die Lötmittelschicht (11) weiterhin die Elektrode abdichtet, die auf einem offenen Endabschnitt des vertieften Abschnitts (4) vorgesehen ist.Semiconductor component according to claim 3, wherein the solder layer ( 11 ) further seals the electrode located on an open end portion of the recessed portion (FIG. 4 ) is provided. Halbleiterbauelement mit: einer Vorderseiten-Elementstruktur (2), die auf einer ersten Hauptfläche eines Substrats (1) vom ersten Konduktivitätstyp vorgesehen ist; einer ersten Halbleiterzone (3) vom zweiten Konduktivitätstyp, die in einem Elementendabschnitt der ersten Hauptfläche des Substrats vorgesehen ist; einem vertieften Abschnitt (4), der die erste Halbleiterzone (3) von einer zweiten Hauptfläche des Substrats erreicht; einer zweiten Halbleiterzone (6) vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone (3), die auf der zweiten Hauptfläche des Substrats vorgesehen ist, elektrisch verbunden ist; und einer Elektrode (7) in Kontakt mit der zweiten Halbleiterzone (6), die so vorgesehen ist, dass sie von einem Elementmittelabschnitt der zweiten Hauptfläche des Substrats zu einer Seitenwand des vertieften Abschnitts (4) verläuft.Semiconductor device comprising: a front side element structure ( 2 ) located on a first major surface of a substrate ( 1 ) of the first conductivity type is provided; a first semiconductor zone ( 3 ) of the second conductivity type provided in an element end portion of the first main surface of the substrate; a recessed section ( 4 ), the first semiconductor zone ( 3 ) is reached from a second major surface of the substrate; a second semiconductor zone ( 6 ) of the second conductivity type associated with the first semiconductor region ( 3 ) provided on the second major surface of the substrate is electrically connected; and an electrode ( 7 ) in contact with the second semiconductor zone ( 6 ) provided to extend from an element center portion of the second main surface of the substrate to a sidewall of the recessed portion (Fig. 4 ) runs. Halbleiterbauelement mit: einer Vorderseiten-Elementstruktur (2), die auf einer ersten Hauptfläche eines Substrats (1) vom ersten Konduktivitätstyp vorgesehen ist; einer ersten Halbleiterzone (3) vom zweiten Konduktivitätstyp, die in einem Elementendabschnitt der ersten Hauptfläche des Substrats vorgesehen ist; einem vertieften Abschnitt (4), der die erste Halbleiterzone (3) von einer zweiten Hauptfläche des Substrats erreicht; einer zweiten Halbleiterzone (6) vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone (3), die auf der zweiten Hauptfläche des Substrats vorgesehen ist, elektrisch verbunden ist; und einer Elektrode (7), die über der gesamten Oberfläche der zweiten Halbleiterzone (6) vorgesehen ist, wobei die Elektrode, die auf einer Seitenwand und Unterseite des vertieften Abschnitts (4) vorgesehen ist, mit einer Folie bedeckt ist, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist.Semiconductor device comprising: a front side element structure ( 2 ) located on a first major surface of a substrate ( 1 ) of the first conductivity type is provided; a first semiconductor zone ( 3 ) of the second conductivity type provided in an element end portion of the first main surface of the substrate; a recessed section ( 4 ), the first semiconductor zone ( 3 ) is reached from a second major surface of the substrate; a second semiconductor zone ( 6 ) of the second conductivity type associated with the first semiconductor region ( 3 ) provided on the second major surface of the substrate is electrically connected; and an electrode ( 7 ) over the entire surface of the second semiconductor zone ( 6 ) is provided, wherein the electrode, on a side wall and underside of the recessed portion ( 4 ) is covered with a film formed of a material having poor solder wettability. Halbleiterbauelement nach Anspruch 6, wobei die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, nur die Elektrode bedeckt, die auf der Unterseite des vertieften Abschnitts (4) vorgesehen ist.The semiconductor device according to claim 6, wherein the film formed of a material having poor solder wettability covers only the electrode disposed on the bottom surface of the recessed portion. 4 ) is provided. Halbleiterbauelement nach Anspruch 6 oder 7, wobei die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, eine Polyimidharzfolie ist.A semiconductor device according to claim 6 or 7, wherein the film formed of a material having poor solder wettability is a polyimide resin film. Halbleiterbauelement nach mindestens einem der Ansprüche 5 bis 8, weiterhin mit: einer Lötmittelschicht (11), die die Elektrode (7) bedeckt, die auf der Seite der zweiten Hauptfläche des Substrats freiliegt.Semiconductor component according to at least one of claims 5 to 8, further comprising: a solder layer ( 11 ), which is the electrode ( 7 ) exposed on the side of the second major surface of the substrate. Halbleiterbauelement-Herstellungsverfahren mit: einem Erste-Halbleiterzone-Bildungsschritt zum Ausbilden einer ersten Halbleiterzone (3) vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp; einem Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilden einer Vorderseiten-Elementstruktur (2) auf der ersten Hauptfläche des Wafers; einen Vertiefter-Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts (4), der die erste Halbleiterzone (3) von einer zweiten Hauptfläche des Wafers erreicht; einem Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone (6) vom zweiten Konduktivitätstyp, der mit der ersten Halbleiterzone (3) auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist; und einem Elektroden-Bildungsschritt zum Ausbilden einer Elektrode (7), die aus einer Elektrodenfolie von zumindest mehr als einer Schicht über der gesamten Oberfläche der zweiten Halbleiterzone (6) ausgebildet ist, wobei in dem Elektroden-Bildungsschritt die Dicke der äußersten Elektrodenfolie der Elektrode (7), die auf einer Seitenwand des vertieften Abschnitts (4) ausgebildet ist, 0,05 μm oder weniger beträgt.A semiconductor device manufacturing method comprising: a first semiconductor zone formation step for forming a first semiconductor region ( 3 second conductivity type on a first main surface of a first conductivity type wafer; a front-side element structure forming step for forming a front-side element structure (FIG. 2 ) on the first major surface of the wafer; a recessed portion forming step for forming a recessed portion (FIG. 4 ), the first semiconductor zone ( 3 ) is reached from a second major surface of the wafer; a second semiconductor zone forming step for forming a second semiconductor region ( 6 ) of the second conductivity type, which is connected to the first semiconductor zone ( 3 ) is electrically connected on the second major surface of the wafer; and an electrode-forming step for forming an electrode ( 7 ), which consists of an electrode foil of at least more than one layer over the whole Surface of the second semiconductor zone ( 6 ), wherein in the electrode-forming step, the thickness of the outermost electrode foil of the electrode ( 7 ) located on a side wall of the recessed section ( 4 ) is 0.05 μm or less. Halbleiterbauelement-Herstellungsverfahren nach Anspruch 10, wobei in dem Elektroden-Bildungsschritt die Dicke der äußersten Elektrodenfolie der Elektrode (7), die auf einer Unterseite des vertieften Abschnitts (4) ausgebildet ist, 0,05 μm oder weniger beträgt.The semiconductor device manufacturing method according to claim 10, wherein in the electrode-forming step, the thickness of the outermost electrode film of the electrode ( 7 ) located on a lower side of the recessed section ( 4 ) is 0.05 μm or less. Halbleiterbauelement-Herstellungsverfahren mit: einem Erste-Halbleiterzone-Bildungsschritt zum Ausbilden einer ersten Halbleiterzone (3) vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp; einem Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilden einer Vorderseiten-Elementstruktur (2) auf der ersten Hauptfläche des Wafers; einem Vertiefter Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts (4), der die erste Halbleiterzone (3) von einer zweiten Hauptfläche des Wafers erreicht; einem Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone (6) vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone (3) auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist; einem Masken-Bildungsschritt zum Ausbilden einer Maske, die eine Unterseite des vertieften Abschnitts (4) abdeckt; und einem Elektroden-Bildungsschritt zum Ausbilden einer Elektrode (7), die auf der Oberfläche der zweiten Halbleiterzone (6) mit der Maske als Maske ausgebildet ist.A semiconductor device manufacturing method comprising: a first semiconductor zone formation step for forming a first semiconductor region ( 3 second conductivity type on a first main surface of a first conductivity type wafer; a front-side element structure forming step for forming a front-side element structure (FIG. 2 ) on the first major surface of the wafer; a recessed portion forming step for forming a recessed portion ( 4 ), the first semiconductor zone ( 3 ) is reached from a second major surface of the wafer; a second semiconductor zone forming step for forming a second semiconductor region ( 6 ) of the second conductivity type associated with the first semiconductor region ( 3 ) is electrically connected on the second major surface of the wafer; a mask forming step of forming a mask having a bottom surface of the recessed portion (FIG. 4 ) covers; and an electrode-forming step for forming an electrode ( 7 ), which on the surface of the second semiconductor zone ( 6 ) is formed with the mask as a mask. Halbleiterbauelement-Herstellungsverfahren nach mindestens einem der Ansprüche 10 bis 12, weiterhin mit: einem Schneidschritt zum Schneiden des Wafers in einzelne Chips nach dem Elektroden-Bildungsschritt; und einem Verbindungsschritt zum Verbinden der zweiten Hauptfläche des Chips mit einem Schaltungssubstrat über eine Lötmittelschicht (11).The semiconductor device manufacturing method according to any one of claims 10 to 12, further comprising: a cutting step of cutting the wafer into individual chips after the electrode forming step; and a connecting step of connecting the second main surface of the chip to a circuit substrate via a solder layer (FIG. 11 ). Halbleiterbauelement-Herstellungsverfahren mit: einem Erste-Halbleiterzone-Bildungsschritt zum Ausbilden einer ersten Halbleiterzone (3) vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp; einem Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilden einer Vorderseiten-Elementstruktur (2) auf der ersten Hauptfläche des Wafers; einem Vertiefter-Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts (4), der die erste Halbleiterzone (3) von einer zweiten Hauptfläche des Wafers erreicht; einem Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone (6) vom zweiten Konduktivitätstyp, die mit der ersten Halbleiterzone (3) auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist; einem Elektroden-Bildungsschritt zum Ausbilden einer Elektrode (7) über der gesamten Oberfläche der zweiten Halbleiterzone (6); einem ersten Folien-Bildungsschritt zum Ausbilden einer Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, über der gesamten Oberfläche der Elektrode (7); und einem Entfernungsschritt zum Entfernen der Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, wobei sie nur auf einer Seitenwand und Unterseite des vertieften Abschnitts (4) belassen wird.A semiconductor device manufacturing method comprising: a first semiconductor zone formation step for forming a first semiconductor region ( 3 second conductivity type on a first main surface of a first conductivity type wafer; a front-side element structure forming step for forming a front-side element structure (FIG. 2 ) on the first major surface of the wafer; a recessed portion forming step for forming a recessed portion ( 4 ), the first semiconductor zone ( 3 ) is reached from a second major surface of the wafer; a second semiconductor zone forming step for forming a second semiconductor region ( 6 ) of the second conductivity type associated with the first semiconductor region ( 3 ) is electrically connected on the second major surface of the wafer; an electrode forming step for forming an electrode ( 7 ) over the entire surface of the second semiconductor zone ( 6 ); a first film forming step for forming a film formed of a material having poor solder wettability over the entire surface of the electrode ( 7 ); and a removal step for removing the film formed of a material having poor solder wettability, being deposited on only one side wall and bottom surface of the recessed portion (FIG. 4 ) is left. Halbleiterbauelement-Herstellungsverfahren nach Anspruch 14, wobei im Entfernungsschritt die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, entfernt wird, wobei sie nur auf der Unterseite des vertieften Abschnitts (4) belassen wird.The semiconductor device manufacturing method according to claim 14, wherein in the removing step, the film formed of a material having poor solder wettability is removed, leaving only on the lower surface of the recessed portion (FIG. 4 ) is left. Halbleiterbauelement-Herstellungsverfahren nach Anspruch 14 oder 15, weiterhin mit: einem Schneidschritt zum Schneiden des Wafers in einzelne Chips nach dem Entfernungsschritt; und einem Verbindungsschritt zum Verbinden der zweiten Hauptfläche des Chips mit einem Schaltungssubstrat über eine Lötmittelschicht (11).The semiconductor device manufacturing method according to claim 14 or 15, further comprising: a cutting step of cutting the wafer into individual chips after the removing step; and a connecting step of connecting the second main surface of the chip to a circuit substrate via a solder layer (FIG. 11 ). Halbleiterbauelement-Herstellungsverfahren mit: einem Erste-Halbleiterzone-Bildungsschritt zum Ausbilden einer ersten Halbleiterzone (3) vom zweiten Konduktivitätstyp auf einer ersten Hauptfläche eines Wafers vom ersten Konduktivitätstyp; einem Vorderseiten-Elementstruktur-Bildungsschritt zum Ausbilden einer Vorderseiten-Elementstruktur (2) auf der ersten Hauptfläche des Wafers; einem Vertiefter-Abschnitt-Bildungsschritt zum Ausbilden eines vertieften Abschnitts (4), der die erste Halbleiterzone (3) von einer zweiten Hauptfläche des Wafers erreicht; einem Zweite-Halbleiterzone-Bildungsschritt zum Ausbilden einer zweiten Halbleiterzone (6) vom zweiten Konduktivitätstyp, der mit der ersten Halbleiterzone (3) auf der zweiten Hauptfläche des Wafers elektrisch verbunden ist; einem Elektroden-Bildungsschritt zum Ausbilden einer Elektrode (7) über der gesamten Oberfläche der zweiten Halbleiterzone (6); und einem zweiten Folien-Bildungsschritt zum Ausbilden einer Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, nur auf einer Seitenwand und Unterseite des vertieften Abschnitts (4).A semiconductor device manufacturing method comprising: a first semiconductor zone formation step for forming a first semiconductor region ( 3 second conductivity type on a first main surface of a first conductivity type wafer; a front-side element structure forming step for forming a front-side element structure (FIG. 2 ) on the first major surface of the wafer; a recessed portion forming step for forming a recessed portion ( 4 ), the first semiconductor zone ( 3 ) is reached from a second major surface of the wafer; a second semiconductor zone forming step for forming a second semiconductor region ( 6 ) of the second conductivity type, which is connected to the first semiconductor zone ( 3 ) is electrically connected on the second major surface of the wafer; an electrode forming step for forming an electrode ( 7 ) over the entire surface of the second semiconductor zone ( 6 ); and a second film-forming step for forming a film made of a material having a poorer Solder wettability is formed only on a side wall and bottom of the recessed portion ( 4 ). Halbleiterbauelement-Herstellungsverfahren nach Anspruch 17, wobei in dem zweiten Folien-Bildungsschritt die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, nur auf der Unterseite des vertieften Abschnitts (4) ausgebildet ist.The semiconductor device manufacturing method according to claim 17, wherein in the second film forming step, the film formed of a material having poor solder wettability is formed only on the bottom surface of the recessed portion (FIG. 4 ) is trained. Halbleiterbauelement-Herstellungsverfahren nach Anspruch 17 oder 18, weiterhin mit: einem Schneidschnitt zum Schneiden des Wafers in einzelne Chips nach dem Elektroden-Bildungsschritt und vor dem zweiten Folien-Bildungsschritt; und einem Verbindungsschritt zum Verbinden der zweiten Hauptfläche des Chips mit einem Schaltungssubstrat über eine Lötmittelschicht (11).The semiconductor device manufacturing method according to claim 17 or 18, further comprising: a cutting section for cutting the wafer into individual chips after the electrode-forming step and before the second film-forming step; and a connecting step of connecting the second main surface of the chip to a circuit substrate via a solder layer (FIG. 11 ). Halbleiterbauelement-Herstellungsverfahren nach mindestens einem der Ansprüche 14 bis 19, wobei die Folie, die aus einem Material mit schlechter Lötmittel-Benetzbarkeit ausgebildet ist, eine Polyimidharzfolie ist.The semiconductor device manufacturing method according to any one of claims 14 to 19, wherein the film formed of a material having poor solder wettability is a polyimide resin film.
DE201110076272 2010-06-10 2011-05-23 Semiconductor component and method for its production Withdrawn DE102011076272A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010133362A JP2011257317A (en) 2010-06-10 2010-06-10 Automatic leveling base
JPJPPA2010-133365 2010-06-10

Publications (1)

Publication Number Publication Date
DE102011076272A1 true DE102011076272A1 (en) 2011-12-15

Family

ID=45020207

Family Applications (1)

Application Number Title Priority Date Filing Date
DE201110076272 Withdrawn DE102011076272A1 (en) 2010-06-10 2011-05-23 Semiconductor component and method for its production

Country Status (2)

Country Link
JP (1) JP2011257317A (en)
DE (1) DE102011076272A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013112797B4 (en) 2012-11-21 2022-12-22 Infineon Technologies Austria Ag ARRANGEMENT WITH SEMICONDUCTOR DEVICE INCLUDING CHIP CARRIER, SEMICONDUCTOR WAFER AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
DE102016117562B4 (en) 2015-09-18 2024-01-11 Infineon Technologies Ag SEMICONDUCTOR CHIP WITH STRUCTURED SIDEWALLS AND METHOD FOR PRODUCING SAME

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6490477B2 (en) * 2015-03-31 2019-03-27 株式会社トプコン Automatic leveling method and automatic leveling device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049777A (en) 2004-08-09 2006-02-16 Mitsubishi Electric Corp Semiconductor integrated device
JP2006156926A (en) 2004-08-19 2006-06-15 Fuji Electric Holdings Co Ltd Semiconductor device and manufacturing method therefor
JP2006303410A (en) 2005-03-25 2006-11-02 Fuji Electric Holdings Co Ltd Semiconductor device and its manufacturing method
JP2007123357A (en) 2005-10-25 2007-05-17 Fuji Electric Device Technology Co Ltd Method of manufacturing semiconductor device
JP2008130622A (en) 2006-11-17 2008-06-05 Matsushita Electric Ind Co Ltd Mesa type semiconductor device
WO2009139417A1 (en) 2008-05-13 2009-11-19 富士電機デバイステクノロジー株式会社 Semiconductor device and method for manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6145700U (en) * 1984-08-29 1986-03-26 三菱重工業株式会社 Automatic bed leveling device
JP2000107962A (en) * 1998-10-01 2000-04-18 Osaka Jack Seisakusho:Kk Automatic horizontal setting device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049777A (en) 2004-08-09 2006-02-16 Mitsubishi Electric Corp Semiconductor integrated device
JP2006156926A (en) 2004-08-19 2006-06-15 Fuji Electric Holdings Co Ltd Semiconductor device and manufacturing method therefor
JP2006303410A (en) 2005-03-25 2006-11-02 Fuji Electric Holdings Co Ltd Semiconductor device and its manufacturing method
JP2007123357A (en) 2005-10-25 2007-05-17 Fuji Electric Device Technology Co Ltd Method of manufacturing semiconductor device
JP2008130622A (en) 2006-11-17 2008-06-05 Matsushita Electric Ind Co Ltd Mesa type semiconductor device
WO2009139417A1 (en) 2008-05-13 2009-11-19 富士電機デバイステクノロジー株式会社 Semiconductor device and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013112797B4 (en) 2012-11-21 2022-12-22 Infineon Technologies Austria Ag ARRANGEMENT WITH SEMICONDUCTOR DEVICE INCLUDING CHIP CARRIER, SEMICONDUCTOR WAFER AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
DE102016117562B4 (en) 2015-09-18 2024-01-11 Infineon Technologies Ag SEMICONDUCTOR CHIP WITH STRUCTURED SIDEWALLS AND METHOD FOR PRODUCING SAME

Also Published As

Publication number Publication date
JP2011257317A (en) 2011-12-22

Similar Documents

Publication Publication Date Title
DE102013208818B4 (en) Power semiconductor module and method for producing a power semiconductor module
DE102011051823A1 (en) Method for producing semiconductor devices with a glass substrate
DE102013112797B4 (en) ARRANGEMENT WITH SEMICONDUCTOR DEVICE INCLUDING CHIP CARRIER, SEMICONDUCTOR WAFER AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
DE102007007142B4 (en) Benefits, semiconductor device and method for their production
DE102014106823B9 (en) Process for the production of semiconductor devices with a glass substrate and semiconductor devices with glass substrate
DE112013003211T5 (en) Improving the structural integrity of solar cells
DE102005003477A1 (en) A method of manufacturing a semiconductor device having electrodes on main and back sides of a semiconductor chip
DE102011051822A1 (en) Process for the production of semiconductor devices with a metallization layer
DE112014005031B4 (en) Method for producing a semiconductor device and device for producing a glass layer
DE102010017180A1 (en) Solar cell, solar module, and method for wiring a solar cell, and contact wire
DE102015102718B4 (en) A method of manufacturing a plated lead frame semiconductor device
DE102013104952B4 (en) Semiconductor packages and methods for their formation
DE112017002530T5 (en) SEMICONDUCTOR UNIT AND METHOD FOR THE PRODUCTION THEREOF
DE102014110266B4 (en) METHOD FOR PRODUCING SEMICONDUCTOR COMPONENTS
DE112007000825T5 (en) Method for bonding a semiconductor substrate to a metal substrate
DE102011000753A1 (en) Solar cell, solar module and method for producing a solar cell
DE102018116051A1 (en) SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE
DE102018132447A1 (en) Semiconductor device and method of manufacturing a semiconductor device
DE102013110541A1 (en) INTEGRATED CIRCUIT, CHIP CASING AND METHOD FOR PRODUCING AN INTEGRATED CIRCUIT
DE102014101283A1 (en) Semiconductor device and method for manufacturing a semiconductor device
DE102013111772B4 (en) Semiconductor components and methods of manufacturing semiconductor components
DE102012222252B4 (en) Semiconductor device and method for manufacturing the same
DE102011076272A1 (en) Semiconductor component and method for its production
DE102018103169A1 (en) Method for producing a semiconductor component and semiconductor component
DE102014105077B4 (en) Method for producing semiconductor components with a glass substrate, and semiconductor component

Legal Events

Date Code Title Description
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee