DE102011014680A1

DE102011014680A1 - Fehlerkorrekturmechanismen für Flash-Speicher

Info

Publication number: DE102011014680A1
Application number: DE102011014680A
Authority: DE
Inventors: Zion S. Kwok; Chun Fung Kitter Man
Original assignee: Intel Corp
Current assignee: SK Hynix NAND Product Solutions Corp
Priority date: 2010-03-29
Filing date: 2011-03-22
Publication date: 2011-09-29
Anticipated expiration: 2031-03-23
Also published as: CN102208213B; DE102011014680B4; GB2479248B; GB201105014D0; KR20110109986A; KR101264061B1; US20110239094A1; CN102208213A; GB2479248A; US8433985B2

Abstract

Verfahren und Vorrichtungen für Bose-Chaudhuri-Hocquenghem-(BCH)-Decodierung, die den Berlekamp-Massey-Algorithmus (BMA) und Chien Search verwenden. Der BMA kann einen oder mehrere skalierbare semi-parallele gemeinsam benutzte Multiplikatorarrays, bedingte q-ary inversionslose BMA und/oder bedingte binäre inversionslose BMA verwenden. Der Chien Search kann erreicht werden, indem ein nicht rechteckiges Multiplikatorarray verwendet wird.

Description

TECHNISCHES GEBIET
Ausführungsformen der Erfindung beziehen sich auf Fehlerkorrekturmechanismen. Insbesondere beziehen sich Ausführungsformen der Erfindung auf Fehlerkorrekturmechanismen für die Verwendung in Flash-Speichern (wie z. B. BCH-Codes).
HINTERGRUND
Flash-Speicher-Controller, insbesondere NAND-Flash-Designs erlegen Bose-Chaudhuri-Hocquenghem-(BCH)-Decoder-Designs höhere Durchsatzanforderungen mit begrenzten Hardware-Ressourcen auf. Die Primärfunktion des BCH-Decoders besteht darin, Bitfehler in einem empfangenen Codewort zu erkennen und zu korrigieren.
Der BCH-Decodierprozess besteht aus vier Hauptschritten. Der erste Schritt ist, ein Syndrom vom empfangenen Codewort zu berechnen. Der zweite Schritt ist, das Syndrom zu nehmen und das Fehlerlokalisierpolynom σ(x) zu berechnen. Dieser zweite Schritt wird normalerweise unter Verwendung des Berlekamp-Massey-Algorithmus (BMA) ausgeführt. Der dritte Schritt besteht daraus, die Wurzeln von σ(x) festzustellen, die Bitfehlerstellen im empfangenen Codewort entsprechen. Dieser dritte Schritt wird normalerweise unter Verwendung des Chien Search-Algorithmus ausgeführt. Der vierte Schritt besteht darin, die Bits zu korrigieren, die als Fehler identifiziert wurden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Erfindungsgemäße Ausführungsformen werden beispielhaft und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, wobei gleiche Bezugsnummern sich auf ähnliche Elemente beziehen.
1 ist ein Blockdiagramm einer Ausführungsform eines Bose-Chaudhuri-Hocquenghem-(BCH)-Codier- und Decodierprozesses.
2 ist ein konzeptionelles Diagramm von einer Ausführungsform einer skalierbaren semi-parallelen gemeinsam benutzten BMA-Multiplikatorarchitektur.
3 ist ein konzeptionelles Diagramm einer Ausführungsform eines rechteckigen Multiplikatorarrays, das von einer Chien Search-Komponente verwendet werden kann.
4 ist eine konzeptionelle Darstellung einer Ausführungsform eines Ripple-Kaskaden-Multiplikatorarrays, das von einer Chien Search-Komponente verwendet werden kann.
5 ist eine konzeptionelle Darstellung einer Ausführungsform eines unregelmäßig geformten Multiplikatorarrays mit variabler Leistung, das von einer Chien Search-Komponente verwendet werden kann.
6 ist eine konzeptionelle Darstellung einer Ausführungsform eines rechteckigen Multiplikatorarrays mit funktioneller Flexibilität, das von einer Chien Search-Komponente verwendet werden kann.
7 ist eine konzeptionelle Darstellung einer Ausführungsform eines Falt-Multiplikatorarrays, das von einer Chien Search-Komponente verwendet werden kann.
AUSFÜHRLICHE BESCHREIBUNG
Bei der folgenden Beschreibung werden zahlreiche spezifische Details gegeben. Erfindungsgemäße Ausführungsformen können jedoch ohne diese spezifischen Details umgesetzt werden. In anderen Fällen wurden wohlbekannte Schaltungen, Strukturen und Techniken nicht im Detail gezeigt, um das Verständnis dieser Beschreibung nicht in den Hintergrund rücken zu lassen.
Der Berlekamp-Massey-Algorithmus (BMA) ist ein Iterationsverfahren, um das Fehlerlokalisierpolynom σ(x) festzustellen, das einem Syndrom entspricht. Da der BMA algebraische Manipulation von Polynomen ausführt, schließt der größte Teil der Arithmetik das Addieren und Multiplizieren der Koeffizienten des Fehlerlokalisierpolynoms σ(x) und eines Hilfspolynoms τ(x) sowie einige Skalarvariablen ein. Angesichts der iterativen Art des BMA werden die Werte dieser Polynome und Skalarvariablen für jede Iteration aktualisiert. Die Schreibweise σ⁽ⁱ⁾(x) und τ⁽ⁱ⁾(x) wird nachstehend verwendet, um die Werte von σ(x) und τ(x) in der i^ten Iteration zu bezeichnen.
Die Variablen sind unten aufgelistet.
x: algebraische Variable
i: Iterationszahl
t: Anzahl an korrigierbaren Bitfehlern
S: Syndrom
S_i: partielles Syndrom i
σ(x): Fehlerlokalisierpolynom
σ⁽ⁱ⁾(x): σ(x) in der i^ten Iteration
σ (i) / k : Koeffizient von x^k in σ⁽ⁱ⁾(x)
ν(i): Grad von σ⁽ⁱ⁾(x)
τ(x): Hilfspolynom
Δ: aktuelle Diskrepanz
Δ⁽ⁱ⁾: aktuelle Diskrepanz in der i^ten Iteration δ: vorhergehende Diskrepanz
D: Hilfsgrad
Im BMA wird σ⁽ⁱ⁺¹⁾(x) berechnet als die Summe von σ⁽ⁱ⁾(x) und xτ⁽ⁱ⁾(x) multipliziert mit einer Skalarvariablen Δ⁽ⁱ⁾ und dividiert durch eine Skalarvariable δ. Der BMA erfordert eine Galoisfeld-Inversionsoperation, die sowohl in Bezug auf die Gatezählung als auch in Bezug auf Zeit kostspielig ist.
Deshalb kann ein inversionsloses BMA bevorzugt sein. Der inversionslose BMA entfernt die Divisionsoperation durch Multiplizieren mit δ. Also wird der Wert von σ⁽ⁱ⁺¹⁾(x) berechnet als δσ⁽ⁱ⁾(x) + Δ⁽ⁱ⁾xτ⁽ⁱ⁾(x). σ⁽ⁱ⁺¹⁾(x) = δσ⁽ⁱ⁾(x) + Δ⁽ⁱ⁾xτ⁽ⁱ⁾(x) Gl. 2
Jedoch wird dieser Wert von σ⁽ⁱ⁺¹⁾(x) skaliert durch ein δ, wenn er mit dem Wert von σ⁽ⁱ⁺¹⁾(x) im Original-BMA verglichen wird. Das ist akzeptabel, da die Wurzeln von σ⁽ⁱ⁺¹⁾(x), welche die Bitfehlerstellen bestimmen, die gleichen sind wie die Wurzeln von δσ⁽ⁱ⁺¹⁾(x). Die anderen Variablen τ⁽ⁱ⁺¹⁾(x) und Δ müssen mit δ multipliziert werden, um die korrekte gegenseitige Beziehung zwischen den Variablen zu erhalten.
1 ist ein Blockdiagramm einer Ausführungsform eines Bose-Chaudhuri-Hocquenghem-(BCH)-Codier- und Decodierprozesses. Daten 110 werden Encoder 120 bereitgestellt, um unter Verwendung von BCH-Codieralgorithmen codiert zu werden. BCH-Codierung durch Encoder 120 kann auf irgendeine in der Technik bekannte Weise realisiert werden. Der Encoder erzeugt Codewort 125, das eine BCH-codierte Variante der Daten 110 ist. In vielen Fällen besteht Codewort 125 aus der Verknüpfung der Daten 110 und Parität.
Codewort 125 ist im Kanal 130 gespeichert. Bei einer Ausführungsform ist Kanal 130 ein NAND-Flash-Speicher. Bei alternativen Ausführungsformen kann Kanal 130 ein anderes Speichermedium sein, wie zum Beispiel NOR-Flash-Speicher, dynamischer Random Access Memory (DRAM), ein Register, eine rotierende magnetische oder optische Disk, usw. sein. Kanal 130 kann auch eine Kommunikationsverbindung, wie zum Beispiel eine Leitung, Satellitenkommunikationen, drahtlose Funkverbindungen, usw. sein.
Zu einem späteren Zeitpunkt wird das Codewort von Kanal 130 angefordert. Als Antwort stellt Kanal 130 das abgerufene Codewort 135 bereit. Das abgerufene Codewort 135 kann das gleiche sein wie Codewort 125, wenn keine Fehler aufgetreten sind. Wenn jedoch ein Fehler innerhalb des Kanals 130 aufgetreten ist, enthält das abgerufene Codewort 135 einen oder mehrere Bitfehler. Das abgerufene Codewort 135 wird im Codewortpuffer 140 gespeichert, egal ob eine Abweichung aufgetreten ist oder nicht.
Das abgerufene Codewort 135 wird Syndromrechner 150 bereitgestellt. Syndromrechner 150 arbeitet mit dem abgerufenen Codewort 135, um Syndrom 155 zu erzeugen, das anzeigt, ob ein Fehler im abgerufenen Codewort 135 erkannt wurde. Syndrom 155 kann von Syndromrechner 150 unter Verwendung jeder bekannten Technik berechnet werden. Bei einer Ausführungsform zeigt ein Syndromwert von Null keinen Fehler im abgerufenen Codewort 135 an. Ein Nicht-Null-Syndromwert zeigt die Anwesenheit eines Fehlers im abgerufenen Codewort 135 an.
Syndrom 155 wird vom BMA-Rechner 160 verwendet, um das Fehlerlokalisierpolynom σ(x) zu generieren, 165. Bei einer Ausführungsform wird Fehlerlokalisierpolynom 165 wie nachfolgend beschrieben erzeugt, indem eine oder mehrere skalierbare semi-parallele gemeinsam benutzte BMA-Multiplikatorarchitekturen, eine bedingte q-ary inversionslose BMA-Operation und/oder eine bedingte binäre inversionslose BMA-Operation eingesetzt werden. Die skalierbare semi-parallele gemeinsam benutzte BMA-Multiplikatorarchitektur, bedingte q-ary inversionslose BMA-Operation und bedingte binäre inversionslose BMA-Operation werden nachfolgend ausführlicher beschrieben.
Fehlerlokalisierpolynom 165 wird von der Chien Search-Schaltung 170 verwendet, um Bitfehlerstellen 175 zu erzeugen. Verschiedene Ausführungsformen für Chien Search-Schaltung 170 werden nachfolgend ausführlicher beschrieben. Bitfehlerstellen 175 werden vom Codewortpuffer 140 verwendet, um im abgerufenen Codewort 135 Fehler zu berichtigen, falls vorhanden. Nach der Korrektur stellt Codewortpuffer 140 Codewort 190 als ein Ausgangssignal bereit, falls dies erforderlich ist. Bei einer Ausführungsform sind eine oder mehrere von den in Bezug auf 1 beschriebenen Komponenten in einem NAND-Flash-Speicher-Controller enthalten.
Bei einer Ausführungsform für binäre BCH-Codes kann jede zweite Iteration des BMA auch übersprungen werden. Es gibt einen inversionslosen BMA für binäre BCH-Decodierung und einen inversionslosen BMA für q-ary BCH-Decodierung (z. B. Reed-Solomon). Diese können als binärer inversionsloser BMA und q-ary inversionsloser BMA bezeichnet werden.
Um binäre oder q-ary inversionslose BMA zu implementieren, gibt es drei bekannte Architekturen, um die Galoisfeld-Multiplikatoren zu positionieren. Erstens verwendet die serielle Multiplikatorarchitektur einen Multiplikator, um alle Multiplikationen im Algorithmus auszuführen. Zweitens verwendet die entsprechende Multiplikatorarchitektur eine große Anzahl an Multiplikatoren, um alle Multiplikationen für eine BMA-Iteration in einem Taktzyklus auszuführen. Diese zwei Optionen werden entweder für die minimale Gatezählung oder den maximalen Durchsatz optimiert. Jedoch ist es häufig wünschenswert, für einen Zwischendurchsatz und eine Gatezählung zu optimieren. Eine dritte Architektur hat drei Multiplikatoren, in denen jeder Multiplikator Multiplikationen zwischen zwei festen Operandensätzen ausführt.
Hier werden Techniken für eine modifizierte Verarbeitung des BMA beschrieben, um einen höheren Durchsatz für eine gegebene Gatezählung zu erreichen. Die modifizierte Verarbeitung des BMA kann erreicht werden mit der Anwendung von: a) skalierbarer semi-paralleler gemeinsam benutzter BMA-Multiplikatorarchitektur, b) bedingter q-ary inversionsloser BMA und c) bedingter binärer inversionsloser BMA.
Die Modifikationen am BCH-Decoder, die hier beschrieben sind, können zum Beispiel verwendet werden, um NAND-Flash-Speicher-Speichersysteme zu unterstützen, hohe Durchsatzgeschwindigkeiten mit geringeren Gatezählungskosten zu erreichen, als sie anfallen würden, wenn ein typischer BCH-Decoder skaliert oder repliziert werden würde, um hohen Durchsatzanforderungen zu entsprechen. Die Reduktion an Gatezählungskosten kann die Kosten des Controller-Chips, die Systemkosten sowie die Leistungsaufnahme verringern.
Eine geringere Leistungsaufnahme ist auch wichtig, weil das Leistungsbudget eines Halbleiterlaufwerks (SSD) oder eines anderen nicht flüchtigen Speichergeräts knapp sein kann. Die Modifikationen machen BCH auch mit hoher Korrekturstärke ausführbar, da die Gatezählung und damit verbundene Leistungsaufnahme des BMA bei den gleichen Durchsatzskalen anhand O(t³) erfolgen. Des Weiteren wird die nächste Generation von NAND-Flash-Speicher-Produkten mit höheren Dichten von kleineren Lithografien oder dem Packen von mehr Bits pro Zelle wahrscheinlich höhere unkorrigierte Rohbitfehlerraten (RBER) aufweisen, und die Entwicklung dieser Techniken wird durch geringere BCH-Hardwarekosten im Controller durchführbarer gemacht. Letztendlich können diese Verbesserungen auch dabei unterstützen, das Leben eines NAND-Flash-Speicher-Produktes zu verlängern, da die höhere Durchsatzgeschwindigkeit der Einheit ermöglichen wird, ein Nennleistungsniveau aufrechtzuerhalten, auch wenn die Bitfehlerraten aufgrund von Taktablauf und Zurückbehaltung ansteigen.
Bei einer Ausführungsform kann der inversionslose BMA drei Sätze von Galoisfeld-Multiplikationen aufweisen, die seriell oder parallel für jede Iteration ausgeführt werden können. Der erste Satz von Multiplikationen ist δ × σ₀, δ × σ₁, δ × σ₂, ..., δ × σ₁, wobei δ eine Skalarvariable ist, σ_k repräsentiert den Koeffizient des k^ten Ordnungsbegriffs von σ(x) und t ist die Anzahl an korrigierbaren Bitfehlern. Der zweite Satz von Multiplikationen ist Δ × τ₀, Δ × τ₁, Δ × τ₂, ..., Δ × τ₁₊₂, wobei Δ eine Skalarvariable ist und τ_k den Koeffizient des k^ten Ordnungsbegriffs von τ(x) repräsentiert. Der dritte Satz von Multiplikationen ist S_i+3 × σ₀, S_i+2 × σ₁, S_i+1 × σ₂, ..., S_i-ν(i)+3 × σ_ν(i), wobei S_k das k^te partielle Syndrom repräsentiert und ν(i) der Grad des Polynoms σ(x) ist.
Der erste und zweite Satz der Multiplikationen kann parallel berechnet werden, während der dritte Satz der Multiplikationen von den Ergebnissen der ersten zwei Sätze abhängt. Das ermöglicht zwei Multiplikationen pro Zyklus. Während der dritte Satz von Multiplikationen von den Resultaten des ersten und zweiten Satzes abhängt, können alle im gleichen Taktzyklus unter Verwendung einer großen Kombinationsschaltung berechnet werden. Das erhöht die Multiplikationen pro Zyklus von zwei auf drei.
Jeder Satz von Multiplikationen besteht aus annäherungsweise t + 1 unabhängigen Multiplikationen, die bei einer Ausführungsform parallel berechnet werden können. Das erhöht die potenziellen Multiplikationen pro Zyklus von drei auf annäherungsweise 3t + 3. Kurz gesagt kann die Anzahl an Multiplikatoren in einer inversionslosen BMA-Architektur von einem für eine serielle Multiplikatorarchitektur zu 3t + 3 für eine völlig parallele Multiplikatorarchitektur reichen.
Häufig ist ein serieller Multiplikator zu langsam und eine parallele Multiplikatorarchitektur in Bezug auf die Gatezählung zu kostspielig. Die semi-parallelen Multiplikatorarchitekturen nutzen den Vorteil der Parallelität zwischen den unterschiedlichen Sätzen von Multiplikatoren und/oder der Parallelität zwischen Multiplikationen innerhalb jedes Satzes, aber sie nutzen nicht die kompletten 3t + 3 Multiplikatoren.
Bei einer geringen Anzahl an Multiplikatoren resultiert das parallele Berechnen von Multiplikationen innerhalb eines einzelnen Satzes in der niedrigsten Latenzzeit für bestimmte Fehlerverteilungen. Während die Anzahl an Multiplikatoren zunimmt, nimmt die Reduktion in der mittleren Latenzzeit durch Hinzufügen von mehr Multiplikatoren ab. Das Berechnen von zwei oder drei Sätzen von Multiplikationen kann pro Zyklus in einer geringeren mittleren Latenzzeit resultieren, aber auf Kosten dessen, mehr Multiplikatoren zu haben.
2 ist ein konzeptionelles Diagramm einer Ausführungsform einer skalierbaren semi-parallelen gemeinsam benutzten BMA-Multiplikatorarchitektur. Im Allgemeinen enthält die Multiplikatorarchitektur eine Vielzahl von Multiplikatoren mit Multiplexer, die Eingangsvariablen bereitstellen. Die Multiplexer werden durch eine Zustandsmaschine oder ein anderes Steuergerät gesteuert (nicht veranschaulicht in 2), das die geeigneten Eingangswerte für die Multiplikatoren auswählen kann.
Bei einer Ausführungsform enthält die Multiplikatorarchitektur ein Array von Galoisfeld-Multiplikatoren. Jede Anzahl an Multiplikatoren kann unterstützt werden. Das Beispiel der 2 umfasst M Multiplikatoren (110, 130, 150 und 170). Jeder Multiplikator empfängt zwei Werte, um sie zu multiplizieren und einen Ergebniswert zu erzeugen. Bei einer Ausführungsform werden die Eingangswerte für die Multiplikatoren durch Multiplexer (120 und 125 für den Multiplikator 110, 140 und 145 für den Multiplikator 130, 160 und 165 für den Multiplikator 150, und 180 und 185 für den Multiplikator 170) bereitgestellt.
Bei einer Ausführungsform empfängt einer der Multiplexer für jeden Multiplikator Eingangswerte entsprechend einer vorhergehenden Diskrepanz (δ), einer aktuellen Diskrepanz (Δ) und einem partiellen Syndrom (z. B. S_i+3-k, S_i+2-k, S_i+1-k, ..., S_i+4-M-k). Bei einer Ausführungsform empfängt der andere Multiplexer für jeden Multiplikator Eingangswerte entsprechend einem Koeffizienten von x^k in σ(x) (z. B. σ_k, σ_k+1, σ_k+2, ..., σ_k+M-1) und einem Koeffizienten von x^k in einem Hilfspolynom (z. B. τ_k, τ_k+1, τ_k+2, ..., τ_k+M-1). Bei einer Ausführungsform wird der Koeffizient von x^k in σ(x) auch einem dritten Eingang des zweiten Multiplexers zur Einfachheit der Steuerung der Multiplexer bereitgestellt.
Ein Beispiel der skalierbaren semi-parallelen gemeinsam benutzten BMA-Multiplikatorarchitektur verwendet eine Bank von Galoisfeld-Multiplikatoren, um Koeffizienten in σ(x) und τ(x) zu multiplizieren, sowie partielle Syndrome. Sie kann die gleiche Bank von Multiplikatoren verwenden, um jeden Satz von Multiplikationen auszuführen. Deshalb die Bezeichnung „gemeinsam benutzt”. In jedem Taktzyklus können Koeffizienten von aufeinander folgenden Begriffen in σ(x) oder τ(x) geladen und mit der Diskrepanz oder mit aufeinander folgenden partiellen Syndromen als eine Single-Instruction Multiple-Data-(SIMD)-Operation multipliziert werden.
Diese Architektur ist skalierbar, da es möglich ist, die Anzahl an Multiplikatoren von einem auf t + 1 anzupassen; (einer mehr als die Anzahl an korrigierbaren Bitfehlern), was den Bauraum zwischen langsamer serieller Multiplikation und schneller paralleler Multiplikation umspannt, um Flexibilität in der Abwägung von Gatezählung und Durchsatz zu ermöglichen.
Bei einer Ausführungsform wird, im q-ary inversionslosen BMA, wenn der Wert von Δ⁽ⁱ⁾ 0 ist, die Gleichung, um σ⁽ⁱ⁺¹⁾(x) zu berechnen, vereinfacht zu δσ⁽ⁱ⁾(x) + 0τ⁽ⁱ⁾(x) = δσ⁽ⁱ⁾(x). In diesem Fall gibt es keine Notwendigkeit mehr, σ(x) mit δ zu multiplizieren, da die Wurzeln von σ⁽ⁱ⁾(x) und δσ⁽ⁱ⁾(x) gleich sind. Wann immer deshalb Δ⁽ⁱ⁾ 0 ist, spezifiziert der bedingte q-ary inversionslose BMA σ⁽ⁱ⁺¹⁾(x) = σ⁽ⁱ⁾(x) anstatt σ⁽ⁱ⁺¹⁾(x) = δσ⁽ⁱ⁾(x) + Δ⁽ⁱ⁾τ⁽ⁱ⁾(x). Eine bedeutend geringere Anzahl an Multiplikationen ist im Vergleich zum q-ary inversionslosen BMA erforderlich.
Eine Ausführungsform eines nicht bedingten q-ary inversionslosen BMA kann beschrieben werden als:
δ = 1
Δ⁽⁰⁾ = S₁
σ^(–1)(x) = 1
τ^(–1)(x) = 1
D^(–1) = 0
für (i = 0; i < 2t; i = i + 1)
Eine Ausführungsform eines nicht bedingten q-ary inversionslosen BMA kann beschrieben werden als:
δ = 1
Δ⁽⁰⁾ = S₁
σ^(–1)(x) = 1
τ^(–1)(x) = 1
D^(–1) = 0
für (i = 0; i < 2t; i = i + 1)
Zu beachten ist, dass, wenn im bedingten q-ary inversionslosen BMA Δ⁽ⁱ⁾ = 0 ist, eine einfachere Berechnung verwendet wird, um σ⁽ⁱ⁾(x) zu bestimmen. Diese bedingte Operation kann effizientere BMA-Berechnungen bereitstellen, die erhöhten Durchsatz bieten können.
Wenn bei einer Ausführungsform Δ⁽ⁱ⁾ 0 ist, spezifiziert der bedingte binäre inversionslose BMA σ⁽ⁱ⁺¹⁾(x) = σ⁽ⁱ⁾(x) anstatt σ⁽ⁱ⁺¹⁾(x) = δσ⁽ⁱ⁾(x) + Δ⁽ⁱ⁾τ⁽ⁱ⁾(x). Der bedingte binäre inversionslose BMA wendet auch eine Optimierung an, die auf binäres BCH Anwendung findet: jede zweite Iteration wird übersprungen.
Eine Ausführungsform eines nicht bedingten inversionslosen BMA kann beschrieben werden als:
δ = 1
Δ⁽⁰⁾ = S₁
σ^(–2)(x) = 1
τ^(–2)(x) = 1
D^(–2) = 0
für (i = 0; i < 2t; i = i + 2)
Eine Ausführungsform eines bedingten Inversionslosen BMA kann beschrieben werden als:
δ = 1
Δ⁽⁰⁾ = S₁
σ^(–2)(x) = 1
τ^(–2)(x) = 1
D^(–2) = 0
für (i = 0; i < 2t; i = i + 2)
Zu beachten ist, dass, wenn im bedingten inversionslosen BMA Δ⁽ⁱ⁾ = 0, eine einfachere Berechnung verwendet wird, um σ⁽ⁱ⁾(x) zu bestimmen. Diese bedingte Operation kann effizientere BMA-Berechnungen bereitstellen, die erhöhten Durchsatz bieten können.
Der BCH-Decoder, wie er oben beschrieben ist, kann verwendet werden, um NAND-Flash-Speicher-Speichersysteme zu unterstützen, hohe Durchsatzgeschwindigkeiten mit geringeren Gatezählungskosten zu erreichen, als anfallen würden, wenn ein typischer BCH-Decoder skaliert oder repliziert werden würde, um hohen Durchsatzanforderungen zu entsprechen. Die Reduktion an Gatezählungskosten verringert die Kosten des Controller-Chips, die Systemkosten sowie die Leistungsaufnahme. Die geringere Leistungsaufnahme ist wichtig, da das Leistungsbudget eines SSD häufig eine wichtige Designerwägung ist.
Die hier beschriebene Architektur stellt auch BCH-Decodierung mit hoher Korrekturstärke bereit, die durchführbar ist, da die Gatezählung und die damit verbundene Leistungsaufnahme von BMA bei den gleichen Durchsatzskalen anhand O(t³) skaliert ist. Des Weiteren wird die nächste Generation von NAND-Flash-Speicher-Produkten mit höheren Dichten von kleineren Lithografien oder dem Packen von mehr Bits pro Zelle höhere Rohbitfehlerraten (RBER) aufweisen, und die Entwicklung dieser Produkte wird durch reduzierte BCH-Hardwarekosten im Controller durchführbarer gemacht. Letztendlich können diese Verbesserungen auch dabei unterstützen, das Leben eines NAND-Flash-Speicher-Produktes zu verlängern, da die höhere Durchsatzgeschwindigkeit der Einheit ermöglichen wird, ein Nennleistungsniveau aufrechtzuerhalten, auch wenn Bitfehlerraten aufgrund von Taktablauf und Zurückbehaltung ansteigen.
3 ist ein konzeptionelles Diagramm einer Ausführungsform eines rechteckigen Multiplikatorarrays, das von einer Chien Search-Komponente verwendet werden kann. Eine Form der Chien Search-Hardware verwendet das rechteckige Multiplikatorarray, in dem eine Reihe von Galoisfeld-Multiplikatoren verwendet wird, um die Koeffizienten von σ(x) zu multiplizieren und nach den Wurzeln von σ(x) zu suchen, die den Bitfehlerstellen entsprechen. Die Potenzen von Alpha αⁿ, wobei n = 0, 1, 2, usw. ist, sind Elemente in einem Galoisfeld. Jede Potenz von Alpha wird ersetzt in σ(x), um zu sehen, ob σ(αⁿ) = 0. Deshalb besteht der Chien Search aus Galoisfeld-Multiplikationen mit Potenzen von Alpha gefolgt von Galoisfeld-Addition, um das Polynom zu bewerten.
Um mehrere potenzielle Wurzeln parallel zu prüfen, können mehr Reihen parallel hinzugefügt werden, um ein Multiplikatorarray zu bilden. Die Anzahl an Reihen ist flexibel, während die Anzahl an Spalten festgelegt und gleich der maximalen Korrekturstärke des BCH-Codes ist, da diese Konfiguration der maximalen Leistung von x in σ(x) entspricht. Die rechteckigen Boxen an der Oberseite von 3 repräsentieren Register, welche die Kennzahlen von σ(x) aufnehmen. Diese Koeffizienten werden in jedem Taktzyklus durch das Multiplizieren mit der untersten Reihe von Multiplikatoren aktualisiert. Im zweiten Taktzyklus berechnet die erste Reihe von Multiplikatoren σ(α⁰) erneut, aber dieses Mal haben sich die Koeffizienten von σ(x) geändert, sodass das Ergebnis der Berechnung tatsächlich σ(α⁴) ist. Ähnlich berechnet sich die zweite Reihe jetzt zu σ(α⁵). Auf diese Weise kann der Chien Search iterieren, bis der Wert von σ(αⁿ) für alle möglichen Werte von n berechnet ist.
4 ist eine konzeptionelle Darstellung einer Ausführungsform eines Ripple-Kaskaden-Multiplikatorarrays, das von einer Chien Search-Komponente verwendet werden kann. Das Ripple-Kaskaden-Multiplikatorarray unterscheidet sich konzeptionell vom rechteckigen Multiplikatorarray darin, dass die Multiplikationsfaktoren unterschiedlich sind und die Produkte jeder Reihe von Multiplikatoren zu den Eingängen für die Reihe an Multiplikatoren darunter werden, aber sie sind funktionell gleich.
5 ist eine konzeptionelle Darstellung einer Ausführungsform eines unregelmäßig geformten Multiplikatorarrays mit variabler Leistung, das von einer Chien Search-Komponente verwendet werden kann. Die Anzahl an Bitfehlern ist gleich der Anzahl an Wurzeln von σ(x), welche dem Grad an σ(x) gleicht. Bei Fällen, wo die Anzahl an Bitfehlern kleiner ist als t, der maximalen Anzahl an korrigierbaren Bitfehlern der BCH-Hardware, sind viele der Multiplikatoren unnötig. Es ist möglich, mehr Multiplikatoren bereitzustellen, um eine höhere Parallelität für Codewörter mit wenigen Bitfehlern und deshalb höherem Durchsatz für diese Codewörter im Vergleich zu Codewörtern mit mehr Bitfehlern, bereitzustellen.
6 ist eine konzeptionelle Darstellung einer Ausführungsform eines rechteckigen Multiplikatorarrays mit funktioneller Flexibilität, das von einer Chien Search-Komponente verwendet werden kann. Eine Eigenschaft des rechteckigen Multiplikatorarrays besteht darin, dass die Multiplikatoren in der ersten Reihe zu den Multiplikatoren in der ersten Spalte äquivalent sind, die Multiplikatoren in der zweiten Reihe zu den Multiplikatoren in der zweiten Spalte äquivalent sind und so weiter und so fort.
Wenn das Array als eine Matrix von Multiplikatoren betrachtet wird, ist die Matrix einer symmetrischen Matrix ähnlich, außer dass sie nicht rechteckig ist. Beide Reihen und Spalten haben geometrische Reihen von Galoisfeld-Multiplikatoren. Jedoch ist die k^te Reihe von Multiplikatoren zur k^ten Spalte von Multiplikatoren nicht äquivalent, da sie unterschiedliche Eingänge haben. Trotzdem können die Eingänge der Multiplikatoren ausgewählt werden, sodass die gleichen Multiplikatoren für unterschiedliche Berechnungen im Chien Search erneut benutzt werden können.
Jeder Multiplikator multipliziert mit einer konstanten Potenz von α in einem Galoisfeld. Das Produkt eines Multiplikators kann als der Eingang für einen anderen Multiplikator eingegeben werden, sodass es zwei oder mehr kaskadierte Multiplikationen gibt. Das kann verwendet werden, um Multiplikatoren mit anderen Potenzen von α zu multiplizieren. Mit anderen Worten α^x × α^y = α^x+y.
Des Weiteren ist es möglich, von jeder Serie von Multiplikatoren, die α⁰, αⁱ, α²ⁱ, α³ⁱ, α⁴ⁱ, ... enthalten, einen Teilsatz von Multiplikatoren auszuwählen, um eine andere Serie α⁰, α^j, α^2j, α^3j, α^4j, ... zu generieren, wobei j ein Vielfaches von i ist. Es ist auch möglich die Serie zu repräsentieren als α⁰, αⁱ, α²ⁱ, ..., α^j, α^j+i, α^j+2i, ..., α^2j, α^2j+i, α^2j+2i, .... 6 stellt ein Beispiel dazu bereit, funktionelle Flexibilität zu verwenden, um σ(αⁿ) für 12 Werte von n zu berechnen, wenn der Grad von σ(x) 1 ist.
Die geometrische Reihe kann auch rekursiv repräsentiert und berechnet werden; Als Beispiel umfasst der Chien Search-Algorithmus das Berechnen eines Polynoms σ(x), wobei x = αⁿ. Das Polynom kann algebraisch und rekursiv als Faktor berücksichtigt werden. Zum Beispiel: σ(αⁿ) = σ₀ + σ₁αⁿ + σ₂α²ⁿ + σ₃α³ⁿ + σ₄α⁴ⁿ + σ₅α⁵ⁿ + σ₆α⁶ⁿ + σ₇α⁷ⁿ + σ₈α⁸ⁿ + σ₉α⁹ⁿ + ... Gl. (3) σ(α)ⁿ = σ₀ + (σ₁αⁿ + σ₂α²ⁿ + σ₃α³ⁿ) + α³ⁿ[(σ₄αⁿ + σ₅α²ⁿ + σ₆α³ⁿ) + α³ⁿ{(σ₇αⁿ + σ₈α²ⁿ + σ₉α³ⁿ) + α³ⁿ(...)}] Gl.(4) σ(αⁿ) = (σ₀ + σ₁αⁿ + σ₂α²ⁿ + σ₃α³ⁿ) + α⁴ⁿ[(σ₄ + σ₅αⁿ + σ₆α²ⁿ + σ₇α³ⁿ) + α⁴ⁿ{(σ₈ + σ₉αⁿ + ...) + α⁴ⁿ(...)}] Gl.(5) Gl.4 oberhalb wird im in 7 veranschaulichten Falt-Multiplikatorarray verwendet.
Beim rekursiven algebraischen Polynom-Faktorisieren, das oben besprochen wurde, kann der gleiche Satz Multiplikatoren erneut benutzt werden, um jede Stufe der Rekursion zu bewerten. Bei einer Ausführungsform kann eine Stufe der Rekursion in jedem Taktzyklus mit dem innersten Faktor beginnend bewertet werden. Das Falt-Multiplikatorarray der 7 wendet dieses Konzept an. Die Anzahl von Taktzyklen, die erforderlich sind, um die Berechnung abzuschließen, ist niedriger, wenn der Grad von σ(x) niedriger ist.
Die hier beschriebenen Techniken ermöglichen Chien Search-Hardware, einen viel höheren Durchsatz für σ(x)-Polynome mit niedrigem Grad und einen niedrigeren Durchsatz für σ(x)-Polynome mit hohem Grad aufzuweisen. Diese Betonung bei der Behandlung des Falles von σ(x)-Polynomen mit niedrigem Grad vergrößert den durchschnittlichen Durchsatz von Chien Search-Hardware, da in bestimmten Fällen der gröte Teil der σ(x)-Polynome einen niedrigen Grad aufweisen.
Die Chien Search-Techniken des BCH-Decoders, der hier beschrieben ist, können verwendet werden, um NAND-Flash-Speicher-Speichersysteme zu unterstützen, hohe Durchsatzgeschwindigkeiten mit geringeren Gatezählungskosten zu erreichen, als sie anfallen würden, wenn ein typischer BCH-Decoder skaliert oder repliziert werden würde, um hohen Durchsatzanforderungen zu entsprechen. Die Reduktion an Gatezählungskosten verringert die Kosten des Controller-Chips, die Systemkosten sowie die Leistungsaufnahme.
Die nicht rechteckigen hier beschriebenen Multiplikatorarchitekturen können ein effizienteres Verfahren bereitstellen, den Chien Search in Hardware zu implementieren, was verwendet werden kann, um BCH-Decodierungsdurchsatz mit einer begrenzten Gatezählung zu verbessern.
Verweise in der Beschreibung auf „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder Charakteristikum, das in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer erfindungsgemäßen Ausführungsform enthalten ist. Die Verwendung des Ausdrucks „bei einer Ausführungsform” an verschiedenen Stellen in der Beschreibung bezieht sich nicht notwendigerweise immer auf die gleiche Ausführungsform.
Während die Erfindung bezogen auf verschiedene Ausführungsformen beschrieben wurde, werden Fachleute erkennen, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, sondern mit Modifikationen und Änderungen im Sinne und innerhalb des Schutzbereichs der angefügten Ansprüche betrieben werden kann. Die Beschreibung soll somit als veranschaulichend anstatt einschränkend angesehen werden.

Claims

Ein Verfahren, umfassend: das Empfangen eines Syndroms entsprechend einem Codewort von Daten; das Anzeigen, dass es keinen Fehler im Codewort gibt, wenn das Syndrom Null ist; das Anzeigen eines Fehlers im Codewort, wenn das Syndrom nicht Null ist; das Erzeugen eines Fehlerlokalisierpolynoms für das Codewort basierend auf dem Syndrom, das mindestens einen bedingten Berlekamp-Massey-Algorithmus (BMA) verwendet; das Analysieren des Fehlerlokalisierungspolynoms, um Bitfehlerstellen zu bestimmen; das Korrigieren von Bitfehlern im Codewort, wie angezeigt durch die Bitfehlerstellen; und das Speichern des Codeworts mit den korrigierten Bits.
Das Verfahren nach Anspruch 1, wobei das Analysieren des Fehlerlokalisierpolynoms, um Bitfehlerstellen zu bestimmen, das Ausführen eines Chien Search unter Verwendung eines nicht rechteckigen Multiplikatorarrays umfasst.
Das Verfahren nach Anspruch 2, wobei das nicht rechteckige Multiplikatorarray ein rechteckiges Multiplikatorarray mit funktioneller Flexibilität umfasst.
Das Verfahren nach Anspruch 2, wobei das nicht rechteckige Multiplikatorarray ein Falt-Multiplikatorarray umfasst.
Das Verfahren nach Anspruch 1, wobei der BMA mindestens die Berechnung einer bedingten q-ary inversionslosen BMA-Operation umfasst.
Das Verfahren nach Anspruch 1, wobei der BMA mindestens die Berechnung einer bedingten inversionslosen BMA-Operation umfasst.
Das Verfahren nach Anspruch 1, wobei der BMA mindestens die Verwendung einer konfigurierbaren semi-parallelen gemeinsam benutzten Multiplikatorarchitektur umfasst.
Das Verfahren nach Anspruch 7, wobei die konfigurierbare semi-parallele gemeinsam benutzte Multiplikatorarchitektur eine Vielzahl von Multiplizierschaltungen umfasst, die als einen ersten Eingang einen ausgewählten Eingang aus einer vorhergehenden Diskrepanz, einem aktuellen Diskrepanzwert und einem partiellen Syndromwert empfangen und als einen zweiten Eingang einen ausgewählten Eingang aus einem Fehlerlokalisierpolynom-Koeffizientwert und einem Hilfspolynom-Koeffizientwert empfangen.
Ein System, umfassend: ein Syndromrechner, der gekoppelt ist, um ein Codewort von einem Speichergerät zu empfangen, wobei der Syndromrechner ein Syndrom für das Codewort berechnet und das Syndrom anzeigt, ob das Codewort einen Fehler enthält; eine Berlekamp-Massey-Algorithmus-(BMA)-Schaltung, die gekoppelt ist, um das Syndrom zu empfangen, wobei die BMA-Schaltung ein Fehlerlokalisierpolynom entsprechend dem Syndrom erzeugt, und wobei die BMA-Schaltung mindestens eine bedingte Operation basierend auf mindestens teilweise einem aktuellen Diskrepanzwert ausführt; eine Chien Search-Schaltung, die gekoppelt ist, um das Fehlerlokalisierpolynom zu empfangen, wobei die Chien Search-Schaltung Bitfehlerstellen basierend auf dem Fehlerlokalisierpolynom erzeugt; und ein Codewortpuffer, um das Codewort zu speichern, wobei der Codewortpuffer gekoppelt ist, um die Bitfehlerstellen zu empfangen und im Codewort Fehler, falls vorhanden, basierend auf mindestens den Bitfehlerstellen zu berichtigen.
Das System nach Anspruch 9, wobei die Chien Search-Schaltung ein nicht rechteckiges Multiplikatorarray verwendet.
Das System nach Anspruch 10, wobei das nicht rechteckige Multiplikatorarray ein rechteckiges Multiplikatorarray mit funktioneller Flexibilität umfasst.
Das System nach Anspruch 10, wobei das nicht rechteckige Multiplikatorarray ein Falt-Multiplikatorarray umfasst.
Das System nach Anspruch 9, wobei die BMA-Schaltung mindestens die Berechnung einer bedingten q-ary inversionslosen BMA-Operation ausführt.
Das System nach Anspruch 9, wobei die BMA-Schaltung mindestens die Berechnung einer bedingten inversionslosen BMA-Operation ausführt.
Das System nach Anspruch 9, wobei die BMA-Schaltung mindestens eine konfigurierbare semi-parallele gemeinsam benutzte Multiplikatorarchitektur verwendet.
Eine Vorrichtung, umfassend: ein Encoder, der gekoppelt ist, um zu speichernde Daten zu empfangen, wobei der Encoder ein auf den Empfangsdaten basierendes Codewort erzeugt; ein Speichergerät gekoppelt mit dem Encoder, wobei das Speichergerät das Codewort speichert; einen Codewortpuffer, der gekoppelt ist, um das Codewort als Antwort darauf zu empfangen, dass das Codewort vom Speichergerät gelesen wurde, wobei der Codewortpuffer das Codewort speichert, nachdem es vom Speichergerät gelesen wurde; einen mit dem Speichergerät gekoppelter Syndromrechner, um das Codewort vom Speichergerät zu empfangen, wobei der Syndromrechner ein Syndrom für das Codewort berechnet und das Syndrom anzeigt, ob das Codewort einen Fehler enthält; eine Berlekamp-Massey-Algorithmus-(BMA)-Schaltung, die mit dem Syndromrechner gekoppelt ist, wobei die BMA-Schaltung ein Fehlerlokalisierpolynom entsprechend dem Syndrom erzeugt, und wobei die BMA-Schaltung mindestens eine bedingte Operation basierend auf mindestens teilweise einem aktuellen Diskrepanzwert ausführt; eine mit der BMA-Schaltung gekoppelte Chien Search-Schaltung, um das Fehlerlokalisierpolynom zu empfangen, wobei die Chien Search-Schaltung auf dem Fehlerlokalisierpolynom basierende Bitfehlerstellen erzeugt und die Chien Search-Schaltung auch mit dem Codewortpuffer gekoppelt ist, um die Bitfehlerstellen dem Codewortpuffer bereitzustellen; wobei der Codewortpuffer die Bitfehlerstellen empfängt, um im Codewort Fehler, falls vorhanden, basierend mindestens auf den Bitfehlerstellen zu korrigieren.
Die Vorrichtung nach Anspruch 16, wobei die Chien Search-Schaltung ein nicht rechteckiges Multiplikatorarray verwendet.
Die Vorrichtung nach Anspruch 17, wobei das nicht rechteckige Multiplikatorarray ein rechteckiges Multiplikatorarray mit funktioneller Flexibilität umfasst.
Die Vorrichtung nach Anspruch 17, wobei das nicht rechteckige Multiplikatorarray ein Falt-Multiplikatorarray umfasst.
Die Vorrichtung nach Anspruch 16, wobei die BMA-Schaltung mindestens die Berechnung einer bedingten q-ary inversionslosen BMA-Operation ausführt.
Die Vorrichtung nach Anspruch 16, wobei die BMA-Schaltung mindestens die Berechnung einer bedingten inversionslosen BMA-Operation ausführt.
Die Vorrichtung nach Anspruch 16, wobei die BMA-Schaltung mindestens eine konfigurierbare semi-parallele gemeinsam benutzte Multiplikatorarchitektur verwendet.
Ein System, umfassend: einen Syndromrechner, der gekoppelt ist, um ein Codewort von einem Speichergerät zu empfangen, wobei der Syndromrechner ein Syndrom für das Codewort berechnet und das Syndrom anzeigt, ob das Codewort einen Fehler enthält; eine Berlekamp-Massey-Algorithmus-(BMA)-Schaltung, die gekoppelt ist, um das Syndrom zu empfangen, wobei die BMA-Schaltung ein Fehlerlokalisierpolynom entsprechend dem Syndrom erzeugt; eine Chien Search-Schaltung, die gekoppelt ist, um das Fehlerlokalisierpolynom zu empfangen, wobei die Chien Search-Schaltung auf dem Fehlerlokalisierpolynom basierende Bitfehlerstellen erzeugt, und wobei die Chien Search-Schaltung ein nicht rechteckiges Multiplikatorarray verwendet; und einen Codewortpuffer, um das Codewort zu speichern, wobei der Codewortpuffer gekoppelt ist, um die Bitfehlerstellen zu empfangen und im Codewort Fehler, falls vorhanden, basierend auf mindestens den Bitfehlerstellen zu berichtigen.
Das System nach Anspruch 23, wobei das nicht rechteckige Multiplikatorarray ein rechteckiges Multiplikatorarray mit funktioneller Flexibilität umfasst.
Das System nach Anspruch 23, wobei das nichtrechteckige Multiplikatorarray ein Falt-Multiplikatorarray umfasst.
Das System nach Anspruch 23, wobei die BMA-Schaltung mindestens die Berechnung einer bedingten q-ary inversionslosen BMA-Operation ausführt.
Das System nach Anspruch 23, wobei die BMA-Schaltung mindestens die Berechnung einer bedingten inversionslosen BMA-Operation ausführt.
Das System nach Anspruch 23, wobei die BMA-Schaltung mindestens eine konfigurierbare semi-parallele gemeinsam benutzte Multiplikatorarchitektur verwendet.