Die Erfindung betrifft einen optischen Serialisierer, einen optischen Deserialisierer, ein Datenverarbeitungssystem, ein Verfahren zum Serialisieren einer Mehrzahl von parallelen elektrischen Signalen und ein Verfahren zum Umwandeln eines serialisierten modulierten optischen Signals in eine Mehrzahl von parallelen Signalen.The invention relates to an optical serializer, an optical deserializer, a data processing system, a method of serializing a plurality of parallel electrical signals, and a method of converting a serialized modulated optical signal into a plurality of parallel signals.
Optische Bauelemente, wie optische Fasern, optische Wellenleiter und optische Koppler, werden für energiearme Kommunikation bei Hochgeschwindigkeit in verschiedenen Geräten und Systemen angewendet. Optische Verbindungselemente werden verwendet, um Kommunikation in Halbleiterprozessoren und -speichereinheiten, -modulen und -systemen bei hoher Kapazität, hoher Geschwindigkeit und geringem Energiebedarf zu erreichen. In solchen Systemen können für eine Kommunikation zwischen Modulen optische Fasern eingesetzt werden. Die optischen Fasern können mit Speichermodulen und Bauelementen durch optische Koppler gekoppelt sein, und die optischen Signale können in Modulen und Speicherelementen durch optische Wellenleiter übertragen werden.Optical devices such as optical fibers, optical waveguides, and optical couplers are used for low-power, high-speed communication in various devices and systems. Optical connectors are used to achieve high-capacity, high-speed, and low-power communication in semiconductor processors and memory units, modules, and systems. In such systems, optical fibers can be used for communication between modules. The optical fibers may be coupled to memory modules and devices through optical couplers, and the optical signals may be transmitted in modules and memory elements through optical waveguides.
In herkömmlichen elektronischen Schaltungen, wie in Halbleiterspeichereinheiten und -prozessoren, werden elektrische Signale typischer Weise durch parallele Schaltungen verarbeitet und kommuniziert. Mit zunehmendem Bedarf an hoher Kapazität, geringem Energiebedarf und hoher Geschwindigkeit ist es jedoch oft wünschenswert, Signale seriell zu übertragen. Zu diesem Zweck kann der Schaltkreis einen Serialisierer umfassen, der die parallelen Signale in ein einziges serielles Signal umwandelt. Eine Deserialisiererschaltung wird verwendet, um das serialisierte Signal in eine Mehrzahl von parallelen Signalen zurückzuwandeln.In conventional electronic circuits, such as in semiconductor memory units and processors, electrical signals are typically processed and communicated by parallel circuits. However, with increasing demand for high capacity, low power and high speed, it is often desirable to transmit signals serially. For this purpose, the circuit may comprise a serializer which converts the parallel signals into a single serial signal. A deserializer circuit is used to convert the serialized signal back into a plurality of parallel signals.
Der Erfindung liegt die Aufgabe zugrunde, einen optischen Serialisierer, einen optischen Deserialisierer, ein Datenverarbeitungssystem, ein Verfahren zum Serialisieren einer Mehrzahl von parallelen elektrischen Signalen und ein Verfahren zum Umwandeln eines serialisierten modulierten optischen Signals in eine Mehrzahl von parallelen Signalen mit verbesserten Eigenschaften im Vergleich zu Ausführungsformen im Stand der Technik zur Verfügung zu stellen.It is an object of the present invention to provide an optical serializer, an optical deserializer, a data processing system, a method of serializing a plurality of parallel electrical signals, and a method of converting a serialized modulated optical signal into a plurality of parallel signals having improved characteristics as compared to To provide embodiments in the prior art.
Die Erfindung löst diese Aufgabe dadurch, dass ein optischer Serialisierer mit den Merkmalen von Anspruch 1, ein optischer Deserialisierer mit den Merkmalen von Anspruch 3 oder 5, ein Datenverarbeitungssystem mit den Merkmalen von Anspruch 10, ein Verfahren zum Serialisieren einer Mehrzahl von parallelen elektrischen Signalen mit den Merkmalen von Anspruch 16 und ein Verfahren zum Umwandeln eines serialisierten modulierten optischen Signals in eine Mehrzahl von parallelen Signalen mit den Merkmalen von Anspruch 17 oder 19 zur Verfügung gestellt wird.The invention solves this object in that an optical serializer having the features of claim 1, an optical deserializer having the features of claim 3 or 5, a data processing system having the features of claim 10, a method of serializing a plurality of parallel electrical signals the features of claim 16 and a method for converting a serialized modulated optical signal into a plurality of parallel signals having the features of claim 17 or 19 is provided.
Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angeführt, deren Wortlaut hiermit durch Bezugnahme zum Inhalt der Beschreibung gemacht wird, um unnötige Textwiederholungen zu vermeiden.Advantageous embodiments of the invention are set forth in the subclaims, the wording of which is hereby incorporated by reference into the content of the description in order to avoid unnecessary text repetitions.
Ein Merkmal des erfinderischen Konzepts liegt darin, dass es einen optischen Serialisierer zur Verfügung stellt, der eine Mehrzahl von parallelen elektrischen Signalen in ein serialisiertes optisches Signal umwandelt.A feature of the inventive concept is that it provides an optical serializer that converts a plurality of parallel electrical signals into a serialized optical signal.
Ein weiteres Merkmal des erfinderischen Konzepts liegt darin, dass es einen optischen Deserialisierer zur Verfügung stellt, der ein serielles optisches Signal in eine Mehrzahl von parallelen elektrischen Signalen umwandelt.Another feature of the inventive concept is that it provides an optical deserializer that converts a serial optical signal into a plurality of parallel electrical signals.
Ein weiteres Merkmal des erfinderischen Konzepts liegt darin, dass es einen optischen Serialisierer/Deserialisierer (SERDES) zur Verfügung stellt, der eine Mehrzahl von parallelen elektrischen Signalen in ein serialisiertes optisches Signal umwandelt und ein serielles optisches Signal in eine Mehrzahl von parallelen elektrischen Signalen umwandelt.Another feature of the inventive concept is that it provides an optical serializer / deserializer (SERDES) that converts a plurality of parallel electrical signals into a serialized optical signal and converts a serial optical signal into a plurality of parallel electrical signals.
Ein weiteres Merkmal des erfinderischen Konzepts liegt darin, dass es ein integriertes Halbleiterbauelement, wie ein Speicherelement, mit einem integrierten optischen Serialisierer, Deserialisierer und/oder SERDES zur Verfügung stellt.Another feature of the inventive concept is that it provides an integrated semiconductor device, such as a memory element, with an integrated optical serializer, deserializer, and / or SERDES.
Ein weiteres Merkmal des erfinderischen Konzepts liegt darin, dass es ein Modul, wie ein Speichermodul, mit einem optischen Verbindungssystem mit einem integrierten optischen Serialisierer, Deserialisierer und/oder SERDES zur Verfügung stellt.Another feature of the inventive concept is that it provides a module, such as a memory module, with an optical interconnect system with an integrated optical serializer, deserializer, and / or SERDES.
Ein weiteres Merkmal des erfinderischen Konzepts liegt darin, dass es ein optisches Verbindungssystem, wie ein optisches Verbindungssystem für ein Speichersystem zur Verfügung stellt, bei dem Speichereinheiten auf Speichermodulen integrierte optische Serialisierer, Deserialisierer und/oder SERDES-Schaltungen beinhalten.Another feature of the inventive concept is that it provides an optical interconnect system, such as an optical interconnect system for a memory system, in which memory devices on memory modules include integrated optical serializers, deserializers, and / or SERDES circuits.
Ein weiteres Merkmal des erfinderischen Konzepts liegt darin, dass es Verfahren zur Herstellung von optischen Serialisierern, Deserialisierern und SERDES-Einheiten sowie Speichereinheiten, Speichermodulen, Speichersystemen und Verbindungssystemen, die optische Serialisierer, Deserialisierer und/oder SERDES-Schaltungen beinhalten, zur Verfügung stellt.Another feature of the inventive concept is that it provides methods for fabricating optical serializers, deserializers, and SERDES devices as well as memory devices, memory modules, memory systems, and interconnect systems that include optical serializers, deserializers, and / or SERDES circuits.
Gemäß einem Aspekt ist das erfinderische Konzept auf einen optischen Serialisierer gerichtet. Der optische Serialisierer umfasst eine Quelle einer Mehrzahl von unmodulierten optischen Signalen. Eine Modulationseinheit empfängt die Mehrzahl von unmodulierten optischen Signalen und eine entsprechende Mehrzahl von elektrischen Signalen und erzeugt eine entsprechende Mehrzahl von modulierten optischen Signalen unter Verwendung der Mehrzahl von elektrischen Signalen zum Modulieren der Mehrzahl von unmodulierten optischen Signalen. Eine Kopplungseinheit verzögert jedes der Mehrzahl von modulierten optischen Signalen um eine zugehörige Verzögerungsdauer, um eine entsprechende Mehrzahl von verzögerten modulierten optischen Signalen zu erzeugen, und kombiniert die Mehrzahl von verzögerten modulierten optischen Signalen, um ein serialisiertes moduliertes optisches Signal zu erzeugen. In one aspect, the inventive concept is directed to an optical serializer. The optical serializer comprises a source of a plurality of unmodulated optical signals. A modulation unit receives the plurality of unmodulated optical signals and a corresponding plurality of electrical signals and generates a corresponding plurality of modulated optical signals using the plurality of electrical signals to modulate the plurality of unmodulated optical signals. A coupling unit delays each of the plurality of modulated optical signals by an associated delay period to produce a corresponding plurality of delayed modulated optical signals, and combines the plurality of delayed modulated optical signals to produce a serialized modulated optical signal.
In einer Ausführungsform umfasst die Kopplungseinheit eine Verzögerungseinheit und einen optischen Koppler. Die Verzögerungseinheit verzögert jedes der Mehrzahl von modulierten optischen Signalen um die zugehörige Verzögerungsdauer, um die entsprechende Mehrzahl von verzögerten modulierten optischen Signalen zu erzeugen. Der optische Koppler kombiniert die Mehrzahl von verzögerten modulierten optischen Signalen, um das serialisierte modulierte optische Signal zu erzeugen.In one embodiment, the coupling unit comprises a delay unit and an optical coupler. The delay unit delays each of the plurality of modulated optical signals by the associated delay period to produce the corresponding plurality of delayed modulated optical signals. The optical coupler combines the plurality of delayed modulated optical signals to produce the serialized modulated optical signal.
Gemäß einem anderen Aspekt ist das erfinderische Konzept auf einen optischen Deserialisierer gerichtet. Der optische Deserialisierer umfasst einen optischen Splitter zum Splitten eines serialisierten modulierten optischen Signals in eine entsprechende Mehrzahl von modulierten gesplitteten optischen Signalen. Eine Demodulationseinheit demoduliert die Mehrzahl von modulierten gesplitteten optischen Signalen und erzeugt eine entsprechende Mehrzahl von demodulierten gesplitteten optischen Signalen. Eine Verzögerungseinheit verzögert jedes der Mehrzahl von demodulierten gesplitteten optischen Signalen um eine entsprechende Verzögerungszeit, so dass das serialisierte modulierte optische Signal in eine entsprechende Mehrzahl von parallelen demodulierten gesplitteten optischen Signalen umgewandelt wird.In another aspect, the inventive concept is directed to an optical deserializer. The optical deserializer includes an optical splitter for splitting a serialized modulated optical signal into a corresponding plurality of modulated split optical signals. A demodulation unit demodulates the plurality of modulated split optical signals and generates a corresponding plurality of demodulated split optical signals. A delay unit delays each of the plurality of demodulated split optical signals by a corresponding delay time so that the serialized modulated optical signal is converted to a corresponding plurality of parallel demodulated split optical signals.
In einer Ausführungsform umfasst der Deserialisierer weiter eine opto-elektrische Umwandlungseinheit (optisch/elektrisch Wandler) zum Umwandeln der Mehrzahl von parallelen demodulierten gesplitteten optischen Signalen in eine entsprechende Mehrzahl von parallelen elektrischen Signalen.In one embodiment, the deserializer further comprises an opto-electrical conversion unit (optical / electrical converter) for converting the plurality of parallel demodulated split optical signals into a corresponding plurality of parallel electrical signals.
Gemäß einem anderen Aspekt ist das erfinderische Konzept auf einen optischen Deserialisierer gerichtet. Der optische Deserialisierer umfasst einen optischen Splitter zum Splitten eines serialisierten modulierten optischen Signals in eine entsprechende Mehrzahl von modulierten gesplitteten optischen Signalen. Eine Demodulationseinheit demoduliert die Mehrzahl von modulierten gesplitteten optischen Signalen und erzeugt eine entsprechende Mehrzahl von demodulierten gesplitteten optischen Signalen. Jedes einer Mehrzahl von Steuersignalen wird um eine zugehörige Verzögerungsdauer verzögert, um eine entsprechende Mehrzahl von verzögerten Steuersignalen zu erzeugen, wobei die Mehrzahl von verzögerten Steuersignalen jeweils an die Mehrzahl von Demodulatoren angelegt werden, so dass die Mehrzahl von demodulierten gesplitteten optischen Signalen zeitlich ausgerichtet werden.In another aspect, the inventive concept is directed to an optical deserializer. The optical deserializer includes an optical splitter for splitting a serialized modulated optical signal into a corresponding plurality of modulated split optical signals. A demodulation unit demodulates the plurality of modulated split optical signals and generates a corresponding plurality of demodulated split optical signals. Each of a plurality of control signals is delayed by an associated delay period to generate a corresponding plurality of delayed control signals, wherein the plurality of delayed control signals are applied to the plurality of demodulators, respectively, so that the plurality of demodulated split optical signals are time aligned.
In einer Ausführungsform umfasst der Deserialisierer weiter eine Verzögerungseinheit zum Erzeugen der Mehrzahl von verzögerten Steuersignalen.In one embodiment, the deserializer further comprises a delay unit for generating the plurality of delayed control signals.
In einer Ausführungsform sind die Mehrzahl von verzögerten Steuersignalen Taktsignale.In an embodiment, the plurality of delayed control signals are clock signals.
In einer Ausführungsform richtet die Verzögerungseinheit die Mehrzahl von demodulierten gesplitteten optischen Signalen zeitlich aus.In one embodiment, the delay unit times the plurality of demodulated split optical signals.
In einer Ausführungsform umfasst der Deserialisierer weiter eine opto-elektrische Umwandlungseinheit zum Umwandeln der Mehrzahl von demodulierten gesplitteten optischen Signalen, die zeitlich ausgerichtet sind, in eine entsprechende Mehrzahl von parallelen elektrischen Signalen.In one embodiment, the deserializer further comprises an opto-electrical conversion unit for converting the plurality of demodulated split optical signals that are time aligned into a corresponding plurality of parallel electrical signals.
Gemäß einem anderen Aspekt ist das erfinderische Konzept auf ein Datenverarbeitungssystem gerichtet, das umfasst: eine erste Sender-Empfänger-Schaltung, eine zweite Sender-Empfänger-Schaltung und einen optischen Kommunikationskanal zwischen der ersten und der zweiten Sender-Empfänger-Schaltung. Die erste und die zweite Sender-Empfänger-Schaltung umfassen jeweils eine Serialisierer-/Deserialisierereinheit zum Umwandeln zwischen parallelen elektrischen Signalen und einem serialisierten optischen Signal, wobei die Serialisierer-/Deserialisierereinheit eine Mehrzahl von Verzögerungen in eine entsprechende Mehrzahl von gesplitteten optischen Signalen einfügt, die durch Splitten eines optischen Eingangssignals erhalten sind.In another aspect, the inventive concept is directed to a data processing system comprising: a first transceiver circuit, a second transceiver circuit, and an optical communication channel between the first and second transceiver circuits. The first and second transceiver circuits each include a serializer / deserializer unit for converting between parallel electrical signals and a serialized optical signal, wherein the serializer / deserializer unit inserts a plurality of delays into a corresponding plurality of split optical signals are obtained by splitting an optical input signal.
In einer Ausführungsform ist das optische Eingangssignal das serialisierte optische Signal, das in die parallelen elektrischen Signale deserialisiert wird.In one embodiment, the input optical signal is the serialized optical signal that is deserialized into the parallel electrical signals.
In einer Ausführungsform ist das eingegebene optische Signal, das optische Eingangssignal, ein unmoduliertes optisches Signal, wobei das unmodulierte optische Signal gesplittet und mittels der Mehrzahl von parallelen elektrischen Signalen moduliert wird, um die Mehrzahl von parallelen elektrischen Signalen in das serialisierte optische Signal zu serialisieren.In one embodiment, the input optical signal, the input optical signal, is an unmodulated optical signal, wherein the unmodulated optical signal is split and modulated by the plurality of parallel electrical signals to serialize the plurality of parallel electrical signals into the serialized optical signal.
In einer Ausführungsform umfasst jeder Serialisierer/Deserialisierer eine Mehrzahl von Verzögerungsschaltungen zum Einfügen der Mehrzahl von Verzögerungen.In one embodiment, each serializer / deserializer includes a plurality of delay circuits for inserting the plurality of delays.
In einer Ausführungsform ist die erste und/oder die zweite Sender-Empfänger-Schaltung mit einer Halbleiterspeicherschaltung gekoppelt.In one embodiment, the first and / or second transceiver circuitry is coupled to a semiconductor memory circuit.
In einer Ausführungsform ist die erste und/oder die zweite Sender-Empfänger-Schaltung mit einer Prozessorschaltung gekoppelt.In one embodiment, the first and / or second transceiver circuitry is coupled to a processor circuit.
Gemäß einem anderen Aspekt ist das erfinderische Konzept auf ein Verfahren zum Serialisieren einer Mehrzahl von parallelen elektrischen Signalen gerichtet. Gemäß dem Verfahren wird eine Mehrzahl von unmodulierten optischen Signalen empfangen. Die Mehrzahl von unmodulierten optischen Signalen wird unter Verwendung einer entsprechenden Mehrzahl von parallelen elektrischen Signalen in eine Mehrzahl von parallelen modulierten optischen Signalen moduliert. Eine entsprechende Mehrzahl von Verzögerungen wird in die Mehrzahl von parallelen modulierten optischen Signalen eingeführt, um eine entsprechende Mehrzahl von verzögerten modulierten optischen Signalen zu erzeugen. Die Mehrzahl von verzögerten modulierten optischen Signalen wird in ein serialisiertes moduliertes optisches Signal kombiniert.In another aspect, the inventive concept is directed to a method for serializing a plurality of parallel electrical signals. According to the method, a plurality of unmodulated optical signals are received. The plurality of unmodulated optical signals are modulated into a plurality of parallel modulated optical signals using a corresponding plurality of parallel electrical signals. A corresponding plurality of delays are introduced into the plurality of parallel modulated optical signals to produce a corresponding plurality of delayed modulated optical signals. The plurality of delayed modulated optical signals are combined into a serialized modulated optical signal.
Gemäß einem anderen Aspekt ist das erfinderische Konzept auf ein Verfahren zum Umwandeln eines serialisierten modulierten optischen Signals in eine Mehrzahl von parallelen Signalen gerichtet. Gemäß dem Verfahren wird das serialisierte modulierte optische Signal in eine Mehrzahl von modulierten gesplitteten optischen Signalen gesplittet. Die modulierten gesplitteten optischen Signale werden in eine Mehrzahl von demodulierten gesplitteten optischen Signalen demoduliert. Eine entsprechende Mehrzahl von Verzögerungen wird in die Mehrzahl von demodulierten gesplitteten optischen Signalen eingeführt, so dass die Mehrzahl von demodulierten gesplitteten optischen Signalen zeitlich zueinander ausgerichtet wird.In another aspect, the inventive concept is directed to a method of converting a serialized modulated optical signal into a plurality of parallel signals. According to the method, the serialized modulated optical signal is split into a plurality of modulated split optical signals. The modulated split optical signals are demodulated into a plurality of demodulated split optical signals. A corresponding plurality of delays are introduced into the plurality of demodulated split optical signals so that the plurality of demodulated split optical signals are aligned with each other in time.
In einer Ausführungsform umfasst das Verfahren weiter Umwandeln der Mehrzahl von demodulierten gesplitteten optischen Signalen in eine Mehrzahl von parallelen elektrischen Signalen.In an embodiment, the method further comprises converting the plurality of demodulated split optical signals into a plurality of parallel electrical signals.
Gemäß einem anderen Aspekt ist das erfinderische Konzept auf ein Verfahren zum Umwandeln eines serialisierten modulierten optischen Signals in eine Mehrzahl von parallelen Signalen gerichtet. Gemäß dem Verfahren wird das serialisierte modulierte optische Signal in eine Mehrzahl von modulierten gesplitteten optischen Signalen gesplittet. Die modulierten gesplitteten optischen Signale werden in eine Mehrzahl von demodulierten gesplitteten optischen Signalen demoduliert. Eine entsprechende Mehrzahl von Verzögerungen wird in eine entsprechende Mehrzahl von Steuersignalen eingeführt, die zum Demodulieren der modulierten gesplitteten optischen Signale verwendet werden, so dass die Mehrzahl von demodulierten gesplitteten optischen Signalen zeitlich ausgerichtet werden.In another aspect, the inventive concept is directed to a method of converting a serialized modulated optical signal into a plurality of parallel signals. According to the method, the serialized modulated optical signal is split into a plurality of modulated split optical signals. The modulated split optical signals are demodulated into a plurality of demodulated split optical signals. A corresponding plurality of delays are introduced into a corresponding plurality of control signals used to demodulate the modulated split optical signals so that the plurality of demodulated split optical signals are time aligned.
In einer Ausführungsform umfasst das Verfahren weiter Umwandeln der Mehrzahl von demodulierten gesplitteten optischen Signalen in eine Mehrzahl von parallelen elektrischen Signalen.In an embodiment, the method further comprises converting the plurality of demodulated split optical signals into a plurality of parallel electrical signals.
Vorteilhafte Ausführungsformen der Erfindung, wie sie unten ausführlich beschrieben werden, sowie Ausführungsformen aus dem Stand der Technik, die angeführt sind, um das Verständnis der Erfindung zu erleichtern, sind in den Zeichnungen dargestellt, in denen:Advantageous embodiments of the invention, as described in detail below, as well as prior art embodiments, given to facilitate the understanding of the invention, are shown in the drawings, in which:
1 ein schematisches funktionelles Blockdiagramm eines Verarbeitungssystems darstellt, das elektrische SERDES verwendet, um zwischen parallelen und seriellen Signalkommunikationsformaten umzuwandeln. 1 Figure 12 is a schematic functional block diagram of a processing system that uses electrical SERDES to convert between parallel and serial signal communication formats.
2 ein schematisches funktionelles Blockdiagramm eines Verarbeitungssystems gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt, die optische SERDES gemäß dem erfinderischen Konzept verwendet, um zwischen parallelen und seriellen Signalkommunikationsformaten umzuwandeln. 2 FIG. 12 is a schematic functional block diagram of a processing system according to an exemplary embodiment of the inventive concept that uses optical SERDES according to the inventive concept to convert between parallel and serial signal communication formats.
3 ein schematisches Blockdiagramm einer Serialisiererschaltung der erfinderischen SERDES-Schaltung gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. 3 FIG. 10 is a schematic block diagram of a serializer circuit of the inventive SERDES circuit according to an embodiment of the inventive concept.
4A bis 4C schematische Diagramme zeigen, die den Serialisierungsprozess der Serialisiererschaltung von 3 darstellen. 4A to 4C schematic diagrams show the serialization process of the serializer circuit of 3 represent.
5 ein schematisches Blockdiagramm einer Deserialisiererschaltung der erfinderischen SERDES-Schaltung gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. 5 FIG. 12 is a schematic block diagram of a deserializer circuit of the inventive SERDES circuit according to an embodiment of the inventive concept. FIG.
6A bis 6C schematische Diagramme zeigen, die den Deserialisierungsprozess der Deserialisiererschaltung von 5 darstellen. 6A to 6C show schematic diagrams illustrating the deserialization process of the deserializer circuit of 5 represent.
7 ein schematisches Blockdiagramm einer Deserialisiererschaltung der erfinderischen SERDES-Schaltung gemäß einer anderen Ausführungsform des erfinderischen Konzepts darstellt. 7 a schematic block diagram of a Deserialisiererschaltung the inventive Represents SERDES circuit according to another embodiment of the inventive concept.
8A und 8B schematische Diagramme zeigen, die den Deserialisierungsprozess der Deserialisiererschaltung von 7 darstellen. 8A and 8B show schematic diagrams illustrating the deserialization process of the deserializer circuit of 7 represent.
9 ein schematisches Blockdiagramm einer Ausführungsform der Deserialisiererschaltung gemäß einer anderen Ausführungsform des erfinderischen Konzepts darstellt. 9 FIG. 10 is a schematic block diagram of one embodiment of the deserializer circuit according to another embodiment of the inventive concept.
10 ein schematisches Blockdiagramm einer Ausführungsform der Deserialisiererschaltung gemäß einer anderen Ausführungsform des erfinderischen Konzepts darstellt. 10 FIG. 10 is a schematic block diagram of one embodiment of the deserializer circuit according to another embodiment of the inventive concept.
11 ein schematisches Blockdiagramm eines Teils eines Datenverarbeitungssystems darstellt, bei dem der optische SERDES gemäß dem erfinderischen Konzept angewendet werden kann. 11 FIG. 3 is a schematic block diagram of a portion of a data processing system in which the optical SERDES according to the inventive concept may be applied.
12 ein schematisches funktionelles Blockdiagramm eines Verarbeitungssystems gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt, das optische SERDES gemäß dem erfinderischen Konzept verwendet, um zwischen parallelen und seriellen Signalkommunikationsformaten umzuwandeln. 12 FIG. 10 is a schematic functional block diagram of a processing system according to an exemplary embodiment of the inventive concept that uses optical SERDES according to the inventive concept to convert between parallel and serial signal communication formats.
13 ein schematisches Blockdiagramm eines Verarbeitungssystems, bei dem der erfinderische optische SERDES verwendet werden kann, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. 13 FIG. 12 is a schematic block diagram of a processing system in which the inventive optical SERDES can be used, according to an exemplary embodiment of the inventive concept. FIG.
14 ein schematisches Blockdiagramm eines Verarbeitungssystems, bei dem der erfinderische optische SERDES verwendet werden kann, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. 14 FIG. 12 is a schematic block diagram of a processing system in which the inventive optical SERDES can be used, according to an exemplary embodiment of the inventive concept. FIG.
15 ein schematisches Flussbild ist, das ein Verfahren zum Umwandeln einer Mehrzahl von parallelen elektrischen Signalen in ein serialisiertes optisches Signal gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. 15 FIG. 3 is a schematic flow diagram illustrating a method of converting a plurality of parallel electrical signals into a serialized optical signal according to an embodiment of the inventive concept.
16 ein schematisches Flussbild ist, das ein Verfahren zum Umwandeln eines serialisierten optischen Signals in eine Mehrzahl von parallelen elektrischen Signalen gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. 16 FIG. 10 is a schematic flow diagram illustrating a method of converting a serialized optical signal into a plurality of parallel electrical signals according to an embodiment of the inventive concept.
17 ein schematisches Flussbild ist, das ein Verfahren zum Umwandeln eines serialisierten optischen Signals in eine Mehrzahl von parallelen elektrischen Signalen gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. 17 FIG. 10 is a schematic flow diagram illustrating a method of converting a serialized optical signal into a plurality of parallel electrical signals according to an embodiment of the inventive concept.
18 ein schematisches Blockdiagramm eines Datenverarbeitungssystems darstellt, bei dem serielle Serial-Peripheral-Interface(SPI)-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. 18 FIG. 12 is a schematic block diagram of a data processing system using Serial Serial Peripheral Interface (SPI) communication using the SERDES circuit according to the inventive concept.
19 ein schematisches Blockdiagramm eines Datenverarbeitungssystems darstellt, bei dem serielle Serial-Advanced-Technology-Attachment(SATA)-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. 19 FIG. 12 is a schematic block diagram of a data processing system using Serial Serial Advanced Technology Attachment (SATA) communication using the SERDES circuit according to the inventive concept.
20 ein schematisches Blockdiagramm eines Datenverarbeitungssystems darstellt, bei dem serielle Inter-Integrated-Circuit(I2C)-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. 20 FIG. 12 is a schematic block diagram of a data processing system using serial inter-integrated circuit (I 2 C) communication using the SERDES circuit according to the inventive concept.
21 ein schematisches Blockdiagramm eines Datenverarbeitungssystems darstellt, bei dem serielle Universal-Serial-Bus(USB)-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. 21 Figure 12 is a schematic block diagram of a data processing system using serial universal serial bus (USB) communication using the SERDES circuit according to the inventive concept.
22 ein schematisches Blockdiagramm eines Datenverarbeitungssystems darstellt, bei dem serielle Controller-Area-Network(CAN)-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. 22 FIG. 12 is a schematic block diagram of a data processing system using serial controller area network (CAN) communication using the SERDES circuit according to the inventive concept.
23 ein schematisches Blockdiagramm eines Systems darstellt, das eine Mehrzahl von seriellen Kommunikationsschnittstellen verwendet, die von der Mobile-Industry-Processor-Interface(MIPI)-Alliance unterhalten werden, und das die SERDES-Schaltung gemäß dem erfinderischen Konzept umfasst. 23 FIG. 10 is a schematic block diagram of a system utilizing a plurality of serial communication interfaces maintained by the Mobile Industry Processor Interface (MIPI) Alliance and including the SERDES circuit according to the inventive concept.
Es versteht sich, dass, wenn ein Element oder eine Schicht als ”auf”, ”verbunden mit” oder ”gekoppelt mit” einem anderen Element oder einer Schicht bezeichnet ist, es/sie direkt auf, verbunden oder gekoppelt mit dem anderen Element oder der Schicht sein kann oder dazwischen liegende Elemente oder Schichten vorhanden sein können.It will be understood that when an element or layer is referred to as being "on," "connected to," or "coupled to" another element or layer, it directly contacts, connects, or couples with the other element or layer Layer or intervening elements or layers may be present.
Wenn hingegen ein Element als ”direkt auf”, ”direkt verbunden mit” oder ”direkt gekoppelt mit” einem anderen Element oder einer Schicht bezeichnet ist, sind keine dazwischen liegenden Elemente oder Schichten vorhanden.Conversely, when an element is labeled as "directly on," "directly connected to," or "directly coupled to" another element or layer, there are no intervening elements or layers.
Ein Serialisierer/Deserialisierer (SERDES) ist eine integrierte Schaltung (IC, Integrated Circuit) oder Chip-Sender-Empfänger (Chip-Transceiver), der parallele Daten in serielle Daten umwandelt und umgekehrt. Die Sendersektion ist ein Seriell/Parallel-Wandler, und die Empfängersektion ist ein Parallel/Seriell-Wandler. Eine Mehrzahl von SERDES-Schnittstellenschaltungen sind gemeinsam in einer einzelnen Packung untergebracht.A serializer / deserializer (SERDES) is an integrated circuit (IC) or chip transceiver that converts parallel data into serial data and vice versa. The transmitter section is a serial / parallel converter, and the receiver section is on Parallel / serial converter. A plurality of SERDES interface circuits are housed together in a single package.
SERDES-Schaltungen erleichtern die Übertragung von parallelen Daten zwischen zwei Punkten über serielle Ströme, was die Anzahl an Datenpfaden verringert und damit die Anzahl an erforderlichen Anschlussstiften oder -drähten verringert. Die meisten SERDES-Einrichtungen sind für eine Vollduplex-Funktion ausgebildet, d. h. Datenumwandlung und -übertragung können in beide Richtungen gleichzeitig stattfinden. SERDES-Schaltungen werden in Gigabit-Ethernet-Systemen, drahtlosen Netzwerk-Routern, faseroptischen Kommunikationssystemen und Speicheranwendungen verwendet. Spezifikationen und Geschwindigkeiten sind in Abhängigkeit von den Bedürfnissen des Benutzers und der Anwendung variabel. Einige SERDES-Einrichtungen sind dazu ausgebildet, dass sie bei Geschwindigkeiten von mehr als 10 Gbps betrieben werden.SERDES circuits facilitate the transmission of parallel data between two points over serial streams, which reduces the number of data paths and thus reduces the number of pins or wires required. Most SERDES devices are designed for a full duplex function, i. H. Data conversion and transmission can occur simultaneously in both directions. SERDES circuits are used in Gigabit Ethernet systems, wireless network routers, fiber optic communication systems, and storage applications. Specifications and speeds are variable depending on the needs of the user and the application. Some SERDES devices are designed to operate at speeds greater than 10 Gbps.
1 stellt ein schematisches funktionelles Blockdiagramm eines Verarbeitungssystems 100 dar, das elektrische SERDES verwendet, um zwischen parallelen und seriellen Signalkommunikationsformaten umzuwandeln. Mit Bezug zu 1 umfasst das System 100 eine Verarbeitungsschaltung 102, die mit einer Mehrzahl von Speichermodulen 104, 106, 108 über einen optischen Kommunikationsbus 116, 117 kommuniziert. Die Verarbeitungsschaltung 102 kann eine beliebige Art von Schaltung sein, die mit Speicherschaltungen kommuniziert, wie eine Speichersteuereinheit, eine Zentralverarbeitungseinheit (CPU) oder eine andere Steuer- oder Verarbeitungsschaltung. Die Speichereinheiten 104, 106, 108 sind auf zugehörigen Speichermodulen 118, 120, 122 angebracht. Jedes Speichermodul 118, 120, 122 kann ein Dual-Inline-Memory-Modul (DIMM) sein und kann eine Mehrzahl von Speichereinheiten 104, 106, 108 umfassen. Eine oder mehrere Speichereinheiten können Dynamic-Random-Access-Memory(DRAM)-Speichereinheiten sein, in welchem Fall die Speichermodule 118, 120, 122 DRAM-DIMMs sein können. 1 FIG. 12 illustrates a schematic functional block diagram of a processing system. FIG 100 The electrical SERDES is used to convert between parallel and serial signal communication formats. In reference to 1 includes the system 100 a processing circuit 102 that comes with a plurality of memory modules 104 . 106 . 108 via an optical communication bus 116 . 117 communicated. The processing circuit 102 may be any type of circuit that communicates with memory circuits, such as a memory controller, a central processing unit (CPU), or other control or processing circuitry. The storage units 104 . 106 . 108 are on associated memory modules 118 . 120 . 122 appropriate. Each memory module 118 . 120 . 122 may be a Dual Inline Memory (DIMM) module and may include a plurality of memory units 104 . 106 . 108 include. One or more storage devices may be Dynamic Random Access Memory (DRAM) storage devices, in which case the storage modules 118 . 120 . 122 DRAM DIMMs.
Die Verarbeitungsschaltung 102 umfasst einen optischen Sender-Empfänger 110 zum Übertragen und Empfangen von optischen Signalen zum und vom optischen Bus 116, 117. Der optische Sender-Empfänger 110 umfasst einen optischen Sender (TX) 112, der optische Signale auf dem optischen Bus 116 überträgt, und einen optischen Empfänger (RX) 114 zum Empfangen von optischen Signalen vom optischen Bus 117.The processing circuit 102 includes an optical transceiver 110 for transmitting and receiving optical signals to and from the optical bus 116 . 117 , The optical transmitter-receiver 110 includes an optical transmitter (TX) 112 , the optical signals on the optical bus 116 transmits, and an optical receiver (RX) 114 for receiving optical signals from the optical bus 117 ,
Jedes der Speichermodule 118, 120, 122 ist mit dem optischen Bus 116, 117 über einen jeweils zugeordneten optischen Sender-Empfänger 124, 126, 128 gekoppelt. Jeder optische Sender-Empfänger 124, 126, 128 umfasst eine Sendersektion 132, 136, 140 und eine Empfängersektion 130, 134, 138. Jede Sendersektion 132, 136, 140 überträgt optische Signale auf dem optischen Bus 117 über einen zugehörigen optischen Koppler 148, 150, 152, und jede Empfängersektion 130, 134, 138 empfängt optische Signale vom optischen Bus 116 über einen zugehörigen optischen Koppler 142, 144, 146.Each of the memory modules 118 . 120 . 122 is with the optical bus 116 . 117 via a respectively assigned optical transmitter-receiver 124 . 126 . 128 coupled. Each optical transceiver 124 . 126 . 128 includes a transmitter section 132 . 136 . 140 and a receiver section 130 . 134 . 138 , Each transmitter section 132 . 136 . 140 transmits optical signals on the optical bus 117 via an associated optical coupler 148 . 150 . 152 , and each receiver section 130 . 134 . 138 receives optical signals from the optical bus 116 via an associated optical coupler 142 . 144 . 146 ,
Im System 100 wird elektrische SERDES durchgeführt. Das heißt, parallele elektrische Signale werden in serielle elektrische Signale umgewandelt und umgekehrt. Eine Umwandlung zwischen elektrischen und optischen Domänen wird als ein von den optisch/elektrischen (O/E) und elektrisch/optischen (E/O) Umwandlungsvorgängen getrennter Vorgang durchgeführt.In the system 100 Electric SERDES is carried out. That is, parallel electrical signals are converted into serial electrical signals and vice versa. Conversion between electric and optical domains is performed as a process separate from the optical / electrical (O / E) and electrical / optical (E / O) conversion processes.
Beim Betrieb des Systems 100 verarbeiten die Speichereinheiten 104, 106, 108 und Speichermodule 118, 120, 122 elektrische Signale. Gleichermaßen verarbeitet die interne Schaltung des Verarbeitungssystems 102 elektrische Signale. Elektrische Signale von den Speichereinheiten 104, 106, 108 und Speichermodulen 118, 120, 122 werden von den Sendern 132, 136, 140 empfangen, die die elektrischen Signale in optische Signale umwandeln und die umgewandelten Signale über optische Koppler 148, 150, 152 auf den optischen Bus 117 übertragen. Die Empfängersektion 114 des Sender-Empfängers 110 im Verarbeitungssystem 102 empfängt des optische Signal vom optischen Bus 117, wandelt es in ein oder mehrere elektrische Signale um und sendet die umgewandelten elektrischen Signale zur Verarbeitung zu anderen internen Schaltungen des Verarbeitungssystems 102. Die Sendersektion 112 des Sender-Empfängers 110 im Verarbeitungssystem 102 empfängt elektrische Signale von den anderen internen Schaltungen des Verarbeitungssystems 102, wandelt die elektrischen Signale in ein optisches Signal um und überträgt das umgewandelte optische Signal auf dem optischen Bus 116. Das System 100 von 1 kann eine Anzahl N an Speichermodulen 118, 120, 122 und N jeweils zugeordnete optische Sender-Empfänger 124, 126, 128 umfassen. Jedes Speichermodul 118, 120, 122 kann eine Anzahl M an Speichereinheiten 104, 106, 108 umfassen. Jede Empfängersektion 130, 134, 138 der Sender-Empfänger 124, 126, 128 empfängt vom optischen Bus 116 1/N des gesamten optischen Signals über einen optischen Koppler 142, 144, 146, wandelt diesen 1/N-Anteil des optischen Signals in ein oder mehrere elektrische Signale um und sendet die umgewandelten elektrischen Signale zur Verarbeitung zu ihrem zugehörigen Speichermodul 118, 120, 122.When operating the system 100 process the storage units 104 . 106 . 108 and memory modules 118 . 120 . 122 electrical signals. Likewise, the internal circuitry of the processing system processes 102 electrical signals. Electrical signals from the storage units 104 . 106 . 108 and memory modules 118 . 120 . 122 be from the broadcasters 132 . 136 . 140 received, which convert the electrical signals into optical signals and the converted signals via optical couplers 148 . 150 . 152 on the optical bus 117 transfer. The receiver section 114 the transmitter-receiver 110 in the processing system 102 receives the optical signal from the optical bus 117 It converts to one or more electrical signals and sends the converted electrical signals to other internal circuits of the processing system for processing 102 , The transmitter section 112 the transmitter-receiver 110 in the processing system 102 receives electrical signals from the other internal circuits of the processing system 102 converts the electrical signals into an optical signal and transmits the converted optical signal on the optical bus 116 , The system 100 from 1 can be a number N of memory modules 118 . 120 . 122 and N respectively associated optical transceivers 124 . 126 . 128 include. Each memory module 118 . 120 . 122 can be a number M of storage units 104 . 106 . 108 include. Each receiver section 130 . 134 . 138 the transmitter-receiver 124 . 126 . 128 receives from the optical bus 116 1 / N of the entire optical signal via an optical coupler 142 . 144 . 146 , converts this 1 / N portion of the optical signal into one or more electrical signals and sends the converted electrical signals to its associated memory module for processing 118 . 120 . 122 ,
Auf diese Weise beruht das in 1 dargestellte herkömmliche optische Verbindungssystem auf elektrischen SERDES. Das heißt, im System 100 von 1 werden elektrische Signale serialisiert und deserialisiert. Hingegen werden beim erfinderischen Konzept optische SERDES verwendet. Das heißt, gemäß dem erfinderischen Konzept werden optische Signale serialisiert und deserialisiert.In this way, the in 1 illustrated conventional optical connection system on electrical SERDES. That is, in the system 100 from 1 electrical signals are serialized and deserialized. On the other hand, the inventive concept uses optical SERDES. That is, according to the inventive concept, optical signals are serialized and deserialized.
2 stellt ein schematisches funktionelles Blockdiagramm eines Verarbeitungssystems 200 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts dar, das optische SERDES gemäß der Erfindung verwendet, um zwischen parallelen und seriellen Signalkommunikationsformaten umzuwandeln. Mit Bezug zu 2 ist die dargestellte beispielhafte Ausführungsform des Verarbeitungssystems 200 ein DRAM-Schnittstellensystem (I/F), das Daten zu und von DRAM-Speicherschaltungen verarbeitet. Es ist anzumerken, dass diese beispielhafte Ausführungsform des erfinderischen Konzepts nur dem Zweck der Erläuterung dient. Wie hier ausführlich beschrieben wird, ist das erfinderische Konzept auf andere Arten von Systemen anwendbar. 2 FIG. 12 illustrates a schematic functional block diagram of a processing system. FIG 200 According to an exemplary embodiment of the inventive concept, the optical SERDES according to the invention is used to convert between parallel and serial signal communication formats. In reference to 2 is the illustrated exemplary embodiment of the processing system 200 a DRAM interface system (I / F) that processes data to and from DRAM memory circuits. It is to be noted that this exemplary embodiment of the inventive concept is for the purpose of explanation only. As described in detail herein, the inventive concept is applicable to other types of systems.
Mit Bezug zu 2 umfasst das System 200 ein Verarbeitungssystem 210, z. B. eine CPU, die mit einer Mehrzahl von Speichermodulen 230 über einen optischen Bus 207 gekoppelt ist. Der optische Bus 207 ist so dargestellt, dass er drei optische Leitungen 201-1, 201-2 und 201-3 umfasst, die als ein oder mehrere optische Wellenleiter ausgebildet sein können. Die Leitungen 201-1, 201-2 und 201-3 sind durch optische Koppler 211-1, 211-2 und 211-3 zwischen die Speichermodule 230 und das Verarbeitungssystem 210 eingeschleift. In einer speziellen Ausführungsform, wie der in 2 dargestellten Ausführungsform DRAM I/F, ist eine der Leitungen 201-1 eine Lesedatenleitung RDATA, eine der Leitungen 201-2 ist eine Schreibdatenleitung WDATA und eine der Leitungen 201-3 ist eine Adressen/Steuerleitung ADD/CTRL. In jeder Leitung liegen die über den Bus 207 zu übertragenden Informationen in einem serialisierten Format vor und werden auf optischem Wege übertragen.In reference to 2 includes the system 200 a processing system 210 , z. As a CPU, with a plurality of memory modules 230 over an optical bus 207 is coupled. The optical bus 207 is shown as having three optical lines 201-1 . 201-2 and 201-3 includes, which may be formed as one or more optical waveguides. The wires 201-1 . 201-2 and 201-3 are through optical couplers 211-1 . 211-2 and 211-3 between the memory modules 230 and the processing system 210 looped. In a specific embodiment, like the one in 2 DRAM I / F shown is one of the lines 201-1 a read data line RDATA, one of the lines 201-2 is a write data line WDATA and one of the lines 201-3 is an address / control line ADD / CTRL. In each line they are over the bus 207 to transmit information in a serialized format and are transmitted by optical means.
Jedes der Speichermodule 230 umfasst Schnittstellenschaltungen, die die optische SERDES-Schaltung 229, optisch/elektrisch und elektrisch/optisch Wandlerschaltungen (O/E) 231 und einen elektrischen Puffer 233 beinhalten. Jede DRAM-Schaltung 235 umfasst DRAM-Speicher 237 und DRAM-I/O-Schaltungen 239. Das Verarbeitungssystem 210 umfasst auch Schnittstellenschaltungen, die eine Speichersteuereinheit 212, die optische SERDES-Schaltung 216 und optisch/elektrisch und elektrisch/optisch Wandlerschaltungen (O/E) 214 beinhalten.Each of the memory modules 230 includes interface circuits including the SERDES optical circuit 229 , optical / electrical and electrical / optical converter circuits (O / E) 231 and an electrical buffer 233 include. Every DRAM circuit 235 includes DRAM memory 237 and DRAM I / O circuits 239 , The processing system 210 Also includes interface circuits comprising a memory controller 212 , the optical SERDES circuit 216 and optical / electrical and electrical / optical converter circuits (O / E) 214 include.
Im System 200 werden Daten und Steuersignale unter der Steuerung der Speichersteuereinheit 212 zwischen dem Verarbeitungssystem 210 und den Speichermodulen 235 hin und her übertragen. Die Speichersteuereinheit 212 erzeugt alle Takt- und Steuersignale, die erforderlich sind, um Datenleseoperationen zum Auslesen von Daten aus den Speichereinheiten 235, Datenschreiboperationen zum Einschreiben von Daten in die Speichereinheiten 235 und beliebige andere Operationen, die von den Speichereinheiten 235 durchzuführen sind, zu implementieren. Die Speichersteuereinheit 212 erzeugt und formatiert die Signale und sendet sie zur O/E-Wandlerschaltung 214 und/oder der SERDES-Schaltung 216 zur Umwandlung von parallelen elektrischen Signale in serialisierte optische Signale und zum Senden auf dem optischen Bus 207. Die Speichersteuereinheit 212 empfängt und verarbeitet auch Signale, die über den optischen Bus 207 von den Speichereinheiten 235 zurückkommen. In diesem Fall werden die optischen Signale von der O/E-Wandlerschaltung 214 und/oder der SERDES-Schaltung 216 empfangen und umgewandelt, die die umgewandelten elektrischen Signale zur Verarbeitung zur Speichersteuereinheit 212 senden.In the system 200 Data and control signals are under the control of the memory controller 212 between the processing system 210 and the memory modules 235 transferred back and forth. The memory controller 212 generates all the clock and control signals required to perform data read operations to read data from the memory units 235 Data write operations for writing data into the storage units 235 and any other operations performed by the storage units 235 to implement. The memory controller 212 Generates and formats the signals and sends them to the O / E converter circuit 214 and / or the SERDES circuit 216 for converting parallel electrical signals into serialized optical signals and for transmission on the optical bus 207 , The memory controller 212 Also receives and processes signals over the optical bus 207 from the storage units 235 Come back. In this case, the optical signals from the O / E converter circuit 214 and / or the SERDES circuit 216 received and converted, the converted electrical signals for processing to the memory controller 212 send.
Daten und Steuersignale zu und von den Speichereinheiten 235 werden durch die Schnittstellenschaltungen an den Speichermodulen 230 geführt und von ihnen verarbeitet, die die SERDES-Schaltung 229, die O/E-Wandlerschaltung 231 und die elektrische Pufferschaltung 233 umfassen. Parallele elektrische Signale zu und von den Speichereinheiten 235 werden über die DRAM-I/O-Schaltung 239 und die elektrische Pufferschaltung 233 zum und vom DRAM-Speicher 237 übertragen. Die elektrische Pufferschaltung 233 ist mit der O/E-Wandlerschaltung 231 gekoppelt, die ankommende optische Signale in elektrische Signale umwandelt und die umgewandelten parallelen elektrischen Signale über die elektrische Pufferschaltung 233 zur DRAM-I/O-Schaltung 239 leitet. Die O/E-Wandlerschaltung 231 empfängt auch parallele elektrische Signale über die elektrische Pufferschaltung 233 von der DRAM-I/O-Schaltung 239 und wandelt sie in optische Signale um. Die optische SERDES-Schaltung 229 empfängt serialisierte optische Signale vom optischen Bus 207 und deserialisiert sie und sendet die deserialisierten Signale über die O/E-Wandlerschaltung 231 und die elektrische Pufferschaltung 233 zu den DRAM-Einheiten 235. Die SERDES-Schaltung 229 empfängt auch parallele Signale von den Speicherschaltungen 235 über die elektrische Pufferschaltung 233 und die O/E-Wandlerschaltung 231, serialisiert die Signale in serialisierte optische Signale und überträgt das serialisierte optische Signal auf den optischen Bus 207.Data and control signals to and from the storage units 235 are through the interface circuits on the memory modules 230 led and processed by them, the SERDES circuit 229 , the O / E converter circuit 231 and the electrical buffer circuit 233 include. Parallel electrical signals to and from the storage units 235 be via the DRAM I / O circuit 239 and the electrical buffer circuit 233 to and from the DRAM memory 237 transfer. The electrical buffer circuit 233 is with the O / E converter circuit 231 coupled, which converts incoming optical signals into electrical signals and the converted parallel electrical signals via the electrical buffer circuit 233 to the DRAM I / O circuit 239 passes. The O / E converter circuit 231 Also receives parallel electrical signals via the electrical buffer circuit 233 from the DRAM I / O circuit 239 and converts them into optical signals. The optical SERDES circuit 229 receives serialized optical signals from the optical bus 207 and deserializes them and sends the deserialized signals through the O / E converter circuit 231 and the electrical buffer circuit 233 to the DRAM units 235 , The SERDES circuit 229 also receives parallel signals from the memory circuits 235 via the electrical buffer circuit 233 and the O / E converter circuit 231 It serializes the signals into serialized optical signals and transmits the serialized optical signal to the optical bus 207 ,
3 stellt ein schematisches Blockdiagramm einer Serialisiererschaltung 22 gemäß der SERDES-Schaltung des erfinderischen Konzepts dar. Die Serialisiererschaltung 22 kann in der SERDES-Schaltung gemäß dem erfinderischen Konzept enthalten sein. Mit Bezug zu 3 wird ein kontinuierliches unmoduliertes Lichtsignal CWA von einer Lichtquelle 41, wie einer Laserdiode, empfangen. Es wird auch eine Mehrzahl von parallelen elektrischen Signalen IN1, IN2, ..., INN empfangen. Das kontinuierliche unmodulierte Lichtsignal CWA wird an einen optischen Splitter 40 angelegt, der das Signal CWA in N gesplittete kontinuierliche unmodulierte Signale splittet, die an eine Modulationseinheit 42 angelegt werden. Die Modulationseinheit 42 umfasst N Modulatoren 42-1, 42-2, ..., 42-N, die die N gesplitteten kontinuierlichen unmodulierten optischen Signale und die N parallelen elektrischen Signale IN1, IN2, ..., INN empfangen. Die Modulatoren modulieren die N gesplitteten kontinuierlichen unmodulierten optischen Signale mit den N parallelen elektrischen Signalen IN1, IN2, ..., INN, um N gesplittete modulierte optische Signale zu bilden, wobei jedes mit der Information in einem zugehörigen der N parallelen elektrischen Signale IN1, IN2, ..., INN moduliert ist. Das heißt, die Modulatoren 42-1, 42-2, ..., 42-N führen eine elektrisch/optische Wandlung der N parallelen elektrischen Signale IN1, IN2, ..., INN aus. 3 FIG. 12 is a schematic block diagram of a serializer circuit. FIG 22 according to the SERDES circuit of the inventive concept. The serializer circuit 22 may be included in the SERDES circuit according to the inventive concept. In reference to 3 becomes a continuous unmodulated light signal CWA from a light source 41 , such as a laser diode. There will also be a plurality of parallel electrical Receive signals IN 1 , IN 2 , ..., IN N. The continuous unmodulated light signal CWA is applied to an optical splitter 40 which splits the signal CWA into N split continuous unmodulated signals sent to a modulation unit 42 be created. The modulation unit 42 includes N modulators 42-1 . 42-2 , ..., 42-N receiving the N split continuous unmodulated optical signals and the N parallel electrical signals IN 1 , IN 2 , ..., IN N. The modulators modulate the N split continuous unmodulated optical signals with the N parallel electrical signals IN 1 , IN 2 , ..., IN N to form N split modulated optical signals, each with the information in an associated one of the N parallel electrical signals Signals IN 1 , IN 2 , ..., IN N is modulated. That is, the modulators 42-1 . 42-2 , ..., 42-N perform an electrical / optical conversion of the N parallel electrical signals IN 1 , IN 2 , ..., IN N.
Die N gesplitteten modulierten optischen Signale werden an einen Verzögerungsblock 44 angelegt, der eine Mehrzahl von optischen Verzögerungseinheiten 44-1, 44-2, ..., 44-N umfasst, die optische Verzögerungsleitungen sein können, wobei jede dieser Verzögerungsleitungen eines der gesplitteten modulierten optischen Signale empfängt. Jede der Verzögerungseinheiten 44-1, 44-2, ..., 44-N ist so programmiert, dass sie eine vorgegebene Zeitverzögerung D1, D2, ..., DN in ihr zugehöriges gesplittetes moduliertes optisches Signal derart einfügt, dass der Verzögerungsblock 44 eine Mehrzahl von verzögerten gesplitteten modulierten optischen Signalen OP1, OP2, ..., OPN erzeugt. Die verzögerten gesplitteten modulierten optischen Signale OP1, OP2, ..., OPN werden von einem optischen Koppler 46 kombiniert, um ein einziges optisches Signal OSER1 zu erzeugen, das eine einzige serialisierte Version der verzögerten gesplitteten modulierten optischen Signale OP1, OP2, ..., OPN beinhaltet. Die Verzögerungen D1, D2, ..., DN sind derart gewählt, dass, wenn der optische Koppler 46 die verzögerten gesplitteten modulierten optischen Signale OP1, OP2, ..., OPN kombiniert, diese aufeinanderfolgend, und in einer Ausführungsform zusammenhängend, in dem einzigen serialisierten optischen Signal OSER1 zeitlich ausgerichtet sind, das von der Serialisiererschaltung 22 ausgegeben wird.The N split modulated optical signals are sent to a delay block 44 which has a plurality of optical delay units 44-1 . 44-2 , ..., 44-N which may be optical delay lines, each of these delay lines receiving one of the split modulated optical signals. Each of the delay units 44-1 . 44-2 , ..., 44-N is programmed to insert a predetermined time delay D 1 , D 2 , ..., D N into its associated split modulated optical signal such that the delay block 44 generates a plurality of delayed split modulated optical signals OP 1 , OP 2 , ..., OP N. The delayed split modulated optical signals OP 1 , OP 2 ,..., OP N are from an optical coupler 46 combined to produce a single optical signal OSER1 including a single serialized version of the delayed split modulated optical signals OP 1 , OP 2 , ..., OP N. The delays D 1 , D 2 , ..., D N are chosen such that when the optical coupler 46 the delayed split modulated optical signals OP 1 , OP 2 , ..., OP N combined, these in sequence, and in one embodiment contiguously, are time aligned in the single serialized optical signal OSER1 originating from the serializer circuit 22 is issued.
Es ist anzumerken, dass in der in 3 dargestellten Ausführungsform das erste gesplittete modulierte optische Signal nicht an eine Verzögerungseinheit im Verzögerungsblock angelegt wird. Das zweite der gesplitteten modulierten optischen Signale wird an die erste Verzögerungseinheit 44-1 angelegt, das dritte der gesplitteten modulierten optischen Signale wird an die zweite Verzögerungseinheit 44-2 angelegt usw. Diese Konfiguration wird nur zur beispielhaften Erläuterung angeführt. Ein Fachmann versteht, dass eine beliebige Verzögerung, darunter eine Verzögerung von Null, wie in 3 dargestellt, an das erste gesplittete modulierte optische Signal angelegt werden kann, so lange alle Verzögerungen D1, D2, ..., DN so gesetzt werden, dass die verzögerten gesplitteten modulierten optischen Signale vom optischen Koppler 46 in das einzige serialisierte modulierte optische Signal OSER1 kombiniert werden können, das von der Serialisiererschaltung 22 ausgegeben wird.It should be noted that in the in 3 In the illustrated embodiment, the first split modulated optical signal is not applied to a delay unit in the delay block. The second of the split modulated optical signals is sent to the first delay unit 44-1 the third of the split modulated optical signals is applied to the second delay unit 44-2 created, etc. This configuration is given by way of example only. One skilled in the art will understand that any delay, including a delay of zero, as in 3 can be applied to the first split modulated optical signal, as long as all the delays D 1 , D 2 , ..., D N are set so that the delayed split modulated optical signals from the optical coupler 46 can be combined into the only serialized modulated optical signal OSER1 that comes from the serializer circuit 22 is issued.
Die 4A bis 4C zeigen schematische Diagramme, die den Serialisierungsprozess der Serialisiererschaltung 22 von 3 darstellen. Mit Bezug zu 4A ist ein Beispiel der eingegebenen parallelen elektrischen Signale gezeigt. In diesem speziellen Beispiel betragen die eingegebenen Datenbits an den parallelen elektrischen Signalen IN1, IN2, IN3, ..., INN 1, 0, 1, ..., 1. Die 4B und 4C beinhalten Taktdiagramme, die die Taktung der verzögerten gesplitteten modulierten optischen Signale OP1, OP2, OP3, ..., OPN darstellen, die zeigen, dass die Daten für alle Bits eine Gesamtzeitspanne T einnehmen, und dass jedes Bit einen Abschnitt der Gesamtzeitspanne T gleich ΔT einnimmt, wobei ΔT = T/N ist. Die Verzögerungen sind derart, dass die Bitzeitspannen ΔT aufeinanderfolgend und zusammenhängend sind, wie es dargestellt ist. Daher führt in dieser dargestellten beispielhaften Ausführungsform jede der Verzögerungseinheiten 44-1, 44-2, ..., 44-N eine Zeitverzögerung von ΔT mehr ein als ihre vorhergehende benachbarte Verzögerungseinheit 44-1, 44-2, ..., 44-N in ihr zugehöriges gesplittetes moduliertes optisches Signal, um ihr zugehöriges verzögertes gesplittetes moduliertes optisches Signal OP1, OP2, ..., OPN zu erzeugen. Das heißt, die Verzögerung Di der Verzögerungen D1, D2, ..., DN berechnet sich durch Di = ΔT(i – 1), wobei i = 1, 2, ..., N ist. Daher verwendet die Serialisiererschaltung 22 bei Durchführung einer Serialisierung die Zeitverzögerungen D1, D2, ..., DN, um Zeitschlitze im einzigen serialisierten modulierten optischen Signal OSER1 auszuwählen, bei denen jedes der Datenbits der verzögerten gesplitteten modulierten optischen Signale OP1, OP2, ..., OPN liegt. Diese ”Bitschlitzauswahl” wird hier auch als ”Schaltfunktion” bezeichnet.The 4A to 4C show schematic diagrams illustrating the serialization process of the serializer circuit 22 from 3 represent. In reference to 4A an example of the input parallel electric signals is shown. In this particular example, the input data bits at the parallel electrical signals IN 1 , IN 2 , IN 3 ,..., IN N 1, 0, 1, 4B and 4C include timing diagrams representing the timing of the delayed split modulated optical signals OP 1 , OP 2 , OP 3 ,..., OP N , showing that the data occupies a total time T for all bits, and that each bit occupies a portion of the Total time T equal to ΔT, where ΔT = T / N. The delays are such that the bit periods ΔT are consecutive and contiguous, as shown. Therefore, in this illustrated exemplary embodiment, each of the delay units results 44-1 . 44-2 , ..., 44-N a time delay of ΔT more than its previous adjacent delay unit 44-1 . 44-2 , ..., 44-N into its associated split modulated optical signal to generate its associated delayed split modulated optical signal OP 1 , OP 2 , ..., OP N. That is, the delay D i of the delays D 1 , D 2 , ..., D N is calculated by D i = ΔT (i-1), where i = 1, 2, ..., N. Therefore, the serializer circuit uses 22 when performing a serialization, the time delays D 1 , D 2 , ..., D N to select time slots in the single serialized modulated optical signal OSER1 where each of the data bits of the delayed split modulated optical signals OP 1 , OP 2 , ... , OP N is located. This "bit slot selection" is also referred to here as a "switching function".
5 stellt ein schematisches Blockdiagramm einer Deserialisiererschaltung 34A der erfinderischen SERDES-Schaltung gemäß einer Ausführungsform des erfinderischen Konzepts dar. Die Deserialisiererschaltung 34A kann in einer SERDES-Schaltung gemäß dem erfinderischen Konzept vorgesehen sein. Mit Bezug zu 5 wird an einem optischen Splitter 50 ein serialisiertes moduliertes optisches Signal OSER1 empfangen. Der optische Splitter 50 splittet das Signal OSER1 in eine Mehrzahl von gesplitteten modulierten optischen Signalen, die an einen optischen Verzögerungsblock 52 angelegt werden. Der optische Verzögerungsblock 52 umfasst eine Mehrzahl von Verzögerungseinheiten 52-1, 52-2, ..., 52-N, die optische Verzögerungsleitungen sein können, die jeweils Verzögerungen DN-1, DN-2, ..., D0 in die gesplitteten modulierten optischen Signale einfügen, um eine zugehörige Mehrzahl von verzögerten gesplitteten modulierten optischen Signalen zu erzeugen. Die Verzögerungen DN-1, DN-2, ..., D0 sind derart ausgewählt, dass die resultierenden verzögerten gesplitteten modulierten optischen Signale zeitlich ausgerichtet sind. 5 FIG. 12 is a schematic block diagram of a deserializer circuit. FIG 34A of the inventive SERDES circuit according to an embodiment of the inventive concept. The deserializer circuit 34A may be provided in a SERDES circuit according to the inventive concept. In reference to 5 is attached to an optical splitter 50 receive a serialized modulated optical signal OSER1. The optical splitter 50 splits the signal OSER1 into a plurality of split modulated optical signals sent to an optical delay block 52 be created. The optical delay block 52 includes a plurality of delay units 52-1 . 52-2 , ..., 52-N , which may be optical delay lines respectively inserting delays D N-1 , D N-2 , ..., D 0 into the split modulated optical signals to produce a corresponding plurality of delayed split modulated optical signals. The delays D N-1 , D N-2 , ..., D 0 are selected such that the resulting delayed split modulated optical signals are time aligned.
Die verzögerten gesplitteten modulierten optischen Signale werden an eine Demodulationseinheit 54 angelegt, die eine Mehrzahl von optischen Demodulatoren 54-1, 54-2, ..., 54-N umfasst, von denen jeder ein zugehöriges der verzögerten gesplitteten modulierten optischen Signale empfängt. Die Demodulatoren 54-1, 54-2, ..., 54-N können ebenso wie die Modulatoren 42-1, 42-2, ..., 42-N in der Modulationseinheit 42 der Ausführungsform der Serialisiererschaltung 22 von 3 ausgebildet sein, und können auch eine Schaltfunktion ausführen. Das heißt, die Demodulatoren 54-1, 54-2, ..., 54-N in der Demodulationseinheit 54 wählen einen zugehörigen Bitschlitz im serialisierten modulierten optischen Signal OSER1 aus, wie es in 4B dargestellt ist. Diese Bitschlitzauswahlfunktion kann entweder von den optischen Demodulatoren 54-1, 54-2, ..., 54-N oder einem oder mehreren optischen Schaltern durchgeführt werden. Daher ist die ”Schaltfunktion” eine Bitschlitzauswahlfunktion. Die vom Verzögerungsblock 52 ausgegebenen verzögerten gesplitteten modulierten optischen Signale können von der Demodulationseinheit 54 demoduliert oder regeneriert werden. Die optischen Demodulatoren 54-1, 54-2, ..., 54-N können die verzögerten gesplitteten modulierten optischen Signale demodulieren, um eine Mehrzahl von verzögerten gesplitteten demodulierten optischen Signalen OP1, OP2, ..., OPN zu erzeugen. Die Demodulatoren 54-1, 54-2, ..., 54-N arbeiten und liefern ihre Ausgaben unter Steuerung und in Abhängigkeit von einem angelegten Taktsignal CLK. In dieser Ausführungsform wird das CLK-Signal gleichzeitig an alle Demodulatoren 54-1, 54-2, 54-N angelegt.The delayed split modulated optical signals are sent to a demodulation unit 54 applied, which is a plurality of optical demodulators 54-1 . 54-2 , ..., 54-N each of which receives an associated one of the delayed split modulated optical signals. The demodulators 54-1 . 54-2 , ..., 54-N can as well as the modulators 42-1 . 42-2 , ..., 42-N in the modulation unit 42 the embodiment of the serializer circuit 22 from 3 be formed, and can also perform a switching function. That is, the demodulators 54-1 . 54-2 , ..., 54-N in the demodulation unit 54 select an associated bit slot in the serialized modulated optical signal OSER1 as shown in FIG 4B is shown. This bit slot selection function can be either from the optical demodulators 54-1 . 54-2 , ..., 54-N or one or more optical switches. Therefore, the "switching function" is a bit slot selection function. The from the delay block 52 Delayed split modulated optical signals outputted by the demodulation unit 54 be demodulated or regenerated. The optical demodulators 54-1 . 54-2 , ..., 54-N may demodulate the delayed split modulated optical signals to produce a plurality of delayed split demodulated optical signals OP 1 , OP 2 , ..., OP N. The demodulators 54-1 . 54-2 , ..., 54-N operate and deliver their outputs under control and in response to an applied clock signal CLK. In this embodiment, the CLK signal is simultaneously applied to all demodulators 54-1 . 54-2 . 54-N created.
Die Verzögerungen DN-1, DN-2, ..., D0 werden derart gewählt, dass die resultierenden verzögerten gesplitteten demodulierten optischen Signale OP1, OP2, ..., OPN zeitlich ausgerichtet sind, d. h., parallel ausgegeben werden. Jede Verzögerung DN-1, DN-2, ..., D0 differiert von der ihr nächsten benachbarten Verzögerung um eine Dauer ΔT. Das heißt, DN-1 = (N – 1)ΔT, DN-2 = (N – 2)ΔT, DN-3 = (N – 3)ΔT, ..., D0 = 0.The delays D N-1 , D N-2 ,..., D 0 are selected such that the resulting delayed split demodulated optical signals OP 1 , OP 2 ,..., OP N are time-aligned, ie output in parallel become. Each delay D N-1 , D N-2 , ..., D 0 differs from the next adjacent delay by a duration ΔT. That is, D N-1 = (N-1) ΔT, D N-2 = (N-2) ΔT, D N-3 = (N-3) ΔT,..., D 0 = 0.
Die 6A bis 6C zeigen schematische Diagramme, die den Deserialisierungsprozess der Deserialisiererschaltung 34A von 5 darstellen. 6A stellt die gesplitteten serialisierten modulierten optischen Signale OSER1 dar, wie sie an jeder Verzögerungseinheit 52-1, 52-2, 52-3, ..., 52-N des Verzögerungsblocks 52 empfangen werden. 6B stellt die verzögerten gesplitteten serialisierten modulierten optischen Signale OSER1 dar, nachdem sie von der Verzögerungseinheit 52 verzögert worden sind. Wie in 6B dargestellt ist, wurde jedes der Signale um eine vorgegebene Zeitdauer derart verzögert, dass die Daten, die abzutasten sind, zeitlich ausgerichtet sind. Am Anfang des Taktsignals CLK werden die Datenbits, die in diesem Beispiel 1, 0, 1, ..., 1 betragen, abgetastet und zum Modulieren der verzögerten gesplitteten Ausgabesignale OP1, OP2, OP3, ..., OPN mit den korrekten Daten verwendet. Wie in 6C gezeigt ist, sind die verzögerten gesplitteten Ausgabesignale OP1, OP2, OP3, ..., OPN zeitlich ausgerichtet, d. h. parallel. Es ist anzumerken, dass die Demodulatoren 54-1, 54-2, ..., 54-N auch am Ende des Taktsignals CLK aktiviert werden können, oder in einigen Systemen an beiden Enden des Taktsignals CLK aktiviert werden können.The 6A to 6C 12 show schematic diagrams illustrating the deserialization process of the deserializer circuit 34A from 5 represent. 6A represents the split serialized modulated optical signals OSER1 as present at each delay unit 52-1 . 52-2 . 52-3 , ..., 52-N of the delay block 52 be received. 6B represents the delayed split serialized modulated optical signals OSER1 after being received by the delay unit 52 have been delayed. As in 6B is shown, each of the signals has been delayed by a predetermined period of time so that the data to be sampled are time aligned. At the beginning of the clock signal CLK, the data bits, which in this example are 1, 0, 1, ..., 1, are sampled and used to modulate the delayed split output signals OP 1 , OP 2 , OP 3 , ..., OP N used the correct data. As in 6C is shown, the delayed split output signals OP 1 , OP 2 , OP 3 , ..., OP N are aligned in time, ie in parallel. It should be noted that the demodulators 54-1 . 54-2 , ..., 54-N can also be activated at the end of the clock signal CLK, or activated in some systems at both ends of the clock signal CLK.
7 stellt ein schematisches Blockdiagramm einer Deserialisiererschaltung 34B der erfinderischen SERDES-Schaltung gemäß einer anderen Ausführungsform des erfinderischen Konzepts dar. Die Deserialisiererschaltung 34B kann in einer SERDES-Schaltung gemäß dem erfinderischen Konzept vorgesehen sein. Die Ausführungsform von 7 unterscheidet sich von der Ausführungsform von 5 darin, dass in der Ausführungsform von 7 anstelle einer Einführung von Verzögerungen in die serialisierten gesplitteten modulierten optischen Signale OSER1, die von der Demodulationseinheit empfangen sind, Verzögerungen in das Taktsignal CLK eingeführt werden, das an die Demodulationseinheit 62 angelegt wird. 7 FIG. 12 is a schematic block diagram of a deserializer circuit. FIG 34B of the inventive SERDES circuit according to another embodiment of the inventive concept. The deserializer circuit 34B may be provided in a SERDES circuit according to the inventive concept. The embodiment of 7 differs from the embodiment of 5 in that in the embodiment of 7 instead of introducing delays into the serialized split modulated optical signals OSER1 received from the demodulation unit, delays are introduced into the clock signal CLK applied to the demodulation unit 62 is created.
Mit Bezug zu 7 wird das serialisierte modulierte optische Signal OSER1 am optischen Splitter 60 empfangen. Der optische Splitter 60 splittet das Signal OSER1 in eine Mehrzahl von gesplitteten modulierten optischen Signalen, die an eine Demodulationseinheit 62 angelegt werden, die eine Mehrzahl von optischen Demodulatoren 62-1, 62-2, ..., 62-N umfasst, von denen jeder ein zugehöriges der Mehrzahl von gesplitteten modulierten optischen Signalen empfängt. Die Demodulatoren 62-1, 62-2, ..., 62-N können ebenso wie die Modulatoren 42-1, 42-2, ..., 42-N in der Modulationseinheit 42 der Ausführungsform der Serialisiererschaltung 22 von 3 ausgebildet sein und können auch eine Schaltfunktion ausführen. Das heißt, die Demodulatoren 62-1, 62-2, ..., 62-N in der Demodulationseinheit 62 wählen einen zugehörigen Bitschlitz im serialisierten modulierten optischen Signal OSER1 aus, wie es in 4B dargestellt ist. Diese Bitschlitzauswahlfunktion kann entweder von den optischen Demodulatoren 62-1, 62-2, ..., 62-N oder einem oder mehreren optischen Schaltern durchgeführt werden. Daher ist die ”Schaltfunktion” eine Bitschlitzauswahlfunktion. Die gesplitteten modulierten optischen Signale können von der Demodulationseinheit 62 demoduliert oder regeneriert werden. Die optischen Demodulatoren 62-1, 62-2, ..., 62-N können die gesplitteten modulierten optischen Signale demodulieren, um eine Mehrzahl von verzögerten gesplitteten demodulierten optischen Signalen OP1, OP2, ..., OPN zu erzeugen.In reference to 7 becomes the serialized modulated optical signal OSER1 on the optical splitter 60 receive. The optical splitter 60 splits the signal OSER1 into a plurality of split modulated optical signals sent to a demodulation unit 62 which are a plurality of optical demodulators 62-1 . 62-2 , ..., 62-N each of which receives an associated one of the plurality of split modulated optical signals. The demodulators 62-1 . 62-2 , ..., 62-N can as well as the modulators 42-1 . 42-2 , ..., 42-N in the modulation unit 42 the embodiment of the serializer circuit 22 from 3 be formed and can also perform a switching function. That is, the demodulators 62-1 . 62-2 , ..., 62-N in the demodulation unit 62 select an associated bit slot in the serialized modulated optical signal OSER1 as shown in FIG 4B is shown. This bit slot selection function can be either from the optical demodulators 62-1 . 62-2 , ..., 62-N or one or more optical switches. Therefore, the "switching function" is a bit slot selection function. The split modulated optical signals can from the demodulation unit 62 be demodulated or regenerated. The optical demodulators 62-1 . 62-2 , ..., 62-N may demodulate the split modulated optical signals to produce a plurality of delayed split demodulated optical signals OP 1 , OP 2 , ..., OP N.
Die Demodulatoren 62-1, 62-2, ..., 62-N arbeiten und liefern ihre resultierenden Ausgaben unter Steuerung und in Abhängigkeit von einem angelegten Taktsignal CLK. In dieser Ausführungsform wird das CLK-Signal an einem Taktsignalverzögerungsblock 64 angelegt, der eine Mehrzahl von Taktsignalverzögerungseinheiten 64-1, 64-2, ..., 64-(N – 1) umfasst, wobei jede eine vorgegebene Verzögerung D1, D2, ..., DN-1 in ihr zugehöriges Taktsignal einfügt. Der Taktsignalverzögerungsblock 64 splittet das Taktsignal CLK in eine Mehrzahl von Taktsignalen und legt die gesplitteten Taktsignale an die Verzögerungseinheiten 64-1, 64-2, ..., 64-(N – 1) an, um die gesplitteten verzögerten Taktsignale CLK, CLK1, CLK2, ..., CLKN-1 zu erzeugen. Die gesplitteten verzögerten Taktsignale werden an die jeweiligen Demodulatoren 62-1, 62-2, 62-3, ..., 62-N angelegt. Die Verzögerungen D1, D2, ..., DN-1 werden derart ausgewählt, dass die von den Demodulatoren 62-1, 62-2, 62-3, ..., 62-N ausgegebenen resultierenden gesplitteten demodulierten optischen Signale OP1, OP2, ..., OPN zeitlich ausgerichtet sind, d. h., parallel ausgegeben werden. Jede Verzögerung DN-1, DN-2, ..., D0 unterscheidet sich von ihrer nächst folgenden benachbarten Verzögerung um eine Dauer ΔT.The demodulators 62-1 . 62-2 , ..., 62-N operate and deliver their resulting outputs under control and in response to an applied clock signal CLK. In this embodiment, the CLK signal is applied to a clock delay block 64 applied to a plurality of clock delay units 64-1 . 64-2 , ..., 64- (N - 1) each inserting a predetermined delay D 1 , D 2 , ..., D N-1 into its associated clock signal. The clock signal delay block 64 splits the clock signal CLK into a plurality of clock signals and applies the split clock signals to the delay units 64-1 . 64-2 , ..., 64- (N - 1) to generate the split delayed clock signals CLK, CLK 1 , CLK 2 , ..., CLK N-1 . The split delayed clock signals are sent to the respective demodulators 62-1 . 62-2 . 62-3 , ..., 62-N created. The delays D 1 , D 2 ,..., D N-1 are selected such that those from the demodulators 62-1 . 62-2 . 62-3 , ..., 62-N output resulting split demodulated optical signals OP 1 , OP 2 , ..., OP N are aligned in time, that is, output in parallel. Each delay D N-1 , D N-2 , ..., D 0 differs from its next following adjacent delay by a duration ΔT.
Die 8A und 8B zeigen schematische Diagramme, die den Deserialisierungsprozess der Deserialisiererschaltung 34B von 7 darstellen. 8A stellt die gesplitteten serialisierten modulierten optischen Signale OSER1 dar, wie sie an der Demodulationseinheit 62 empfangen werden. Die Figur stellt dar, dass das Zeitfenster für jedes abzutastende Datenbit zum Zurückholen der modulierten Daten, z. B. 1, 0, 1, ..., 1, zeitlich um einen Betrag ΔT verschoben wird. 8B stellt die Taktung der verzögerten gesplitteten Taktsignale CLK, CLK1, CLK2, ..., CLKN-1 dar, die an die Demodulatoren 62-1, 62-2, 62-3, ..., 62-N angelegt werden. 8B stellt dar, dass, wegen der Verzögerungen in den verzögerten Taktsignalen CLK, CLK1, CLK2, ..., CLKN, das Abtasten und Zurückholen der Daten und die Modulation der Ausgabesignale OP1, OP2, OP3, ..., OPN an Abtastfenstern ausgeführt wird, die durch die in die Taktsignale eingefügten Verzögerungen definiert sind. Das heißt, die verzögerten gesplitteten Ausgabesignale OP1, OP2, OP3, ..., OPN sind zeitlich ausgerichtet, d. h. parallel. Es ist anzumerken, dass die Demodulatoren 54-1, 54-2, ..., 54-N auch am Ende des Taktsignals CLK aktiviert werden können, oder in einigen Systemen an beiden Enden des Taktsignals CLK aktiviert werden können.The 8A and 8B 12 show schematic diagrams illustrating the deserialization process of the deserializer circuit 34B from 7 represent. 8A represents the split serialized modulated optical signals OSER1 as present at the demodulation unit 62 be received. The figure illustrates that the time window for each data bit to be sampled to retrieve the modulated data, e.g. B. 1, 0, 1, ..., 1, is shifted in time by an amount .DELTA.T. 8B represents the timing of the delayed split clock signals CLK, CLK 1 , CLK 2 , ..., CLK N-1 sent to the demodulators 62-1 . 62-2 . 62-3 , ..., 62-N be created. 8B illustrates that, because of the delays in the delayed clock signals CLK, CLK 1 , CLK 2 , ..., CLK N , the sampling and retrieval of the data and the modulation of the output signals OP 1 , OP 2 , OP 3 , ... , OP N is performed on sampling windows defined by the delays inserted in the clock signals. That is, the delayed split output signals OP 1 , OP 2 , OP 3 , ..., OP N are aligned in time, that is, in parallel. It should be noted that the demodulators 54-1 . 54-2 , ..., 54-N can also be activated at the end of the clock signal CLK, or activated in some systems at both ends of the clock signal CLK.
9 stellt ein schematisches Blockdiagramm einer Ausführungsform der Deserialisiererschaltung 34C gemäß einer anderen Ausführungsform des erfinderischen Konzepts dar. Die Ausführungsform von 9 ist ähnlich der Ausführungsform von 5 mit der Ausnahme, dass zusätzlich eine optisch/elektrische Signalumwandlung am Ausgang des Deserialisierers 34C erfolgt. Eine Beschreibung der Elemente von 9, die gleich sind wie Elemente von 5, wird nicht wiederholt. 9 FIG. 12 is a schematic block diagram of one embodiment of the deserializer circuit. FIG 34C According to another embodiment of the inventive concept. The embodiment of 9 is similar to the embodiment of FIG 5 with the exception that in addition an optical / electrical signal conversion at the output of the deserializer 34C he follows. A description of the elements of 9 that are the same as elements of 5 , will not be repeated.
Mit Bezug zu 9 werden die parallelen gesplitteten demodulierten optischen Signale OP1, OP2, OP3, ..., OPN an eine zugehörige elektro-optische Wandlerschaltung 56-1, 56-2, 56-3, ..., 56-N angelegt. Die elektro-optische Wandlerschaltung 56-1, 56-2, 56-3, ..., 56-N wandelt die gesplitteten demodulierten optischen Signale OP1, OP2, OP3, ..., OPN in zugehörige parallele elektrische Signale EO1, EO2, EO3, ..., EON um. Die elektro-optische Wandlerschaltung 56-1, 56-2, 56-3, ..., 56-N kann mit Photodetektoren, Photodioden, Photodetektionseinrichtungen oder anderen ähnlichen Bauelementen ausgebildet sein.In reference to 9 the parallel split demodulated optical signals OP 1 , OP 2 , OP 3 , ..., OP N are connected to an associated electro-optical converter circuit 56-1 . 56-2 . 56-3 , ..., 56-N created. The electro-optical converter circuit 56-1 . 56-2 . 56-3 , ..., 56-N converts the split demodulated optical signals OP 1 , OP 2 , OP 3 ,..., OP N into associated parallel electrical signals EO 1 , EO 2 , EO 3 ,..., EO N. The electro-optical converter circuit 56-1 . 56-2 . 56-3 , ..., 56-N may be formed with photodetectors, photodiodes, photodetecting devices or other similar devices.
10 stellt ein schematisches Blockdiagramm einer Ausführungsform der Deserialisiererschaltung 34D gemäß einer anderen Ausführungsform des erfinderischen Konzepts dar. Die Ausführungsform von 10 ist gleich der Ausführungsform von 7 mit der Ausnahme, dass zusätzlich eine optisch/elektrische Signalumwandlung am Ausgang des Deserialisierers 34D erfolgt. Eine Beschreibung der Elemente von 10, die gleich sind wie Elemente von 7, wird nicht wiederholt. 10 FIG. 12 is a schematic block diagram of one embodiment of the deserializer circuit. FIG 34D According to another embodiment of the inventive concept. The embodiment of 10 is equal to the embodiment of 7 with the exception that in addition an optical / electrical signal conversion at the output of the deserializer 34D he follows. A description of the elements of 10 that are the same as elements of 7 , will not be repeated.
Mit Bezug zu 10 werden die parallelen gesplitteten demodulierten optischen Signale OP1, OP2, OP3, ..., OPN an eine zugehörige elektro-optische Wandlerschaltung 66-1, 66-2, 66-3, ..., 66-N angelegt. Die elektro-optische Wandlerschaltung 66-1, 66-2, 66-3, ..., 66-N wandelt die gesplitteten demodulierten optischen Signale OP1, OP2, OP3, ..., OPN in zugehörige parallele elektrische Signale EO1, EO2, EO3, EON um. Die elektro-optische Wandlerschaltung 66-1, 66-2, 66-3, ..., 66-N kann mit Photodetektoren, Photodioden, Photodetektionseinrichtungen oder anderen ähnlichen Bauelementen ausgebildet sein.In reference to 10 the parallel split demodulated optical signals OP 1 , OP 2 , OP 3 , ..., OP N are connected to an associated electro-optical converter circuit 66-1 . 66-2 . 66-3 , ..., 66-N created. The electro-optical converter circuit 66-1 . 66-2 . 66-3 , ..., 66-N converts the split demodulated optical signals OP 1 , OP 2 , OP 3 , ..., OP N into associated parallel electrical signals EO 1 , EO 2 , EO 3 , EO N. The electro-optical converter circuit 66-1 . 66-2 . 66-3 , ..., 66-N may be formed with photodetectors, photodiodes, photodetecting devices or other similar devices.
11 stellt ein schematisches Blockdiagramm eines Teils eines Datenverarbeitungssystems dar, bei dem der optische SERDES gemäß dem erfinderischen Konzept angewendet werden kann. Insbesondere stellt 11 ein optisches Verbindungssystem 250 gemäß einer Ausführungsform des erfinderischen Konzepts dar, das in einem Datenverarbeitungssystem verwendet werden kann. 11 FIG. 12 illustrates a schematic block diagram of a portion of a data processing system to which the optical SERDES according to the inventive concept may be applied. In particular, presents 11 an optical connection system 250 according to an embodiment of the inventive concept, which can be used in a data processing system.
Mit Bezug zu 11 umfasst das Datenverarbeitungssystem 250 zwei optische Sender-Empfänger 260 und 270, die durch einen optischen Kommunikationsbus oder -kanal 261 miteinander verbunden sind. Der optische Bus 261 kann unter Verwendung von einem oder mehreren optischen Wellenleitern und/oder einem oder mehreren optischen Kopplern ausgebildet sein. Die optischen Wellenleiter können zum Beispiel Glas, Polymer, Halbleiter oder anderes geeignetes Material umfassen. Die Wellenleiter können eine oder mehrere optische Fasern und/oder einen oder mehrere Rechteckwellenleiter umfassen, die für eine Integration in einen Halbleiterwafer mit anderen Schaltungen gemäß der Siliciumphotoniktechnologie geeignet sind. Der optische Sender-Empfänger 260 überträgt serialisierte optische Signale OSER1 zum Sender-Empfänger 270 auf einer optischen Kommunikationsleitung 276-1 des optischen Busses 261, und der optische Sender-Empfänger 270 überträgt serialisierte optische Signale OSER2 zum Sender-Empfänger 260 auf einer optischen Kommunikationsleitung 276-2 des optischen Busses 261. In reference to 11 includes the data processing system 250 two optical transceivers 260 and 270 passing through an optical communication bus or channel 261 connected to each other. The optical bus 261 may be formed using one or more optical waveguides and / or one or more optical couplers. The optical waveguides may comprise, for example, glass, polymer, semiconductors or other suitable material. The waveguides may comprise one or more optical fibers and / or one or more rectangular waveguides suitable for integration into a semiconductor wafer with other circuits according to silicon photonics technology. The optical transmitter-receiver 260 transmits serialized optical signals OSER1 to the transceiver 270 on an optical communication line 276-1 of the optical bus 261 , and the optical transceiver 270 transmits OSER2 serialized optical signals to the transceiver 260 on an optical communication line 276-2 of the optical bus 261 ,
Der optische Sender-Empfänger 260 umfasst eine optische SERDES-Schaltung 263 gemäß einer der oben beschriebenen Ausführungsformen von SERDES-Schaltungen, und der optische Sender-Empfänger 270 umfasst eine optische SERDES-Schaltung 273 gemäß einer der oben beschriebenen Ausführungsformen von SERDES-Schaltungen. Die SERDES-Schaltung 263 umfasst eine Serialisiererschaltung 262 und eine Deserialisiererschaltung 264, und die SERDES-Schaltung 273 umfasst eine Serialisiererschaltung 272 und eine Deserialisiererschaltung 274. Die Serialisiererschaltung 262 und 272 kann von der oben in Verbindung mit Ausführungsformen des erfinderischen Konzepts beschriebenen Art sein, und die Deserialisiererschaltung 264 und 274 kann von der oben in Verbindung mit Ausführungsformen des erfinderischen Konzepts beschriebenen Art sein.The optical transmitter-receiver 260 includes an optical SERDES circuit 263 according to one of the above-described embodiments of SERDES circuits, and the optical transmitter-receiver 270 includes an optical SERDES circuit 273 according to one of the embodiments of SERDES circuits described above. The SERDES circuit 263 includes a serializer circuit 262 and a deserializer circuit 264 , and the SERDES circuit 273 includes a serializer circuit 272 and a deserializer circuit 274 , The serializer circuit 262 and 272 may be of the type described above in connection with embodiments of the inventive concept, and the deserializer circuit 264 and 274 may be of the type described above in connection with embodiments of the inventive concept.
Unter Verwendung des unmodulierten kontinuierlichen Lichtsignals CWA wandelt die Serialisiererschaltung 272 eingegebene parallele elektrische Signale INA in ein serialisiertes optisches Signal OSER1 um, das auf dem optischen Bus 276-1 übertragen wird. Unter Verwendung des unmodulierten kontinuierlichen Lichtsignals CWB wandelt die Serialisiererschaltung 272 eingegebene parallele elektrische Signale INB in ein serialisiertes optisches Signal OSER2 um, das auf dem optischen Bus 276-2 übertragen wird. Der Deserialisierer 264 wandelt das vom optischen Bus 276-2 empfangene serialisierte optische Signal OSER2 in parallele elektrische Signale OUTA um, und der Deserialisierer 274 wandelt das vom optischen Bus 276-1 empfangene serialisierte optische Signal OSER1 in parallele elektrische Signale OUTS um.Using the unmodulated continuous light signal CWA, the serializer circuit converts 272 inputted parallel electric signals INA into a serialized optical signal OSER1 at the optical bus 276-1 is transmitted. Using the unmodulated continuous light signal CWB, the serializer circuit converts 272 input parallel electrical signals INB into a serialized optical signal OSER2 that is on the optical bus 276-2 is transmitted. The deserializer 264 converts this from the optical bus 276-2 received serialized optical signal OSER2 into parallel electrical signals OUTA, and the deserializer 274 converts this from the optical bus 276-1 received serialized optical signal OSER1 into parallel electrical signals OUTS.
12 stellt ein schematisches funktionelles Blockdiagramm eines Verarbeitungssystems 200A gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts dar, das den erfinderischen optischen SERDES verwendet, um zwischen parallelen und seriellen Signalkommunikationsformaten umzuwandeln. Das Verarbeitungssystem von 12 ist ähnlich dem in 2 dargestellten und beschriebenen Verarbeitungssystem 200 mit der Ausnahme, dass im Verarbeitungssystem 200A von 12 die DRAM-Speicherschaltungen 235A von 12 die O/E-Wandlerschaltungen 239A auf dem DRAM-Speicherchip integriert umfassen und nicht als von den DRAM-Speicherschaltungen getrennte Schaltungen. 12 FIG. 12 illustrates a schematic functional block diagram of a processing system. FIG 200A in accordance with an exemplary embodiment of the inventive concept that uses the inventive optical SERDES to convert between parallel and serial signal communication formats. The processing system of 12 is similar to the one in 2 illustrated and described processing system 200 with the exception that in the processing system 200A from 12 the DRAM memory circuits 235A from 12 the O / E converter circuits 239A comprise integrated on the DRAM memory chip and not as separate from the DRAM memory circuits circuits.
Mit Bezug zu 12 ist die erläuternde beispielhafte Ausführungsform des Verarbeitungssystems 200A ein DRAM-Schnittstellen(I/F)-System, das Daten zu und von DRAM-Speicherschaltungen verarbeitet. Es ist anzumerken, dass diese beispielhafte Ausführungsform des erfinderischen Konzepts nur zum Zwecke der Erläuterung dient. Wie hier ausführlich beschrieben wird, ist das erfinderische Konzept auf andere Arten von Systemen anwendbar.In reference to 12 FIG. 10 is the illustrative exemplary embodiment of the processing system. FIG 200A a DRAM interface (I / F) system that processes data to and from DRAM memory circuits. It should be noted that this exemplary embodiment of the inventive concept is for illustrative purposes only. As described in detail herein, the inventive concept is applicable to other types of systems.
Mit Bezug zu 12 umfasst das System 200A ein Verarbeitungssystem 210A, z. B. eine Zentraleinheit CPU, die über einen optischen Bus 207A mit einer Mehrzahl von Speichermodulen 230A gekoppelt ist. Der optische Bus 207A ist so dargestellt, dass er drei optische Leitungen 201A-1, 201A-2 und 201A-3 umfasst, die als ein oder mehrere optische Wellenleiter ausgebildet sein können. Die Leitungen 201A-1, 201A-2 und 201A-3 sind durch optische Koppler 211A-1, 211A-2 und 211A-3 zwischen die Speichermodule 230A und das Verarbeitungssystem 210A eingeschleift. In einer speziellen Ausführungsform, wie der in 12 dargestellten DRAM-I/F-Ausführungsform, ist eine der Leitungen 201A-1 eine Lesedatenleitung RDATA, eine der Leitungen 201A-2 ist eine Schreibdatenleitung WDATA und eine der Leitungen 201A-3 ist eine Adressen/Steuerleitung ADD/CTRL. In jeder Leitung liegen die über den Bus 207A zu übertragenden Informationen in einem serialisierten Format vor und werden auf optischem Wege übertragen.In reference to 12 includes the system 200A a processing system 210A , z. B. a central processing unit CPU, via an optical bus 207A with a plurality of memory modules 230A is coupled. The optical bus 207A is shown as having three optical lines 201A-1 . 201A-2 and 201A-3 includes, which may be formed as one or more optical waveguides. The wires 201A-1 . 201A-2 and 201A-3 are through optical couplers 211A-1 . 211A-2 and 211A-3 between the memory modules 230A and the processing system 210A looped. In a specific embodiment, like the one in 12 illustrated DRAM I / F embodiment, is one of the lines 201A-1 a read data line RDATA, one of the lines 201A-2 is a write data line WDATA and one of the lines 201A-3 is an address / control line ADD / CTRL. In each line they are over the bus 207A to transmit information in a serialized format and are transmitted by optical means.
Jedes der Speichermodule 230A umfasst eine Schnittstellenschaltung, die die optische SERDES-Schaltung 229A beinhaltet. Jede DRAM-Schaltung 235a umfasst DRAM-Speicher 237A und optisch/elektrisch und elektrisch/optisch(O/E) DRAM-Wandlerschaltungen 239A. Das Verarbeitungssystem 210A umfasst auch eine Schnittstellenschaltung, die eine Speichersteuereinheit 212A, die optische SERDES-Schaltung 216A und optisch/elektrisch und elektrisch/optisch(O/E) Wandlerschaltungen 214A beinhaltet.Each of the memory modules 230A comprises an interface circuit comprising the optical SERDES circuit 229A includes. Every DRAM circuit 235a includes DRAM memory 237A and optical / electrical and electrical / optical (O / E) DRAM converter circuits 239A , The processing system 210A Also includes an interface circuit comprising a memory controller 212A , the optical SERDES circuit 216A and optical / electrical and electrical / optical (O / E) converter circuits 214A includes.
Im System 200A werden Daten und Steuersignale unter der Steuerung der Speichersteuereinheit 212A zwischen dem Verarbeitungssystem 210A und den Speichermodulen 235A hin und her übertragen. Die Speichersteuereinheit 212A erzeugt alle Takt- und Steuersignale, die erforderlich sind, um Datenleseoperationen zum Auslesen von Daten aus den Speichereinheiten 235A, Datenschreiboperationen zum Einschreiben von Daten in die Speichereinheiten 235A und beliebige andere Operationen, die von den Speichereinheiten 235A durchzuführen sind, zu implementieren. Die Speichersteuereinheit 212A erzeugt und formatiert die Signale und sendet sie zur O/E-Wandlerschaltung 214A und/oder der SERDES-Schaltung 216A zur Umwandlung von parallelen elektrischen Signalen in serialisierte optische Signale und zum Senden auf dem optischen Bus 207A. Die Speichersteuereinheit 212A empfängt und verarbeitet auch Signale, die über den optischen Bus 207A von den Speichereinheiten 235A zurückkommen. In diesem Fall werden die optischen Signale von der O/E-Wandlerschaltung 214A und/oder der SERDES-Schaltung 216A empfangen und umgewandelt, die die umgewandelten elektrischen Signale zur Verarbeitung zur Speichersteuereinheit 212A senden. In the system 200A Data and control signals are under the control of the memory controller 212A between the processing system 210A and the memory modules 235A transferred back and forth. The memory controller 212A generates all the clock and control signals required to perform data read operations to read data from the memory units 235A Data write operations for writing data into the storage units 235A and any other operations performed by the storage units 235A to implement. The memory controller 212A Generates and formats the signals and sends them to the O / E converter circuit 214A and / or the SERDES circuit 216A for converting parallel electrical signals into serialized optical signals and for transmission on the optical bus 207A , The memory controller 212A Also receives and processes signals over the optical bus 207A from the storage units 235A Come back. In this case, the optical signals from the O / E converter circuit 214A and / or the SERDES circuit 216A received and converted, the converted electrical signals for processing to the memory controller 212A send.
Daten und Steuersignale zu und von den Speichereinheiten 235A werden von der SERDES-Schaltung 229A und der O/E-Wandlerschaltung 239A durchgeleitet und verarbeitet. Die O/E-Wandlerschaltung 239A wandelt ankommende optische Signale in elektrische Signale um und führt die umgewandelten parallelen elektrischen Signale zum DRAM 237A. Die O/E-Wandlerschaltung 239A empfängt auch parallele elektrische Signale vom DRAM 237A und wandelt sie in optische Signale um. Die optische SERDES-Schaltung 229A empfängt serialisierte optische Signale vom optischen Bus 207A und deserialisiert sie und sendet die deserialisierten Signale zu den DRAM-Bauteilen 235A, insbesondere der O/E-Wandlerschaltung 239A an der DRAM-Schaltung 235A. Die SERDES-Schaltung 229A empfängt auch parallele Signale von den Speicherschaltungen 235A über die O/E-Wandlerschaltung 239A, serialisiert die Signale in serialisierte optische Signale und überträgt die serialisierten optischen Signale auf den optischen Bus 207A.Data and control signals to and from the storage units 235A be from the SERDES circuit 229A and the O / E converter circuit 239A passed through and processed. The O / E converter circuit 239A converts incoming optical signals into electrical signals and feeds the converted parallel electrical signals to the DRAM 237A , The O / E converter circuit 239A also receives parallel electrical signals from the DRAM 237A and converts them into optical signals. The optical SERDES circuit 229A receives serialized optical signals from the optical bus 207A and deserializes them and sends the deserialized signals to the DRAM devices 235A , in particular the O / E converter circuit 239A at the DRAM circuit 235A , The SERDES circuit 229A also receives parallel signals from the memory circuits 235A via the O / E converter circuit 239A It serializes the signals into serialized optical signals and transmits the serialized optical signals to the optical bus 207A ,
13 stellt ein schematisches Blockdiagramm eines Verarbeitungssystems 300, bei dem der erfinderische optische SERDES verwendet werden kann, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts dar. Das Verarbeitungssystem 300 von 13 umfasst das optische Verbindungssystem 250 der oben in Verbindung mit 11 dargestellten und beschriebenen Art. Zwei Verarbeitungssysteme 310 und 320, als Bauelement 1 und Bauelement 2 bezeichnet, kommunizieren über das optische Verbindungssystem 250. 13 FIG. 12 is a schematic block diagram of a processing system. FIG 300 , in which the inventive optical SERDES can be used, according to an exemplary embodiment of the inventive concept. The processing system 300 from 13 includes the optical connection system 250 the one above in connection with 11 shown and described type. Two processing systems 310 and 320 , referred to as component 1 and component 2, communicate via the optical connection system 250 ,
Mit Bezug zu 13 umfasst das Verbindungssystem 250 des Datenverarbeitungssystems 300 zwei optische Sender-Empfänger 360 und 370, die durch einen optischen Kommunikationsbus oder -kanal 361 miteinander verbunden sind. Der optische Bus 361 kann unter Verwendung von einem oder mehreren optischen Wellenleitern und/oder einem oder mehreren optischen Kopplern ausgebildet sein. Die Wellenleiter können zum Beispiel Glas, Polymer, Halbleiter oder anderes geeignetes Material umfassen. Die Wellenleiter können eine oder mehrere optische Fasern und/oder einen oder mehrere Rechteckwellenleiter umfassen, die für eine Integration in einen Halbleiterwafer mit anderen Schaltungen gemäß der Siliciumphotoniktechnologie geeignet sind. Der optische Sender-Empfänger 360 überträgt serialisierte optische Signale OSER1 zum Sender-Empfänger 370 auf einer optischen Kommunikationsleitung 376-1 des optischen Busses 361, und der optische Sender-Empfänger 370 überträgt serialisierte optische Signale OSER2 zum Sender-Empfänger 360 auf einer optischen Kommunikationsleitung 376-2 des optischen Busses 361.In reference to 13 includes the connection system 250 of the data processing system 300 two optical transceivers 360 and 370 passing through an optical communication bus or channel 361 connected to each other. The optical bus 361 may be formed using one or more optical waveguides and / or one or more optical couplers. The waveguides may comprise, for example, glass, polymer, semiconductors or other suitable material. The waveguides may comprise one or more optical fibers and / or one or more rectangular waveguides suitable for integration into a semiconductor wafer with other circuits according to silicon photonics technology. The optical transmitter-receiver 360 transmits serialized optical signals OSER1 to the transceiver 370 on an optical communication line 376-1 of the optical bus 361 , and the optical transceiver 370 transmits OSER2 serialized optical signals to the transceiver 360 on an optical communication line 376-2 of the optical bus 361 ,
Der optische Sender-Empfänger 360 umfasst eine optische SERDES-Schaltung 363 gemäß einer der oben beschriebenen Ausführungsformen von SERDES-Schaltungen, und der optische Sender-Empfänger 370 umfasst eine optische SERDES-Schaltung 373 gemäß einer der oben beschriebenen Ausführungsformen von SERDES-Schaltungen. Die SERDES-Schaltung 363 umfasst eine Serialisiererschaltung 362 und eine Deserialisiererschaltung 364, und die SERDES-Schaltung 373 umfasst eine Serialisiererschaltung 372 und eine Deserialisiererschaltung 374. Die Serialisiererschaltung 362 und 372 kann von der oben in Verbindung mit Ausführungsformen des erfinderischen Konzepts beschriebenen Art sein, wie beispielsweise die Serialisiererschaltung 22, die in Verbindung mit 3 dargestellt und beschrieben wurde, und die Deserialisiererschaltung 364 und 374 kann von der oben in Verbindung mit Ausführungsformen des erfinderischen Konzepts beschriebenen Art sein, wie beispielsweise die Deserialisiererschaltung 34A und 34B, die in Verbindung mit 5 bzw. 7 dargestellt und beschrieben wurden.The optical transmitter-receiver 360 includes an optical SERDES circuit 363 according to one of the above-described embodiments of SERDES circuits, and the optical transmitter-receiver 370 includes an optical SERDES circuit 373 according to one of the embodiments of SERDES circuits described above. The SERDES circuit 363 includes a serializer circuit 362 and a deserializer circuit 364 , and the SERDES circuit 373 includes a serializer circuit 372 and a deserializer circuit 374 , The serializer circuit 362 and 372 may be of the type described above in connection with embodiments of the inventive concept, such as the serializer circuit 22 that in conjunction with 3 has been shown and described, and the deserializer circuit 364 and 374 may be of the type described above in connection with embodiments of the inventive concept, such as the deserializer circuit 34A and 34B that in conjunction with 5 respectively. 7 have been shown and described.
Unter Verwendung des unmodulierten kontinuierlichen Lichtsignals CWA wandelt die Serialisiererschaltung 362 von der Verarbeitungseinrichtung, wie einem Mikroprozessor 312, eingegebene parallele elektrische Signale INA in ein serialisiertes optisches Signal OSER1 um, das auf dem optischen Bus 376-1 übertragen wird. Unter Verwendung des unmodulierten kontinuierlichen Lichtsignals CWB wandelt die Serialisiererschaltung 372 von der Verarbeitungseinrichtung, wie einem Mikroprozessor 322, eingegebene parallele elektrische Signale INB in ein serialisiertes optisches Signal OSER2 um, das auf dem optischen Bus 376-2 übertragen wird. Der Deserialisierer 364 wandelt das vom optischen Bus 376-2 empfangene serialisierte optische Signal OSER2 in parallele optische Signale um, die von einer O/E-Wandlerschaltung 314 in parallele elektrische Signale OUTA umgewandelt werden. Die umgewandelten parallelen elektrischen Signale werden zum Mikroprozessor 312 geführt. Der Deserialisierer 374 wandelt das vom optischen Bus 376-1 empfangene serialisierte optische Signal OSER1 in parallele optische Signale um, die von einer O/E-Wandlerschaltung 324 in parallele elektrische Signale OUTS umgewandelt werden. Die umgewandelten parallelen elektrischen Signale werden zum Mikroprozessor 322 geführt.Using the unmodulated continuous light signal CWA, the serializer circuit converts 362 from the processing device, such as a microprocessor 312 , inputted parallel electrical signals INA into a serialized optical signal OSER1 at the optical bus 376-1 is transmitted. Using the unmodulated continuous light signal CWB, the serializer circuit converts 372 from the processing device, such as a microprocessor 322 , inputted parallel electrical signals INB into a serialized optical signal OSER2, which on the optical bus 376-2 is transmitted. The deserializer 364 converts this from the optical bus 376-2 received serialized optical signal OSER2 into parallel optical signals from an O / E converter circuit 314 be converted into parallel electrical signals OUTA. The converted parallel electrical signals become the microprocessor 312 guided. The deserializer 374 converts this from the optical bus 376-1 received serialized optical signal OSER1 into parallel optical signals transmitted by an O / E converter circuit 324 be converted into parallel electrical signals OUTS. The converted parallel electrical signals become the microprocessor 322 guided.
14 stellt ein schematisches Blockdiagramm eines Verarbeitungssystems 400, bei dem der erfinderische optische SERDES verwendet werden kann, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts dar. Das Verarbeitungssystem 400 von 14 umfasst das optische Verbindungssystem 250 der oben in Verbindung mit 11 dargestellten und beschriebenen Art. Zwei Verarbeitungssysteme 410 und 420, als Bauelement 1 und Bauelement 2 bezeichnet, kommunizieren über das optische Verbindungssystem 250. 14 FIG. 12 is a schematic block diagram of a processing system. FIG 400 , in which the inventive optical SERDES can be used, according to an exemplary embodiment of the inventive concept. The processing system 400 from 14 includes the optical connection system 250 the one above in connection with 11 shown and described type. Two processing systems 410 and 420 , referred to as component 1 and component 2, communicate via the optical connection system 250 ,
Mit Bezug zu 14 umfasst das Verbindungssystem 250 des Datenverarbeitungssystems 400 zwei optische Sender-Empfänger 460 und 470, die durch einen optischen Kommunikationsbus oder -kanal 461 miteinander verbunden sind. Der optische Bus 461 kann unter Verwendung von einem oder mehreren optischen Wellenleitern und/oder einem oder mehreren optischen Kopplern ausgebildet sein. Die Wellenleiter können zum Beispiel Glas, Polymer, Halbleiter oder anderes geeignetes Material umfassen. Die Wellenleiter können eine oder mehrere optische Fasern und/oder einen oder mehrere Rechteckwellenleiter umfassen, die für eine Integration in einen Halbleiterwafer mit anderen Schaltungen gemäß der Siliciumphotoniktechnologie geeignet sind. Der optische Sender-Empfänger 460 überträgt serialisierte optische Signale OSER1 zum Sender-Empfänger 470 auf einer optischen Kommunikationsleitung 476-1 des optischen Busses 461, und der optische Sender-Empfänger 470 überträgt serialisierte optische Signale OSER2 zum Sender-Empfänger 460 auf einer optischen Kommunikationsleitung 476-2 des optischen Busses 461.In reference to 14 includes the connection system 250 of the data processing system 400 two optical transceivers 460 and 470 passing through an optical communication bus or channel 461 connected to each other. The optical bus 461 may be formed using one or more optical waveguides and / or one or more optical couplers. The waveguides may comprise, for example, glass, polymer, semiconductors or other suitable material. The waveguides may comprise one or more optical fibers and / or one or more rectangular waveguides suitable for integration into a semiconductor wafer with other circuits according to silicon photonics technology. The optical transmitter-receiver 460 transmits serialized optical signals OSER1 to the transceiver 470 on an optical communication line 476-1 of the optical bus 461 , and the optical transceiver 470 transmits OSER2 serialized optical signals to the transceiver 460 on an optical communication line 476-2 of the optical bus 461 ,
Der optische Sender-Empfänger 460 umfasst eine optische SERDES-Schaltung 463 gemäß einer der oben beschriebenen Ausführungsformen von SERDES-Schaltungen, und der optische Sender-Empfänger 470 umfasst eine SERDES-Schaltung 473 gemäß einer der oben beschriebenen Ausführungsformen von SERDES-Schaltungen. Die SERDES-Schaltung 463 umfasst eine Serialisiererschaltung 462 und eine Deserialisiererschaltung 464, und die SERDES-Schaltung 473 umfasst eine Serialisiererschaltung 472 und eine Deserialisiererschaltung 474. Die Serialisiererschaltung 462 und 472 kann von der oben in Verbindung mit Ausführungsformen des erfinderischen Konzepts beschriebenen Art sein, wie beispielsweise die Serialisiererschaltung 22, die in Verbindung mit 3 dargestellt und beschrieben wurde, und die Deserialisiererschaltung 464 und 474 kann von der oben in Verbindung mit Ausführungsformen des erfinderischen Konzepts beschriebenen Art sein, wie beispielsweise die Deserialisiererschaltung 34C und 34D, die in Verbindung mit 9 bzw. 10 dargestellt und beschrieben wurden. Insbesondere liegt der Unterschied zwischen den Deserialisierern 464 und 474 der Ausführungsform von 14 und der Deserialisierer 364 und 374 der Ausführungsform von 13 darin, dass die Deserialisierer 464 und 474 von 14 die E/O-Wandlerschaltung umfassen, und die Deserialisierer 364 und 374 von 13 ihre Ausgaben getrennten E/O-Wandlerschaltungen 314 bzw. 324 zuführen.The optical transmitter-receiver 460 includes an optical SERDES circuit 463 according to one of the above-described embodiments of SERDES circuits, and the optical transmitter-receiver 470 includes a SERDES circuit 473 according to one of the embodiments of SERDES circuits described above. The SERDES circuit 463 includes a serializer circuit 462 and a deserializer circuit 464 , and the SERDES circuit 473 includes a serializer circuit 472 and a deserializer circuit 474 , The serializer circuit 462 and 472 may be of the type described above in connection with embodiments of the inventive concept, such as the serializer circuit 22 that in conjunction with 3 has been shown and described, and the deserializer circuit 464 and 474 may be of the type described above in connection with embodiments of the inventive concept, such as the deserializer circuit 34C and 34D that in conjunction with 9 respectively. 10 have been shown and described. In particular, the difference lies between the deserializers 464 and 474 the embodiment of 14 and the deserializer 364 and 374 the embodiment of 13 in that the deserializers 464 and 474 from 14 include the E / O converter circuit, and the deserializers 364 and 374 from 13 their outputs separate E / O converter circuits 314 respectively. 324 respectively.
Nochmals mit Bezug zu 14 wandelt die Serialisiererschaltung 462, unter Verwendung des unmodulierten kontinuierlichen Lichtsignals CWA, von der Verarbeitungseinrichtung, wie dem Mikroprozessor 412 empfangene parallele elektrische Eingangssignale INA in ein serialisiertes optisches Signal OSER1 um, das auf dem optischen Bus 476-1 übertragen wird. Unter Verwendung des unmodulierten kontinuierlichen Lichtsignals CWB wandelt die Serialisiererschaltung 472 von der Verarbeitungseinrichtung, wie dem Mikroprozessor 422 empfangene parallele elektrische Eingangssignale INB in ein serialisiertes optisches Signal OSER2 um, das auf dem optischen Bus 476-2 übertragen wird. Der Deserialisierer 464 wandelt das vom optischen Bus 476-2 empfangene serialisierte optische Signal OSER2 in parallele optische Signale um, die von einer O/E-Wandlerschaltung im Deserialisierer 464 in parallele elektrische Signale OUTA umgewandelt werden. Die umgewandelten parallelen elektrischen Signale werden zum Mikroprozessor 412 geführt. Der Deserialisierer 474 wandelt das vom optischen Bus 476-1 empfangene serialisierte optische Signal OSER1 in parallele optische Signale um, die von einer O/E-Wandlerschaltung im Deserialisierer 474 in parallele elektrische Signale OUTS umgewandelt werden. Die umgewandelten parallelen elektrischen Signale werden zum Mikroprozessor 422 geführt.Again with reference to 14 converts the serializer circuit 462 , using the unmodulated continuous light signal CWA, from the processing device, such as the microprocessor 412 received parallel input electrical signals INA in a serialized optical signal OSER1 on the optical bus 476-1 is transmitted. Using the unmodulated continuous light signal CWB, the serializer circuit converts 472 from the processing device, such as the microprocessor 422 received parallel input electrical signals INB into a serialized optical signal OSER2 on the optical bus 476-2 is transmitted. The deserializer 464 converts this from the optical bus 476-2 received serialized optical signal OSER2 into parallel optical signals received from an O / E converter circuit in the deserializer 464 be converted into parallel electrical signals OUTA. The converted parallel electrical signals become the microprocessor 412 guided. The deserializer 474 converts this from the optical bus 476-1 received serialized optical signal OSER1 into parallel optical signals received from an O / E converter circuit in the deserializer 474 be converted into parallel electrical signals OUTS. The converted parallel electrical signals become the microprocessor 422 guided.
15 ist ein schematisches Flussbild, das ein Verfahren zum Umwandeln einer Mehrzahl von parallelen elektrischen Signalen in ein serialisiertes optisches Signal gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. Das Serialisierungsverfahren von 15 kann zum Beispiel von der Serialisiererschaltung 22 von 3 ausgeführt werden. 15 FIG. 10 is a schematic flowchart illustrating a method of converting a plurality of parallel electrical signals into a serialized optical signal according to an embodiment of the inventive concept. The serialization method of 15 for example, from the serializer circuit 22 from 3 be executed.
Mit Bezug zu 15 wird in Schritt S15.1 ein kontinuierliches optisches Signal von einer Mehrzahl von parallelen elektrischen Signalen gesplittet und moduliert, um eine Mehrzahl von parallelen optischen Signalen zu erzeugen. In Schritt S15.2 werden vorgegebene Verzögerungen in die parallelen optischen Signale eingefügt. In Schritt S15.3 werden die verzögerten parallelen optischen Signale so kombiniert, dass ein serialisiertes optisches Signal gebildet wird. In reference to 15 For example, in step S15.1, a continuous optical signal is split and modulated by a plurality of parallel electrical signals to produce a plurality of parallel optical signals. In step S15.2, predetermined delays are inserted in the parallel optical signals. In step S15.3, the delayed parallel optical signals are combined to form a serialized optical signal.
16 ist ein schematisches Flussbild, das ein Verfahren zum Umwandeln eines serialisierten optischen Signals in eine Mehrzahl von parallelen elektrischen Signalen gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. Das Deserialisierungsverfahren von 16 kann zum Beispiel von der Deserialisiererschaltung 34A von 5 oder der Deserialisiererschaltung 34C von 9 ausgeführt werden. 16 FIG. 10 is a schematic flow diagram illustrating a method of converting a serialized optical signal into a plurality of parallel electrical signals according to an embodiment of the inventive concept. The deserialization process of 16 for example, from the deserializer circuit 34A from 5 or the deserializer circuit 34C from 9 be executed.
Mit Bezug zu 16 wird in Schritt S16.1 ein serialisiertes optisches Signal in eine Mehrzahl von parallelen optischen Signalen gesplittet. In Schritt S16.2 werden vorgegebene Verzögerungen in die parallelen optischen Signale eingefügt, um die parallelen optischen Signale zeitlich auszurichten. In Schritt S16.3 werden die parallelen optischen Signale unter Verwendung eines einzigen Taktsignals in parallele elektrische Signale dekodiert oder demoduliert.In reference to 16 In step S16.1, a serialized optical signal is split into a plurality of parallel optical signals. In step S16.2, predetermined delays are introduced into the parallel optical signals to time align the parallel optical signals. In step S16.3, the parallel optical signals are decoded or demodulated into parallel electrical signals using a single clock signal.
17 ist ein schematisches Flussbild, das ein Verfahren zum Umwandeln eines serialisierten optischen Signals in eine Mehrzahl von parallelen elektrischen Signalen gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. Das Deserialisierungsverfahren von 17 kann zum Beispiel von der Deserialisiererschaltung 34B von 7 oder der Deserialisiererschaltung 34D von 10 ausgeführt werden. 17 FIG. 10 is a schematic flow diagram illustrating a method of converting a serialized optical signal into a plurality of parallel electrical signals according to an embodiment of the inventive concept. The deserialization process of 17 for example, from the deserializer circuit 34B from 7 or the deserializer circuit 34D from 10 be executed.
Mit Bezug zu 17 wird in Schritt S17.1 ein serialisiertes optisches Signal in eine Mehrzahl von parallelen optischen Signalen gesplittet. In Schritt S17.2 werden vorgegebene Verzögerungen in ein Taktsignal eingeführt, um eine Mehrzahl von verzögerten Taktsignalen zu erzeugen. In Schritt S17.3 werden die parallelen optischen Signale unter Verwendung der Mehrzahl von verzögerten Taktsignalen in parallele elektrische Signale dekodiert oder demoduliert.In reference to 17 For example, in step S17.1, a serialized optical signal is split into a plurality of parallel optical signals. In step S17.2, predetermined delays are introduced into a clock signal to generate a plurality of delayed clock signals. In step S17.3, the parallel optical signals are decoded or demodulated using the plurality of delayed clock signals into parallel electrical signals.
Die Verarbeitungssysteme 300 und 400 der 13 und 14, die Bauelemente 310, 320 und 410, 420 kommunizieren unter Verwendung eines seriellen Kommunikationsprotokolls zum Übertragen und Empfangen von Daten und Signalen. Das erfinderische Konzept ist auf viele Arten von seriellen Kommunikationsprotokollen anwendbar, die derzeit angewendet oder entwickelt werden. Zum Beispiel ist das erfinderische Konzept auf serielle Kommunikationsprotokolle wie Universal Asynchronous Receiver Transmitter (UART), Serial Peripheral Interface (SPI), Serial Advanced Technology Attachment (SATA), Inter-Integrated Circuit (I2C), System Management Bus (SMB), Controller Area Network (CAN), Universal Serial Bus (USB), Peripheral Component Internet Express (PCI-E), Mobile Industry Processor Interface (MIPI), Light Peak und andere bekannte serielle Kommunikationsprotokolle anwendbar.The processing systems 300 and 400 of the 13 and 14 , the construction elements 310 . 320 and 410 . 420 communicate using a serial communication protocol to transmit and receive data and signals. The inventive concept is applicable to many types of serial communication protocols currently in use or developed. For example, the inventive concept is based on serial communication protocols such as Universal Asynchronous Receiver Transmitter (UART), Serial Peripheral Interface (SPI), Serial Advanced Technology Attachment (SATA), Inter-Integrated Circuit (I 2 C), System Management Bus (SMB), Controller Area Network (CAN), Universal Serial Bus (USB), Peripheral Component Internet Express (PCI-E), Mobile Industry Processor Interface (MIPI), Light Peak and other well known serial communication protocols.
18 stellt ein schematisches Blockdiagramm eines Datenverarbeitungssystems 500 dar, bei dem serielle SPI-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. Herkömmliche serielle SPI-Kommunikationsprotokolle sind im Fachbereich bekannt. Eine Beschreibung des herkömmlichen seriellen SPI-Kommunikationsprotokolls ist beispielsweise im Internet unter http://en.wikipedia.org/wiki/Serial_Peripheral_Interface_Bus zu finden, ebenso darin zitierte Verweise, die durch Bezugnahme insgesamt zum Inhalt dieser Beschreibung gemacht werden. 18 Fig. 12 is a schematic block diagram of a data processing system 500 in which serial SPI communication using the SERDES circuit according to the inventive concept is used. Conventional serial SPI communication protocols are known in the art. A description of the conventional serial SPI communication protocol is, for example, on the Internet at http://en.wikipedia.org/wiki/Serial_Peripheral_Interface_Bus References cited therein are also incorporated herein by reference in their entirety.
Mit Bezug zu 18 umfasst das SPI-System 500 gemäß dem erfinderischen Konzept ein SPI-Masterelement 510, das mit einer Mehrzahl, beispielsweise vier, Slaveelemente 512, 514, 516, 518 über ein serielles optisches Verbindungssystem 511 gekoppelt ist und damit kommuniziert. Jedes der Slaveelemente 512, 514, 516, 518 kann ein Schieberegister, Speicherchip oder Speicherelement, Portexpander, Anzeigetreiber, Datenkonverter, Drucker, Datenspeichereinheit, Sensor, Mikroprozessor oder ein anderes solches Bauelement sein. Jedes der Bauelemente 510, 512, 514, 516 und 518 umfasst eine optische Kommunikationsschnittstelle, die eine optische Schnittstelle aufweist, die die SERDES-Schaltung 520, 530 gemäß dem erfinderischen Konzept umfassen kann. Die optischen Schnittstellen mit der SERDES-Schaltung 520, 530 können serialisierte optische Signale über die optischen Leitungen Master out-Slave in (MOSI) oder Master in-Slave out (MISO) übertragen. Die Schnittstellen 520, 530 können serielle Taktsignale CLK zwischen den Schnittstellen 520, 530 über elektrische und/oder optische Datenbusse übertragen. Jedes der SPI-Slaveelemente 512, 514, 516, 518 kann durch ein zugehöriges Chipauswahlsignal SS0, SS1, SS2, SS3 über eine zugehörige Chipauswahleingabe CS über einen Kommunikationsbus ausgewählt werden, der als elektrischer und/oder optische Bus ausgebildet sein kann.In reference to 18 includes the SPI system 500 according to the inventive concept an SPI master element 510 with a plurality, for example four, slave elements 512 . 514 . 516 . 518 via a serial optical connection system 511 is coupled and communicates with it. Each of the slave elements 512 . 514 . 516 . 518 may be a shift register, memory chip or storage element, port expander, display driver, data converter, printer, data storage unit, sensor, microprocessor, or other such device. Each of the components 510 . 512 . 514 . 516 and 518 comprises an optical communication interface having an optical interface comprising the SERDES circuit 520 . 530 according to the inventive concept. The optical interfaces with the SERDES circuit 520 . 530 For example, serialized optical signals can be transmitted via the master-out-of-slave (MOSI) or master-in-slave out (MISO) optical lines. The interfaces 520 . 530 can serial clock signals CLK between the interfaces 520 . 530 transmitted via electrical and / or optical data buses. Each of the SPI slave elements 512 . 514 . 516 . 518 may be selected by an associated chip select signal SS0, SS1, SS2, SS3 via an associated chip select input CS via a communication bus, which may be formed as an electrical and / or optical bus.
19 stellt ein schematisches Blockdiagramm eines Datenverarbeitungssystems 600 dar, bei dem eine serielle SATA-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept eingesetzt ist. Herkömmliche serielle SATA-Kommunikationsprotokolle sind im Fachbereich bekannt. Eine Beschreibung des herkömmlichen seriellen SATA-Kommunikationsprotokolls ist beispielsweise im Internet unter http://en.wikipedia.org/wiki/Serial_ATA zu finden, ebenso darin zitierte Verweise, die durch Bezugnahme insgesamt zum Inhalt dieser Beschreibung gemacht werden. 19 Fig. 12 is a schematic block diagram of a data processing system 600 in which a serial SATA communication using the SERDES circuit according to the inventive concept is used. Conventional serial SATA communication protocols are in the Department known. A description of the conventional serial SATA communication protocol is, for example, on the Internet at http://en.wikipedia.org/wiki/Serial_ATA References cited therein are also incorporated herein by reference in their entirety.
Mit Bezug zu 19 umfasst das SATA-System 600 gemäß dem erfinderischen Konzept einen SATA-Host 610, der mit einem SATA-Bauelement 630 über ein serielles optisches Verbindungssystem 608 gekoppelt ist und damit kommuniziert. Das Hostelement 610 beinhaltet eine Host-CPU 611, die über einen Datenbus 613 kommuniziert. Das Hostelement 610 beinhaltet auch eine Direktspeicherzugriffs(DMA)-Steuereinheit 617, die ebenfalls mit dem Datenbus 613 gekoppelt ist und die einen Direktzugriff auf einen Speicher 615 steuert. Die DMA-Steuereinheit 617 kommuniziert auch mit einem SATA-Schnittstellenelement 619. Das SATA-Schnittstellenelement 619 beinhaltet die SERDES-Schaltung 623 gemäß dem erfinderischen Konzept, die die Serialisiererschaltung 622 gemäß dem erfinderischen Konzept und die Deserialisiererschaltung 624 gemäß dem erfinderischen Konzept beinhaltet.In reference to 19 includes the SATA system 600 according to the inventive concept, a SATA host 610 that with a SATA device 630 via a serial optical connection system 608 is coupled and communicates with it. The host element 610 includes a host CPU 611 that have a data bus 613 communicated. The host element 610 Also includes a direct memory access (DMA) controller 617 that also with the data bus 613 is coupled and direct access to a memory 615 controls. The DMA controller 617 also communicates with a SATA interface element 619 , The SATA interface element 619 includes the SERDES circuit 623 according to the inventive concept, the serializer circuit 622 according to the inventive concept and the deserializer circuit 624 according to the inventive concept.
Das SATA-Bauelement 630 des SATA-Systems 600 umfasst eine Festplattensteuereinheit (HDC) 640, die mit einem Speichersystem, wie einer Festplatte 660 und einem Speicher 650 gekoppelt ist. Die HDC 640 umfasst eine Hauptsteuereinheit 641, die über einen Datenbus 643 kommuniziert. Die HDC 640 umfasst auch eine Plattensteuereinheit 649, die zwischen die Platte 660 und einen Puffer 647 eingeschleift ist. Ein SATA-Schnittstellenelement ist ebenso mit dem Puffer 647 gekoppelt. Der Puffer 647 puffert Signale zwischen der Plattensteuereinheit 649, dem Speicher 650 und dem SATA-Schnittstellenelement 645. Das SATA-Schnittstellenelement 645 umfasst die SERDES-Schaltung 633 gemäß dem erfinderischen Konzept, die die Serialisiererschaltung 632 gemäß dem erfinderischen Konzept und die Deserialisiererschaltung 634 gemäß dem erfinderischen Konzept beinhaltet. Die Serialisiererschaltung 622 und die Deserialisiererschaltung 624 des SATA-Schnittstellenelements 619 implementieren eine serielle optische Kommunikation über das serielle optische Verbindungssystem 608 mit der Serialisiererschaltung 632 und der Deserialisiererschaltung 634 der HDC 640, gemäß den hierin enthaltenen Beschreibungen von Ausführungsformen des erfinderischen Konzepts.The SATA device 630 of the SATA system 600 includes a hard drive controller (HDC) 640 using a storage system, such as a hard drive 660 and a memory 650 is coupled. The HDC 640 includes a main control unit 641 that have a data bus 643 communicated. The HDC 640 also includes a disk control unit 649 between the plate 660 and a buffer 647 is looped. A SATA interface element is also with the buffer 647 coupled. The buffer 647 buffers signals between the disk controller 649 the store 650 and the SATA interface element 645 , The SATA interface element 645 includes the SERDES circuit 633 according to the inventive concept, the serializer circuit 632 according to the inventive concept and the deserializer circuit 634 according to the inventive concept. The serializer circuit 622 and the deserializer circuit 624 of the SATA interface element 619 implement serial optical communication over the serial optical link system 608 with the serializer circuit 632 and the deserializer circuit 634 the HDC 640 , in accordance with the descriptions of embodiments of the inventive concept contained herein.
Die HDC 640 steuert MCU 641, Datenbus 643, SATA-Schnittstellenelement 645, Puffer 647 und/oder Plattensteuerung 649.The HDC 640 controls MCU 641 , Data bus 643 , SATA interface element 645 , Buffers 647 and / or disk control 649 ,
Während einer Schreiboperation können im Speicher 615 gespeicherte Schreibdaten unter der Steuerung der DMA-Steuereinheit 617 zum Serialisierer 622 des SATA-Schnittstellenelements 619 übertragen werden. Der Serialisierer 622 serialisiert die parallelen elektrischen Schreibdaten in optische serielle Daten gemäß dem erfinderischen Konzept und überträgt die Daten zum Deserialisierer 634. Gemäß dem erfinderischen Konzept deserialisiert der Deserialisierer 634 die serialisierten optischen Daten in parallele optische Daten unter Verwendung eines elektrischen Taktsignals und wandelt die parallelen optischen Daten in parallele elektrische Signale um. Der Puffer 647 puffert/speichert die parallelen elektrischen Datensignale temporär und überträgt sie zum Speicher 650. Die Plattensteuereinheit 649 liest die im Speicher 650 gespeicherten Daten und schreibt die Daten auf die Platte 660. Es ist anzumerken, dass die Platte 660 ein Festplattenlaufwerk (HDD), ein Festkörperlaufwerk (SSD) oder eine andere Art von Massenspeichereinrichtung sein kann. Während einer Leseoperation ist der Prozess im Wesentlichen der oben beschriebene Prozess in umgekehrter Abfolge.During a write operation may be in memory 615 stored write data under the control of the DMA controller 617 to the serializer 622 of the SATA interface element 619 be transmitted. The serializer 622 serializes the parallel electrical write data into optical serial data according to the inventive concept and transmits the data to the deserializer 634 , According to the inventive concept, the deserializer deserializes 634 the serialized optical data into parallel optical data using an electrical clock signal and converts the parallel optical data into parallel electrical signals. The buffer 647 temporarily buffers / stores the parallel electrical data signals and transfers them to memory 650 , The disk control unit 649 read those in the store 650 stored data and writes the data to the disk 660 , It should be noted that the plate 660 a hard disk drive (HDD), solid state drive (SSD), or other type of mass storage device. During a read operation, the process is essentially the process described above in reverse order.
20 stellt ein schematisches Blockdiagramm eines Datenverarbeitungssystems 700 dar, bei dem serielle I2C-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. Herkömmliche serielle I2C-Kommunikationsprotokolle sind im Fachbereich bekannt. Eine Beschreibung des herkömmlichen seriellen I2C-Kommunikationsprotokolls ist beispielsweise im Internet unter http://en.wikipedia.org/wiki/I%C2%B2C zu finden, ebenso darin zitierte Verweise, die durch Bezugnahme insgesamt zum Inhalt dieser Beschreibung gemacht werden. 20 Fig. 12 is a schematic block diagram of a data processing system 700 in which serial I 2 C communication using the SERDES circuit according to the inventive concept is used. Conventional serial I 2 C communication protocols are known in the art. A description of the conventional serial I 2 C communication protocol, for example, in the Internet at http://en.wikipedia.org/wiki/I%C2%B2C References cited therein are also incorporated herein by reference in their entirety.
Mit Bezug zu 20 umfasst das I2C-System 700 gemäß dem erfinderischen Konzept ein I2C-Masterelement 710 und ein I2C-Slaveelement 720, die über einen optischen seriellen Bus 711, der optische Busleitungen 713-1 und 713-2 beinhaltet, seriell kommunizieren. Das Masterelement 710 und das Slaveelement 720 sind über die serielle Datenleitung SDA 713-1 eines optischen seriellen Busses 711 durch optisches Energiesplitting oder Kopplungskomponenten 719 und 721 wie gezeigt miteinander verbunden. Die serielle Datenleitung SDA 713-1 und eine serielle Taktleitung SCL 713-2 des optischen seriellen Busses 711 sind durch optische Abschlusselemente 715 bzw. 717 abgeschlossen, um eine Reflexion von optischen Signalen zu vermeiden, die aus abrupten Indexveränderungen an den Endfacetten der optischen Busleitungen resultieren.In reference to 20 includes the I 2 C system 700 according to the inventive concept, an I 2 C master element 710 and an I 2 C slave element 720 that have an optical serial bus 711 , the optical bus lines 713-1 and 713-2 includes, communicate serially. The master element 710 and the slave element 720 are via the serial data line SDA 713-1 an optical serial bus 711 by optical energy splitting or coupling components 719 and 721 connected as shown. The serial data line SDA 713-1 and a serial clock line SCL 713-2 the optical serial bus 711 are by optical termination elements 715 respectively. 717 to avoid reflection of optical signals resulting from abrupt index changes on the end facets of the optical bus lines.
Das I2C-Masterelement 710 und das I2C-Slaveelement 720 umfassen eine Schnittstelleneinrichtung 730 bzw. 740, die die SERDES-Schaltung des hier beschriebenen erfinderischen Konzepts beinhalten. Das Masterelement 710 und das Slaveelement 720 kommunizieren seriell durch Übertragen von seriellen optischen Signalen über den optischen Bus 711 unter Verwendung der SERDES-Schaltung 730 bzw. 740, gemäß der hierin enthaltenen ausführlichen Beschreibung. Von der Serialisiererschaltung in der SERDES-Schaltung 730 im Masterelement 710 serialisierte optische Signale werden durch die serielle Datenleitung SDA 713-1 zur SERDES-Schaltung 740 im Slaveelement 720 übertragen, und werden dann vom Deserialisierer von SERDES 740 zu parallelen elektrischen Signalen deserialisiert. Von der Serialisiererschaltung in der SERDES-Schaltung 740 im Slaveelement 720 serialisierte optische Signale werden durch die serielle Datenleitung SDA 713-1 zur SERDES-Schaltung 730 im Masterelement 710 übertragen, und werden dann vom Deserialisierer von SERDES 730 zu parallelen elektrischen Signalen deserialisiert. Ein serielles Taktsignal, das zum Übertragen von serialisierten optischen Signalen verwendet ist, wird zwischen dem Masterelement 710 und dem Slaveelement 720 über die serielle Taktleitung SCL 713-2 übertragen.The I 2 C master element 710 and the I 2 C slave element 720 comprise an interface device 730 respectively. 740 incorporating the SERDES circuit of the inventive concept described herein. The master element 710 and the slave element 720 communicate serially by transmitting from serial optical signals over the optical bus 711 using the SERDES circuit 730 respectively. 740 , in accordance with the detailed description contained herein. From the serializer circuit in the SERDES circuit 730 in the master element 710 serialized optical signals are transmitted through the serial data line SDA 713-1 to the SERDES circuit 740 in the slave element 720 transferred, and then by the deserializer of SERDES 740 deserialized to parallel electrical signals. From the serializer circuit in the SERDES circuit 740 in the slave element 720 serialized optical signals are transmitted through the serial data line SDA 713-1 to the SERDES circuit 730 in the master element 710 transferred, and then by the deserializer of SERDES 730 deserialized to parallel electrical signals. A serial clock signal used to transmit serialized optical signals is placed between the master element 710 and the slave element 720 via the serial clock line SCL 713-2 transfer.
21 stellt ein schematisches Blockdiagramm eines Datenverarbeitungssystems 800 dar, bei dem serielle Universal-Serial-Bus(USB)-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. Herkömmliche serielle USB-Kommunikationsprotokolle sind im Fachbereich bekannt. Eine Beschreibung des herkömmlichen seriellen USB-Kommunikationsprotokolls ist beispielsweise im Internet unter http://en.wikipedia.org/wiki/USB zu finden, ebenso darin zitierte Verweise, die durch Bezugnahme insgesamt zum Inhalt dieser Beschreibung gemacht werden. Das erfinderische Konzept ist auf alle Versionen einer seriellen USB-Kommunikation anwendbar, darunter mindestens die Versionen 1.0, 2.0 und 3.0. 21 Fig. 12 is a schematic block diagram of a data processing system 800 in which Universal Serial Bus (USB) serial communication using the SERDES circuit according to the inventive concept is used. Conventional serial USB communication protocols are known in the art. A description of the conventional serial USB communication protocol is, for example, on the Internet at http://en.wikipedia.org/wiki/USB References cited therein are also incorporated herein by reference in their entirety. The inventive concept is applicable to all versions of a serial USB communication, including at least versions 1.0, 2.0 and 3.0.
Mit Bezug zu 21 umfasst das USB-System 800 gemäß dem erfinderischen Konzept ein Hostelement 810 und ein USB-Bauelement 820, die seriell über eine optischen seriellen Bus 811 kommunizieren, der Busleitungen 813-1 und 813-2 beinhaltet.In reference to 21 includes the USB system 800 according to the inventive concept, a host element 810 and a USB device 820 that are serial over an optical serial bus 811 communicate, the bus lines 813-1 and 813-2 includes.
Das USB-Hostelement 810 und das USB-Bauelement 820 umfassen ein Schnittstellenelement 823 bzw. 833, das die SERDES-Schaltung des hierin beschriebenen erfinderischen Konzepts umfasst. Das USB-Hostelement 810 und das USB-Bauelement 820 kommunizieren seriell durch Übertragen optischer serieller Signale über den Bus 811 unter Verwendung der SERDES-Schaltung 823 bzw. 833 gemäß der hierin enthaltenen ausführlichen Beschreibung. Von der Serialisiererschaltung 822 in der SERDES-Schaltung 823 im Hostelement 810 serialisierte Signale werden durch die serielle Datenleitung 813-1 zur SERDES-Schaltung 833 im USB-Bauelement 820 übertragen, und werden dann vom Deserialisierer 834 der SERDES-Schaltung 833 in parallele elektrische Signale deserialisiert. Von der Serialisiererschaltung 832 in der SERDES-Schaltung 833 im USB-Bauelement 820 serialisierte Signale werden durch die serielle Datenleitung 813-2 zur SERDES-Schaltung 823 im Hostelement 810 übertragen, und werden dann vom Deserialisierer 824 der SERDES 823 in parallele elektrische Signale deserialisiert.The USB host element 810 and the USB device 820 comprise an interface element 823 respectively. 833 comprising the SERDES circuit of the inventive concept described herein. The USB host element 810 and the USB device 820 communicate serially by transmitting optical serial signals over the bus 811 using the SERDES circuit 823 respectively. 833 according to the detailed description contained herein. From the serializer circuit 822 in the SERDES circuit 823 in the host element 810 Serialized signals are sent through the serial data line 813-1 to the SERDES circuit 833 in the USB device 820 transferred, and then become the deserializer 834 the SERDES circuit 833 deserialized into parallel electrical signals. From the serializer circuit 832 in the SERDES circuit 833 in the USB device 820 Serialized signals are sent through the serial data line 813-2 to the SERDES circuit 823 in the host element 810 transferred, and then become the deserializer 824 the SERDES 823 deserialized into parallel electrical signals.
22 stellt ein schematisches Blockdiagramm eines Datenverarbeitungssystems 900 dar, bei dem serielle Controller-Area-Network(CAN)-Kommunikation unter Verwendung der SERDES-Schaltung gemäß dem erfinderischen Konzept verwendet ist. Herkömmliche serielle CAN-Kommunikationsprotokolle sind im Fachbereich bekannt. Eine Beschreibung des herkömmlichen seriellen CAN-Kommunikationsprotokolls ist beispielsweise im Internet unter http://en.wikipedia.org/wiki/Controller_area_network zu finden, ebenso darin zitierte Verweise, die durch Bezugnahme insgesamt zum Inhalt dieser Beschreibung gemacht werden. 22 Fig. 12 is a schematic block diagram of a data processing system 900 in which serial controller area network (CAN) communication using the SERDES circuit according to the inventive concept is used. Conventional serial CAN communication protocols are known in the art. A description of the conventional serial communication CAN protocol, for example, on the Internet at http://en.wikipedia.org/wiki/Controller_area_network References cited therein are also incorporated herein by reference in their entirety.
Mit Bezug zu 22 umfasst das CAN-System 900 gemäß dem erfinderischen Konzept ein erstes Bauelement 910, das als Bauelement 1 bezeichnet ist, und ein zweites Bauelement 920, das als Bauelement 2 bezeichnet ist, die seriell über einen optischen seriellen Bus 911 kommunizieren, der optische Busleitungen 913-1 und 913-2 beinhaltet. Das Bauelement 1 910 kann eine Mikrosteuereinheit oder ein ähnliches Bauelement sein. Die Busleitungen 913-1 und 913-2 können als Shielded Twisted Pair (STP) oder Unshielded Twisted Pair (UTP) ausgebildet sein. Die Signale CAN_L und CAN_H, die auf den Busleitungen 913-1 bzw. 913-2 übertragen werden, können ein Differenzsignal über eine Impedanz von beispielsweise 120 Ω darstellen.In reference to 22 includes the CAN system 900 according to the inventive concept, a first component 910 , which is referred to as component 1, and a second component 920 , referred to as device 2, which is serially connected via an optical serial bus 911 communicate, the optical bus lines 913-1 and 913-2 includes. The component 1 910 may be a microcontroller or a similar device. The bus lines 913-1 and 913-2 can be configured as Shielded Twisted Pair (STP) or Unshielded Twisted Pair (UTP). The signals CAN_L and CAN_H, which are on the bus lines 913-1 respectively. 913-2 can be a differential signal over an impedance of, for example 120 Ω represent.
Das Bauelement 1 910 und das Bauelement 2 920 umfassen Schnittstellenschaltungen, die die SERDES-Schaltung des hierin beschriebenen erfinderischen Konzepts umfassen. Bauelement 1 910 und Bauelement 2 920 kommunizieren seriell durch Übertragen von seriellen Signalen über den Bus 911 unter Verwendung der SERDES-Schaltung gemäß der hierin enthaltenen ausführlichen Beschreibung.The component 1 910 and the device 2 920 include interface circuits that include the SERDES circuit of the inventive concept described herein. Component 1 910 and component 2 920 communicate serially by transmitting serial signals over the bus 911 using the SERDES circuit according to the detailed description contained herein.
Von der Serialisiererschaltung 922 im Bauelement 1 910 serialisierte Signale werden durch die seriellen Busleitungen 913-1 und 913-2 zur SERDES-Schaltung in Bauelement 2 920 übertragen, und werden dann vom Deserialisierer 934 der SERDES-Schaltung in Bauelement 2 920 in parallele elektrische Signale deserialisiert. Von der Serialisiererschaltung 932 in der SERDES-Schaltung in Bauelement 2 920 serialisierte Signale werden durch die seriellen Busleitungen 913-1 und 913-2 zur SERDES-Schaltung in Bauelement 1 910 übertragen, und werden dann vom Deserialisierer 924 der SERDES-Schaltung in Bauelement 1 910 in parallele elektrische Signale deserialisiert.From the serializer circuit 922 in the component 1 910 serialized signals are sent through the serial bus lines 913-1 and 913-2 to the SERDES circuit in device 2 920 transferred, and then become the deserializer 934 the SERDES circuit in component 2 920 deserialized into parallel electrical signals. From the serializer circuit 932 in the SERDES circuit in device 2 920 serialized signals are sent through the serial bus lines 913-1 and 913-2 to the SERDES circuit in component 1 910 transferred, and then become the deserializer 924 the SERDES circuit in component 1 910 deserialized into parallel electrical signals.
Wie oben angeführt ist das erfinderische Konzept auf beliebige Formen von seriellen Kommunikationsprotokollen anwendbar, die von und/oder in Zusammenhang mit der Mobile-Industry-Processor-Interface(MIPI)-Alliance definiert oder unterhalten werden. Informationen und Spezifikationen für serielle Kommunikationsprotokolle gemäß der MIPI-Alliance sind im Internet unter http://www.mipi.org/aoverview.shtml und bei http://en.wikipedia.org/wiki/Mobile_Industry_Processor Interface zu finden, ebenso darin zitierte Verweise, die durch Bezugnahme insgesamt zum Inhalt dieser Beschreibung gemacht werden. As noted above, the inventive concept is applicable to any forms of serial communication protocols defined or maintained by and / or in connection with the Mobile Industry Processor Interface (MIPI) Alliance. Information and specifications for MIPI Alliance serial communication protocols are available on the Internet at http://www.mipi.org/aoverview.shtml and at http://en.wikipedia.org/wiki/Mobile_Industry_Processor Interface, as well as references cited therein, which are incorporated by reference in their entirety to the contents of this description.
23 stellt ein schematisches Blockdiagramm eines Systems 1000 dar, das eine Mehrzahl von seriellen Kommunikationsschnittstellen verwendet, die von der MIPI-Alliance unterhalten werden, und die die SERDES-Schaltung gemäß dem erfinderischen Konzept umfassen. Mit Bezug zu 23 umfasst das System 1000 einen Anwendungsprozessor 1010, der Kommunikation steuert und serielle Kommunikationsschnittstellen mit externen Systemen und Elementen umfasst. Insbesondere kann der Anwendungsprozessor 1010 mit einem Lautsprecher 1090 über eine Schnittstelle 1091, einem Mikrophon 1080 über eine Schnittstelle 1081 und einem Speicherelement 1070, wie einem externen Speicher, über eine Schnittstelle 1071 gekoppelt sein. Der Anwendungsprozessor 1010 ist ebenso mit einer Anzeigeeinrichtung 1050 über eine serielle Anzeigeschnittstelle (DSI) 1053 und einen Bildsensor, wie einer Digitalkamera, über eine serielle Kameraschnittstelle (CSI) 1043 gekoppelt. Der Anwendungsprozessor 1010 ist ebenso mit einem RF-Bauelement, wie einem RF-Chip 1060, über eine serielle MIPI-DigRF-Schnittstelle 1061 gekoppelt. 23 Fig. 12 is a schematic block diagram of a system 1000 which uses a plurality of serial communication interfaces maintained by the MIPI Alliance and which comprises the SERDES circuit according to the inventive concept. In reference to 23 includes the system 1000 an application processor 1010 that controls communication and includes serial communication interfaces with external systems and elements. In particular, the application processor 1010 with a speaker 1090 via an interface 1091 a microphone 1080 via an interface 1081 and a memory element 1070 , such as an external memory, through an interface 1071 be coupled. The application processor 1010 is also with a display device 1050 via a serial display interface (DSI) 1053 and an image sensor, such as a digital camera, via a serial camera interface (CSI) 1043 coupled. The application processor 1010 is also with an RF device, such as an RF chip 1060 , via a serial MIPI DigRF interface 1061 coupled.
Der Anwendungsprozessor 1010 umfasst ein DigRF-Masterelement 1022, und das RF-Bauelement 1060 umfasst ein DigRF-Slaveelement 1028, die unter der Steuerung des Anwendungsprozessors 1010 über physikalische Schichtelemente 1024 bzw. 1026 über den MIPI-DigRF-Bus 1061 miteinander kommunizieren.The application processor 1010 includes a DigRF master element 1022 , and the RF device 1060 includes a DigRF slave element 1028 under the control of the application processor 1010 about physical layer elements 1024 respectively. 1026 via the MIPI DigRF bus 1061 communicate with each other.
Die Anzeigeeinrichtung 1050 umfasst ein DSI-Element 1051, und der Anwendungsprozessor 1010 umfasst ein DSI-Hostelement 1030. Das DSI-Hostelement 1030 und das DSI-Element 1051 kommunizieren seriell optisch miteinander über den DSI-Bus 1053. Zu diesem Zweck umfassen das DSI-Hostelement 1030 und das DSI-Element 1051 mindestens einen Teil der optischen SERDES-Schaltung gemäß der hierin beschriebenen Ausführungsformen des erfinderischen Konzepts. Zum Beispiel kann das DSI-Element 1051 Deserialisierungsschaltungen 1057 gemäß einer beliebigen Ausführungsform des erfinderischen Konzepts umfassen, um vom DSI-Hostelement 1030, das Serialisierungsschaltungen 1055 gemäß einer beliebigen Ausführungsform des erfinderischen Konzepts umfassen kann, empfangene serialisierte optische Signale zu deserialisieren.The display device 1050 includes a DSI element 1051 , and the application processor 1010 includes a DSI host element 1030 , The DSI host element 1030 and the DSI element 1051 communicate serially visually with each other via the DSI bus 1053 , For this purpose, include the DSI host element 1030 and the DSI element 1051 at least part of the optical SERDES circuit according to the embodiments of the inventive concept described herein. For example, the DSI element 1051 Deserialisierungsschaltungen 1057 according to any embodiment of the inventive concept, to be from the DSI host element 1030 , the serialization circuits 1055 According to an arbitrary embodiment of the inventive concept, it is possible to deserialize received serialized optical signals.
Die Bildsensoreinrichtung 1040 umfasst ein CSI-Bauelement 1041, und der Anwendungsprozessor 1010 umfasst ein CSI-Hostelement 1020. Das CSI-Hostelement 1020 und das CSI-Element 1041 kommunizieren seriell optisch miteinander über den CSI-Bus 1043. Zu diesem Zweck umfassen das CSI-Hostelement 1020 und das CSI-Element 1041 mindestens einen Teil der optischen SERDES-Schaltung gemäß der hierin beschriebenen Ausführungsformen des erfinderischen Konzepts. Zum Beispiel kann das CSI-Hostelement 1020 Deserialisierungsschaltungen 1045 gemäß einer beliebigen Ausführungsform des erfinderischen Konzepts umfassen, um vom CSI-Bauelement 1041, das Serialisierungsschaltungen 1047 gemäß einer beliebigen Ausführungsform des erfinderischen Konzepts umfassen kann, empfangene serialisierte optische Signale zu deserialisieren.The image sensor device 1040 includes a CSI device 1041 , and the application processor 1010 includes a CSI host element 1020 , The CSI host element 1020 and the CSI element 1041 communicate serially optically with each other via the CSI bus 1043 , For this purpose, include the CSI host element 1020 and the CSI element 1041 at least part of the optical SERDES circuit according to the embodiments of the inventive concept described herein. For example, the CSI host element 1020 Deserialisierungsschaltungen 1045 according to any embodiment of the inventive concept to include the CSI device 1041 , the serialization circuits 1047 According to an arbitrary embodiment of the inventive concept, it is possible to deserialize received serialized optical signals.
Es ist anzumerken, dass, sofern nichts Anderes angegeben oder aus dem Zusammenhang ersichtlich ist, der hier verwendete Ausdruck ”SERDES” kollektiv auf alle optischen Bauelemente des erfinderischen Konzepts anwendbar ist, ob sie nun eine Serialisierung, Deserialisierung oder sowohl Serialisierung wie Deserialisierung durchführen.It should be noted that unless otherwise stated or obvious from the context, the term "SERDES" as used herein is collectively applicable to all optical components of the inventive concept, whether serializing, deserializing or both serializing and deserializing.
ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION
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Zitierte Nicht-PatentliteraturCited non-patent literature
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http://en.wikipedia.org/wiki/Serial_Peripheral_Interface_Bus [0114] http://en.wikipedia.org/wiki/Serial_Peripheral_Interface_Bus [0114]
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http://en.wikipedia.org/wiki/Serial_ATA [0116] http://en.wikipedia.org/wiki/Serial_ATA [0116]
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http://en.wikipedia.org/wiki/I%C2%B2C [0121] http://en.wikipedia.org/wiki/I%C2%B2C [0121]
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http://en.wikipedia.org/wiki/USB [0124] http://en.wikipedia.org/wiki/USB [0124]
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http://www.mipi.org/aoverview.shtml [0131] http://www.mipi.org/aoverview.shtml [0131]
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http://en.wikipedia.org/wiki/Mobile_Industry_Processor [0131] http://en.wikipedia.org/wiki/Mobile_Industry_Processor [0131]
