DE102010038740B4 - A method of controlling critical dimensions of vias in a metallization system of a semiconductor device during the etching of a Si antireflection layer - Google Patents
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Abstract
Verfahren mit:
Bilden einer siliziumenthaltenden ARC-Schicht (206) über einem dielektrischen Material (241) eines Halbleiterbauelements (200);
Bilden einer Lackmaske (207) mit einer Lackmaskenöffnung (207A) über der siliziumenthaltenden ARC-Schicht (206);
Erhalten von Messdaten, die eine laterale Größe der Lackmaskenöffnung (207A) angeben und Bestimmen eines Sollwerts einer Durchflussrate zumindest eines sauerstoffenthaltenden Vorstufengases auf Grundlage der Messdaten und einer kritischen Sollabmessung einer Kontaktöffnung (241V);
Ausführen eines ersten Ätzprozesses (260A) unter Anwendung des sauerstoffenthaltenden Vorstufengases und eines kohlenstoff- und fluorenthaltenden Vorstufengases derart, dass ein erster Bereich einer Öffnung (206A) in der siliziumenthaltenden ARC-Schicht (206) gebildet wird;
Ausführen eines zweiten Ätzprozesses (260B) unter Anwendung eines polymerisierenden Vorstufengases derart, dass die Öffnung (206A) in der siliziumenthaltenden ARC-Schicht (206) durch den ersten Bereich hindurch gebildet wird;
wobei der erste Ätzprozess (260A) und der zweite Ätzprozess (260B) in Anwesenheit der Lackmaske (207) ausgeführt werden;
Steuern einer Durchflussrate zumindest des sauerstoffenthaltenden Vorstufengases des ersten Ätzprozesses (206A) auf Grundlage des bestimmten Sollwerts, so dass eine laterale Abmessung der Öffnung (206A) eingestellt wird;
Bilden einer Maskenöffnung (204A) in einer Hartmaskenschicht (204) auf der Grundlage (206A) der Öffnung; und
Ätzen des dielektrischen Materials (241) unter Anwendung der Hartmaskenschicht (204) derart, dass die Kontaktöffnung (241V) in dem dielektrischen Material erzeugt wird.
Method with:
Forming a silicon-containing ARC layer (206) over a dielectric material (241) of a semiconductor device (200);
Forming a resist mask (207) having a resist mask opening (207A) over the silicon-containing ARC layer (206);
Obtaining measurement data indicating a lateral size of the resist mask opening (207A) and determining a target value of a flow rate of at least one oxygen-containing precursor gas based on the measurement data and a target critical dimension of a contact opening (241V);
Performing a first etch process (260A) using the oxygen-containing precursor gas and a carbon and fluorine-containing precursor gas such that a first portion of an opening (206A) is formed in the silicon-containing ARC layer (206);
Performing a second etch process (260B) using a precursor polymerizing gas such that the opening (206A) in the silicon-containing ARC layer (206) is formed through the first region;
wherein the first etching process (260A) and the second etching process (260B) are performed in the presence of the resist mask (207);
Controlling a flow rate of at least the oxygen-containing precursor gas of the first etching process (206A) based on the determined setpoint such that a lateral dimension of the opening (206A) is adjusted;
Forming a mask opening (204A) in a hardmask layer (204) based on (206A) the opening; and
Etching the dielectric material (241) using the hardmask layer (204) such that the contact opening (241V) is created in the dielectric material.
Description
Gebiet der vorliegenden ErfindungField of the present invention
Im Allgemeinen betrifft die vorliegende Erfindung Strukturen, etwa moderne integrierte Schaltungen, und betrifft insbesondere leitende Strukturen, etwa Metallisierungsschichten auf Kupferbasis, die Metallleitungen und Kontaktdurchführungen enthalten.In general, the present invention relates to structures, such as advanced integrated circuits, and more particularly relates to conductive structures, such as copper-based metallization layers, which include metal lines and vias.
Beschreibung des Stands der TechnikDescription of the Related Art
In der
In der
Bei der Herstellung moderner Mikrostrukturen, etwa von integrierten Schaltungen, gibt es ein ständiges Bestreben, die Strukturgrößen der Mikrostrukturelemente zu verringern, so dass die Funktionsvielfalt dieser Strukturen verbessert wird. Beispielsweise haben in modernen integrierten Schaltungen die minimalen Strukturgrößen, etwa die Kanallänge von Feldeffekttransistoren, den Bereich deutlich unter 1 µm erreicht, wodurch das Leistungsvermögen dieser Schaltungen im Hinblick auf die Geschwindigkeit und/oder Leistungsaufnahme und/oder Vielfalt an Funktionen verbessert wird. Wenn die Größe der einzelnen Schaltungselemente mit jeder neuen Schaltungsgeneration verringert wird, wodurch beispielsweise die Schaltgeschwindigkeit der Transistoren verbessert wird, wird auch die verfügbare Fläche für Verbindungsleitungen geringer, die die einzelnen Schaltungselemente elektrisch miteinander verbinden. Folglich müssen auch die Abmessungen dieser Verbindungsleitungen verbessert werden, um dem geringeren Anteil an verfügbarer Fläche und der erhöhten Anzahl an Schaltungselementen, die pro Einheitschipfläche vorgesehen werden, Rechnung zu tragen, da typischerweise die Anzahl der erforderlichen Verbindungen stärker ansteigt als die Anzahl der Schaltungselemente. Daher wird für gewöhnlich eine Vielzahl an gestapelten „Verdrahtungsschichten“ vorgesehen, die auch als Metallisierungsschichten bezeichnet werden, wobei einzelne Metallleitungen einer einzelnen Metallisierungsschicht mit den einzelnen Metallleitungen einer darüber liegenden oder darunter liegenden Metallisierungsschicht durch sogenannte Kontaktdurchführungen verbunden sind. Trotz des Vorsehens einer Vielzahl an Metallisierungsschichten sind geringere Abmessungen der Verbindungsleitungen erforderlich, um der enormen Komplexität von beispielsweise modernen CPU's, Speicherchips, ASIC's (anwendungsspezifischen IC's) und dergleichen Rechnung zu tragen.In the fabrication of advanced microstructures, such as integrated circuits, there is a constant drive to reduce the feature sizes of the microstructure elements, thereby enhancing the functionality of these structures. For example, in modern integrated circuits, the minimum feature sizes, such as the channel length of field effect transistors, have reached the range well below 1 μm, thereby improving the performance of these circuits in terms of speed and / or power consumption and / or variety of functions. As the size of the individual circuit elements is reduced with each new generation of circuit, for example, thereby improving the switching speed of the transistors, the available area for interconnections electrically connecting the individual circuit elements to each other also becomes smaller. Consequently, the dimensions of these interconnections also need to be improved to account for the smaller amount of available area and the increased number of circuit elements provided per unit die area, since typically the number of connections required increases more than the number of circuit elements. Therefore, a plurality of stacked "wiring layers" are commonly provided, also referred to as metallization layers, with individual metal lines of a single metallization layer connected to the individual metal lines of an overlying or underlying metallization layer by so-called vias. Despite the provision of a plurality of metallization layers, smaller interconnect dimensions are required to accommodate the enormous complexity of, for example, modern CPUs, memory chips, ASICs, and the like.
Moderne integrierte Schaltungen mit Transistoren mit kritischen Abmessungen von 0,5 µm und darunter werden typischerweise daher mit deutlich erhöhten Stromdichten von bis zu mehreren Kiloampere pro cm2 in den einzelnen Verbindungsstrukturen trotz des Vorsehens einer relativ großen Anzahl an Metallisierungsschichten betrieben auf Grund der großen Anzahl an Schaltungselementen pro Einheitsfläche. Daher werden gute etablierte Materialien, etwa Aluminium, zunehmend durch Kupfer und Kupferlegierungen ersetzt, d. h. Materialien mit einem deutlich geringeren elektrischen Widerstand und einen verbesserten Widerstandsverhalten für Elektromigration, selbst bei deutlich höheren Stromdichten im Vergleich zu Aluminium. Das Einführen der Kupferverarbeitung in den Herstellungsvorgang von Mikrostrukturen in integrierte Schaltungen ist mit einer Vielzahl an großen Problemen behaftet, die in der Eigenschaft des Kupfers begründet liegen, dass dieses gut in Siliziumdioxid und einer Vielzahl an dielektrischen Materialien mit kleinem ε diffundiert, die typischerweise in Verbindung mit Kupfer verwendet werden, um die parasitäre Kapazität in komplexen Metallisierungsschichten zu verringern.Modern integrated circuits with transistors having critical dimensions of 0.5 μm and below are therefore typically operated with significantly increased current densities of up to several kiloamps per cm 2 in the individual interconnect structures despite the provision of a relatively large number of metallization layers due to the large number of Circuit elements per unit area. Therefore, good established materials, such as aluminum, are increasingly being replaced by copper and copper alloys, ie, materials with significantly lower electrical resistance and improved resistance to electromigration, even at significantly higher current densities compared to aluminum. The introduction of copper processing into the fabrication process of microstructures into integrated circuits involves a number of major problems, due to the property of copper diffusing well into silicon dioxide and a variety of low-k dielectric materials, typically associated with the art be used with copper to reduce the parasitic capacitance in complex metallization layers.
Eine weitere Eigenschaft des Kupfers, die es wesentlich von Aluminium unterscheidet, ist die Tatsache, dass Kupfer nicht effizient in größeren Mengen durch chemische und physikalische Dampfabscheidetechniken aufgebracht werden und dass es keine flüchtigen Ätzprodukte bildet, wenn es aktuell etablierten Ätzprozessen unterzogen wird, wodurch eine Prozessstrategie erforderlich ist, die üblicherweise als Damaszener-Technik oder Einlegetechnik bezeichnet wird. In einem Damaszener-Prozess wird zunächst eine dielektrische Schicht hergestellt, die dann strukturiert wird, so dass sie Gräben und/oder Kontaktöffnungen aufweist, die nachfolgend mit Kupfer gefüllt werden, wobei vor dem Einfüllen des Kupfers eine leitende Barrierenschicht an Seitenwänden der Gräben und der Kontaktlöcher erzeugt wird. Das Abscheiden des Kupferfüllmaterials in die Gräben und die Kontaktlöcher wird für gewöhnlich durch nasschemische Abscheideprozesse bewerkstelligt, etwa durch Elektroplattieren und stromloses Plattieren, wobei das zuverlässige Füllen von Kontaktlöchern mit einem Aspektverhältnis von 5 und höher bei einem Durchmesser von 0,3 µm oder weniger in Verbindung mit Gräben mit einer Breite im Bereich von 0,1 µm bis zu mehreren Mikrometer erforderlich ist. Elektrochemische Abscheideprozesse für Kupfer sind auf dem Gebiet der Herstellung elektronischer Leiterplatten gut etabliert. Jedoch ist für die Abmessungen der Metallgebiete in Halbleiterbauelementen das hohlraumfreie Auffüllen von Kontaktlöcher mit hohem Aspektverhältnis eine äußerst komplexe und herausfordernde Aufgabe, wobei die Eigenschaften der schließlich erhaltenen kupferbasierten Verbindungsstruktur wesentlich von Prozessparametern, Materialien und der Geometrie der interessierenden Struktur abhängen. Da die grundlegende Geometrie von Verbindungsstrukturen im Wesentlichen durch Entwurfserfordernisse festgelegt ist und daher nicht wesentlich bei einer vorgegebenen Mikrostruktur geändert werden kann, ist es von großer Bedeutung, den Einfluss von Materialien, etwa von leitenden oder nicht leitenden Barrierenschichten, der Kupfermikrostruktur und deren gegenseitige Wechselwirkung auf die Eigenschaften der Verbindungsstruktur abzuschätzen und zu steuern, um sowohl eine hohe Ausbeute als auch die erforderliche Produktzuverlässigkeit sicherzustellen.Another property of copper that makes it significantly different from aluminum is the fact that copper is not efficiently deposited in larger quantities by chemical and physical vapor deposition techniques, and that it does not form volatile etchants when currently undergoing established etching processes, thereby providing a process strategy is required, which is commonly referred to as Damascus technique or insertion technique. In a damascene process, a dielectric layer is first prepared, which is then patterned to include trenches and / or vias which are subsequently filled with copper, and prior to filling the copper, a conductive barrier layer on sidewalls of the trenches and vias is produced. The depositing of the copper filler into the trenches and via holes is usually accomplished by wet chemical deposition processes, such as electroplating and electroless plating, where the reliable filling of via holes having an aspect ratio of 5 and higher is associated with a diameter of 0.3 μm or less with trenches having a width in the range of 0.1 microns to several microns is required. Electrochemical deposition processes for copper are well established in the field of electronic circuit board manufacturing. However, for the dimensions of the metal regions in semiconductor devices, the void-free filling of high aspect ratio vias is an extremely complex and challenging task, with the Properties of the finally obtained copper-based interconnect structure will depend substantially on process parameters, materials, and the geometry of the structure of interest. Since the basic geometry of interconnect structures is essentially determined by design requirements and therefore can not be changed significantly with a given microstructure, it is of great importance to consider the influence of materials such as conductive or nonconductive barrier layers, the copper microstructure, and their mutual interaction to estimate and control the properties of the interconnect structure to ensure both high yield and required product reliability.
Zusätzlich zum Erreichen einer hohen Produktionsausbeute und einer hohen Zuverlässigkeit des Metallisierungssystems ist es auch wichtig, diese Ziele auf der Grundlage eines insgesamt hohen Durchsatzes des betrachteten Fertigungsprozesses zu erreichen. Beispielsweise wird der sogenannte duale Damaszener-Prozess häufig eingesetzt, in welchem eine Kontaktlochöffnung und ein entsprechender Draht in einer gemeinsamen Abscheidesequenz gefüllt werden, wodurch eine sehr hohe Prozesseffizienz erreicht wird.In addition to achieving high production yield and high metallization system reliability, it is also important to achieve these goals based on a high overall throughput of the manufacturing process under consideration. For example, the so-called dual damascene process is frequently used in which a via hole and a corresponding wire are filled in a common deposition sequence, thereby achieving very high process efficiency.
In der Damaszener-Technik oder der Einlegetechnik erfordert typischerweise das Strukturieren der Kontaktlochöffnungen und der Gräben komplexe Lithographietechniken, da die Verringerung der kritischen Abmessungen in der Bauteilschicht, d. h. für Transistoren und andere Halbleiterschaltungselemente, auch eine entsprechende Anpassung der kritischen Abmessungen der Kontaktdurchführungen und Metallleitungen erfordert, die in dem Metallisierungssystem zu erzeugen sind. In einigen gut etablierten Prozesstechniken wird ein Strukturierungsschema eingesetzt, das häufig als Vorgehensweise mit „Kontaktloch zuerst - Graben zuletzt“ bezeichnet wird, wobei zumindest ein Teil der Kontaktlochöffnung zuerst auf der Grundlage einer speziellen Ätzmaske hergestellt wird und wobei danach eine entsprechende Grabenmaske vorgesehen wird, um einen entsprechenden Graben in den oberen Bereich des dielektrischen Materials zu erzeugen, wobei abhängig von der gesamten Prozessstrategie während des Grabenätzprozesses auch der verbleibende Teil der Kontaktlochöffnung fertiggestellt wird, während in anderen Fällen die Kontaktlochöffnung so vorgesehen wird, dass diese sich bis zu einer unten liegenden Ätzstoppschicht erstreckt, die dann nach dem Ende des Grabenätzprozesses geöffnet wird.In the damascene technique or inlay technique, structuring the via openings and trenches typically requires complex lithography techniques, since the reduction of critical dimensions in the device layer, i. H. for transistors and other semiconductor circuit elements, also requires a corresponding adjustment of the critical dimensions of the vias and metal lines to be produced in the metallization system. In some well-established process techniques, a pattern of structuring is often used as the "contact hole first - trench last" approach wherein at least a portion of the via opening is first made based on a specific etch mask and thereafter a corresponding trench mask is provided to produce a corresponding trench in the upper region of the dielectric material, wherein, depending on the overall process strategy during the trench etch process, also the remaining part of the via opening is completed, while in other cases the via opening is provided to extend to an underlying etch stop layer which is then opened after the end of the trench etching process.
Folglich muss ein komplexes Strukturierungsschema mit mindestens zwei kritischen Lithographieschritten eingesetzt werden, um geeignete Ätzmasken für die Kontaktlochöffnungen und die Gräben bereitzustellen. Mit kleiner werdenden kritischen Abmessungen der Schaltungselemente und somit auch der Metallstrukturelemente, die in dem Metallisierungssystem komplexer Halbleiterbauelemente vorzusehen sind, wird die genaue Festlegung der lateralen Größe der Gräben und Kontaktlochöffnungen zunehmend schwierig, da beispielsweise die dicke Komplexer Lackmaterialien an die komplexen Lithograhiebedingungen anzupassen ist, wodurch typischerweise die wirksame Widerstandsfähigkeit komplexer lateraler Lackmaterialien beschränkt wird. D. h., es wurden große Fortschritte in den optischen Lithographietechniken gemacht, beispielsweise durch Vergrößern der numerischen Apertur und durch das Verringern der Belichtungswellenlänge, beispielsweise auf ungefähr 193 nm in aktuell komplexen Lithographietechniken, wodurch jedoch auch die Fokustiefe während der kritischen Lithographieprozesse reduziert wurde. Als Folge dieser Entwicklungen müssen auch die Eigenschaften der Lackmaterialien angepasst werden, wodurch eine deutliche Verringerung der nutzbaren Schichtdicke erforderlich ist, so dass das Lackmaterial kein direktes Strukturieren von darunter liegenden dielektrischen Materialien mit kleinem ε zulässt auf Grund der geringeren Selektivität zwischen dem Lackmaterial und dem zu ätzenden dielektrischen Material. Daher werden typischerweise komplexe Materialsysteme mit Hartmaskenmaterialien und dergleichen in Verbindung mit verbesserten Prozesssteuerungsschemata eingesetzt, um kritische Strukturelemente in dem Metallisierungssystem des Halbleiterbauelements gemäß den Entwurfserfordernissen zu erzeugen.Thus, a complex patterning scheme involving at least two critical lithography steps must be employed to provide suitable etch masks for the via openings and trenches. With shrinking critical dimensions of the circuit elements, and thus also of the metal features to be provided in the metallization system of complex semiconductor devices, the precise definition of the lateral size of the trenches and via openings becomes increasingly difficult as, for example, the thick complex resist materials must be adapted to the complex lithography conditions Typically, the effective resistance of complex lateral paint materials is limited. That is, great advances have been made in optical lithography techniques, for example, by increasing the numerical aperture and reducing the exposure wavelength, for example to approximately 193 nm in currently complex lithographic techniques, but also reducing the depth of focus during critical lithography processes. As a result of these developments, the properties of the paint materials must also be adjusted, thereby requiring a significant reduction in the usable film thickness, so that the paint material does not allow direct structuring of underlying low-k dielectric materials due to the lower selectivity between the paint material and the film corrosive dielectric material. Therefore, complex material systems with hardmask materials and the like are typically used in conjunction with improved process control schemes to create critical features in the metallization system of the semiconductor device according to design requirements.
Mit Bezug zu den
In dieser Hinsicht ist ein dielektrisches Material mit kleinem ε als ein dielektrisches Material mit einer Dielektrizitätskonstante von 3,0 oder weniger zu verstehen, während typischerweise ein ULK-Material hierin als ein dielektrisches Material zu verstehen ist, das eine Dielektrizitätskonstante von 2,7 oder weniger aufweist. Ferner ist typischerweise ein geeignetes Ätzstoppmaterial
Das in
Es sollte beachtet werden, dass das Lithographiemodul
Folglich werden geeignete Steuerungsschemata angewendet, beispielsweise unter Anwendung statistischer Prozesssteuerungstechniken und dergleichen in Verbindung mit APC-Strategien, um die endgültigen Öffnungen in dem dielektrischen Material mit kleinem ε mit tatsächlichen lateralen Abmessungen bereitzustellen, die um die Sollwerte herum verteilt sind, wobei die Streubreitenverteilung die Qualität des gesamten Prozessablaufs und somit auch der Steuerungsmechanismus angibt. Es sollte beachtet werden, dass eine ausgeprägte Streuung der lateralen Abmessungen der jeweiligen Öffnungen wesentlich das elektrische Leistungsverhalten des resultierenden Metallisierungssystems beeinflusst, da beispielsweise der Leitungswiderstand, die parasitäre Kapazität und dergleichen stark mit lateralen Abmessungen der resultierenden Metallstrukturelemente korreliert sind.Consequently, appropriate control schemes are employed, for example, using statistical process control techniques and the like in conjunction with APC strategies to provide the final openings in the small-ε dielectric material having actual lateral dimensions that are around the setpoint values are distributed, the scattering distribution indicates the quality of the entire process flow and thus also the control mechanism. It should be noted that pronounced scattering of the lateral dimensions of the respective apertures significantly affects the electrical performance of the resulting metallization system, for example, because of line resistance, parasitic capacitance and the like are highly correlated with lateral dimensions of the resulting metal features.
Wie zuvor erläutert ist, können vor dem eigentlichen Strukturieren der Hartmaske
Folglich ist eine Vielzahl komplexer Prozesse typischerweise mit dem Bereitstellen der Kontaktöffnung
Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Prozesstechniken, in denen Kontaktlöcher auf der Grundlage eines komplexen Materialsystems hergestellt werden, das eine siliziumenthaltende ARC-Schicht aufweist, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.In view of the situation described above, the present invention relates to process techniques in which via holes are fabricated based on a complex material system having a silicon-containing ARC layer, thereby avoiding or at least reducing in effect one or more of the problems identified above.
Überblick über die ErfindungOverview of the invention
Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen dielektrische Materialien mit kleinem ε von Metallisierungssystemen so strukturiert werden, dass diese ein Kontaktloch auf der Grundlage komplexer Opfermaterialien erhalten, etwa mittels siliziumenthaltender ARC-Schichten, wobei zusätzlich ein weiterer „zwischengelagerter“ Steuermechanismus geschaffen wird, wodurch eine bessere Steuerung der endgültigen kritischen Abmessungen der Kontaktlöcher erreicht wird. Dazu wird der Strukturierungsprozess zum Übertragen eines Lackmusters in die siliziumenthaltende ARC-Schicht eingesetzt, um die kritische Abmessung des Kontaktlochs zu steuern. Auf diese Weise wird ein zusätzlicher Punkt im Gesamtprozessablauf eingerichtet, an welchem eine effiziente Anpassung der lateralen Größe der Kontaktlöcher bewerkstelligt werden kann. Damit kann eine Streuung von kritischen Abmessungen des Lackmusters reduziert werden, wodurch ebenfalls eine Auswahl eines breiten Bereichs zulässiger kritischer Abmessungen nach der Lithographie möglich ist, was wiederum sich in einem geringeren Grad an Nachbearbeitung nach dem Lithographieprozess ausdrückt. Gemäß einigen anschaulichen hierin offenbarten Aspekten wird die siliziumenthaltende ARC-Schicht auf der Grundlage eines zweistufigen Ätzprozesses geätzt, wobei in jedem der Prozessschritte eine effiziente Neueinstellung der Maskenöffnungen des Lackmaterials erreichbar ist, beispielsweise durch Steuern der Durchflussrate mindestens eines Vorstufengases in einem entsprechenden Prozessschritt.In general, the present invention provides fabrication techniques in which small ε dielectric materials of metallization systems are patterned to provide a contact hole based on sacrificial complex materials such as silicon-containing ARC layers, with the additional provision of a further "interposed" control mechanism , whereby a better control of the final critical dimensions of the contact holes is achieved. To this end, the patterning process is used to transfer a resist pattern into the silicon-containing ARC layer to control the critical dimension of the contact hole. In this way, an additional point in the overall process flow is established at which an efficient adjustment of the lateral size of the contact holes can be accomplished. Thus, a variance in critical dimensions of the resist pattern can be reduced, thereby also permitting selection of a wide range of allowable critical dimensions after lithography, which in turn translates to a lesser degree of post processing after the lithography process. According to some illustrative aspects disclosed herein, the silicon-containing ARC layer is etched based on a two-stage etch process, wherein in each of the process steps, efficient re-adjustment of the mask openings of the resist material can be achieved, for example by controlling the flow rate of at least one precursor gas in a corresponding process step.
Ein erfindungsgemäßes Verfahren umfasst die Merkmale des Anspruchs 1.A method according to the invention comprises the features of
Ausführungsformen umfassen die im Anspruch 2 definierten Merkmale.Embodiments comprise the features defined in
Figurenlistelist of figures
Weitere Ausführungsformen der hierin offenbarten Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
-
1a schematisch eine Querschnittsansicht eines Halbleiterbauelements zeigt, das ein komplexe Metallisierungssystem aufweist; -
1b und1c schematisch eine Fertigungsumgebung zeigen, die Prozessanlagen zum Strukturieren eines dielektrischen Materials mit kleinem ε eines Metallisierungssystems auf der Grundlage fortschrittlicher Prozesssteuerungsstrategien gemäß konventioneller Techniken enthalten; -
1d bis1f schematisch Querschnittsansichten des Halbleiterbauelements zeigen, wenn ein Kontaktloch auf der Grundlage eines komplexen Opfermaterialsystems gemäß konventioneller Prozessstrategien hergestellt wird; -
2a schematisch eine Querschnittsansicht eines Halbleiterbauelements beim Strukturieren einer siliziumenthaltenden ARC-Schicht in einem ersten Ätzprozess auf der Grundlage einer Lackschicht gemäß anschaulicher Ausführungsformen; -
2b schematisch eine Querschnittsansicht eines Halbleiterbauelements während eines zweiten Ätzprozesses zeigt, um die siliziumenthaltende ARC-Schicht zu strukturieren, während eine laterale Größe der entsprechenden Maskenöffnungen gemäß noch weiterer anschaulicher Ausführungsformen gesteuert wird; -
2c schematisch eine Querschnittsansicht des Halbleiterbauelements in einer weiter fortgeschrittenen Fertigungsphase zeigt, in der ein Hauptätzschritt auf der Grundlage von Hartmaskenöffnungen ausgeführt wird, deren laterale Größe während des zuvor beschriebenen zweistufigen Ätzprozesses gemäß noch weiterer anschaulicher Ausführungsformen eingestellt wird; und -
2d schematisch eine Fertigungsumgebung zeigt, um ein Kontaktloch auf der Grundlage eines zweistufigen Ätzprozesses zu strukturieren, wobei Maskenöffnungen in einer siliziumenthaltenden ARC-Schicht auf der Grundlage von APC-Strategien gemäß noch weiterer anschaulicher Ausführungsformen eingestellt werden.
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1a schematically shows a cross-sectional view of a semiconductor device having a complex metallization system; -
1b and1c schematically illustrate a manufacturing environment including process equipment for patterning a low-k dielectric material of a metallization system based on advanced process control strategies in accordance with conventional techniques; -
1d to1f schematically show cross-sectional views of the semiconductor device when a contact hole is made on the basis of a complex sacrificial material system according to conventional process strategies; -
2a 3 is a schematic cross-sectional view of a semiconductor device in patterning a silicon-containing ARC layer in a first etch process based on a resist layer according to illustrative embodiments; -
2 B schematically shows a cross-sectional view of a semiconductor device during a second etching process to pattern the silicon-containing ARC layer while controlling a lateral size of the respective mask openings according to still further illustrative embodiments; -
2c schematically shows a cross-sectional view of the semiconductor device in a further advanced manufacturing stage in which a main etch step is performed based on hardmask apertures whose lateral size is adjusted during the two-stage etch process previously described, according to still further illustrative embodiments; and -
2d schematically illustrates a manufacturing environment to pattern a via on the basis of a two-stage etch process, wherein mask openings in a silicon-containing ARC layer are adjusted based on APC strategies according to yet further illustrative embodiments.
Detaillierte BeschreibungDetailed description
Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen eine verbesserte Prozesssteuerung erreicht wird, wenn komplexe Kontaktlöcher in einem dielektrischen Material mit kleinem ε eines Metallisierungssystems erzeugt werden, indem ein Ätzprozess gesteuert wird, um eine siliziumenthaltende ARC-Schicht zu strukturieren, so dass damit die kritische Abmessung des Kontaktlochs eingestellt wird. Dazu werden die Ätzprozesse auf der Grundlage unterschiedlicher reaktiver Prozessatmosphären eingerichtet, wobei zumindest in einem der Prozessschritte die Durchflussrate einer Gaskomponente so gesteuert wird, dass eine gewünschte kritische Abmessung in der ARC-Schicht erreicht wird. In anschaulichen Ausführungsformen beruht die Steuerungsstrategie zumindest auf den Messdaten, die aus dem zuvor durchgeführten Lithographieprozess erhalten werden, um damit einen geeigneten Sollwert für eine oder mehrere Durchflussraten für den zweistufigen Ätzprozess zum Strukturieren der siliziumenthaltenden ARC-Schicht zu bestimmen. D. h., abhängig von den kritischen Abmessungen, die aus dem Lithographieprozess erhalten werden, wird eine Zunahme oder Abnahme der kritischen Abmessungen bewirkt, indem in geeigneter Weise Durchflussraten in einem oder beiden Ätzprozessen zum Strukturieren der siliziumenthaltenden ARC-Schicht festgelegt werden. Da diese Schicht als eine effiziente Maske für das Strukturieren des darunter liegenden Hartmaskenmaterials verwendet wird, wird somit ein sehr effizienter Steuerungsmechanismus zusätzlich zu konventionellen Strategien eingerichtet, wodurch die Streuung der endgültigen kritischen Abmessungen der Kontaktlöcher geringer wird und wodurch auch ein höherer Grad an Variabilität der kritischen Abmessungen der Lackmasken zulässig ist, wodurch der Grad an Nachbearbeitung deutlich verringert wird. Auf Grund des zusätzlichen Steuerungsmechanismus zum Einstellen der kritischen Abmessung der Kontaktlöcher wird eine bessere Prozessrobustheit erreicht, so dass die Möglichkeit geschaffen wird, Wartungsarbeiten zu verringern, etwa das Ersetzen von Gerätekomponenten in kritischen Prozessanlagen und dergleichen.In general, the present invention provides fabrication techniques in which improved process control is achieved when creating complex vias in a low-k dielectric material of a metallization system by controlling an etch process to pattern a silicon-containing ARC layer the critical dimension of the contact hole is adjusted. For this purpose, the etching processes are set up on the basis of different reactive process atmospheres, the flow rate of a gas component being controlled in at least one of the process steps in such a way that a desired critical dimension in the ARC layer is achieved. In illustrative embodiments, the control strategy is based at least on the measurement data obtained from the previously performed lithography process to determine an appropriate setpoint for one or more flow rates for the two-stage etch process to pattern the silicon-containing ARC layer. That is, depending on the critical dimensions obtained from the lithography process, an increase or decrease in the critical dimensions is effected by appropriately determining flow rates in one or both of the etching processes for patterning the silicon-containing ARC layer. Thus, because this layer is used as an efficient mask for patterning the underlying hardmask material, a very efficient control mechanism is established in addition to conventional strategies, thereby reducing the dispersion of the final critical dimensions of the via holes and thus also providing a higher degree of variability of the critical Dimensions of the resist masks is allowed, whereby the degree of post-processing is significantly reduced. Due to the additional control mechanism for adjusting the critical dimension of the via holes, better process robustness is achieved, thus providing the opportunity to reduce maintenance, such as replacement of equipment components in critical process equipment, and the like.
Mit Bezug zu den
Das Halbleiterbauelement
Folglich kann zumindest während einem der Prozesse
Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen die kritischen Abmessungen von Kontaktdurchführungen, die in einem dielektrischen Material mit kleinem ε von komplexen Halbleiterbauelementen zu bilden sind, auf der Grundlage eines zusätzlichen Steuerungsmechanismus eingestellt werden, indem die laterale Breite von Öffnungen erneut eingestellt wird, die in einer siliziumenthaltenden ARC-Schicht gebildet sind, indem die Durchflussrate in zumindest einem Schritt in einem zweistufigen Ätzprozess gesteuert wird. Auf diese Weise kann eine größere Variabilität kritischer Abmessungen von Lackmasken akzeptiert werden und diese können als Eingangsparameter zum Steuern der Durchflussraten verwendet werden, während gleichzeitig die Streuung der tatsächlichen kritischen Abmessungen der Kontaktlöcher verringert wird. Auf diese Weise kann ein breiteres Prozessfenster für den Lithographieprozess verwendet werden, wodurch der Wartungsaufwand und insbesondere das Nachbearbeiten von Substraten verringert wird.Thus, the present invention provides fabrication techniques in which the critical dimensions of vias to be formed in a low-k dielectric material of complex semiconductor devices are adjusted based on an additional control mechanism by re-sizing the lateral width of vias is set in a silicon-containing ARC layer by controlling the flow rate in at least one step in a two-stage etching process. In this way, greater variability in critical dimensions of resist masks may be accepted, and these may be used as input parameters for controlling flow rates while reducing the dispersion of the actual critical dimensions of the contact holes. In this way, a wider process window can be used for the lithography process, thereby reducing the maintenance and in particular the reworking of substrates.
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R020 | Patent grant now final | ||
R081 | Change of applicant/patentee |
Owner name: TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LT, TW Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY |
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R082 | Change of representative |
Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE |