DE102010002470A1

DE102010002470A1 - Method for detecting error in flash analog to digital converter utilized for converting analog signals into digital numerical values, involves outputting digital useful signal by converter, and comparing useful signal with comparison signal

Info

Publication number: DE102010002470A1
Application number: DE102010002470A
Authority: DE
Inventors: Natalja Kehl; Jo Pletinckx
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2010-03-01
Filing date: 2010-03-01
Publication date: 2011-09-01
Also published as: CN102195649B; CN102195649A

Abstract

The method involves outputting a digital useful signal by an analog to digital (A/D) converter (10), and comparing the digital useful signal with a comparison signal, where the comparison signal is produced by prediction of a prediction filter. The prediction of the prediction filter is provided as an output during testing, and the comparison signal is preset by a test signal memory. The digital useful signal is produced by converting an analog useful signal and/or a test signal, and the analog useful signal and the test signal are switched between each other. An independent claim is also included for a circuit configuration comprising a prediction filter for producing a comparison value.

Description

Die Erfindung betrifft ein Verfahren zur Fehlererkennung in einem AD-Wandler und eine Schaltungsanordnung zur Durchführung des Verfahrens.The invention relates to a method for error detection in an AD converter and to a circuit arrangement for carrying out the method.

Stand der TechnikState of the art

Analog-Digital-Wandler (AD-Wandler) werden immer dann eingesetzt, wenn analoge Signale in digitale Zahlenwerte umgewandelt werden sollen. Diese Werte können anschließend gespeichert und weiter verarbeitet werden. Das digitale Ausgangssignal d der Breite N ist unter Beachtung der Abtast- und Quantisierungseffekte proportional zur analogen Eingangsspannung U_in:

U_LSB ist dabei die Auflösung des AD-Wandlers.Analog-to-digital (AD) converters are used whenever analog signals are to be converted to digital numbers. These values can then be saved and processed further. Taking into account the sampling and quantization effects, the digital output signal d of width N is proportional to the analog input voltage U _in :

U _LSB is the resolution of the AD converter.

Es werden verschiedene Methoden vorgeschlagen, um AD-Wandler abzusichern. In der Druckschrift von Wey, Chin-Long, Shoba Krishnan und Sondes Sahli: „Test Generation and Concurrent Error Detection in Current-Mode A/D Converters” IEEE, 1995 wird eine alternierende Logik vorgeschlagen. Bei dieser wird zunächst der zu messende Strom IT1 = Iin digitalisiert, das Ergebnis wird in einem Register gespeichert und im nächsten Schritt wird der Strom IT2 = Iref – Iin gewandelt. Die beiden so gewonnenen digitalen Werte werden miteinander anschließend verglichen. Im fehlerfreien Fall ist der zweite Wert das Kompliment des ersten Werts.Various methods are suggested to secure ADCs. In the publication of Wey, Chin-Long, Shoba Krishnan and Sondes Sahli: "Test Generation and Concurrent Error Detection in Current Mode A / D Converters" IEEE, 1995 an alternate logic is proposed. In this case, the current to be measured IT1 = Iin is first digitized, the result is stored in a register and in the next step the current IT2 = Iref - Iin is converted. The two digital values thus obtained are then compared with one another. In the error-free case, the second value is the compliment of the first value.

Diese Methode basiert auf Zeitredundanz, d. h. die Taktdauer des AD-Wandlers muss größer oder gleich der doppelten Wandlungszeit sein, damit zwei Wandlungen während einer Taktperiode durchgeführt werden können. Diese Voraussetzung kann jedoch nicht bei jeder Anwendung erfüllt werden.This method is based on time redundancy, d. H. the clock cycle of the AD converter must be greater than or equal to twice the conversion time so that two conversions can be performed during one clock period. However, this requirement can not be met in every application.

In der Druckschrift von Matsubara, Takshi und Yoshiaki Koga: „A Proposal for Error-Tolerating Codes” IEEE, 1993 wird die Anwendung von fehlertoleranten Codes für AD-Wandler vorgeschlagen. Hierbei werden Fensterkomparatoren verwendet, die eine logische Eins liefern, wenn die analoge Eingangsspannung in einem bestimmten Bereich liegt. Für jedes Bit wird ein Komparator verwendet, wobei die einzelnen Komparatoren unterschiedliche Spannungsbereiche haben. Auf diese Weise können die Ausgänge der Fensterkomparatoren einen fehlertoleranten Code realisieren.In the publication of Matsubara, Takshi and Yoshiaki Koga: "A Proposal for Error-Tolerating Codes" IEEE, 1993 the application of fault-tolerant codes for AD-converters is proposed. It uses window comparators that provide a logic one when the analog input voltage is within a certain range. For each bit, a comparator is used, with the individual comparators having different voltage ranges. In this way, the outputs of the window comparators can realize a fault-tolerant code.

Offenbarung der ErfindungDisclosure of the invention

Vor diesem Hintergrund werden ein Verfahren zur Erkennung von Fehlern in einem AD-Wandler nach Anspruch 1 und eine Schaltungsanordnung zur Durchführung des Verfahrens gemäß Anspruch 8 vorgestellt. Ausführungen ergeben sich aus den abhängigen Ansprüchen und der Beschreibung.Against this background, a method for detecting errors in an AD converter according to claim 1 and a circuit arrangement for carrying out the method according to claim 8 are presented. Embodiments result from the dependent claims and the description.

Mit dem beschriebenen Verfahren und der vorgestellten Schaltungsanordnung werden permanente Fehler in einem AD-Wandler erkannt.With the described method and the presented circuit arrangement, permanent faults are detected in an AD converter.

In Abhängigkeit der Ursache des Fehlers können im Ausgangswort d ein oder mehrere Bits falsch sein. Mit der beschriebenen Schaltungsanordnung ist es möglich, die meisten Einbit und Mehrbitfehler zu erkennen. Die Fehlerabdeckung hängt von dem Schwellwert ab. Das Verfahren lässt sich mit besonders geringem Aufwand realisieren. Im fehlerfreien Fall wird der Nutzdatenfluss auch während des Testens nicht unterbrochen.Depending on the cause of the error, one or more bits in the output word d may be incorrect. With the described circuit arrangement, it is possible to detect most single-bit and multi-bit errors. The error coverage depends on the threshold. The method can be realized with very little effort. In the error-free case, the user data flow is not interrupted during testing.

Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus den beigefügten Zeichnungen und der Beschreibung. Further advantages and embodiments of the invention will become apparent from the accompanying drawings and the description.

Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.It is understood that the features mentioned above and those yet to be explained below can be used not only in the particular combination indicated, but also in other combinations or in isolation, without departing from the scope of the present invention.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

1 zeigt einen prinzipiellen Aufbau des Flash-AD-Wandlers. 1 shows a basic structure of the flash AD converter.

2 zeigt eine Ausführungsform der vorgestellten Schaltungsanordnung zur Fehlererkennung im AD-Wandler. 2 shows an embodiment of the presented circuit arrangement for error detection in the AD converter.

3 zeigt eine weitere Ausführungsform der Schaltungsanordnung zur Fehlererkennung. 3 shows a further embodiment of the circuit arrangement for error detection.

4 zeigt noch eine weitere Ausführungsform der Schaltungsanordnung zur Fehlererkennung. 4 shows yet another embodiment of the circuit arrangement for error detection.

Ausführungsformen der ErfindungEmbodiments of the invention

Die Erfindung ist anhand von Ausführungsformen in den Zeichnungen schematisch dargestellt und wird nachfolgend unter Bezugnahme auf die Zeichnungen ausführlich beschrieben.The invention is schematically illustrated by means of embodiments in the drawings and will be described in detail below with reference to the drawings.

In 1 ist ein AD-Wandler, insgesamt mit der Bezugsziffer 10 bezeichnet, dargestellt. Dieser AD-Wandler mit N = 3 ist nach dem Parallelwandlungsprinzip aufgebaut und umfasst sieben Komparatoren 12 und einen Spannungsteiler 14 mit sechs Widerständen R 16 und zwei Widerständen R/2 18. Es sind weiterhin sieben Register 20 und ein Decoder 22 vorgesehen. Am Eingang 24 liegt die Spannung U_ref an. Der Decoder 22 hat drei Ausgänge (N = 3), nämlich d0 26, d1, 28, d2 30.In 1 is an AD converter, in total with the reference numeral 10 designated, shown. This AD converter with N = 3 is constructed according to the parallel conversion principle and comprises seven comparators 12 and a voltage divider 14 with six resistors R 16 and two resistors R / 2 18 , There are still seven registers 20 and a decoder 22 intended. At the entrance 24 the voltage U _{ref is applied} . The decoder 22 has three outputs (N = 3), namely d0 26 , d1, 28 , d2 30 ,

Die sieben Komparatoren 12 und der Spannungsteiler 14 mit insgesamt acht Widerständen 16, 18 erzeugen einen sogenannten Thermocode, der dann durch den Decoder 22 in die Binärzahl d (d0, d1, d2) umgewandelt wird.The seven comparators 12 and the voltage divider 14 with a total of eight resistors 16 . 18 generate a so-called thermocode, which then passes through the decoder 22 is converted to the binary number d (d0, d1, d2).

In Tabelle 1 ist der Zusammenhang zwischen Eingangsspannung, Komparatorzuständen und den Binärwerten beim AD-Wandler 10 aus 1 angegeben. Es existieren noch einige weitere Schaltungen zur AD-Wandlung. Das vorgestellte Verfahren zur Fehlererkennung wird im folgenden anhand des parallelen AD-Wandlers 10 aus 1 erläutert. Es ist jedoch zu beachten, dass das Verfahren prinzipiell bei allen AD-Wandler-Typen eingesetzt werden kann. Eingangsspannung Komparatoren Ausgangswert U_in in V k7 k6 k5 k4 k3 k2 k1 d2 d1 d0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 2 0 0 0 0 0 1 1 0 1 0 3 0 0 0 0 1 1 1 0 1 1 4 0 0 0 1 1 1 1 1 0 0 5 0 0 1 1 1 1 1 1 0 1 6 0 1 1 1 1 1 1 1 1 0 7 1 1 1 1 1 1 1 1 1 1 Tabelle 1 Table 1 shows the relationship between input voltage, comparator states and the binary values in the AD converter 10 out 1 specified. There are still some other circuits for AD conversion. The presented method for error detection will be described below with reference to the parallel AD converter 10 out 1 explained. It should be noted, however, that the method can be used in principle for all AD converter types. input voltage comparators output value U _in in V k7 k6 k5 k4 k3 k2 k1 d2 d1 d0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 2 0 0 0 0 0 1 1 0 1 0 3 0 0 0 0 1 1 1 0 1 1 4 0 0 0 1 1 1 1 1 0 0 5 0 0 1 1 1 1 1 1 0 1 6 0 1 1 1 1 1 1 1 1 0 7 1 1 1 1 1 1 1 1 1 1 Table 1

In dem AD-Wandler 10 aus 1 können Fehler bei einem seriellen Widerstand 16, 18, einem Komparator 12, einem Register 20 und der Logik des Decoders 22 auftreten.In the AD converter 10 out 1 can errors in a serial resistor 16 . 18 , a comparator 12 , a register 20 and the logic of the decoder 22 occur.

In 2 ist eine Schaltungsanordnung 50 zur Durchführung des Verfahrens wiedergegeben. Die Darstellung zeigt einen AD-Wandler 52, ein erstes Prädiktionsfilter 54 und eine Vergleichseinheit 56. Am Eingang des AD-Wandlers 52 liegt das analoge Nutzsignal A 58 an. Am Ausgang des AD-Wandlers 52 wird die Ausgangsantwort bzw. das digitale Nutzsignal d 60 ausgegeben. Das Prädiktionsfilter gibt die Vorhersage p 64 aus In 2 is a circuit arrangement 50 reproduced for carrying out the method. The illustration shows an AD converter 52 , a first prediction filter 54 and a comparison unit 56 , At the entrance of the AD converter 52 is the analog signal A useful 58 at. At the output of the AD converter 52 is the output response or the digital useful signal d 60 output. The prediction filter gives the prediction p 64 out

In 2 ist ein relativ einfaches Fehlererkennungsverfahren mit Einsatz des Prädiktionsfilters 54 verdeutlicht. Das Prädiktionsfilter 54 macht die Vorhersage p 64 für den aktuellen Wert des digitalen Nutzsignals d 60. In der Vergleichseinheit 56 (Block Compare) werden diese zwei Werte verglichen. Die Vorhersage 64 ist somit der Vergleichswert bzw. das Vergleichssignal. Das Vergleichssignal wird somit mittels des Prädiktionsfilters 54 erzeugt. Die Funktion der Vergleichseinheit 56 kann also folgendermaßen beschrieben werden:

In 2 is a relatively simple error detection method using the prediction filter 54 clarified. The prediction filter 54 makes the prediction p 64 for the current value of the digital useful signal d 60 , In the comparison unit 56 (Block Compare) these two values are compared. The forecast 64 is thus the comparison value or the comparison signal. The comparison signal is thus by means of the prediction filter 54 generated. The function of the comparison unit 56 can therefore be described as follows:

Die Differenz zwischen den Werten d und p muss also im fehlerfreien Fall unter dem Schwellwert SW_c bleiben. Der Schwellwert SW_c hängt von den Eigenschaften des AD-Wandlers 52 und des Prädiktionsfilters 54 ab. Es gilt: je besser die Prädiktion desto kleiner kann der Schwellwert gewählt werden.The difference between the values d and p must thus remain below the threshold value SW _c in the error-free case. The threshold SW _c depends on the characteristics of the AD converter 52 and the prediction filter 54 from. The rule is: the better the prediction, the lower the threshold value can be chosen.

Die Schaltungsanordnung 50 aus 2 ist insbesondere für eine Fehlererkennung bei nicht konstanten Nutzsignalen geeignet. Ist das Nutzsignal A 58 aber konstant und kommt es zu einem Haftfehler im AD-Wandler 52, so sagt das Prädiktionsfilter 54 permanent einen falschen Wert voraus und die Vergleichseinheit 56 meldet keinen Fehler.The circuit arrangement 50 out 2 is particularly suitable for error detection with non-constant useful signals. Is the useful signal A 58 but constant and there is an adhesion error in the AD converter 52 , so says the prediction filter 54 permanently a wrong value ahead and the comparison unit 56 does not report an error.

In 3 ist eine weitere Schaltungsanordnung 100 zur Durchführung des Verfahrens gezeigt. Die Darstellung zeigt einen AD-Wandler 102, ein erstes Prädiktionsfilter 104, eine Vergleichseinheit 106 und einen Inverter 108. Es kann ein analoges Nutzsignal A 110 und ein Testsignal Umax-A 112, in diesem Fall das Einerkomplement des Nutzsignals A 110, über einen ersten Schalter S1 114 eingegeben werden. Die Eingangsgröße 116 des AD-Wandlers 102 wird als Uin 118 bezeichnet. Am Ausgang liegt das digitale Nutzsignal d 120 an. Weiterhin sind ein zweiter Schalter S2 122 und ein dritter Schalter S3 124 vorgesehen. Ausgegeben wird ein Signal d' 126 und ggf. ein Fehlersignal (error) 128.In 3 is another circuit arrangement 100 shown for performing the method. The illustration shows an AD converter 102 , a first prediction filter 104 , a comparison unit 106 and an inverter 108 , It can be an analogue useful signal A 110 and a test signal Umax-A 112 , in this case the one's complement of the useful signal A 110 , via a first switch S1 114 be entered. The input quantity 116 of the AD converter 102 is called Uin 118 designated. At the output is the digital useful signal d 120 at. Furthermore, a second switch S2 122 and a third switch S3 124 intended. A signal d 'is output 126 and possibly an error signal (error) 128 ,

Die zweite vorgestellte Schaltungsanordnung 100 umgeht das in Zusammenhang mit 2 beschriebene Problem durch Verwendung des Testsignals 112. Hierbei wird als Testsignal 112 das Einerkomplement des Nutzsignals A 110 verwendet (Umax-A). Der gewandelte Wert wird mit einer Vorhersage bzw. Prädiktion p 130 verglichen. Im fehlerfreien Fall sind die zwei Werte invers zueinander. Während des normalen Betriebs sind die Schalter S1 114, S2 122 und S3 124 in Position 1. D. h. das analoge Nutzsignal 110 (Spannung Uin) wird gewandelt (Signal d 120) und am Ausgang der Schaltungsanordnung 100 ausgegeben (Signal d' 126). Am Error-Ausgang der Schaltungsanordnung 100 wird in dieser Zeit eine Null (kein Fehler) ausgegeben.The second presented circuit arrangement 100 bypasses that in connection with 2 described problem by using the test signal 112 , This is called the test signal 112 the one's complement of the useful signal A 110 used (Umax-A). The converted value is calculated with a prediction or prediction p 130 compared. In the error-free case, the two values are inverse to each other. During normal operation, the switches are S1 114 , S2 122 and S3 124 in position 1. D. h. the analogue useful signal 110 (Voltage Uin) is converted (signal d 120 ) and at the output of the circuit 100 output (signal d ' 126 ). At the error output of the circuit arrangement 100 During this time, a zero (no error) is output.

Während der Testzeit sind die Schalter S1 114, S2 122 und S3 124 in Position 2. In dieser Zeit wird das Testsignal Uref-A gewandelt (Signal d 120), negiert und mit der Vorhersage bzw. Prädiktion p 130 als Vergleichssignal in der Vergleichseinheit 106 (im Block N-Check) verglichen. N-Check bildet die Differenz der Signale !d und p und prüft ob diese Differenz unter dem Schwellwert SW_n liegt („!” steht hier für Negation). Ist die Differenz kleiner als SW_n, so wird am Error-Ausgang eine Null ausgegeben, anderenfalls eine Eins. Die Funktion der Vergleichseinheit 106 bzw. des Blocks N-Check lässt sich also durch folgende Formel angeben:

During the test time the switches are S1 114 , S2 122 and S3 124 in position 2. During this time, the test signal Uref-A is converted (signal d 120 ), negated and with the prediction or prediction p 130 as a comparison signal in the comparison unit 106 (in block N-Check) compared. N-Check forms the difference between the signals! D and p and checks whether this difference lies below the threshold value SW _n ("!" Stands for negation here). If the difference is smaller than SW _n , then a zero is output at the error output, otherwise a one. The function of the comparison unit 106 or block N-Check can thus be specified by the following formula:

Der Schwellwert SW_n hängt von den Eigenschaften des AD-Wandlers 102 (Breite N, Rauschen, ...) und des Prädiktionsfilters 104 (Prädiktionsgenauigkeit, Rauschen, ...) ab und sollte von dem Entwickler passend für die jeweilige Anwendung gewählt werden.The threshold SW _n depends on the characteristics of the AD converter 102 (Width N, noise, ...) and the prediction filter 104 (Prediction accuracy, noise, ...) and should be chosen by the developer suitable for the particular application.

Nachfolgend wird kurz auf die Theorie des Einerkomplements eingegangen. Das Einerkomplement ist eine arithmetische Operation auf Dualzahlen. Dabei werden alle Ziffern bzw. Bits invertiert, das heißt aus 0 wird 1 und umgekehrt. Dieses wird auch als logische Nicht-Verknüpfung bezeichnet. Ist z. B. A_N eine beliebige Dualzahl mit N Bits, so gilt für das Einerkomplement A_N ⁽¹⁾ dieser Zahl:

Formel 1 In the following, we will briefly discuss the theory of one's complement. The one's complement is an arithmetic operation on binary numbers. In this case, all digits or bits are inverted, that is from 0 is 1 and vice versa. This is also called logical non-linkage. Is z. For example, if A _{N is} an arbitrary binary number with N bits, the following applies to the one's complement A _N ⁽¹⁾ :

formula 1

Das i-te Bit von A_N ⁽¹⁾ entspricht dann genau dem negierten i-ten Bit von A_N. Diesen Zusammenhang kann man bei einem AD-Wandler mit N Bits anwenden. Für N = 3 gilt 2^N – 1 = 2³ – 1 = 7 = Umax. Für ein Eingangssignal A mit 0 ≤ A ≤ Umax gilt dann nach Formel 1:

Formel 2 The i-th bit of A _N ⁽¹⁾ then exactly corresponds to the negated ith bit of A _N. This relationship can be applied to an AD converter with N bits. For N = 3, 2 ^N - 1 = 2 ³ - 1 = 7 = Umax. For an input signal A with 0 ≤ A ≤ Umax then according to formula 1:

Formula 2

Folgendes Zahlenbeispiel verdeutlicht diesen Zusammenhang. Für den AD-Wandler 10 in 1 gilt: N = 3, Umax = 7 V. Es ist nun der aktuelle Wert am Eingang A = 3 V. Dann gilt A_binär = 011, für den Einerkomplement gilt A⁽¹⁾ _binär = 100, d. h. A⁽¹⁾ = 4 V. Diese Werte erfüllen genau die Formel 2.The following numerical example illustrates this relationship. For the AD converter 10 in 1 N = 3, Umax = 7 V. Now it is the current value at the input A = 3 V. Then A is _binary = 011, for the one-complement A ⁽¹⁾ _binary = 100, ie A ⁽¹⁾ = 4 V. These values fulfill exactly the formula 2.

Wie bereits vorstehend beschrieben wurde, hängen die Schwellwerte SW_n und SWc der Schaltungsanordnungen 50 und 100 in 2 und 3 unter anderem von den Eigenschaften des Prädiktionsfilters ab.As already described above, the threshold values SW _n and SWc of the circuit arrangements are dependent 50 and 100 in 2 and 3 among other things on the properties of the prediction filter.

In 4 ist eine weitere Ausführung der Schaltungsanordnung, insgesamt mit der Bezugsziffer 150 bezeichnet, wiedergegeben. Die Darstellung zeigt einen AD-Wandler 152, ein Prädiktionsfilter 154, eine Vergleichseinheit (Block P-Check) 156, einen Testsignalgenerator 158 und einen Testsignalspeicher 160. Weiterhin ist ein erster Schalter S1 162, ein zweiter Schalter S2 164 und ein dritter Schalter S3 166 vorgesehen. Eingehende Signale sind ein analoges Nutzsignal A 168, ein Testsignal B 170, Uin 172, ein digitales Nutzsignal d 174, eine Vorhersage bzw. Prädiktion p 176, ein Fehlersignal (error) 178 und ein Ausgangssignal d' 180. Der Testsignalspeicher 160 gibt einen Testwert C 182 aus.In 4 is another embodiment of the circuit arrangement, in total with the reference numeral 150 designated, reproduced. The illustration shows an AD converter 152 , a prediction filter 154 , a comparison unit (block P-Check) 156 , a test signal generator 158 and a test latch 160 , Furthermore, a first switch S1 162 , a second switch S2 164 and a third switch S3 166 intended. Incoming signals are an analogue useful signal A. 168 , a test signal B 170 , Uin 172 , a digital useful signal d 174 , a prediction or prediction p 176 , an error signal (error) 178 and an output signal d ' 180 , The test signal memory 160 gives a test value C 182 out.

Die in 4 dargestellte Schaltungsanordnung 150 zur Fehlererkennung sieht vor, dass der Schwellwert der Vergleichseinheit 156 nicht von den Eigenschaften der Prädiktion p 176 abhängt. Dies bietet dem Entwickler mehr Optimierungsmöglichkeiten beim Entwurf des Prädiktionsfilters 154.In the 4 illustrated circuit arrangement 150 for error detection provides that the threshold value of the comparison unit 156 not from the properties of the prediction p 176 depends. This offers the developer more optimization possibilities in the design of the prediction filter 154 ,

Es wird zu bestimmten Zeitpunkten statt des eigentlichen Nutzsignals A 168 während einer Wandlungsperiode ein Testsignal bzw. Testwert B 170 gewandelt. Anschließend wird überprüft, ob das gewandelte digitale Signal dem Binärwert von B entspricht. Während des Testens wird am Ausgang des AD-Wandlers 152 der aktuelle Wert des digitalen Nutzsignals d' 174 durch das Prädiktionsfilter 154 aus vergangenen Werten vorhergesagt und an den Empfänger weitergeleitet. Somit wird das System ununterbrochen mit Daten beliefert.It is at certain times instead of the actual useful signal A 168 During a conversion period, a test signal or test value B 170 changed. It is then checked whether the converted digital signal corresponds to the binary value of B. During testing will be at the output of the AD converter 152 the current value of the digital useful signal d ' 174 through the prediction filter 154 predicted from past values and forwarded to the receiver. Thus, the system is continuously supplied with data.

Während des normalen Betriebs sind die Schalter S1 162, S2 164 und S3 166 in der Position 1. D. h. das analoge Nutzsignal A 168 wird gewandelt (digitales Signal d 174) und ausgegeben (Signal d' 180). Am Error-Ausgang der Schaltungsanordnung 150 wird eine Null (kein Fehler) ausgegeben. Während des Tests schalten die Schalter S1 162, S2 164 und S3 166 jeweils in die Position 2. In diesem Zustand wird das Testsignal B 170 gewandelt (Signal d 174) und mit dem entsprechenden Testwert C 182 in der Vergleichseinheit 156 verglichen. Der Testwert C 182 als Vergleichssignal ist hier genau der Binärwert von Testsignal B 170. Die Vergleichseinheit 156 berechnet die Differenz der beiden Werte und vergleicht diese Differenz mit einem Schwellwert SW_p. Die Funktion der Vergleichseinheit 156 lässt sich also durch folgende Formel angeben:

During normal operation, the switches are S1 162 , S2 164 and S3 166 in position 1. D. h. the analogue useful signal A 168 is converted (digital signal d 174 ) and output (signal d ' 180 ). At the error output of the circuit arrangement 150 a zero (no error) is output. During the test, the switches S1 switch 162 , S2 164 and S3 166 each in the position 2. In this state, the test signal B 170 converted (signal d 174 ) and with the corresponding test value C 182 in the comparison unit 156 compared. The test value C 182 as a comparison signal is exactly the binary value of test signal B here 170 , The comparison unit 156 calculates the difference between the two values and compares this difference with a threshold SW _p . The function of the comparison unit 156 can be specified by the following formula:

Ist also die Differenz aus dem gewandelten Signal und dem gespeicherten Testwert größer als der Schwellwert, so wird ein Fehler gemeldet (eine Eins am Error-Ausgang). Bleibt die Differenz unter dem Schwellwert, so wird am Error-Ausgang eine Null ausgegeben. Der Schwellwert SW_p hängt von den Eigenschaften des AD-Wandlers 150 ab (Breite N, Rauschen, ...) und sollte jeweils von dem Entwickler passend gewählt werden. Während der Testdauer wird zusätzlich am Ausgang der Gesamtschaltung (Signal d' 180) in 4 die Prädiktion p 176 des digitalen Nutzsignal d 174 ausgegeben.Thus, if the difference between the converted signal and the stored test value is greater than the threshold value, an error is reported (a one on the error output). If the difference remains below the threshold value, a zero is output at the error output. The threshold SW _p depends on the characteristics of the AD converter 150 from (width N, noise, ...) and should be chosen appropriately by the developer. During the test period, in addition, at the output of the overall circuit (signal d ' 180 ) in 4 the prediction p 176 of the digital useful signal d 174 output.

Es werden drei verschiedene Fehlererkennungsschaltungen beschrieben (2 bis 4). Die zugeordneten Verfahren können in Abhängigkeit der Eigenschaften des Nutzsignals bei einer bestimmten Anwendung eingesetzt werden. Three different error detection circuits are described ( 2 to 4 ). The associated methods can be used depending on the characteristics of the useful signal in a particular application.

In 2 bis 4 ist jeweils ein Error-Ausgang vorhanden, der einen Fehler in der AD-Wandlung signalisiert. Dieses Signal wird entweder direkt zum Ausgang der Gesamtschaltung geführt oder mit anderen Signalen zu einem Fehlerflag zusammengefasst, der dann auch am Ausgang sichtbar ist. Diesen Error-Ausgang der Gesamtschaltung sollte der jeweilige Hersteller im Datenblatt beschreiben, was einen Hinweis auf den Einsatz des beschriebenen Verfahrens liefern kann.In 2 to 4 In each case, an error output is present, which signals an error in the AD conversion. This signal is either routed directly to the output of the overall circuit or summarized with other signals to an error flag, which is then visible at the output. This error output of the overall circuit should be described by the respective manufacturer in the data sheet, which can provide an indication of the use of the described method.

Das vorgestellte Verfahren eignet sich für alle elektronischen Schaltungen mit AD-Wandlern. Insbesondere eignet sich das Verfahren für sicherheitskritische Anwendungen, wie z. B. ASICs, die Informationen für Funktion, wie bspw. Fahrerassistenzsysteme, im Kraftfahrzeug liefern.The presented method is suitable for all electronic circuits with AD converters. In particular, the method is suitable for safety-critical applications, such. B. ASICs that provide information for function, such as. Driver assistance systems in the motor vehicle.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of the documents listed by the applicant has been generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.

Zitierte Nicht-PatentliteraturCited non-patent literature

Wey, Chin-Long, Shoba Krishnan and Sondes Sahli: "Test Generation and Concurrent Error Detection in Current-Mode A / D Converters" IEEE, 1995 [0003]
Matsubara, Takshi and Yoshiaki Koga: "A Proposal for Error-Tolerating Codes" IEEE, 1993 [0005]

Claims

Method for error detection in an AD converter ( 10 . 52 . 102 . 152 ), which is a digital useful signal ( 60 . 120 . 174 ), wherein a current digital useful signal ( 60 . 120 . 174 ) is compared with a comparison signal.

Method according to Claim 1, in which the comparison signal is determined by a prediction ( 64 . 130 . 176 ) by means of a prediction filter ( 54 . 104 . 154 ) is produced.

Method according to claim 2, wherein during a test the prediction ( 64 . 130 . 176 ) of the prediction filter ( 54 . 104 . 154 ) is forwarded as output.

Method according to one of Claims 1 to 3, in which the comparison signal is represented by a test signal memory ( 160 ) is given.

Method according to one of Claims 1 to 4, in which the digital useful signal ( 60 . 120 . 174 ) by converting an analogue useful signal ( 58 . 110 . 168 ) is produced.

Method according to one of Claims 1 to 4, in which the digital useful signal ( 60 . 120 . 174 ) by converting a test signal ( 112 . 170 ) is produced.

Method according to Claims 5 and 6, in which switching between the analogue useful signal ( 58 . 110 . 168 ) and the test signal ( 112 . 170 ) he follows.

Circuit arrangement for error detection in an A / D converter, which generates a digital useful signal ( 60 . 120 . 174 ) with a comparison unit for comparing a comparison value with the current digital useful signal ( 60 . 120 . 174 ).

Circuit arrangement according to Claim 8, having a prediction filter ( 54 . 104 . 154 ) for generating the comparison value.

Circuit arrangement according to Claim 9, in which the prediction filter ( 54 . 104 . 154 ) for generating an output of the circuit arrangement ( 50 . 100 . 150 ) is provided.