QUERVERWEIS AUF VERWANDTE
ANMELDUNGENCROSS-REFERENCE TO RELATED
REGISTRATIONS
Diese
Anmeldung beansprucht die Priorität der beim Koreanischen
Patentamt am 10. Februar 2009 eingereichten koreanischen Patentanmeldung KR 10-2009-0010546 ,
deren Offenbarung in ihrer Gesamtheit durch Inbezugnahme hierdurch
mit aufgenommen wird.This application claims priority to the Korean Patent Application filed with the Korean Patent Office on February 10, 2009 KR 10-2009-0010546 whose disclosure in their entirety is hereby incorporated by reference.
GEBIET DER ERFINDUNGFIELD OF THE INVENTION
Das
vorliegende Erfindungskonzept bezieht sich auf das Gebiet von Halbleitern
im Allgemeinen und insbesondere auf ein Verfahren zum Herstellen
von Halbleitervorrichtungen.The
The present inventive concept relates to the field of semiconductors
in general, and more particularly to a method of manufacturing
of semiconductor devices.
HINTERGRUNDBACKGROUND
Vertikale
NAND-Kanalkonfigurationen wurden untersucht zum Erhöhen
der Dichte von nichtflüchtigen Speichern. Ein solcher vertikaler
NAND-Kanalaufbau wird diskutiert in „Bit Cost Scalable
Technology with Punch and Plug Process for Ultra-High Density Flash
Memory” von H. Tanaka et al. in Symp. an VLSI Tech. Dig.,
Seiten 14 bis 15 (2007) . Inzwischen offenbart die US-Patentveröffentlichung
Nr. 2009-0121271 mit dem Titel „Verticle-Type
Non-Volatile Memory Devices” einen vertikalen NAND mit
einem Metallgate und einem Verfahren desselben. Die Offenbarungen
der obigen Artikel und der US-Veröffentlichung werden hier
in ihrer Gesamtheit mit aufgenommen.Vertical NAND channel configurations have been studied to increase the density of nonvolatile memories. Such a vertical NAND channel construction is discussed in "Tan Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory" by H. Tanaka et al. in symp. to VLSI Tech. Dig., Pages 14 to 15 (2007) , Meanwhile, the reveals U.S. Patent Publication No. 2009-0121271 entitled " Verticle-Type Non-Volatile Memory Devices " a vertical NAND having a metal gate and a method thereof. The disclosures of the above articles and US publication are hereby incorporated in their entirety.
ZUSAMMENFASSUNGSUMMARY
Ausführungsformen
gemäß der vorliegenden Erfindung können
nichtflüchtige Speichervorrichtungen mit vertikalen NAND-Kanälen
und Herstellungsverfahren desselben vorsehen. Gemäß diesen
Ausführungsformen kann eine nichtflüchtige Speichervorrichtung
eine Mehrzahl von unmittelbar benachbarten, versetzten, vertikalen
NAND-Kanälen enthalten, die elektrisch an eine einzelne
obere Auswahlgateleitung oder eine einzelne untere Auswahlgateleitung
der nichtflüchtigen Speichervorrichtung gekoppelt sind.
Bei einer anderen Ausführungsform kann eine nichtflüchtige
Speichervorrichtung eine Mehrzahl von unmittelbar benachbarten, alternierend
versetzten, vertikalen NAND-Kanälen enthalten, die elektrisch
an eine einzelne obere Auswahlgateleitung oder eine einzelne untere
Auswahlgateleitung der nichtflüchtigen Speichervorrichtung
gekoppelt sind. Bei einer anderen Ausführungsform kann
eine nichtflüchtige Speichervorrichtung eine Mehrzahl von
unmittelbar benachbarten, vertikalen NAND-Kanälen enthalten,
die voneinander in einer Bit-Leitungsrichtung versetzt sind und
die elektrisch an eine einzelne obere Auswahlgateleitung oder eine
einzelne untere Auswahlgateleitung der nichtflüchtigen
Speichervorrichtung gekoppelt sind.embodiments
according to the present invention
non-volatile memory devices with vertical NAND channels
and its production process. According to these
Embodiments may include a nonvolatile memory device
a plurality of immediately adjacent, offset, vertical
NAND channels that are electrically connected to a single
upper select gate line or a single lower select gate line
the nonvolatile memory device are coupled.
In another embodiment, a non-volatile
Storage device a plurality of immediately adjacent, alternating
offset, vertical NAND channels included, which are electrically
to a single upper select gate line or a single lower one
Selection gate line of the nonvolatile memory device
are coupled. In another embodiment may
a nonvolatile memory device comprises a plurality of
contain immediately adjacent, vertical NAND channels,
which are offset from each other in a bit line direction and
electrically connected to a single upper selector gate line or one
single lower selection gate line of non-volatile
Memory device are coupled.
Bei
einigen Ausführungsformen des Erfindungskonzeptes können
vertikale NAND-Kanäle einer nichtflüchtigen Speichervorrichtung
versetzt angeordnet sein, um die vertikalen NAND-Kanäle
innerhalb einer jeweiligen oberen oder unteren Auswahlgateleitung,
die zum Aktivieren dieser Kanäle verwendet wird, dichter zu
packen. Zum Beispiel können unmittelbar benachbarte der
vertikalen NAND-Kanäle innerhalb einer bestimmten oberen
Auswahlgateleitung voneinander in der Richtung der Bitleitung versetzt
sein, die mit mehreren der oberen Auswahlgateleitungen verbunden
ist.at
some embodiments of the inventive concept can
vertical NAND channels of a nonvolatile memory device
staggered to the vertical NAND channels
within a respective upper or lower selection gate line,
which is used to activate these channels, closer to
pack. For example, immediately adjacent to the
vertical NAND channels within a certain upper
Selection gate line offset from each other in the direction of the bit line
which are connected to several of the upper select gate lines
is.
Der
Versatz der vertikalen NAND-Kanäle kann die Dichte der
Speicherzellen innerhalb der oberen Auswahlgateleitung erhöhen.
Zum Beispiel kann der Versatz in der Bitleitungsrichtung erlauben,
die die Kanäle näher zueinander sind (in der Richtung
der oberen Auswahlgateleitung) als es möglich wäre,
wenn die vertikalen NAND-Kanäle in der Richtung der oberen
Auswahlgateleitung vollständig ausgerichtet wären.Of the
Offset of the vertical NAND channels can increase the density of the
Increase memory cells within the upper select gate line.
For example, the skew in the bit line direction may allow
the channels are closer to each other (in the direction
the upper selection gate line) as it would be possible
if the vertical NAND channels in the direction of the upper
Selection gate line would be completely aligned.
KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
1A und 1B sind
eine Draufsicht bzw. eine Querschnittsansicht, welche nichtflüchtige
Speichervorrichtungen mit vertikalen NAND-Kanälen darstellen,
wobei die vertikalen NAND-Kanäle alternierend voneinander
versetzt sind innerhalb von jeweiligen oberen/unteren Auswahlgateleitungen
bei einigen Ausführungsformen des Erfindungskonzepts. 1A and 1B FIG. 12 is a plan view and a cross-sectional view illustrating nonvolatile memory devices having vertical NAND channels, wherein the vertical NAND channels are alternately offset from each other within respective upper / lower select gate lines in some embodiments of the inventive concept.
2A–2C sind
eine Draufsicht, eine perspektivische Ansicht bzw. eine perspektivische,
schematische Ansicht bei einigen Ausführungsformen des
Erfindungskonzepts, die versetzte, vertikale NAND-Kanäle
darstellen, welche an jeweilige obere/untere Auswahlgateleitungen
gekoppelt sind, wobei zwei von drei vertikalen NAND-Kanälen
voneinander versetzt sind. 2A - 2C 12 are a plan, perspective and perspective schematic views, respectively, illustrating offset NAND vertical channels coupled to respective upper / lower select gate lines in some embodiments of the inventive concept, two of three. FIG vertical NAND channels are offset from each other.
3A–3E sind
eine schematische Draufsicht, eine perspektivische Ansicht, eine
perspektivische, schematische Ansicht, eine Draufsicht bzw. eine
Querschnittsansicht bei einigen Ausführungsformen des Erfindungskonzepts,
die versetzte, vertikale NAND-Kanäle innerhalb jeweiliger
oberer/unterer Gateleitungen darstellen, welche derart symmetrisch
angeordnet sind, dass sie Kopien voneinander bereitstellen. 3A - 3E 12 are a schematic plan view, a perspective view, a perspective, a schematic view, a plan view, and a cross-sectional view, in some embodiments of the inventive concept, illustrating staggered vertical NAND channels within respective upper / lower gate lines symmetrically arranged to be Provide copies of each other.
4 ist
eine schematische Draufsicht bei einigen Ausführungsformen
des Erfindungskonzepts, die versetzte, vertikale NAND-Kanäle
darstellt, welche symmetrisch derart angeordnet sind, dass sie eine
Spiegelanordnung voneinander bereitstellen. 4 FIG. 12 is a schematic plan view, in some embodiments of the inventive concept, illustrating offset vertical NAND channels symmetrically arranged to provide a mirror assembly from each other. FIG.
5A–5D sind
eine perspektivische Ansicht bei einigen Ausführungsformen
des Erfindungskonzepts, eine schematische, perspektivische Ansicht,
eine Draufsicht bzw. eine Querschnittsansicht, die versetzte, vertikale
NAND-Kanäle mit getrennten unteren Auswahlgateleitungen
darstellen, die mit getrennten oberen Auswahlgateleitungen gepaart
sind. 5A - 5D 12 are a perspective view in some embodiments of the inventive concept, a schematic perspective view, a plan view, and a cross-sectional view, respectively, illustrating offset vertical NAND channels having separate lower select gate lines paired with separate upper select gate lines.
6A–6E sind
eine schematische Draufsicht, eine perspektivische Ansicht, eine
schematische, perspektivische Ansicht, eine Draufsicht bzw. eine
Querschnittsansicht bei einigen Ausführungsformen des Erfindungskonzepts,
die alternierend versetzte, vertikale NAND-Kanäle darstellen,
welche an getrennte obere Auswahlgateleitungen gekoppelt sind, die
voneinander in einer Richtung der vertikalen NAND-Kanäle
versetzt sind. 6A - 6E 12 are a schematic plan view, a perspective view, a schematic perspective view, a plan view, and a cross-sectional view, in some embodiments of the inventive concept, illustrating alternately offset vertical NAND channels coupled to separate top select gate lines that are unidirectional the vertical NAND channels are offset.
7A–7C sind
eine schematische Draufsicht, eine perspektivische Ansicht bzw.
eine Draufsicht bei einigen Ausführungsformen des Erfindungskonzepts,
die alternierend versetzte, vertikale NAND-Kanäle, die
geteilt worden sind (d. h. Teilkanäle), darstellen. 7A - 7C 12 are a schematic plan view, a perspective view, and a plan view, respectively, in some embodiments of the inventive concept illustrating alternately offset vertical NAND channels that have been split (ie, subchannels).
8A und 8B sind
eine perspektivische Ansicht bzw. eine Draufsicht bei einigen Ausführungsformen
des Erfindungskonzepts, die abwechselnd versetzte, vertikale NAND-Kanäle,
die geteilt wurden (d. h. Teilkanäle), darstellen, wobei
die oberen Auswahlgateleitungen voneinander getrennt sind und mit ähnlich
getrennten unteren Auswahlgateleitungen gepaart sind. 8A and 8B 12 are a perspective view and a plan view, respectively, in some embodiments of the inventive concept illustrating alternately offset vertical NAND channels that have been split (ie, subchannels) with the upper select gate lines separated from each other and paired with similarly separated lower select gate lines.
9A–9C sind
eine schematische Draufsicht, eine perspektivische Ansicht bzw.
eine Draufsicht bei einigen Ausführungsformen des Erfindungskonzepts,
die versetzte, vertikale NAND-Kanäle, die geteilt worden
sind (d. h. Teilkanäle), darstellen und die an ineinander
greifende obere Auswahlgateleitungen gekoppelt sind. 9A - 9C 12 are a schematic plan view, a perspective view, and a plan view, respectively, in some embodiments of the inventive concept illustrating offset vertical NAND channels that have been split (ie, subchannels) coupled to intermeshing top select gate lines.
10A und 10B sind
eine perspektivische Ansicht bzw. eine Draufsicht bei einigen Ausführungsformen
des Erfindungskonzepts, die versetzte, vertikale NAND-Kanäle,
die geteilt worden sind (d. h. Teilkanäle), darstellen
und die an getrennte obere Auswahl- und untere Auswahlgateleitungen
gekoppelt sind, die gepaart miteinander und ineinander greifend
sind. 10A and 10B 12 are a perspective view and a top view, respectively, in some embodiments of the inventive concept illustrating offset vertical NAND channels that have been split (ie, subchannels) coupled to separate top select and bottom select gate lines paired with and into each other are gripping.
11A und 11B sind
eine schematische Draufsicht, eine perspektivische Ansicht bzw.
eine Draufsicht bei einigen Ausführungsformen des Erfindungskonzepts,
die alternierend versetzte, vertikale NAND-Kanäle, die
geteilt worden sind (d. h. Teilkanäle), darstellen und
die an getrennte obere und untere Auswahlgateleitungen gekoppelt
sind, welche miteinander gepaart sind. 11A and 11B 12 are a schematic plan view, a perspective view and a plan view, respectively, in some embodiments of the inventive concept illustrating alternately offset vertical NAND channels that have been split (ie, subchannels) coupled to separate upper and lower select gate lines connected together paired.
12 ist
eine schematische Darstellung einer Standardformfaktor-Speicherkarte
mit nichtflüchtigen Speichervorrichtungen bei einigen Ausführungsformen
des Erfindungskonzepts, die versetzte, vertikale NAND-Kanäle
aufweisen. 12 FIG. 10 is a schematic diagram of a standard form factor memory card with nonvolatile memory devices in some embodiments of the inventive concept having offset vertical NAND channels. FIG.
13 ist
eine schematische Darstellung eines Systems mit einem nichtflüchtigen
Speichersystem bei einigen Ausführungsformen des Erfindungskonzepts
mit versetzten, vertikalen NAND-Kanälen. 13 FIG. 12 is a schematic diagram of a system having a nonvolatile memory system in some embodiments of the inventive concept with offset vertical NAND channels. FIG.
14–23 sind
perspektivische Ansichten bei einigen Ausführungsformen
des Erfindungskonzepts, die die Herstellung von nichtflüchtigen
Speichervorrichtungen mit versetzten, vertikalen NAND-Kanälen darstellen. 14 - 23 FIG. 15 are perspective views, in some embodiments of the inventive concept, illustrating the fabrication of non-volatile memory devices with staggered vertical NAND channels.
24–29 sind
Querschnittsansichten, die die Herstellung von versetzten, vertikalen
NAND-Kanälen bei einigen Ausführungsformen des
Erfindungskonzepts darstellen. 24 - 29 12 are cross-sectional views illustrating the fabrication of staggered vertical NAND channels in some embodiments of the inventive concept.
DETAILLIERTE BESCHREIBUNG
VON AUSFÜHRUNGSFORMEN GEMÄSS DEM ERFINDUNGSKONZEPTDETAILED DESCRIPTION
OF EMBODIMENTS ACCORDING TO THE INVENTION CONCEPT
Während
verschiedene Abwandlungen und alternative Formen der Erfindung möglich
sind, werden verschiedene Ausführungsformen davon als Beispiel
in den Zeichnungen gezeigt und werden hier im Detail beschrieben
werden. Es sollte jedoch verstanden werden, dass es keine Absicht
gibt, die Erfindung auf die im Einzelnen offenbarten Formen zu beschränken,
sondern die Erfindung soll im Gegenteil alle Abwandlungen, Äquivalente
und Alternativen umfassen, die unter die Idee und den Umfang der
Erfindung fallen, wie sie durch die Ansprüche definiert
sind.While
various modifications and alternative forms of the invention possible
are various embodiments thereof as an example
shown in the drawings and will be described in detail here
become. However, it should be understood that there is no intention
to restrict the invention to the forms disclosed in detail,
but the invention is on the contrary all modifications, equivalents
and alternatives that fall under the idea and scope of
Invention as defined by the claims
are.
Die
vorliegende Erfindung wird nun im Folgenden genauer mit Bezug auf
die begleitenden Zeichnungen beschrieben werden, in denen Ausführungsformen
der Erfindung gezeigt sind. Diese Erfindung kann jedoch in vielen
verschiedenen Formen ausgebildet sein und sollte nicht als auf die
im Folgenden ausgeführten Ausführungsformen beschränkt
ausgelegt werden. Vielmehr werden diese Ausführungsformen
so bereitge stellt, dass diese Offenbarung durchgängig und
vollständig sein wird, und wird den Umfang der Erfindung
den Fachleuten vollständig vermitteln. In den Zeichnungen
können die Größe und relativen Größen
der Schichten und Bereiche zum Zwecke der Klarheit übertrieben
sein. Gleiche Nummern beziehen sich durchgehend auf gleiche Elemente.The
The present invention will now be described in more detail below with reference to FIG
the accompanying drawings are described in which embodiments
of the invention are shown. However, this invention may be in many
different shapes and should not be considered on the
limited in the following embodiments
be interpreted. Rather, these embodiments
so provides that this revelation is consistent and
will be complete, and will be the scope of the invention
fully convey to the professionals. In the drawings
can the size and relative sizes
the layers and areas exaggerated for the sake of clarity
be. Same numbers refer to the same elements throughout.
Es
wird verstanden werden, dass wenn ein Element wie z. B. eine Schicht,
ein Bereich oder ein Substrat als „auf” oder sich „auf” ein
anderes Element erstreckend bezeichnet wird, es direkt auf oder
sich direkt auf dem anderen Element erstreckend sein kann oder auch
Zwischenelemente vorhanden sein können. Wenn ein Element
im Gegensatz dazu als „unmittelbar auf” oder sich „unmittelbar
auf” einem anderen Element erstreckend bezeichnet wird,
sind keine Zwischenelemente vorhanden. Es wird außerdem
verstanden werden, dass ein Element als „verbunden mit” oder „gekoppelt
an” ein anderes Element bezeichnet wird, es direkt verbunden
oder gekoppelt mit/an das andere Element sein kann oder Zwischenelemente
vorhanden sein können. Wenn im Gegensatz dazu ein Element
als „unmittelbar verbunden mit” oder „unmittelbar
gekoppelt an” ein anderes Element bezeichnet wird, sind
keine Zwischenelemente vorhanden.It
will be understood that when an element such as. A layer,
an area or substrate as "open" or "open"
extending other element is called, it directly on or
can be extending directly on the other element or else
Intermediate elements may be present. If an element
in contrast, as "immediate on" or "immediate."
is referred to as "extending to another element,
There are no intermediate elements. It will as well
be understood that an element as "connected to" or "coupled
at "another element is called, it directly connected
or coupled to / to the other element or intermediate elements
can be present. If, in contrast, an element
as "directly connected with" or "directly
coupled to "another element is called
no intermediate elements available.
Relative
Ausdrücke wie z. B. „unterhalb” oder „über” oder „oberes” oder „unteres” oder „horizontal” oder „seitlich” oder „senkrecht” können
hier zum Beschreiben einer Beziehung von einem Element, einer Schicht
oder einem Bereich mit einem anderen Element, einer anderen Schicht
oder einem anderen Bereich verwendet werden, wie in den Figuren
dargestellt ist. Es wird verstanden werden, dass diese Begriffe
dazu gedacht sind, verschiedene Ausrichtungen der Vorrichtung zusätzlich
zu der in den Figuren dargestellten Ausrichtung zu umfassen.relative
Expressions such as B. "below" or "over" or "upper" or "lower" or "horizontal" or "lateral" or "vertical" can
here to describe a relationship of an element, a layer
or an area with another element, another layer
or another area, as in the figures
is shown. It will be understood that these terms
These are meant to be different orientations of the device in addition
to include the orientation shown in the figures.
Es
wird verstanden werden, dass obwohl die Begriffe erstes, zweites
usw. zum Beschreiben verschiedener Elemente, Komponenten, Bereiche,
Schichten und/oder Abschnitte verwendet werden können,
diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte
nicht auf diese Begriffe beschränkt sein sollen. Diese
Begriffe werden nur dazu verwendet, ein Element, eine Komponente,
einen Bereich, eine Schicht oder einen Abschnitt von einem anderen
Bereich, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden.
Somit könnte ein erstes Element, eine erste Kom ponente,
ein erster Bereich, eine erste Schicht oder ein erster Abschnitt,
die unten diskutiert sind, als ein zweites Element, eine zweite
Komponente, ein zweiter Bereich, eine zweite Schicht oder ein zweiter
Abschnitt bezeichnet werden, ohne von der Lehre der vorliegenden
Erfindung abzuweichen.It
will be understood that although the terms first, second
etc. for describing various elements, components, areas,
Layers and / or sections can be used
these elements, components, areas, layers and / or sections
should not be limited to these terms. These
Terms are only used to describe an element, a component,
one area, one layer or a section of another
Range, another layer, or another section.
Thus, a first element, a first com ponent,
a first area, a first layer or a first section,
which are discussed below as a second element, a second one
Component, a second region, a second layer or a second
Section will be referred to, without departing from the teaching of the present
Deviate from the invention.
Soweit
nicht anders definiert, besitzen alle hier verwendeten Begriffe
(einschließlich technischer und wissenschaftlicher Begriffe)
die gleiche Bedeutung wie sie von einem gewöhnlichen Fachmann
in dem Bereich, zu dem die Erfindung gehört, verstanden
wird. Es wird weiter verstanden werden, dass hier verwendete Begriffe
so interpretiert werden sollen, dass ihre Bedeutung übereinstimmend
mit ihrer Bedeutung in dem Kontext dieser Beschreibung und der verwandten
Technik ist, und nicht in einer idealisierten oder überformalen
Art und Weise ausgelegt werden, außer wenn es ausdrücklich
hier so definiert ist.So far
not otherwise defined, all terms used herein have
(including technical and scientific terms)
the same meaning as a normal professional
in the field to which the invention belongs
becomes. It will be further understood that terms used herein
should be interpreted so that their meaning is consistent
with their meaning in the context of this description and the related ones
Technique is, and not in an idealized or over-formal
Way, except when express
Here is defined.
Ausführungsformen
der Erfindung werden hier mit Bezug auf Querschnittsdarstellungen
beschrieben, die schematische Darstellungen von idealisierten Ausführungsformen
(und Zwischenstrukturen) der Erfindung sind. Die Dicke von Schichten
und Bereichen in den Zeichnungen können zum Zwecke der
Klarheit übertrieben sein. Zusätzlich sind Abänderungen
von den Formen der Darstellungen als Ergebnis von z. B. Herstellungstechniken
und/oder Toleranzen zu erwarten. Somit sollen Ausführungsformen
der Erfindung nicht als auf bestimmte Formen von hier dargestellten
Bereichen ausgelegt werden, sondern sollen Abweichungen in Formen umfassen,
die z. B. von der Herstellung resultieren.embodiments
The invention will be described herein with reference to cross-sectional views
described, the schematic representations of idealized embodiments
(and intermediate structures) of the invention. The thickness of layers
and areas in the drawings may be for the purpose of
Clarity be exaggerated. In addition, there are variations
from the forms of representations as a result of e.g. B. Manufacturing techniques
and / or tolerances expected. Thus, embodiments are intended
of the invention is not intended to be specific to forms shown here
Areas but are intended to include variations in shapes,
the z. B. resulting from the production.
Wie
hier detaillierter beschrieben, können vertikale NAND-Kanäle
einer nichtflüchtigen Speichervorrichtung in einer versetzten
Art und Weise angeordnet sein, um die vertikalen NAND-Kanäle
innerhalb einer jeweiligen oberen oder unteren Auswahlgateleitung,
die zum Aktivieren dieser Kanäle verwendet wird, dichter zu
packen. Zum Beispiel können unmittelbar benachbarte der
vertikalen NAND-Kanäle innerhalb einer bestimmten oberen
Auswahlgateleitung voneinander versetzt sein in der Richtung der
Bitleitung, die mit mehreren oberen Auswahlgateleitungen verbunden
ist. In diesem Zusammenhang wird die Konfiguration mit „einem aktiven
Bereich”, in dem ein Kanal gebildet ist, einer Tunnelisolierschicht,
einer Ladungsspeicherschicht, einer Blockierisolierschicht und einer
leitfähigen Schicht für ein Steuergate als ein „Speicher-String” oder
ein „String” bezeichnet.As
described in more detail here, vertical NAND channels
a non-volatile memory device in a staggered
Way, be arranged to the vertical NAND channels
within a respective upper or lower selection gate line,
which is used to activate these channels, closer to
pack. For example, immediately adjacent to the
vertical NAND channels within a certain upper
Selection gate line be offset from each other in the direction of
Bit line connected to multiple upper select gate lines
is. In this context, the configuration with "an active
Area ", in which a channel is formed, a tunnel insulating layer,
a charge storage layer, a blocking insulating layer and a
conductive layer for a control gate as a "memory string" or
a "string" called.
Der
Versatz der vertikalen NAND-Kanäle kann die Dichte von
Speicherzellen innerhalb der oberen Auswahlgateleitung erhöhen.
Zum Beispiel kann der Versatz in der Bitleitungsrichtung erlauben,
dass Kanäle näher zueinander angeordnet sind (in
der Richtung der oberen Auswahlgateleitung) als es möglich
sein würde, wenn die vertikalen NAND-Kanäle in
der Richtung der oberen Auswahlgateleitung vollständig
ausgerichtet wären.Of the
Offset of vertical NAND channels can reduce the density of
Increase memory cells within the upper select gate line.
For example, the skew in the bit line direction may allow
that channels are arranged closer to each other (in
the direction of the upper selection gate line) as it is possible
would be if the vertical NAND channels in
the direction of the upper selector gate line completely
would be aligned.
Darüber
hinaus kann der Versatz der unmittelbar benachbarten vertikalen
NAND-Kanäle erlauben, mehr Kanäle durch eine einzelne
Auswahlgateleitung zu aktivieren, wodurch die Kachelgröße
erhöht wird und die effektive Lese/Schreib-Leistungsfähigkeit
der Vorrichtung erhöht wird. In anderen Worten kann das
Erhöhen der Kachelgröße (durch Packen
von mehr vertikalen NAND-Kanälen auf eine einzelne obere
Auswahlgateleitung) erlauben, dass während einer einzelnen
Operation von der Vorrichtung mehr Daten geschrieben/gelesen werden.About that
In addition, the offset of the immediately adjacent vertical
NAND channels allow more channels through a single channel
Enable selection gate line, reducing the tile size
is increased and the effective read / write performance
the device is increased. In other words that can
Increase the tile size (by packing
from more vertical NAND channels to a single top
Selection gate line) allow that during a single
Operation of the device will write / read more data.
Weiter
können viele verschiedene Muster des Versatzes verwendet
werden für die unmittelbar benachbarten vertikalen NAND-Kanäle
zum Bereitstellen der oben beschriebenen Vorteile. Zum Beispiel
wird bei einigen Ausführungsformen des Erfindungskonzepts
für die Mehrzahl von unmittelbar benachbarten, versetzten,
vertikalen NAND-Kanälen vorgesehen, dass zwei der vertikalen
NAND-Kanäle in der Bitleitungsrichtung versetzt sind, bevor
sich das Muster innerhalb der oberen Auswahlgateleitung wiederholt.
Bei einer weiteren Ausführungsform des Erfindungskonzepts
sind drei vertikale NAND-Kanäle versetzt in einer Bitleitungsrichtung
bevor sich das Muster wiederholt. Bei noch weiteren Ausführungsformen
des Erfindungskonzepts können vier vertikale NAND-Kanäle
in der Bitleitungsrichtung versetzt sein bevor sich das Muster in
der oberen Auswahlgateleitung wiederholt. Andere sich wiederholende
Muster können verwendet werden.Further
Many different patterns of offset can be used
be for the immediately adjacent vertical NAND channels
to provide the advantages described above. For example
in some embodiments of the inventive concept
for the majority of immediately adjacent, staggered,
vertical NAND channels provided that two of the vertical
NAND channels are skewed in the bit line direction before
the pattern repeats within the upper selection gate line.
In a further embodiment of the inventive concept
For example, three vertical NAND channels are offset in one bit line direction
before the pattern repeats. In still further embodiments
of the inventive concept can be four vertical NAND channels
be in the bit line direction before the pattern in
of the upper selection gate line. Other repetitive ones
Patterns can be used.
Bei
noch weiteren Ausführungsformen des Erfindungskonzepts
können die zum Versatz unmittelbar benachbarter, vertikaler
NAND-Kanäle verwendeten Muster wiederholt werden innerhalb
einer unmittelbar benachbarten oberen Auswahlgateleitung zum Bereitstellen
von Duplikaten voneinander. Bei noch weiteren Ausführungsformen
des Erfindungskonzepts ist das bei einer der oberen Auswahlgateleitungen
verwendete Muster ein Spiegelbild des bei der unmittelbar benachbarten
oberen Auswahlgateleitung verwendeten Musters. Bei noch weiteren
Ausführungsformen des Erfindungskonzepts können
die versetzten, vertikalen NAND-Kanäle gemäß einem
Zufallsmuster ausgebildet sein.at
Still further embodiments of the inventive concept
can be used to offset directly adjacent, vertical
NAND channels used patterns are repeated within
an immediately adjacent upper select gate line for providing
of duplicates of each other. In still further embodiments
of the inventive concept is at one of the upper select gate lines
pattern used is a mirror image of that in the immediately adjacent one
top selection gate line used pattern. For even more
Embodiments of the inventive concept can
the offset, vertical NAND channels according to a
Be formed random pattern.
Bei
noch weiteren Ausführungsformen des Erfindungskonzepts
können die versetzten, vertikalen NAND-Kanäle
angeordnet sein innerhalb von getrennten oberen Auswahlgateleitungen,
die mit einer einzelnen gemeinsamen unteren Auwahlgateleitung gepaart
sind. Bei noch weiteren Ausführungsformen des Erfindungskonzepts
können die versetzten, vertikalen NAND-Kanäle
mit getrennten oberen Auswahlgateleitungen gekoppelt sein, die innerhalb
jeweiliger getrennter unterer Auswahlgateleitungen gepaart sind.at
Still further embodiments of the inventive concept
can use the offset, vertical NAND channels
be arranged within separate upper selection gate lines,
which paired with a single common bottom selector line
are. In still further embodiments of the inventive concept
can use the offset, vertical NAND channels
be coupled with separate upper selection gate lines within
respective separate lower selector gate lines.
Bei
noch weiteren Ausführungsformen des Erfindungskonzepts
sind unmittelbar benachbarte der oberen Auswahlgateleitungen (bei
denen die versetzten, vertikalen NAND-Kanäle eingesetzt
sind) selbst versetzt voneinander in einer Richtung der Kanäle.
Bei einigen Ausführungsformen des Erfindungskonzepts werden
die unmittelbar benachbarten, versetzten, vertikalen NAND-Kanäle
innerhalb einer Vorrichtung eingesetzt, bei der Wortleitungen, die
zum Programmieren unmittelbar benachbarter, vertikaler NAND-Kanäle
verwendet werden, voneinander durch ein Isoliermaterial getrennt
sind. Bei noch weiteren Ausführungsformen des Erfindungskonzepts
sind die zum Programmieren unmittelbar benachbarter Kanäle
verwendeten Wortleitungen an eine gemeinsame Wortleitung gekoppelt.
Bei noch weiteren Ausführungsformen des Erfindungskonzepts
greifen die oberen Auswahlgateleitungen, die zusammen mit den versetzten,
vertikalen NAND-Kanälen eingesetzt werden, ineinander.
Bei weiteren Ausführungsformen des Erfindungskonzepts greifen
obere Auswahlgateleitungen, die zum Aktivieren unmittelbar benachbarter
vertikaler NAND-Kanäle verwendet werden, nicht ineinander.at
Still further embodiments of the inventive concept
are immediately adjacent to the upper select gate lines (at
which used the offset, vertical NAND channels
are) offset even from each other in one direction of the channels.
In some embodiments of the inventive concept
the immediately adjacent, offset, vertical NAND channels
used within a device in which word lines, the
for programming immediately adjacent, vertical NAND channels
used, separated from each other by an insulating material
are. In still further embodiments of the inventive concept
are the ones for programming immediately adjacent channels
used word lines coupled to a common word line.
In still further embodiments of the inventive concept
grab the upper selection gate lines, which together with the offset,
vertical NAND channels are inserted into each other.
In further embodiments of the inventive concept access
upper select gate lines, which are used to activate immediately adjacent ones
vertical NAND channels are used, not into each other.
Die 1A und 1B sind
eine schematische Draufsicht bzw. eine Querschnittsansicht, die
eine Mehrzahl von unmittelbar benachbarten, alternierend versetzten,
vertikalen NAND-Kanälen bei einigen Ausführungsformen
des Erfindungskonzepts darstellen. Gemäß 1A erstrecken
sich die Bitleitungen BL in einer Richtung D derart, dass sie obere
Auswahlgateleitungen USG1 und USG2 kreuzen, von denen sich beide in
einer Richtung erstrecken, die senkrecht zu der Richtung D ist.
Jede der Bitleitungen BL ist elektrisch verbunden mit einem einzelnen
vertikalen NAND-Kanal PL innerhalb jeder der oberen Auswahlgateleitungen USG1
und USG2. Zum Beispiel erstreckt sich die Bitleitung BL1 in der
Richtung D über die obere Auswahlgateleitung USG1 derart,
dass sie einen ersten vertikalen NAND-Kanal PL1 elektrisch kontaktiert.
Die Bitleitung BL setzt sich in der Richtung D derart fort, dass
sie über die obere Auswahlgateleitung USG2 kreuzt und einen zweiten
vertikalen NAND-Kanal PL2 elektrisch kontaktiert.The 1A and 1B are a schematic plan view and a cross-sectional view, respectively Represent a plurality of immediately adjacent, alternately offset, vertical NAND channels in some embodiments of the inventive concept. According to 1A the bit lines BL extend in a direction D so as to cross upper select gate lines USG1 and USG2, both of which extend in a direction perpendicular to the direction D. Each of the bit lines BL is electrically connected to a single vertical NAND channel PL within each of the upper select gate lines USG1 and USG2. For example, the bit line BL1 extends in the direction D via the upper select gate line USG1 so as to electrically contact a first vertical NAND channel PL1. The bit line BL continues in the direction D so as to cross across the upper select gate line USG2 and electrically contact a second vertical NAND channel PL2.
Wie
weiter in 1A gezeigt, ist jede der oberen
Auswahlgateleitungen USG1 und USG2 elektrisch gekoppelt an eine
Mehrzahl von vertikalen NAND-Kanälen PL, von denen jeder
an eine jeweilige Bitleitung BL gekoppelt ist, die sich in der Richtung
D erstreckt. Bei einigen Ausführungsformen des Erfindungskonzepts sind
unmittelbar benachbarte vertikale NAND-Kanäle PL, die mit
den oberen Auswahlgateleitungen USG1 und USG2 verbunden sind, alternierend
voneinander in der Richtung D versetzt. Insbesondere ist der mit
USG1 verbundene Kanal PL1 von dem unmittelbar benachbarten Kanal
PL3 in der Richtung D versetzt. Darüber hinaus ist der
unmittelbar benachbarte Kanal PL4 auch von dem Kanal PL3 versetzt.
Daher wird es verstanden werden, dass der für jeden der
vertikalen NAND-Kanäle vorgesehene Versatz derart alterniert,
dass ein Zick-Zack- oder ein abgestuftes Muster von vertikalen NAND-Kanälen
bereitgestellt wird, die sich in der Richtung der USG-Leitung USG1
erstrecken, die senkrecht zu der Richtung D ist.As in further 1A 8, each of the upper select gate lines USG1 and USG2 is electrically coupled to a plurality of vertical NAND channels PL, each of which is coupled to a respective bit line BL extending in the direction D. In some embodiments of the inventive concept, immediately adjacent vertical NAND channels PL connected to the upper select gate lines USG1 and USG2 are alternately offset in the direction D. In particular, the channel PL1 connected to USG1 is offset from the immediately adjacent channel PL3 in the direction D. Moreover, the immediately adjacent channel PL4 is also offset from the channel PL3. Therefore, it will be understood that the offset provided for each of the vertical NAND channels alternates to provide a zig-zag or a stepped pattern of vertical NAND channels extending in the direction of the USG line USG1, which is perpendicular to the direction D.
Versetzen
der unmittelbar benachbarten, vertikalen NAND-Kanäle erlaubt
diesen Kanälen, näher zueinander angeordnet zu
sein, da die äußeren Abschnitte der vertikalen
NAND-Kanäle unmittelbar benachbart zu der benachbarten
Bitleitung sind, mehr als der benachbarte Kanal wie er in vielen
herkömmlichen Anordnungen gefunden wird. Wie weiter in 1A gezeigt,
kann dieser für die vertikalen NAND-Kanäle PL
vorgesehene alternierende Versatz periodisch wiederholt sein. Zum
Beispiel sind die mit der oberen Auswahlgateleitung USG gekoppelten
Kanäle PL in einer alternierenden Art und Weise so versetzt,
dass jeder der Kanäle von beiden seinen unmittelbaren Nachbarn
versetzt ist. Darüber hinaus wird dieses alternierende
Muster innerhalb der oberen Auswahlgateleitung USG1 und der oberen
Auswahlgateleitung USG2 wiederholt. Der Gesamteffekt innerhalb der
nichtflüchtigen Speichervorrichtung ist es, die Dichte
der vertikalen NAND-Kanäle zu erhöhen, wodurch
die Dichte an Zellen erhöht wird, und zudem ermöglicht
wird, dass die obere Auswahlgateleitung mehr Kanäle kontaktiert,
wodurch die Kachelgröße innerhalb der Vorrichtung
erhöht wird. Erhöhen der Kachelgröße
innerhalb der Vorrichtung kann umgekehrt die effektive Geschwindigkeit
der Vorrichtung erhöhen, indem ermöglicht wird,
dass mehr Daten gleichzeitig von der Vorrichtung gelesen oder in
die Vorrichtung geschrieben werden.Offsetting the immediately adjacent vertical NAND channels allows these channels to be closer together because the outer portions of the vertical NAND channels are immediately adjacent to the adjacent bitline, more than the adjacent channel as found in many conventional arrangements. As in further 1A As shown, this alternating offset provided for the vertical NAND channels PL may be repeated periodically. For example, the channels PL coupled to the upper select gate line USG are offset in an alternating manner so that each of the channels is offset from both its immediate neighbors. In addition, this alternating pattern is repeated within the upper select gate line USG1 and the upper select gate line USG2. The overall effect within the nonvolatile memory device is to increase the density of the vertical NAND channels, thereby increasing the density of cells, and also allowing the top select gate line to contact more channels, thereby increasing the tile size within the device. Conversely, increasing the tile size within the device may increase the effective speed of the device by allowing more data to be simultaneously read from or written to the device.
Wie
weiter in 1B gezeigt, sind die vertikalen
NAND-Kanäle PL (mit einer Breite F) so angeordnet, dass
die obere Auswahlgateleitung USG über den Zellen angeordnet
ist, die durch die Steuergates (CG) gesteuert werden, wohingegen
die untere Auswahlgateleitung LSG unterhalb der von den Steuergates
gesteuerten Zellen angeordnet ist.As in further 1B 9, the vertical NAND channels PL (having a width F) are arranged such that the upper select gate line USG is located above the cells controlled by the control gates (CG), whereas the lower select gate line LSG is below that controlled by the control gates Cells is arranged.
Es
wird verstanden werden, dass bei einigen Ausführungsformen
des Erfindungskonzepts das Versetzen vertikaler NAND-Kanäle
in der Bitleitungsrichtung gemäß der hier beschriebenen
Konfiguration ermöglichen kann, dass die Kanäle
näher zu den benachbarten Bitleitungen angeordnet sind.
Wenn zum Beispiel ein Kanal vom kreisrunden Typ mit einer Säulenform
oder vom zylindrischen Typ einschließlich eines Röhrentyps und
eines zylindrischen Typs mit Boden von oben gesehen ist, und die
Breite eines Kreises mit F bezeichnet wird, ist die effektive Fläche
definiert als eine Durchschnittsfläche für einen
Kanal zum Belegen einer oberen Oberfläche. Bezug nehmend auf 1A wird
die effektive Fläche für einen Kanal auf 5F2 (= 2F·5F/2 Kanäle) verringert
für eine Vorrichtung der vorliegenden Erfindung mit einem
sich wiederholenden Muster von zwei Kanälen, während
sie 6F2 (= 2F·3F/1 Kanal) für
die Anordnung eines herkömmlichen vertikalen NAND ist.
Für eine Vorrichtung mit einem sich wiederholenden Muster
von drei Kanälen wird die benötigte Fläche
als etwa 4,7F2 (= 2F·7F/3 Kanäle)
berechnet, und für eine Vorrichtung von vier Kanälen
ist die benötigte Fläche 4,5F2 (=
2F·9F/4 Kanäle) mit Bezug auf 3A.It will be understood that in some embodiments of the inventive concept, offsetting vertical NAND channels in the bitline direction according to the configuration described herein may allow the channels to be located closer to the adjacent bitlines. For example, when a circular type channel of a columnar or cylindrical type including a tube type and a bottomed cylindrical type is seen from above, and the width of a circle is designated F, the effective area is defined as an average area for a channel for covering an upper surface. Referring to 1A For example, the effective area for one channel is reduced to 5F 2 (= 2F × 5F / 2 channels) for a device of the present invention having a repeating pattern of two channels while having 6F 2 (= 2F × 3F / 1 channel) for the channel Arrangement of a conventional vertical NAND is. For a device with a repeating pattern of three channels, the area required is calculated to be approximately 4.7F 2 (= 2F * 7F / 3 channels), and for a four channel device, the area required is 4.5F 2 (= 2F · 9F / 4 channels) with respect to 3A ,
Von
daher ist die Integration einer Vorrichtung, z. B. nichtflüchtige
Vorrichtungen wie z. B. NAND, erhöht. Gemäß der
vorliegenden Erfindung ist die Programmier- und Lesegeschwindigkeit
auch vervielfacht, da die Kachelgröße vervielfacht
ist.From
therefore, the integration of a device, for. B. non-volatile
Devices such. B. NAND, increased. According to the
present invention is the programming and reading speed
also multiplied, since the tile size multiplies
is.
2A–2C sind
eine schematische Draufsicht, eine perspektivische Ansicht und eine
schematische, perspektivische Ansicht einer Mehrzahl von unmittelbar
benachbarten, versetzten, vertikalen NAND-Kanälen bei einigen
Ausführungsformen des Erfindungskonzepts. Insbesondere
stellt 2A eine Konfiguration dar, bei
der vertikale NAND-Kanäle voneinander in der Bitleitungsrichtung
D versetzt sind in einem sich wiederholenden Muster von drei Kanälen.
Insbesondere wiederholt sich das Versatzmuster jeden dritten Kanal, der
sich in der Richtung der oberen Auswahlgateleitungen USG1 und USG2
erstreckt. In anderen Worten, während eine der Zeilen von
Kanälen als miteinander ausgerichtet betrachtet werden
kann, sind die anderen beiden Kanäle innerhalb des Musters
von dreien versetzt von dem Anfangskanal, so dass zwei von den drei vertikalen
Kanälen von dem ausgerichteten Kanal versetzt sind. 2A - 2C FIG. 12 is a schematic plan view, a perspective view, and a schematic perspective view of a plurality of immediately adjacent offset vertical NAND Ka. FIG in some embodiments of the inventive concept. In particular, presents 2A Fig. 10 is a configuration in which vertical NAND channels are offset from each other in the bit line direction D in a repeating pattern of three channels. More specifically, the offset pattern repeats every third channel extending in the direction of the upper select gate lines USG1 and USG2. In other words, while one of the rows of channels may be considered to be aligned with one another, the other two channels within the pattern of three are offset from the seed channel so that two of the three vertical channels are offset from the aligned channel.
Wie
weiter in den 2A–2C dargestellt
ist, kann das darin gezeigte Muster die Dichte von Zellen (und die
Leistungsfähigkeit der entsprechenden nichtflüchtigen
Speichervorrichtung) erhöhen durch Erhöhen der
Anzahl von Kanälen innerhalb jeder der oberen Auswahlgateleitungen.
Darüber hinaus stellen die 2A–2C dar,
dass die Anordnung von unmittelbar benachbarten, vertikalen NAND-Kanälen,
die bei beiden der oberen Auswahlgateleitungen vorgesehen sind,
symmetrisch zueinander sein kann, so dass die bei der oberen Auswahlgateleitung
USG1 gezeigte Anordnung ein Duplikat der bei der oberen Auswahlgateleitung USG2
gezeigten ist.As further in the 2A - 2C 12, the pattern shown therein may increase the density of cells (and the performance of the corresponding nonvolatile memory device) by increasing the number of channels within each of the upper select gate lines. In addition, the 2A - 2C in that the arrangement of immediately adjacent vertical NAND channels provided on both of the upper select gate lines may be symmetrical with each other so that the arrangement shown on the upper select gate line USG1 is a duplicate of that shown on the upper select gate line USG2.
Die 3A–3E sind
eine schematische Draufsicht, eine perspektivische Ansicht, eine
schematische, perspektivische Ansicht, eine Draufsicht bzw. eine
Querschnittsansicht, die noch weitere Ausführungsformen
des Erfindungskonzepts darstellen, welche versetzte, vertikale NAND-Kanäle
verwenden. Insbesondere zeigen die 3A–3E eine
Anordnung von vier vertikalen NAND-Kanälen in einer versetzten
Anordnung. Wie weiter in den 3A–3E gezeigt
ist, sind die getrennten oberen Auswahlgateleitungen USG1 und USG2
gepaart mit einer einzelnen gemeinsamen unteren Auswahlgateleitung
LSG.The 3A - 3E 12 are a schematic plan view, a perspective view, a schematic perspective view, a plan view, and a cross-sectional view, respectively, illustrating still further embodiments of the inventive concept using offset vertical NAND channels. In particular, the show 3A - 3E an arrangement of four vertical NAND channels in a staggered arrangement. As further in the 3A - 3E 2, the separate upper select gate lines USG1 and USG2 are paired with a single common lower select gate line LSG.
Darüber
hinaus sind die innerhalb der oberen Auswahlgateleitung USG1 und
der oberen Auswahlgateleitung USG2 gezeigten Anordnungen symmetrisch,
so dass jede ein Duplikat der anderen ist. Außerdem veranschaulicht
der Bereich A in 3A, dass der auf die unmittelbar
benachbarten NAND-Kanäle angewendete Versatz die Dichte
der Zellen erhöhen kann, so dass die vier innerhalb des
Bereichs A gezeigten Zellen effektiv in etwa das 4,5-fache der Fläche
des Standardkanals gepackt werden können, was einen Anstieg
in der Dichte verglichen zu einigen herkömmlichen Ansätzen
darstellt.Moreover, the arrangements shown within the upper select gate line USG1 and the upper select gate line USG2 are symmetrical so that each is a duplicate of the others. In addition, the area A in FIG 3A in that the offset applied to the immediately adjacent NAND channels can increase the density of the cells so that the four cells shown within the region A can effectively be packed about 4.5 times the area of the standard channel, indicating an increase in represents the density compared to some conventional approaches.
4 ist
eine schematische Draufsicht einer Mehrzahl von unmittelbar benachbarten
und versetzten vertikalen NAND-Kanälen gemäß einigen
Ausführungsformen der vorliegenden Erfindung. Eine in 4 gezeigte
Anordnung verwendet ein Muster von vier Kanälen, die voneinander
versetzt sind. Insbesondere sind die Kanäle PL1–PL4,
die als an die obere Auswahlgateleitung USG1 gekoppelt dargestellt
sind, alle voneinander in der Bitleitungsrichtung D versetzt. Darüber
hinaus wiederholt sich dieses Muster in der Richtung, die senkrecht
zu der Bitleitungsrichtung D ist. Außerdem sind die Anordnungen
bei der oberen Auswahlgateleitung USG1 und der oberen Auswahlgateleitung
USG2 Spiegelbilder voneinander relativ zu der Bezugslinie M. 4 FIG. 12 is a schematic plan view of a plurality of immediately adjacent and offset vertical NAND channels according to some embodiments of the present invention. FIG. An in 4 The arrangement shown uses a pattern of four channels offset from one another. In particular, the channels PL1-PL4, which are shown coupled to the upper select gate line USG1, are all offset from each other in the bit line direction D. In addition, this pattern repeats in the direction perpendicular to the bit line direction D. In addition, the arrangements at the upper select gate line USG1 and the upper select gate line USG2 are mirror images of each other relative to the reference line M.
Die 5A–5D sind
eine perspektivische Ansicht, eine schematische, perspektivische
Ansicht, eine Draufsicht bzw. eine Querschnittsansicht, die die
Mehrzahl von unmittelbar benachbarten, versetzten NAND-Kanälen
darstellen, die innerhalb getrennter oberer Auswahlgateleitungen
angeordnet sind, welche mit ähnlichen voneinander getrennten
unteren Auswahlgateleitungen gepaart sind, bei einigen Ausführungsformen
des Erfindungskonzepts und analog zu den oben mit Bezug auf die 3A–3E beschriebenen.
Jedoch zeigen die 5A–5D,
dass die Mehrzahl von versetzten, vertikalen NAND-Kanälen
PL an jeweils eine der einzelnen oberen Auswahlgateleitungen USG1
und USG2 gekoppelt sind, und weiter, dass jede der oberen Auswahlgateleitungen
USG1 und USG2 gepaart ist mit einer einzelnen unteren Auswahlgateleitung LSG1
und LSG2.The 5A - 5D FIG. 15 is a perspective view, a schematic perspective view, a plan view and a cross-sectional view, respectively, illustrating the plurality of immediately adjacent offset NAND channels disposed within separate upper select gate lines paired with similar separate lower select gate lines some embodiments of the inventive concept and analogous to those described above with reference to 3A - 3E described. However, the show 5A - 5D in that the plurality of offset vertical NAND channels PL are coupled to respective ones of the individual upper select gate lines USG1 and USG2, and further that each of the upper select gate lines USG1 and USG2 is paired with a single lower select gate line LSG1 and LSG2.
Die 6A–6E sind
eine schematische Draufsicht, eine perspektivische Ansicht, eine
schematische, perspektivische Ansicht, eine Draufsicht bzw. eine
Querschnittsansicht bei einigen Ausführungsformen des Erfindungskonzepts,
die unmittelbar benachbarte, alternierend versetzte, vertikale NAND-Kanäle
darstellen, welche an obere Auswahlgateleitungen gekoppelt sind,
die voneinander versetzt sind. Insbesondere zeigen die 6A–6E eine
obere Auswahlgateleitung USG1, USG3 ..., die unmittelbar benachbart
zu einer zweiten oberen Auswahlgateleitung USG2, USG4 ... ist. Die
Bitleitungen BL erstrecken sich über die oberen Auswahlgateleitungen
USG1 und USG2 in der Richtung D derart, dass sie die Kanäle
PL elektrisch kontaktieren. Es wird verstanden werden, dass die
oberen Auswahlgateleitungen USG1 und USG2 voneinander in einer Richtung
der vertikalen Kanäle PL versetzt sind. Zum Beispiel wie
in 6B gezeigt, ist die obere Auswahlgateleitung USG1
oberhalb der oberen Auswahlgateleitung USG2 dargestellt. Dementsprechend
können bei einigen Ausführungsformen des Erfindungskonzepts
zusätzlich dazu, dass die Mehrzahl von unmittelbar benachbarten,
vertikalen NAND-Kanälen alternierend versetzt sind, die
oberen Auswahlgateleitungen, die zum Aktivieren dieser Kanäle
verwendet werden, auch voneinander in der Richtung der Kanäle
versetzt sein bei einigen Ausführungsformen des vorliegenden
Erfindungskonzepts.The 6A - 6E 12 are a schematic plan view, a perspective view, a schematic perspective view, a plan view, and a cross-sectional view, in some embodiments of the inventive concept, illustrating immediately adjacent, alternately offset vertical NAND channels coupled to upper select gate lines offset from one another are. In particular, the show 6A - 6E an upper select gate line USG1, USG3 ... which is immediately adjacent to a second upper select gate line USG2, USG4 .... The bit lines BL extend over the upper select gate lines USG1 and USG2 in the direction D so as to electrically contact the channels PL. It will be understood that the upper select gate lines USG1 and USG2 are offset from each other in a direction of the vertical channels PL. For example, as in 6B 2, the upper select gate line USG1 is shown above the upper select gate line USG2. Accordingly, in some embodiments of the inventive concept, in addition to having the plurality of immediately adjacent vertical NAND channels alternately offset, the upper select gate lines connected to the Activation of these channels may also be offset from each other in the direction of the channels in some embodiments of the present inventive concept.
Die 7A–7C sind
eine schematische Draufsicht, eine perspektivische Ansicht bzw.
eine Draufsicht bei einigen Ausführungsformen des Erfindungskonzepts,
die unmittelbar benachbarte, alternierend versetzte, vertikale NAND-Kanäle
darstellen, die geteilt wurden. Insbesondere wie in 7A gezeigt
können die geteilten Kanäle vorgesehen werden
durch Trennen von etwas, was ansonsten als ein einzelner Kanal PLS ausgebildet
würde, in zwei getrennte Kanäle, die voneinander
isoliert sind. Wie in 1–6 ist der vertikale Kanal, wo der Kanal
geformt werden wird, von einer Säulen- oder Röhrenform,
und USG oder LSG umgibt den vertikalen Kanal. Im Gegensatz dazu
sollten bei 7A–7C,
wo ein vertikaler Kanal vom geteilten Typ ist und getrennte Teilkanäle
sich gegenüberstehen, sollten Teilkanäle mit einer
anderen USG oder LSG verbunden sein, da sie mit der gleichen Bitleitung
und Wortleitung verbunden sind. Somit arbeiten die oberen Auswahlgateleitungen,
die die NAND-Kanal-Teilkanäle kontaktieren im Betrieb unabhängig
voneinander. Wie z. B. in 7B gezeigt,
sind die Teilkanäle PL da ausgebildet, wo ansonsten ein
einzelner Kanal wie z. B. oben in 5A gezeigt
sein würde. Darüber hinaus können getrennte
obere Auswahlgateleitungen USG1–4 elektrisch jeden der
Teilkanäle kontaktieren, sodass jeder unabhängig
arbeiten kann. Zum Beispiel ist USG1 als elektrisch an eine Seite
des Teilkanals PL gekoppelt dargestellt, wohingegen die obere Auswahlgateleitung
USG2 an die gegenüberliegende Seite des Teilkanals PL gekoppelt
dargestellt ist. Außerdem kann die untere Auswahlgateleitung
LSG gemeinsam mit jeder der getrennten oberen Auswahlgateleitungen
vorgesehen sein.The 7A - 7C FIG. 12 is a schematic plan view, perspective view and plan view, respectively, in some embodiments of the inventive concept illustrating immediately adjacent, alternately offset vertical NAND channels that have been split. FIG. In particular as in 7A As shown, the split channels may be provided by separating what would otherwise be formed as a single channel PLS into two separate channels which are isolated from each other. As in 1 - 6 For example, the vertical channel where the channel will be formed is of a columnar or tubular shape, and USG or LSG surrounds the vertical channel. By contrast, at 7A - 7C where a vertical channel is of the shared type and separate sub-channels are facing each other, sub-channels should be connected to another USG or LSG since they are connected to the same bit line and word line. Thus, the upper select gate lines that contact the NAND channel subchannels operate independently of each other. Such as In 7B shown, the sub-channels PL are formed where otherwise a single channel such. B. above in 5A would be shown. In addition, separate upper selector gate lines USG1-4 can electrically contact each of the subchannels so that each can operate independently. For example, USG1 is shown as being electrically coupled to one side of the sub-channel PL, whereas the upper selection gate line USG2 is shown coupled to the opposite side of the sub-channel PL. In addition, the lower select gate line LSG may be provided in common with each of the separated upper select gate lines.
Die 8A und 8B sind
eine perspektivische Ansicht und eine Draufsicht bei einigen Ausführungsformen
des Erfindungskonzepts, die unmittelbar benachbarte, alternierend
versetzte, vertikale NAND-Kanal-Teilkanäle mit getrennten
unteren Auswahlgateleitungen zeigen, die mit den getrennten oberen Auswahlgateleitungen
gepaart sind. Wie zum Beispiel in 8A gezeigt,
ist die obere Auswahlgateleitung USG1 an eine Seite des Teilkanals
PL gekoppelt, wohingegen die obere Auswahlgateleitung USG2 an die
gegenüberliegende Seite des Teilkanals gekoppelt ist. Darüber
hinaus ist die untere Auswahlgateleitung 1 mit der oberen
Auswahlgateleitung USG1 gepaart, und die untere Auswahlgateleitung
LSG2 ist mit der oberen Auswahlgateleitung USG2 gepaart. Dementsprechend
können bei einigen Ausführungsformen des Erfindungskonzepts
die getrennten unteren Auswahlgateleitungen mit getrennten oberen
Auswahlgateleitungen gepaart sein. Diese Ausführungsform
kann angewendet werden auf die in „Bit Cost Scalable
Technology With Punch And Plug Process For Ultrahigh Density Flash
Memory” von H. Tanaka et al. in Symp. On VLSI Tech. Dig.,
Seiten 14-15 (2007) , offenbarte Vorrichtung.The 8A and 8B 12 are a perspective view and a plan view, in some embodiments of the inventive concept, showing immediately adjacent, alternately offset vertical NAND channel sub-channels with separate lower select gate lines paired with the separate upper select gate lines. Like in 8A As shown, the upper select gate line USG1 is coupled to one side of the sub-channel PL, whereas the upper select gate line USG2 is coupled to the opposite side of the sub-channel. In addition, the lower selection gate line 1 is paired with the upper select gate line USG1, and the lower select gate line LSG2 is paired with the upper select gate line USG2. Accordingly, in some embodiments of the inventive concept, the separate lower select gate lines may be paired with separate upper select gate lines. This embodiment can be applied to the in "Bit Cost Scalable Technology With Punch And Plug Process For Ultrahigh Density Flash Memory" by H. Tanaka et al. in Symp. On VLSI Tech. Dig., Pages 14-15 (2007) , revealed device.
Die 9A–9C sind
eine schematische Draufsicht, eine perspektivische Ansicht bzw.
eine Draufsicht bei einigen Ausführungsformen des Erfindungskonzepts,
die unmittelbar benachbarte, versetzte, vertikale NAND-Kanal-Teilkanäle
darstellen, welche ineinander greifende (bzw. verschränkte)
obere Auswahlgateleitungen besitzen. Wie z. B. in 9A gezeigt,
sind gegenüberliegende Seiten PL1 und PL2 des Teilkanals,
der ansonsten Teil eines einzelnen Kanals PLS wäre, mit
verschiedenen oberen Auswahlgateleitungen USG1 und USG2 gekoppelt.
Darüber hinaus sind die oberen Auswahlgateleitungen USG1
und USG3 (die elektrisch miteinander gekoppelt sind) mit der oberen
Auswahlgateleitung USG2 verschränkt, so dass sich zumindest
ein Abschnitt der oberen Auswahlgateleitung USG2 innerhalb einer Öffnung
erstreckt, die durch die Anordnung der oberen Auswahlgateleitungen
USG1 und USG3 begrenzt wird. Genauso ist die obere Auswahlgateleitung USG3
verschränkt mit den oberen Auswahlgateleitungen USG2 und
USG4, so dass zumindest ein Abschnitt der oberen Auswahlgateleitung
USG3 sich innerhalb einer Öffnung erstreckt, die begrenzt
wird durch die Anordnung der oberen Auswahlgateleitungen USG2 und
USG4. Dementsprechend sind unmittelbar benachbarte Teilkanäle
PL, die von verschiedenen Kanälen PLS gebildet sind, elektrisch
an verschiedene obere Auswahlgateleitungen gekoppelt. Außerdem
können die einzelnen oberen Auswahlgateleitungen gepaart
sein mit einer gemeinsamen unteren Auswahlgateleitung LSG1, wie
z. B. in 9B gezeigt ist.The 9A - 9C FIG. 12 is a schematic plan view, perspective view and plan view, respectively, in some embodiments of the inventive concept, illustrating immediately adjacent offset vertical NAND channel subchannels having interleaved upper select gate lines. Such as In 9A 2, opposite sides PL1 and PL2 of the sub-channel, which would otherwise be part of a single channel PLS, are coupled to different upper select gate lines USG1 and USG2. Moreover, the upper select gate lines USG1 and USG3 (which are electrically coupled together) are interleaved with the upper select gate line USG2 such that at least a portion of the upper select gate line USG2 extends within an aperture bounded by the array of upper select gate lines USG1 and USG3 , Likewise, the upper select gate line USG3 is interleaved with the upper select gate lines USG2 and USG4 so that at least a portion of the upper select gate line USG3 extends within an aperture bounded by the arrangement of the upper select gate lines USG2 and USG4. Accordingly, immediately adjacent sub-channels PL formed by different channels PLS are electrically coupled to different upper select gate lines. In addition, the individual upper selection gate lines may be paired with a common lower selection gate line LSG1, such as the one shown in FIG. In 9B is shown.
Die 10A und 10B sind
eine perspektivische Ansicht bzw. eine Draufsicht bei einigen Ausführungsformen
des Erfindungskonzepts, die eine Mehrzahl von unmittelbar benachbarten,
versetzten, vertikalen NAND-Kanal-Teilkanälen darstellen,
die an verschränkte obere Auswahlgateleitungen gekoppelt
sind, welche gepaart sind mit ähnlich getrennten, verschränkten
unteren Auswahlgateleitungen LSG.The 10A and 10B 12 are a perspective view and a plan view, respectively, in some embodiments of the inventive concept, illustrating a plurality of immediately adjacent offset vertical NAND channel sub-channels coupled to interleaved upper select gate lines paired with similarly separated, interleaved lower select gate lines LSG ,
Die 11A und 11B sind
eine schematische Draufsicht bzw. eine perspektivische Ansicht bei einigen
Ausführungsformen des Erfindungskonzepts, die eine Mehrzahl
von unmittelbar benachbarten, alternierend versetzten, vertikalen
NAND-Kanal-Teilkanälen darstellen, die gekoppelt sind an
nicht-verschränkte obere Auswahlgateleitungen. Wie insbesondere
in 11A darstellt, sind Teilkanäle, die von
verschiedenen Säulen gebildet werden und unmittelbar benachbart
zueinander ausgebildet sind, elektrisch an obere Auswahlgateleitungen
gekoppelt, die miteinander gekoppelt sind. Insbesondere 11A zeigt, dass z. B. das obere Auswahlgate USG2
elektrisch verbunden ist mit einer ersten Mehrzahl von Teilkanälen
PL1, wohingegen die obere Auswahlgateleitung 3 elektrisch
verbunden ist mit einer getrennten Mehrzahl von Teilkanälen
PL2, die benachbart zu der ersten Mehrzahl von Teilkanälen
sind. Darüber hinaus sind die erste und die zweite Mehrzahl
von Teilkanälen PL1 und PL2 verknüpft mit verschiedenen
Säulen PLS1 und PLS2, die verwendet werden zum Bilden der
Teilkanäle. Außerdem ist die obere Auswahlgateleitung
USG2 elektrisch verbunden mit der oberen Auswahlgateleitung USG3.
Allgemein sind die oberen Auswahlgateleitungen, die miteinander
verbunden sind zum Kontaktieren unmittelbar benachbarter Teilkanäle,
bei einigen Ausführungsformen des Erfindungskonzepts nicht
miteinander verschränkt im Gegensatz zu der z. B. in 10A und 10B gezeigten Anordnung.
Die Art und Weise des elektrischen Verbindens von USG2 und USG3
ist nicht beschränkt und variiert gemäß dem
Erfindungskonzept der vorliegenden Erfindung. Zum Beispiel können
USG2 und USG3 derart strukturiert sein, dass sie eine Linie bilden.
Alternativ können sie mittels anderer Verlängerungen
verbunden sein, wie z. B. einer „Durchkontaktierung”.
Diese Ausführungsform kann angewendet werden auf die Vorrichtung,
die in der US-Patentveröffentlichung
Nr. 2009-0121271 mit dem Titel „Verticle-Type
Non-Volatile Memory Devices” offenbart ist, wobei ein weiterer
Graben zum Trennen des Metallgates benötigt wird.The 11A and 11B 12 are a schematic plan view and a perspective view, respectively, in some embodiments of the inventive concept, illustrating a plurality of immediately adjacent, alternately offset vertical NAND channel sub-channels coupled to non-entangled top select gate lines. As in particular in 11A 2, subchannels formed by different pillars and formed immediately adjacent to each other are electrically coupled to upper select gate lines which are coupled together. Especially 11A shows that z. B. the upper Selection gate USG2 is electrically connected to a first plurality of sub-channels PL1, whereas the upper selection gate line 3 is electrically connected to a separate plurality of sub-channels PL2, which are adjacent to the first plurality of sub-channels. Moreover, the first and second pluralities of sub-channels PL1 and PL2 are associated with different columns PLS1 and PLS2 used to form the sub-channels. In addition, the upper select gate line USG2 is electrically connected to the upper select gate line USG3. In general, the upper select gate lines connected together to contact immediately adjacent subchannels are not interleaved in some embodiments of the inventive concept as opposed to e.g. In 10A and 10B shown arrangement. The manner of electrically connecting USG2 and USG3 is not limited and varies according to the inventive concept of the present invention. For example, USG2 and USG3 may be structured to form a line. Alternatively, they may be connected by means of other extensions, such. B. a "via". This embodiment can be applied to the device described in U.S. Patent Nos. 5,417,866 U.S. Patent Publication No. 2009-0121271 entitled "Verticle-Type Non-Volatile Memory Devices", wherein a further trench is needed to separate the metal gate.
12 ist
eine schematische Wiedergabe einer Standardformfaktor-Speicherkarte 10 bei
einigen Ausführungsformen des Erfindungskonzepts, die nichtflüchtige
Speichervorrichtungen mit unmittelbar benachbarten, versetzten,
vertikalen NAND-Kanälen (entweder geteilt oder nicht geteilt)
enthalten kann. Im Betrieb kann die Standardformfaktorspeicherkarte 10 Datenanschlussstifte 13 entlang
eines Rands davon vorsehen, so dass Daten zu/von der Karte bereitgestellt
werden können. Außerdem kann eine Prozessorschaltung 11 den
Betrieb der Speicherkarte 10 koordinieren, so dass in der
Speicherkarte 10 bereitgestellte Daten innerhalb eines
nichtflüchtigen Speichers 12 gespeichert werden
durch Abgeben von Daten und Anweisungen an diesen. Außerdem
kann bei einigen Ausführungsformen des Erfindungskonzepts
die Prozessorschaltung 11 Anweisungen an den nichtflüchtigen
Speicher 12 abgeben zum Abrufen angeforderter Daten, die
dann wiederum von der Speicherkarte 10 über die
Datenanschlussstifte 13 bereitgestellt werden. 12 is a schematic representation of a standard form factor memory card 10 in some embodiments of the inventive concept, which may include nonvolatile memory devices having immediately adjacent, offset, vertical NAND channels (either split or un-split). In operation, the standard form factor memory card 10 Data pins 13 along an edge thereof so that data can be provided to / from the card. In addition, a processor circuit 11 the operation of the memory card 10 coordinate so that in the memory card 10 provided data within a non-volatile memory 12 are stored by giving data and instructions to them. Additionally, in some embodiments of the inventive concept, the processor circuitry may be 11 Instructions to the non-volatile memory 12 to retrieve requested data, which in turn is taken from the memory card 10 via the data pins 13 to be provided.
Es
wird verstanden werden, dass eine Speicherkarte eine mit dem Formfaktor
einer Multi-Media-Karte(MMC)/sicheren digitalen Speicherkarte (SD)
kompatiblen Speicherkarte sein kann. Wie er hier verwendet wird,
bedeutet der Begriff „Formfaktor” die physikalische
Größe und Form der Speicherkarte. Darüber
hinaus wird der Formfaktor von Speicherkarten gemäß einigen
Ausführungsformen der Erfindung hier beschrieben als eine
Multi-Media-Karte (MMC)/sichere digitale Speicherkarte, die eine
Größe und eine Form besitzt, die es solchen Speicherkarten
erlaubt, mit anderen kompatiblen Vorrichtungen wie z. B. Lesegeräten
verwendet zu werden. Wie den Fachleuten in diesem Bereich der Technik
bekannt ist, stellt SD eine später entwickelte Version des
MMC-Standards dar, der es ermöglicht, dass MMC-kompatible
Speicherkarten mit SD-kompatiblen Vorrichtungen verwendet werden.
Bei einigen Ausführungsformen des Erfindungskonzepts messen MMC/SD-Formfaktor-kompatible
Vorrichtungen etwa 32 mm × etwa 24 mm × etwa 1,4
mm und können im Wesentlichen wie in 12 gezeigt
geformt sein. Der MMC- und der SD-Standard werden weiter diskutiert
in dem World Wide Web unter „mmca.org”.It will be understood that a memory card may be a memory card compatible with the form factor of a multi-media card (MMC) / secure digital memory card (SD). As used herein, the term "form factor" means the physical size and shape of the memory card. In addition, the memory card form factor according to some embodiments of the invention is described herein as a multi-media card (MMC) / secure digital memory card having a size and a shape that allows such memory cards to communicate with other compatible devices such as memory cards. B. readers to be used. As is known to those skilled in the art, SD represents a later developed version of the MMC standard that allows MMC-compatible memory cards to be used with SD-compatible devices. In some embodiments of the inventive concept, MMC / SD form factor-compatible devices measure about 32 mm x about 24 mm x about 1.4 mm and may be substantially as in FIG 12 be shaped shown. The MMC and SD standards are further discussed on the World Wide Web at "mmca.org".
13 ist
eine schematische Darstellung eines Systems 20 mit einem
nichtflüchtigen Speicher 22 mit unmittelbar benachbarten,
versetzten, vertikalen NAND-Kanälen (entweder geteilt oder
nicht geteilt) bei einigen Ausführungsformen des Erfindungskonzepts.
Insbesondere kann eine Prozessorschaltung 21 zusammenwirken
mit verschiedenen Teilkomponenten des Systems 20 über
einen Bus 24 derart, dass z. B. Daten von dem System 20 über
ein I/O-Teilsystem 23 bereitgestellt werden, das Daten
von außerhalb des Systems 20 empfängt.
Außerdem kann die Prozessorschaltung 21 Daten
von/zu dem nichtflüchtigen Speicher 22 über
den Bus 24 bereitstellen derart, dass z. B. Daten darin
gespeichert werden oder Daten daraus abgerufen werden. Die Daten
können entweder über das I/O-Teilsystem 23 von
außerhalb bereitgestellt werden oder können von dem
nichtflüchtigen Speicher 22 abgerufen werden und
außerhalb des Systems 20 über das I/O-Teilsystem 23 unter
der Steuerung der Prozessorschaltung 21 bereitgestellt
werden. Es wird verstanden werden, dass der nichtflüchtige
Speicher 22 bei einigen Ausführungsformen des
Erfindungskonzepts nichtflüchtige Speichervorrichtungen
mit unmittelbar benachbarten, versetzten, vertikalen NAND-Kanälen
(entweder geteilt oder nicht geteilt) enthalten kann. 13 is a schematic representation of a system 20 with a non-volatile memory 22 with immediately adjacent, offset vertical NAND channels (either split or un-split) in some embodiments of the inventive concept. In particular, a processor circuit 21 interact with different subcomponents of the system 20 over a bus 24 such that z. B. data from the system 20 via an I / O subsystem 23 be provided, the data from outside the system 20 receives. In addition, the processor circuit 21 Data from / to the non-volatile memory 22 over the bus 24 provide such that z. For example, data may be stored therein or data retrieved therefrom. The data can be either through the I / O subsystem 23 may be provided from outside or may be from the nonvolatile memory 22 be retrieved and outside the system 20 via the I / O subsystem 23 under the control of the processor circuit 21 to be provided. It will be understood that the non-volatile memory 22 in some embodiments of the inventive concept, may include nonvolatile memory devices with immediately adjacent, offset, vertical NAND channels (either split or not split).
Die
vertikalen NAND-Vorrichtungen mit einer Mehrzahl von unmittelbar
benachbarten, versetzten, vertikalen Kanälen gemäß der
vorliegenden Erfindung erhöhen die Kachelgröße,
wodurch sich die Lese/Schreib-Leistungsfähigkeit der Vorrichtung
erhöht. Bezug nehmend auf 2C, in
der CG und LSG für die Kanäle gemeinsam vorgesehen
sind, sind beispielhafte Spannungswerte, die an die Bitleitung,
an das obere Auswahlgate (USG) usw. angelegt werden können,
in der Tabelle unten angegeben. In der Tabelle bedeutet Vcc eine „Einschaltspannung” für
USG, bedeutet Vpass eine „Durchlassspannung” zum
Verringern von Programmierstörung, bedeutet Vpgm eine „Programmierspannung”,
bedeutet Verase eine Löschspannung, bedeutet Vread eine „Lesespannung”,
bzw. bedeutet Vverify eine „Verifizierungsspannung”. „Schwebend” bedeutet,
dass das entsprechende Element auf einer bestimmten Spannung schwebt
ohne irgendeine Spannung bereitzustellen. Der Betrieb der vertikalen
NAND-Vorrichtung ist genauer beschrieben in der US-Patentveröffentlichung Nr.
2009-0310425 . Programmierung Löschen Lesen
Vorrichtung
in Fig. 29 (GIDL-Typ) Vorrichtung
in Fig. 23 (Körpergebun-dener Typ)
Ausgewählte
BL 0 Vcc schwebend 0,5~1
V
Nicht
ausgewählte BL Vcc Vcc schwebend 0
V
Ausgewähltes USG Vcc Verase schwebend Vread
Nicht
ausgewähltes USG 0
V Verase schwebend 0
V
Nicht
ausgewähltes CG Vpass 0~1
V 0~1
V Vread
Ausgewähltes
CG Vpgm 0~1
V 0~1
V Vverify
LSG 0
V Verase schwebend Vread
CSL
(nicht dargestellt) 1,5
V Verase schwebend 0
V
PPW
(nicht dargestellt) 0
V Verase Verase 0
V
The vertical NAND devices having a plurality of immediately adjacent offset vertical channels in accordance with the present invention increase tile size, thereby increasing the read / write performance of the device. Referring to 2C , in which CG and LSG are common to the channels, exemplary voltage values that can be applied to the bitline, to the upper select gate (USG), etc., are given in the table below. In the table, Vcc means a "turn-on voltage" for USG, Vpass means a "forward voltage" for reducing a program disturbance, Vpgm means a "programming voltage", Verase means an erase voltage, be Vread indicates a "read voltage", or Vverify means a "verification voltage". "Floating" means that the corresponding element floats at a certain tension without providing any tension. The operation of the vertical NAND device is described in more detail in FIG U.S. Patent Publication No. 2009-0310425 , programming Clear Read
Device in Fig. 29 (GIDL type) Device in Fig. 23 (body-type)
Selected BL 0 Vcc suspended 0.5 ~ 1V
Unselected BL Vcc Vcc suspended 0V
Selected USG Vcc Verase suspended vread
Unselected USG 0V Verase suspended 0V
Not selected CG Vpass 0 ~ 1 v 0 ~ 1 v vread
Selected CG Vpgm 0 ~ 1 v 0 ~ 1 v Vverify
LSG 0V Verase suspended vread
CSL (not shown) 1.5V Verase suspended 0V
PPW (not shown) 0V Verase Verase 0V
Die 14–23 sind
perspektivische Ansichten, welche die Herstellung einer nichtflüchtigen
Speichervorrichtung mit unmittelbar benachbarten, alternierend versetzten,
vertikalen NAND-Kanal-Teilkanälen bei einigen Ausführungsformen
des Erfindungskonzepts darstellen.The 14 - 23 FIG. 15 are perspective views illustrating the fabrication of a nonvolatile memory device having immediately adjacent, alternately offset vertical NAND channel sub-channels in some embodiments of the inventive concept.
Gemäß 14 wird
ein alternierender Stapel von Schichten 1400 ausgebildet,
die letztlich verwendet werden für die Bildung von verschiedenen
gezeigten Merkmalen zum Bereitstellen der nichtflüchtigen
Speichervorrichtungen mit der Mehrzahl von unmittelbar benachbarten,
alternierend versetzten, vertikalen NAND-Kanälen bei einigen
Ausführungsformen des Erfindungskonzepts. Gemäß 15 wird
der Stapel von Schichten 1400 selektiv gemustert und Abschnitte
davon werden entfernt zum Bilden von Kontakten 1501 und 1502,
wo Kanäle schließlich für den nichtflüchtigen
Speicher gebildet werden. Die Form von Masken zum Mustern wird so
hergestellt, dass Kontakte bei dieser Ausführungsform versetzt
sind. Gemäß 16 werden
Materialien in den Ausnehmungen gebildet zum letztendlichen Bereitstellen
der hier beschriebenen Teilkanäle. Zum Beispiel sind die
Materialien Silizium für einen aktiven Bereich mit einer
Säulenform oder einer Röhrenform. In dem Fall
eines aktiven Bereichs von einer Röhrenform kann der ausgesparte
Abschnitt mit einer isolierenden Schicht wie z. B. Siliziumoxid
gefüllt werden.According to 14 becomes an alternating stack of layers 1400 which are ultimately used for the formation of various illustrated features for providing the nonvolatile memory devices having the plurality of immediately adjacent, alternately offset vertical NAND channels in some embodiments of the inventive concept. According to 15 becomes the stack of layers 1400 selectively patterned and portions of it are removed to form contacts 1501 and 1502 where channels are finally formed for the non-volatile memory. The shape of masks for patterning is made so that contacts are offset in this embodiment. According to 16 Materials are formed in the recesses for ultimately providing the subchannels described herein. For example, the materials are silicon for an active region having a columnar or tubular shape. In the case of an active region of a tubular shape, the recessed portion may be provided with an insulating layer, such as an insulating layer. B. silica are filled.
Gemäß 17 wird
ein Bereich zwischen den Kanälen entfernt zum Bilden einer
Aussparung 1700, so dass Abschnitte der gestapelten Schichten 1400,
in denen Wortleitungen (Steuergates) schließlich gebildet werden,
zugänglich sind. Gemäß 18 kann
eine Anzahl von gestapelten Schichten 1400 (wie z. B. den
aus SiN gebildeten) selektiv entfernt werden, sodass seitliche Aussparungen 1800 bereitgestellt
werden, worin Steuergatestrukturen, z. B. Steuergates aus Metall,
schließlich gebildet werden. Gemäß 19 werden
mehrere Schichten (wie z. B. eine Tunnelschicht, eine Ladungsspeicherschicht
und eine blockierende Oxidschicht) nacheinander innerhalb der seitlichen
Ausnehmungen 1800 gebildet, wo die Steuergates schließlich
gebildet werden. Gemäß 20 wird
ein Gatemetallmaterial 2000 in den Aussparungen 1700 zwischen
den Kanälen sowie innerhalb der verbleibenden Hohlräume,
die in den seitlichen Aussparungen 1800 übrig
bleiben, abgeschieden. Das Gatemetallmaterial kann ganz oder teilweise
so abgeschieden werden, dass das Material die seitliche Aussparung 1800 ausreichend
füllen kann. Gemäß 21 wird
ein Abschnitt des Gatemetallmaterials 2000 von der Aussparung 1700 zwischen
benachbarten Kanälen entfernt, um das Gatemetallmaterial 2000 elektrisch
zu trennen, das in den seitlichen Aussparungen 1800 abgeschieden
wurde.According to 17 an area between the channels is removed to form a recess 1700 so that sections of the stacked layers 1400 in which word lines (control gates) are finally made available. According to 18 can be a number of stacked layers 1400 (such as that formed from SiN) are selectively removed so that side recesses 1800 wherein control gate structures, e.g. As control gates made of metal, are finally formed. According to 19 For example, multiple layers (such as a tunneling layer, a charge storage layer and a blocking oxide layer) are sequentially formed within the lateral recesses 1800 where the control gates are finally formed. According to 20 becomes a gate metal material 2000 in the recesses 1700 between the channels as well as within the remaining cavities that are in the lateral recesses 1800 left over, isolated. The gate metal material may be wholly or partially deposited so that the material is the lateral recess 1800 can fill sufficiently. According to 21 becomes a section of the gate metal material 2000 from the recess 1700 between adjacent channels to the gate metal material 2000 electrically separate, in the lateral recesses 1800 was separated.
Gemäß 22 wird
ein Isolationsmaterial 2200 in der Aussparung 1700 zwischen
den Kanälen abgeschieden, sodass die zum Steuern unmittelbar
benachbarter Kanäle verwendeten Steuergates voneinander isoliert
werden können. Gemäß 23 werden
nach dem Bilden von dem USG auf den Kanälen und dem elektrischen
Verbinden von dem USG mit den Kanälen Bitleitungen 2400 gebildet,
die sich über die Kanäle erstrecken. Es wird verstanden
werden, dass das Bilden von oberen Auswahlgateleitungen zwischen
den Bitleitungen und den Kanälen der Einfachheit halber
nicht dargestellt ist.According to 22 becomes an insulation material 2200 in the recess 1700 between the channels, so that the control gates used to control immediately adjacent channels from each other can be isolated. According to 23 are bit lines after forming the USG on the channels and electrically connecting the USG to the channels 2400 formed, which extend over the channels. It will be understood that forming upper select gate lines between the bitlines and the channels is not shown for the sake of simplicity.
Die 24–29 sind
Querschnittsansichten bei einigen Ausführungsformen des
Erfindungskonzepts, welche die Bildung von nichtflüchtigen
Speichervorrichtungen mit einer Mehrzahl von unmittelbar benachbarten,
alternierend versetzten, vertikalen NAND-Kanälen darstellen.
Insbesondere stellen die 24–29 die
Bildung von nichtflüchtigen Speichervorrichtungen dar,
wobei Steuergates, die zum Steuern unmit telbar benachbarter Kanäle
verwendet werden, im Gegensatz zu dem mit Bezug auf die 14–23 beschriebenen
nicht durch ein Isoliermaterial getrennt sind.The 24 - 29 12 are cross-sectional views, in some embodiments of the inventive concept, illustrating the formation of nonvolatile memory devices having a plurality of immediately adjacent, alternately offset, vertical NAND channels. In particular, the 24 - 29 the formation of nonvolatile memory devices, wherein control gates used to control directly adjacent channels, in contrast to that with reference to FIGS 14 - 23 described are not separated by an insulating material.
Gemäß 24 ist
ein alternierender Stapel von Schichten 2500 ähnlich
dem oben mit Bezug auf 14 beschriebenen gebildet. Im
Gegensatz zu den in 14–23 dargestellten
Ausführungsformen besteht der Stapel 2500 aus
leitfähigen Schichten, wie z. B. Silizium, und isolierenden
Schichten, wie z. B. Siliziumoxid. Gemäß 25 werden
Abschnitte der gestapelten Schichten 1400 entfernt, um
Kontakte 2600 in einem Versatzmuster vorzusehen, in dem
die Kanäle schließlich gebildet werden. Gemäß 26 werden
Mehrfachschichten 2700 in den Kontakten 2600 gebildet,
um die Schichten zwischen den Steuergates und dem Kanalmaterial
bereitzustellen, das in dem Kontakt gebildet wird.According to 24 is an alternating stack of layers 2500 similar to the above with respect to 14 formed described. Unlike the in 14 - 23 illustrated embodiments, the stack consists 2500 made of conductive layers, such. As silicon, and insulating layers, such as. For example, silica. According to 25 become sections of the stacked layers 1400 removed to contacts 2600 in an offset pattern in which the channels are finally formed. According to 26 become multiple layers 2700 in the contacts 2600 formed to provide the layers between the control gates and the channel material formed in the contact.
Gemäß 27 ist
für eine Schicht 2800, die über den vertikalen
NAND-Kanälen vorgesehen ist, eine starke Dotierung vorgesehen,
um die Basis für die oberen Auswahlgateleitungen bereitzustellen.
Gemäß 28 werden
die oberen Schichten 2900 derart gemustert, dass die oberen
Auswahlgateleitungen voneinander getrennt sind, so dass sie unabhängig
voneinander die einzelnen Kanäle steuern können.
Gemäß 29 werden
dann die Bitleitungen über den Kanalauswahlleitungen gebildet
und erstrecken sich in einer Richtung, die senkrecht dazu ist. Wie
in 29 gezeigt, werden unmittelbar benachbarte, vertikale
NAND-Kanäle gesteuert durch Steuergates, die durch alternierend
gestapelte Schichten 2500 definiert welche, welche nicht
voneinander getrennt sind. In anderen Worten werden unmittelbar
benachbarte Kanäle 3000 gesteuert durch Steuergates
innerhalb der gestapelten Schichten 2500, die sich zwischen
den unmittelbar benachbarten Kanälen 300 erstrecken
und mit diesen verbunden sind, und die daher nicht durch ein isolierendes
Material voneinander getrennt sind.According to 27 is for a shift 2800 provided over the vertical NAND channels, a heavy doping is provided to provide the base for the upper select gate lines. According to 28 become the upper layers 2900 patterned so that the upper selection gate lines are separated from each other so that they can independently control the individual channels. According to 29 Then, the bit lines are formed over the channel selection lines and extend in a direction perpendicular thereto. As in 29 shown, immediately adjacent vertical NAND channels are controlled by control gates formed by alternately stacked layers 2500 defines those which are not separated. In other words, immediately adjacent channels 3000 controlled by control gates within the stacked layers 2500 extending between the immediately adjacent channels 300 extend and are connected to them, and therefore are not separated by an insulating material.
Wie
hier genauer beschrieben ist, können vertikale NAND-Kanäle
einer nichtflüchtigen Speichervorrichtung in einer versetzten
Art und Weise angeordnet sein, um die vertikalen NAND-Kanäle
innerhalb einer jeweiligen oberen oder unteren Auswahlgateleitung,
die zum Aktivieren dieser Kanäle verwendet wird, dichter zu
packen. Zum Beispiel können unmittelbar benachbarte, vertikale
NAND-Kanäle innerhalb einer bestimmten oberen Auswahlgateleitung
versetzt sein voneinander in der Richtung der Bitleitung, die mit
mehreren oberen Auswahlgateleitungen verbunden ist.As
described in more detail here, vertical NAND channels
a non-volatile memory device in a staggered
Way, be arranged to the vertical NAND channels
within a respective upper or lower selection gate line,
which is used to activate these channels, closer to
pack. For example, immediately adjacent, vertical
NAND channels within a certain upper select gate line
be offset from each other in the direction of the bit line, with
connected to several upper select gate lines.
Der
Versatz der vertikalen NAND-Kanäle kann die Dichte der
Kanäle innerhalb der oberen Auswahlgateleitung erhöhen.
Zum Beispiel kann der Versatz in der Bitleitungsrichtung ermöglichen,
dass die Kanäle näher zueinander angeordnet sind
(in der Richtung der oberen Auswahlgateleitung) als es möglich
wäre, wenn die vertikalen NAND-Kanäle vollkommen
ausgerichtet wären in der Richtung der oberen Auswahlgateleitung.Of the
Offset of the vertical NAND channels can increase the density of the
Increase channels within the upper selection gate line.
For example, the skew in the bit line direction may allow
that the channels are arranged closer to each other
(in the direction of the upper select gate line) as it is possible
would be if the vertical NAND channels are perfect
would be aligned in the direction of the upper select gate line.
Darüber
hinaus kann der Versatz der unmittelbar benachbarten, vertikalen
NAND-Kanäle ermöglichen, dass mehr Kanäle
durch eine einzelne Auswahlgateleitung aktiviert werden, wodurch
die Kachelgröße vergrößert wird
und die effektive Lese/Schreib-Leistungsfähigkeit der Vorrichtung
erhöht wird. In anderen Worten kann das Vergrößern
der Kachelgröße (durch Packen von mehr vertikalen
NAND-Kanälen auf eine einzelne obere Auswahlgateleitung)
ermöglichen, dass während einer einzelnen Operation
mehr Daten in die Vorrichtung geschrieben/von der Vorrichtung gelesen
werden.About that
In addition, the offset of the immediately adjacent, vertical
NAND channels allow more channels
be activated by a single selection gate line, whereby
the tile size is increased
and the effective read / write performance of the device
is increased. In other words, zooming can be done
the tile size (by packing more vertical
NAND channels on a single top select gate line)
allow that during a single operation
more data written / read from the device into the device
become.
Außerdem
können viele verschiedene Muster des Versatzes, die für
die unmittelbar benachbarten, vertikalen NAND-Kanäle verwendet
werden, verwendet werden zum Bereitstellen der oben beschriebenen Vorteile.
Zum Beispiel sieht die Mehrzahl von unmittelbar benachbarten, versetzten,
vertikalen NAND-Kanälen bei einigen Ausführungsformen
des Erfindungskonzepts vor, dass zwei der vertikalen NAND-Kanäle
in der Bitleitungsrichtung versetzt sind, bevor sich das Muster
innerhalb der oberen Auswahlgateleitung wiederholt. Bei noch weiteren
Ausführungsformen des Erfindungskonzepts sind drei vertikale
NAND-Kanäle versetzt in einer Bitleitungsrichtung bevor
sich das Muster wiederholt. Außerdem können bei
den Erfindungskonzepts vier vertikale NAND-Kanäle in der
Bitleitungsrichtung versetzt sein, bevor sich das Muster in der
oberen Auswahlgateleitung wiederholt. Andere sich wiederholende
Muster können verwendet werden.Furthermore
Many different patterns of offset can be used for this
uses the immediately adjacent vertical NAND channels
can be used to provide the advantages described above.
For example, the majority of immediately adjacent, displaced,
vertical NAND channels in some embodiments
of the inventive concept that two of the vertical NAND channels
are skewed in the bit line direction before the pattern
repeated within the upper selection gate line. For even more
Embodiments of the inventive concept are three vertical
NAND channels advance in a bit-line direction
the pattern repeats itself. In addition, at
The concept of the invention four vertical NAND channels in the
Bit line direction be offset before the pattern in the
top selection gate line repeated. Other repetitive ones
Patterns can be used.
Bei
noch weiteren Ausführungsformen des Erfindungskonzepts
kann das zum Versetzen unmittelbar benachbarter vertikaler NAND-Kanäle
verwendete Muster wiederholt werden innerhalb einer unmittelbar
benachbarten oberen Auswahlgateleitung zum Bereitstellen von Duplikaten
voneinander. Bei noch weiteren Ausführungsformen des Erfindungskonzepts
ist das in einer der oberen Auswahlgateleitungen angewandte Muster ein
Spiegelbild des Musters, das in den unmittelbar benachbarten oberen
Auswahlgateleitungen verwendet wird. Bei noch weiteren Ausführungsformen
des Erfindungskonzepts können die versetzten vertikalen NAND-Kanäle
gemäß einem Zufallsmuster konfiguriert sein.at
Still further embodiments of the inventive concept
this can be used for offsetting immediately adjacent vertical NAND channels
Patterns used to be repeated within an immediate
adjacent upper select gate line for providing duplicates
from each other. In still further embodiments of the inventive concept
is the pattern used in one of the top selection gate lines
Mirror image of the pattern in the immediately adjacent upper
Selection gate lines is used. In still further embodiments
of the inventive concept may be the offset vertical NAND channels
be configured according to a random pattern.
Bei
noch weiteren Ausführungsformen des Erfindungskonzepts
können die versetzten, vertikalen NAND-Kanäle
innerhalb getrennter oberer Auswahlgateleitungen angeordnet sein,
die gepaart sind mit einer einzelnen gemeinsamen unteren Auswahlgateleitung.
Bei noch weiteren Ausführungsformen des Erfindungskonzepts
sind die versetzten, vertikalen NAND-Kanäle gekoppelt an
getrennte obere Auswahlgateleitungen, die gepaart sind innerhalb
jeweiliger getrennter unterer Auswahlgateleitungen.at
Still further embodiments of the inventive concept
can use the offset, vertical NAND channels
be arranged within separate upper selection gate lines,
which are paired with a single common lower selection gate line.
In still further embodiments of the inventive concept
The offset, vertical NAND channels are coupled to each other
separate upper selector gate lines mated within
respective separate lower select gate lines.
Bei
noch weiteren Ausführungsformen des Erfindungskonzepts
sind unmittelbar benachbarte obere Auswahlgateleitungen (bei denen
die versetzten vertikalen NAND-Kanäle verwendet werden)
selbst voneinander versetzt in einer Richtung der Kanäle.
Bei einigen Ausführungsformen des Erfindungskonzepts werden
die unmittelbar benachbarten, versetzten, vertikalen NAND-Kanäle
verwendet innerhalb einer Vorrichtung, wobei zum Programmieren unmittelbar
benachbarter, vertikaler NAND-Kanäle verwendete Wortleitungen
voneinander durch ein isolierendes Material getrennt sind. Bei noch
weiteren Ausführungsformen des Erfindungskonzepts sind
die zum Programmieren unmittelbar benachbarter Kanäle verwendeten
Wortleitungen gekoppelt an eine gemeinsame Wortleitung. Bei noch
weiteren Ausführungsformen des Erfindungskonzepts sind
die mit den versetzten, vertikalen NAND-Kanälen verwendeten
oberen Auswahlgateleitungen miteinander verschränkt. Bei
weiteren Ausführungsformen des Erfindungskonzepts sind
zum Aktivieren unmittelbar benachbarter vertikaler NAND-Kanäle
verwendete obere Auswahlgateleitungen nicht miteinander verschränkt.at
Still further embodiments of the inventive concept
are immediately adjacent upper selection gate lines (in which
the offset vertical NAND channels are used)
even offset from each other in one direction of the channels.
In some embodiments of the inventive concept
the immediately adjacent, offset, vertical NAND channels
used within a device, where to program directly
adjacent, vertical NAND channels used word lines
separated from each other by an insulating material. At still
Further embodiments of the inventive concept are
used to program immediately adjacent channels
Word lines coupled to a common word line. At still
Further embodiments of the inventive concept are
those used with the offset, vertical NAND channels
upper selection gate lines entangled with each other. at
Further embodiments of the inventive concept are
for activating immediately adjacent vertical NAND channels
used upper selection gate lines not entangled.
Es
wird den Fachleuten einleuchtend sein, dass verschiedene Abwandlungen
und Variationen bei der Erfindung gemacht werden können.
Somit ist es beabsichtigt, dass die Erfindung die Abwandlungen und
Variationen dieser Erfindung mit abdeckt, vorausgesetzt, dass diese
innerhalb des Schutzumfangs der angehängten Ansprüche
und ihrer Äquivalente fallen.It
will be obvious to the experts that various modifications
and variations can be made in the invention.
Thus, it is intended that the invention the modifications and
Variations of this invention with, provided that these
within the scope of the appended claims
and their equivalents fall.
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- KR 10-2009-0010546 [0001] - KR 10-2009-0010546 [0001]
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