DE102009039369A1

DE102009039369A1 - Circuit arrangement with an integrated transceiver circuit arranged on a circuit carrier and nodes for a bus system

Info

Publication number: DE102009039369A1
Application number: DE102009039369A
Authority: DE
Inventors: Marco Neuscheler; Axel Wenzler; Ricardo Erckert
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2008-11-10
Filing date: 2009-08-29
Publication date: 2010-05-12
Also published as: WO2010052297A2; WO2010052297A3

Abstract

Die Erfindung betrifft eine Schaltungsanordnung (59) mit einer auf einem Schaltungsträger angeordneten integrierten Transceiverschaltung (21) für ein Bussystem (11) und einer auf dem Schaltungsträger angeordneten weiteren integrierten Schaltung (31), wobei die Transceiverschaltung (21) mit der weiteren Schaltung (31) über mindestens eine auf dem Schaltungsträger angeordnete elektrische Verbindung (TxD) zum Übertragen von Impulsen (69) zwischen den beiden Schaltungen (21, 31) verbunden ist. Um eine Schaltungsanordnung (69) bereitzustellen, bei welcher eine elektrische Verbindung (TxD) zwischen zwei integrierten Schaltungen (21, 31) eine Übertragung von Impulsen (69) ermöglicht, bei der eine steigende Flanke und eine fallende Flanke der Impulse möglichst dieselbe Laufzeit (td1, td2) aufweisen, wird vorgeschlagen, dass die elektrische Verbindung (TxD) ein Leiterpaar (65) zum differentiellen Übertragen der Impulse (69) umfasst, sodass eine Laufzeit (td1) der Übertragung einer steigenden Flanke der Impulse (69) einer Laufzeit (td2) der Übertragung einer fallenden Flanke der Impulse (69) zumindest weitgehend entspricht.The invention relates to a circuit arrangement (59) having an integrated transceiver circuit (21) arranged on a circuit carrier for a bus system (11) and a further integrated circuit (31) arranged on the circuit carrier, the transceiver circuit (21) being connected to the further circuit (31 ) is connected via at least one arranged on the circuit carrier electrical connection (TxD) for transmitting pulses (69) between the two circuits (21, 31). In order to provide a circuit arrangement (69) in which an electrical connection (TxD) between two integrated circuits (21, 31) enables a transmission of pulses (69) in which a rising edge and a falling edge of the pulses have the same transit time (td1 , td2), it is proposed that the electrical connection (TxD) comprises a conductor pair (65) for the differential transmission of the pulses (69), so that a transit time (td1) of the transmission of a rising edge of the pulses (69) of a transit time (td2 ) corresponds to the transmission of a falling edge of the pulses (69) at least largely.

Description

Stand der TechnikState of the art

Die Erfindung betrifft eine Schaltungsanordnung mit einer auf einem Schaltungsträger angeordneten integrierten Transceiverschaltung mit den Merkmalen des Oberbegriffs des Anspruchs 1 und einen Knoten für ein Bussystem mit den Merkmalen des Oberbegriffs des Anspruchs 6.The The invention relates to a circuit arrangement with one on one circuit support arranged integrated transceiver circuit with the features of the preamble of claim 1 and a node for a bus system with the features of the preamble of claim 6.

Steuergeräte, Sensorik und Aktuatorik insbesondere eines Kraftfahrzeugs oder Nutzfahrzeugs sind oftmals mit Hilfe eines Kommunikationssystems, wie das unter der Bezeichnung ”FlexRay” bekannte Bussystem, miteinander verbunden. Der Kommunikationsverkehr auf dem Bussystem, Zugriffs- und Empfangsmechanismen, sowie Fehlerbehandlung werden über ein Protokoll geregelt. Bei FlexRay handelt es sich um ein schnelles, deterministisches und fehlertolerantes Bussystem, insbesondere für den Einsatz in Kraftfahrzeugen. Das FlexRay-Protokoll arbeitet nach dem Prinzip des Time Division Multiple Access (TDMA), wobei den Teilnehmern bzw. den zu übertragenden Botschaften feste Zeitschlitze zugewiesen werden, in denen sie einen exklusiven Zugriff auf die Kommunikationsverbindung haben. Die Zeitschlitze wiederholen sich dabei in einem festgelegten Zyklus, so dass der Zeitpunkt, zu dem eine Botschaft über den Bus übertragen wird, exakt vorausgesagt werden kann und der Buszugriff deterministisch erfolgt.Control units, sensors and actuators, in particular of a motor vehicle or commercial vehicle often with the help of a communication system, like that under the Designation "FlexRay" known bus system, connected with each other. Communication traffic on the bus system, Access and reception mechanisms, as well as error handling are over Protocol regulated. FlexRay is a fast, deterministic and fault-tolerant bus system, especially for use in motor vehicles. The FlexRay protocol works on the principle of the Time Division Multiple Access (TDMA), taking the participants or to be transferred Messages are assigned to fixed time slots in which they have one have exclusive access to the communication connection. The time slots repeat themselves in a fixed cycle, so that the Time at which a message is transmitted over the bus can be predicted accurately and the bus access deterministic he follows.

Um die Bandbreite für die Übertragung von Botschaften auf dem Bussystem optimal zu nutzen, unterteilt FlexRay den Zyklus in einen statischen und einen dynamischen Teil. Die festen Zeitschlitze befinden sich dabei im statischen Teil am Anfang eines Buszyklusses. Im dynamischen Teil werden die Zeitschlitze dynamisch vorgegeben. Darin wird nun der exklusive Buszugriff jeweils nur für eine kurze Zeit, für die Dauer mindestens eines sogenannten Minislots, ermöglicht. Nur wenn innerhalb eines Minislots ein Buszugriff erfolgt, wird der Zeitschlitz um die benötigte Zeit verlängert. Damit wird Bandbreite also nur verbraucht, wenn sie auch tatsächlich benötigt wird. Dabei kommuniziert FlexRay über eine oder zwei physikalisch getrennte Leitungen mit einer Datenrate von jeweils maximal 10 Mbit/sec. FlexRay kann auch mit niedrigeren Datenraten betrieben werden. Mittels der Leitungen realisierte Kanäle entsprechen dabei der Bitübertragungsschicht, insbesondere des sogenannten OSI (Open System Architecture) Schichtenmodells. Diese dienen hauptsächlich der redundanten und damit fehlertoleranten Übertragung von Botschaften, können jedoch auch unterschiedliche Botschaften übertragen, wodurch sich dann die Datenrate verdoppeln würde. Üblicherweise werden die Botschaften mit Hilfe eines differentiellen Signals übertragen, das heißt, das über die Verbindungsleitungen übertragene Signal ergibt sich aus der Differenz von über die beiden Leitungen übertragenen Einzelsignalen. Die im Schichtenmodell über der Bitübertragungsschicht liegende Schicht ist derart ausgestaltet, dass eine elektrische oder ein optische Übertragung des oder der Signale über die Leitung(en) oder eine Übertragung auf anderem Wege möglich ist.Around the bandwidth for the transfer of messages on the bus system optimal use, divided FlexRay the cycle into a static and a dynamic part. The fixed time slots are located in the static part on Beginning of a bus cycle. In the dynamic part, the time slots become given dynamically. This is now the exclusive bus access each only for a short time, for the duration of at least one so-called minislot enabled. Only if bus access occurs within a minislot will the time slot around the needed Time extended. Thus, bandwidth is only consumed when it is actually needed. In doing so, FlexRay communicates via one or two physically separate lines with a data rate each of a maximum of 10 Mbit / sec. FlexRay can also work with lower Data rates are operated. By means of the lines realized channels correspond while the physical layer, in particular the so-called OSI (Open System Architecture) layer model. These are mainly used the redundant and thus fault-tolerant transmission of messages, can but also different messages transmitted, which then would double the data rate. Usually the messages are transmitted by means of a differential signal, this means, the above transmitted the connecting lines Signal results from the difference between the individual signals transmitted via the two lines. The in the layer model over the physical layer lying layer is designed such that an electrical or an optical transmission of the signal or signals the line (s) or a transmission possible in other ways is.

Schnittstellenbausteine (Transceiverschaltungen) für Flexray-Anwendungen erfordern die gleiche Laufzeit für steigende Flanke und für fallende Flanke. Ein nicht unerheblicher Anteil der Laufzeitdifferenzen entsteht durch die Anstiegs- und Abfallzeiten der digitalen Schnittstelle zum Mikrocontroller und der großen Toleranz der Schaltschwellen des Mikrocontrollers. Selbst unter Verwendung von Leitungstreibern mit betragsmäßig für die steigende und die fallende Flanke gleicher Spannungsänderungsrate dV/dt entsteht durch Toleranzen bezüglich Schaltschwellen ein signifikanter Fehler. In 5 sind derartige asymmetrische Verzögerungen, die sich aufgrund von 50% abweichende Schaltschwellen einer digitalen Eingangsschaltung ergeben, dargestellt.Interface modules (transceiver circuits) for flexray applications require the same runtime for rising edge and falling edge. A not inconsiderable proportion of the transit time differences arises from the rise and fall times of the digital interface to the microcontroller and the large tolerance of the switching thresholds of the microcontroller. Even with the use of line drivers with magnitude for the rising and falling edges of the same voltage change rate dV / dt, a significant error arises due to tolerances with respect to switching thresholds. In 5 are such asymmetrical delays resulting from 50% different switching thresholds of a digital input circuit.

Offenbarung der ErfindungDisclosure of the invention

Aufgabe der Erfindung ist es, eine Schaltungsanordnung bereitzustellen, bei welcher eine elektrische Verbindung zwischen zwei integrierten Schaltungen eine Übertragung von Impulsen ermöglicht, bei der eine steigend Flanke und eine fallenden Flanke der Impulse möglichst dieselbe Laufzeit aufweisen.task the invention is to provide a circuit arrangement, in which an electrical connection between two integrated circuits a transmission of impulses, with a rising edge and a falling edge of the pulses preferably have the same duration.

Diese Aufgabe wird durch eine Schaltungsanordnung mit den Merkmalen des Anspruchs 1 und durch Knoten für ein Bussystem, vorzugsweise für ein FlexRay-Kommunikationssystem, mit den Merkmalen des Anspruchs 6 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.These Task is achieved by a circuit arrangement with the characteristics of Claim 1 and by nodes for a bus system, preferably for a FlexRay communication system, solved with the features of claim 6. Advantageous developments The invention will become apparent from the dependent claims.

Erfindungsgemäß wurde erkannt, durch die differentielle Übertragung der Impulse über das Leiterpaar ein identisches Laufzeitverhalten der elektrischen Verbindung bezüglich der steigenden und der fallenden Flanke erzielt werden kann.According to the invention was detected by the differential transmission of the pulses over the Conductor pair an identical runtime behavior of the electrical connection in terms of the rising and the falling edge can be achieved.

Die differentielle Übertragung gestattet die Verwendung schwächerer Leitungstreiber. Dadurch vermindert sich ein Pulsstrom, der das Versorgungsnetz dieser Treiber belastet. Dies führt vorteilhafterweise zu

– einer geringern Beeinflussung von Stromversorgungsnetze eines Treiber-ICs, in dem die Treiber integriert sind,
– zu einer geringere Signalbandbreite und
– zu einer geringeren HF-Abstrahlung.

The differential transmission allows the use of weaker line drivers. This reduces a pulse current that pollutes the supply network of these drivers. This advantageously leads to

A smaller influence on power supply networks of a driver IC, in which the drivers are integrated,
- to a lower signal bandwidth and
- to a lower RF radiation.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung, in welcher exemplarische Ausführungsformen anhand der Zeichnungen näher erläutert werden. Dabei zeigen:Further Features and advantages of the invention will become apparent from the following Description in which exemplary embodiments with reference to the drawings be explained in more detail. Showing:

1 ein Bussystem gemäß einer bevorzugten Ausführungsform der Erfindung; 1 a bus system according to a preferred embodiment of the invention;

2 eine Schaltungsanordnung eines Knotens des Bussystems aus 1; 2 a circuit arrangement of a node of the bus system 1 ;

3 ein Zeitdiagramm einer differentiellen Übertragung zwischen zwei integrierten Schaltungen der Schaltungsanordnung aus 2; 3 a timing diagram of a differential transmission between two integrated circuits of the circuit arrangement 2 ;

4 ein Zeitdiagramm einer differentiellen Übertragung ähnlich 3; und 4 a timing diagram similar to a differential transmission 3 ; and

5 ein Zeitdiagramm ähnlich 2, jedoch für eine Übertragung innerhalb einer bekannten Schaltungsanordnung. 5 a timing diagram similar 2 but for transmission within a known circuit arrangement.

1 zeigt ein Bussystem 11, an das mehrere Knoten 13 angeschlossen sind. Bei dem Bussystem 11 kann es sich um ein FlexRay-Kommunikationssystem handeln, und somit kann das Bussystem 11 gemäß den Spezifikationen des FlexRay-Konsortiums aufgebaut sein. 1 shows a bus system 11 to which several nodes 13 are connected. In the bus system 11 It can be a FlexRay communication system, and thus the bus system 11 according to the specifications of the FlexRay consortium.

Die einzelnen Knoten 13 sind über Busleitungen 15 entweder direkt oder indirekt über einen Sternkoppler 17 miteinander verbunden. Jede Busleitung 15 ist als Kabel mit mindestens einem Adernpaar bestehend aus zwei Adern 19, die jeweils einen elektrischen Leiter bilden, ausgebildet. Das Bussystem 11 weist somit einen Kanal zum Übertragen von Daten auf, der durch die Adern 19 des Adernpaars gebildet wird. In einer nicht gezeigten Ausführungsform kann das Bussystem 11 mehrere Kanäle, vorzugsweise zwei Kanäle, aufweisen, welche durch zwei voneinander getrennte Adernpaare ausgeführt sind (nicht gezeigt). Durch die Verwendung von zwei Kanälen kann die Nutzdatenrate von Datenübertragungen zwischen den Knoten 13 durch Übertragung unterschiedlicher Daten über die beiden Kanäle erhöht werden. Da das Bussystem bei einem Defekt an einem der beiden Adernpaare weiterarbeiten kann, ergibt sich eine höhere Ausfallsicherheit des Bussystems 11.The individual nodes 13 are over bus lines 15 either directly or indirectly via a star coupler 17 connected with each other. Every bus line 15 is a cable with at least one wire pair consisting of two wires 19 , each forming an electrical conductor formed. The bus system 11 thus has a channel for transferring data through the wires 19 of the wire pair is formed. In an embodiment, not shown, the bus system 11 a plurality of channels, preferably two channels, which are implemented by two separate pairs of wires (not shown). By using two channels, the payload of data transfers between the nodes 13 be increased by transmitting different data over the two channels. Since the bus system can continue to work on a defect on one of the two wire pairs, this results in a higher reliability of the bus system 11 ,

Jeder Knoten 13 weist eine Transceiverschaltung 21, die vorzugsweise als eine integrierte Schaltung ausgebildet ist, auf. Ein erster Busanschluss BP und ein zweiter Busanschluss BM der Transceiverschaltung 21 sind jeweils mit einer der Adern 19 einer der Busleitungen 15 verbunden.Every node 13 has a transceiver circuit 21 , which is preferably formed as an integrated circuit, on. A first bus terminal BP and a second bus terminal BM of the transceiver circuit 21 are each with one of the veins 19 one of the bus lines 15 connected.

Die Transceiverschaltung 21 weist eine Empfängerschaltung 23 zum Empfangen von Daten über die Busleitung 15 sowie eine Senderschaltung 25 zum Senden von Daten über diejenige Busleitung 15, an die der Knoten 13 angeschlossen ist, auf. Sowohl die Empfängerschaltung 23 als auch die Senderschaltung 25 sind innerhalb der Transceiverschaltung 21 mit den beiden Busanschlüssen BP und BM verbunden. Sowohl die Empfängerschaltung 23 als auch die Senderschaltung 25 sind zum Übertragen eines differentiellen digitalen Signals über das Adernpaar der an die entsprechende Transceiverschaltung 21 angeschlossenen Busleitung 15 eingerichtet.The transceiver circuit 21 has a receiver circuit 23 for receiving data via the bus line 15 and a transmitter circuit 25 to send data over that bus line 15 to which the node 13 is connected, on. Both the receiver circuit 23 as well as the transmitter circuit 25 are within the transceiver circuit 21 connected to the two bus connections BP and BM. Both the receiver circuit 23 as well as the transmitter circuit 25 are for transmitting a differential digital signal over the pair of wires to the corresponding transceiver circuit 21 connected bus line 15 set up.

Die Transceiverschaltung 21 weist außerdem eine Logikeinheit 27 auf, die mit der Empfängerschaltung 23 und mit der Senderschaltung 25 gekoppelt ist. Die Logikeinheit 27 weist Anschlüsse zum Anschließen der Transceiverschaltung 21 an eine beispielsweise von einem Mikrocontroller 31 oder einen Mikrocomputer gebildeten Steuerschaltung auf. Diese Anschlüsse bzw. daran angeschlossene Leitungen bilden eine Schnittstelle 29 zwischen der Transceiverschaltung 21 und der Steuerschaltung bzw. dem Mikrocontroller 31.The transceiver circuit 21 also has a logic unit 27 on that with the receiver circuit 23 and with the transmitter circuit 25 is coupled. The logic unit 27 has terminals for connecting the transceiver circuit 21 to an example of a microcontroller 31 or a microcomputer formed control circuit. These connections or lines connected thereto form an interface 29 between the transceiver circuit 21 and the control circuit or the microcontroller 31 ,

Der Mikrocontroller 31 weist einen Kommunikationscontroller 33 zum Steuern von Kommunikationsvorgängen zwischen den Knoten 13 über die Busleitung 15 auf. Der Kommunikationscontroller 33 ist zum Steuern der Kommunikationsvorgänge gemäß den Protokollen des Bussystems 11, insbesondere zum Ausführen der Medienzugriffsverfahren des Bussystems 11 eingerichtet. Der Kommunikationscontroller 33 kann außerdem zum Berechnen und/oder Überprüfen von nach dem CRC-Verfahren berechneten Prüfsummen von über die Busleitung 15 übertragenen Datenrahmen eingerichtet sein.The microcontroller 31 has a communication controller 33 for controlling communications between the nodes 13 over the bus line 15 on. The communication controller 33 is for controlling the communications in accordance with the protocols of the bus system 11 in particular for carrying out the media access methods of the bus system 11 set up. The communication controller 33 may also be used to calculate and / or verify CRC calculated checksums from over the bus 15 be set up transmitted data frame.

Als Schnittstellenleitungen sind insbesondere eine Leitung RxD zum Übertragen von Daten, die die Transceiverschaltung 21 über die Busleitung 15 empfangen hat, von der Transceiverschaltung 21 zu dem Kommunikationscontroller 33 sowie eine Leitung TxD zum Übertragen von Daten, die die Transceiverschaltung 21 über die Busleitung 15 senden soll, von dem Kommunikationscontroller 33 zu der Transceiverschaltung 21 vorgesehen. Die Schnittstelle 29 umfasst außer den beiden Leitungen RxD und TXD auch weitere Leitungen 34, die beispielsweise dem Austausch von Steuerinformationen zwischen dem Kommunikationscontroller 33 und der Transceiverschaltung dienen.In particular, a line RxD for transmitting data representing the transceiver circuit as interface lines 21 over the bus line 15 received from the transceiver circuit 21 to the communication controller 33 and a line TxD for transmitting data representing the transceiver circuit 21 over the bus line 15 to send from the communication controller 33 to the transceiver circuit 21 intended. the interface 29 includes besides the two lines RxD and TXD also other lines 34 for example, the exchange of control information between the communication controller 33 and the transceiver circuit.

Der Mikrocontroller 31 weist einen Rechenkern 35, Speicher (Arbeitsspeicher und/oder Festwertspeicher) sowie Ein- und Ausgabeeinrichtungen 39 auf. Der Mikrocontroller 31 kann zum Ausführen von weiterer Protokollsoftware und/oder von Anwendungsprogrammen eingerichtet sein kann.The microcontroller 31 has a calculation kernel 35 , Memory (main memory and / or read-only memory) and input and output devices 39 on. The microcontroller 31 may be configured to execute other protocol software and / or application programs.

In der gezeigten Ausführungsform ist der Kommunikationscontroller 33 in den Mikrocontroller 31 integriert. Abweichend hiervon ist in einer nicht gezeigten Ausführungsform der Kommunikationscontroller 33 als eine von dem Mikrocontroller 31 getrennte Schaltung, vorzugsweise als eine integrierte Schaltung, ausgebildet.In the embodiment shown, the communications controller 33 in the microcontroller 31 integrated. Notwithstanding this is the communication controller in an embodiment, not shown 33 as one of the microcontroller 31 separate circuit, preferably as an integrated circuit formed.

2 zeigt die an die Verbindungsleitung TxD der Schnittstelle 29 angeschlossenen Teile des Mikrocontrollers 31 sowie der Transceiverschaltung 21. Im Mikrocontroller 31 ist ein Ausgangsport 61 zum Erzeugen eines differentiellen digitalen Signals angeordnet. Zwei Ausgänge sind über zwei getrennte Leiter der Verbindungsleitung TxD, die in 2 als port_plus sowie port_minus bezeichnet sind, mit einem differentiellen Eingangsport 63 der Transceiverschaltung 21 verbunden. Die beiden Leiter port_plus, port_minus bilden somit ein Leiterpaar 65 zum differentiellen Übertragen von Impulsen zwischen dem Ausgangsport 61 und dem Eingangsport 63. 2 shows the to the connection line TxD the interface 29 connected parts of the microcontroller 31 and the transceiver circuit 21 , In the microcontroller 31 is an exit port 61 arranged to generate a differential digital signal. Two outputs are via two separate conductors of the TxD connection line, which are in 2 are called port_plus and port_minus, with a differential input port 63 the transceiver circuit 21 connected. The two conductors port_plus, port_minus thus form a pair of conductors 65 for differential transmission of pulses between the output port 61 and the input port 63 ,

Man erkennt, dass an einem Eingang des Ausgangsports 61 ein erstes logisches Signal 67 angeschlossen ist, das von dem Kommunikationscontroller 33 in bekannter Weise erzeugt werden kann. Ein Ausgang des Eingangsports 63 kann mit weiteren Teilen der Logikeinheit 27 der Transceiverschaltung 21 oder direkt mit der Senderschaltung 25 verbunden sein.One recognizes that at an entrance of the exit sport 61 a first logical signal 67 connected by the communication controller 33 can be generated in a known manner. An output of the input port 63 can with other parts of the logic unit 27 the transceiver circuit 21 or directly with the transmitter circuit 25 be connected.

Sowohl der Mikrocontroller 31 mit dem Ausgangsport des Kommunikationscontrollers 33 als auch die Transceiverschaltung 21 mit dem Eingangsport 63 der Logikeinheit 27 sind jeweils als eine integrierte Schaltung 75 ausgebildet, die auf einen als eine Leiterplatte 77 ausgebildeten Schaltungsträger angeordnet sind. Die beiden Leiter port_plus, port_minus sind als auf der Leiterplatte 77 angeordnete Leiterbahnen 79 ausgeführt.Both the microcontroller 31 with the output port of the communication controller 33 as well as the transceiver circuit 21 with the input port 63 the logic unit 27 are each as an integrated circuit 75 trained on one as a circuit board 77 trained circuit carrier are arranged. The two conductors port_plus, port_minus are as on the circuit board 77 arranged conductor tracks 79 executed.

3 zeigt den zeitlichen Verlauf verschiedener beim Betrieb der in 2 gezeigten Schaltungsanordnung 59 auftretender Signale. Man erkennt, dass das erste logische Signal 67 die Form eines Impulses 69 hat. Der Ausgangsport 61 wandelt das erste logische Signal 67 in ein differentielles Signal 71 um. In 3 ist ein Potentialverlauf an den beiden Leitern port_minus und port_minus des Leiterpaars 65 dargestellt. Der Ausgangsport 61 kann den sprungartigen Verlauf des ersten Eingangssignals 67 nicht in einen entsprechenden Sprung des differentiellen Signals 71 umwandeln, sondern erzeugt einen Zustandswechsel des differentiellen Signals 71, der sich über einen gewissen Zeitraum erstreckt. Dies führt dazu, dass der Eingangsport 63 den Zustandswechsel des ersten logischen Signals 67 erst dann erkennt, wenn das differentielle Signal 71 zumindest in etwa seinen Nulldurchgang erreicht oder überschritten hat. Folglich ist eine steigende Flanke eines von dem Eingangsport 63 erzeugten zweiten logischen Signals 73 um eine Zeit td1 gegenüber der steigenden Flanke des ersten logischen Signals 67 verzögert. 3 shows the timing of various in the operation of in 2 shown circuit arrangement 59 occurring signals. It can be seen that the first logical signal 67 the form of an impulse 69 Has. The starting port 61 converts the first logical signal 67 in a differential signal 71 around. In 3 is a potential curve at the two conductors port_minus and port_minus of the conductor pair 65 shown. The starting port 61 can be the sudden course of the first input signal 67 not in a corresponding jump of the differential signal 71 but generates a state change of the differential signal 71 that extends over a period of time. This causes the input port 63 the state change of the first logical signal 67 only then recognizes when the differential signal 71 has reached or exceeded at least approximately its zero crossing. Consequently, a rising edge is one of the input port 63 generated second logical signal 73 by a time td1 against the rising edge of the first logical signal 67 delayed.

Bei einem erneuten Zustandswechsel des ersten logischen Signals 67, d. h. bei dessen fallender Flanke bzw. bei einer fallenden Flanke des Impulses 69, ergibt sich in entsprechender Weise ein erneuter Zustandswechsel des differentiellen Signals 71, der sich ebenfalls über einen gewissen Zeitraum erstreckt. Der Eingangsport 63 erkennt die fallende Flanke des ersten logischen Signals 67 erst, wenn sich das differentielle Signal 71 im Bereich seines Nulldurchgangs befindet oder diesen überschritten hat. Folglich ist auch die fallende Flanke des zweiten logischen Signals 73 gegenüber der fallenden Flanke des ersten logischen Signals 67 um eine Zeit td2 verzögert. Aufgrund des symmetrischen Aufbaus des Ausgangsports 61, der elektrischen Verbindung TxD sowie des Eingangsports 63 und die dadurch ermöglichte differentielle Signalübertragung haben die beiden Verzögerungszeiten td1 und td2 denselben Wert, d. h. td1 = td2. Folglich kommt es zu keiner Asymmetrie bezüglich der steigenden und der fallenden Flanke der Durchlaufzeit des Impulses 69.In a new state change of the first logical signal 67 , ie at its falling edge or at a falling edge of the pulse 69 , results in a corresponding manner a renewed change of state of the differential signal 71 which also extends over a period of time. The entrance port 63 detects the falling edge of the first logical signal 67 only when the differential signal 71 is in the range of its zero crossing or has exceeded this. Consequently, the falling edge of the second logical signal is also 73 opposite the falling edge of the first logical signal 67 delayed by a time td2. Due to the symmetrical structure of the output port 61 , the TxD electrical connection as well as the input port 63 and the differential signal transmission made possible thereby, the two delay times td1 and td2 have the same value, ie td1 = td2. Consequently, there is no asymmetry with respect to the rising and falling edges of the pulse transit time 69 ,

Bei dem in 3 gezeigten exemplarischen Verlauf des differenziellen Signals 71 entspricht während des Zustandswechsels des differenziellen Signals 71 eine Steigung des Potentialverlaufs an dem Leiter port_minus betragsmäßig einer Steigung des Potentialverlaufs an dem Leiter port_plus. Dahingegen unterscheiden sich bei dem in 4 gezeigten Verlauf des differenziellen Signals 71 diese Steigungen betragsmäßig. An beiden Leitern port_minus und port_plus weist der jeweilige steigende Potentialverlauf betragsmäßig eine größere Steigung auf als der jeweilige fallende Potentialverlauf. Dennoch weisen die beiden Verzögerungszeiten td1 und td2 denselben Wert td1 = td2 auf. Denn das zweite logische Signal 73 ändert seinen Zustand zumindest in etwa beim Nulldurchgang des differentiellen Signals 71, das heißt wenn eine Spannung zwischen den beiden Leitern port_minus und port_plus Null ist oder einen relativ geringen Wert aufweist. Selbst für den Fall betragsmäßig unterschiedlicher Steigungen werden also die asymmetrischen Verzögerungen zwischen den Flanken des ersten logischen Signals 67 und des zweiten logischen Signals 73 vermieden.At the in 3 shown exemplary course of the differential signal 71 corresponds during the state change of the differential signal 71 a slope of the potential profile at the conductor port_minus amount of a slope of the potential profile at the head port_plus. On the other hand, differ in the in 4 shown course of the differential signal 71 these slopes in terms of amount. On both ladders port_minus and port_plus, the respective rising potential profile has a greater slope than the respective falling potential profile. Nevertheless, the two delay times td1 and td2 have the same value td1 = td2. Because the second logical signal 73 changes its state at least approximately at the zero crossing of the differential signal 71 That is, when a voltage between the two conductors port_minus and port_plus is zero or has a relatively low value. Even in the case of magnitude different slopes, so the asymmetric delays between the edges of the first logical signal 67 and the second logical signal 73 avoided.

Abweichend von der gezeigten Ausführungsform, bei der der Impuls 69 von dem Mikrocontroller 31, insbesondere von dessen Kommunikationscontroller 33 über die elektrische Verbindung TxD zu der Transceiverschaltung 21, insbesondere zu deren Logikeinheit 27, übertragen wird, kann alternativ oder ergänzend hierzu vorgesehen werden, dass auch für weitere elektrische Verbindungen der Schnittstelle 29 das Leiterpaar 65 zum differentiellen Übertragen der Impulsen 69 vorgesehen wird. Beispielsweise kann die elektrische Verbindung RxD zwischen der Transceiverschaltung 21 und dem Mikrocontroller 31 als ein solches Leiterpaar 65 ausgebildet sein.Notwithstanding the embodiment shown, in which the pulse 69 from the microcontroller 31 , in particular of its communication controller 33 via the electrical connection TxD to the transceiver circuit 21 , in particular to its logic unit 27 , is transmitted, can alternatively or additionally be provided for this purpose that also for further electrical connections of the interface 29 the conductor pair 65 for differential transmission of the pulses 69 is provided. For example, can the electrical connection RxD between the transceiver circuit 21 and the microcontroller 31 as such a pair of conductors 65 be educated.

Bei bekannten Knoten ist eine nicht differentielle Signalübertragung zwischen Mikrocontroller und Peripherie-ICs, wie beispielsweise der Transceiverschaltung üblich. Beim Betrieb des bekannten Knotens 11 auftretende Signale sind in 5 dargestellt. Um Laufzeitfehler zu minimieren wird bei dem bekannten Knoten versucht, die Port-Treiber so schnell wie möglich zu machen. Dennoch unterscheiden sich die Laufzeiten der steigenden Flanke und der fallenden Flanke erheblich voneinander. Bei dem betrachteten bekannten Knoten ist die Laufzeit td1 der steigenden Flanke deutlich größer als die Laufzeit td2 der fallenden Flanke, das heißt td1 > td2.In known nodes, a non-differential signal transmission between microcontroller and peripheral ICs, such as the transceiver circuit is common. When operating the known node 11 occurring signals are in 5 shown. To minimize runtime errors, the known node tries to make the port drivers as fast as possible. Nevertheless, the terms of the rising edge and the falling edge differ significantly from each other. In the case of the known node considered, the transit time td1 of the rising edge is significantly greater than the transit time td2 of the falling edge, ie td1> td2.

Claims

Circuit arrangement ( 59 ) with one on a circuit carrier ( 77 ) arranged integrated transceiver circuit ( 21 ) for a bus system ( 11 ) and one on the circuit carrier ( 77 ) arranged further integrated circuit ( 31 ), wherein the transceiver circuit ( 21 ) with the further circuit ( 31 ) via at least one arranged on the circuit carrier electrical connection (TxD) for transmitting pulses ( 69 ) between the two circuits ( 21 . 31 ), characterized in that the electrical connection (TxD) is a pair of conductors ( 65 ) for differential transmission of the pulses ( 69 ), so that a transit time (td1) of the transmission of a rising edge of the pulses (td1) 69 ) a transit time (td2) of the transmission of a falling edge of the pulses (td2) 69 ) at least largely corresponds.

Circuit arrangement ( 59 ) according to claim 1, characterized in that the electrical connection (RxD) between an output of the transceiver circuit (RxD) 21 ) for transmission over the bus system ( 11 ) received data and a corresponding input of the further circuit ( 31 ) is arranged.

Circuit arrangement ( 59 ) according to claim 1 or 2, characterized in that the electrical connection (TxD) between an output ( 61 ) of the further circuit and a corresponding input ( 63 ) of the transceiver circuit ( 21 ) for transmission over the bus system ( 11 ) is arranged and is to be sent.

Circuit arrangement ( 59 ) according to claim 1 or 2, characterized in that the further integrated circuit ( 75 ) a microcontroller ( 31 ).

Circuit arrangement ( 59 ) according to claim 1, characterized in that the circuit carrier is a printed circuit board ( 77 ).

Node ( 13 ) for a bus system ( 11 ) having a circuit arrangement ( 59 ) with one on a circuit carrier ( 77 ) arranged integrated transceiver circuit ( 21 ) and one on the circuit carrier ( 77 ) arranged further integrated circuit ( 31 ), wherein the transceiver circuit ( 21 ) with the further circuit ( 31 ) via at least one arranged on the circuit carrier electrical connection (TxD) for transmitting pulses ( 69 ) between the two circuits ( 21 . 31 ), characterized in that the circuit arrangement ( 59 ) is designed according to one of the preceding claims.