DE102009033070A1

DE102009033070A1 - Half-digital phase-locked-loop circuit has voltage-controlled oscillator with analog control inlet and digital control inlet, phase or frequency detector with reference entrance and feedback entrance

Info

Publication number: DE102009033070A1
Application number: DE200910033070
Authority: DE
Inventors: Puneet Sareen; Markus Dietl
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2009-07-03
Filing date: 2009-07-03
Publication date: 2011-01-05

Abstract

The half-digital phase-locked-loop circuit has a voltage-controlled oscillator (VCO) with an analog control inlet and a digital control inlet, a phase or frequency detector (PFD) with a reference entrance and a feedback entrance and a load pump (CP), which is headed by an exit of phase or frequency detector.

Description

Die vorliegende Erfindung betrifft allgemein einen Phasenregelkreis (PLL-Schaltung).The The present invention relates generally to a phase locked loop (PLL) circuit.

Mit zunehmenden Anforderungen an Hochgeschwindigkeitssysteme steigt auch der Bedarf an Hochleistungstaktgeneratoren. Typischerweise werden Taktgeneratoren durch eine PLL-Schaltung realisiert. Digitale und analoge Taktgeneratoren haben ihre eigenen Vor- und Nachteile.With Increasing demands on high-speed systems are increasing also the need for high-performance clock generators. typically, Clock generators are realized by a PLL circuit. digital and analog clock generators have their own advantages and disadvantages.

Die vorliegende Erfindung schlägt eine Kombination der Vorteile und eine Vermeidung der Nachteile beider Konzepte in einem halbdigitalen Taktgenerator vor. Gemäß der Erfindung verwendet eine halbdigitale PLL einen Oszillator, der sowohl spannungsgesteuert als auch digital gesteuert ist. Sie hat eine analoge Rückkopplungsschleife und einen digitalen Steuerblock. Der digitale Steuerblock stellt die Frequenz des Oszillators so ein, dass die von der analogen Rückkopplungsschleife bereitgestellte Steuerspannung zum Anlegen an den spannungsgesteuerten Oszillator innerhalb eines bestimmten Spannungsbereichs bleibt. Eine Einstellung der Oszillatorfrequenz durch den digitalen Steuerblock findet immer dann statt, wenn die analoge Steuerspannung für den Oszillator die Grenzen des vorbestimmten Spannungsbereichs überschreitet. Nach jeder digitalen Einstellung der Oszillatorfrequenz wird die analoge OszillatorSteuerspannung zurück in die Grenzen des vorbestimmten Spannungsbereichs gezogen. Während der Zeit, in der die analoge Steuerspannung gezogen wird, muss die Regelschleife deaktiviert werden. Danach, wenn die analoge Schleife wieder ihren Betrieb aufnimmt, muss der Phasen/Frequenz-Detektor in der Schleife einen korrekten UP-(AUFWÄRTS-) bzw. DOWN-(ABWÄRTS-)Befehl liefern, um eine Schwingung der Schleife zu vermeiden.The present invention proposes a combination of benefits and avoiding the disadvantages both concepts in a semi-digital clock generator. According to the invention For example, a semi-digital PLL uses an oscillator that is both voltage controlled as well as being digitally controlled. It has an analogue feedback loop and a digital control block. The digital control block stops the frequency of the oscillator so that that of the analog feedback loop provided control voltage for application to the voltage controlled Oscillator remains within a certain voltage range. A setting of the oscillator frequency by the digital control block always takes place when the analog control voltage for the oscillator exceeds the limits of the predetermined voltage range. After every digital Setting the oscillator frequency becomes the analog oscillator control voltage back pulled within the limits of the predetermined voltage range. During the Time in which the analog control voltage is pulled, the control loop must be disabled become. Thereafter, when the analog loop resumes operation, the phase / frequency detector in the loop must be a correct one UP (UP) or DOWN (DOWN) command to avoid oscillation of the loop.

In der halbdigitalen PLL-Schaltung gemäß der Erfindung, die in den beigefügten Patentansprüchen definiert ist, wird eine korrekte Wiederaufnahme des analogen PLL-Betriebs nach jeder digitalen Frequenzeinstellung sichergestellt. Insbesondere enthält sie einen Steuerblock mit einem Verzögerungskreis, der in die von den Komparatoren ausgegebenen digitalen Befehle DIG_UP bzw. DIG_DOWN eine vorbestimmte Verzögerung einbringt oder sie unterdrückt. Der Verzögerungskreis enthält einen Zähler, der mit dem geteilten Rückkopplungssignal getaktet wird und bei jedem Auftreten eines digitalen Befehls DIG_UP bzw. DIG_DOWN zurückgesetzt wird. Erst bei Überlauf des Zählers werden die Befehle DIG_UP bzw. DIG_DOWN dann an den digitalen Eingang des spannungsgesteuerten Oszillators weitergeleitet.In the semi-digital PLL circuit according to the invention, which in the attached claims is defined, will be a correct resumption of analog PLL operation ensured after every digital frequency setting. Especially contains They provide a control block with a delay circuit, which in the of The digital commands DIG_UP or DIG_DOWN output to the comparators a predetermined delay or suppresses them. The delay circuit contains a counter that with the split feedback signal is clocked and each occurrence of a digital command DIG_UP or DIG_DOWN reset becomes. Only at overflow of the meter The commands DIG_UP and DIG_DOWN are then sent to the digital input forwarded the voltage controlled oscillator.

Die Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen ausführlicher erläutert. Es zeigen:The The invention will now be described with reference to the accompanying drawings in more detail explained. Show it:

1 ein Schaubild einer halbdigitalen PLL-Schaltung; 1 a diagram of a semi-digital PLL circuit;

2 eine Grafik, die den Einrastvorgang in der PLL-Schaltung gemäß 1 darstellt; 2 a graph showing the latching action in the PLL circuit according to 1 represents;

3 ein Signaldiagramm, das ein mögliches Problem beim Betrieb der PLL darstellt; 3 a signal diagram representing a potential problem in the operation of the PLL;

4 ein Schaubild einer Weiterbildung der halbdigitalen PLL-Schaltung; 4 a diagram of a development of the semi-digital PLL circuit;

5 ein Schaltbild einer Gatterschaltung gemäß 4; und 5 a circuit diagram of a gate circuit according to 4 ; and

6 ein Schaubild einer erfindungsgemäßen Ausführung der halbdigitalen PLL-Schaltung. 6 a diagram of an embodiment of the invention of the semi-digital PLL circuit.

Unter Bezugnahme auf 1 ist ein Ansatz dafür dargestellt, wie eine analoge PLL und eine digitale Steuerung in einer halbdigitalen PLL kombiniert werden können. Ein Phasen/Frequenz-Detektor PFD hat einen Referenztakteingang Vref und einen Rückkopplungseingang Vfb. Der Ausgang des Phasen/Frequenz-Detektors PFD ist mit dem Eingang einer Ladungspumpe CP verbunden, deren Ausgang über ein Schleifenfilter LF, bei dem es sich um ein Tiefpassfilter handelt, mit einem analogen Eingang eines spannungsgesteuerten Oszillators VCO verbunden ist. Das Schleifenfilter umfasst einen Widerstand R1 und einen Kondensator C1, die zwischen den Ausgang der Ladungspumpe CP und Masse in Reihe geschaltet sind, und ebenso einen weiteren Kondensator C2, der ebenfalls zwischen den Ausgang der Ladungspumpe CP und Masse geschaltet ist. Der Ausgang des spannungsgesteuerten Oszillators VCO ist über einen Rückkopplungsteiler 1/N mit dem Rückkopplungseingang Vfb des Phasen/Frequenz-Detektors PFD verbunden. Der spannungsgesteuerte Oszillator kann entweder einen Einphasen- oder einen Mehrphasenausgang haben. Der Ausgang der Ladungspumpe ist ebenfalls mit dem Eingang eines Steuerblocks CB verbunden, der einen Komparator COMP (wobei es sich um einen oder mehrere Komparatoren handeln kann), einen Ziehschaltkreis PULL und eine Steuerstufe CTRL umfasst. Der Ausgang der Ladungspumpe CP ist mit Eingängen sowohl des Komparators COMP als auch des Ziehschaltkreises PULL verbunden, wobei ein Ausgang des Komparators COMP mit einem Rücksetzeingang RST des Phasen/Frequenz-Detektors verbunden ist und zwei weitere Ausgänge des Komparators COMP mit dem Ziehschaltkreis PULL und der Steuerstufe CTRL verbunden sind. Das bedeutet, dass sowohl der Ziehschaltkreis PULL als auch die Steuerstufe CTRL beide zwei Eingänge haben. Der Ausgang der Steuerstufe CTRL ist mit einem digitalen Eingang des spannungsgesteuerten Oszillators VCO verbunden. Die Signale an den verschiedenen Knoten werden, wie in 1 angegeben, auch als P1, P2, P3, P4, P5, P7, P8, P9, P10N bezeichnet.With reference to 1 An approach is presented for how to combine an analog PLL and a digital controller in a semi-digital PLL. A phase / frequency detector PFD has a reference clock input Vref and a feedback input Vfb. The output of the phase / frequency detector PFD is connected to the input of a charge pump CP whose output is connected via a loop filter LF, which is a low-pass filter, to an analog input of a voltage-controlled oscillator VCO. The loop filter comprises a resistor R1 and a capacitor C1, which are connected in series between the output of the charge pump CP and ground, and also another capacitor C2, which is also connected between the output of the charge pump CP and ground. The output of the voltage-controlled oscillator VCO is connected via a feedback divider 1 / N to the feedback input Vfb of the phase / frequency detector PFD. The voltage controlled oscillator may have either a single phase or a multi-phase output. The output of the charge pump is also connected to the input of a control block CB comprising a comparator COMP (which may be one or more comparators), a pull circuit PULL and a control stage CTRL. The output of the charge pump CP is connected to inputs of both the comparator COMP and the pull circuit PULL, an output of the comparator COMP being connected to a reset input RST of the phase / frequency detector and two further outputs of the comparator COMP to the pull circuit PULL and Control level CTRL are connected. This means that both the pull circuit PULL and the control stage CTRL both have two inputs. The output of the control stage CTRL is connected to a digital input of the voltage controlled oscillator VCO connected. The signals at the various nodes will be as in 1 also referred to as P1, P2, P3, P4, P5, P7, P8, P9, P10N.

2 zeigt eine Grafik, die den Einrastvorgang der in 1 gezeigten Schaltung mit einer Funktion der analogen Steuerspannung des VCO vP4 im Zeitverlauf darstellt, wobei sich vP4 auf den Spannungspegel an Knoten P4 in 1 bezieht. In dem Bereich R1 der Grafik wird die dem spannungsgesteuerten Oszillator VCO zugeführte analoge Steuerspannung durch den Ziehschaltkreis PULL ununterbrochen so lange gezogen, bis sie sich in dem in 2 gezeigten Fenster befindet. Wenn sich die analoge Steuerspannung innerhalb des durch die Linien L1 und L3 begrenzten Fensters befindet, wird der Rücksetzeingang des Phasen/Frequenz-Detektors PFD freigegeben, und der Phasenregelkreis versucht, auf analoge Weise einzurasten. Wenn die analoge Steuerspannung eine der das Fenster begrenzenden Linien L1 bzw. L3 überschreitet, werden Statussignale an den Steuerblock CTRL gesendet, der den spannungsgesteuerten Oszillator VCO digital so regelt, dass er die Frequenz des analogen Steuersignals erhöht oder verringert, so dass die Ausgangsspannung vP4 der Ladungspumpe CP auf den durch die Linie L2 in 2 dargestellten Spannungspegel zurückgezogen werden kann. Nachdem dies erreicht wurde, wird die analoge Einstellung des Phasenregelkreises aktiviert. In dem Bereich R3 in 2 verrastet der Phasenregelkreis auf analoge Weise. In den Bereichen R2 und R4 wird die Frequenz des analogen Steuersignals des spannungsgesteuerten Oszillators VCO zurück auf die Mittenfrequenz gezogen. 2 shows a graph showing the latching of the in 1 with a function of the analog control voltage of the VCO vP4 over time, wherein vP4 to the voltage level at node P4 in 1 refers. In the area R1 of the graph, the analog control voltage supplied to the voltage-controlled oscillator VCO is continuously pulled by the pull-up circuit PULL until it is in the in 2 window shown. When the analog control voltage is within the window defined by lines L1 and L3, the reset input of phase / frequency detector PFD is enabled and the phase locked loop attempts to latch in an analogous manner. When the analog control voltage exceeds one of the window bounding lines L1 and L3 respectively, status signals are sent to the control block CTRL which digitally controls the voltage controlled oscillator VCO to increase or decrease the frequency of the analog control signal so that the output voltage vP4 of FIG Charge pump CP on the through the line L2 in 2 shown voltage level can be withdrawn. After this has been achieved, the analog setting of the phase-locked loop is activated. In the area R3 in 2 The phase locked loop locks in an analogous manner. In the regions R2 and R4, the frequency of the analog control signal of the voltage controlled oscillator VCO is pulled back to the center frequency.

Die digitale Einstellung der Schwingfrequenz des VCO während dem Ziehen kann auf viele verschiedene Arten realisiert werden. Es kann eine schaltbare kapazitive Last mit den VCO-Stufen verbunden sein. Die kapazitive Last kann verringert werden, um die Schwingfrequenz zu erhöhen und umgekehrt. Ebenso kann ein Vorstrom von als Differenzverstärker, Inverter oder Buffer implementierten VCO-Stufen digital eingestellt werden, und es kann eine Widerstandslast der VCO-Stufen erhöht oder verringert werden, um die benötigte Frequenz herzustellen. Wenn die Spannung vP4 die obere Grenze L1 überschreitet, wird der VCO digital so gesteuert, dass er einen ausreichend großen Schritt in Richtung einer höheren Schwingfrequenz macht. Hierdurch wird es der Spannung vP4 ermöglicht, auf einen niedrigeren Pegel zurückzukehren. Wenn vP4 die untere Grenze L3 unterschreitet, wird der VCO digital so gesteuert, dass er einen Schritt hin zu einer niedrigeren Frequenz durchführt, wodurch eine erneute Zunahme von vP4 ermöglicht wird. Dementsprechend bleibt die Spannung vP4 innerhalb eines begrenzten Bereichs, obwohl der Gesamtabstimmbereich des VCO groß ist.The digital adjustment of the oscillation frequency of the VCO during the Drawing can be realized in many different ways. It can a switchable capacitive load may be connected to the VCO stages. The capacitive load can be reduced to the oscillation frequency to increase and vice versa. Likewise, a bias current of as a differential amplifier, inverter or buffer implemented VCO stages are set digitally, and a resistance load of the VCO stages can be increased or decreased, around the needed Frequency. When the voltage vP4 exceeds the upper limit L1, the VCO is digitally controlled to take a sufficiently large step in the direction of a higher one Oscillation frequency makes. This allows the voltage vP4, to return to a lower level. If vP4 falls below the lower limit L3, the VCO becomes digital so he steered a step towards a lower frequency performs, allowing a further increase of vP4. Accordingly remains the voltage vP4 within a limited range, although the Total tuning range of the VCO is large.

3 zeigt ebenfalls den Prozess des Verrastens für den in 1 gezeigten Phasenregelkreis und zusätzlich die Spannung an dem Rücksetzeingang RST (die Spannung an Knoten P7 in 1, d. h. vP7) des Phasen/Frequenz-Detektors PFD sowie das UP- bzw. DOWN-Ausgangssignal des Phasen/Frequenz-Detektors PFD. Wenn die analoge Steuerspannung das vorbestimmte Frequenzfenster verlässt und die Linie L1 überschreitet, wird sie durch den Ziehschaltkreis PULL zurück auf die Mittenfrequenz auf der Linie L2 gezogen. Der Komparator COMP erzeugt das Rücksetzsignal zur Eingabe an den Rücksetzeingang RST des Phasen/Frequenz-Detektors PFD, so dass das Rücksetzsignal an dem Punkt, an dem die analoge Steuerspannung das Frequenzfenster verlässt, hoch wird und hoch bleibt, bis die analoge Steuerspannung zurück auf die Mittenfrequenz auf der Linie L2 gezogen wurde. Während dieser Zeit ist der Phasen/Frequenz-Detektor PFD deaktiviert und gibt kein UP- bzw. DOWN-Signal aus, wodurch der UP- bzw. DOWN-Ausgang niedrig ist. An dem Punkt, an dem die analoge Steuerspannung des spannungsgesteuerten Oszillators VCO die Mittenfrequenz auf der Linie L2 erreicht, wird der Phasen/Frequenz-Detektor PFD zurückgesetzt und beginnt wieder mit der Ausgabe der UP- und DOWN-Signale. Gleichzeitig mit der analogen Steuerung wird der VCO digital auf eine höhere oder niedrigere Schwingfrequenz eingestellt, wenn die entsprechende obere bzw. untere Grenze L1 bzw. L3 überschritten wird. 3 also shows the process of latching for the in 1 in addition, the voltage at the reset input RST (the voltage at node P7 in FIG 1 , vP7) of the phase / frequency detector PFD and the UP or DOWN output of the phase / frequency detector PFD. When the analog control voltage leaves the predetermined frequency window and crosses the line L1, it is pulled back to the center frequency on the line L2 by the pull circuit PULL. The comparator COMP generates the reset signal for input to the reset input RST of the phase / frequency detector PFD so that the reset signal goes high at the point where the analog control voltage exits the frequency window and remains high until the analog control voltage returns to the Center frequency was drawn on the line L2. During this time, the phase / frequency detector PFD is deactivated and does not output an UP or DOWN signal, whereby the UP or DOWN output is low. At the point where the analog control voltage of the voltage controlled oscillator VCO reaches the center frequency on the line L2, the phase / frequency detector PFD is reset and starts again with the output of the UP and DOWN signals. Simultaneously with the analog control, the VCO is digitally set to a higher or lower oscillation frequency when the corresponding upper and lower limits L1 and L3 are exceeded.

Ein Problem mit dem in 1 gezeigten halbdigitalen Phasenregelkreis besteht jedoch darin, dass der Phasen/Frequenz-Detektor PFD beim Rücksetzen durch das an seinem Rücksetzeingang RST empfangene Rücksetzsignal, wenn er wieder aktiviert wird, nachdem das analoge Signal auf die Mittenfrequenz gezogen wurde, neu starten und neu lernen muss, welches die erste Flanke des UP- bzw. DOWN-Ausgangssignals ist. Wenn die Frequenz des spannungsgesteuerten Oszillators VCO nicht weit weg von seiner Zielfrequenz liegt, kann der Phasen/Frequenz-Detektor PFD den falschen Zustand erreichen, was dazu führt, dass der Phasenregelkreis schwingt. Es ist dann reines Glück, dass er ein UP- bzw. DOWN-Signal mit den richtigen Flanken ausgibt, so dass die Schwingung des Phasenregelkreises aufhört. Dieses Problem wird schlimmer, wenn das Verrastungsfenster sehr schmal ist. Deshalb hat ein Rücksetzen des PFD durch ein Signal P7, wie in 1 gezeigt, Nachteile.A problem with the in 1 However, the half-digital phase-locked loop shown in FIG. 9, when reset by the reset signal received at its reset input RST when it is activated again after the analog signal has been pulled to the center frequency, must re-start and re-learn which one the first edge of the UP or DOWN output signal is. If the frequency of the voltage controlled oscillator VCO is not far from its target frequency, the phase / frequency detector PFD may reach the wrong state, causing the phase locked loop to oscillate. It is then lucky that he outputs a UP or DOWN signal with the right edges, so that the oscillation of the phase locked loop stops. This problem gets worse if the lock window is very narrow. Therefore, resetting the PFD has a signal P7, as in 1 shown, cons.

Ein halbdigitaler Phasenregelkreis gemäß einer Weiterbildung zur Überwindung dieses Problems ist in 4 und 5 gezeigt. Unter Bezugnahme auf 4 hat der Phasenregelkreis gemäß der Erfindung einen Phasen/Frequenz-Detektor PFD mit einem Referenz- und einem Rückkopplungseingang Vref bzw. Vfb und zwei Ausgängen, die so betrieben werden können, dass sie UP- und DOWN-Steuersignale ausgeben. Beide Ausgänge des Phasen/Frequenz-Detektors PFD sind mit einer Gatterschaltung GC verbunden, die in 5 ausführlich gezeigt ist. Die Gatterschaltung GC hat einen Aktivierungseingang EN und zwei Ausgänge, die mit Eingängen einer Ladungspumpe CP verbunden sind. Die Ladungspumpe CP hat einen Ausgang, der über ein Schleifenfilter LF mit dem Eingang eines spannungsgesteuerten Oszillators VCO verbunden ist und das analoge Eingangssignal für den spannungsgesteuerten Oszillator VCO bereitstellt. Das Schleifenfilter LF wird durch einen zwischen den Ausgang der Ladungspumpe CP und Masse in Reihe mit einem ersten Kondensator C1 geschalteten Widerstand R1 und einen zweiten Kondensator, der zwischen den Ausgang der Ladungspumpe CP und Masse geschaltet ist, gebildet. Der Ausgang des spannungsgesteuerten Oszillators VCO ist über einen Rückkopplungsteiler 1/N mit dem Rückkopplungseingang Vfb des Phasen/Frequenz-Detektors PFD verbunden. Der Ausgang der Ladungspumpe CP ist mit Eingängen sowohl eines Komparators COMP als auch eines Ziehschaltkreises PULL verbunden, wobei zwei Ausgänge des Komparators COMP (die so betrieben werden können, dass sie einen digitalen Befehl DIG_UP und einen digitalen Befehl DIG_DOWN ausgeben) sowohl mit dem Ziehschaltkreis PULL als auch mit einer Steuerstufe CTRL verbunden sind. Der Ziehschaltkreis PULL kann als Stromquellen-Stromsenken-Schaltung implementiert sein. Der Komparator COMP, der Ziehschaltkreis PULL und die Steuerstufe CTRL bilden einen Steuerblock CB. Der Ausgang S10N der Steuerstufe CTRL ist mit einem digitalen Eingang des spannungsgesteuerten Oszillators VCO verbunden und stellt dem spannungsgesteuerten Oszillator VCO das digitale Steuersignal bereit. An Stelle einer Verbindung eines Ausgangs mit dem Phasen/Frequenz-Detektor PFD hat der Komparator COMP in dem Steuerblock einen seiner Ausgänge mit einem Aktivierungseingang EN der Gatterschaltung GC verbunden.A semi-digital phase locked loop according to a development for overcoming this problem is known in 4 and 5 shown. With reference to 4 For example, the phase locked loop according to the invention has a phase / frequency detector PFD with a reference and a feedback input Vref and Vfb and two outputs operating in this way may be that they output UP and DOWN control signals. Both outputs of the phase / frequency detector PFD are connected to a gate circuit GC, which in 5 shown in detail. The gate circuit GC has an enable input EN and two outputs connected to inputs of a charge pump CP. The charge pump CP has an output which is connected via a loop filter LF to the input of a voltage controlled oscillator VCO and provides the analog input signal for the voltage controlled oscillator VCO. The loop filter LF is formed by a resistor R1 connected between the output of the charge pump CP and ground in series with a first capacitor C1 and a second capacitor connected between the output of the charge pump CP and ground. The output of the voltage-controlled oscillator VCO is connected via a feedback divider 1 / N to the feedback input Vfb of the phase / frequency detector PFD. The output of the charge pump CP is connected to inputs of both a comparator COMP and a pull circuit PULL, with two outputs of the comparator COMP (which can be operated to output a DIG_UP digital command and a DIG_DOWN digital command) both with the pull circuit PULL and also connected to a control stage CTRL. The pull circuit PULL may be implemented as a current source current sinking circuit. The comparator COMP, the pull circuit PULL and the control stage CTRL form a control block CB. The output S10N of the control stage CTRL is connected to a digital input of the voltage controlled oscillator VCO and provides the voltage controlled oscillator VCO with the digital control signal. Instead of connecting an output to the phase / frequency detector PFD, the comparator COMP in the control block has one of its outputs connected to an enable input EN of the gate circuit GC.

Wie in 5 gezeigt, wird die Gatterschaltung aus zwei UND-Gattern, AND1 und AND2, und einem Inverter INV gebildet. UP_PFD und DOWN_PFD sind die normalen PFD-Ausgangssignale. Der Eingang des Inverters INV bildet den Aktivierungseingang EN der Gatterschaltung GC, und der Ausgang des Inverters INV ist mit einem Eingang jedes der Und-Gatter AND1 und AND2 verbunden. Der andere Eingang des Und-Gatters AND1, der nicht mit dem Ausgang des Inverters INV verbunden ist, kann so betrieben werden, dass er das von dem Phasen/Frequenz-Detektor PFD ausgegebene Signal UP_PFD empfängt, und der andere Eingang des UND-Gatters AND2, der nicht mit dem Inverter INV verbunden ist, kann so betrieben werden, dass er das von dem Phasen/Frequenz-Detektor PFD ausgegebene Signal DOWN_PFD empfängt. Die Ausgangssignale T3, T4 sind dann gattergesteuerte UP- und DOWN-Signale von dem PFD.As in 5 As shown, the gate circuit is formed of two AND gates, AND1 and AND2, and an inverter INV. UP_PFD and DOWN_PFD are the normal PFD output signals. The input of the inverter INV constitutes the enable input EN of the gate circuit GC, and the output of the inverter INV is connected to an input of each of the AND gates AND1 and AND2. The other input of the AND gate AND1, which is not connected to the output of the inverter INV, can be operated to receive the signal UP_PFD output from the phase / frequency detector PFD and the other input of the AND gate AND2 which is not connected to the inverter INV can be operated to receive the signal DOWN_PFD output from the phase / frequency detector PFD. The output signals T3, T4 are then gated UP and DOWN signals from the PFD.

Während des Betriebs werden die UP- und DOWN-Signale des Phasen/Frequenz-Detektors PFD der Gatterschaltung GC zugeführt. Der Komparator vergleicht das Ausgangssignal der Ladungspumpe mit einem oberen Referenzfrequenzpegel, der über der benötigten Ausgangsmittenfrequenz liegt und die obere Frequenzgrenze des Verrastungsfensters für den Phasenregelkreis festlegt, und mit einem unteren Referenzfrequenzpegel, der unter der Mittenfrequenz liegt und die untere Frequenzgrenze des Verrastungsfensters festlegt. Wenn der Komparator COMP detektiert, dass die analoge Steuerspannung des spannungsgesteuerten Oszillators VCO über den oberen Pegel des benötigten Frequenzfensters steigt, gibt er einen digitalen Befehl DIG_UP aus, und der Regelkreis CTRL erhöht die Frequenz des spannungsgesteuerten Oszillators VCO so lange digital, bis er die benötigte Frequenz ausgibt. Andererseits gibt der Komparator COMP einen digitalen Befehl DIG_DOWN aus, und der Steuerkreis CTRL verringert die Frequenz des spannungsgesteuerten Oszillators VCO so lange digital, bis die benötigte Frequenz erreicht ist, wenn er detektiert, dass die analoge Steuerspannung des spannungsgesteuerten Oszillators VCO unter den unteren Pegel des benötigten Frequenzfensters fällt. Nach oder gleichzeitig mit der digitalen Einstellung des VCO zieht der Ziehschaltkreis PULL das Ausgangssignal der Ladungspumpe CP (das analoge Steuersignal des VCO) in Richtung des Referenzpegels. Der Ziehschaltkreis PULL setzt den Ausgangsknoten der Ladungspumpe CP herab, wenn der Komparator COMP einen Befehl DIG_UP ausgibt, und erhöht ihn, wenn der Komparator COMP einen Befehl DIG_DOWN ausgibt. Zu Beginn der Spannungseinstellung ist das dem Aktivierungseingang EN der Gatterschaltung GC von dem Komparator COMP zugeführte Aktivierungssignal hoch. Dieses Aktivierungssignal wird dann durch den Inverter INV invertiert, so dass einer der Eingänge jedes der UND-Gatter AND1 und AND2 niedrig ist. Das bedeutet, dass die von dem Phasen/Frequenz-Detektor PFD ausgegebenen UP- und DOWN-Signale nicht durch die Gatterschaltung GC mit der Ladungspumpe CP verknüpft werden. Anders ausgedrückt, der Phasen/Frequenz-Detektor PFD wird nicht zurückgesetzt, sondern seine Ausgänge sind gattergesteuert und haben während der Zeit, in der die Ausgangsspannung der Ladungspumpe CP (die analoge Steuerspannung für den spannungsgesteuerten Oszillator VCO) auf die benötigte Mittenfrequenz gezogen wird, keine Auswirkungen. Nach Beendigung der Einstellung der analogen Steuerspannung des spannungsgesteuerten Oszillators VCO ist das Signal an dem Aktivierungseingang EN der Gatterschaltung GC niedrig, und somit sind beide Eingänge der Und-Gatter AND1 und AND2 hoch. Die UP- und DOWN-Signale von dem Phasen/Frequenz-Detektor PFD werden dann durch die Gatterschaltung GC mit der Ladungspumpe CP verknüpft. Das bedeutet, dass der Phasen/Frequenz-Detektor PFD den Betrieb selbst in einem Zustand fortführt, in dem die UP- und DOWN-Signale deaktiviert wurden, und die korrekten Flanken, mit denen er die UP- und DOWN-Signale ausgibt, nicht neu erlernen muss, wenn das Ziehen der Ladungspumpenausgangssignale durch den Ziehschaltkreis PULL beendet ist.During operation, the UP and DOWN signals of the phase / frequency detector PFD are supplied to the gate circuit GC. The comparator compares the output of the charge pump with an upper reference frequency level above the required output center frequency, which determines the upper frequency limit of the phase locked loop latch, and a lower reference frequency level below the center frequency and sets the lower frequency limit of the latch window. When the comparator COMP detects that the analog control voltage of the voltage controlled oscillator VCO rises above the upper level of the required frequency window, it outputs a digital command DIG_UP, and the control circuit CTRL digitally increases the frequency of the voltage controlled oscillator VCO until it reaches the required one Frequency outputs. On the other hand, the comparator COMP outputs a digital command DIG_DOWN, and the control circuit CTRL digitally lowers the frequency of the voltage controlled oscillator VCO until the required frequency is reached, when detecting that the analog control voltage of the voltage controlled oscillator VCO is below the lower level of the voltage controlled oscillator VCO required frequency window falls. After or simultaneously with the digital setting of the VCO, the pull circuit PULL pulls the output signal of the charge pump CP (the analog control signal of the VCO) in the direction of the reference level. The pull circuit PULL lowers the output node of the charge pump CP when the comparator COMP issues a command DIG_UP and increments it when the comparator COMP issues a command DIG_DOWN. At the beginning of the voltage setting, the activation signal supplied to the enable input EN of the gate circuit GC from the comparator COMP is high. This activation signal is then inverted by the inverter INV so that one of the inputs of each of the AND gates AND1 and AND2 is low. This means that the UP and DOWN signals output by the phase / frequency detector PFD are not linked by the gate circuit GC to the charge pump CP. In other words, the phase / frequency detector PFD is not reset, but its outputs are gate-controlled and have no during the time in which the output voltage of the charge pump CP (the analog voltage control voltage for the voltage controlled oscillator VCO) is pulled to the required center frequency effects. Upon completion of the adjustment of the analog control voltage of the voltage controlled oscillator VCO, the signal at the enable input EN of the gate circuit GC is low, and thus both inputs of the AND gates AND1 and AND2 are high. The UP and DOWN signals from the Pha sen / frequency detector PFD are then linked by the gate circuit GC with the charge pump CP. This means that the phase / frequency detector PFD continues to operate even in a state in which the UP and DOWN signals have been deactivated and the correct edges at which it outputs the UP and DOWN signals, not new must learn when the pulling of the charge pump output signals by the pull circuit PULL is completed.

Obwohl die Ausführung nach den 4 und 5 einige Fortschritte bei der Lösung des oben erwähnten Problems erzielt, kann dieser Phasenregelkreis noch immer schwingen, wenn das Verrastungsfrequenzfenster sehr schmal ist. Ein Weg zur Verbesserung des Verrastungsverhaltens und zur Vermeidung von unerwünschten Schwingungen besteht darin, die Ausgangsspannung der Ladungspumpe CP unter Verwendung des Ziehschaltkreises PULL äußerst schnell auf die benötigte Mittenfrequenz zu ziehen. Da das Verrastungsfrequenzfenster jedoch sehr schmal ist, und der Komparator COMP eine gewisse Reaktionszeit aufweist, kann das schnelle Ziehen dazu führen, dass die analoge Steuerspannung des spannungsgesteuerten Oszillators VCO sogar die in 2 gezeigte untere Grenze des Frequenzfensters L3 erreicht, und dies kann ebenfalls zu einem Schwingen des Phasenregelkreises führen.Although the execution after the 4 and 5 As some progress has been made in solving the above-mentioned problem, this phase locked loop can still oscillate when the lock frequency window is very narrow. One way to improve latching behavior and avoid unwanted vibration is to rapidly pull the output voltage of the charge pump CP to the required center frequency using the pull circuit PULL. However, since the lock frequency window is very narrow, and the comparator COMP has a certain response time, the fast pull can cause the analog control voltage of the voltage controlled oscillator VCO to be even lower than that in FIG 2 reached lower limit of the frequency window L3, and this may also lead to a swing of the phase locked loop.

6 zeigt eine Ausführungsform eines halbdigitalen Phasenregelkreises gemäß der Erfindung, der die Stabilität weiter verbessert und bei der Überwindung der mit Schwingungen auf Grund eines schmalen Verrastungsfensters verbundenen Probleme hilft. Wie auch die in 4 gezeigte Schaltung hat der Phasenregelkreis der bevorzugten Ausführungsform einen Phasen/Frequenz-Detektor PFD mit einem Referenzspannungseingang Vref und einem Rückkopplungseingang Vfb, wobei ein Ausgang mit dem Eingang einer Ladungspumpe CP verbunden ist. Die einen Aktivierungseingang EN umfassende Gatterschaltung GC ist ebenfalls zwischen den Ausgang des Phasen/Frequenz-Detektors PFD und den Eingang der Ladungspumpe CP geschaltet. Das Signal T7 ist das zur Aktivierung der Gatterschaltung GC verwendete Signal. Das Ausgangssignal der Ladungspumpe CP wird als Signal T4 bezeichnet und ist über ein Schleifenfilter, das aus einem Kondensator C1 und einem Widerstand R1, die zwischen den Ausgang der Ladungspumpe CP und Masse in Reihe geschaltet sind, und einem weiteren Kondensator C2, der zwischen den Ausgang der Ladungspumpe CP und Masse geschaltet ist, gebildet wird, mit dem Eingang eines spannungsgesteuerten Oszillators VCO verbunden. Wiederum kann der spannungsgesteuerte Oszillator einen Einzelphasen- oder Mehrphasenausgang (d. h. Signal T5) haben, der in einer Rückkopplungsschleife über einen Rückkopplungsteiler 1/N mit dem Rückkopplungseingang Vfb des Phasen/Frequenz-Detektors PFD verbunden ist. Der Ausgang T4 der Ladungspumpe CP ist ebenfalls mit einem Steuerblock CB verbunden. Wie auch bei den vorhergehenden Ausführungsformen umfasst der Steuerblock CB einen Komparator COMP und einen Ziehschaltkreis PULL, wobei der Ausgang der Ladungspumpe CP mit einem Eingang des Komparators COMP und einem Eingang des Ziehschaltkreises PULL verbunden ist, sowie einen Regelkreis CTRL, der mit dem digitalen Eingang des spannungsgesteuerten Oszillators VCO verbunden ist. Der Komparator COMP kann so betrieben werden, dass er die Befehle DIG_UP (d. h. Signal T10) und DIG_DOWN (d. h. Signal T11) ausgibt, die den oberen bzw. unteren Frequenzpegel des Verrastungsfensters des Phasenregelkreises festlegen und von dem Ausgangssignal T4 der Ladungspumpe (der analogen Steuerspannung des spannungsgesteuerten Oszillators VCO) abhängen. Außerdem umfasst der Steuerblock CB einen Verzögerungskreis WAIT, der zwischen den Komparator COMP und den Steuerkreis CTRL geschaltet ist, so dass er zwei mit den Signalen T10, T11 gekoppelte Eingänge und zwei die Signale T8, T9 ausgebende Ausgänge hat, wobei beide seiner Eingänge mit den Ausgängen des Komparators COMP verbunden sind und somit so betrieben werden können, dass sie die Befehle DIG_UP und DIG_DOWN empfangen, und beide seiner Ausgänge mit dem Ziehschaltkreis PULL und dem Steuerkreis CTRL verbunden sind. Der Verzögerungskreis WAIT enthält einen Zähler, und ein Aktivierungseingang des Verzögerungskreises WAIT ist mit dem Ausgang des Rückkopplungsteilers 1/N (d. h. dem Signal T2) verbunden, so dass der Zähler so betrieben werden kann, dass er mit dem geteilten Rückkopplungssignal T2 getaktet wird und bei Auftreten des Befehls DIG_UP bzw. DIG_DOWN von dem Komparator COMP zurückgesetzt wird. Ein Ausgang des Komparators COMP ist ebenfalls mit dem Aktivierungseingang der Gatterschaltung GC verbunden. 6 shows an embodiment of a semi-digital phase-locked loop according to the invention, which further improves the stability and helps to overcome the problems associated with vibrations due to a narrow locking window. Like the in 4 As shown, the phase locked loop of the preferred embodiment has a phase / frequency detector PFD with a reference voltage input Vref and a feedback input Vfb, with an output connected to the input of a charge pump CP. The gating circuit GC comprising an activation input EN is also connected between the output of the phase / frequency detector PFD and the input of the charge pump CP. The signal T7 is the signal used to activate the gate circuit GC. The output signal of the charge pump CP is referred to as signal T4 and is connected through a loop filter consisting of a capacitor C1 and a resistor R1, which are connected in series between the output of the charge pump CP and ground, and a further capacitor C2 connected between the output the charge pump CP and ground is formed is connected to the input of a voltage controlled oscillator VCO. Again, the voltage controlled oscillator may have a single phase or polyphase output (ie, signal T5) connected in a feedback loop via a feedback divider 1 / N to the feedback input Vfb of the phase / frequency detector PFD. The output T4 of the charge pump CP is also connected to a control block CB. As in the previous embodiments, the control block CB comprises a comparator COMP and a pull circuit PULL, wherein the output of the charge pump CP is connected to an input of the comparator COMP and an input of the pull circuit PULL, and a control circuit CTRL connected to the digital input of the voltage controlled oscillator VCO is connected. The comparator COMP may be operated to output the commands DIG_UP (ie, signal T10) and DIG_DOWN (ie, signal T11) which set the upper and lower frequency levels of the lock loop of the phase locked loop and the output signal T4 of the charge pump (the analog control voltage of the voltage controlled oscillator VCO). In addition, the control block CB comprises a delay circuit WAIT, which is connected between the comparator COMP and the control circuit CTRL, so that it has two inputs coupled to the signals T10, T11 and two outputs outputting the signals T8, T9, both of its inputs with the Outputs of the comparator COMP are connected and thus can be operated so that they receive the commands DIG_UP and DIG_DOWN, and both of its outputs are connected to the pull circuit PULL and the control circuit CTRL. The delay circuit WAIT includes a counter, and an enable input of the delay circuit WAIT is connected to the output of the feedback divider 1 / N (ie the signal T2), so that the counter can be operated to be clocked with the divided feedback signal T2 and at Occurrence of the command DIG_UP or DIG_DOWN is reset by the comparator COMP. An output of the comparator COMP is also connected to the enable input of the gate circuit GC.

Der Komparator COMP vergleicht die Ausgangsspannung der Ladungspumpe CP mit dem oberen bzw. unteren Frequenzpegel des benötigten Frequenzverrastungsfensters des Phasenregelkreises, so dass der Phasenregelkreis immer innerhalb dieses Verrastungsfensters verrastet ist. Die von dem Komparator COMP ausgegebenen Befehle DIG_UP und DIG_DOWN, die den oberen bzw. unteren Frequenzpegel festlegen, werden dem Verzögerungskreis WAIT zugeführt, der ein rücksetzbarer Wartezähler ist, der so betrieben werden kann, dass er eine vorbestimmte Verzögerung in die digitalen Befehle DIG_UP bzw. DIG_DOWN einbringt. Der Aktivierungseingang des Verzögerungskreises WAIT empfängt ein Taktsignal von dem Ausgang des Rückkopplungsteilers 1/N. Die Befehle DIG_UP und DIG_DOWN haben einen niedrigen Logikzustand, bis sich die analoge Steuerspannung (Signal T4) des spannungsgesteuerten Oszillators VCO von der Ladungspumpe CP innerhalb des durch den Komparator COMP festgelegten Verrastungsfensters befindet. Das bedeutet, dass der Zähler innerhalb des Verzögerungskreises WAIT in einem Rücksetzzustand bleibt und die Ausgänge des Verzögerungskreises WAIT logisch niedrig bleiben. Wenn die aus der Ladungspumpe CP ausgegebene analoge Steuerspannung des spannungsgesteuerten Oszillators VCO aus dem festgelegten Frequenzfenster hinaus driftet, wird entweder das Signal DIG_UP oder DIG_DOWN, die von dem Komparator COMP ausgegeben werden, hoch, je nach dem, ob die analoge Steuerspannung über die obere Frequenz bzw. unter die untere Frequenz des Fensters gedriftet ist. Sobald eines der von dem Komparator COMP ausgegebenen Signale DIG_UP bzw. DIG_DOWN (d. h. die Signale T10 und T11) hoch wird, wird der Zähler innerhalb des Verzögerungskreises WAIT aktiviert. Die Ausgänge des Verzögerungskreises WAIT bleiben so lange niedrig, bis der Zähler überläuft. Wenn die (aus der Ladungspumpe CP ausgegebene) analoge Steuerspannung des VCO aus dem Verrastungsfenster hinaus driftet und dann nach einer Weile wieder in das Verrastungsfenster eintritt, wird der Zähler innerhalb des Verzögerungskreises WAIT wieder zurückgesetzt. Deshalb sind die von dem Komparator COMP ausgegebenen Befehle DIG_UP bzw. DIG_DOWN für die Ausgänge des Verzögerungskreises WAIT lediglich dann transparent, wenn entweder der Befehl DIG_UP oder DIG_DOWN zumindest so lange logisch hoch ist, bis der Zähler in dem Verzögerungskreis WAIT überläuft. Anders ausgedrückt, wenn die analoge Steuerspannung des VCO während der Anzahl von Zyklen, die durch den Wartekreis WAIT festgelegt wurde, außerhalb des Verrastungsfensters bleibt, wird lediglich eine digitale Abstimmung unter Verwendung der Signale S10N durchgeführt.The comparator COMP compares the output voltage of the charge pump CP with the upper or lower frequency level of the required Frequenzverrastungsfenster the phase locked loop, so that the phase locked loop is always locked within this Verrastungsfensters. The DIG_UP and DIG_DOWN commands issued by the comparator COMP which set the upper and lower frequency levels, respectively, are applied to the delay circuit WAIT, which is a resettable wait counter which can be operated to apply a predetermined delay to the DIG_UP digital commands. DIG_DOWN brings in. The activation input of the delay circuit WAIT receives a clock signal from the output of the feedback divider 1 / N. The commands DIG_UP and DIG_DOWN have a low logic state until the analog control voltage (signal T4) of the voltage controlled oscillator VCO from the La CP within the locking window defined by the COMP comparator. This means that the counter within the delay circuit WAIT remains in a reset state and the outputs of the delay circuit WAIT remain logically low. When the analog control voltage of the voltage controlled oscillator VCO output from the charge pump CP drifts out of the designated frequency window, either the signal DIG_UP or DIG_DOWN output from the comparator COMP goes high, depending on whether the analog control voltage is above the upper frequency or has drifted below the lower frequency of the window. As soon as one of the signals DIG_UP and DIG_DOWN output by the comparator COMP (ie the signals T10 and T11) goes high, the counter within the delay circuit WAIT is activated. The outputs of the delay circuit WAIT remain low until the counter overflows. When the analog control voltage (output from the charge pump CP) of the VCO drifts out of the lock window and then re-enters the lock window after a while, the counter within the delay circuit WAIT is reset. Therefore, the DIG_UP and DIG_DOWN instructions issued by the comparator COMP are transparent to the outputs of the delay circuit WAIT only when either the DIG_UP or DIG_DOWN instruction is logic high at least until the counter in the WAIT delay circuit overflows. In other words, if the analog control voltage of the VCO remains outside the lock window during the number of cycles set by the wait circuit WAIT, only digital tuning is performed using the signals S10N.

Das Einbringen des Verzögerungskreises WAIT ergibt somit Spielraum für plötzliche Frequenzänderung oder verminderte Dämpfung sowie den Verlust der Verrastung in dem Phasenregelkreis, der durch das Ziehen der analogen Steuerspannung des VCO durch den Ziehschaltkreis PULL verursacht wird. Hierdurch wird die Feinverrastung des Phasenregelkreises stabiler und zuverlässiger, und es werden unerwünschte Schwingungen des gesamten Systems verhindert. Der Verzögerungskreis WAIT kann unter Verwendung eines synchronen oder eines asynchronen Zählers realisiert werden, und die maximal zulässige Anzahl von Wartezyklen kann basierend auf dem Ladungspumpenstrom, den Schleifenfilterparametern, der VCO-Verstärkung und der Aktualisierungsfrequenz festgelegt werden.The Introduction of the delay circuit WAIT thus gives room for sudden frequency change or reduced damping and the loss of locking in the phase-locked loop caused by pulling the analog control voltage of the VCO through the pull circuit PULL is caused. As a result, the Feinverrastung the phase locked loop more stable and reliable, and it will be unwanted Vibrations of the entire system prevented. The delay circuit WAIT can be done using a synchronous or an asynchronous counter be realized, and the maximum number of wait cycles allowed based on the charge pump current, the loop filter parameters, the VCO gain and the update frequency.

Claims

Semi-digital PLL circuit comprising: one Voltage controlled oscillator VCO with an analog control input and a digital control input; a phase / frequency detector with a reference input and a feedback input; a Charge pump driven by an output of the phase / frequency detector and the analog control input of the voltage controlled oscillator provides an analog control signal; a feedback divider, which shares an output of the voltage controlled oscillator and at the feedback input of the phase / frequency detector applies a split feedback signal; one Control block having an input connected to the output of the charge pump connected, and provides a digital output signal, the to the digital control input of the voltage controlled oscillator is created; one between the output of the phase / frequency detector and the input of the charge pump switched gate circuit to the output of the phase / frequency detector in response to to block a blocking signal received from the control block; in which the control block provides the blocking signal during the times in which the output signal of the charge pump following a Setting the oscillator frequency by applying a digital output signal from the control block to the digital control input of the voltage controlled Oscillator is pulled to a middle reference level; in which and the control block has an upper reference level above it mean reference level and a lower reference level below the establishes a mean reference level and contains comparators which the output signal of the charge pump with the upper, the middle and the lower reference level to generate: - one digital command DIG_UP to the frequency of the voltage controlled Increase oscillator when the output of the charge pump exceeds the upper reference level; - one digital command DIG_DOWN to the frequency of the voltage controlled To reduce oscillator when the output signal of the charge pump falls below the lower reference level; further wherein the Control block includes a current source current sink circuit, the the output of the charge pump in response to one of the digital Commands DIG_UP or DIG_DOWN in the direction of the mean reference level draws; further wherein the control block comprises a delay circuit with a counter contains the one with the split feedback signal is clocked and each occurrence of a digital command DIG_UP or DIG_DOWN reset and at the overflow the from the comparators output digital commands DIG_UP or Outputs DIG_DOWN with a predetermined delay.

A half-digital PLL circuit according to claim 1, wherein the gate circuit a first AND gate for blocking one of the phase / frequency detector received UP output signal when the blocking signal is active, and for forwarding the UP output signal otherwise, and a second one AND gate for blocking a DOWN output signal received from the phase / frequency detector, when the blocking signal is active and to forward the DOWN output signal otherwise contains.