DE102009012516A1 - Multilayer substrate for receiving circuit components of highly integrated module, comprises lower layer made of dielectric material with dielectric constant, and upper layer made of dielectric material with dielectric constant - Google Patents

Multilayer substrate for receiving circuit components of highly integrated module, comprises lower layer made of dielectric material with dielectric constant, and upper layer made of dielectric material with dielectric constant Download PDF

Info

Publication number
DE102009012516A1
DE102009012516A1 DE102009012516A DE102009012516A DE102009012516A1 DE 102009012516 A1 DE102009012516 A1 DE 102009012516A1 DE 102009012516 A DE102009012516 A DE 102009012516A DE 102009012516 A DE102009012516 A DE 102009012516A DE 102009012516 A1 DE102009012516 A1 DE 102009012516A1
Authority
DE
Germany
Prior art keywords
layer
substrate according
layer substrate
dielectric constant
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102009012516A
Other languages
German (de)
Other versions
DE102009012516B4 (en
Inventor
Paul Coutinho
Andreas Dr. Przadka
Peter Hagn
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SnapTrack Inc
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Priority to DE102009012516A priority Critical patent/DE102009012516B4/en
Publication of DE102009012516A1 publication Critical patent/DE102009012516A1/en
Application granted granted Critical
Publication of DE102009012516B4 publication Critical patent/DE102009012516B4/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672—Superposed layout, i.e. in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Transceivers (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

The multilayer substrate (MLS) comprises a lower layer (UL) made of dielectric material with dielectric constant, and an upper layer (OL) made of dielectric material with dielectric constant. A middle layer (ML) made of dielectric material with dielectric constant is provided, which is arranged between lower and upper layer. A structured metallization surface (SMF) is provided, which is arranged between or on the layers.

Description

Die Erfindung betrifft ein Mehrlagensubstrat zur Aufnahme von Schaltungskomponenten eines hochintegrierten Moduls.The The invention relates to a multi-layer substrate for receiving circuit components a highly integrated module.

Moderne Kommunikationsgeräte umfassen eine Vielzahl an elektrischen und elektronischen Komponenten in Sende- und Empfangsschaltungen. Dazu zählen zum einen aktive Komponenten wie rauscharme Verstärker, Mischer, Oszillatoren, Schaltelemente und Leistungsverstärker. Diese und evtl. weitere aktive Komponenten sind im Allgemeinen in einem oder mehreren Chips integriert, die integrierte Schaltkreise umfassen. In einem sog. Transceiver-IC z. B. können die aktiven Komponenten von Sende- und Empfangsschaltung zusammengefasst sein. Die ferner in modernen Kommunikationsgeräten enthaltenen Hochfrequenzschaltungskomponenten wie Bandpassfilter, Baluns, ohmsche Widerstände, Kondensatoren, Spulen oder Varistoren werden im Allgemeinen als passive Schaltungskomponenten ausgeführt. Schaltungskomponenten wie Antennenschalter, Bandpassfilter (z. B. mit Oberflächenwellen arbeitende Filter), Baluns und Impedanzanpassschaltungen werden häufig in einem sog. Frontend-Modul zusammengefasst. Werden alle Schaltungskomponenten von Sende- und Empfangspfaden eines mobilen Kommunikationsgeräts auf der Oberfläche einer Leiterplatte angeordnet, so beanspruchen diese Komponenten auf der Leiterplatine sehr viel Platz. Dem anhaltenden Trend zur Miniaturisierung von mobilen Kommunikationsgeräten folgt die Forderung nach einem verringerten Platzbedarf der Gesamtheit der Komponenten. Die Miniaturisierung ist nach wie vor die wichtigste Forderung, vor allem aus der Mobilfunkbranche, um Endgeräte noch weiter verkleinern, vor allem aber mit zusätzlichen Funktionen ausstat ten zu können. Diesem Trend wird durch einen immer weiter gehenden Integrationsgrad Rechnung getragen. In Modulen auf LTCC-Basis werden beispielsweise aktive Schaltkreise umfassende Chips und passive Hochfrequenzschaltungskomponenten vertikal in Metallisierungsebenen, die durch dielektrische Lagen voneinander getrennt sind, integriert.modern Communication devices include a variety of electrical and electronic components in transmitting and receiving circuits. To include active components such as low-noise amplifiers, Mixers, oscillators, switching elements and power amplifiers. These and possibly further active components are generally in one or multiple chips incorporating integrated circuits. In a so-called transceiver IC z. For example, the active components be summarized by transmitting and receiving circuit. The further High frequency circuit components included in modern communication devices like bandpass filters, baluns, ohmic resistors, capacitors, Coils or varistors are generally referred to as passive circuit components executed. Circuit components such as antenna switches, Bandpass filter (eg working with surface waves Filters), baluns and impedance matching circuits become frequent summarized in a so-called front-end module. Become all circuit components of transmitting and receiving paths of a mobile communication device on the surface of a printed circuit board, so claim these components on the circuit board very much space. The persistent Trend towards miniaturization of mobile communication devices follows the demand for a reduced space requirement of the whole of the components. Miniaturization is still the most important Demand, especially from the mobile industry, to terminals even further downsize, but especially with additional Features to be able to equip. This trend is going through an ever-increasing degree of integration. Modules based on LTCC, for example, become active circuits comprehensive chips and passive high frequency circuit components vertically in metallization planes that are separated by dielectric layers are separated, integrated.

Aus der Druckschrift US 7,167,688 B2 beispielsweise sind Hochfrequenztransceivermodule bekannt, bei denen aktive und passive Hochfrequenzschaltungskomponenten in einem Mehrlagensubstrat vertikal integriert sind. Aktive Schaltungskomponenten umfassende Chips sowie Chips, die mit akustischen Oberflächenwellen arbeitende Schaltungskomponenten umfassen, sind auf einer Oberfläche eines Mehrlagensubstrats angeordnet und mit passiven Komponenten, die in Metallisierungsebenen zwischen den dielektrischen Lagen angeordnet sind, verschaltet.From the publication US 7,167,688 B2 For example, high frequency transceiver modules are known in which active and passive high frequency circuit components are vertically integrated in a multi-layer substrate. Chips incorporating active circuit components as well as chips incorporating surface acoustic wave circuit components are disposed on a surface of a multi-layer substrate and interconnected with passive components disposed in metallization planes between the dielectric layers.

Ein Problem des Stands der Technik ist, dass das für Schaltungskomponenten zur Verfügung stehende Volumen in mobilen Kommunikationsgeräten durch den andauernden Trend zur Miniaturisierung abnimmt, während die Komplexität von Sende- und Empfangsschaltungen aufgrund zusätzlich zu realisierender Funktionen weiter zunimmt. Es besteht also ein Bedarf an elektrischen Bauteilen, welche trotz einer hohen Zahl an Schaltungskomponenten ein geringes Volumen bzw. einen geringen Platzbedarf – d. h. eine geringe Baubreite und eine geringe Bauhöhe – aufweisen. Es besteht weiterhin ein Bedarf an elektrischen Bauteilen und Substraten, welche für eine Vielzahl an unterschiedlichen integrierten Schaltungskomponenten eine geeignete, vielseitig nutzbare räumliche Umgebung vorsehen.One The problem of the prior art is that for circuit components available volumes in mobile communication devices decreasing the ongoing trend towards miniaturization while the complexity of transmitting and receiving circuits due to in addition to realizing functions continues to increase. There is therefore a need for electrical components, which despite a high number of circuit components a small volume or a small footprint - d. H. a small width and a low height - have. It exists a continuing need for electrical components and substrates which for a variety of different integrated circuit components a suitable, versatile spatial environment provide.

Aufgabe der vorliegenden Erfindung ist es daher, elektrische Bauteile mit verringertem Platzbedarf bei gleicher oder erhöhter Funktionalität mit einer vielseitig nutzbaren räumlichen Umgebung anzugeben.task The present invention is therefore, electrical components with reduced space requirement for the same or increased functionality specify with a versatile spatial environment.

Diese Aufgabe wird erfindungsgemäß durch ein Mehrlagensubstrat nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.These The object is achieved by a multi-layer substrate solved according to claim 1. Advantageous embodiments result from the dependent claims.

Es wird ein Mehrlagensubstrat angegeben, das eine untere Lage eines dielektrischen Materials mit Dielektrizitätskonstante ϵu, eine obere Lage eines dielektrischen Materials mit Dielektrizitätskonstante ϵo und eine zwischen oberer und unterer Lage angeordnete mittlere Lage eines dielektrischen Materials mit Dielektrizitätskonstante ϵm umfasst. Zwischen oder auf den Lagen sind strukturierte Metallisierungsflächen und strukturierte Metallisierungsleitungen angeordnet. Ein kapazitives Element ist aus mindestens zwei strukturierten Metallisierungsflächen und aus mindestens einer dazwischen angeordneten mittleren Lage gebildet. Ein induktives Element ist aus strukturierten Metallisierungsleitungen gebildet. Dieses ist in direktem Kontakt zur oberen Lage oder zur unteren Lage angeordnet. Die Dielektrizmitätskonstante ϵm der mittleren Lage ist größer gleich dem 1,5-Fachen der Dielektrizitätskonstante der unteren Lage sowie größer gleich dem 1,5-Fachen der Dielektrizitätskonstante der oberen Lage. Ein Mehrlagensubstrat mit Mischkeramik, deren mittlere Lagen eine höhere Dielektrizitätskonstante aufweisen als obere und untere Lagen, weist folgende Vorteile auf: Durch eine erhöhte Dielektrizitätskonstante steigt die Kapazität eines kapazitiven Elements, wenn die Flächenbelegung im Mehrlagensubstrat und die Lagendicke der dielektrischen Lage konstant bleiben. Dies ist gleichbedeutend mit dem so erreichbaren Effekt, dass sich der laterale Flächenbedarf bei gleich bleibender Kapazität reduziert. Dies ist insbesondere bedeutend, wenn die Reproduzierbarkeit der Lagendicke durch eine Abnahme der Lagendicke verschlechtert würde, was mit dem erfindungsgemäßen Mehrlagensubstrat vermieden wird, da dieses z. B. höhere Kapazitäten ohne Verminderung der Dicke einer Lage ermöglicht. Der laterale Platzbedarf ist also verringert und die Lagendicke muss nicht verringert werden. Die Anordnung von Spulen ausbildenden Streifenleitungen/strukturierten Metallisierungsleitungen in Metallisierungsebenen zwischen dielektrischen Lagen niedriger Dielektrizitätskonstante bewirkt eine verringerte Kopplung zwischen den Metallisierungsleitungen verschiedener Metallisierungsebenen (parasitäre Kapazitäten), wodurch der Gütefaktor des entsprechenden induktiven Elements erhöht und Verluste reduziert sind. Allgemein gilt: Die Erfindung stellt unterschiedlichen Schaltungskomponenten mit unterschiedlichen Anforderungen an ein Mehrlagensubstrat ein solches Substrat zur Verfügung, welches besser – da individueller – an diese Anforderungen angepasst werden kann. Jedes integrierte Schaltungselement verfügt über eine – bezüglich der Dielektrizitätskonstanten oder der Lagendicke – individuell angepasste räumliche Umgebung.A multilayer substrate is specified, which comprises a lower layer of a dielectric material having a dielectric constant ε u , an upper layer of a dielectric material having a dielectric constant ε o, and a middle layer of a dielectric material having a dielectric constant ε m arranged between the upper and lower layers. Between or on the layers, structured metallization surfaces and structured metallization lines are arranged. A capacitive element is formed from at least two structured metallization areas and from at least one middle layer arranged therebetween. An inductive element is formed from structured metallization lines. This is arranged in direct contact with the upper layer or the lower layer. The dielectric constant ε m of the middle layer is greater than or equal to 1.5 times the dielectric constant of the lower layer and greater than or equal to 1.5 times the dielectric constant of the upper layer. A multilayer substrate with mixed ceramic whose middle layers have a higher dielectric constant than upper and lower layers has the following advantages: Increasing the dielectric constant increases the capacitance of a capacitive element if the area occupancy in the multilayer substrate and the layer thickness of the dielectric layer remain constant. This is equivalent to the effect that can be achieved in such a way that the lateral area requirement is reduced while the capacity remains the same. This is particularly significant if the reproducibility of the layer thickness would be degraded by a decrease in the layer thickness, which is consistent with the Mehrla invention gensubstrat is avoided because this z. B. allows higher capacities without reducing the thickness of a layer. The lateral space requirement is thus reduced and the layer thickness does not have to be reduced. The provision of coil forming striplines / patterned metallization lines in metallization planes between low dielectric constant dielectric layers results in reduced coupling between the metallization lines of different metallization levels (parasitic capacitances), thereby increasing the Q of the corresponding inductive element and reducing losses. In general, the invention provides different circuit components with different requirements for a multi-layer substrate such a substrate available, which better - because individual - can be adapted to these requirements. Each integrated circuit element has a - with respect to the dielectric constant or the layer thickness - individually adapted spatial environment.

Die zwischen verschiedenen Metallisierungsebenen angeordneten Schaltungskomponenten sind über Durchkontaktierungen durch die dielektrischen Lagen miteinander verschaltet.The between different metallization levels arranged circuit components are via vias through the dielectric Layers interconnected.

In einer vorteilhaften Ausgestaltung sind die Dielektrizitätskonstanten der unteren und der oberen Lage ϵu und ϵo größer gleich 6 und kleiner gleich 10, während die Dielektrizitätskonstante ϵm der mittleren Lage größer gleich 15 und kleiner gleich 25 ist.In an advantageous embodiment, the dielectric constants of the lower and upper layers ε u and ε o are greater than or equal to 6 and less than 10, while the dielectric constant ε m of the middle layer is greater than or equal to 15 and less than or equal to 25.

Das Mehrlagensubstrat umfasst vorzugsweise mindestens eine Lage aus LTCC (Low Temperature Cofired Ceramics, HTCC (High Temperature Cofired Ceramics) oder Laminat.The Multilayer substrate preferably comprises at least one layer LTCC (Low Temperature Cofired Ceramics, HTCC (High Temperature Cofired Ceramics) or laminate.

Weiterhin ist es bevorzugt, wenn das Mehrlagensubstrat mindestens drei dielektrische Lagen aufweist, die bezüglich ihrer Dielektrizitätskonstanten symmetrisch um die mittlere Lage als Spiegelebene angeordnet sind.Farther it is preferable if the multi-layer substrate at least three dielectric Has layers that are symmetrical with respect to their dielectric constant are arranged around the middle layer as a mirror plane.

Vorzugsweise ist weiterhin ein integrierte Schaltungen umfassender Chip – im Folgenden IC-Chip genannt – in oder auf dem Substrat montiert. Er kann mit im Substrat integrierten Schaltungselementen verschaltet sein. Ein solcher Chip kann Schaltungskomponenten einer Transceiverschaltung umfassen. Insbesondere ist es bevorzugt, wenn er alle Schaltungskomponenten einer Transceiverschaltung umfasst.Preferably is still a chip - integrated circuit Following IC chip called - mounted in or on the substrate. He can be interconnected with circuit elements integrated in the substrate be. Such a chip may include circuit components of a transceiver circuit. In particular, it is preferable if it has all the circuit components a transceiver circuit.

In einer weiteren besonders bevorzugten Ausgestaltung umfasst das Mehrlagensubstrat Durchkontaktierungen durch zumindest eine der Lagen und Metallisierungsleitungen, die Teile der Signalpfade ausbilden. Die Metallisierungsleitungen dienen der Verschaltung von Schaltungskomponenten der Transceiverschaltung mit weiteren – z. B. passiven – Schaltungskomponenten, die in dem Mehrlagensubstrat realisiert sind. Solche Schaltungskomponenten können Impedanzanpassschaltungen, Baluns (sog. „balanced-unbalanced” Konverter; Symmetrier-Anpassschaltungen), Sende- oder Empfangsfilter oder andere Teile einer Frontend-Schaltung sein.In In a further particularly preferred embodiment, the multi-layer substrate comprises vias by at least one of the layers and metallization lines that Form parts of the signal paths. The metallization lines serve the interconnection of circuit components of the transceiver circuit with further - z. B. passive - circuit components, which are realized in the multi-layer substrate. Such circuit components Impedanzanpassschaltungen Baluns (so-called "balanced-unbalanced" converter; Symmetry matching circuits), transmit or receive filters or others Be part of a front-end circuit.

Insbesondere Ausgestaltungen, in denen eine Sendefilterschaltung mit einem eine Verschaltung aus z. B. passiven Reaktanzelementen umfassenden Sendefilter, die mit einem Sendesignalpfad der Transceiverschaltung verschaltet ist, und eine Emp fangsfilterschaltung mit einem mit akustischen Wellen arbeitenden Empfangsfilter mit einem Empfangssignalpfad der Transceiverschaltung verschaltet ist, stellen bevorzugte Ausführungsformen dar.Especially Embodiments in which a transmission filter circuit with a a Interconnection from z. B. passive reactance elements comprising transmission filter, which is connected to a transmission signal path of the transceiver circuit and a reception filter circuit having one with acoustic waves operating receive filter with a received signal path of the transceiver circuit is interconnected, represent preferred embodiments.

Sowohl im Sendesignalpfad als auch im Empfangssignalpfad kann ein Balun verschaltet sein. Ein Balun ist ein Schaltungselement, das „balanced” (= symmetrisch) geführte Signale in „unbalanced” (d. h. gegen Masse) geführte Signale konvertiert oder umgekehrt „unbalanced” geführte Signale in „balanced” geführte Signale konvertiert. Ein entsprechender Balun umfasst vorzugsweise eine Verschaltung aus kapazitiven und induktiven Elementen, welche als strukturierte Metallisierungsflächen oder strukturierte Metallisierungsleitungen zwischen oder auf den dielektrischen Lagen ausgebildet sind.Either in the transmission signal path as well as in the received signal path, a balun be interconnected. A balun is a circuit element that is "balanced" (= symmetric) signals in "unbalanced" (i.e. to ground) converted signals or vice versa "unbalanced" led Signals in "balanced" guided signals converted. A corresponding balun preferably comprises one Interconnection of capacitive and inductive elements, which as structured metallization or structured Metallization lines between or on the dielectric layers are formed.

Die Hochfrequenzsignale, mit denen eine Antenne eine Front-End-Schaltung versorgt, sind in der Regel „unbalanced” geführt. Der Vorteil von „balanced” geführten Signalleitungen besteht darin, dass Gleichtaktstörungen effektiv unterdrückt werden, da ein Störsignal, welches beiden „balanced” geführten Signalleitungen aufgeprägt wird, wirkungsvoll durch Differenzbildung wieder eliminiert werden kann. Nämlich dann, wenn eine Störung beiden „balanced” geführten Signalleitungen gleichsam aufgeprägt ist. Dadurch sind das „Signal-to-Noise” Verhältnis und die Empfindlichkeit erhöht und die Störfestigkeit verbessert.The High-frequency signals that make an antenna a front-end circuit supplied, are usually "unbalanced" out. The advantage of "balanced" led Signal lines is that common-mode noise be effectively suppressed, since a noise signal, which two "balanced" guided signal lines imprinted, effectively by subtraction again can be eliminated. Namely, then, if a fault both "balanced" guided signal lines as it were imprinted. This is the "signal-to-noise" ratio and the sensitivity increases and the immunity to interference improved.

Insbesondere die Komponenten von Impedanzanpasselementen können in einem Mehrlagensubstrat integriert werden. So ist es vorteilhaft, wenn die kapazitiven und induktiven Elemente der Verschaltung eines Impedanzelements als strukturierte Metal lisierungsflächen oder strukturierte Metallisierungsleitungen zwischen oder auf den Lagen ausgebildet sind.Especially the components of impedance matching elements can be in one Multi-layer substrate can be integrated. So it is advantageous if the capacitive and inductive elements of the interconnection of an impedance element as structured metalization surfaces or structured Metallization lines formed between or on the layers are.

Ein im Sendesignalpfad verschalteter Sendeverstärker ist vorzugsweise auf der Substratoberfläche angeordnet. Auch ein Empfangsverstärker, der im Empfangssignalpfad verschaltet ist, ist bevorzugt auf der Substratoberfläche angeordnet. Der Chip, in dem der Sendeverstärker oder der Empfangsverstärker integriert ist oder allgemeiner, jeder Chip, der integrierte aktive Schaltungskomponenten oder passive Schaltungskomponenten wie SAW-Filter oder BAW-Filter umfasst, ist auf der oberen Lage angeordnet und verschaltet. Insbesondere aktive Hochfrequenzschaltungskomponenten umfassende Chips sind vorzugsweise oberhalb einer auf der oberen Lage angeordneten strukturierten Metallisierungsfläche angeordnet und – z. B. mit strukturierten Metallisierungsleitungen oder Durchkontaktierungen – verschaltet. Die Verschaltung kann dabei in Wire-Bond-Technologie oder in Flip-Chip-Technologie ausgeführt sein. Möglich sind auch Ausgestaltungen, in denen einige Chips in Wire-Bond-Technologie verschaltet und andere Chips in Flip-Chip-Technologie verschaltet sind. Auch in SMD (SMD = surface mounted device) Technik montierte Chips können eingesetzt werden.A transmission amplifier connected in the transmission signal path is preferably arranged on the substrate surface. Also, a receiving amplifier, which is connected in the received signal path, is preferably arranged on the substrate surface. Of the Chip in which the transmit amplifier or receive amplifier is integrated, or more generally, each chip that includes integrated active circuit components or passive circuit components such as SAW filters or BAW filters, is disposed and interconnected on the top layer. In particular chips comprising active high-frequency circuit components are preferably arranged above a structured metallization surface arranged on the upper layer, and -. B. with structured Metallisierungsleitungen or vias - interconnected. The interconnection can be embodied in wire-bond technology or in flip-chip technology. Also possible are embodiments in which some chips are wired in wire-bond technology and other chips are interconnected in flip-chip technology. It is also possible to use chips mounted in SMD (surface mounted device) technology.

Großflächig auf einer der Substratoberflächen angeordneten Metallisierungsflächen können zur HF-Abschirmung dienen. Dazu sind sie vorzugsweise mit Masse verschaltet. Solche großflächigen Metallisierungsebenen dienen insbesondere zum Schutz von Schaltungskomponenten vor den störenden elektromagnetischen Emissionen aktiver Schaltungskomponenten in einem Chip, d. h. vor unerwünschten Hochfrequenzsignalen. Dazu sind sie z. B. auf der Oberseite der obersten der oberen Lagen entsprechend unterhalb des Chips angeordnet. Die großflächigen Metallisierungsebenen können lokalisierte nicht leitende Bereiche auf der Oberfläche des Mehrlagensubstrats umschließen, welche beispielsweise Durchkontaktierungen umfassen und über welche die Chips mit internen Signalleitungselementen verschaltet sein können.Widespread on one of the substrate surfaces arranged metallization can be used for RF shielding. They are preferred for this purpose interconnected with ground. Such large-scale metallization levels serve in particular for the protection of circuit components from the disturbing electromagnetic emissions of active circuit components in a chip, d. H. against unwanted high-frequency signals. These are z. B. on top of the top of the upper layers accordingly arranged below the chip. The large-scale metallization levels can locate non-conductive areas on the surface of the multi-layer substrate, which for example Include vias and through which the chips can be interconnected with internal signal line elements.

Besonders bevorzugt ist ein Mehrlagensubstrat, bei dem einerseits ein IC-Chip auf der Oberfläche der obersten oberen Lage angeordnet ist und in das andererseits ein Balun integriert ist, der eine Verschaltung aus kapazitiven Elementen, strukturierten Metallisierungsflächen, strukturierten Metallisierungsleitungen und eine Bezugsmasselage umfasst, wobei die Bezugsmasselage auf der obersten oberen Lage angeordnet ist und als Montagefläche des IC-Chips dient. Dabei sind die weiteren Schaltungskomponenten des Baluns vertikal unterhalb der Bezugsmasselage angeordnet. Die Bezugsmasselage ist vorzugsweise mit Masse verschaltet.Especially preferred is a multi-layer substrate, in which on the one hand an IC chip arranged on the surface of the uppermost layer is and in the other hand, a balun is integrated, the interconnection from capacitive elements, structured metallization surfaces, structured metallization lines and a reference ground layer includes, wherein the reference ground layer on the uppermost upper layer is arranged and serves as a mounting surface of the IC chip. The other circuit components of the balun are vertical arranged below the reference ground layer. The reference misassignment is preferably connected to ground.

Dadurch ist eine hohe Isolation zwischen den aktiven Hochfrequenzkomponenten, z. B. in einem Transceiverchip und den integrierten passiven Elementen im Mehrlagensubstrat gewährleistet.Thereby is a high isolation between the active high frequency components, z. In a transceiver chip and the integrated passive elements ensured in multi-layer substrate.

Als Balun kommt insbesondere ein sog. Marchand-Balun in Frage, der miteinander gekoppelte strukturierte Metallisierungsleitungen und kapazitive Elemente umfasst. Durch die Verschaltung von kapazitiven Elementen in einem Balun können Streifenleiter des Baluns – sog. strip lines – verkürzt ausgeführt werden.When Balun comes in particular a so-called Marchand balun in question, the one with each other coupled structured metallization lines and capacitive elements includes. Through the interconnection of capacitive elements in one Balun can strip conductor of Baluns - so-called. strip lines - shortened.

Entsprechend den Ausführungsbeispielen der Erfindung ausgeführte Mehrlagensubstrate finden insbesondere in mobilen Kommunikationsgeräten Verwendung. Die Mehrlagensubstrate umfas sen dann einen Antennenschalter, der mit einem Sendesignalpfad und einem Empfangssignalpfad des mobilen Kommunikationsgeräts verschaltet ist.Corresponding executed the embodiments of the invention Multi-layer substrates find particular in mobile communication devices Use. The multi-layer substrates then comprise an antenna switch, with a transmit signal path and a receive signal path of the mobile Communication device is interconnected.

Insbesondere ist es vorteilhaft, wenn ein Mehrlagensubstrat einen Duplexer umfasst, der mit dem Sende- und dem Empfangssignalpfad verschaltet ist.Especially it is advantageous if a multilayer substrate comprises a duplexer, which is connected to the transmission and the received signal path.

Im Folgenden wird das Mehrlagensubstrat anhand von Ausführungsbeispielen und zugehörigen schematischen Figuren näher erläutert. Es zeigt:in the Next, the multi-layer substrate will be described based on embodiments and associated schematic figures explained in more detail. It shows:

1 einen Querschnitt durch ein Mehrlagensubstrat, 1 a cross section through a multi-layer substrate,

2 ein schematisches Schaltbild einer Frontend-Schaltung, 2 a schematic diagram of a front-end circuit,

3 einen Querschnitt durch ein weiteres Mehrlagensubstrat 3 a cross section through another multi-layer substrate

1 zeigt einen Querschnitt durch ein erfindungsgemäßes Mehrlagensubstrat. Drei übereinander angeordnete mittlere Lagen ML sind zwischen oberen Lagen OL und unteren Lagen UL angeordnet. Auf der Oberseite OO des alle Lagen umfassenden Lagenaufbaus MLS bzw. auf der obersten oberen Lage OL ist ein Chip DU angeordnet, der eine Duplexerschaltung umfasst. Ebenfalls auf der oberen Oberfläche ist ein weiterer Chip IC angeordnet, der aktive Schaltungskomponenten umfasst. Der die Duplexerschaltung umfassende Chip ist in Flip-Chip-Technik mit strukturierten Metallisierungen (strukturierten Metallisierungsleitungen SML und strukturierten Metallisierungsflächen SMF) auf der oberen Oberfläche OO verschaltet, während der aktive Schaltungskomponenten umfassende Chip IC in Wire- Bonding-Technologie mit strukturierten Metallisierungselementen auf der oberen Oberfläche verschaltet ist. Strukturierte Metallisierungsleitungen SML und strukturierte Metallisierungsflächen SMS sind in Metallisierungsebenen zwischen und auf den dielektrischen Lagen des Mehrlagensubstrats angeordnet. Sie stellen passive, induktive IE oder kapazitive KE Schaltungselemente dar. Derart integrierte Schaltungselemente sind über Durchkontaktierungen DK miteinander verschaltet (KE, IE). 1 shows a cross section through a multi-layer substrate according to the invention. Three superposed middle layers ML are arranged between upper layers OL and lower layers UL. On the upper side OO of the layer structure MLS comprising all layers or on the uppermost upper layer OL, a chip DU is arranged which comprises a duplexer circuit. Also disposed on the top surface is another chip IC comprising active circuit components. The chip comprising the duplexer circuit is connected in flip-chip technology with structured metallizations (structured metallization lines SML and structured metallization areas SMF) on the upper surface OO, while the active circuit components comprising chip IC in wirebonding technology with structured metallization elements on the upper Surface is interconnected. Structured metallization lines SML and structured metallization surfaces SMS are arranged in metallization planes between and on the dielectric layers of the multilayer substrate. They represent passive, inductive IE or capacitive KE circuit elements. Such integrated circuit elements are interconnected via feedthroughs DK (KE, IE).

Das Mehrlagensubstrat in 1 weist eine durch eine Spiegelebene SE definierte Spiegelsymmetrie auf. Die Spiegelsymmetrie bezieht sich dabei lediglich auf den Lagenaufbau der dielektrischen Lagen und nicht auf die Anordnung von Chips auf der Oberfläche oder von integrierten Schaltungselementen in Metallisierungsflächen. Durchkontaktierungen DK durch die unterste der unteren Lagen stellen Kontaktierungselemente Kon auf der unteren Substratoberfläche SO dar, über welche die Schaltungselemente des Mehrlagensubstrats mit einer externen Schaltungsumgebung verschaltet werden können.The multi-layer substrate in 1 has a mirror symmetry defined by a mirror plane SE on. The mirror symmetry refers here only to the layer structure of the dielectric layers and not to the arrangement of chips on the surface or of integrated circuit elements in Metallisierungsflächen. Through-contacts DK through the lowermost of the lower layers represent contacting elements Kon on the lower substrate surface SO, via which the circuit elements of the multi-layer substrate can be connected to an external circuit environment.

2 illustriert die schematische Verschaltung einer Frontend-Schaltung FES. Eine Antenne A, welche in der Regel ein „unbalanced” geführtes Signal liefert, ist mit einem Antennenschalter AS verschaltet. Der Antennenschalter verschaltet Signalpfade SP mit der Antenne A. In Empfangssignalpfaden ESP sind Empfangsfilterschaltungen EFS verschaltet. Die Empfangsfilterschaltungen EFS umfassen eine Balun-Funktionalität, sodass die Signalleitungen, die die Empfangsfilterschaltung EFS mit der Transceiverschaltung TCS verschalten, balanced ausgeführt sind. Zwischen Empfangsfilterschaltung und Transceiverschaltung sind jeweils Impedanzanpasselemente IAE verschaltet. Die Transceiverschaltung TCS kann Empfangsverstärker EV, Sendeverstärker SV und andere integrierte Schaltkreise IC umfassen. Sendeverstärker SV und Empfangsverstärker EV müssen jedoch nicht im gleichen Chip realisiert sein. Sie können auch in verschiedenen Chips und sogar auf verschiedenen Substraten implementiert sein. Ferner umfasst die Frontend-Schaltung Sendefilterschaltungen SFS, die in Sendesignalpfaden SSP verschaltet sind. Die Sendefilterschaltungen sind jeweils zwischen dem Antennenschalter AS und der Transceiverschaltung TCS verschaltet. Weiterhin ist pro Sendesignalpfad SSP ein Sendeverstärker SV zwischen der jeweiligen Sendefilterschaltung und der Transceiverschaltung verschaltet. Zwischen dem entsprechenden Sendeverstärker SV und der Transceiverschaltung TCS sind Baluns BU verschaltet. 2 illustrates the schematic interconnection of a front-end circuit FES. An antenna A, which usually provides an "unbalanced" guided signal is connected to an antenna switch AS. The antenna switch connects signal paths SP with the antenna A. Reception filter circuits EFS are connected in receive signal paths ESP. The reception filter circuits EFS comprise balun functionality, so that the signal lines which interconnect the reception filter circuit EFS with the transceiver circuit TCS are designed to be balanced. Between receiving filter circuit and transceiver circuit impedance matching elements IAE are each connected. The transceiver circuit TCS may include receive amplifiers EV, transmit amplifiers SV and other integrated circuits IC. However, transmit amplifier SV and receive amplifier EV need not be implemented in the same chip. They can also be implemented in different chips and even on different substrates. Furthermore, the front-end circuit comprises transmission filter circuits SFS, which are connected in transmission signal paths SSP. The transmit filter circuits are respectively connected between the antenna switch AS and the transceiver TCS. Furthermore, a transmit amplifier SV is connected between the respective transmit filter circuit and the transceiver circuit per transmit signal path SSP. Baluns BU are connected between the corresponding transmission amplifier SV and the transceiver circuit TCS.

In 2 sind exemplarisch zwei Empfangssignalpfade, in denen Empfangsfilterschaltungen EFS verschaltet sind, und zwei Sendesignalpfade, in denen Sendefilterschaltungen SFS verschaltet sind, gezeigt. Diese Darstellung ist schematisch. Weitere verschaltete Empfangssignalpfade oder Sendesignalpfade – z. B. zur Abdeckung unterschiedlicher weiterer Frequenzbänder – sind denkbar. Es ist möglich, dass ein erfindungsgemäßes Mehrlagensubstrat sowohl die Schaltungselemente der Empfangssignalpfade als auch der Sendesignalpfade umfasst. Weiterhin ist es möglich, dass alle Empfangssignalpfade in einem ersten Mehrlagensubstrat und alle Sendesignalpfade in einem weiteren Mehrlagensubstrat integriert sind. Die Auftrennung von Sendesignalpfaden und Empfangssignalpfaden auf verschiedene Mehrlagensubstrate verbessert die Isolation zwischen Signalpfaden, die eine hohe HF-Leistung übermitteln (die Sendesignalpfade), und Signalpfaden, die eine geringe HF-Leistung übermitteln (die Empfangssignalpfade). Verschiedene Mehrlagensubstrate können übereinander angeordnet und elektrisch und mechanisch miteinander verbunden sein. Sie können aber auch nebeneinander auf einem gemeinsamen PCB angeordnet sein.In 2 For example, two receive signal paths in which receive filter circuits EFS are connected and two transmit signal paths in which transmit filter circuits SFS are connected are shown. This illustration is schematic. Further interconnected receive signal paths or transmit signal paths - z. B. to cover different other frequency bands - are conceivable. It is possible for a multi-layer substrate according to the invention to comprise both the circuit elements of the received signal paths and the transmission signal paths. Furthermore, it is possible for all the received signal paths in a first multi-layer substrate and all the transmit signal paths to be integrated in a further multi-layer substrate. The separation of transmit signal paths and receive signal paths onto different multi-layer substrates improves isolation between signal paths that transmit high RF power (the transmit signal paths) and signal paths that transmit low RF power (the receive signal paths). Various multi-layer substrates may be stacked and electrically and mechanically interconnected. But they can also be arranged side by side on a common PCB.

3 zeigt einen Querschnitt durch ein Mehrlagensubstrat MLS, welches bezüglich der Anordnung der dielektrischen Lagen nicht mehr symmetrisch ausgeführt ist. Oberhalb von drei übereinander angeordneten mittleren Lagen ML ist eine obere Lage OL angeordnet, wobei die drei mittleren Lagen ML oberhalb von drei übereinander angeordneten unteren Lagen UL angeordnet sind. Zwischen einem aktive Schaltungskomponenten umfassenden Chip IC und der oberen Lage OL ist eine strukturierte Metallisierungsfläche als großflächig ausgeführte Bezugsmasselage BML angeordnet. Vertikal unterhalb der Bezugsmasselage BML ist eine obere strukturierte Metallisierungsleitungen SML angeordnet. Diese ist durch die obere Lage OL von der Bezugsmasselage BML getrennt. Eine oberste mittlere Lage ML ist zwischen der oberen strukturierten Metallisierungsleitung SML und einer unteren strukturierte Metallisierungsleitung SML angeordnet. Eine weitere mittlere Lage ML, die unterhalb der obersten mittleren Lage angeordnet ist, trennt die untere strukturierte Metallisierungsleitung SML von einer strukturierten Metallisierungsfläche SMF. Die Bezugsmassefläche BMF, die strukturierte Metallisierungsfläche SMF und die zwei strukturierten Metallisierungsleitungen SML stellen Komponenten eines unter dem Chip IC angeordneten Baluns dar, der zwei der mittleren Lagen ML als Funktionslagen nutzt. Dabei stellt die Bezugsmasselage BML einerseits eine Massefläche des Baluns und andererseits eine wirkungsvolle HF-Abschirmung übriger Schaltungskomponenten vor der emittierten Hochfrequenzleistung des Chips IC dar. 3 shows a cross section through a multi-layer substrate MLS, which is no longer symmetrical with respect to the arrangement of the dielectric layers. Above three middle layers ML arranged one above the other, an upper layer OL is arranged, the three middle layers ML being arranged above three lower layers UL arranged one above the other. Between a chip IC comprising active circuit components and the upper layer OL, a structured metallization surface is arranged as a reference mass layer BML, which is made over a large area. Vertically below the reference ground layer BML, an upper structured metallization line SML is arranged. This is separated from the reference bulk layer BML by the upper layer OL. An uppermost middle layer ML is arranged between the upper structured metallization line SML and a lower structured metallization line SML. A further middle layer ML, which is arranged below the uppermost middle layer, separates the lower structured metallization line SML from a structured metallization surface SMF. The reference ground area BMF, the structured metallization area SMF and the two structured metallization lines SML are components of a balun arranged below the chip IC, which uses two of the middle layers ML as functional layers. In this case, the reference ground layer BML on the one hand represents a ground plane of the balun and on the other hand represents an effective RF shielding of remaining circuit components in front of the emitted high-frequency power of the chip IC.

Ein erfindungsgemäßes Mehrlagensubstrat ist nicht auf eine der beschriebenen Ausführungsbeispiele beschränkt. Kombinati onen derer und Variationen, welche z. B. noch weitere induktive oder kapazitive Elemente, die als Metallisierungen zwischen den dielektrischen Lagen ausgeführt sein können, umfassen, stellen ebenso erfindungsgemäße Ausführungsbeispiele dar.One Inventive multi-layer substrate is not limited to one of the described embodiments. Combinations of those and variations, which z. B. even more inductive or capacitive elements acting as metallizations between the dielectric Layers can be executed include Likewise embodiments of the invention represents.

Bezugszeichenliste:LIST OF REFERENCE NUMBERS

  • AS:AS:
    Antennenschalterantenna switch
    BML:BML:
    BezugsmasselageGround for the position
    BU:BU:
    Balunbalun
    DK:DK:
    Durchkontaktierungvia
    DU:YOU:
    DuplexerchipDuplexerchip
    EFS:EFS:
    EmpfangsfilterschaltungReceive filter circuit
    ESP:ESP:
    EmpfangssignalpfadReceive signal path
    EV:EV:
    Empfangsverstärkerreceiver amplifier
    FES:FES:
    Frontend-SchaltungFront-end circuit
    IAE:IAE:
    Impedanzanpasselementimpedance matching
    IC:IC:
    IC-ChipIC chip
    IE:IE:
    Induktives ElementInductive element
    KE:KE:
    Kapazitives ElementCapacitive element
    Kon:Kon:
    Kontaktierungselementcontacting
    L:L:
    Lagelocation
    ML:ML:
    Mittlere LageMiddle location
    MLS:MLS:
    MehrlagensubstratMultilayer substrate
    OL:OIL:
    Obere LageUpper location
    OO:OO:
    obere Oberseiteupper top
    SE:SE:
    Spiegelebenemirror plane
    SFS:SFS:
    SendefilterschaltungTransmission filter circuit
    SMF:SMF:
    Strukturierte MetallisierungsflächeStructured metallization surface
    SML:SML:
    Strukturierte MetallisierungsleitungStructured metallization line
    SO:SO:
    Substratoberflächesubstrate surface
    SP:SP:
    Signalpfadsignal path
    SSP:SSP:
    SendesignalpfadTransmission signal path
    SV:SV:
    Sendeverstärkertransmission amplifier
    TCS:TCS:
    Transceiver-SchaltungTransceiver circuit
    UL:UL:
    Untere LageLower position

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list The documents listed by the applicant have been automated generated and is solely for better information recorded by the reader. The list is not part of the German Patent or utility model application. The DPMA takes over no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • - US 7167688 B2 [0003] - US 7167688 B2 [0003]

Claims (16)

Mehrlagensubstrat (MLS), umfassend – eine untere Lage (UL) eines dielektrischen Materials mit Dielektrizitätskonstante ϵu, – eine obere Lage (OL) eines dielektrischen Materials mit Dielektrizitätskonstante ϵo, – eine zwischen unterer und oberer Lage angeordnete mittlere Lage (ML) eines dielektrischen Materials mit Dielektrizitätskonstante ϵm, – strukturierte Metallisierungsflächen (SMF), die zwischen oder auf den Lagen (UL, ML, OL) angeordnet sind, – strukturierte Metallisierungsleitungen (SML), die zwischen oder auf den Lagen (UL, ML, OL) angeordnet sind, – ein aus mindestens zwei strukturierten Metallisierungsflächen (SMF) und aus mindestens einer dazwischen angeordneten mittleren Lage (ML) gebildetes kapazitives Element (KE), – ein aus strukturierten Metallisierungsleitungen (SML) gebildetes induktives Element (IE), welches in direktem Kontakt zur oberen Lage (OL) oder unteren Lage (UL) angeordnet ist, – wobei ϵm ≥ 1.5·ϵu und ϵm ≥ 1.5·ϵo.Multilayer substrate (MLS), comprising - a lower layer (UL) of a dielectric material with dielectric constant ε u , - an upper layer (OL) of a dielectric material with dielectric constant ε o , - an intermediate layer (ML) of a arranged between lower and upper layer dielectric material with dielectric constant ε m , - structured metallization surfaces (SMF), which are arranged between or on the layers (UL, ML, OL), - structured metallization lines (SML), which lie between or on the layers (UL, ML, OL) a capacitive element (KE) formed from at least two structured metallization areas (SMF) and from at least one middle layer (ML) arranged therebetween, - an inductive element (IE) formed from structured metallization lines (SML) which are in direct contact to the upper layer (OL) or lower layer (UL) is arranged, - where ε m ≥ 1.5 · ε u and ε m ≥ 1.5 · ε o . Mehrlagensubstrat nach Anspruch 1, wobei 6 ≤ ϵu ≤ 10, 6 ≤ ϵo = 10 und 15 ≤ ϵm ≤ 25.Multi-layer substrate according to claim 1, wherein 6 ≤ ε u ≤ 10 6 ≤ ε o = 10, and 15 ≤ ε ≤ m 25th Mehrlagensubstrat nach einem der Ansprüche 1 oder 2, bei dem zumindest eine Lage (L) LTCC, HTCC oder Laminat umfasst.Multi-layer substrate according to one of claims 1 or 2, wherein at least one layer (L) LTCC, HTCC or laminate includes. Mehrlagensubstrat nach einem der Ansprüche 1 bis 3, mit insgesamt drei oder mehr Lagen (L), die bezüglich ihrer Dielektrizitätskonstanten symmetrisch um die mittlere Lage (ML) als Spiegelebene (SE) angeordnet sind.Multi-layer substrate according to one of claims 1 to 3, with a total of three or more layers (L), with respect to their dielectric constant symmetrical about the middle Position (ML) as a mirror plane (SE) are arranged. Mehrlagensubstrat nach einem der Ansprüche 1 bis 4, in oder auf dem mindestens ein IC-Chip (IC) montiert ist, der eine Transceiver-Schaltung (TCS) umfasst.Multi-layer substrate according to one of claims 1 to 4, in or on which at least one IC chip (IC) is mounted, comprising a transceiver circuit (TCS). Mehrlagensubstrat nach Anspruch 5, mit Durchkontaktierungen (DK) durch zumindest eine der Lagen (L) und mit aus Metallisierungsleitungen (ML) ausgeführten Signalpfaden (SP), die mit der Transceiver-Schaltung (TCS) verschaltet sind.Multi-layer substrate according to claim 5, with plated-through holes (DK) through at least one of the layers (L) and with metallization lines (ML) executed signal paths (SP) with the transceiver circuit (TCS) are interconnected. Mehrlagensubstrat nach einem der Ansprüche 5 oder 6, umfassend – eine Sendefilterschaltung (SFS) mit einem eine Verschaltung aus Reaktanzelementen umfassenden Sendefilter, die mit einem Sendesignalpfad (SSP) der Transceiver-Schaltung (TCS) verschaltet ist, und – eine Empfangsfilterschaltung (EFS) mit einem mit akustischen Wellen arbeitenden Empfangsfilter, die mit einem Empfangssignalpfad (ESP) der Transceiver-Schaltung (TCS) verschaltet ist.Multilayer substrate according to one of Claims 5 or 6, comprising A transmission filter circuit (SFS) with a transmission filter comprising an interconnection of reactance elements, that with a transmit signal path (SSP) of the transceiver circuit (TCS) is interconnected, and A receive filter circuit (EFS) with a reception filter operating on acoustic waves, that with a received signal path (ESP) of the transceiver circuit (TCS) is interconnected. Mehrlagensubstrat nach Anspruch 7, in dessen Sendesignalpfad (SSP) oder Empfangssignalpfad (ESP) ein Balun (BU) verschaltet ist, der eine Verschaltung aus kapazitiven (KE) und induktiven (IE) Elementen umfasst, die als strukturierten Metallisierungsflächen (SMF) oder strukturierte Metallisierungsleitungen (SML) zwischen oder auf den Lagen (L) ausgebildet sind.The multi-layer substrate according to claim 7, in the transmission signal path thereof (SSP) or receive signal path (ESP) a balun (BU) is connected, the one interconnection of capacitive (KE) and inductive (IE) elements includes, as structured metallization surfaces (SMF) or structured metallization lines (SML) between or on the layers (L) are formed. Mehrlagensubstrat nach einem der Ansprüche 6 bis 8, in dessen Signalpfaden (SP) ein Impedanzanpasselement (IAE) verschaltet ist, das eine Verschaltung aus kapazitiven (KE) und induktiven (IE) Elementen umfasst, die als strukturierten Metallisierungsflächen (SMF) oder strukturierte Metallisierungsleitungen (SML) zwischen oder auf den Lagen (L) ausgebildet sind.Multi-layer substrate according to one of claims 6 to 8, in whose signal paths (SP) an impedance matching element (IAE) is interconnected, which is an interconnection of capacitive (KE) and inductive (IE) elements that are structured as metallization (SMF) or structured metallization lines (SML) between or on the layers (L) are formed. Mehrlagensubstrat nach einem der Ansprüche 7 bis 9, in dessen Sendesignalpfad (SSP) ein Sendeverstärker (SV) verschaltet ist, der auf der Substratoberfläche (SO) angeordnet ist.Multi-layer substrate according to one of the claims 7 to 9, in whose transmission signal path (SSP) a transmission amplifier (SV) connected to the substrate surface (SO) is arranged. Mehrlagensubstrat nach einem der Ansprüche 7 bis 10, in dessen Empfangssignalpfad (ESP) ein Empfangsverstärker (EV) verschaltet ist, der auf der Substratoberfläche (SO) angeordnet ist.Multi-layer substrate according to one of the claims 7 to 10, in whose received signal path (ESP) a receive amplifier (EV) connected to the substrate surface (SO) is arranged. Mehrlagensubstrat nach einem der Ansprüche 5 bis 11, dessen mindestens ein IC-Chip (IC) in Wirebond-Technologie oberhalb einer auf der oberen Lage (OL) angeordneten strukturierten Metallisierungsfläche (SMF) verschaltet ist.Multi-layer substrate according to one of the claims 5 to 11, whose at least one IC chip (IC) in Wirebond technology above a structured on the upper layer (OL) arranged Metallization surface (SMF) is interconnected. Mehrlagensubstrat nach einem der Ansprüche 7 bis 12, umfassend einen IC-Chip (IC), der in Flip-Chip-Technologie mit einem der Signalpfade (SP) verschaltet ist.Multi-layer substrate according to one of the claims 7 to 12, comprising an IC chip (IC), in flip-chip technology is interconnected with one of the signal paths (SP). Mehrlagensubstrat nach einem der Ansprüche 1 bis 13, umfassend – ein IC-Chip, der auf Oberfläche der obersten oberen Lage angeordnet ist, – ein eine Verschaltung aus kapazitiven Elementen (KE), strukturierten Metallisierungsflächen, strukturierten Metallisierungsleitungen und einer Bezugsmasselage umfassender Balun (BU), wobei die Bezugsmasselage – auf der obersten oberen Lage angeordnet ist, – als Montagefläche des IC-Chips dient und – die weiteren Schaltungskomponenten des Baluns vertikal unterhalb der Bezugsmasselage angeordnet sind.Multi-layer substrate according to one of the claims 1 to 13, comprising - an ic chip on surface the topmost layer is arranged - an Interconnection of capacitive elements (KE), structured metallization surfaces, structured metallization lines and a reference ground layer Comprehensive balun (BU), where the reference mass situation - on the topmost layer is arranged - as a mounting surface the IC chip serves and - The other circuit components of the balun are arranged vertically below the reference ground layer. Mehrlagensubstrat zur Verwendung in einem mobilen Kommunikationsgerät nach einem der Ansprüche 7 bis 14, das einen Antennenschalter (AS) umfasst, der mit einem Sendesignal-(SSP) und einem Empfangssignalpfad (ESP) verschaltet ist.Multi-layer substrate for use in a mobile Communication device according to one of claims 7 to 14 comprising an antenna switch (AS) equipped with a transmit signal (SSP) and a receive signal path (ESP) is connected. Mehrlagensubstrat zur Verwendung in einem mobilen Kommunikationsgerät nach einem der Ansprüche 7 bis 15, das einen Duplexer (DU) umfasst, der mit dem Sendesignal-(SSP) und dem Empfangssignalpfad (ESP) verschaltet ist.Multi-layer substrate for use in a mobile Communication device according to one of claims 7 to 15, which includes a duplexer (DU) connected to the transmit signal (SSP) and the receive signal path (ESP) is connected.
DE102009012516A 2009-03-10 2009-03-10 Multi-layer substrate for highly integrated module Expired - Fee Related DE102009012516B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102009012516A DE102009012516B4 (en) 2009-03-10 2009-03-10 Multi-layer substrate for highly integrated module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102009012516A DE102009012516B4 (en) 2009-03-10 2009-03-10 Multi-layer substrate for highly integrated module

Publications (2)

Publication Number Publication Date
DE102009012516A1 true DE102009012516A1 (en) 2010-09-23
DE102009012516B4 DE102009012516B4 (en) 2011-02-10

Family

ID=42628665

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009012516A Expired - Fee Related DE102009012516B4 (en) 2009-03-10 2009-03-10 Multi-layer substrate for highly integrated module

Country Status (1)

Country Link
DE (1) DE102009012516B4 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020009577A1 (en) * 2000-05-31 2002-01-24 Tdk Corporation Electronic parts
DE10053205A1 (en) * 2000-10-26 2002-05-08 Epcos Ag Combined front end circuit for wireless transmission systems has filters for transmission system with mixed FDD/TDD operation, filters for a system with pure FDD or pure TDD operation
DE10228328A1 (en) * 2002-06-25 2004-01-22 Epcos Ag Electronic component with a multilayer substrate and manufacturing process
US7167688B2 (en) 2003-07-30 2007-01-23 Chi Mei Communication Systems, Inc. RF transceiver module formed in multi-layered ceramic

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006059137B3 (en) * 2006-12-14 2008-07-31 Siemens Ag Array antenna for magnetic resonance applications

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020009577A1 (en) * 2000-05-31 2002-01-24 Tdk Corporation Electronic parts
DE10053205A1 (en) * 2000-10-26 2002-05-08 Epcos Ag Combined front end circuit for wireless transmission systems has filters for transmission system with mixed FDD/TDD operation, filters for a system with pure FDD or pure TDD operation
DE10228328A1 (en) * 2002-06-25 2004-01-22 Epcos Ag Electronic component with a multilayer substrate and manufacturing process
US7167688B2 (en) 2003-07-30 2007-01-23 Chi Mei Communication Systems, Inc. RF transceiver module formed in multi-layered ceramic

Also Published As

Publication number Publication date
DE102009012516B4 (en) 2011-02-10

Similar Documents

Publication Publication Date Title
DE102006033709B4 (en) Electric module
DE102005046452B4 (en) Multiband circuit
DE112012001397B4 (en) RF module
WO2006002720A1 (en) Duplexer
DE10248493A1 (en) Branch filter and communication device
WO2004001963A1 (en) Electronic component comprising a multilayer substrate and corresponding method of production
DE112006001884B4 (en) Electrical component
DE102009006388A1 (en) High frequency module provided with a power amplifier
DE102008050743A1 (en) Impedance matching circuit for adapting planar antennas
DE102008052222B4 (en) Antenna duplexer with high GPS suppression
DE102004037818B4 (en) Filter arrangement with two bulk acoustic wave resonators
DE10296803T5 (en) Filters with acoustic film volume resonator and duplexer
DE102012108035B4 (en) Capacitor with improved linear behavior
DE102006017072A1 (en) Filter and duplexer
DE202021101905U1 (en) Radio frequency module and communication device
DE202020106896U1 (en) Radio frequency module and communication device
WO2007059735A1 (en) Component operating on acoustic waves
WO2007059735A2 (en) Component operating on acoustic waves
DE102004032928B4 (en) RF module with improved integration
DE102009012516B4 (en) Multi-layer substrate for highly integrated module
DE202021101940U1 (en) Radio frequency module and communication device
DE202021101986U1 (en) Radio frequency module and communication device
DE202020106897U1 (en) Radio frequency module and communication device
DE112021002738T5 (en) high frequency module
DE102006024230B4 (en) Electrical component

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R020 Patent grant now final

Effective date: 20110619

R081 Change of applicant/patentee

Owner name: SNAPTRACK, INC., SAN DIEGO, US

Free format text: FORMER OWNER: EPCOS AG, 81669 MUENCHEN, DE

R082 Change of representative

Representative=s name: BARDEHLE PAGENBERG PARTNERSCHAFT MBB PATENTANW, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee