Die
Erfindung betrifft allgemein eine Widerstandsanordnung sowie ein
Speichermodul mit einer Widerstandsanordnung.The
The invention relates generally to a resistor assembly and a
Memory module with a resistor arrangement.
Zum
Beispiel bei Speichermodulen werden einzelne Widerstände oder
Widerstandsanordnungen zur Terminierung von Leitungen oder Bussen verwendet.
Busse und Leitungen können
beispielsweise vom Typ Kommando (CA), Steuer (CTRL) oder Takt (CLK)
sein.To the
Example of memory modules are single resistors or
Resistor assemblies used to terminate lines or buses.
Buses and lines can
for example of the type command (CA), control (CTRL) or clock (CLK)
be.
Speichermodule
werden mit immer höheren Speicherdichten
und in einer Vielzahl von Konfigurationen ausgeliefert. Dies bedingt
jeweils eine Anpassung der Terminierung. Es besteht daher ein Bedarf an
Widerstandsanordnungen.memory modules
become with ever higher storage densities
and shipped in a variety of configurations. This conditionally
in each case an adaptation of the termination. There is therefore a need for
Resistor arrangements.
Es
wird eine Widerstandsanordnung nach Anspruch 1 und ein Speichermodul
mit einer Widerstandsanordnung nach Anspruch 10 vorgeschlagen.It
becomes a resistor arrangement according to claim 1 and a memory module
proposed with a resistor arrangement according to claim 10.
Aus
der Druckschrift US
3448427 A ist ein elektrisch und mechanisch integierbarer
Widerstand, dessen Wert mechanisch einstellbar ist, bekannt, wobei
sich der Widerstand aus mindestens zwei miteinander gekoppelten
Teilwiderständen
zusammensetzt, welche in verschiedenen Widerstandsebenen angeordnet
sind. Diese Anordnung beansprucht viel Platz und ist für Busterminierungen
nicht geeignet, da Busleitungen in kleinsten Abständen nebeneinander geführt werden,
um Signalverzerrungen zu vermeiden. Im übrigen werden in integrierten
Schaltungstechnik zur Terminierung von Busleitungen keine einstellbaren
Widerstände
eingesetzt, welche mechanisch, beispielsweise von Hand, eingestellt
werden müssen.From the publication US 3,448,427 A is an electrically and mechanically integierbarer resistor whose value is mechanically adjustable, known, wherein the resistor is composed of at least two mutually coupled partial resistors, which are arranged in different resistance levels. This arrangement takes up a lot of space and is not suitable for bus terminations since bus lines are routed next to each other in the shortest distances in order to avoid signal distortions. Incidentally, no adjustable resistors are used in integrated circuit technology for terminating bus lines, which must be set mechanically, for example by hand.
Aus
der Druckschrift US
4365284 A ist eine Baugruppe, bestehend aus einer Vielzahl
von Teilwiderständen,
bekannt, um für
Testzwecke Signale abgreifen zu können, wodurch die eine Widerstandsanpassung,
beispielsweise eine Terminierung, von Busleitungen erforderlich
sein kann. Diese für
Testzwecke konzipierte Baugruppe kann aufgrund ihrer physikalischen
Größe nicht
in der Mikroelektronik eingesetzt werden, sie kann zudem auch nicht
für unterschiedliche
Anordnungen der Terminierung eingesetzt werden, weil eine Zuordnung
der ersten und zweiten Widerstandsebene fest vorgegeben ist.From the publication US 4365284 A is an assembly consisting of a plurality of partial resistors, known to be able to tap signals for testing purposes, whereby the resistance matching, such as a termination of bus lines may be required. Due to its physical size, this module designed for test purposes can not be used in microelectronics, nor can it be used for different arrangements of termination because an assignment of the first and second resistance levels is fixed.
Aus
der Druckschrift DE
2629334 A1 ist ein Widerstand, beispielsweise ein Folienwiderstand,
bekannt, der aus einer Vielzahl von stapelbaren mäanderförmigen miteinander
verbindbaren Teilwiderstände,
ausgebildet ist. Eine elektrische Verbindung, beispielsweise zweier
auf unterschiedlichen Widerstandsebenen angeordneten Teilwiderständen, dient zur
Generierung eines vorgegebenen Widerstands. Diese Anordnung ist
daher für
Terminierungen ungeeignet und liesse zudem keine unterschiedlichen
Anordnungen der Terminierungen zu, weil eine Zuordnung der ersten
und zweiten Widerstandsebene in einem Arbeitsschritt erfolgt und
daher fest vorgegeben ist.From the publication DE 2629334 A1 is a resistor, such as a film resistor, known, which is formed of a plurality of stackable meander-shaped interconnected partial resistors. An electrical connection, for example two partial resistors arranged on different resistance levels, serves to generate a predetermined resistance. This arrangement is therefore unsuitable for terminations and also allow no different arrangements of the terminations, because an assignment of the first and second resistance levels in one step and therefore is fixed.
Aus
der Druckschrift DE
10 2004 016 146 B4 ist ein Vielschichtbauelement aus übereinander
gestapelten Schichten bekannt, zwischen welchen galvanisch oder
kapazitive koppelbare Elektrodenschichten angeordnet sind. Die elektrischen
Anschlüsse
eines solchen Vielschichtelements sind an den äußeren Berandungen des Vielschichtelements vorgesehen.
Ein solches Vielschichtelement findet seine Anwendung in der Realisierung
von Bauelementen, die eine hohe Dielektrizitätskonstante erfordern, beispielsweise
Kondensatoren. Diese Anordnung als Vielschichelement ist nicht für Widerstandsanpassungen
geeignet, sie muß konstruktionsbedingt
in einem Arbeitsschritt hestellbar sein und die Zuordnung der Elektrodenebenen
ist fest vorgegeben.From the publication DE 10 2004 016 146 B4 is a multilayer component of stacked layers known between which galvanic or capacitive coupling electrode layers are arranged. The electrical connections of such a multilayer element are provided on the outer edges of the multilayer element. Such a multilayer element finds its application in the realization of devices which require a high dielectric constant, for example capacitors. This arrangement as Vielschichelement is not suitable for resistance adjustments, it must be able to be hestellbar by design in one step and the assignment of the electrode levels is fixed.
Es
wird eine Widerstandsanordnung nach Anspruch 1 und ein Speichermodul
nach Anspruch 5 vorgeschlagen, welche die Nachteile bekannter Widerstandsanordnungen überwindet.It
becomes a resistor arrangement according to claim 1 and a memory module
according to claim 5, which overcomes the disadvantages of known resistor arrangements.
Im
Folgenden werden Ausführungsbeispiele der
Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:in the
Below are embodiments of the
Invention explained in more detail with reference to the drawings. Show it:
1 eine
schematische Vorderansicht eines Ausführungsbeispiels einer Widerstandsanordnung; 1 a schematic front view of an embodiment of a resistor assembly;
2 eine
schematische Draufsicht der Widerstandsanordnung aus 1; 2 a schematic plan view of the resistor assembly 1 ;
3 eine
schematische Vorderansicht eines weiteren Ausführungsbeispiels einer Widerstandsanordnung; 3 a schematic front view of another embodiment of a resistor assembly;
4 eine
weitere schematische Draufsicht der Widerstandsanordnung aus 1;
und 4 another schematic plan view of the resistor assembly 1 ; and
5 eine
Draufsicht auf ein Ausführungsbeispiel
eines Speichermoduls. 5 a plan view of an embodiment of a memory module.
In
der folgenden ausführlichen
Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen,
die einen Teil davon bilden, und in denen als Veranschaulichung
spezifische Ausführungsformen
gezeigt sind, in denen die Erfindung praktiziert werden kann. In
dieser Hinsicht werden Richtungsausdrücke wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorder”, „hinter”, usw.
unter Bezugnahme auf die Orientierung der beschriebenen Figuren
verwendet. Weil Komponenten von Ausführungsformen der Erfindung
in einer Reihe unterschiedlicher Orientierungen positioniert sein
können,
wird die Richtungsterminologie zu Zwecken der Veranschaulichung
verwendet und beschränkt
auf keinerlei Weise. Es versteht sich, dass andere Ausführungsformen
verwendet und strukturelle oder logische Änderungen vorgenommen werden
können,
ohne vom Schutzbereich der Erfindung abzuweichen. Die folgende ausführliche
Beschreibung ist deshalb nicht in einem beschränkendem Sinne zu verstehen
und der Schutzbereich der Erfindung wird durch die beigefügten Ansprüche definiert.In the following detailed description, reference is made to the accompanying drawings, which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced. In this regard, directional terms such as "top", "bottom", "front", "rear", "front", "rear", etc. are used with reference to the orientation of the figures described. Because components of embodiments of Er The directional terminology is used for purposes of illustration and is in no way limited to any one of a number of different orientations. It will be understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the invention. The following detailed description is therefore not to be understood in a limiting sense, and the scope of the invention is defined by the appended claims.
Im
Folgenden werden Ausführungsbeispiele der
Erfindung anhand von beispielhaften Systemen und einzelnen Komponenten
beschrieben. Diese Ausführungsbeispiele
sind lediglich beispielhaft. Die Erfindung kann in allen Systemen
verwendet werden, in denen Leitungen oder Busse terminiert werden. Derartige
Systeme können
beispielsweise Computersysteme, Telekommunikationssysteme, Signalübertragungssysteme
sein. Die Komponenten können beispielsweise
Platinen jeglicher Art, wie z. B. Motherboards für Computer oder Platinen für Telefone umfassen.in the
Below are embodiments of the
Invention based on exemplary systems and individual components
described. These embodiments
are only examples. The invention can be used in all systems
be used in which lines or buses are terminated. such
Systems can
for example, computer systems, telecommunication systems, signal transmission systems
be. The components can, for example
Boards of any kind, such. For example, include motherboards for computers or boards for phones.
1 zeigt
ein erstes Ausführungsbeispiel einer
Widerstandsanordnung 1. Die Widerstandsanordnung 1 hat
eine erste Ebene von Widerständen 2 mit
mehreren Widerständen 2a–2d,
von denen der erste Widerstand 2a dargestellt ist. Die
Widerstandsanordnung 1 hat ferner eine zweite Ebene von Widerständen 3,
welche Widerstände 3a bis 3d aufweist,
von denen der erste Widerstand 3a dargestellt ist. Die
beiden Ebenen von Widerständen 2 und 3 liegt
nicht in einer gemeinsamen Ebene, sondern sind in der in 1 gezeigten
Orientierung übereinander
angeordnet. 1 shows a first embodiment of a resistor arrangement 1 , The resistor arrangement 1 has a first level of resistance 2 with several resistors 2a - 2d of which the first resistance 2a is shown. The resistor arrangement 1 also has a second level of resistors 3 which resistances 3a to 3d having, of which the first resistor 3a is shown. The two levels of resistances 2 and 3 is not in a common plane but are in the in 1 shown orientation superimposed.
Die
beiden Ebenen von Widerständen 2 und 3 sind
mittels eines Substrats 4, welches zwischen den beiden
Ebenen von Widerständen 2 und 3 angeordnet
ist, verbunden. Das Substrat 4 verbindet die beiden Ebenen
von Widerständen 2 und 3 elektrisch, und
kann auch zur mechanischen Verbindung der beiden Ebenen von Widerständen 2 und 3 dienen. Anhand
von 1 wird hauptsächlich
der mechanische Aufbau der Widerstandsanordnung 1 beschrieben,
während
in 2 der Schwerpunkt auf dem elektrischen Aufbau
der Widerstandsanordnung 1 liegt.The two levels of resistances 2 and 3 are by means of a substrate 4 which is between the two levels of resistance 2 and 3 is arranged, connected. The substrate 4 connects the two levels of resistance 2 and 3 electrical, and can also be used to mechanically connect the two levels of resistors 2 and 3 serve. Based on 1 is mainly the mechanical structure of the resistor assembly 1 described while in 2 the emphasis on the electrical structure of the resistor assembly 1 lies.
Die
Widerstandsanordnung 1 ist auf einer Platine 5 angeordnet,
die beispielsweise die Hauptplatine eines Speichermoduls sein kann.
Die Platine 5 kann auch eine Haupt- oder Nebenplatine eines der oben beschriebenen
Systeme sein. In und/oder auf den Oberflächen der Platine 5 verlaufen
Leitungen, von denen hier beispielsweise die Leitungen 5a und 5b dargestellt
sind. Die Leitung 5a kann beispielsweise eine zu terminierende
Signalleitung sein. Die Leitung 5b kann beispielsweise
ein Anschluss an eine Versorgungsspannung sein.The resistor arrangement 1 is on a circuit board 5 arranged, which may be, for example, the motherboard of a memory module. The board 5 may also be a main or sub board of any of the systems described above. In and / or on the surfaces of the board 5 run lines, of which here, for example, the lines 5a and 5b are shown. The administration 5a may be, for example, a signal line to be terminated. The administration 5b For example, it may be a connection to a supply voltage.
Entsprechend
weist die Widerstandsanordnung 1 in einer Anschlussebene 6 Signalanschlüsse 7 und
Potentialanschlüsse 8 auf.
Die elektrischen Verbindungspunkte zwischen der Widerstandsanordnung 1 und
der Platine 5 liegen in dieser Anschlussebene 6.
Die Signal- und Potentialanschlüsse 7 und 8 können als
Pads ausgeführt
sein, die entsprechende Pads auf der Platine 5 kontaktieren
können.
Zur besseren Übersicht
sind die Signal- und Potentialanschlüsse 7 und 8 nicht
maßstäblich dargestellt.Accordingly, the resistor arrangement 1 in a connection level 6 signal connections 7 and potential connections 8th on. The electrical connection points between the resistor arrangement 1 and the board 5 lie in this connection level 6 , The signal and potential connections 7 and 8th can be designed as pads, the corresponding pads on the board 5 can contact. For a better overview, the signal and potential connections 7 and 8th not shown to scale.
Im
Folgenden wird der weitere Aufbau der Widerstandsanordnung 1 in
Richtung des Signalflusses beschrieben. Die in diesem Beispiel zu
terminierende Signalleitung 5a verläuft in der Platine 5 bis
zu einem nicht dargestellten Anschlusspad, welches auf der Oberfläche der
Platine 5 angeordnet ist. In der Anschlussebene 6 wird
dieses nicht dargestellte Anschlusspad von dem Signalanschluss 7 kontaktiert. Dieser
Signalanschluss 7 kann ein Pad sein, welches an der Unterseite
der ersten Ebene von Widerständen 2 angeordnet
ist. Der Begriff „Unterseite” ist lediglich
auf die in 1 gezeigte Orientierung begrenzt.
Allgemeingültiger
ist die folgende Beschreibung, dass der Signalanschluss 7 auf
der Seite der ersten Ebene von Widerständen 2 angeordnet
ist, welche derjenigen Seite, die dem Substrat 4 zugewandt
ist, gegenüberliegt.In the following, the further construction of the resistor arrangement 1 described in the direction of the signal flow. The signal line to be terminated in this example 5a runs in the board 5 to a connection pad, not shown, which is on the surface of the board 5 is arranged. In the connection level 6 This terminal pad, not shown, is connected to the signal terminal 7 contacted. This signal connection 7 may be a pad, which is at the bottom of the first level of resistors 2 is arranged. The term "bottom" is only applicable to those in 1 Limited orientation shown. More generally, the following description is that the signal terminal 7 on the side of the first level of resistors 2 which is the side of the substrate 4 facing, is opposite.
Über den
Signalanschluss 7 wird die zu terminierende Leitung 5a in
die erste Ebene von Widerständen 2 geführt, wo
sie an den Widerstand 2a angeschlossen ist. Die zweite
Seite des Widerstands 2a wird über eine in der ersten Ebene
von Widerständen 2 verlaufende
Leitung weitergeführt
bis zu dem Potentialanschluss 8, der in der Anschlussebene 6 angeordnet
ist. Der Potentialanschluss 8 kann ebenfalls als Pad ausgeführt sein. Über den
Potentialanschluss 8 wird die Leitung mit einem in der
Platine 5 bereitgestellten Potentialanschluss 5b verbunden. Dieses
Potential kann beispielsweise eine Versorgungsspannung wie Vdd oder ein Masseanschluss GND sein. In diesem
Beispiel ist der Widerstand 2a mit der Versorgungsspannung
Vdd verbunden. Es wurde eben der erste Teilpfad
der Terminierung beschrieben, im Folgenden wird nun der zweite Teilpfad der
Terminierung beschrieben.About the signal connection 7 becomes the line to be terminated 5a in the first level of resistances 2 led, where they to the resistance 2a connected. The second side of the resistance 2a is about one in the first level of resistances 2 extending line continues to the potential port 8th which is in the connection level 6 is arranged. The potential connection 8th can also be designed as a pad. About the potential connection 8th is the line with one in the board 5 provided potential connection 5b connected. This potential may be, for example, a supply voltage such as V dd or a ground terminal GND. In this example, the resistance is 2a connected to the supply voltage V dd . The first partial path of the scheduling has just been described, in the following the second partial path of the scheduling will be described.
Die über den
Signalanschluss 7 in die Widerstandsanordnung 1 hereingeführte Signalleitung 5a teilt
sich in der ersten Ebene von Widerständen 2 auf, wobei
der erste Pfad oben beschrieben wurde. Der zweite Pfad verläuft zur
Oberseite der ersten Ebene von Widerständen 2, das heißt zu der
dem Substrat 4 zugewandten Seite.The over the signal connection 7 in the resistor arrangement 1 Entered signal line 5a shares in the first level of resistances 2 with the first path described above. The second path is to the top of the first level of resistors 2 that is to the substrate 4 facing side.
An
der Oberseite der ersten Ebene von Widerständen 2 kann ein weiteres
Pad 9 zur Kontaktierung des Substrats 4 angeschlossen
sein. Das Pad 9 befindet sich in diesem Beispiel direkt
oberhalb des Signalanschlusses 7. Ein weiteres Pad 10 kann
auf der Oberseite der ersten Ebene von Widerständen 2 angeordnet
sein, um den Potentialanschluss 8 durch die erste Ebene
von Widerständen 2 hindurchzuführen und
dem Substrat 4 verfügbar
zu machen. Das Pad 10 ist in diesem Beispiel oberhalb des
Potentialanschlusses 8 angeordnet. Das Substrat 4 kann
auf der der ersten Ebene von Widerständen 2 zugewandten
Seite ebenfalls Pads aufweisen, die hier nicht dargestellt sind.
Diese Pads sind so angeordnet, dass sie die Pads 9 und 10 der
ersten Ebene von Widerständen 2 kontaktieren.At the top of the first level of resistors 2 can another pad 9 for contacting the substrate 4 be connected. The pad 9 is in this example directly above the signal connector 7 , Another pad 10 may be on top of the first level of resistors 2 be arranged to the potential connection 8th through the first level of resistances 2 pass through and the substrate 4 to make available. The pad 10 is above the potential connection in this example 8th arranged. The substrate 4 can be at the first level of resistances 2 facing side also have pads that are not shown here. These pads are arranged to hold the pads 9 and 10 the first level of resistances 2 to contact.
Die
durch das Pad 9 in das Substrat 4 herangeführte Signalleitung 5a wird
durch das Substrat 4 hindurch nach oben weiter und herausgeführt, wo
sie über
ein Pad 11 der zweiten Ebene von Widerständen 3 in
diese hereingeführt
wird. Das Pad 11 der zweiten Ebene von Widerständen 3 ist
auf der dem Substrat 4 zugewandten Seite der zweiten Ebene von
Widerständen 3 angeordnet.
Das Substrat 4 kann ebenfalls ein Pad auf der der zweiten
Ebene von Widerständen 3 zugewandten
Seite aufweisen, welches hier nicht dargestellt ist. Das Pad 11 ist
in diesem Beispiel direkt oberhalb des Pads 9 und direkt
oberhalb des Signalanschlusses 7 angeordnet, so dass die
Signalleitung 5a gradlinig von der Platine 5 bis
in die zweite Ebene von Widerständen 3 heraufgeführt wird.The through the pad 9 in the substrate 4 introduced signal line 5a is through the substrate 4 through and out, where they pass over a pad 11 the second level of resistances 3 is introduced in this. The pad 11 the second level of resistances 3 is on the substrate 4 facing side of the second level of resistors 3 arranged. The substrate 4 can also have a pad on the second level of resistors 3 have facing side, which is not shown here. The pad 11 is in this example just above the pad 9 and directly above the signal connector 7 arranged so that the signal line 5a straight from the board 5 to the second level of resistances 3 is brought up.
In
der zweiten Ebene von Widerständen 3 ist die
Signalleitung 5a an einen Widerstand 3a angeschlossen,
dessen zweite Seite über
eine Leitung mit einem Pad 12 verbunden ist. Das Pad 12 der
zweiten Ebene von Widerständen 3 ist
auf der dem Substrat 4 zugewandten Seite der zweiten Ebene
von Widerständen 3 angeordnet.
Das Pad 12 ist in diesem Beispiel direkt oberhalb des Pads 10 und
direkt oberhalb des Potentialanschlusses 8 angeordnet.
Durch das Pad 12 wird die Leitung in das Substrat 4 geführt. Das
Substrat 4 kann ein nicht dargestelltes Pad aufweisen,
um das Pad 12 zu kontaktieren. Im Gegensatz zu der links
angeordneten Signalseite sind auf der rechts dargestellten Potentialseite
die Pads 10 und 12 nicht direkt über das
Substrat 4 verbunden. Vielmehr ist der Widerstand 2a mit
der Versorgungsspannung Vdd verbunden und
der Widerstand 3a mit dem Massepotential GND. Das erforderliche
Routing, um das Massepotential am Pad 12 zur Verfügung zu
stellen, findet in dem Substrat 4 statt, dazu kann das
Substrat 4 zwei oder mehr Layer erhalten.In the second level of resistances 3 is the signal line 5a to a resistance 3a connected, its second side via a line with a pad 12 connected is. The pad 12 the second level of resistances 3 is on the substrate 4 facing side of the second level of resistors 3 arranged. The pad 12 is in this example just above the pad 10 and directly above the potential connection 8th arranged. Through the pad 12 the line gets into the substrate 4 guided. The substrate 4 may have an unillustrated pad around the pad 12 to contact. In contrast to the signal side on the left, the pads are on the potential side shown on the right 10 and 12 not directly over the substrate 4 connected. Rather, the resistance 2a connected to the supply voltage V dd and the resistor 3a with the ground potential GND. The required routing to the ground potential at the pad 12 available in the substrate 4 instead, this may be the substrate 4 get two or more layers.
Es
wurden zwei Arten von Anschlüssen
beschrieben: Zum einen sogenannte externe Anschlüsse, wie zum Beispiel die Signal- und Potentialanschlüsse 7 und 8,
die zur Verbindung der Widerstandsanordnung 1 mit der Platine 5 dienen.
Zum anderen wurden sogenannte interne Anschlüsse beschrieben, welche zur
Verbindung der beiden Ebenen von Widerständen 2 und 3 mit
dem Substrat 4 dienen. Diese Anschlüsse sind in diesem Beispiel
als Pads beschrieben, andere Anschlussarten wie beispielsweise Solder
Balls oder Bonding sind ebenfalls möglich. In der obigen Beschreibung
wurde meist von einem Pad oder beispielsweise einem Signalanschluss 7 gesprochen,
da die 1 eine Vorderansicht der Widerstandsanordnung 1 zeigt.Two types of connections have been described: On the one hand so-called external connections, such as the signal and potential connections 7 and 8th for connecting the resistor assembly 1 with the board 5 serve. On the other hand, so-called internal connections have been described which are used to connect the two levels of resistors 2 and 3 with the substrate 4 serve. These connections are described in this example as pads, other connection types such as solder balls or bonding are also possible. In the above description was mostly from a pad or for example a signal terminal 7 spoken, because the 1 a front view of the resistor assembly 1 shows.
2 zeigt
eine Draufsicht auf die beiden Ebenen von Widerständen 2 und 3,
mit deren Hilfe die komplette Verschaltung der Widerstandsanordnung 1 erläutert wird.
Links in 2 ist die Draufsicht auf die
erste Ebene von Widerständen 2 dargestellt, während rechts
in 2 eine Draufsicht auf die zweite Ebene von Widerständen 3 dargestellt
ist. Die beiden Ebenen von Widerständen 2 und 3 enthalten
in diesem Beispiel jeweils 4 Widerstände 2a–2d und 2a–3d.
Die Anzahl der Widerstände
hängt vom
jeweiligen Verwendungszweck und der Anzahl der zu terminierenden
Leitungen ab. Mit diesem Beispiel können 4 Leitungen terminiert
werden. Zur besseren Übersicht
sind neben den bereits verwendeten Bezugszeichen für die Pads
auch die elektrischen Bezeichnungen angegeben. Hier stehen A0–A3 für die vier
zu terminierenden Signalleitungen und Vdd und GND
für die
beiden Potentiale. Das in 1 dargestellte
Substrat 4 ist in 2 nicht
gezeigt. Hier entspricht die Leitung A0 der Leitung 5a aus 1. 2 shows a plan view of the two levels of resistors 2 and 3 , with the help of which the complete interconnection of the resistor arrangement 1 is explained. Left in 2 is the top view of the first level of resistors 2 shown while right in 2 a plan view of the second level of resistors 3 is shown. The two levels of resistances 2 and 3 contain 4 resistors in this example 2a - 2d and 2a - 3d , The number of resistors depends on the intended use and the number of lines to be terminated. 4 lines can be terminated with this example. For a better overview, the electrical designations are given in addition to the already used reference numerals for the pads. Here stand A0-A3 for the four signal lines to be terminated and Vdd and GND for the two potentials. This in 1 illustrated substrate 4 is in 2 Not shown. Here the line A0 corresponds to the line 5a out 1 ,
Die
erste Ebene von Widerständen 2 verbindet
die Signalleitung A0 über
den Widerstand 2a mit dem Potential Vdd.
Gestrichelt dargestellt ist der in dieser Ansicht untenliegende
Signalanschluss 7, der die Widerstandsanordnung 1 mit
der Platine 5 verbindet, und darüberliegend das Pad 9,
das die erste Ebene von Widerständen 2 mit
dem Substrat 4 verbindet. Zur besseren Übersichtlichkeit ist der Signalanschluss 7 größer dargestellt
als das Pad 9. Die beiden Anschlüsse können auch die gleiche Größe aufweisen
oder das Pad 9 kann größer sein
als der Signalanschluss 7.The first level of resistances 2 connects the signal line A0 via the resistor 2a with the potential V dd . The dashed line shows the signal connection underneath in this view 7 that the resistor arrangement 1 with the board 5 connects, and overlying the pad 9 that the first level of resistances 2 with the substrate 4 combines. For better clarity, the signal connection 7 shown larger than the pad 9 , The two connectors can be the same size or the pad 9 can be larger than the signal connection 7 ,
Die
zweite zu terminierende Signalleitung A1 ist über einen Signalanschluss 7a mit
dem Widerstand 2b verbunden, der über den Potentialanschluss 8a mit
dem GND-Potential verbunden ist. Die dritte Signalleitung A2 ist über einen
Signalanschluss 7b mit dem Widerstand 2c verbunden,
der über
einen Potentialanschluss 8b mit dem GND-Potential verbunden
ist. Die vierte Signalleitung A3 ist über einen Signalanschluss 7c mit
dem Widerstand 2d verbunden, der über einen Potentialanschluss 8c mit
dem Vdd-Potential verbunden ist.The second signal line A1 to be terminated is via a signal connection 7a with the resistance 2 B connected via the potential connection 8a connected to the GND potential. The third signal line A2 is via a signal connection 7b with the resistance 2c connected via a potential connection 8b connected to the GND potential. The fourth signal line A3 is via a signal terminal 7c with the resistance 2d connected via a potential connection 8c connected to the V dd potential.
Rechts
in 2 ist die Draufsicht auf die zweite Ebene von
Widerständen 3 gezeigt.
Die erste Signalleitung A0 ist über
das Pad 11 mit dem Widerstand 3a verbunden, der
wiederum über
das Pad 12 mit dem GND-Potential verbunden ist. Die beiden
Widerstände 2a und 3a sind
also an einer Seite an den Knoten A0 angeschlossen. Über den
Widerstand 2a ist die Leitung A0 gegen Vdd terminiert,
während
die Leitung A0 bei dem Widerstand 3a gegen GND terminiert
ist.Right in 2 is the top view on the second level of resistors 3 shown. The first Signal line A0 is above the pad 11 with the resistance 3a connected, in turn, over the pad 12 connected to the GND potential. The two resistors 2a and 3a are therefore connected to the node A0 on one side. About the resistance 2a the line A0 is terminated against V dd , while the line A0 at the resistor 3a terminated against GND.
In
der zweiten Ebene von Widerständen 3 ist die
zu terminierende Signalleitung A1 über das Pad 11a mit
dem Widerstand 3b verbunden, der mit dem Vdd-Potential
verbunden ist. Die zu terminierende Signalleitung A2 ist über das
Pad 11b mit dem Widerstand 3c verbunden, der mit
dem Vdd-Potential
verbunden. Die zu terminierende Signalleitung A3 ist über das
Pad 11c mit dem Widerstand 3d verbunden, der mit
dem GND-Potential verbunden ist.In the second level of resistances 3 is the signal line A1 to be terminated via the pad 11a with the resistance 3b connected to the V dd potential. The signal line A2 to be terminated is via the pad 11b with the resistance 3c connected to the V dd potential. The signal line A3 to be terminated is via the pad 11c with the resistance 3d connected to the GND potential.
Wie
zu erkennen ist, liegen die Anschlüsse 7, 11; 7a, 11a; 7b, 11b; 7c, 11c der
zu terminierenden Signalleitungen A0–A3 in den beiden Ebenen der
Widerstände 2 und 3 direkt übereinander,
während
die Anschlüsse
für die
Potentiale 8,12; 8a, 12a; 8b, 12b; 8c, 12c in
den beiden Ebenen von Widerständen 2 und 3 jeweils
vertauscht sind. Das heißt,
dass über einem
Vdd-Anschluss der Ebene von Widerständen 2 ein
GND-Anschluss der Ebene von Widerständen 3 liegt und dass über einem
GND-Anschluss der Ebene von Widerständen 2 ein Vdd-Anschluss der Ebene von Widerständen 3 liegt.As can be seen, are the connections 7 . 11 ; 7a . 11a ; 7b . 11b ; 7c . 11c the terminating signal lines A0-A3 in the two levels of the resistors 2 and 3 directly above each other, while the connections for the potentials 8th . 12 ; 8a . 12a ; 8b . 12b ; 8c . 12c in the two levels of resistance 2 and 3 each are reversed. That is, over a V dd terminal the level of resistors 2 a GND connector the level of resistors 3 lies and that over a GND terminal the level of resistors 2 a V dd terminal of the level of resistors 3 lies.
Das
für die
Vertauschung der Anschlüsse
benötigte
Routing erfolgt in dem hier nicht dargestellten Substrat 4.The routing required for the exchange of the connections takes place in the substrate, not shown here 4 ,
Die 3 und 4 zeigen
ein weiteres Ausführungsbeispiel
einer Widerstandsanordnung 21. Die Widerstandsanordnung 21 enthält eine
erste Ebene von Widerständen 22,
welche die Widerstände 22a, 22b, 22c und 22d aufweist.
Des weiteren enthält
die Widerstandsanordnung 21 eine zweite Ebene von Widerständen 23,
welche die Widerstände 23a, 22b, 23c und 23d aufweist.
Die Widerstandsanordnung 21 ist auf einer Platine 25 angeordnet.
In der Platine 25 verlaufen mehrere zu terminierende Signalleitungen,
von denen eine Signalleitung 25a beispielhaft dargestellt
ist. In der Platine 25 verlaufen weiterhin Potentialleitungen
von denen beispielhaft eine Potentialleitung 25b dargestellt
ist. Die Potentialleitung 25b liegt auf dem Potential Vdd. Weitere nicht dargestellte Signalleitungen
liegen auf den Potentialen GND und Vdd.The 3 and 4 show a further embodiment of a resistor arrangement 21 , The resistor arrangement 21 contains a first level of resistors 22 which the resistors 22a . 22b . 22c and 22d having. Furthermore, the resistor assembly includes 21 a second level of resistances 23 which the resistors 23a . 22b . 23c and 23d having. The resistor arrangement 21 is on a circuit board 25 arranged. In the board 25 run several to be terminated signal lines, of which a signal line 25a is shown by way of example. In the board 25 Furthermore, potential lines run by way of example a potential line 25b is shown. The potential line 25b lies at the potential V dd . Other signal lines not shown are at the potentials GND and V dd .
Zur
Verbindung der Widerstandsanordnung 21 mit der Platine 25 sind
in einer Anschlussebene 26 an der Unterseite der ersten
Ebene von Widerständen 22 Signalanschlüsse 27 und
Potentialanschlüsse 28 angeordnet.
Unterseite bedeutet hier die der zweiten Ebene von Widerständen 23 abgewandten Seite.
In der Vorderansicht von 3 ist nur ein Signalanschluss 27 und
ein Potentialanschluss 28 dargestellt. In 4 sind
auf der linken Seite sämtliche Signalanschlüsse 27, 27a, 27b und 27c dargestellt. Es
sind ebenfalls in 4 sämtliche Potentialanschlüsse 28, 28a, 28b und 28c dargestellt.To connect the resistor assembly 21 with the board 25 are in a connection level 26 at the bottom of the first level of resistors 22 signal connections 27 and potential connections 28 arranged. Bottom here means the second level of resistors 23 opposite side. In the front view of 3 is only a signal connection 27 and a potential connection 28 shown. In 4 are on the left side all signal connections 27 . 27a . 27b and 27c shown. There are also in 4 all potential connections 28 . 28a . 28b and 28c shown.
Die
Signalanschlüsse 27 und
die Potentialanschlüsse 28 können als
Pads ausgeführt
sein, die entsprechende Pads der Platine 25, die hier nicht dargestellt
sind, kontaktieren. Die erste Ebene von Widerständen 22 weist an ihrer
Oberseite, das heißt an
der der zweiten Ebene von Widerständen 23 zugewandten
Seite, weitere Pads 29 und 30 auf, welche zur
Kontaktierung der zweiten Ebene von Widerständen 23 dienen. Die
zweite Ebene von Widerständen 23 weist
an ihrer Unterseite, das heißt
an der der ersten Ebene von Widerständen 22 zugewandten Seite,
weitere Pads 31 und 32 auf. Die Pads sind derart
angeordnet, dass das Pad 29 der ersten Ebene von Widerständen 22 von
dem Pad 31 der zweiten Ebene von Widerständen 23 kontaktiert
wird, und dass das Pad 30 der ersten Ebene von Widerständen 22 von
dem Pad 32 der zweiten Ebene von Widerständen 23 kontaktiert
wird. Das gleiche gilt für
die weiteren Pads 29a, 29b, 29c und 31a, 31b, 31c und auch
für die
Pads 30a, 30b, 30c und 32a, 32b und 32c.The signal connections 27 and the potential connections 28 can be designed as pads, the corresponding pads of the board 25 , which are not shown here, contact. The first level of resistances 22 has at its top, that is at the second level of resistors 23 facing side, more pads 29 and 30 on which for contacting the second level of resistors 23 serve. The second level of resistances 23 indicates at its bottom, that is at the first level of resistances 22 facing side, more pads 31 and 32 on. The pads are arranged so that the pad 29 the first level of resistances 22 from the pad 31 the second level of resistances 23 is contacted, and that the pad 30 the first level of resistances 22 from the pad 32 the second level of resistances 23 will be contacted. The same applies to the other pads 29a . 29b . 29c and 31a . 31b . 31c and also for the pads 30a . 30b . 30c and 32a . 32b and 32c ,
Im
Folgenden wird die elektrische Verschaltung der Widerstandsanordnung 21 erläutert. Die
zu terminierende Signalleitung A0 ist an den Signalanschluss 27 angeschlossen
und über
den Signalanschluss 27 mit den Widerständen 22a und 22b der ersten
Ebene von Widerständen 22 verbunden.
Der Widerstand 22a ist über
den Potentialanschluss 28 mit dem Potential Vdd verbunden
und der Widerstand 22b ist über den Potentialanschluss 30a mit
dem GND-Potential verbunden. Die Terminierung der Signalleitung
A0 wird bei diesem Ausführungsbeispiel durch
Widerstände
erreicht, die in der ersten Ebene von Widerständen 22 liegen.In the following, the electrical connection of the resistor arrangement 21 explained. The signal line A0 to be terminated is connected to the signal terminal 27 connected and via the signal connection 27 with the resistors 22a and 22b the first level of resistances 22 connected. The resistance 22a is via the potential connection 28 connected to the potential V dd and the resistor 22b is via the potential connection 30a connected to the GND potential. The termination of the signal line A0 is achieved in this embodiment by resistors which are in the first level of resistors 22 lie.
Die
zu terminierende Signalleitung A1 ist über die Anschlüsse 27a und 29a durch
die erste Ebene von Widerständen 22 geführt und über das Pad 31a der
zweiten Ebene von Widerständen 23 mit dem
Widerständen 23a und 23b der
zweiten Ebene von Widerständen 23 verbunden.
Der Widerstand 23a ist über
die Pads 32, 30 und 28 mit dem Potential Vdd verbunden. Der Widerstand 23b ist über die
Pads 32a, 30a und 28a mit dem Potential
GND verbunden. Die Signalleitung A1 wird über die Widerstände 23a und 23b der
zweiten Ebene von Widerständen 23 terminiert.The signal line A1 to be terminated is via the connections 27a and 29a through the first level of resistances 22 guided and over the pad 31a the second level of resistances 23 with the resistances 23a and 23b the second level of resistances 23 connected. The resistance 23a is over the pads 32 . 30 and 28 connected to the potential V dd . The resistance 23b is over the pads 32a . 30a and 28a connected to the potential GND. The signal line A1 is via the resistors 23a and 23b the second level of resistances 23 terminated.
Ähnlich wird
die zu terminierende Leitung A2 von den Widerständen 23c und 23d der
zweiten Widerstandsebene 23 terminiert. Die Leitung A2
ist über die
Anschlüsse 27b und 29b durch
die erste Ebene von Widerständen 22 geführt und über das
Pad 31b mit den Widerständen 23c und 23d verbunden.
Der Widerstand 23c ist über
die Pads 32b, 30b und den Potentialanschluss 28b mit
dem Potential GND verbunden. Der Widerstand 23d ist über die
Pads 32c, 30c und den Potentialanschluss 28c mit
dem Potential Vdd verbunden.Similarly, the line A2 to be terminated becomes the resistor 23c and 23d the second resistance level 23 terminated. Line A2 is above the connections 27b and 29b through the first level of resistances 22 guided and over the pad 31b with the resistors 23c and 23d connected. The resistance 23c is over the pads 32b . 30b and the potential connection 28b connected to the potential GND. The resistance 23d is over the pads 32c . 30c and the potential connection 28c connected to the potential V dd .
Die
zu terminierende Signalleitung A3 ist über den Signalanschluss 27c mit
den Widerständen 22c und 22d der
ersten Ebene von Widerständen 22 verbunden.
Der Widerstand 22c ist über
den Potentialanschluss 28b mit einem Anschluss für das GND-Potential
der Platine 25 verbunden. Der Widerstand 22d ist über den
nicht dargestellten Potentialanschluss 28c mit einem Anschluss
für das
Vdd-Potential
der Platine 25 verbunden.The signal line A3 to be terminated is via the signal connection 27c with the resistors 22c and 22d the first level of resistances 22 connected. The resistance 22c is via the potential connection 28b with a connection for the GND potential of the board 25 connected. The resistance 22d is via the potential connection, not shown 28c with a connection for the V dd potential of the board 25 connected.
Aus 4 ist
ersichtlich, dass die beiden Pads 31 und 31c für die elektrische
Funktionalität nicht
benötigt
werden. Dies erlaubt diese beiden Pads entweder wegzulassen, sie
nicht mit den Pads 29 und 29c zu verbinden oder
sie für
Sonderfunktionen zu verwenden. Die Pads 27a, 27b und 29a sowie 29b der
ersten Ebene von Widerständen 22 werden zur
Durchführung
der zu terminierenden Signalleitungen A1 und A2 durch die erste
Ebene von Widerständen 22 hindurch
zu der zweiten Ebene von Widerständen 23 verwendet,
wo die beiden Signalleitungen A1 und A2 terminiert werden.Out 4 it can be seen that the two pads 31 and 31c not needed for the electrical functionality. This allows these two pads to be omitted, not with the pads 29 and 29c to connect or use them for special functions. The pads 27a . 27b and 29a such as 29b the first level of resistances 22 are used to carry out the signal lines A1 and A2 to be terminated by the first level of resistors 22 through to the second level of resistors 23 used where the two signal lines A1 and A2 are terminated.
Auf
der Potentialseite werden sämtliche
Potentialanschlüsse 28, 28a, 28b, 28c und
die Pads 30, 30a, 30b und 30c der
ersten Ebene von Widerständen 22 und
die Pads 32, 32a, 32b, 32c der
zweiten Ebene von Widerständen 23 zum
Verbinden der Widerstände
mit den Potentialanschlüssen
GND und Vdd der Platine 5 verwendet.
Ein zwischen den beiden Ebenen von Widerständen 22 und 23 angeordnetes Substrat
ist in diesem Ausführungsbeispiel
nicht erforderlich, da die Potentialanschlüsse und die jeweiligen Pads
direkt über
den jeweiligen Potentialen GND und Vdd der
Platine 25 angeordnet sind.On the potential side, all potential connections 28 . 28a . 28b . 28c and the pads 30 . 30a . 30b and 30c the first level of resistances 22 and the pads 32 . 32a . 32b . 32c the second level of resistances 23 for connecting the resistors to the potential terminals GND and V dd of the board 5 used. One between the two levels of resistance 22 and 23 arranged substrate is not required in this embodiment, since the potential terminals and the respective pads directly above the respective potentials GND and V dd of the board 25 are arranged.
5 zeigt
ein Ausführungsbeispiel
eines Speichermoduls 30. Das Speichermodul 30 weist eine
Platine 31 auf, auf der mehrere Speicheranordnungen 32 angeordnet
sind. Das Speichermodul 30 kann beispielsweise ein Dual
Inline Memory Module (DIMM) sein und die Speicheranordnungen 32 können einzelne
Speicherchips sein. Die Speicheranordnungen 32 können auch
aus mehreren Chips bestehen, beispielsweise als Dual Die Package
(DDP) oder als Stack. Auf dem Speichermodul können weiterhin Register oder
Pufferbausteine angeordnet sein, beispielsweise als Registered DIMM
(R-DIMM) oder als Fully Buffered DIMM (FB-DIMM). 5 shows an embodiment of a memory module 30 , The memory module 30 has a circuit board 31 on, on the multiple memory arrays 32 are arranged. The memory module 30 For example, it may be a Dual Inline Memory Module (DIMM) and memory arrays 32 can be single memory chips. The memory arrangements 32 can also consist of several chips, for example as Dual Die Package (DDP) or as a stack. Registers or buffer modules can furthermore be arranged on the memory module, for example as a registered DIMM (R-DIMM) or as a fully buffered DIMM (FB-DIMM).
Das
Speichermodul 30 weist eine Reihe von Kontakten 33 auf,
mit denen das Speichermodul 30 elektrisch beispielsweise
mit einer Hauptplatine eines Computersystems verbunden werden kann. Über diese
Kontakte 33 werden dem Speichermodul 30 Signale
zugeführt.
Die Signale sind meist über mehrere
Bus-Systeme, wie
zum Beispiel einen Kommando- und Adressbus, einen Steuerbus, einen
Taktbus und Datenbus verteilt. Als Bus werden hier mehrere parallel
angeordnete Leitungen verstanden. Die erwähnten Busse können auch
als einzelne Leitungen ausgeführt
sein. Diese Leitungen oder Busse sind der Übersichtlichkeit wegen nicht
dargestellt. Sie verbinden die Kontakte 33 mit den Speicheranordnungen 32.The memory module 30 has a number of contacts 33 on, with which the memory module 30 electrically connected to, for example, a motherboard of a computer system. About these contacts 33 be the memory module 30 Signals supplied. The signals are usually distributed over several bus systems, such as a command and address bus, a control bus, a clock bus and data bus. As a bus here several parallel lines are understood. The mentioned buses can also be designed as individual lines. These lines or buses are not shown for clarity. They connect the contacts 33 with the memory arrangements 32 ,
Sind
die Leitungen oder Busse zu terminieren wie beispielsweise die Kommando/Adressleitungen,
Steuerleitungen oder Taktleitungen, dann sind diese Leitungen mit
Widerstandsanordnungen 1 oder 21 verbunden, welche
den in den 1 bis 4 gezeigten
Ausführungsbeispielen
entsprechen. Die Anzahl, Anordnung und der Aufbau der Widerstandsanordnungen 1, 21 sind
von dem Speichermodul 31 abhängig. Beispielsweise könnte eine
Speicheranordnung 1 oder 21 eine Anzahl von Signalanschlüssen aufweisen,
die der Breite eines zu terminierenden Busses entspricht. Bei einem
Bus mit einer Breite von 8 Leitungen würde dies bedeuten, dass zum
Beispiel die Widerstandsanordnung 1 gemäß 2 in der ersten
Ebene von Widerständen 2 acht
parallele Widerstände 2a–2h und
die entsprechenden Anschluss-Pads aufweisen würde und in der zweiten Ebene
von Widerständen 3 Widerstände 3a–3h sowie
die entsprechenden Anschluss-Pads aufweisen würde.If the lines or buses are to be terminated, for example the command / address lines, control lines or clock lines, then these lines are with resistor arrangements 1 or 21 connected, which in the 1 to 4 correspond to embodiments shown. The number, arrangement and structure of the resistor arrangements 1 . 21 are from the memory module 31 dependent. For example, a memory array could 1 or 21 have a number of signal terminals corresponding to the width of a bus to be terminated. For a bus with a width of 8 lines, this would mean that, for example, the resistor arrangement 1 according to 2 in the first level of resistances 2 eight parallel resistors 2a - 2h and would have the corresponding pad pads and in the second level of resistors 3 resistors 3a - 3h as well as the corresponding connection pads would have.