DE102007017849A1 - Signal state analyzing and injecting method for e.g. application-specific integrated circuit, involves merging data with logic description chip, and computing signal states for signals - Google Patents
Signal state analyzing and injecting method for e.g. application-specific integrated circuit, involves merging data with logic description chip, and computing signal states for signals Download PDFInfo
- Publication number
- DE102007017849A1 DE102007017849A1 DE102007017849A DE102007017849A DE102007017849A1 DE 102007017849 A1 DE102007017849 A1 DE 102007017849A1 DE 102007017849 A DE102007017849 A DE 102007017849A DE 102007017849 A DE102007017849 A DE 102007017849A DE 102007017849 A1 DE102007017849 A1 DE 102007017849A1
- Authority
- DE
- Germany
- Prior art keywords
- signals
- bus
- injection
- chip
- analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
Die Erfindung bezieht sich auf ein Verfahren mit dem Signalzuständen in Chips analysiert und verändert werden können.The The invention relates to a method with the signal states in Chips analyzed and changed can be.
Stand der TechnikState of the art
Logische Designs werden in verschiedenen Sprachen beschrieben und mittels eines SP&R (Synthese, Place und Route) – Verfahrens auf programmierbare Bausteine geladen oder zu Chips (bzw. ASICs) gefertigt. Die Beschreibung wird mittels Simulatoren, Emulatoren oder mittels dem Verfahren des System Prototypings auf ihre funktionale Korrektheit hin überprüft.logical Designs are described in different languages and by means of of an SP & R (synthesis, Place and route) - procedure loaded on programmable devices or to chips (or ASICs) manufactured. The description is made using simulators, emulators or by the method of system prototyping on their functional Correctness checked.
Unter System Prototyping versteht man das Konfigurieren eines oder mehreren programmierbarer Bausteine, wobei diese das logische Verhalten der Schaltung abbilden. Mit diesem Vorgang kann die logische Schaltung auf Ihre Korrektheit hin im System überprüft werden. Beim System Prototyping und beim ASIC ist das kontinuierliche Beobachten der Signalverläufe frei wählbarer interner Signale nicht möglich (Analyse), die Frequenz beim Betrieb jedoch verhältnismäßig hoch.Under System prototyping is the process of configuring one or more Programmable blocks, this being the logical behavior of Map the circuit. This process allows the logic circuit checked for correctness in the system. When system prototyping and with the ASIC, the continuous monitoring of the waveforms is free selectable internal signals not possible (Analysis), the frequency during operation, however, relatively high.
Bei vergleichbaren Methoden wie etwa der Simulation und der Emulation ist das Analysieren frei wählbarer Signale möglich, die Frequenz der Simulation bzw. Emulation jedoch sehr gering.at comparable methods such as simulation and emulation is the analysis freely selectable Signals possible, however, the frequency of the simulation or emulation is very low.
Der im Schutzanspruch 1 angegebenen Erfindung liegt das Problem zugrunde, dass bei der Anwendung von System Prototyping und bei ASICs die gewünschte Signal-Visibilität fehlt.Of the in claim 1 protection invention is based on the problem that the application of system prototyping and ASICs lacks the desired signal visibility.
Das Problem der fehlenden Signal-Visibilität beim System Prototyping und ASICs wird mit den im Schutzanspruch 1.2 aufgeführten Merkmalen gelöst.The Problem of missing signal visibility during system prototyping and ASICs is solved with the features listed in the protection claim 1.2.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass 100% Signal-Visibilität beim System-Prototyping und bei ASICs erreicht wird ohne dabei Kompromisse bei der Taktfrequenz machen zu müssen, die komplette Signal-Visibilität also bei 100% der tatsächlichen im Betrieb verwendeten Taktfrequenz erreicht wird.The particular advantages of the invention are that 100% signal visibility during system prototyping and achieved at ASICs without compromising on the clock frequency to have to, the complete signal visibility at 100% of the actual used in operation clock frequency is achieved.
Der im Schutzanspruch 1 angegebenen Erfindung liegt das Problem zugrunde, dass es unmöglich ist, sämtliche Signalverläufe beim System-Prototyping oder bei ASICs abzuspeichern, man aber vor dem SP&R-Vorgang (System-Prototyping) oder der Fertigung (ASICs) die zu selektierenden Signal nicht mit ausreichender Bestimmtheit selektieren kann.Of the in claim 1 protection invention is based on the problem that it is impossible is, all waveforms save in system prototyping or ASICs, but before the SP & R operation (System Prototyping) or Manufacturing (ASICs) which are to be selected Signal can not select with sufficient certainty.
Das Problem der Unvorhersagbarkeit der zur Analyse benötigten Signale wird mit den im Schutzanspruch 1.3 aufgeführten Merkmalen gelöst.The Problem of unpredictability of the signals needed for analysis is solved with the features listed in the protection claim 1.3.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass man pro Analysevorgang n Signale (typisch n = 64) aus sämtlichen im Design vorkommenden Signalen selektieren kann. Durch weitere Analysevorgänge und/oder der Zusammenlegung der einzelnen Ergebnisse kann man eine beliebig große frei zu wählende Anzahl von Signalverläufe über einen beliebig langen bzw. genau definierbaren Zeitraum hinweg analysieren.The particular advantages of the invention are that for each analysis process n signals (typically n = 64) from all can select in the design occurring signals. By more analysis procedures and / or the merger of the individual results one can one arbitrarily large free to choose Number of waveforms over one Analyze any length of time or exact time period.
Der im Schutzanspruch 1 angegebenen Erfindung liegt das Problem zugrunde, dass bei der Anwendung von System-Prototyping und bei ASICs die Möglichkeit nicht besteht die Zustände einzelner Signale zu verändern oder den Inhalt von Speichermodulen zu beschreiben, ohne dass hierfür von vornherein schaltungspezifische Hardware entwickelt worden ist.Of the in claim 1 protection invention is based on the problem that when using system prototyping and ASICs the possibility the conditions do not exist to change individual signals or to describe the contents of memory modules without doing so from the outset circuit-specific hardware has been developed.
Das Problem der fehlenden Möglichkeit Signalzustände und/oder den Inhalt von Speicher zu verändern wird mit den im Schutzanspruch 1.4 aufgeführten Merkmalen gelöst.The Problem of missing possibility signal states and / or to change the content of memory is in the protection claim 1.4 listed Characteristics solved.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass sämtliche Signale und Speicherinhalte im Design verändert und beschrieben werden können. Dabei muss keine schaltungsspezifische Hardware implementiert werden. Die generell anwendbare Struktur des Scan- und Konfigurationsbusses kann zur Injektion verwendet werden.The particular advantages of the invention are that all Signals and memory contents in the design are changed and described can. There is no need to implement circuit-specific hardware. The Generally applicable structure of the scan and configuration bus can be used for injection be used.
Der im Schutzanspruch 1 angegebenen Erfindung liegt das Problem zugrunde, dass es unmöglich ist, sämtliche Signale oder den Inhalt sämtlicher Speichermodule beim System-Prototyping oder bei ASICs zu verändern, man aber vor dem SP&R-Vorgangs (System-Prototyping) oder der Fertigung (ASICs) die zu verändernden Signale nicht mit ausreichender Bestimmtheit selektieren kann.Of the in claim 1 protection invention is based on the problem that it is impossible is, all Signals or the contents of all memory modules during system prototyping or change in ASICs, but before the SP & R process (System prototyping) or manufacturing (ASICs) the signals to be changed with sufficient selectivity can select.
Das Problem der selektiven Injektion wird mit den im Schutzanspruch 1.5 aufgeführten Merkmalen gelöst.The Problem of selective injection is with the protection claim 1.5 listed Characteristics solved.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass man pro Injektion n Signale (typisch n = 64) aus sämtlichen im Design vorkommenden Signalen selektieren kann. Durch weitere nachgelagerte Injektionsvorgänge kann man eine beliebig große Anzahl von Signalzustände und Inhalte von Speichermodulen verändern.The particular advantages of the invention are that for each injection n signals (typically n = 64) from all can select in the design occurring signals. By more downstream injection procedures you can have any size Number of signal states and modify contents of memory modules.
Der im Schutzanspruch 1 angegebenen Erfindung liegt das Problem zugrunde, dass eine Kombination von Analyse und Injektion benötigt werden kann, dieses aber mit alternativen Methoden nur schwer oder gar nicht zu bewerkstelligen ist. Mehrere Analyse Durchläufe und/oder mehrere Injektionen können in unterschiedlichen Reihenfolgen zu dem gewünschte Verhalten bzw. Ergebnis führen.The protection specified in claim 1 invention is based on the problem that a combination of analysis and injection may be needed, but this with alternative methods only difficult or impossible to accomplish. Multiple Analysis Runs and / or multiple injections may result in the desired behavior or result in different orders.
Das Problem der Verknüpfung von verschiedenen Analyse und/oder unterschiedlichen Injektions Durchläufe wird mit den im Schutzanspruch 1.6 und 1.7 aufgeführten Merkmalen gelöst.The Problem of linking from different analysis and / or different injection runs solved with the features listed in the protection claim 1.6 and 1.7.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass sich das Analyse und das Injektionsverfahren einfach kombinieren lassen. Zusätzlich kann eine konfigurierbare Kontrolleinheit den Scanbus nach vorher eingestellten Triggerbedingungen analysiert. Beim Erreichen eines Triggerpunktes können verschiedene Aktionen vorgenommen werden, wie z. B. die Ausgabe eines Ergebnisses, die Änderung einer oder mehrere Triggerbedingungen, sowie auch vorher konfigurierte Injektions-Aktionen angestoßen werden können.The particular advantages of the invention are that the analysis and the injection procedure are easy to combine to let. additionally a configurable control unit can scan the scan bus after analyzed trigger conditions. When reaching a Trigger point can various actions are taken, such as For example, the output a result, the change one or more trigger conditions, as well as previously configured Injection actions triggered can be.
Der im Schutzanspruch 2 angegebenen Erfindung liegt das Problem zugrunde, dass bereits bekannte interne Teststrukturen für ASICs ausschließlich für Produktionstests verwendet werden können, Strukturen zur funktionalen Analyse bzw. Injektion sich aber von diesen unterscheiden.Of the in claim 2 protection invention is based on the problem that already known internal test structures for ASICs exclusively for production testing can be used structures for functional analysis or injection but differ from these.
Das Problem der unterschiedlichen Strukturen für Produktionstest und funktionaler Analyse/Injektion wird mit den im Schutzanspruch 2 aufgeführten Merkmalen gelöst.The Problem of different structures for production test and functional Analysis / injection with the features listed in the protection claim 2 solved.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass mit dem implementierten Scanbus und Konfigurationsbus die Aufgaben der ursprünglich zu implementierenden Teststrukturen übernommen werden können. Mit dem Scanbus kann also die gleich ATPG und BIST Funktionalität bewerkstelligt werden.The particular advantages of the invention are that with the implemented scan bus and configuration bus the tasks of originally can be adopted for implementing test structures. With The Scanbus can thus accomplish the same ATPG and BIST functionality become.
Desweiteren sind folgende Probleme im Anwendungsbereich dieser Erfindung anzuführen.Furthermore The following problems are to be mentioned in the scope of this invention.
Bei FPGAs und insbesondere bei ASICs führen alternative Lösungsmöglichkeiten zu einem wesentlich erhöhten Platzbedarf was unter anderem zu erhöhten Kosten führt. Aufgrund des erhöhten Platzbedarfs alternativer Lösungsmöglichkeiten wird auf derartige Möglichkeiten bei ASICs ganz verzichtet, bei FPGAs werden sie nur in Ausnahmefällen eingesetzt.at FPGAs and especially ASICs offer alternative solutions to a much increased Space requirement which leads among other things to increased costs. by virtue of of the raised Space requirements of alternative solutions will be on such opportunities dispensed with ASICs completely, with FPGAs they are used only in exceptional cases.
Zudem sind diese Methoden sehr zeitraubend. Das Erzeugen alternativer Analyse und Injektionsmethoden sind mit nicht unerheblichen manuellen Aufwand verbunden.moreover These methods are very time consuming. Creating alternative Analysis and injection methods are with not inconsiderable manual Effort connected.
Ebenso kann es zu einer Veränderung der maximalen Taktfrequenz bei der Anwendung alternativer Lösungsansätze kommen. Dies kann teilweise bis zu einem völligen zeitweise Stillstehen der Anwendung führen und das Taktverhalten des Chips wesentlich beeinflussen.As well it can be a change the maximum clock frequency when using alternative approaches. This can be partially to a complete temporary standstill lead the application and significantly affect the clock behavior of the chip.
Derartige Probleme werden mit den im Schutzansprüchen 1 aufgeführten Merkmalen gelöst.such Problems are with the features listed in the protection claims 1 solved.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass der benötigte Platzbedarf gering ist. Der wesentliche Platzbedarf bezieht sich auf sequentielle Elemente, die bei FPGAs im erheblichen Maße vorhanden sind, aber meist nicht genutzt werden. Bei ASICs ist dieser zusätzliche Platzbedarf ebenfalls gering, da die sequentiellen Elemente im Vergleich zur kombinatorischer Logik flächenmäßig einen geringen Anteil ausmachen.The particular advantages of the invention are that needed Space requirement is low. The essential space requirement applies on sequential elements that exist in FPGAs to a considerable extent are, but mostly not used. For ASICs this is additional Space requirements are also low, as compared to the sequential elements for combinatorial logic in terms of area one small proportion.
Aufgrund der allgemeingültigen Struktur der Erfindung kann diese Analysemethode für FPGAs wie auch für ASICs, auch innerhalb des gleichen Projektes angewendet werden. Zumal ist der Vorgang der Erzeugung derartiger Strukturen automatisierbar und muss nicht für den Anwendungsfall manuell eingearbeitet werden.by virtue of the universal one Structure of the invention may include this analysis method for FPGAs such as also for ASICs, also be applied within the same project. In particular, the process of generating such structures can be automated and does not have to for the application case are incorporated manually.
Die zur Analyse benötigte Zusatzstruktur beeinflusst nicht das zeitliche Verhalten des Chips. Der für die Analyse Struktur zusätzliche Anschluss an dem Ausgang eines sequentiellen Elementes ist die maximale Änderung des zeitlichen Verhaltens und führt maximal zu einer Veränderung im pico-Sekunden Bereich. Der zusätzlich benötigte Multiplexer für die Injektion von Signalen kann Aufgrund des Optimierungsvorgangs bei der Synthese bei FPGAs vernachlässigt werden und wird bei ASICs zu sequentiellen Scanzellen abgebildet.The needed for analysis Additional structure does not affect the temporal behavior of the chip. The for the analysis structure additional Connection to the output of a sequential element is the maximum change of temporal behavior and leads maximum to a change in the pico-seconds range. The additionally required multiplexer for the injection of signals may be due to the optimization process in the synthesis neglected in FPGAs and is mapped to sequential scan cells in ASICs.
Zur Optimierung des Implementierung der Scan- und Konfigurationsbusse kann auch das zeitliche Verhalten der einzelnen Signale in Betracht gezogen werden. Ebenso ist es möglich analoge Signale digital zu analysieren bzw. zu verändern.to Optimization of the implementation of the scan and configuration buses can also consider the temporal behavior of the individual signals to be pulled. It is also possible digitally analyze or modify analog signals.
Ein Ausführungsbeispiel der Erfindung wird im Folgenden näher beschrieben.One embodiment The invention will be described in more detail below.
Es zeigenIt demonstrate
Jede
Scanbus-Stufe ist mit verschiedenen zu analysierenden Signalen (
Aufgrund
dieser neuen Chip Beschreibung mit Scanbus und Konfigurationsbus
Implementierung (
Daraufhin
wird der Baustein konfiguriert (
Analog
zur Analyse wird aufgrund dieser neuen Chip Beschreibung mit Scanbus
und Konfigurationsbus Implementierung (
Ausgehend
von einer Liste von Signalen und der Definition der Signalzustände (
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102007017849A DE102007017849A1 (en) | 2007-04-16 | 2007-04-16 | Signal state analyzing and injecting method for e.g. application-specific integrated circuit, involves merging data with logic description chip, and computing signal states for signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102007017849A DE102007017849A1 (en) | 2007-04-16 | 2007-04-16 | Signal state analyzing and injecting method for e.g. application-specific integrated circuit, involves merging data with logic description chip, and computing signal states for signals |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102007017849A1 true DE102007017849A1 (en) | 2008-10-23 |
Family
ID=39767771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102007017849A Ceased DE102007017849A1 (en) | 2007-04-16 | 2007-04-16 | Signal state analyzing and injecting method for e.g. application-specific integrated circuit, involves merging data with logic description chip, and computing signal states for signals |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102007017849A1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5428624A (en) * | 1993-10-12 | 1995-06-27 | Storage Technology Corporation | Fault injection using boundary scan |
US6546507B1 (en) * | 1999-08-31 | 2003-04-08 | Sun Microsystems, Inc. | Method and apparatus for operational envelope testing of busses to identify halt limits |
-
2007
- 2007-04-16 DE DE102007017849A patent/DE102007017849A1/en not_active Ceased
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5428624A (en) * | 1993-10-12 | 1995-06-27 | Storage Technology Corporation | Fault injection using boundary scan |
US6546507B1 (en) * | 1999-08-31 | 2003-04-08 | Sun Microsystems, Inc. | Method and apparatus for operational envelope testing of busses to identify halt limits |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2685382B1 (en) | Method and device for producing and testing a control device program | |
DE69834892T2 (en) | Embedded logic analyzer | |
DE19937232B4 (en) | Development and evaluation system for semiconductor integrated circuits | |
DE2515297A1 (en) | TESTING SYSTEM FOR LOGICAL NETWORKS WITH SIMULATOR ORIENTED FAULT CHECK GENERATOR | |
DE3632569C2 (en) | ||
DE69225527T2 (en) | Method and system for automatically determining the logic function of a circuit | |
DE3702408C2 (en) | ||
DE19702600A1 (en) | Electrical analysis of integrated circuits | |
DE3341766A1 (en) | METHOD AND DEVICE FOR TIME-COORDINATING DATA | |
DE69713911T2 (en) | MONOLITICALLY INTEGRATED MEMORY WITH ERROR COMPRESSION | |
DE60109321T2 (en) | INSPECTION OF ASYNCHRONOUS RESET CONTROL | |
DE102021128331B3 (en) | INTEGRATED CIRCUIT, TEST ARRANGEMENT AND METHOD OF TESTING AN INTEGRATED CIRCUIT | |
DE112019004358T5 (en) | METHODS FOR TAKT GATE ANALYSIS OF DESIGNS FOR ELECTRONIC SYSTEMS AND RELATED SYSTEMS, METHODS AND DEVICES | |
EP2492701B1 (en) | Method and device for testing a wind turbine assembly | |
DE112021003677T5 (en) | AUTOMATED ASSISTED CIRCUIT VALIDATION | |
DE112018006331T5 (en) | Test case generation device, test case generation method and test case generation program | |
DE69129728T2 (en) | Sampling path type operational analyzer with only one sampling clock and only one output phase for an integrated circuit | |
AT505772A4 (en) | METHOD FOR CREATING A DESCRIPTION OF COMPLEX MATERIALS | |
DE102013203501A1 (en) | Data Logger for recording detected measured values in vehicle, has measurement value detecting device for detecting measurement values for predetermined parameter, and communication interface for coupling data logger | |
DE102007001143A1 (en) | Diagnostic signal processor | |
DE102007017849A1 (en) | Signal state analyzing and injecting method for e.g. application-specific integrated circuit, involves merging data with logic description chip, and computing signal states for signals | |
DE19857462A1 (en) | Method to test individual components of vehicle; involves measuring data for all components that affect individual component in different operating states and generating signal course for individual component | |
DE2235802A1 (en) | PROCEDURE AND EQUIPMENT FOR TESTING NONLINEAR CIRCUITS | |
DE60313695T2 (en) | Identification of test channels and related signal information within a data eye excerpt | |
DE112021005730T5 (en) | METHOD FOR GENERATION OF ANOMALITY DETECTION MODEL |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |