Die
Erfindung betrifft eine Schaltung zur Ermittlung elektrischen Leerlaufs.The
The invention relates to a circuit for determining electrical idling.
Typischerweise
umfasst ein Computersystem eine Anzahl von integrierten Schaltungen,
die miteinander kommunizieren, um Systemanwendungen durchzuführen. Häufig umfasst
das Computersystem einen oder mehrere Host Controller und eine oder
mehrere elektronische Subsystemanordnungen, beispielsweise ein Dual
In-Line Memory Module (DIMM), eine Grafikkarte, eine Audiokarte,
eine Faxkarte und eine Modemkarte. Um Systemfunktionen zu erfüllen, kommunizieren
der/die Host Controller und die Subsystemanordnungen über Kommunikationslinks,
z. B. serielle Kommunikationslinks und parallele Kommunikationslinks.
Serielle Kommunikationslinks umfassen Links, die den Fully Buffered DIMM
(FB-DIMM) Advanced Memory Buffer (AMB)-Standard, den Peripheral
Component Interconnect express (PCIe)-Standard, oder eine beliebige
andere geeignete serielle Kommunikationslink-Schnittstelle implementieren.typically,
a computer system comprises a number of integrated circuits,
who communicate with each other to perform system applications. Often included
the computer system has one or more host controllers and one or more
several electronic subsystem arrangements, for example a dual
In-Line Memory Module (DIMM), a graphics card, an audio card,
a fax card and a modem card. To perform system functions, communicate
the host controller (s) and the subsystem arrangements via communication links,
z. B. serial communication links and parallel communication links.
Serial communication links include links that use the Fully Buffered DIMM
(FB-DIMM) Advanced Memory Buffer (AMB) standard, the peripheral
Component Interconnect Express (PCIe) standard, or any
implement other suitable serial communication link interface.
Ein
AMB-Chip ist eine Grundvorrichtung in einem FB-DIMM. Der AMB weist
zwei serielle Links auf, einen für
den Upstream-Verkehr und den anderen für den Downstream-Verkehr, sowie
einen Bus zu einem integrierten Speicher, z. B. einem Dynamic Random
Access Memory (DRAM), in dem FB-DIMM. Serielle Daten von dem Host
Controller, die durch den seriellen Downstream-Link (absteigend)
gesendet werden, werden temporär
zwischengespeichert und dann zu dem Speicher in dem FB-DIMM gesendet.
Die seriellen Daten enthalten die Adresse, Daten und Befehlsinformationen,
die dem Speicher übergeben
werden, in dem AMB umgewandelt werden und zu dem Speicherbus hinausgesendet
werden. Entsprechend den Anweisungen des Host Controllers schreibt
der AMB in den Speicher und liest daraus aus. Die Lesedaten werden
in serielle Daten umgewandelt und auf dem seriellen Upstream-Link
(aufsteigend) zu dem Host Controller zurückgesendet.One
AMB chip is a basic device in an FB-DIMM. The AMB points
two serial links on, one for
the upstream traffic and the other for the downstream traffic, as well
a bus to an integrated memory, z. B. a Dynamic Random
Access Memory (DRAM), in the FB-DIMM. Serial data from the host
Controller through the serial downstream link (descending)
to be sent, become temporary
and then sent to the memory in the FB-DIMM.
The serial data contains the address, data and command information,
pass the memory
in which AMB are converted and sent out to the memory bus
become. According to the instructions of the host controller writes
the AMB in the memory and reads from it. The read data will be
converted to serial data and on the upstream serial link
(ascending) sent back to the host controller.
Der
AMB funktioniert auch als Verstärker (Repeater)
zwischen FB-DIMMs in demselben Kanal. Der AMB überträgt Informationen von einem
primären
Link in absteigender Richtung, der mit dem Host Controller verbunden
ist, oder einem oberen AMB zu einem unteren AMB in dem nächsten FB-DIMM über einen
sekundären
Link in absteigender Richtung. Der AMB empfängt Informationen in dem unteren FB-DIMM
von einem sekundären
Link in aufsteigender Richtung, und sendet sie nach Mischen der
Informationen mit eigenen Informationen über einen primären Link
in aufsteigender Richtung zu dem oberen AMB oder den Host Controller.
Dadurch wird eine Verkettung zwischen FB-DIMMs gebildet.Of the
AMB also works as an amplifier (repeater)
between FB-DIMMs in the same channel. The AMB transmits information from one
primary
Link in descending direction, connected to the host controller
or an upper AMB to a lower AMB in the next FB-DIMM over one
secondary
Link in descending direction. The AMB receives information in the lower FB-DIMM
from a secondary
Link in ascending direction, and send it after mixing the
Information with own information via a primary link
in ascending direction to the upper AMB or host controller.
This forms a chain between FB-DIMMs.
Ein
Grundattribut der FB-DIMM-Kanalarchitektur ist die serielle Punkt-zu-Punkt-Hochgeschwindigkeitsverbindung
zwischen dem Host Controller und den FB-DIMMs in dem Kanal. Der
AMB-Standard basiert auf der seriellen differentiellen Signalisierung, ähnlich dem
PCIe.One
The basic attribute of the FB-DIMM channel architecture is the serial point-to-point high-speed connection
between the host controller and the FB-DIMMs in the channel. Of the
AMB standard is based on the serial differential signaling, similar to the
PCIe.
PCIe
ist ein serieller Hochgeschwindigkeits-Link, der Daten über differentielle
Signalpaare kommuniziert. Ein PCIe-Link wird um eine bidirektionale,
serielle Punkt-zu-Punkt-Verbindung
herum aufgebaut, die als „Lane" (Spur) bekannt ist.
Auf der elektrischen Ebene verwendet jede Lane zwei unidirektionale
differentielle Niederspannungs-Signalisierungspaare,
ein Sendepaar und ein Empfangspaar, für insgesamt 4 Datenleitungen
pro Lane. Eine Verbindung zwischen zwei beliebigen PCIe Vorrichtungen
ist als „Link" bekannt und wird
aus einer oder mehreren Lanes aufgebaut. Alle Vorrichtungen unterstützen als
ein Minimum Links mit einer einzigen Lane (x1). Vorrichtungen können optional
breitere Links unterstützen,
die aus x2, x4, x8, x12, x16, x32 oder mehr Lanes zusammengesetzt
sind.PCIe
is a high-speed serial link that uses differential data
Signal pairs communicate. A PCIe link is a bidirectional,
serial point-to-point connection
built around, known as the "lane".
On the electrical level, each lane uses two unidirectional ones
differential low voltage signaling pairs,
a send pair and a receive pair, for a total of 4 data lines
per lane. A connection between any two PCIe devices
is known as "Link" and will
built up from one or more lanes. All devices support as
a minimum of links with a single lane (x1). Devices can be optional
support wider links,
which is composed of x2, x4, x8, x12, x16, x32 or more lanes
are.
Die
AMB und PCIe Kommunikationslinks verwenden den elektrischen Leerlauf
als elektrischen Mechanismus zur Signalisierung von Zustandsübergängen. In
einem AMB Chip ist das Eintreten in den elektrischen Leerlauf ein
Indikator, dass ein Zustand beendet ist und das AMB in den nächsten Zustand übergehen
kann. Das Verlassen des elektrischen Leerlaufs, d. h. das Eintreten
in den aktiven Modus, ermöglicht
es, dass der nächste
Zustand beginnt, da der AMB aktive differentielle Eingangssignale
für die Eingänge des
seriellen Hochgeschwindigkeits-AMB-Links empfängt. Ebenso werden durch den
Eintritt in den elektrischen Leerlauf bandinterne Reset-Ereignisse
signalisiert, was dazu führt,
dass AMBs einen Übergang
in den inaktiven Zustand beenden. Zusätzlich wird, falls die Temperatur
eine Temperaturgrenze übersteigt,
das AMB über
das Eintreten in den Zustand des elektrischen Leerlaufs inaktiviert.
Die AMB und PCIe Kommunikationsstandards definieren keine dedizierten
bandinternen Signale zur Steuerung.The
AMB and PCIe communication links use electrical idle
as an electrical mechanism for signaling state transitions. In
an AMB chip is entering electrical idle
Indicator that one state is complete and the AMB goes to the next state
can. Leaving electrical idle, d. H. entering
into active mode
it, that the next
State begins because the AMB has active differential input signals
for the inputs of the
receiving high-speed serial AMB links. Likewise, by the
Entry into the electrical idle in-band reset events
signals what causes
that AMBs a transition
exit to the inactive state. In addition, if the temperature
exceeds a temperature limit,
the AMB over
inactivated entering the state of electrical idling.
The AMB and PCIe communication standards do not define dedicated ones
In-band signals for control.
Aus
diesem und anderen Gründen
gibt es einen Bedarf an der vorliegenden Erfindung.Out
this and other reasons
There is a need for the present invention.
In
der US 2006/0215794
A1 ist ein Spannungsvergleicher gezeigt, der so konfiguriert
ist, dass er ein erstes Signal und ein zweites Signal empfängt und
ein Ausgangssignal bereitstellt, das angibt, ob das erste Signal
kleiner als, oder größer-gleich
wie das zweite Signal ist. Die US 2006/0198482 A1 beschreibt ein Verfahren
und eine Schaltung zum Detektieren eines Leerlaufszustands, wobei
eine Taktfrequenz eines Taktsignals beibehalten werden soll.In the US 2006/0215794 A1 there is shown a voltage comparator configured to receive a first signal and a second signal and provide an output signal indicative of whether the first signal is less than or equal to or greater than the second signal. The US 2006/0198482 A1 describes a method and circuit for detecting an idle state wherein a clock frequency of a clock signal is to be maintained.
Gemäß einem
Aspekt der Erfindung wird eine Schaltung zur Ermittlung elektrischen
Leerlaufs mit den Merkmalen gemäß Anspruch
1 bereitgestellt. Weitere vorteilhafte Ausgestaltungen der Erfindung sind
in den Unteransprüchen
angegeben.In accordance with one aspect of the invention an electrical idling circuit provided with the features of claim 1. Further advantageous embodiments of the invention are specified in the subclaims.
Gemäß einem
Aspekt der Erfindung wird eine Schaltung zur Ermittlung elektrischen
Leerlaufs zur Verfügung
gestellt mit:
einem Zweiweggleichrichter, der mindestens einen Transistor
aufweist, und der so konfiguriert ist, dass er differentielle Eingangssignale
empfängt
und auf der Grundlage der differentiellen Eingangssignale ein gleichgerichtetes
Ausgangssignal bereitstellt;
einem weiteren, dem Transistor
entsprechenden Referenztransistor zur Erzeugung eines Referenzsignals;
und
einem ersten Verstärker,
der so konfiguriert ist, dass er ein erstes Eingangssignal auf der
Grundlage des gleichgerichteten Ausgangssignals und ein zweites Eingangssignal
auf der Grundlage des Referenzsignals empfängt und ein Ausgangssignal
bereitstellt, das angibt, ob die differentiellen Eingangssignale
aktiv oder im elektrischen Leerlauf sind, basierend auf dem ersten
Eingangssignal und dem zweiten Eingangssignal.According to one aspect of the invention, an electrical idling detection circuit is provided with:
a full-wave rectifier having at least one transistor and configured to receive differential input signals and to provide a rectified output signal based on the differential input signals;
another reference transistor corresponding to the transistor for generating a reference signal; and
a first amplifier configured to receive a first input signal based on the rectified output signal and a second input signal based on the reference signal and provide an output signal indicative of whether the differential input signals are active or in electrical idle on the first input signal and the second input signal.
Kurze Beschreibung der ZeichnungenBrief description of the drawings
Die
begleitenden Zeichnungen sind beigefügt, um ein besseres Verständnis der
vorliegenden Erfindung bereitzustellen und sind in der Beschreibung
enthalten und bilden einen Teil davon. Die Zeichnungen erläutern die
Ausführungsformen
der vorliegenden Erfindung und dienen zusammen mit der Beschreibung
dazu, die Grundlagen der Erfindung zu erklären. Andere Ausführungsformen
der vorliegenden Erfindung und viele der beabsichtigen Vorteile
der vorliegenden Erfindung werden ohne weiteres geschätzt werden,
wenn sie unter Bezug auf die folgende detaillierte Beschreibung
besser verstanden werden. Die Elemente der Zeichnungen sind in Bezug
zueinander nicht unbedingt maßstabsgerecht.
Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.The
accompanying drawings are attached to provide a better understanding of
to provide the present invention and are in the description
contain and form part of it. The drawings explain the
embodiments
of the present invention and together with the description
to explain the basics of the invention. Other embodiments
of the present invention and many of the intended advantages
of the present invention will be readily appreciated
if by reference to the following detailed description
to be better understood. The elements of the drawings are related
not necessarily true to scale.
Like reference numerals designate corresponding like parts.
1 ist
ein Diagramm, das eine Ausführungsform
eines Computersystems gemäß der vorliegenden
Erfindung zeigt. 1 Fig. 10 is a diagram showing an embodiment of a computer system according to the present invention.
2 ist
eine Tabelle mit einer AMB Spezifizierung des elektrischen Leerlaufs. 2 is a table with an AMB specification of electrical idling.
3 ist
eine Tabelle mit einer PCIe Spezifizierung des elektrischen Leerlaufs. 3 is a table with a PCIe specification of electrical idling.
4 ist
ein Diagramm, das eine Ausführungsform
einer Schaltung zur Ermittlung elektrischen Leerlaufs zeigt. 4 FIG. 13 is a diagram showing an embodiment of an electric idling detection circuit. FIG.
5 ist
ein Diagramm, das eine Ausführungsform
einer Gleichtakt-Rückkopplungsschaltung zeigt. 5 Fig. 10 is a diagram showing an embodiment of a common mode feedback circuit.
6 ist
ein Diagramm, das eine Ausführungsform
einer Schaltung zur Ermittlung elektrischen Leerlaufs mit einer
Gleichtakt-Spannungsdifferenz-Ermittlungsschaltung zeigt. 6 FIG. 12 is a diagram showing an embodiment of an electric no idle detection circuit with a common mode voltage difference detection circuit. FIG.
7 ist
ein Diagramm, das eine Ausführungsform
einer Gleichtakt-Ermittlungsschaltung zeigt. 7 Fig. 10 is a diagram showing an embodiment of a common mode detecting circuit.
8 ist
ein Diagramm, das Signalwellenformen während des Betriebs einer Schaltung
zur Ermittlung elektrischen Leerlaufs zeigt. 8th FIG. 13 is a diagram showing signal waveforms during operation of an electrical idling detection circuit. FIG.
9 ist
ein Diagramm, das Signalwellenformen in einer Monte Carlo Analyse
einer Schaltung zur Ermittlung elektrischen Leerlaufs zeigt. 9 FIG. 13 is a diagram showing signal waveforms in a Monte Carlo analysis of an electric idling detection circuit. FIG.
Detaillierte BeschreibungDetailed description
In
der folgenden detaillierten Beschreibung wird auf die begleitenden
Zeichnungen Bezug genommen, die einen Teil hiervon bilden, und in
denen bestimmte Ausführungsformen,
in denen die Erfindung praktiziert werden kann, gezeigt sind. In
dieser Hinsicht wird richtungweisende Terminologie wie „oben", „unten", „vorne", „hinten", "Vorder-", „Hinter-", etc. unter Bezug
auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Bestandteile
von Ausführungsformen
der vorliegenden Erfindung in vielen verschiedenen Ausrichtungen
positioniert werden können,
wird die richtungweisende Terminologie zu Zwecken der Erläuterung
verwendet und ist keineswegs einschränkend. Es ist selbstverständlich,
dass andere Ausführungsformen
verwendet werden können
und strukturelle oder logische Veränderungen vorgenommen werden
können,
ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende
detaillierte Beschreibung ist daher nicht in einschränkendem
Sinn zu verstehen, und der Umfang der vorliegenden Erfindung wird
durch die angehängten
Ansprüche
definiert.In
The following detailed description is made to the accompanying drawings
Drawings, which form a part hereof, and incorporated herein by reference
which certain embodiments,
in which the invention can be practiced are shown. In
In this regard, directional terminology such as "top", "bottom", "front", "back", "front", "back", etc. is referenced
used on the orientation of the figure (s) described. Because ingredients
of embodiments
of the present invention in many different orientations
can be positioned
becomes the seminal terminology for the purpose of explanation
used and is by no means limiting. It goes without saying
that other embodiments
can be used
and structural or logical changes are made
can,
without departing from the scope of the present invention. The following
Detailed description is therefore not limited in scope
Meaning and the scope of the present invention will be
through the attached
claims
Are defined.
1 ist
ein Diagramm, das eine Ausführungsform
eines erfindungsgemäßen Computersystems 20 zeigt.
Das Computersystem 20 umfasst einen Host Controller 22 und
eine Subsystemanordnung 24. Der Host Controller 22 ist über den
seriellen Kommunikationslink 26 mit der Subsystemanordnung 24 gekoppelt.
Der Host Controller 22 steuert die Subsystemanordnung 24 über den
seriellen Kommunikationslink 26, um eine Systemfunktion
bereitzustellen. Bei einer Ausführungsform
ist der Host Controller 22 ein Speichercontroller. Bei
einer Ausführungsform
ist die Subsystemanordnung 24 ein FB-DIMM, und der Host
Controller 22 steuert den FB-DIMM, um eine Systemspeicherfunktion
bereitzustellen. Bei anderen Ausführungsformen ist die Subsystemanordnung 24 jede
beliebige Subsystemanordnung, beispielsweise eine Grafikkarte, eine
Audiokarte, eine Faksimilekarte und eine Modemkarte, und der Host
Controller 22 steuert die Subsystemanordnung 24,
um die entsprechende Systemfunktion bereitzustellen. 1 is a diagram illustrating an embodiment of a computer system according to the invention 20 shows. The computer system 20 includes a host controller 22 and a subsystem arrangement 24 , The host controller 22 is via the serial communication link 26 with the subsystem arrangement 24 coupled. The host controller 22 controls the subsystem layout 24 via the serial communication link 26 to provide a system function. In one embodiment, the host is controller 22 a memory controller. In one embodiment, the subsystem assembly is 24 an FB-DIMM, and the host controller 22 controls the FB-DIMM to provide a system memory function. In other embodiments, the sub system arrangement 24 any subsystem arrangement, such as a graphics card, an audio card, a facsimile card and a modem card, and the host controller 22 controls the subsystem layout 24 to provide the appropriate system function.
Die
Subsystemanordnung 24 umfasst eine Schaltung zur Ermittlung
elektrischen Leerlaufs 28, die über den seriellen Kommunikationslink 26 elektrisch
mit dem Host Controller 22 gekoppelt ist. Die Schaltung
zur Ermittlung elektrischen Leerlaufs 28 ermittelt Signalaktivität auf dem
seriellen Kommunikationslink 26 und stellt ein Ausgangssignal
bereit, das angibt, ob der serielle Kommunikationslink 26 aktiv
oder im elektrischen Leerlauf ist.The subsystem arrangement 24 includes a circuit for determining electrical idling 28 via the serial communication link 26 electrically with the host controller 22 is coupled. The circuit for determining electrical idling 28 Detects signal activity on the serial communication link 26 and provides an output signal indicating whether the serial communication link 26 is active or in electrical idling.
Bei
einer Ausführungsform
ist die Schaltung zur Ermittlung elektrischen Leerlaufs 28 so
konfiguriert, dass sie über
den seriellen Kommunikationslink 26 differentielle Eingangssignale
empfängt
und basierend auf den differentiellen Eingangssignalen ein gleichgerichtetes
Ausgangssignal bereitstellt. Wenn das differentielle Eingangssignal
aktiv ist und Daten kommuniziert, ändert das gleichgerichtete
Ausgangssignal aktiv einen internen Spannungswert, um anzuzeigen,
dass die differentiellen Eingangssignale aktiv sind. Wenn die differentiellen
Eingangssignale im elektrischen Leerlauf sind, ist das gleichgerichtete Ausgangssignal
inaktiv und der interne Spannungswert bleibt unverändert, um
anzugeben, dass die differentiellen Eingangssignale im elektrischen
Leerlauf sind.In one embodiment, the electrical idle detection circuit is 28 configured to be over the serial communication link 26 receives differential input signals and provides a rectified output signal based on the differential input signals. When the differential input signal is active and data is communicating, the rectified output signal actively changes an internal voltage value to indicate that the differential input signals are active. When the differential input signals are in electrical idle, the rectified output signal is inactive and the internal voltage value remains unchanged to indicate that the differential input signals are in electrical idle.
Bei
einer Ausführungsform
ist die Schaltung zur Ermittlung elektrischen Leerlaufs 28 so
konfiguriert, dass sie über
den seriellen Kommunikationslink 26 differentielle Eingangssignale
empfängt
und das Gleichtakt-Spannungsrauschen in den differentiellen Eingangssignalen
reduziert, um eine gefilterte Gleichtaktspannung bereitzustellen.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 28 stellt
basierend auf der gefilterten Gleichtaktspannung differentielle
Ausgangssignale bereit, um anzugeben, ob die differentiellen Eingangssignale
aktiv oder im elektrischen Leerlauf sind. Wenn die gefilterte Gleichtaktspannung
eine Gleichtakt-Referenzspannung übersteigt, gibt die Schaltung
zur Ermittlung elektrischen Leerlaufs 28 an, dass die differentiellen
Eingangssignale aktiv sind. Wenn die gefilterte Gleichtaktspannung
kleiner ist, als die Gleichtakt-Referenzspannung, gibt die Schaltung
zur Ermittlung elektrischen Leerlaufs 28 an, dass die differentiellen
Eingangssignale im elektrischen Leerlauf sind.In one embodiment, the electrical idle detection circuit is 28 configured to be over the serial communication link 26 receives differential input signals and reduces the common mode voltage noise in the differential input signals to provide a filtered common mode voltage. The circuit for determining electrical idling 28 provides differential output signals based on the filtered common mode voltage to indicate whether the differential input signals are active or in electrical idle. When the filtered common mode voltage exceeds a common mode reference voltage, the electrical idling circuit provides 28 indicate that the differential input signals are active. When the filtered common mode voltage is less than the common mode reference voltage, the electrical idling detection circuit is provided 28 indicate that the differential input signals are in electrical idle.
Bei
einer Ausführungsform
empfängt
die Schaltung zur Ermittlung elektrischen Leerlaufs 28 differentielle
Eingangssignale über
den seriellen Kommunikationslink 26 und ermittelt über das
gleichgerichtete Ausgangssignal und die Verfahren für gefilterte
Gleichtaktspannung, ob die differentiellen Eingangssignale aktiv
oder im elektrischen Leerlauf sind.In one embodiment, the electrical idle detection circuit receives 28 differential input signals via the serial communication link 26 and determines, via the rectified output signal and the filtered common mode voltage methods, whether the differential input signals are active or in electrical idle.
Der
serielle Kommunikationslink 26 umfasst ein oder mehrere
differentielle Signalpaare, die Daten zwischen dem Host Computer 22 und
der Subsystemanordnung 24 kommunizieren. Bei einer Ausführungsform
umfasst der serielle Kommunikationslink 26 ein differentielles
Signalpaar. Bei einer Ausführungsform
umfasst der serielle Kommunikationslink 26 mehrere differentielle
Signalpaare, die Daten bidirektional über den seriellen Kommunikationslink 26 kommunizieren.The serial communication link 26 includes one or more differential pairs of signals, the data between the host computer 22 and the subsystem assembly 24 communicate. In an embodiment, the serial communication link comprises 26 a differential signal pair. In an embodiment, the serial communication link comprises 26 several differential signal pairs, the data bidirectionally over the serial communication link 26 communicate.
Bei
einer Ausführungsform
ist die Subsystemanordnung 24 ein FB-DIMM, der einer von
mehreren FB-DIMMs ist, die über
den seriellen Kommunikationslink 26 mit dem Host Controller 22 verkettet sind.
Jeder der verketteten FB-DIMMs umfasst einen AMB, der einen FB-DIMM
AMB Kommunikationslink bereitstellt. Ebenso umfasst jeder der FB-DIMMs eine
oder mehrere Schaltungen zur Ermittlung elektrischen Leerlaufs 28,
die ermitteln, ob differentielle Signalpaare des seriellen Kommunikationslinks 26 aktiv
oder im elektrischen Leerlauf sind. In dem AMB Kommunikationslink
ist der serielle Kommunikationslink 26 aktiv, wenn der
differentielle Signalpegel und der Gleichtakt-Spannungspegel empfangener differentieller
Eingangssignale hoch sind. Wenn der differentielle Signalpegel und
der Gleichtakt-Spannungspegel empfangener differentieller Eingangssignale niedrig
sind, ist der serielle Kommunikationslink 26 im elektrischen
Leerlauf.In one embodiment, the subsystem assembly is 24 an FB-DIMM, which is one of several FB-DIMMs connected via the serial communication link 26 with the host controller 22 are concatenated. Each of the linked FB-DIMMs includes an AMB providing an FB-DIMM AMB communication link. Likewise, each of the FB-DIMMs includes one or more electrical idle detection circuits 28 to determine if differential signal pairs of the serial communication link 26 are active or in electrical idling. In the AMB communication link is the serial communication link 26 active when the differential signal level and the common mode voltage level of received differential input signals are high. When the differential signal level and the common mode voltage level of received differential input signals are low, the serial communication link is 26 in electrical idling.
Bei
einer Ausführungsform
stellen der Host Controller 22 und die Subsystemanordnung 24 einen PCIe
Kommunikationslink bereit, um über
den seriellen Kommunikationslink 26 zu kommunizieren. Der PCIe
Kommunikationslink ist eine wechselspannungsgekoppelte Schnittstelle
und Signalaktivität wird über den
differentiellen Signalpegel ermittelt. Be einem PCIe Kommunikationslink
ist der serielle Kommunikationslink 26 aktiv, wenn sich
der differentielle Signalpegel über
einem bestimmten Spannungspegel befindet. Der serielle Kommunikationslink 26 ist im
elektrischen Leerlauf, wenn der differentielle Signalpegel unter
den Spannungspegel fällt.
Bei anderen Ausführungsformen
kommunizieren der Host Controller 22 und die Subsystemanordnung 24 über einen
beliebigen geeigneten Kommunikationslink.In one embodiment, make the host controller 22 and the subsystem arrangement 24 a PCIe communication link ready to be sent over the serial communication link 26 to communicate. The PCIe communication link is an AC coupled interface and signal activity is determined via the differential signal level. A PCIe communication link is the serial communication link 26 active when the differential signal level is above a certain voltage level. The serial communication link 26 is in electrical idle when the differential signal level falls below the voltage level. In other embodiments, the host controller communicate 22 and the subsystem arrangement 24 via any suitable communication link.
Die
Schaltung zur Ermittlung elektrischen Leerlaufs 28 unterscheidet
zwischen einen aktiven Zustand und einem Zustand des elektrischen
Leerlaufs am empfangenden Ende des seriellen Kommunikationslinks 26.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 28 arbeitet über eine
geeignet große
Bandbreite und mit einer geeignet feinen Auflösung. Bei einer Ausführungsform
unterscheidet die Schaltung zur Ermittlung elektrischen Leerlaufs 28 zwischen
gültigen,
jedoch schlechten, differentiellen Pegeln von se riellen Daten bei
4,8 Gigabit pro Sekunde (Gb/s) und dem differentiellen und Gleichtaktrauschen
im elektrischen Leerlauf.The circuit for determining electrical idling 28 distinguishes between an active state and a state of electrical idling at the receiving end of the serial communication link 26 , The circuit for determining electrical idling 28 works over a suitable large bandwidth and with a suitable fine resolution. In one embodiment, the difference Circuit for determining electrical idling 28 between valid, but bad, differential levels of serial data at 4.8 gigabits per second (Gb / s) and the differential and common mode noise in electrical idle.
2 ist
eine Tabelle, die eine AMB Spezifizierung für elektrischen Leerlauf 40 zeigt.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 28 ermittelt über die
Gegentaktspannung (differential mode voltage (VDM)) bei 42 und/oder
die Gleichstrom-Komponente der Gleichtaktspannung (common mode voltage
(VCM)) bei 44 Aktivität
oder elektrischen Leerlauf in einem AMB Kommunikationslink. Im aktiven Modus
ist die differentielle Wechselstrom-Spitzenspannung der Gegentaktspannung
(VDM) bei 42 mit 160 Millivolt (mV) spezifiziert. Im elektrischen
Leerlauf ist die differentielle Wechselstrom-Spitzenspannung der Gegentaktspannung
(VDM) bei 42 mit Null Volt spezifiziert. Die Gleichstrom-Komponente
der Gleichtaktspannung (VCM) bei 44 im aktiven Modus ist
mit 120 mV, und die Gleichstrom-Komponente der Gleichtaktspannung
(VCM) bei 44 im elektrischen Leerlauf ist mit 50 mV spezifiziert.
Die Ermittlungszeiten bei 48 betragen bei der AMB Spezifizierung
des elektrischen Leerlaufs 40 eine Ermittlungszeit des aktiven
Modus von 10 Nanosekunden (ns) und eine Ermittlungszeit des elektrischen
Leerlaufs von 20 ns. 2 is a table that has an AMB specification for electrical no-load 40 shows. The circuit for determining electrical idling 28 determined by the differential mode voltage (VDM) 42 and / or the DC component of the common mode voltage (VCM) 44 Activity or electrical idle in an AMB communication link. In active mode, the differential AC peak voltage of the differential voltage (VDM) is included 42 specified at 160 millivolts (mV). In electrical idle, the differential AC peak voltage of the differential voltage (VDM) is included 42 specified with zero volts. The DC component of the common mode voltage (VCM) at 44 in active mode is at 120 mV, and the DC component of the common mode voltage (VCM) at 44 in electrical idling is specified at 50 mV. The investigation times at 48 are at the AMB specification of electrical idling 40 an active mode detection time of 10 nanoseconds (ns) and an electrical idling detection time of 20 ns.
Bei
einer Ausführungsform
der Schaltung zur Ermittlung elektrischen Leerlaufs 28 wird
der Unterschied zwischen der VDM bei 42 im aktiven Modus und
der VDM bei 42 im elektrischen Leerlauf verwendet, um Aktivität oder elektrischen
Leerlauf in dem AMB Kommunikationslink zu ermitteln. Bei einer Ausführungsform
der Schaltung zur Ermittlung elektrischen Leerlaufs 28 wird
der Unterschied zwischen der Gleichstrom-Komponente der VCM bei 44 im
aktiven Modus und der Gleichstrom-Komponente der VCM bei 44 im
elektrischen Leerlauf verwendet, um Aktivität oder elektrischen Leerlauf
in dem AMB Kommunikationslink zu ermitteln. Bei einer Ausführungsform
der Schaltung zur Ermittlung elektrischen Leerlaufs 28 wird
der Unterschied zwischen der VDM bei 42 im aktiven Modus
und der VDM bei 42 im elektrischen Leerlauf und der Unterscheid
zwischen der Gleichstrom-Komponente der VCM bei 44 im aktiven Modus
der Gleichstrom-Komponente
der VCM bei 44 im elektrischen Leerlauf verwendet, um Aktivität oder elektrischen
Leerlauf in dem AMB Kommunikationslink zu ermitteln.In one embodiment of the circuit for determining electrical idling 28 the difference between the VDM is added 42 in active mode and the VDM at 42 used in electrical idle to detect activity or electrical idle in the AMB communication link. In one embodiment of the circuit for determining electrical idling 28 the difference between the DC component of the VCM is added 44 in the active mode and the DC component of the VCM 44 used in electrical idle to detect activity or electrical idle in the AMB communication link. In one embodiment of the circuit for determining electrical idling 28 the difference between the VDM is added 42 in active mode and the VDM at 42 in electrical idle and the difference between the DC component of the VCM 44 in the active mode of the DC component of the VCM 44 used in electrical idle to detect activity or electrical idle in the AMB communication link.
Das
Wechselstrom-Spitzenspannungs-Rauschen VCM bei 46 ist auf
unterschiedlichen Pegeln für
unterschiedliche Frequenzen spezifiziert. Im aktiven Modus ist das
Wechselstrom-Spitzenspannungs-Rauschen der VCM bei 46 als
70 mV bei 80 Megahertz (MHz), 50 mV bei 100 MHz und 150 mV bei 2,4
Gigahertz (GHz) spezifiziert. Im elektrischen Leerlauf ist das Wechselstrom-Spitzenspannungs-Rauschen
der VCM bei 46 als 60 mV bei 80 MHz spezifiziert. Bei einer
Ausführungsform
filtert die Schaltung zur Ermittlung elektrischen Leerlaufs 28 das
Wechselstrom-Spitzenspannungs-Rauschen der VCM bei 46 heraus,
um eine gefilterte Gleichstrom-Komponente der VCM zu erhalten, die
verwendet wird, um Aktivität
oder elektrischen Leerlauf in dem AMB Kommunikationslink zu ermitteln.The AC peak voltage noise VCM at 46 is specified at different levels for different frequencies. In active mode, the AC peak voltage noise of the VCM is included 46 specified as 70 mV at 80 megahertz (MHz), 50 mV at 100 MHz and 150 mV at 2.4 gigahertz (GHz). In electrical idle, the AC peak voltage noise of the VCM is included 46 specified as 60 mV at 80 MHz. In one embodiment, the electrical idle detection circuit filters 28 the AC peak voltage noise of the VCM 46 to obtain a filtered DC component of the VCM used to detect activity or electrical idle in the AMB communication link.
3 ist
eine Tabelle, die eine PCIe Spezifizierung für elektrischen Leerlauf 60 zeigt.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 28 ermittelt über die
PCIe VDM bei 62 Aktivität
oder elektrischen Leerlauf in einem PCIe Kommunikationslink. Der PCIe
Kommunikationslink ist eine wechselstromgekoppelte Schnittstelle,
die die Gleichstrom-Komponente
der VCM bei 64 heraus filtert, und die Gleichstrom-Komponente
der VCM bei 64 wird nicht verwendet, um Aktivität oder elektrischen
Leerlauf in einem PCIe Kommunikationslink zu ermitteln. 3 is a table that gives a PCIe specification for electrical no-load 60 shows. The circuit for determining electrical idling 28 determined via the PCIe VDM at 62 Activity or electrical idle in a PCIe communication link. The PCIe communication link is an AC coupled interface that adds the DC component to the VCM 64 filters out and the DC component of the VCM 64 is not used to detect activity or electrical idle in a PCIe communication link.
Im
aktiven Modus ist die differentielle Wechselstrom-Spitzenspannung
der VDM bei 62 mit 175 mV spezifiziert. Im elektrischen
Leerlauf ist die differentielle Wechselstrom-Spitzenspannung der
VDM bei 52 mit 65 mV spezifiziert. Die Ermittlungszeit
bei 66 in der PCIe Spezifizierung für elektrischen Leerlauf 60 beträgt eine
Ermittlungszeit für
elektrischen Leerlauf von 10 Millisekunden (ms).In active mode, the differential AC peak voltage of the VDM is included 62 specified with 175 mV. In electrical idle, the differential AC peak voltage of the VDM is at 52 specified with 65 mV. The investigation time at 66 in the PCIe specification for electrical no-load 60 is an electrical idle detection time of 10 milliseconds (ms).
Bei
einer Ausführungsform
der Schaltung zur Ermittlung elektrischen Leerlaufs 28 wird
der Unterschied zwischen der VDM bei 62 im aktiven Modus und
der VDM bei 62 im elektrischen Leerlauf verwendet, um Aktivität oder elektrischen
Leerlauf in dem PCIe Kommunikationslink zu ermitteln.In one embodiment of the circuit for determining electrical idling 28 the difference between the VDM is added 62 in active mode and the VDM at 62 used in electrical idle to detect activity or electrical idle in the PCIe communication link.
4 ist
ein Diagramm, das eine Ausführungsform
einer Schaltung zur Ermittlung elektrischen Leerlaufs 100 zeigt.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 100 ist ähnlich der
Schaltung zur Ermittlung elektrischen Leerlaufs 28 und kann
darin verwendet werden, um differentielle Eingangssignals eines
Kanals in einem seriellen Kommunikationslink, beispielsweise dem
seriellen Kommunikationslink 26, zu empfangen. Die Schaltung
zur Ermittlung elektrischen Leerlaufs 100 empfängt bei 102 ein
positives differentielles Eingangssignal RXP und bei 104 ein
negatives differentielles Eingangssignal RXN und stellt bei 106 das
Ausgangssignal VOUT bereit. Das Ausgangssignal VOUT bei 106 gibt an,
ob die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 aktiv oder im elektrischen Leerlauf sind. Bei
einer Ausführungsform
sind die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 Signale in einem AMB Kommunikationslink. Bei einer
Ausführungsform
sind die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 Signale in einem PCIe Kommunikationslink. Bei
anderen Ausführungsformen
sind die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 Signale in einem beliebigen geeigneten Kommunikationslink. 4 FIG. 10 is a diagram illustrating one embodiment of an electrical idling detection circuit. FIG 100 shows. The circuit for determining electrical idling 100 is similar to the circuit for determining electrical idling 28 and may be used to indicate differential input signal of a channel in a serial communication link, for example the serial communication link 26 , to recieve. The circuit for determining electrical idling 100 receives 102 a positive differential input signal RXP and at 104 a negative differential input signal RXN and adjusts 106 the output signal VOUT ready. The output signal VOUT at 106 indicates whether the differential input signals RXP at 102 and RXN at 104 are active or in electrical idling. In one embodiment, the differential input signals RXP are at 102 and RXN at 104 Signals in an AMB communication link. In one embodiment, the differential input signals RXP are at 102 and RXN at 104 Signals in a PCIe communication link. In other embodiments, the differential input signals RXP at 102 and RXN at 104 Signals in any suitable communication link.
Die
Schaltung zur Ermittlung elektrischen Leerlaufs 100 ermittelt über die
VDM der differentiellen Eingangssignale RXP bei 102 und
RXN bei 104, ob die differentiellen Eingangssignale RXP
bei 102 und RXN bei 104 aktiv oder im elektrischen
Leerlauf sind. Die Schaltung zur Ermittlung elektrischen Leerlaufs 100 stellt
eine geeignet hohe Verstärkung
und eine geeignet große
Bandbreite bereit, um kleine Spannungsunterschiede zu ermitteln
und Übergänge in den
und aus dem elektrischen Leerlauf innerhalb der Ermittlungszeiten
zuverlässig
festzustellen.The circuit for determining electrical idling 100 determines via the VDM the differential input signals RXP at 102 and RXN at 104 whether the differential input signals RXP at 102 and RXN at 104 are active or in electrical idling. The circuit for determining electrical idling 100 provides a suitably high gain and a suitably wide bandwidth to detect small voltage differences and reliably detect transients in and out of electrical idle within the detection times.
Die
Schaltung zur Ermittlung elektrischen Leerlaufs 100 umfasst
einen Zweiweggleichrichter 108, eine Gleichtakt-Rückkopplungsschaltung 110, einen
Pullup-Widerstand 112 und einen Filterkondensator 114.
Der Zweiweggleichrichter 108 umfasst einen Empfangsverstärker 116 und
ein Paar von n-Channel Metal Oxide Semiconductor (NMOS)-Transistoren 118 und 120.
Der Empfangsverstärker 116 ist über den
negativen Ausgangspfad 122 elektrisch an das Gate des NMOS-Transistors 120 und
an die Gleichtakt-Rückkopplungsschaltung 110 gekoppelt.
Der Empfangsverstärker 116 ist über den
positiven Ausgangspfad 124 elektrisch an das Gate des NMOS-Transistors 118 und
an die Gleichtakt-Rückkopplungsschaltung 110 gekoppelt.
Der Empfangsverstärker 116 empfängt die
differentiellen Einganssignale RXP bei 102 und RXN bei 104 und verstärkt die
Eingangssignale, um differentielle Ausgangssignale VD– und VD+
bereitzustellen. Das differentielle Ausgangssignal VD– wird über den
negativen Ausgangspfad 122 und das differentielle Ausgangssignal
VD+ wird über
den positiven Ausgangspfad 124 bereitgestellt.The circuit for determining electrical idling 100 includes a full-wave rectifier 108 , a common mode feedback circuit 110 , a pullup resistor 112 and a filter capacitor 114 , The full-wave rectifier 108 includes a receiving amplifier 116 and a pair of n-channel metal oxide semiconductor (NMOS) transistors 118 and 120 , The receiver amplifier 116 is over the negative output path 122 electrically to the gate of the NMOS transistor 120 and to the common mode feedback circuit 110 coupled. The receiver amplifier 116 is over the positive exit path 124 electrically to the gate of the NMOS transistor 118 and to the common mode feedback circuit 110 coupled. The receiver amplifier 116 receives the differential input signals RXP 102 and RXN at 104 and amplifies the input signals to provide differential output signals VD- and VD +. The differential output signal VD- is via the negative output path 122 and the differential output signal VD + is via the positive output path 124 provided.
Eine
Seite des Drain-Source-Pfads des NMOS-Transistors 118 ist über den
negativen Eingangspfad 126 elektrisch mit einer Seite des Drain-Source-Pfads
des NMOS Transistors 120 gekoppelt. Ebenso sind die Drain-Source-Pfade
der NMOS-Transistoren 118 und 120 über den
negativen Eingangspfad 126 elektrisch an eine Seite des
Pullup-Widerstands 112 und eine Seite des Filterkondensators 114 gekoppelt.
Die andere Seite des Drain-Source-Pfads des NMOS-Transistors 118 ist bei 128 elektrisch
mit einer Referenzspannung, z. B. Ground, gekoppelt, und die andere
Seite des Drain-Source-Pfads des NMOS-Transistors 120 ist bei 130 elektrisch
mit einer Referenzspannung, z. B. Ground, gekoppelt. Die andere
Seite des Pullup-Widerstands 112 und die andere Seite des
Filterkondensators 114 sind bei 132 elektrisch
an VDD gekoppelt.One side of the drain-source path of the NMOS transistor 118 is over the negative input path 126 electrically to one side of the drain-source path of the NMOS transistor 120 coupled. Likewise, the drain-source paths of the NMOS transistors 118 and 120 via the negative input path 126 electrically to one side of the pullup resistor 112 and one side of the filter capacitor 114 coupled. The other side of the drain-source path of the NMOS transistor 118 is at 128 electrically connected to a reference voltage, e.g. Ground, and the other side of the drain-source path of the NMOS transistor 120 is at 130 electrically connected to a reference voltage, e.g. B. Ground, coupled. The other side of the pullup resistor 112 and the other side of the filter capacitor 114 are at 132 electrically coupled to VDD.
Die
Gleichtakt-Rückkopplungsschaltung 110 empfängt über den
negativen Ausgangspfad 122 das differentielle Ausgangssignal
VD– und über den
positiven Ausgangpfad 124 das differentielle Ausgangssignal
VD+ und ermittelt den Gleichstromdurchschnitt der differentiellen
Ausgangssignale VD– bei 122 und VD+
bei 124, um über
den Vorspannungsausgangspfad 134 die Vorspannung VBIAS
bereitzustellen. Die Gleichtakt-Rückkopplungsschaltung 110 ist über den
Vorspannungsausgangspfad 132 elektrisch mit dem Empfangsverstärker 116 gekoppelt,
und der Empfangsverstärker 116 empfängt die
Vorspannung VBIAS und passt den Gleichtakt-Spannungspegel jedes
der differentiellen Ausgangssignals VD– bei 122 und VD+
bei 124 an, damit sie der Schwellspannung jedes der NMOS-Transistoren 118 und 120 im
Wesentlichen gleich sind. Wenn die differentielle Wechselstrom-Spitzenspannung
VDM der differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 im Wesentlichen gleich Null Volt ist, setzt
der Empfangsverstärker 116 jedes
der differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 auf im Wesentlichen die Schwellspannung jedes der
NMOS-Transistoren 118 und 120. Dies versetzt jeden
der NMOS-Transistoren 118 und 120 an den Rand
der Leitung, wo jeder der NMOS-Transistoren 118 und 120 vernachlässigbaren
Strom zieht.The common mode feedback circuit 110 receives via the negative output path 122 the differential output signal VD- and the positive output path 124 the differential output signal VD + and determines the DC average of the differential output signals VD- 122 and VD + at 124 to go through the bias output path 134 to provide the bias voltage VBIAS. The common mode feedback circuit 110 is above the bias output path 132 electrically with the receiving amplifier 116 coupled, and the receiving amplifier 116 receives the bias voltage VBIAS and adjusts the common mode voltage level of each of the differential output signals VD- 122 and VD + at 124 to match the threshold voltage of each of the NMOS transistors 118 and 120 are essentially the same. When the AC differential peak voltage VDM contributes to the differential input signals RXP 102 and RXN at 104 is substantially equal to zero volts, sets the receive amplifier 116 each of the differential output signals VD- 122 and VD + at 124 to substantially the threshold voltage of each of the NMOS transistors 118 and 120 , This puts each of the NMOS transistors 118 and 120 to the edge of the line, where each of the NMOS transistors 118 and 120 draws negligible current.
Die
Schaltung zur Ermittlung elektrischen Leerlaufs 100 weist
auch einen Referenztransistor 136, eine Referenzlast 138,
einen Ausgangsverstärker 140,
einen Hysteresetransistor 142 und einen Hystereseschalter 144 auf.
Die Referenzlast 138 umfasst einen Referenzwiderstand 146,
der parallel an einen Referenzkondensator 148 gekoppelt
ist. Eine Seite des Referenzwiderstands 146 und eine Seite des
Referenzkondensators 148 sind bei 132 elektrisch
an VDD gekoppelt. Die andere Seite des Referenzwiderstands 146 und
die andere Seite des Referenzkondensators 148 sind über den
positiven Eingangspfad 150 elektrisch an eine Seite des Drain-Source-Pfads
des Referenztransistors 136 und an den positiven Eingang
des Ausgangsverstärkers 140 gekoppelt.
Die andere Seite des Drain-Source-Pfads
des Referenztransistors 136 ist bei 152 elektrisch
mit einer Referenz, z. B. Ground, gekoppelt. Der negative Eingang
des Ausgangsverstärkers 140 ist über den
negativen Eingangspfad 126 elektrisch an die Drain-Source-Pfade
der NMOS-Transistoren 118 und 120, eine Seite
des Pullup-Transistors 122 und eine Seite des Filterkondensators 114 gekoppelt.
Der Ausgangsverstärker 140 empfängt über den
positiven Eingangspfad 150 und den negativen Eingangspfad 126 Eingangssignale
und stellt bei 106 das Ausgangssignal VOUT bereit.The circuit for determining electrical idling 100 also has a reference transistor 136 , a reference load 138 , an output amplifier 140 , a hysteresis transistor 142 and a hysteresis switch 144 on. The reference load 138 includes a reference resistor 146 , which is parallel to a reference capacitor 148 is coupled. One side of the reference resistor 146 and one side of the reference capacitor 148 are at 132 electrically coupled to VDD. The other side of the reference resistor 146 and the other side of the reference capacitor 148 are over the positive input path 150 electrically to one side of the drain-source path of the reference transistor 136 and to the positive input of the output amplifier 140 coupled. The other side of the drain-source path of the reference transistor 136 is at 152 electrically with a reference, z. B. Ground, coupled. The negative input of the output amplifier 140 is over the negative input path 126 electrically to the drain-source paths of the NMOS transistors 118 and 120 , one side of the pull-up transistor 122 and one side of the filter capacitor 114 coupled. The output amplifier 140 receives via the positive input path 150 and the negative input path 126 Input signals and sets 106 the output signal VOUT ready.
Eine
Seite des Hystereseschalters 144 ist über den positiven Eingangspfad 150 elektrische
mit dem Referenzwiderstand 146, dem Referenzkondensator 148,
dem Drain-Source-Pfad
des Referenztransistors 136 und dem positiven Eingang des
Ausgangsverstär kers 140 gekoppelt.
Die andere Seite des Hystereseschalters 144 ist über den
Hysteresepfad 154 elektrisch an eine Seite des Drain-Source-Pfads
des Hysteresetransistors 146 gekoppelt. Die andere Seite
des Drain-Source-Pfads des Hysteresetransistors 146 ist
bei 156 elektrisch mit einer Referenz, z. B. Ground, gekoppelt.
Das Gate des Referenztransistors 136 und das Gate des Hysteresetransistors 142 sind über den
Gegentakt-Referenzspannungspfad 158 elektrisch an die Gleichtakt-Rückkopplungsschaltung 110 gekoppelt.One side of the hysteresis switch 144 is over the positive input path 150 electrical with the reference resistor 146 , the reference capacitor 148 , the drain-source path of the reference transistor 136 and the positive input of the output amplifier 140 coupled. The other side of the hysteresis switch 144 is over the hysteresis path 154 electrically to one side of the drain-source path of the hysteresis transistor 146 coupled. The other side of the drain-source path of the hysteresis transistor 146 is at 156 electrically with a reference, z. B. Ground, coupled. The gate of the reference transistor 136 and the gate of the hysteresis transistor 142 are above the push-pull reference voltage path 158 electrically to the common mode feedback circuit 110 coupled.
Die
Gleichtakt-Rückkopplungsschaltung 110 stellt
für die
Gates des Referenztransistors 136 und des Hysteresetransistors 142 bei 158 die
Gegentakt-Referenzspannung VDMR bereit. Der NMOS-Transistor 118,
der NMOS-Transistor 120, der Referenztransistor 136 und
der Hysteresetransistor 142 haben im Wesentlichen dieselbe
Schwellspannung, und VDMR bei 158 ist größer, als
die Schwellspannung der NMOS-Transistoren 118 und 120,
des Referenztransistors 136 und des Hysteresetransistors 142.
VDMR bei 158 setzt den Referenztransistor 136 unter Vorspannung,
damit er sich anschaltet und durch den Referenzwiderstand 146 Strom
IINTR zieht. VDMR bei 158 setzt auch den Hysteresetransistor 142 unter
Vorspannung, damit er sich anschaltet. Wenn der Hystereseschalter 144 geschlossen
ist, wächst
IINTR an und VINTR wird über
den Hysteresetransistor 142, der bei 158 über VDMR
angeschaltet wird, auf einen niedrigeren Spannungspegel gezogen.
Die interne Referenzspannung VINTR bei 150 wird für den positiven
Eingang des Ausgangsverstärkers 140 bereitgestellt
und in Gleichung I dargelegt.The common mode feedback circuit 110 represents for the gates of the reference transistor 136 and the hysteresis transistor 142 at 158 the push-pull reference voltage VDMR ready. The NMOS transistor 118 , the NMOS transistor 120 , the reference transistor 136 and the hysteresis transistor 142 have essentially the same threshold voltage, and VDMR at 158 is greater than the threshold voltage of the NMOS transistors 118 and 120 , the reference transistor 136 and the hysteresis transistor 142 , VDMR at 158 sets the reference transistor 136 under bias to turn it on and through the reference resistor 146 Electricity IINTR pulls. VDMR at 158 also sets the hysteresis transistor 142 under tension to turn it on. If the hysteresis switch 144 is closed, IINTR will grow and VINTR will go through the hysteresis transistor 142 who at 158 via VDMR is pulled to a lower voltage level. The internal reference voltage VINTR at 150 is for the positive input of the output amplifier 140 provided and set forth in Equation I.
Gleichung IEquation I
-
VINTR = VDD – (RB·IINTR)VINTR = VDD - (RB · IINTR)
Dabei
ist RB gleich dem Widerstandswert des Referenztransistors 146.In this case, RB is equal to the resistance value of the reference transistor 146 ,
Der
Zweiweggleichrichter 108, der Pullup-Widerstand 112 und
der Filterkondensator 114 stellen bei 126 die
interne Spannung VINT bereit, die auf dem Aktivitätspegel
der differentiellen Eingangsignale RXP bei 102 und RXN
bei 104 basiert. Der Empfangsverstärker 116 empfängt differentielle
Eingangssignale RXP bei 102 und RXN bei 104 und stellt
differentielle Ausgangssignale VD– bei 122 und VD+
bei 124 bereit. Wenn die differentielle Wechselstrom-Spitzenspannung
VDM der differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 größer ist,
als Null Volt, alternieren die differentiellen Ausgangssignale VD– bei 122 und
VD+ bei 124 über
und unter die Schwellspannungen der NMOS-Transistoren 118 und 120.The full-wave rectifier 108 , the pullup resistor 112 and the filter capacitor 114 provide 126 the internal voltage VINT ready at the level of activity of the differential input signals RXP 102 and RXN at 104 based. The receiver amplifier 116 receives differential input signals RXP 102 and RXN at 104 and assists differential output signals VD- 122 and VD + at 124 ready. When the AC differential peak voltage VDM contributes to the differential input signals RXP 102 and RXN at 104 is greater than zero volts, the differential output signals VD- alternate 122 and VD + at 124 above and below the threshold voltages of the NMOS transistors 118 and 120 ,
Wenn
RXP bei 102 größer ist,
als RXN bei 104, ist VD+ bei 124 größer, als
die Schwellspannung des NMOS-Transistors 118, und VD– bei 122 ist
kleiner, als die Schwellspannung des NMOS-Transistors 120.
Folglich schaltet sich der NMOS-Transistor 118 ein, um
Strom zu leiten, und der NMOS-Transistor 120 wird abgeschaltet,
um im Wesentlichen keinen Strom zu leiten. Ebenso ist, wenn RXN
bei 104 größer ist,
als RXP bei 102, VD– bei 122 größer, als
die Schwellspannung des NMOS-Transistors 120, und VD+ bei 124 ist
kleiner, als die Schwellspannung des NMOS-Transistors 118.
Folglich schaltet sich der NMOS-Transistor 120 an, um Strom
zu leiten, und der NMOS-Transistor 118 schaltet sich ab,
um im Wesentlichen keinen Strom zu leiten.If RXP at 102 is greater than RXN at 104 , VD + is at 124 greater than the threshold voltage of the NMOS transistor 118 , and VD- 122 is smaller than the threshold voltage of the NMOS transistor 120 , As a result, the NMOS transistor turns on 118 on to conduct current, and the NMOS transistor 120 is turned off to conduct substantially no current. Likewise, if RXN is at 104 is greater than RXP at 102 , VD- at 122 greater than the threshold voltage of the NMOS transistor 120 , and VD + at 124 is smaller than the threshold voltage of the NMOS transistor 118 , As a result, the NMOS transistor turns on 120 to conduct current, and the NMOS transistor 118 turns off to conduct essentially no current.
Die
alternierenden differentiellen Ausgangssignale VD– bei 122 und
VD+ bei 124 schalten die NMOS-Transistoren 118 und 120 alternativ
an, um den zweiweggleichgerichteten Strom IINT bereitzustellen.
Der Filterkondensator 114 stellt geeignetes Tiefpassfiltern
zur Verfügung,
und VINT bei 126 wird über
den zweiweggleichgerichteten Strom IINT niedriger gezogen. Je größer die
differentielle Wechselstrom-Spitzenspannung VDM der differentiellen
Eingangssignals RXP bei 102 und RXN bei 104 ist,
desto größer ist
der Unterschied zwischen den differentiellen Ausgangssignalen VD– bei 122 und
VD+ bei 124, und desto größer ist der zweiweggleichgerichtete
Strom IINT.The alternating differential output signals VD- at 122 and VD + at 124 turn on the NMOS transistors 118 and 120 alternatively, to provide the full wave rectified current IINT. The filter capacitor 114 provides suitable low pass filtering, and VINT 126 is pulled lower across the full wave rectified current IINT. The larger the differential AC peak voltage VDM of the differential input signal RXP 102 and RXN at 104 is, the greater the difference between the differential output signals VD- 122 and VD + at 124 , and the larger is the full-wave rectified current IINT.
Größere differentielle
Wechselstrom-Spitzenspannungen VDM der differentiellen Eingangssignale
RXP bei 102 und RXN bei 104 ziehen VINT bei 126 niedriger.
Wenn VINT bei 126 unter VINTR bei 150 fällt, schaltet
der Ausgangsverstärker 140 vom Bereitstellen
eines Ausgangs mit niedrigem logischem Pegel, der einen elektrischen
Leerlauf angibt, zu einem Ausgang mit hohem logischem Pegel, der angibt,
dass die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 aktiv sind und Datenbits bereitstellen. Ebenso
wächst
VINT bei 126 an, wenn die differentielle Wechselstrom-Spitzenspannung
VDM der differentiellen Eingangssignale RXP bei 102 und RXN
bei 104 abfällt,
und wenn VINT bei 126 über VINTR
bei 150 ansteigt, schaltet der Ausgangsverstärker 140 vom
Bereitstellen eines Ausgangs mit hohem logischem Pegel in VOUT bei 106 zum
Bereitstellen eines Ausgangs mit niedrigem logischem Pegel in VOUT
bei 106, um elektrischen Leerlauf anzuzeigen.Larger differential AC peak voltages VDM of the differential input signals RXP at 102 and RXN at 104 Attract VINT 126 lower. If VINT at 126 at VINTR 150 falls, the output amplifier switches 140 by providing a low logic level output indicative of electrical idle to a high logic level output indicating that the differential input signals RXP 102 and RXN at 104 are active and provide data bits. Likewise, VINT is growing 126 when the AC differential peak voltage VDM contributes to the differential input signals RXP 102 and RXN at 104 drops off, and if VINT at 126 via VINTR at 150 increases, the output amplifier switches 140 by providing a high logic level output in VOUT 106 for providing a low logic level output in VOUT 106 to indicate electrical idling.
Bei
einer Ausführungsform
ist der Hystereseschalter 144 geschlossen, wenn VOUT bei 106 in
einen niedrigen logischen Pegel übergeht,
um elektrischen Leerlauf anzuzeigen. Dies erniedrigt VINTR bei 150,
um mehrfache, falsche Übergänge oder
Aufprall in VOUT bei 106 zu verhindern. Ebenso ist der Hystereseschalter 144 geöffnet, wenn
VOUT bei 106 in einen hohen logischen Pegel übergeht,
um den aktiven Modus anzuzeigen. Dies erhöht VINTR bei 150, um
mehrfache, falsche Übergänge oder
Aufprall in VOUT bei 106 zu verhindern.In one embodiment, the hysteresis switch is 144 closed when VOUT at 106 goes to a low logic level to indicate electrical idle. This lowers VINTR 150 to prevent multiple, false transitions or impact in VOUT 106 to prevent. Likewise, the hysteresis switch 144 opened when VOUT at 106 goes to a high logic level to indicate the active mode. This increases VINTR 150 to avoid multiple, false transitions or impact in VOUT at 106 to prevent.
Bei
einem AMB Kommunikationslink im elektrischen Leerlauf ist die differentielle
Wechselstrom-Spitzenspannung VDM der differentiellen Eingangssignale
RXP bei 102 und RXN bei 104 im Wesentlichen gleich
Null Volt, und der Empfangsverstärker 116 setzt
jedes der differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 auf im Wesentlichen den Schwellwert jedes der NMOS-Transistoren 118 und 120.
Dies versetzt jeden der NMOS-Transistoren 118 und 120 an
den Rand der Leitung, wo jeder der NMOS-Transistoren 118 und 120 vernachlässigbaren
Strom zieht, und die interne Spannung VINT bei 126 ist
durch die Gleichung II gegeben.For an AMB communication link in electrical idle, the differential AC peak voltage VDM is at the differential input signals RXP 102 and RXN at 104 essentially equal to zero volts, and the receive amplifier 116 assists each of the differential output signals VD- 122 and VD + at 124 at substantially the threshold of each of the NMOS transistors 118 and 120 , This puts each of the NMOS transistors 118 and 120 to the edge of the line, where each of the NMOS transistors 118 and 120 negligible current attracts, and the internal voltage VINT 126 is given by equation II.
Gleichung IIEquation II
Wenn
VINT bei 126 im Wesentlichen gleich VDD und VINTR bei 150 kleiner
als VDD ist, stellt der Ausgangsverstärker 140 bei 106 einen
niedrigen logischen Pegel in VOUT bereit, um elektrischen Leerlauf
anzuzeigen.If VINT at 126 essentially equal to VDD and VINTR 150 less than VDD, the output amplifier provides 140 at 106 a low logic level in VOUT ready to indicate electrical idle.
Wenn
die differentiellen Eingangssignale RXP bei 102 und RXN
bei 104 aktiv werden, wächst die
differentielle Wechselstrom-Spitzenspannung VDM der differentiellen
Eingangssignale RXP bei 102 und RXN bei 104 von
Null Volt auf größer oder
gleich 160 mV an. Der Empfangsverstärker 116 empfängt die
differentiellen Eingangssignale RXP bei 102 und RXN bei 104 und
stellt die differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 bereit, die über und
unter die Schwellspannungen der NMOS-Transistoren 118 und 120 alternieren.
Die NMOS-Transistoren 118 und 120 werden alternativ
angeschaltet, um den zweiweggleichgerichteten Strom IINT bereitzustellen,
der VINT auf eine niedrigere Spannung zieht. Wenn VINT bei 126 unter
VINTR bei 150 fällt, schaltet
der Ausgangsverstärker 140 vom
Bereitstellen eines Ausgangs mit niedrigem logischem Pegel zu einem
Ausgang mit hohem logischem Pegel in VOUT bei 106, der
anzeigt, dass die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 aktiv sind.When the differential input signals RXP at 102 and RXN at 104 become active, the differential AC peak voltage VDM of the differential input signals RXP grows 102 and RXN at 104 from zero volts to greater than or equal to 160 mV. The receiver amplifier 116 receives the differential input signals RXP 102 and RXN at 104 and adjusts the differential output signals VD- 122 and VD + at 124 ready above and below the threshold voltages of NMOS transistors 118 and 120 alternate. The NMOS transistors 118 and 120 are alternately turned on to provide the full-wave rectified current IINT which pulls VINT to a lower voltage. If VINT at 126 at VINTR 150 falls, the output amplifier switches 140 from providing a low logic level output to a high logic level output in VOUT 106 indicating that the differential input signals RXP at 102 and RXN at 104 are active.
VINTR
bei 150 ist eine Gleichstrom-Referenzspannung, die einer
differentiellen Schwell-Referenzspannung VDIFFR entspricht, die
auf der differentiellen Wechselstrom-Spitzenspannung VDM der differentiellen
Eingangssignale RXP bei 102 und RXN bei 104 in
einer Kommunikationslinkspezifizierung basiert. In einem AMB Kommunikationslink kann
VDIFFR auf (160-0)/2 oder 80 mV gesetzt werden, und VINTR bei 150 wird
so gesetzt, dass es VDIFFR bei 80 mV entspricht. Die Gleichtakt-Rückkopplungsschaltung 110 stellt
VDMR bei 158 bereit, um den Referenztransistor 136 vorzuspannen
und Strom IINTR durch den Referenzwiderstand 146 zu ziehen,
um VINT bei 150 zu setzen. Die Gleichungen III und IV beschreiben
die Operation der Schaltung zur Ermittlung elektrischen Leerlaufs 100.VINTR at 150 is a DC reference voltage corresponding to a differential threshold reference voltage VDIFFR that is responsive to the differential AC peak voltage VDM of the differential input signals RXP 102 and RXN at 104 based on a communication link specification. In an AMB communication link VDIFFR can be set to (160-0) / 2 or 80 mV, and VINTR at 150 is set to equal VDIFFR at 80 mV. The common mode feedback circuit 110 sets up VDMR 158 ready to use the reference transistor 136 to bias and current IINTR through the reference resistor 146 to pull to VINT at 150 to put. Equations III and IV describe the operation of the electrical idling detection circuit 100 ,
Gleichung IIIEquation III
-
VINT ≥ VINTR → VOUT =
0
für
|RXP – RXN|AVG ≤ VDIFFRVINT ≥ VINTR → VOUT = 0 for | RXP-RXN | AVG ≤ VDIFFR
Gleichung IVEquation IV
-
VINT ≤ VINTR → VOUT =
1
für
|RXP – RXN|AVG ≥ VDIFFRVINT ≤ VINTR → VOUT = 1 for | RXP-RXN | AVG ≥ VDIFFR
-
Dabei wird VDIFFR mit dem Durchschnitt des Absolutwerts des
Werts von RXP minus dem Wert von RXN verglichen.Where VDIFFR is the average of the absolute value of the
Value of RXP minus the value of RXN compared.
Die
Zweiweggleichrichterschaltung 108 stellt eine geeignet
große
Bandbreite und eine geeignet große Verstärkung bereit, um den aktiven
Modus und den elektrischen Leerlauf in den differentiellen Eingangssignalen
RXP bei 102 und RXN bei 104 zu ermitteln. Der
Empfangsverstärker 116 ist
so konfiguriert, dass er eine moderate Verstärkung und eine sehr große Bandbreite,
beispielsweise größer, als
die Hälfte
der Datenrate, bereitstellt. Der Empfangsverstärker 116 spannt den
Gleichtaktspannungspegel der differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 so vor, dass er im Wesentlichen gleich der Schwellspannung
der NMOS-Transistoren 118 und 120 ist. Die NMOS-Transistoren 118 und 120,
die ruhig nahe der Vorrichtungsleitungsschwelle (VTH) vorgespannt
sind, stellen eine geeignet hohe Spannung für die Stromverstärkung während der
Gleichrichtung bereit, wie in den Gleichungen V und VI dargelegt
ist. In Gleichung V ist die Veränderung
des Drainstroms ID proportional zu der Gatespannung (VGS) minus
VTH. In der Gleichung VI ist der normalisierte Gradient des Drainstroms
ID, d. h. die Veränderung
von ID in Bezug auf ID, invers proportional zu VGS minus VTH. Wenn
VGS geringfügig
größer ist, als
VTH, ist die Veränderung
von ID gering und die Veränderung
von ID in Bezug auf ID ist sehr groß.The full-wave rectifier circuit 108 provides a suitably large bandwidth and suitable large gain to accommodate the active mode and the electrical idle in the differential input signals RXP 102 and RXN at 104 to investigate. The receiver amplifier 116 is configured to provide moderate gain and bandwidth, for example greater than half the data rate. The receiver amplifier 116 biases the common-mode voltage level of the differential output signals VD- 122 and VD + at 124 such that it is substantially equal to the threshold voltage of the NMOS transistors 118 and 120 is. The NMOS transistors 118 and 120 which are quietly biased near the device line threshold (VTH) provide a suitably high voltage for current amplification during rectification, as set forth in Equations V and VI. In Equation V, the change in the drain current ID is proportional to the gate voltage (VGS) minus VTH. In the equation VI, the normalized gradient of the drain current ID, that is, the change of ID with respect to ID, is inversely proportional to VGS minus VTH. If VGS is slightly larger than VTH, the change of ID is small and the change of ID with respect to ID is very large.
Gleichung VEquation V
-
ΔID/ΔVGS = K·(VGS – VTH)ΔID / ΔVGS = K · (VGS-VTH)
Gleichung VIEquation VI
-
(ΔID/ID)/ΔVGS = 2/(VGS – VTH)(ΔID / ID) / ΔVGS = 2 / (VGS-VTH)
Dabei
ist k die Verstärkung
eines NMOS-Transistors, beispielsweise jedes der NMOS-Transistoren 118 und 120.Where k is the gain of an NMOS transistor, such as each of the NMOS transistors 118 and 120 ,
Um
VINT bei 126 in der Zweiweggleichrichterschaltung 108 zu
bestimmen, weist der Empfangsverstärker 116 eine Single-Ended-Verstärkung von AV
auf, und die differentiellen Ausgangssignale VD+ bei 124 und
VD– bei 122 sind
in den Gleichungen VII und VIII dargelegt. In der Gleichung VII
ist das differentielle Ausgangssignal VD+ bei 124 gleich
VTH plus AV-mal der Betrag der Differenz der differentiellen Eingangssignale
RXP bei 102 und RXN bei 104. In der Gleichung
VIII ist das differentielle Ausgangssignal VD– bei 122 gleich VTH
minus AV-mal der Betrag der Differenz der differentiellen Eingangssignale RXP
bei 102 und RXN bei 104.At VINT 126 in the full-wave rectifier circuit 108 determine the reception amplifier 116 a single-ended gain of AV on, and the differential output signals VD + at 124 and VD- at 122 are set forth in Equations VII and VIII. In the equation VII, the differential output VD + is at 124 equal to VTH plus AV times the magnitude of the difference of the differential input signals RXP at 102 and RXN at 104 , In Equation VIII, the differential output signal VD- is included 122 equal to VTH minus AV times the magnitude of the difference of the differential input signals RXP at 102 and RXN at 104 ,
Gleichung VIIEquation VII
-
VD+ = VTH + (AV·(RXP – RXN))VD + = VTH + (AV * (RXP-RXN))
Gleichung VIIIEquation VIII
-
VD– =
VTH – (AV·(RXP – RXN))VD- =
VTH - (AV * (RXP-RXN))
Für jeden
der NMOS-Transistoren 118 und 120 in Sättigung
ist der Drainstrom ID gleich einhalb Mal die Transistorverstärkung k
mal das Quadrat der Differenz zwischen VGS und VTH. Wenn das differentielle
Eingangssignal RXP bei 102 größer ist, als das differentielle
Eingangssignal RXN bei 104, schaltet sich der NMOS-Transistor 118 an,
und IINT ist gleich einhalb Mal die Transistorverstärkung k
mal das Quadrat der Differenz zwischen VD+ und VTH. Wie in der Gleichung
IX dargelegt ist, ist durch Substituieren von VD+ aus der Gleichung
VII und Reduzieren, IINT gleich einhalb Mal die Transistor verstärkung k
mal das Quadrat des Betrags der Empfangsverstärker 116 – Verstärkung AV
mal der Differenz der differentiellen Eingangssignale RXP bei 102 und RXN
bei 104. Ebenso schaltet sich, wenn das differentielle
Eingangssignal RXP bei 102 kleiner ist, als das differentielle
Eingangssignal RXN bei 104, der NMOS-Transistor 120 an,
und IINT ist gleich einhalb Mal die Transistorverstärkung k
mal das Quadrat der Differenz zwischen VD– und VTH. Wie in der Gleichung
X dargelegt ist, ist durch Substituieren von VD– aus der Gleichung VIII und
Reduzieren, IINT gleich einhalb Mal die Transistorverstärkung k
mal das Quadrat des Betrags des negativen AV mal der Differenz der
differentiellen Eingangssignale RXP bei 102 und RXN bei 104.For each of the NMOS transistors 118 and 120 in saturation, the drain current ID is equal to one-half times the transistor gain k times the square of the difference between VGS and VTH. When the differential input signal RXP at 102 is greater than the differential input signal RXN at 104 , the NMOS transistor turns off 118 on, and IINT is equal to one-half times the transistor gain k times the square of the difference between VD + and VTH. As set forth in Equation IX, by substituting VD + from Equation VII and reducing, IINT is equal to one-half times the transistor gain k times the square of the magnitude of the receive amplifiers 116 Amplification AV times the difference of the differential input signals RXP 102 and RXN at 104 , Likewise turns on when the differential input signal RXP at 102 is smaller than the differential input signal RXN at 104 , the NMOS transistor 120 and IINT is equal to one-half times the transistor gain k times the square of the difference between VD and VTH. As set forth in Equation X, substituting VD- from Equation VIII and reducing, IINT equals one-half times the transistor gain k times the square of the magnitude of the negative AV times the difference of the differential input signals RXP 102 and RXN at 104 ,
Gleichung IXEquation IX
-
IINT = 1/2·K·[(VD+) – VTH]2
=
1/2·K·[VTH +
AV·(RXP – RXN) – VTH]2
= 1/2·K·[AV·(RXP – RXN)]2 IINT = 1/2 · K · [(VD +) - VTH] 2
=
1/2 · K · [VTH +
AV · (RXP - RXN) - VTH] 2
= 1/2 * K * AV * (RXP-RXN)] 2
Gleichung XEquation X
-
IINT = 1/2·K·[(VD–) – VTH]2
=
1/2·K·[VTH – AV·(RXP – RXN) – VTH]2
= 1/2·K·[–AV·(RXP – RXN)]2 IINT = 1/2 · K · [(VD-) - VTH] 2
=
1/2 · K · VTH - AV · (RXP - RXN) - VTH 2
= 1/2 * K * [-AV * (RXP-RXN)] 2
Somit
ist IINT über
das gesamte differentielle Eingangssignal RXP bei 102 minus
das differentielle Eingangssignal RXN bei 104 gleich einhalb
Mal die Transistorverstärkung
k mal das Quadrat des Betrags von AV mal der Differenz zwischen
den differentiellen Eingangssignalen RXP bei 102 und RXN
bei 104, wie in der Gleichung XI dargelegt ist.Thus IINT is included over the entire differential input signal RXP 102 minus the differential input signal RXN at 104 one-half times the transistor gain k times the square of the magnitude of AV times the difference between the differential input signals RXP 102 and RXN at 104 as set forth in equation XI.
Gleichung XIEquation XI
-
IINT = 1/2·K·[AV·(RXP – RXN)]2 IINT = 1/2 * K * [AV * (RXP-RXN)] 2
Der
Unterschied der differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 variiert mit der Zeit und nimmt Pegel von Null
Volt an einem Nulldurchgang bis zur differentiellen Spitzenspannung
nahe der Mitte des Auges eines Datenbits an. Somit variiert IINT
mit der Zeit, und der Filterkondensator 114 berechnet den
Durchschnitt der Spannung VINT bei 126 in Bezug auf die
Zeit. Wenn die RC-Zeitkonstante des Pullup-Widerstands 112 und des
Filterkondensators 114 auf eine Dekade über ein Datenbiteinheitsintervall
gesetzt wird, werden die Hochfrequenzkomponenten von IINT wesentlich
abgeschwächt,
und VINT bei 126 nähert
sich einem in Bezug auf die Zeit gemittelten Wechselstrom-Spannungspegel, der
der differentiellen Spannung des Auges des Datenbits entspricht.
Wenn beispielsweise ein Datenbiteinheitsintervall bei 4,8 Gigabit
pro Sekunde (Gb/s) 208 Picosekunden ist, wird die RC-Zeitkonstante
gleich 2 Nanosekunden (ns) gesetzt.The difference of the differential input signals RXP at 102 and RXN at 104 varies with time and assumes levels from zero volts at a zero crossing to the differential peak voltage near the center of the eye of a data bit. Thus, IINT varies with time, and the filter capacitor 114 calculates the average of the voltage VINT 126 in terms of time. When the RC time constant of the pullup resistor 112 and the filter capacitor 114 is set to a decade over a data bit unit interval, the high frequency components of IINT are significantly attenuated, and VINT on 126 approaches a time averaged AC voltage level corresponding to the differential voltage of the eye of the data bit. For example, if a data bit unit interval is 4.8 gigabits per second (Gb / s) 208 Picoseconds, the RC time constant is set equal to 2 nanoseconds (ns).
VINT
bei 126 ist gleich VDD minus dem Widerstandswert RB des
Pullup-Widerstands 112 mal dem in Bezug auf die Zeit gemittelten
Strom IINTAVG, wie in der Gleichung XII dargelegt ist.VINT at 126 is equal to VDD minus the resistance RB of the pullup resistor 112 times the time-averaged current IINTAVG, as set forth in Equation XII.
Gleichung XIIEquation XII
-
VINT = VDD – (RB·IINTAVG)
= VDD – (1/2·RB·K·[AV·(RXP – RXN)]2)|AVG VINT = VDD - (RB * IINTAVG) = VDD - (1/2 * RB * K * [AV * (RXP-RXN)] 2 ) | AVG
Im
Betrieb eines AMB-Kommunikationslinks empfängt der Empfangsverstärker 116 die
differentiellen Eingangssignale RXP bei 102 und RXN bei 104 und
stellt die differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 bereit. Wenn die differentielle Wechselstrom-Spitzenspannung
VDM der differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 im Wesentlichen Null Volt ist, ist jedes der
differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 im Wesentlichen gleich der Schwellspannung VTH der
NMOS-Transistoren 118 und 120. IINT ist im Wesentlichen
Null, und VINT bei 126 ist im Wesentlichen gleich VDD.
VINTR bei 150 wird auf kleiner als VDD gesetzt, und der
Ausgangsverstärker 140 stellt
bei 106 einen logisch niedrigen Pegel in VOUT bereit, um
elektrischen Leerlauf anzuzeigen. Der Hystereseschalter 144 wird
geschlossen, wenn VOUT bei 106 in den niedrigen logischen
Pegel übergeht,
was VINTR bei 150 erniedrigt, um mehrfache, falsche Übergänge oder
Aufprallen in VOUT bei 106 zu verhindern.During operation of an AMB communication link, the receive amplifier receives 116 the differential input signals RXP at 102 and RXN at 104 and adjusts the differential output signals VD- 122 and VD + at 124 ready. When the AC differential peak voltage VDM contributes to the differential input signals RXP 102 and RXN at 104 is substantially zero volts, each of the differential output signals VD- is at 122 and VD + at 124 substantially equal to the threshold voltage VTH of the NMOS transistors 118 and 120 , IINT is essentially zero, and VINT is 126 is essentially equal to VDD. VINTR at 150 is set to less than VDD, and the output amplifier 140 adjusts 106 a logic low level in VOUT ready to indicate electrical idle. The hysteresis switch 144 will be closed when VOUT comes on 106 in the low logic level goes over what VIN TR at 150 degrades to multiple, false transitions or bounces in VOUT 106 to prevent.
Wenn
die differentielle Wechselstrom-Spitzenspannung VDM der differentiellen
Eingangssignale RXP bei 102 und RXN bei 104 größer ist,
als Null Volt, alternieren die differentiellen Ausgangsignale VD– bei 122 und
VD+ bei 124 über
und unter die Schwellspannung VTH der NMOS-Transistoren 118 und 120.
Die alternierenden differentiellen Ausgangssignale VD– bei 122 und
VD+ bei 124 schalten die NMOS-Transistoren 118 und 120 alternativ
an und stellen den mit der Zeit variierenden Strom IINT bereit.
Der Filterkondensator 114 stellt geeignetes Tiefpassfiltern
bereit, um VINT bei 126 in Bezug auf die Zeit zu mitteln.
Wenn VINT bei 126 unter VINTR bei 150 abfällt, schaltet
der Ausgangsverstärker 140 vom
Bereitstellen eines Ausgangs mit niedrigem logischem Pegel zu einem
Ausgang mit hohem logischem Pegel, der anzeigt, dass die differentiellen Eingangssignale
RXP bei 102 und RXN bei 104 aktiv sind. Der Hystereseschalter 144 wird
geöffnet,
wenn VOUT bei 106 in einen hohen logischen Pegel übergeht,
was VINTR bei 150 erhöht,
um mehrfache falsche Übergänge oder
Aufprallen in VOUT bei 106 zu verhindern.When the AC differential peak voltage VDM contributes to the differential input signals RXP 102 and RXN at 104 is greater than zero volts, the differential output signals VD- alternate 122 and VD + at 124 above and below the threshold voltage VTH of the NMOS transistors 118 and 120 , The alternating differential output signals VD- at 122 and VD + at 124 turn on the NMOS transistors 118 and 120 alternatively, providing the time varying current IINT. The filter capacitor 114 provides suitable low-pass filtering to support VINT 126 in terms of time. If VINT at 126 at VINTR 150 drops, the output amplifier switches 140 by providing a low logic level output to a high logic level output indicating that the differential input signals RXP are at 102 and RXN at 104 are active. The hysteresis switch 144 will be opened if VOUT is on 106 goes into a high logic level, which adds VINTR 150 increased to multiple false transitions or bounces in VOUT 106 to prevent.
5 ist
ein Diagramm, das eine Ausführungsform
der Gleichtakt-Rückkopplungsschaltung 110 zeigt.
Die Gleichtakt-Rückkopplungsschaltung 110 empfängt die
differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 und stellt die Vorspannung VBIAS bei 134 und
die Gegentakt-Referenzspannung VDMR bei 158 bereit. Der
(in 4 gezeigte) Empfangs-Verstärker 116 empfängt VBIAS bei 134 und
stellt den Gleichtakt-Spannungspegel
jedes der differentiellen Ausgangssignale VD– bei 122 und VD+
bei 124 so ein, dass er im Wesentlichen gleich der Schwellspannung
VTH jedes der NMOS-Transistoren 118 und 120 ist.
VDMR bei 158 spannt den Referenztransistor 136 vor,
damit er sich einschaltet und Strom IINTR zieht und die interne
Referenzspannung VINTR bei 150 bereitstellt. Bei einer Ausführungsform
schaltet VDMR bei 158 auch den Hysteresetransistor 142 ein. 5 FIG. 12 is a diagram illustrating one embodiment of the common mode feedback circuit. FIG 110 shows. The common mode feedback circuit 110 receives the differential output signals VD- 122 and VD + at 124 and adjusts the bias voltage VBIAS 134 and the push-pull reference voltage VDMR at 158 ready. The (in 4 shown) receive amplifier 116 receives VBIAS 134 and adjusts the common mode voltage level of each of the differential output signals VD- 122 and VD + at 124 such that it is substantially equal to the threshold voltage VTH of each of the NMOS transistors 118 and 120 is. VDMR at 158 biases the reference transistor 136 before it turns on and current IINTR pulls in and the internal reference voltage VINTR at 150 provides. In one embodiment, VDMR turns on 158 also the hysteresis transistor 142 one.
Die
Gleichtakt-Rückkopplungsschaltung 110 weist
einen negativen differentiellen Eingangswiderstand 170,
einen positiven differentiellen Eingangswiderstand 172 und
einen Vorspannungsausgangsverstärker 174 auf.
Eine Seite des Eingangswiderstands 170 ist über den
Eingangspfad 176 elektrisch an eine Seite des Eingangswiderstands 172 und
an den positiven Eingang des Vorspannungsausgangsverstärkers 174 gekoppelt.
Der negative differentielle Eingangswiderstand 170 empfängt das
differentielle Ausgangssignal VD– bei 122 und der
positive differentielle Eingangswiderstand 172 empfängt das
differentielle Ausgangssignal VD+ bei 124, um eine durchschnittliche
Gleichtakt-Ausgangsspannung VCMO bei 176 bereitzustellen.The common mode feedback circuit 110 has a negative input differential resistance 170 , a positive differential input resistance 172 and a bias output amplifier 174 on. One side of the input resistor 170 is over the entrance path 176 electrically to one side of the input resistor 172 and to the positive input of the bias output amplifier 174 coupled. The negative differential input resistance 170 receives the differential output signal VD- 122 and the positive input differential resistance 172 receives the differential output signal VD + 124 at an average common mode output voltage VCMO at 176 provide.
Die
Gleichtakt-Rückkopplungsschaltung 110 weist
auch einen Schwellreferenztransistor 178, einen programmierbaren
Widerstand 180 und eine Konstantstromquelle 182 auf.
Ein Ende der Konstantstromquelle 182 ist bei 184 elektrisch
an VDD gekoppelt. Das andere Ende der Konstantstromquelle 182 ist
bei 158 elektrisch an ein Ende des programmierbaren Widerstands 180 gekoppelt.
Das andere Ende des programmierbaren Widerstands 180 ist über den Eingangspfad 186 elektrisch
an den negativen Eingang des Vorspannungsausgangsverstärkers 174 und
eine Seite des Drain-Source-Pfads und das Gate des Schwellreferenztransistors 178 gekoppelt.
Das Gate und eine Seite des Drain-Source- Pfads des Schwellreferenztransistors 178 sind
zusammengekoppelt, um im Wesentlichen die Schwellspannung VTH bei 186 bereitzustellen.
Die andere Seite des Drain-Source-Pfads des Schwellreferenztransistors 178 ist
elektrisch mit einer Referenz, beispielsweise Ground, bei 188 gekoppelt.The common mode feedback circuit 110 also has a threshold reference transistor 178 , a programmable resistor 180 and a constant current source 182 on. One end of the constant current source 182 is at 184 electrically coupled to VDD. The other end of the constant current source 182 is at 158 electrically to one end of the programmable resistor 180 coupled. The other end of the programmable resistor 180 is over the entrance path 186 electrically to the negative input of the bias output amplifier 174 and one side of the drain-source path and the gate of the threshold reference transistor 178 coupled. The gate and one side of the drain-source path of the threshold reference transistor 178 are coupled together to substantially add the threshold voltage VTH 186 provide. The other side of the drain-source path of the threshold reference transistor 178 is electrically connected to a reference, for example Ground 188 coupled.
Die
Konstantstromquelle 182 stellt einen Konstantstrom IDMR
bereit, der durch den programmierbaren Widerstand 180 und
den Schwellreferenztransistor 178 fließt, um VTH bei 186 zu
erzeugen. Der Vorspannungsausgangsverstärker 174 vergleicht
VCMO bei 176 mit VTH bei 186 und stellt VBIAS
bei 134 bereit. Der Empfangsverstärker 116 stellt den
Gleichtaktspannungspegel jedes der differentiellen Ausgangssignale
VD– bei 122 und
VD+ bei 124 so ein, dass er im Wesentlichen gleich VTH
bei 186 ist, was dazu führt,
dass VCMO bei 176 im Wesentlichen gleich VTH bei 186 ist.The constant current source 182 provides a constant current IDMR provided by the programmable resistor 180 and the threshold reference transistor 178 flows to VTH at 186 to create. The bias output amplifier 174 compares VCMO 176 with VTH at 186 and adjusts VBIAS 134 ready. The receiver amplifier 116 adjusts the common-mode voltage level of each of the differential output signals VD- 122 and VD + at 124 so that he essentially equals VTH at 186 is what causes VCMO 176 essentially the same as VTH 186 is.
VDMR
bei 158 spannt den Referenztransistor 136 vor,
um den Strom IINTR zu senken und VINTR bei 150 bereitzustellen.
Wie in der Gleichung XIII dargelegt ist, ist VDMR bei 158 gleich
VTH plus der Spannung über
dem programmierbaren Widerstand 180 mit einem Widerstandswert
von RP. Bei einer Ausführungsform
wird der Widerstandswert RP des programmierbaren Widerstands 180 so
programmiert, dass VDMR bei 158 gleich VDIFFR mal die Verstärkung AV
des Empfangsverstärkers 116 gesetzt
wird, wie in der Gleichung XIV dargelegt ist.VDMR at 158 biases the reference transistor 136 to lower the current IINTR and VINTR at 150 provide. As set forth in Equation XIII, VDMR is at 158 equal to VTH plus the voltage across the programmable resistor 180 with a resistance of RP. In one embodiment, the resistance value RP of the programmable resistor 180 programmed so that VDMR at 158 equal to VDIFFR times the gain AV of the receive amplifier 116 is set as set forth in the equation XIV.
Gleichung XIIIEquation XIII
-
VDMR = VTH + (IDMR·RP)VDMR = VTH + (IDMR · RP)
Gleichung XIVEquation XIV
-
VDMR = VDIFFR·AVVDMR = VDIFFR * AV
Wie
in der Gleichung XV für
den Referenztransistor 136 dargelegt ist, ist in Sättigung
der Drainstrom IINTR gleich einhalb Mal die Transistorverstärkung k
mal das Quadrat der Differenz zwischen VDMR bei 158 und
der Schwellspannung VTH des Referenztransistors 136. Durch
Substituieren von VDMR aus der Gleichung XIII und Reduzieren, ist IINTR
gleich einhalb Mal die Transistorverstärkung k mal das Quadrat des
Konstantstroms IDMR mal der programmierbare Widerstand RP.As in Equation XV for the reference transistor 136 is set forth, in saturation, the drain current IINTR is equal to one and a half times the transistor amplifier kung times the square of the difference between VDMR 158 and the threshold voltage VTH of the reference transistor 136 , By substituting VDMR from Equation XIII and reducing, IINTR is equal to one-half times the transistor gain k times the square of the constant current IDMR times the programmable resistance RP.
Gleichung XVEquation XV
-
IINTR = 1/2·K·[VDMR – VTH]2
=
1/2·K·[(VTH
+ IDMR·RP) – VTH]2
= 1/2·K·[IDMR·RP]2 IINTR = 1/2 · K · [VDMR - VTH] 2
=
1/2 · K · [(VTH
+ IDMR · RP) - VTH] 2
= 1/2 · K · [IDMR · RP] 2
Wie
in der Gleichung XVI dargelegt ist, ist VINTR bei 150 gleich
VDD minus dem Widerstandswert RB des Referenztransistors 146 mal
dem Strom IINTR. Durch Substituieren von IINTR aus der Gleichung
XV wird VINTR bei 150 proportional zu dem Quadrat von IDMR
mal RP, wobei IDMR mal RP eine Komponente von VDMR bei 158 ist,
wie in der Gleichung XIII dargelegt ist. Bei einer Ausführungsform entspricht
VINTR der differentiellen Schwellreferenzspannung VDIFFR, die zu
VDMR in Bezug steht, wie in der Gleichung XIV dargelegt ist.As stated in Equation XVI, VINTR is at 150 equal to VDD minus the resistance RB of the reference transistor 146 times the current IINTR. Substituting IINTR from Equation XV adds VINTR 150 proportional to the square of IDMR times RP, where IDMR times RP is a component of VDMR 158 is as set forth in Equation XIII. In one embodiment, VINTR corresponds to the differential threshold reference voltage VDIFFR, which is related to VDMR, as set forth in Equation XIV.
Gleichung XVIEquation XVI
-
VINTR = VDD – (RB·IINTR)
= VDD – (RB·1/2·K·[IDMR·RP]2)VINTR = VDD - (RB × IINTR) = VDD - (RB × 1/2 × K × IDMR × RP) 2 )
6 ist
ein Diagramm, das eine Ausführungsform
einer Schaltung zur Ermittlung elektrischen Leerlaufs 200 zeigt.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 200 ist ähnlich der
Schaltung zur Ermittlung elektrischen Leerlaufs 28 und kann
darin verwendet werden, um differentielle Eingangssignals eines
Kanals in einem seriellen Kommunikationslink, beispielsweise dem
seriellen Kommunikationslink 26, zu empfangen. Die Schaltung
zur Ermittlung elektrischen Leerlaufs 200 empfängt bei 102 ein
positives differentielles Eingangssignal RXP und bei 104 ein
negatives differentielles Eingangssignal RXN und stellt bei 106 das
Ausgangssignal VOUT bereit. Das Ausgangssignal VOUT bei 106 gibt an,
ob die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 aktiv oder im elektrischen Leerlauf sind. Bei
einer Ausführungsform
sind die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 Signale in einem AMB Kommunikationslink. Bei anderen
Ausführungsformen
sind die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 Signale in einem beliebigen geeigneten Kommunikationslink. 6 FIG. 10 is a diagram illustrating one embodiment of an electrical idling detection circuit. FIG 200 shows. The circuit for determining electrical idling 200 is similar to the circuit for determining electrical idling 28 and may be used to indicate differential input signal of a channel in a serial communication link, for example the serial communication link 26 , to recieve. The circuit for determining electrical idling 200 receives 102 a positive differential input signal RXP and at 104 a negative differential input signal RXN and adjusts 106 the output signal VOUT ready. The output signal VOUT at 106 indicates whether the differential input signals RXP at 102 and RXN at 104 are active or in electrical idling. In one embodiment, the differential input signals RXP are at 102 and RXN at 104 Signals in an AMB communication link. In other embodiments, the differential input signals RXP are at 102 and RXN at 104 Signals in any suitable communication link.
Die
Schaltung zur Ermittlung elektrischen Leerlaufs 200 ist ähnlich der
Schaltung zur Ermittlung elektrischen Leerlaufs 100, wobei
die Gleichtaktspannungs (VDM) – Differenzermittlungsschaltung hinzugefügt ist.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 200 weist
alle Bestandteile der Schaltung zur Ermittlung elektrischen Leerlaufs 100 auf,
und diese Bestandteile sind elektrisch zusammengekoppelt und funktionieren
wie in der Beschreibung zu 4 beschrieben.
Außerdem
weist die Schaltung zur Ermittlung elektrischen Leerlaufs 200 eine
Gleichtakt-Ermittlungsschaltung 202, eine erste Stromquelle 204,
einen positiven Gleichtaktspannungstransistor 206, eine
zweite Stromquelle 208 und einen negativen Gleichtaktspannungstransistor 210 auf.
Die Schaltung zur Ermittlung elektrischen Leerlaufs 200 ermittelt über die
VDM und/oder die Gleichstrom-Komponente
der VCM der differentiellen Eingangssignale RXP bei 102 und
RXN bei 104, ob die differentiellen Eingangssignale RXP
bei 102 und RXN bei 104 aktiv oder im elektrischen
Leerlauf sind.The circuit for determining electrical idling 200 is similar to the circuit for determining electrical idling 100 where the common mode voltage (VDM) difference detection circuit is added. The circuit for determining electrical idling 200 indicates all components of the circuit for determining electrical idling 100 and these components are electrically coupled together and function as described in the description 4 described. In addition, the circuit for determining electrical idling points 200 a common mode detection circuit 202 , a first power source 204 , a positive common-mode voltage transistor 206 , a second power source 208 and a negative common mode voltage transistor 210 on. The circuit for determining electrical idling 200 determines via the VDM and / or the DC component of the VCM the differential input signals RXP 102 and RXN at 104 whether the differential input signals RXP at 102 and RXN at 104 are active or in electrical idling.
Die
Gleichtakt-Ermittlungsschaltung 202 ist über den
positiven Gleichtaktspannungspfad 212 elektrisch mit dem
Gate des Transistors 206 und über den negativen Gleichtaktspannungspfad 214 mit dem
Gate des Transistors 208 gekoppelt. Eine Seite der ersten
Stromquelle 204 ist bei 132 elektrisch mit Energie
gekoppelt, und die andere Seite der ersten Stromquelle 204 ist über den
negativen Eingangspfad 126 elektrisch mit einer Seite des
Drain-Source-Pfads des Transistors 206 und dem negativen Eingang
des Ausgangsverstärkers 140 gekoppelt. Die
andere Seite des Drain-Source-Pfads des Transistors 206 ist
bei 216 elektrisch mit einer Referenz, beispielsweise Ground,
gekoppelt.The common mode detection circuit 202 is over the positive common-mode voltage path 212 electrically to the gate of the transistor 206 and the negative common-mode voltage path 214 to the gate of the transistor 208 coupled. One side of the first power source 204 is at 132 electrically coupled to energy, and the other side of the first power source 204 is over the negative input path 126 electrically to one side of the drain-source path of the transistor 206 and the negative input of the output amplifier 140 coupled. The other side of the drain-source path of the transistor 206 is at 216 electrically coupled to a reference, for example Ground.
Die
Gleichtakt-Ermittlungsschaltung 202 empfängt die
differentiellen Eingangssignale RXP bei 102 und RXN bei 104 und
stellt das positive Gleichtaktspannungssignal VC+ und das negative
Gleichtaktspannungssignal VC– bereit.
Die Gleichtakt-Ermittlungsschaltung 202 filtert das Wechselstrom-Spitzenspannungsrauschen
der VCM der differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 heraus und vergleicht die Gleichstrom-Komponente der VCM
mit einer Gleichtaktreferenzspannung VCMR. Wenn die Gleichstrom-Komponente
der VCM höher
ist, als die VCMR, sind die differentiellen Eingangssignale RXP
bei 102 und RXN bei 104 aktiv. Wenn die Gleichstrom-Komponente
der VCM niedriger ist, als die VCMR, sind die differentiellen Eingangssignale
RXP bei 102 und RXN bei 104 im elektrischen Leerlauf.The common mode detection circuit 202 receives the differential input signals RXP 102 and RXN at 104 and provides the positive common mode voltage signal VC + and the negative common mode voltage signal VC-. The common mode detection circuit 202 filters the AC peak voltage noise of the VCM of the differential input signals RXP 102 and RXN at 104 and compares the DC component of the VCM with a common mode reference voltage VCMR. When the DC component of the VCM is higher than the VCMR, the differential input signals RXP are at 102 and RXN at 104 active. When the DC component of the VCM is lower than the VCMR, the differential input signals RXP are at 102 and RXN at 104 in electrical idling.
Die
Gleichtakt-Ermittlungsschaltung 202 setzt das positive
Gleichtaktspannungssignal VC+ hoch und das negative Gleichtaktspannungssignal VC– niedrig,
wenn die Gleichstrom-Komponente der VCM höher ist, als die VCMR. Der
Transistor 206 wird eingeschaltet, um VINT' bei 126 auf
einen niedrigeren Spannungspegel zu ziehen, und der Transistor 210 wird
abgeschaltet, um VINTR' bei 150 auf
einem höheren
Spannungspegel zu halten. Der Ausgangsverstärker 140 vergleicht
VINT' bei 126 mit VINTR' bei 150 und stellt
einen hohen Spannungspegel in VOUT bei 106 bereit, um anzuzeigen,
dass die differentiellen Eingangssignale RXP bei 102 und RXN
bei 104 aktiv sind.The common mode detection circuit 202 sets the positive common mode voltage signal VC + high and the negative common mode voltage signal VC- low when the DC component of the VCM is higher than the VCMR. The transistor 206 is turned on to VINT 'at 126 to pull to a lower voltage level, and the transistor 210 will be turned off to VINTR 'at 150 to keep at a higher voltage level. The output amplifier 140 compares VINT 'at 126 With VINTR 'at 150 and adjusts a high voltage level in VOUT 106 ready to indicate that the differential input signals RXP at 102 and RXN at 104 are active.
Die
Gleichtakt-Ermittlungsschaltung 202 setzt das positive
Gleichtaktspannungssignal VC+ niedrig und das negative Gleichtaktspannungssignal VC– hoch,
wenn die Gleichstrom-Komponente der VCM niedriger ist, als die VCMR.
Der Transistor 210 wird eingeschaltet, um VINTR' bei 150 auf
einen niedrigeren Spannungspegel zu ziehen, und der Transistor 206 wird
abgeschaltet, um VINT' bei 126 auf
einem höheren
Spannungspegel zu halten. Der Ausgangsverstärker 140 vergleicht
VINT' bei 126 mit VINTR' bei 150 und
stellt einen niedrigen Spannungspegel in VOUT bei 106 bereit,
um anzuzeigen, dass die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 im elektrischen Leerlauf sind.The common mode detection circuit 202 sets the positive common mode voltage signal VC + low and the negative common mode voltage signal VC- high when the DC component of the VCM is lower than the VCMR. The transistor 210 is turned on to VINTR 'at 150 to pull to a lower voltage level, and the transistor 206 is turned off to VINT 'at 126 to keep at a higher voltage level. The output amplifier 140 compares VINT 'at 126 with VINTR 'at 150 and adjusts a low voltage level in VOUT 106 ready to indicate that the differential input signals RXP at 102 and RXN at 104 are in electrical idling.
Wenn
die Gleichstrom-Komponente der VCM im Wesentlichen gleich der VCMR
ist, setzt die Gleichtakt-Ermittlungsschaltung 202 das
positive Gleichtaktspannungssignal VC+ und das negative Gleichtaktspannungssignal
VC– im
Wesentlichen auf denselben Spannungspegel. Dies spannt jeden der Transistoren 206 und 210 vor,
um Strom IB von jeder der ersten und zweiten Stromquellen 204 und 208 zu leiten,
und nimmt die Gleichtakt-Ermittlungsschaltung 202 und die
Transistoren 206 und 210 im Wesentlichen aus der
Operation der Schaltung zur Ermittlung elektrischen Leerlaufs 200 heraus.When the DC component of the VCM is substantially equal to the VCMR, the common mode detection circuit sets 202 the common-mode positive voltage signal VC + and the negative common-mode voltage signal VC- are substantially at the same voltage level. This spans each of the transistors 206 and 210 prior to current IB from each of the first and second current sources 204 and 208 to conduct, and takes the common mode detection circuit 202 and the transistors 206 and 210 essentially from the operation of the electrical idling detection circuit 200 out.
Die
Schaltung zur Ermittlung elektrischen Leerlaufs 200 arbeitet
wie vorher in der Beschreibung zu 4 beschrieben,
um die differentielle Wechselstrom-Spitzenspannung der VDM zu ermitteln,
einschließlich
der Operation des Zweiweggleichrichters 108, der Gleichtakt-Rückkopplungsschaltung 110, des
Referenztransistors 136, der Hystereseschaltung 144 und
des Hysteresetransistors 142. Wie in der Gleichung XVII
dargelegt ist, ist die interne Spannung VINT' von der internen Spannung VINT der Gleichung
XII verschieden, da VINT' eine
Komponente für
Strom IB von der ersten Stromquelle 204 und eine Komponente
für Strom
I206 durch den Transistor 206 enthält. Ebenso ist, wie in der
Gleichung XVIII dargelegt ist, die interne Referenzspannung VINTR' von der internen
Referenzspannung VINTR der Gleichung XVI verschieden, da VINTR' eine Komponente
für Strom
IB von der zweiten Stromquelle 208 und eine Komponente
für Strom
I210 durch den Transistor 210 enthält.The circuit for determining electrical idling 200 works as before in the description 4 to determine the differential AC peak voltage of the VDM, including the operation of the full-wave rectifier 108 , the common mode feedback circuit 110 , the reference transistor 136 , the hysteresis circuit 144 and the hysteresis transistor 142 , As set forth in Equation XVII, the internal voltage VINT 'is different from the internal voltage VINT of Equation XII because VINT' is a component for current IB from the first current source 204 and a component for current I206 through the transistor 206 contains. Similarly, as set forth in Equation XVIII, the internal reference voltage VINTR 'is different from the internal reference voltage VINTR of Equation XVI because VINTR' is a component for current IB from the second current source 208 and a component for current I210 through the transistor 210 contains.
Gleichung XVIIEquation XVII
-
VINT' =
VDD – (RB·(IINTAVG – IB + I206))
=
VDD + (RB·(IB – I206)) – (1/2·RB·K·[AV·(RXP – RXN)]2)|AVG VINT '= VDD - (RB * (IINTAVG-IB + I206)) = VDD + (RB * (IB-I206)) - (1/2 * RB * K * [AV * (RXP-RXN)] 2 ) | AVG
Gleichung XVIIIEquation XVIII
-
VINTR' =
VDD – (RB·(IINTR – IB + I210))
=
VDD + (RB·(IB – I210)) – (1/2·RB·K·[IDMR·RP]2)VINTR '= VDD- (RB * (INTR-IB + I210)) = VDD + (RB * (IB-I210)) - (1/2 * RB * K * IDMR * RP] 2 )
7 ist
ein Diagramm, das eine Ausführungsform
der Gleichtakt-Ermittlungsschaltung 202 zeigt. Die Gleichtakt-Ermittlungsschaltung 202 empfängt die
differentiellen Eingangssignale RXP bei 102 und RXN bei 104 und
stellt das positive Gleichtaktspannungssignal VC+ bei 212 und
das negative Gleichtaktspannungssignal VC– bei 214 bereit.
Die Gleichtakt-Ermittlungsschaltung 202 ermittelt, ob die Gleichstrom-Komponente
der Gleichtaktspannung VCM der differentiellen Eingangssignale RXP
bei 102 und RXN bei 104 größer, kleiner oder im Wesentlichen
gleich der Gleichtaktreferenzspannung VCMR bei 230 ist.
Wenn die Gleichstrom-Komponente der VCM der differentiellen Eingangssignale
RXP bei 102 und RXN bei 104 größer ist, als VCMR bei 230,
sind die differentiellen Eingangssignale RXP bei 102 und RXN
bei 104 aktiv. Wenn die Gleichstrom-Komponente der VCM
der differentiellen Eingangssignale RXP bei 102 und RXN
bei 104 kleiner ist, als VCMR bei 230, sind die
differentiellen Eingangssignale RXP bei 102 und RXN bei 104 im
elektrischen Leerlauf. Bei dem AMB Kommunikationslink der 2 ist
die Gleichstrom-Komponente der VCM 120 mV oder mehr im
aktiven Modus und 50 mV oder weniger im elektrischen Leerlauf. Bei
einer Ausführungsform wird
VCMR bei 230 auf den Durchschnitt dieser Grenzen oder (120
+ 50)/2 oder 85 mV gesetzt. 7 FIG. 12 is a diagram illustrating one embodiment of the common mode detection circuit. FIG 202 shows. The common mode detection circuit 202 receives the differential input signals RXP 102 and RXN at 104 and adjusts the positive common mode voltage signal VC + 212 and the negative common-mode voltage signal VC- 214 ready. The common mode detection circuit 202 determines whether the DC component of the common mode voltage VCM of the differential input signals RXP at 102 and RXN at 104 greater than, less than, or substantially equal to the common mode reference voltage VCMR 230 is. When the DC component of the VCM of the differential input signals RXP at 102 and RXN at 104 is greater than VCMR at 230 , the differential input signals RXP are at 102 and RXN at 104 active. When the DC component of the VCM of the differential input signals RXP at 102 and RXN at 104 is less than VCMR at 230 , the differential input signals RXP are at 102 and RXN at 104 in electrical idling. At the AMB communication link the 2 is the DC component of the VCM 120 mV or more in active mode and 50 mV or less in electrical no-load. In one embodiment, VCMR is included 230 set to the average of these limits or (120 + 50) / 2 or 85 mV.
Die
Gleichtakt-Ermittlungsschaltung 202 weist einen ersten
Mittelungswiderstand 232, einen zweiten Mittelungswiderstand 234 und
einen Wechselstrom-Filterkondensator 236 auf. Eine Seite
des ersten Mittelungswiderstands 232 ist über den Gleichtaktspannungspfad 238 elektrisch
mit einer Seite des zweiten Mittelungswiderstands 234 und
einer Seite des Filterkondensators 236 gekoppelt. Die andere
Seite des Filterkondensators 236 ist elektrisch mit einer
Referenz, beispielsweise Ground, bei 240 gekoppelt.The common mode detection circuit 202 has a first averaging resistance 232 , a second averaging resistor 234 and an AC filter capacitor 236 on. One side of the first averaging resistor 232 is via the common mode voltage path 238 electrically to one side of the second averaging resistor 234 and one side of the filter capacitor 236 coupled. The other side of the filter capacitor 236 is electrically connected to a reference, for example Ground 240 coupled.
Der
erste Mittelungswiderstand 232 empfängt das differentielle Eingangssignal
RXP bei 102 und der zweite Mittelungswiderstand 234 empfängt das
differentielle Eingangssignal RXN bei 104. Der erste Mittelungswiderstand 232 und
der zweite Mittelungswiderstand 234 stellen die Durchschnitts-VCM der
differentiellen Eingangssignale RXP bei 102 und RXN bei 104 für den Filterkondensator 236 bereit. Der
Filterkondensator 236 filtert das Wechselstrom-Spitzenspannungs-Rauschen
der VCM heraus und dämpft
es, um bei 238 eine gefilterte Gleichtaktspannung VCMF
bereitzustellen. Der Filterkondensator 236 arbeitet als
Tiefpassfilter, um das Wechselstrom-Spitzenspannungs-Rauschen der
VCM herauszufiltern.The first averaging resistor 232 receives the differential input signal RXP 102 and the second averaging resistor 234 receives the differential input signal RXN 104 , The first averaging resistor 232 and the second averaging resistor 234 set the average VCM of the differential input signals RXP 102 and RXN at 104 for the filter capacitor 236 ready. The filter capacitor 236 filters out the AC peak voltage noise of the VCM and attenuates it at 238 to provide a filtered common mode voltage VCMF. The filter capacitor 236 operates as a low pass filter to filter out the AC peak voltage noise of the VCM.
Bei
einer Ausführunsform
des AMB Kommunikationslinks wird, wenn die Eckfrequenz des Tiefpassfilters
des Filterkondensators 236 eine Dekade unter die Wechselstrom-Rauschfrequenz
von 80 MHz gesetzt wird, was zu einer Eckfrequenz von 80/10 oder
8 MHz führt,
die Rauschamplitude auf ein Zehntel ihres Ursprungswerts reduziert.
Die resultierende Bandbreite ist jedoch für Ermittlungszeiten von 10
ns und 20 ns zu niedrig. Das Setzen der Eckfrequenz des Tiefpassfilters
des Filterkondensators 236 auf 40 MHz stellt eine Ansprechzeit
bereit, die die Ermittlungszeiten von 10 ns und 20 ns erfüllt, und schwächt die
Gleichtaktspannungsfluktuationen ab, um keine falschen Übergänge in den
und aus dem elektrischen Leerlauf zu erlauben.In one embodiment of the AMB communication link, when the cutoff frequency of the low pass filter of the filter capacitor becomes 236 is set below the AC noise frequency of 80 MHz for a decade, resulting in a corner frequency of 80/10 or 8 MHz, which reduces noise amplitude to one-tenth of its original value. However, the resulting bandwidth is too low for detection times of 10 ns and 20 ns. Setting the cutoff frequency of the low pass filter of the filter capacitor 236 at 40 MHz provides a response time that satisfies the detection times of 10 ns and 20 ns and attenuates the common-mode voltage fluctuations so as not to allow false transitions into and out of electrical no-load.
Die
Gleichtakt-Ermittlungsschaltung 202 weist auch ein Paar
von P-Channel Metal Oxide Semiconductor (PMOS) – Transistoren 242 und 244,
ein Paar von NMOS-Transistoren 246 und 248, eine IC-Konstantstromquelle 250,
eine Gleichtaktreferenzstromquelle 252 und einen programmierbaren Gleichtaktreferenzwiderstand 254 auf.
Eine Seite der Konstantstromquelle 250 ist bei 256 elektrisch
mit VDD gekoppelt, und die andere Seite der Konstantstromquelle 250 ist über den
Strompfad 258 elektrisch mit einer Seite des Drain-Source-Pfads
des PMOS-Transistors 242 und einer Seite des Drain-Source-Pfads
des PMOS-Transistors 244 gekoppelt. Die andere Seite des
Drain-Source-Pfads des PMOS-Transistors 242 ist bei 214 elektrisch
mit dem Gate und einer Seite des Drain-Source-Pfads des NMOS-Transistors 246 gekoppelt.
Die andere Seite des Drain-Source-Pfads des NMOS-Transistors 246 ist
bei 250 elektrisch mit einer Referenz, beispielsweise Ground,
gekoppelt. Die andere Seite des Drain-Source-Pfads des PMOS-Transistors 244 ist bei 212 elektrisch
mit dem Gate und einer Seite des Drain-Source-Pfads des NMOS-Transistors 248 gekoppelt.
Die andere Seite des Drain-Source-Pfads des NMOS-Transistors 248 ist
bei 262 elektrisch mit einer Referenz, beispielsweise Ground,
gekoppelt. Das Gate des PMOS-Transistors 242 ist über den Gleichtaktspannungspfad 238 elektrisch
mit dem ersten Mittelungswiderstand 232, dem zweiten Mittelungswiderstand 234 und
dem Filterkondensator 236 gekoppelt.The common mode detection circuit 202 also features a pair of P-Channel Metal Oxide Semiconductor (PMOS) transistors 242 and 244 , a pair of NMOS transistors 246 and 248 , an IC constant current source 250 , a common mode reference power source 252 and a programmable common mode reference resistor 254 on. One side of the constant current source 250 is at 256 electrically coupled to VDD, and the other side of the constant current source 250 is over the current path 258 electrically to one side of the drain-source path of the PMOS transistor 242 and one side of the drain-source path of the PMOS transistor 244 coupled. The other side of the drain-source path of the PMOS transistor 242 is at 214 electrically to the gate and one side of the drain-source path of the NMOS transistor 246 coupled. The other side of the drain-source path of the NMOS transistor 246 is at 250 electrically coupled to a reference, for example Ground. The other side of the drain-source path of the PMOS transistor 244 is at 212 electrically to the gate and one side of the drain-source path of the NMOS transistor 248 coupled. The other side of the drain-source path of the NMOS transistor 248 is at 262 electrically coupled to a reference, for example Ground. The gate of the PMOS transistor 242 is via the common mode voltage path 238 electrically with the first averaging resistor 232 , the second averaging resistor 234 and the filter capacitor 236 coupled.
Eine
Seite der Gleichtaktreferenzstromquelle 252 ist bei 256 elektrisch
an VDD gekoppelt. Die andere Seite der Gleichtaktreferenzstromquelle 252 ist über den
Referenzspannungspfad 230 elektrisch an das Gate des PMOS-Transistors 244 und
eine Seite des programmierbaren Widerstands 254 gekoppelt. Die
andere Seite des programmierbaren Widerstands 254 ist bei 264 elektrisch
mit einer Referenz, beispielsweise Ground, gekoppelt. Die Gleichtaktreferenzstromquelle 252 stellt
durch den programmierbaren Widerstand 254, der so programmiert
ist, dass er VCMR bei 230 bereitstellt, den Gleichtaktreferenzstrom
ICMR bereit. Bei einer Ausführungsform
ist VCMR im Wesentlichen gleich 85 mV.One side of the common mode reference power source 252 is at 256 electrically coupled to VDD. The other side of the common mode reference power source 252 is above the reference voltage path 230 electrically to the gate of the PMOS transistor 244 and one side of the programmable resistor 254 coupled. The other side of the programmable resistor 254 is at 264 electrically coupled to a reference, for example Ground. The common mode reference power source 252 poses by the programmable resistor 254 programmed to add VCMR 230 provides the common mode reference current ICMR. In one embodiment, VCMR is substantially equal to 85 mV.
Im
Betrieb empfängt
der erste Mittelungswiderstand 232 das differentielle Eingangssignal
RXP bei 102 und der zweite Mittelungswiderstand 234 empfängt das
differentielle Eingangssignal RXN bei 104, um die Durchschnitts-VCM
der differentiellen Eingangssignale RXP bei 102 und RXN
bei 104 für den
Filterkondensator 236 bereit zu stellen. Der Filterkondensator 236 filtert
das Wechselstrom-Spitzenspannungs-Rauschen der VCM heraus und schwächt es ab,
um VCMF bei 238 bereitzustellen.In operation, the first averaging resistor receives 232 the differential input signal RXP at 102 and the second averaging resistor 234 receives the differential input signal RXN 104 to provide the average VCM of the differential input signals RXP 102 and RXN at 104 for the filter capacitor 236 to provide. The filter capacitor 236 filters out the AC peak voltage noise of the VCM and attenuates it to VCMF 238 provide.
Wenn
VCMF bei 238 größer ist,
als VCMR bei 230, wird der PMOS-Transistor 242 nicht
mehr vorgespannt und der PMOS-Transistor 244 wird vorgespannt.
Wenn der PMOS-Transistors 244 nicht mehr vorgespannt ist,
wird VC– bei 214 auf
einen niedrigen Spannungspegel gezogen, der die Vorspannung von
dem Transistor 210 entfernt, um VINTR' bei 150 auf einem höheren Spannungspegel
zu halten. Wenn der PMOS-Transistors 244 vorgespannt ist,
wird VC+ bei 212 auf einen hohen Spannungspegel gezogen,
um den Transistor 206 vorzuspannen und VINT' bei 126 auf
einen niedrigeren Spannungspegel zu ziehen. Der Ausgangsverstärker 140 vergleicht
VINT' bei 126 mit
VINTR' bei 150 und stellt
bei 106 einen hohen Spannungspegel in VOUT bereit, um anzuzeigen,
dass die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 aktiv sind.If VCMF at 238 is greater than VCMR at 230 , becomes the PMOS transistor 242 no longer biased and the PMOS transistor 244 is preloaded. When the PMOS transistor 244 is no longer biased, becomes VC- 214 pulled to a low voltage level, which is the bias voltage from the transistor 210 removed to VINTR 'at 150 to keep at a higher voltage level. When the PMOS transistor 244 biased, VC + is added 212 pulled to a high voltage level to the transistor 206 to harness and VINT 'at 126 to pull to a lower voltage level. The output amplifier 140 compares VINT 'at 126 with VINTR 'at 150 and add 106 a high voltage level in VOUT ready to indicate that the differential input signals RXP at 102 and RXN at 104 are active.
Wenn
VCMF bei 238 kleiner ist, als VCMR bei 230, wird
der PMOS-Transistor 242 vorgespannt und der PMOS-Transistor 244 nicht
mehr vorgespannt. Wenn der PMOS-Transistor 242 vorgespannt ist,
wird VC– bei 214 auf
einen hohen Spannungspegel gezogen, der den Transistor 210 vorspannt,
um VINTR' bei 150 auf
einen niedrigeren Spannungspegel zu ziehen. Wenn der PMOS-Transistor 244 nicht mehr
vorgespannt ist, wird VC+ bei 212 auf einen niedrigen Spannungspegel
gezogen, um den Transistor 206 nicht mehr vorzuspannen
und VINT' bei 126 auf
einem hohen Spannungspegel zu halten. Der Ausgangsverstärker 140 vergleicht
VINT' bei 126 mit VINTR' bei 150 und
stellt bei 106 einen niedrigen Spannungspegel in VOUT bereit,
um anzuzeigen, dass die differentiellen Eingangssignale RXP bei 102 und
RXN bei 104 in elektrischem Leerlauf sind.If VCMF at 238 is less than VCMR at 230 , becomes the PMOS transistor 242 biased and the PMOS transistor 244 no longer biased. When the PMOS transistor 242 is biased, becomes VC- 214 pulled to a high voltage level, the transistor 210 biased to VINTR 'at 150 to pull to a lower voltage level. When the PMOS transistor 244 is no longer biased, VC + is added 212 pulled to a low voltage level to the transistor 206 no longer bias and VINT 'at 126 to maintain a high voltage level. The output amplifier 140 compares VINT 'at 126 with VINTR 'at 150 and add 106 a low voltage level in VOUT ready to indicate that the differential input signals RXP at 102 and RXN at 104 are in electrical idling.
Wenn
VCMF im Wesentlichen gleich VCMR ist, sind die Transistoren 242 und 244 gleich
vorgespannt, um die Hälfte
des Stroms IC zu senken. Die Gleichtakt-Ermitt lungsschaltung 202 setzt
das positive Gleichtaktspannungssignal VC+ und das negative Gleichtaktspannungssignal
VC– auf
im Wesentlichen denselben Spannungspegel, was jeden der Transistoren 206 und 210 vorspannt,
um Strom IB von jeder der ersten und zweiten Stromquellen 204 und 208 zu leiten,
und nimmt die Gleichtakt-Ermittlungsschaltung 202 und die
Transistoren 206 und 210 im Wesentlichen aus dem
Betrieb der Schaltung zur Ermittlung elektrischen Leerlaufs 200 heraus.
Bei einer Ausführungsform
wird der Strom IB so eingestellt, dass er im Wesentlichen die Hälfte des
Stroms IC ist.When VCMF is substantially equal to VCMR, the transistors are 242 and 244 biased equal to lower half of the current IC. The common mode detection circuit 202 The positive common mode voltage signal VC + and the negative common mode voltage signal VC- set the substantially same voltage level to each of the transistors 206 and 210 biased to current IB from each of the first and second current sources 204 and 208 to conduct, and takes the common mode detection circuit 202 and the transistors 206 and 210 essentially from the operation of the electrical idling detection circuit 200 out. In one embodiment, the current IB is set to be substantially half of the current IC.
8 ist
ein Diagramm, das Signalwellenformen während des Betriebs der Schaltung
zur Ermittlung elektrischen Leerlaufs 200 zeigt. Bei 300 sind das
positive differentielle Eingangssignal RXP bei 302 und
das negative differentielle Eingangssignal RXN bei 304 bei 308 im
elektrischen Leerlauf, bei 310 aktiv, und bei 312 wieder
zurück
im elektrischen Leerlauf. Im elektrischen Leerlauf bei 308 und 312 ist die
differentielle Spannung zwischen dem positiven differentiellen Eingangssignal
RXP bei 302 und dem negativen differentiellen Eingangssignal
RXN bei 304 im Wesentlichen Null, wo das positive differentielle Eingangssignal
RXP bei 302 und das negative differentielle Eingangssignal
RNX bei 304 Gleichtaktmodulation nahe Ground aufweisen.
Im aktiven Modus bei 310 weisen das positive differentielle
Eingangssignal RXP bei 302 und das negative differentielle
Eingangssignal RXN bei 304 Spitzenspannungsschwankungen
von ca. 200 mV auf. Auch ist die Gleichtaktreferenzspannung VCMR
bei 306 im Wesentlichen konstant bei 85 mV. 8th FIG. 12 is a diagram illustrating signal waveforms during operation of the electrical idling detection circuit. FIG 200 shows. at 300 are the positive differential input signal RXP at 302 and the negative differential input signal RXN 304 at 308 in electrical idling, at 310 active, and at 312 back again in electrical idling. In electric idling at 308 and 312 is the differential voltage between the positive differential input signal RXP at 302 and the negative differential input signal RXN 304 essentially zero, where the positive differential input signal RXP at 302 and the negative differential input signal RNX 304 Have common mode modulation near ground. In active mode at 310 assign the positive differential input signal RXP 302 and the negative differential input signal RXN 304 Peak voltage fluctuations of about 200 mV. Also, the common mode reference voltage VCMR is included 306 essentially constant at 85 mV.
Bei 314 geben
die differentiellen Ausgangssignale VD+ bei 316 und VD– bei 318 bei 322 den elektrischen
Leerlauf, bei 324 den aktiven Modus und bei 326 den
elektrischen Leerlauf an. Im elektrischen Leerlauf bei 322 und 326 werden
die differentiellen Ausgangssignale VD+ bei 316 und VD– bei 318 bei 320 über die
Gleichtakt-Rückkopplungsschaltung 110 und
das Vorspannungssignal VBIAS auf der NMOS Schwellspannung VTH gehalten.
Der Empfangsverstärker 116 empfängt das
Vorspannungssignal VBIAS und die differentiellen Eingangssignale RXP
bei 302 und RXN bei 304 und stellt jedes der differentiellen
Ausgangssignale VD+ bei 316 und VD– bei 318 bei 320 mit
einer Gleichtaktspannung von im Wesentlichen der Schwellspannung
VTH bereit. Im aktiven Modus bei 324 weisen die differentiellen
Ausgangssignale VD+ bei 316 und VD– bei 318 Spitzenspannungsschwankungen
von ca. 240 mV auf. Die Schwellspannung VTH bei 320 ist
im Wesentlichen konstant bei ca. 340 mV.at 314 input the differential output signals VD + 316 and VD- at 318 at 322 the electric idling, at 324 the active mode and at 326 the electric idling. In electric idling at 322 and 326 become the differential output signals VD + at 316 and VD- at 318 at 320 via the common mode feedback circuit 110 and the bias signal VBIAS is held at the NMOS threshold voltage VTH. The receiver amplifier 116 receives the bias signal VBIAS and the differential input signals RXP 302 and RXN at 304 and assists each of the differential output signals VD + 316 and VD- at 318 at 320 with a common mode voltage substantially equal to the threshold voltage VTH. In active mode at 324 have the differential output signals VD + at 316 and VD- at 318 Peak voltage fluctuations of about 240 mV. The threshold voltage VTH at 320 is essentially constant at about 340 mV.
Bei 328 empfängt die
Gleichtakt-Ermittlungsschaltung 202 das positive differentielle
Eingangssignal RXP bei 302 und das negative differentielle
Eingangssignal RXN bei 304 und stellt bei 330 die
gemittelte Gleichtaktspannung VCM und bei 332 die gefilterte Gleichtaktspannung
VCMF bereit. Die VCM bei 330 und die VCMF bei 332 sind
während
des elektrischen Leerlaufs bei 334 niedriger, wachsen im
aktiven Modus bei 336 an und fallen im elektrischen Leerlauf
bei 338 ab. Im aktiven Modus bei 336 weist die
VCM bei 320 Hochfrequenzrauschen von den differentiellen
Eingangssignalen RXP bei 302 und RXN bei 304 auf.
Dieses Hochfrequenzrauschen wird bei 332 aus der VCMF herausgefiltert.at 328 receives the common mode detection circuit 202 the positive differential input signal RXP at 302 and the negative differential input signal RXN 304 and add 330 the averaged common mode voltage VCM and at 332 the filtered common mode voltage VCMF ready. The VCM at 330 and the VCMF at 332 are included during electrical idling 334 lower, grow in active mode 336 on and fall in electric idling 338 from. In active mode at 336 assigns the VCM 320 High frequency noise from the differential input signals RXP at 302 and RXN at 304 on. This high frequency noise is at 332 filtered out of the VCMF.
Bei 340 werden
der Strom IC+ bei 342 durch den positiven Gleichtaktspannungstransistor 206 und der
Strom IC– bei 344 durch
den negativen Gleichtaktspannungstransistor 210 über die
Gleichtakt-Ermittlungsschaltung 202 gesteuert. Im elektrischen Leer
lauf ist IC+ bei 342 kleiner, als IC- bei 344,
und der Ausgangsverstärker 140 stellt
VOUT bei 106 mit einem niedrigen Spannungspegel bereit.
Im aktiven Modus wächst
VCMF bei 332 auf eine höhere
Spannung als die 85 mV von VCMR bei 306 an, und bei 346 wird
IC+ bei 342 größer, als
IC– bei 344.
Der Ausgangsverstärker 140 stellt
VOUT bei 106 mit einem hohen Spannungspegel bereit. Bei 348 wird
im elektrischen Leerlauf IC+ bei 342 kleiner, als IC– bei 344 und
der Ausgangsverstärker 140 stellt
VOUT bei 106 mit einem niedrigen Spannungspegel bereit.at 340 become the current IC + at 342 through the positive common mode voltage transistor 206 and the current IC at 344 through the negative common mode voltage transistor 210 via the common mode detection circuit 202 controlled. In electrical idle IC + is at 342 smaller, than IC at 344 , and the output amplifier 140 adjusts VOUT 106 ready with a low voltage level. In active mode VCMF grows at 332 to a higher voltage than the 85 mV of VCMR 306 at, and at 346 becomes IC + at 342 greater than IC at 344 , The output amplifier 140 adjusts VOUT 106 ready with a high voltage level. at 348 becomes in electrical idle IC + at 342 smaller, than IC at 344 and the output amplifier 140 adjusts VOUT 106 ready with a low voltage level.
Bei 350 ist
VINT' bei 352 auf
einem hohen Spannungspegel und VINTR' bei 354 auf einem niedrigem
Spannungspegel im elektrischen Leerlauf, und der Ausgangsverstärker 140 stellt
VOUT bei 356 mit einem niedrigen Spannungspegel bereit.
Wenn im aktiven Modus IC+ bei 342 wächst und IC– bei 344 fällt, fällt VINT' bei 352 und
steigt VINTR' bei 354,
so dass sie sich bei 358 kreuzen. Der Ausgangsverstärker 140 stellt
VOUT bei 356 mit einem hohen Spannungspegel bei 360 bereit.
Wenn im elektrischen Leerlauf IC+ bei 342 fällt und
IC– bei 344 wächst, wächst VINT' bei 352 und
fällt VINTR' bei 354,
so dass sie sich bei 362 kreuzen. Der Ausgangsverstärker 140 stellt
VOUT bei 356 mit einem niedrigen Spannungspegel bei 364 bereit.at 350 is VINT 'at 352 at a high voltage level and VINTR 'at 354 at a low voltage level in electrical no-load, and the output amplifier 140 adjusts VOUT 356 ready with a low voltage level. When in active mode IC + at 342 growing and IC- 344 falls, falls VINT ' 352 and increases VINTR ' 354 so they join 358 cross. The output amplifier 140 adjusts VOUT 356 with a high voltage level 360 ready. When in electrical idle IC + at 342 Falls and IC 344 growing, VINT 'grows 352 and drops VINTR ' 354 so they join 362 cross. The output amplifier 140 adjusts VOUT 356 with a low voltage level 364 ready.
9 ist
ein Diagramm, das Signalwellenformen in einer Montecarlo Analyse
der Gleichtakt-Ermittlungsschaltung 202 zeigt. Der Ausgangsverstärker 140 stellt
VOUT bei 400 im Ansprechen auf die differentiellen Eingangssignale
RXP und RXN bei 402 bereit. Im aktiven Modus bei 404 und 406 stellen die
differentiellen Eingangssignale RXP und RXN bei 402 differentielle
Datenbitsignale mit Hochfrequenzrate bereit. Die Hochfrequenz-Datenbitsignale
bewegen sich auf einer Niedrigfrequenzschwankung in der Gleichtaktspannung
der differentiellen Eingangssignale RXP und RXN bei 402.
Im elektrischen Leerlauf bei 408 ist die Differenz zwischen
den differentiellen Eingangssignalen RXP und RXN bei 402 im
Wesentlichen Null und die Gleichtaktspannung fällt auf eine niedrigere durchschnittliche
Gleichtaktspannung ab. 9 Fig. 10 is a diagram showing signal waveforms in a Monte Carlo analysis of the common mode detecting circuit 202 shows. The output amplifier 140 adjusts VOUT 400 in response to the differential input signals RXP and RXN at 402 ready. In active mode at 404 and 406 assists the differential input signals RXP and RXN 402 high frequency rate differential data bit signals ready. The high frequency data bit signals contribute to a low frequency fluctuation in the common mode voltage of the differential input signals RXP and RXN 402 , In electric idling at 408 is the difference between the differential input signals RXP and RXN at 402 substantially zero and the common mode voltage drops to a lower average common mode voltage.
Bei 410 ist
VOUT bei 400 auf einem hohen Spannungspegel um anzuzeigen,
dass die differentiellen Eingangssignale RXP und RXN bei 402 bei 404 aktiv
sind. Bei 412 gehen die differentiellen Eingangssignale
RXP und RXN bei 402 in den elektrischen Leerlauf über, und
bei 414 geht VOUT bei 400 in einen niedrigen Spannungspegel über um anzuzeigen,
dass die differentiellen Eingangssignale RXP und RXN bei 402 bei 408 im
elektrischen Leerlauf sind. Bei 416 bleibt VOUT bei 400 auf
einem niedrigen Spannungspegel um anzuzeigen, dass die differentiellen
Eingangssignale RXP und RXN bei 402 bei 408 im
elektrischen Leerlauf sind. Bei 418 gehen die differentiellen
Eingangssignale RXP und RXN bei 402 in den aktiven Modus über und
bei 420 geht VOUT bei 400 in einen hohen Spannungspegel über um anzuzeigen,
dass die differentiellen Eingangssignale RXP und RXN bei 402 bei 406 aktiv
sind. Bei 422 bleibt VOUT bei 400 auf einem hohen
Spannungspegel um anzuzeigen, dass die differentiellen Eingangssignale
RXP und RXN bei 402 bei 406 aktiv sind.at 410 VOUT is on 400 at a high voltage level to indicate that the differential input signals RXP and RXN are at 402 at 404 are active. at 412 The differential input signals RXP and RXN are included 402 in the electri idling over, and at 414 Join VOUT 400 to indicate that the differential input signals RXP and RXN are at a low voltage level 402 at 408 are in electrical idling. at 416 VOUT stays on 400 at a low voltage level to indicate that the differential input signals RXP and RXN are at 402 at 408 are in electrical idling. at 418 The differential input signals RXP and RXN are included 402 into active mode over and under 420 Join VOUT 400 to indicate that the differential input signals RXP and RXN are at a high voltage level 402 at 406 are active. at 422 VOUT stays on 400 at a high voltage level to indicate that the differential input signals RXP and RXN are at 402 at 406 are active.
Die
Ermittlungszeit zwischen dem Übergang vom
aktiven Modus in den elektrischen Leerlauf bei 412 und
der Anzeige des elektrischen Leerlaufs bei 414 beträgt weniger
als 15 ns. Die Ermittlungszeit zwischen dem Übergang vom elektrischen Leerlauf in
den aktiven Modus bei 418 und der Anzeige des aktiven Modus 420 beträgt weniger
als 7 ns. Diese Ermittlungszeiten liegen innerhalb Ermittlungszeiten von
20 ns für
das Eintreten in den elektrischen Leerlauf und 10 ns für das Eintreten
in den aktiven Modus der AMB Kommunikationslinkspezifizierung von 2.The detection time between the transition from the active mode to the electrical idle at 412 and the display of the electrical idling at 414 is less than 15 ns. The detection time between the transition from electrical idle to active mode 418 and the display of the active mode 420 is less than 7 ns. These detection times are within 20 ns for entering electrical idle and 10 ns for entering the active mode of the AMB communications link specification of 2 ,
Die
Schaltungen zur Ermittlung elektrischen Leerlaufs 100 und 200 sind
so konfiguriert, dass sie differentielle Eingangssignale empfangen
und ein gleichgerichtetes Ausgangssignal basierend auf den differentiellen
Eingangssignalen bereitstellen. Wenn die differentiellen Eingangssignale
aktiv sind, ändert das
gleichgerichtete Ausgangssignal die interne Spannung, um ein Ausgangssignal
bereitzustellen, das angibt, dass sie differentiellen Eingangssignale aktiv
sind. Wenn die differentiellen Eingangssignale im elektrischen Leerlauf
sind, ist das gleichgerichtete Ausgangssignal inaktiv und die interne
Spannung bleibt unverändert,
um ein Ausgangssignal bereitzustellen, das angibt, dass die differentiellen
Eingangssignale im elektrischen Leerlauf sind.The circuits for determining electrical idling 100 and 200 are configured to receive differential input signals and to provide a rectified output signal based on the differential input signals. When the differential input signals are active, the rectified output signal changes the internal voltage to provide an output signal indicating that they are active on differential input signals. When the differential input signals are in electrical idle, the rectified output signal is inactive and the internal voltage remains unchanged to provide an output signal indicating that the differential input signals are in electrical idle.
Ebenso
sind die Schaltungen zur Ermittlung elektrischen Leerlaufs 28 und 200 so
konfiguriert, dass sie differentielle Eingangssignale empfangen und
das Gleichtaktspan nungs-Rauschen in den differentiellen Eingangssignalen
reduzieren, um eine gefilterte Gleichtaktspannung bereit zu stellen.
Eine Gleichtakt-Ermittlungsschaltung stellt Ausgangssignale basierend
auf der gefilterten Gleichtaktspannung bereit um anzugeben, ob die
differentiellen Eingangssignale aktiv oder im elektrischen Leerlauf sind.Likewise, the circuits for determining electrical idling 28 and 200 configured to receive differential input signals and reduce the common mode voltage noise in the differential input signals to provide a filtered common mode voltage. A common mode detection circuit provides output signals based on the filtered common mode voltage to indicate whether the differential input signals are active or in electrical idle.
