DE102006049310B4

DE102006049310B4 - Digital data buffer

Info

Publication number: DE102006049310B4
Application number: DE200610049310
Authority: DE
Inventors: Jörn Naujokat
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2006-10-19
Filing date: 2006-10-19
Publication date: 2011-04-21
Anticipated expiration: 2026-10-20
Also published as: DE102006049310A1

Abstract

Digitaler Datenpuffer mit zumindest einem Datenpfad mit einem Dateneingang für den Empfang eines digitalen Dateneingangssignals (Dn), einem Takteingang für den Empfang eines Taktsignals (CLK) und einem Datenausgang, der ein digitales Datenausgangssignal (Qn) zum Anlegen an eine Daten-Bestimmungskomponente bereitstellt, wobei der Puffer ferner einen Taktausgang zur Bereitstellung eines Ausgangstaktsignals (QCLK) für die Daten-Bestimmungskomponente und einen Phasenregelkreis (PLL) mit einem Takteingang, einem Rückkopplungseingang, einem Rückkopplungsausgang und einer Mehrzahl von Taktausgängen umfasst;
bei dem
– der Datenpfad ein erstes Datenregister (FF1) mit einem Dateneingang, einem Takteingang und einem Datenausgang aufweist,
– der Datenpfad ein zweites Datenregister (FF2) mit einem Dateneingang, einem Takteingang und einem Datenausgang aufweist,
– der Dateneingang des Puffers mit dem Dateneingang des ersten Datenregisters (FF1) verbunden ist,
– der Datenausgang des ersten Datenregisters (FF1) mit dem Dateneingang des zweiten Datenregisters (FF2) verbunden ist,
– der Datenausgang des Puffers mit dem Datenausgang des zweiten Datenregisters...A digital data buffer having at least one data path having a data input for receiving a digital data input signal (Dn), a clock input for receiving a clock signal (CLK), and a data output providing a digital data output signal (Qn) for application to a data determining component the buffer further comprises a clock output for providing an output clock signal (QCLK) to the data determining component and a phase locked loop (PLL) having a clock input, a feedback input, a feedback output, and a plurality of clock outputs;
in which
The data path has a first data register (FF1) with a data input, a clock input and a data output,
The data path has a second data register (FF2) with a data input, a clock input and a data output,
The data input of the buffer is connected to the data input of the first data register (FF1),
The data output of the first data register (FF1) is connected to the data input of the second data register (FF2),
The data output of the buffer with the data output of the second data register ...

Description

Die vorliegende Erfindung betrifft einen digitalen Datenpuffer mit einem Datenpfad oder einer Mehrzahl von parallelen Datenpfaden, die jeweils einen Dateneingang für den Empfang eines digitalen Dateneingangssignals, einen Takteingang für den Empfang eines Takteingangssignals und einen Datenausgang, der ein digitales Datenausgangssignal zum Anlegen an eine Daten-Bestimmungskomponente bereitstellt, aufweisen. Während es sich bei der Daten-Bestimmungskomponente um jedes beliebige Bauelement handeln könnte, das eine digitale Dateneingabe mit einem zugehörigen Taktsignal, dessen Aufbau/Halte-Zeitverhalten (setup/hold timing relationship) optimiert und das im Wesentlichen frei von Phasenjitter ist, benötigt, stellt dessen Verwendung in einem Speichersystem, das mit Taktfrequenzen bis zu 800 MHz oder höher arbeitet, eine bevorzugte Anwendung dar.The present invention relates to a digital data buffer having a data path or a plurality of parallel data paths, each having a data input for receiving a digital data input signal, a clock input for receiving a clock input signal and a data output comprising a digital data output signal for application to a data determining component provides. While the data determining component could be any device that requires digital data input with an associated clock signal whose setup / hold timing relationship is optimized and that is substantially free of phase jitter its use in a memory system operating at clock frequencies up to 800 MHz or higher is a preferred application.

Speichersysteme vom Typ PC2100 und PC1600 DDR SDRAM Registered DIMM sind aus der Design Specification, Revision 1,3, January 2002, Jedec Standard No. 21C, Seiten 1, 10, 17, 38–43, 46 bekannt (http://www.jedec.org/download/search/4 20 04R13.PDF). Ein digitaler Datenpuffer für ein registered DIMM empfängt die Adress- und Kontrollsignale von einem Speichercontroller und leitet sie parallel an die RAM-Bausteine weiter. Für die Taktaufbereitung wird eine PLL mit einer externen Rückkopplungsschleife verwendet. Über die Taktsteuerung der Adress- und Kontrollsignale in dem digitalen Datenpuffer gibt die Schrift keine Hinweise.Type PC2100 and PC1600 memory systems DDR SDRAM Registered DIMMs are from the Design Specification, Revision 1.3, January 2002, Jedec Standard no. 21C, pages 1, 10, 17, 38-43, 46 (http://www.jedec.org/download/search/4 20 04R13.PDF). A digital data buffer for a registered DIMM receives the address and control signals from a memory controller and forwards them in parallel to the RAM modules. For clock conditioning, a PLL with an external feedback loop is used. About the clock control of the address and control signals in the digital data buffer, the font gives no indication.

Aus US 2003/0 031 060 A1 ist ein zweistufiger registeref Buffer mit kaskadierten Flip-Flops bekannt. Aus einem externen Taktsignal wird ein internes Taktsignal abgeleitet, mit dem das zweite Flip-Flop angesteuert wird. Damit wird die Taktlage des Ausgangssignals relativ zu dem externen Taktsignal eingestellt, das direkt an den Speicherbausteinen anliegt.Out US 2003/0 031 060 A1 is a two-stage register buffer with cascaded flip-flops known. From an external clock signal, an internal clock signal is derived, with which the second flip-flop is driven. Thus, the timing of the output signal is adjusted relative to the external clock signal, which is applied directly to the memory devices.

Ferner ist aus US 6,810,486 B2 eine Technik zur Taktbereinigung in einem Speichersystem bekannt, bei dem ein Speicher-Protokollumsetzer (Memory Protocol Translator) einem SDRAM vorgelagert ist. Auch hier werden die Daten in kaskadierten Flip-Flops gepuffert und die benötigten Taktsignale mit PLLs aufbereitet mit dem Ziel einer Anpassung der maximalen und minimalen Verzögerungszeiten sowie des geeigneten Aufbau/Halte-Zeitverhaltens.Furthermore, it is off US 6,810,486 B2 a technique for clock cleansing in a memory system is known in which a memory protocol translator (Memory Protocol Translator) is upstream of an SDRAM. Again, the data is buffered in cascaded flip-flops and the required clock signals with PLLs prepared with the aim of adjusting the maximum and minimum delay times and the appropriate build / hold time response.

Aufgabe der Erfindung ist die Schaffung eines digitalen Datenpuffer, der auch bei Taktfrequenzen bis zu 800 MHz und darüber ein optimales Setup/Holding Timing (Aufbau/Halte-Zeitverhalten) ermöglicht.The object of the invention is to provide a digital data buffer which allows optimal setup / holding timing even at clock frequencies of up to 800 MHz and above.

Die vorliegende Erfindung stellt einen wie in den beigefügten Ansprüchen definierten Datenpuffer und ein damit ausgestattetes Speichersystem bereit.The present invention provides a data buffer as defined in the appended claims and a memory system equipped therewith.

Die neue Architektur und die Vorteile des erfindungsgemäßen digitalen Datenpuffers ergeben sich aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:The new architecture and advantages of the digital data buffer according to the invention will become apparent from the following detailed description of preferred embodiments with reference to the accompanying drawings. Show it:

1 ein schematisches Blockdiagramm eines registrierten, digitalen Datenpuffers gemäß einer ersten Ausführungsform; 1 a schematic block diagram of a registered, digital data buffer according to a first embodiment;

2 ein schematisches Blockdiagramm eines Speichersystems, in dem der Datenpuffer verwendet werden kann; 2 a schematic block diagram of a memory system in which the data buffer can be used;

3 ein Signaldiagramm, das den Betrieb des Datenpuffers in einem ersten Szenario darstellt; 3 a signal diagram illustrating the operation of the data buffer in a first scenario;

4 ein Signaldiagramm, das den Betrieb des Datenpuffers in einem zweiten Szenario darstellt; und 4 a signal diagram illustrating the operation of the data buffer in a second scenario; and

5 ein schematisches Blockdiagramm eines registrierten, digitalen Datenpuffers gemäß einer zweiten Ausführungsform. 5 a schematic block diagram of a registered, digital data buffer according to a second embodiment.

Unter Bezugnahme auf 1 ist ein digitaler Datenpuffer mit einer Anzahl von n parallelen 1-Bit-Datenpfaden gezeigt, die jeweils aus einer Dateneingangsstufe, einem durch ein Flipflop FF1 gebildeten, ersten Datenregister, einem durch ein Flipflop FF2 gebildeten, zweiten Datenregister und einer Datenausgangsstufe bestehen. Es werden Datensignale D1 bis Dn an die entsprechenden Eingangsstufen angelegt, und die Ausgangssignale ID1 bis IDn der Eingangsstufen werden an den D-Eingang des entsprechenden ersten Datenregisters FF1 angelegt. Die Ausgangssignale FD1 bis FDn des ersten Datenregisters FF1 werden an die D-Eingänge der entsprechenden zweiten Datenregister FF2 angelegt, und die Ausgänge des zweiten Datenregisters FF2 stellen die externen Ausgabedaten Q1 bis Qn durch eine entsprechende Ausgangsstufe bereit.With reference to 1 there is shown a digital data buffer having a number of n parallel 1-bit data paths each consisting of a data input stage, a first data register formed by a flip-flop FF1, a second data register formed by a flip-flop FF2, and a data output stage. Data signals D1 to Dn are applied to the corresponding input stages, and the output signals ID1 to IDn of the input stages are applied to the D input of the corresponding first data register FF1. The output signals FD1 to FDn of the first data register FF1 are applied to the D inputs of the corresponding second data registers FF2, and the outputs of the second data register FF2 provide the external output data Q1 to Qn through a corresponding output stage.

In der bevorzugten Ausführungsform wandeln die Dateneingangsstufen ein differenzielles Eingangssignal in ein unsymmetrisches Ausgangssignal um, und die Datenausgangsstufen wandeln ein unsymmetrisches Eingangssignal in ein differenzielles Ausgangssignal um.In the preferred embodiment, the data input stages convert a differential input signal to a single-ended output signal, and the data output stages convert an unbalanced input signal to a differential output signal.

Die ersten Datenregister FF1 werden jeweils parallel durch ein internes Eingangstaktsignal ICLK getaktet, das durch eine Takteingangsstufe von einem externen Eingangstaktsignal CLK erhalten wird.The first data registers FF1 are respectively clocked in parallel by an internal input clock signal ICLK obtained by a clock input stage from an external input clock signal CLK.

Die zweiten Datenregister FF2 werden jeweils parallel durch ein internes Ausgangstaktsignal PDCLK getaktet, das von einem Phasenregelkreis PLL bereitgestellt wird. The second data registers FF2 are respectively clocked in parallel by an internal output clock signal PDCLK provided by a phase locked loop PLL.

Der Phasenregelkreis PLL hat einen Signaleingang, an den das interne Takteingangssignal ICLK angelegt wird. Der Phasenregelkreis PLL hat ferner einen internen Rückkopplungsausgang, der ein internes Rückkopplungsausgangssignal PFBCLK bereitstellt, und einen internen Rückkopplungseingang, der ein internes Rückkopplungseingangssignal IFBIN empfängt. Das interne Rückkopplungsausgangssignal PFBCLK wird durch ein Zeitverzögerungselement, eine Ausgangsstufe, eine externe Rückkopplungsleitung, die ein externes Rückkopplungseingangssignal FBIN bereitstellt, und eine Rückkopplungseingangsstufe an den internen Rückkopplungseingang rückgekoppelt.The phase locked loop PLL has a signal input to which the internal clock input signal ICLK is applied. The phase locked loop PLL further has an internal feedback output providing an internal feedback output signal PFBCLK and an internal feedback input receiving an internal feedback input signal IFBIN. The internal feedback output signal PFBCLK is fed back to the internal feedback input through a time delay element, an output stage, an external feedback line providing an external feedback input signal FBIN, and a feedback input stage.

In diesem Zusammenhang bedeutet ”intern” in Bezug auf Schaltkreise, die als integrierte Schaltung implementiert sind, auf dem Chip, und ”extern” bedeutet außerhalb der integrierten Schaltung wie zum Beispiel auf einer Platine.In this context, "internally" means circuits implemented as an integrated circuit on the chip, and "external" means outside the integrated circuit, such as on a circuit board.

In der Grundausführungsform stellt der Phasenregelkreis PLL das interne Taktausgangssignal PDCLK mit einer Phasenverschiebung X in Bezug auf das interne Rückkopplungsausgangssignal PFBCLK bereit. Der Betrag der Phasenverschiebung X ist ein Bruchteil der Periode des Eingangstaktsignals CLK und kann negativ, positiv oder Null sein, wie später erörtert wird. in dieser Grundausführungsform stellt der Phasenregelkreis PLL ferner ein internes Taktausgangssignal PQCLK bereit, dessen Phase in Bezug auf das Taktausgangssignal PDCLK um 180° verschoben ist und das an ein Zeitverzögerungselement angelegt wird, auf das eine Taktausgangsstufe folgt, die ein externes Ausgangstaktsignal QCLK bereitstellt. Der Betrag der Phasenverschiebung X wird durch Anlegen eines digitalen Steuerworts an den PLL eingestellt.In the basic embodiment, the phase locked loop PLL provides the internal clock output PDCLK with a phase shift X with respect to the internal feedback output PFBCLK. The amount of phase shift X is a fraction of the period of the input clock signal CLK and may be negative, positive or zero, as discussed later. In this basic embodiment, the PLL also provides an internal clock output signal PQCLK whose phase is shifted 180 ° with respect to the clock output signal PDCLK and which is applied to a time delay element followed by a clock output stage providing an external output clock signal QCLK. The amount of phase shift X is set by applying a digital control word to the PLL.

Es ist beabsichtigt, die externen Ausgabedaten Q1 bis Qn gemeinsam mit dem externen Ausgangstaktsignal QCLK einer Bestimmungskomponente oder einem Zielbauelement bereitzustellen. 2 zeigt als eine bevorzugte Anwendung ein RAM-Speichersystem mit einem Speichercontroller und einem DIMM-Modul, das einen der erfindungsgemäßen Datenpuffer, der ”Registrierter Puffer” genannt wird, und eine Mehrzahl von gleichartigen Speicherbausteinen SDRAM1, SDRAM2 ... beinhaltet, mit der offensichtlichen Option, dem Speichersystem weitere gleichartige DIMM-Module hinzuzufügen. Obwohl lediglich ein Datenpfad mit dem Eingangssignal Dn und dem Ausgangssignal Qn gezeigt ist, sollte es klar sein, dass die Signale n Bit breit sind.It is intended to provide the external output data Q1 to Qn together with the external output clock signal QCLK to a destination component or a target device. 2 shows as a preferred application a RAM memory system including a memory controller and a DIMM module including one of the data buffers of the present invention called a "registered buffer" and a plurality of similar memory devices SDRAM1, SDRAM2 ..., with the obvious option to add more similar DIMMs to the storage system. Although only one data path is shown with the input signal Dn and the output signal Qn, it should be understood that the signals are n bits wide.

Es werden nun die Vorteile des erfindungsgemäßen Datenpuffers ausführlicher unter Bezug auf die 3 und 4 erläutert, wobei sich erstere auf ein Szenario mit X = 0° und letztere mit X = –45° bezieht. Der Klarheit halber ist in diesen Figuren lediglich eine Polarität der differenziellen Signale gezeigt.The advantages of the data buffer according to the invention will now be described in more detail with reference to FIGS 3 and 4 the former refers to a scenario with X = 0 ° and the latter with X = -45 °. For the sake of clarity, only one polarity of the differential signals is shown in these figures.

Wie ersichtlich werden wird, ist die Erfindung eine Schaltung, bei der es sich um einen registrierten Puffer mit einem PLL-Takttreiber handelt, der eine temperaturstabile, äußerst niedrige Phasenschwankung zwischen dem Ausgangstakt und dem Eingangstakt aufweist. Die Schaltung besteht aus Eingangsstufen, Ausgangsstufen, Datenregistern (Flipflops), einem Phasenregelkreis (PLL), Zeitverzögerungskreisen zur Anpassung der Laufzeitverzögerung des Registerflipflops FF2 und einer externen Rückkopplungsschleife für das PLL-Rückkopplungssignal. Der PLL erhält den Eingangstakt CLK als Referenztakt und den FBIN-Takt als PLL-Rückkopplungstakt. Er stellt drei differenzielle Ausgangssignale PDCLK, PQCLK und PFBCLK bereit, die dieselbe Ausgangsfrequenz aber unterschiedliche Phasenbeziehungen zueinander haben.As will be seen, the invention is a circuit which is a registered buffer with a PLL clock driver having a temperature stable, extremely low phase jitter between the output clock and the input clock. The circuit consists of input stages, output stages, data registers (flip-flops), a phase locked loop (PLL), time delay circuits for adjusting the propagation delay of the register flip-flop FF2 and an external feedback loop for the PLL feedback signal. The PLL receives the input clock CLK as a reference clock and the FBIN clock as a PLL feedback clock. It provides three differential output signals PDCLK, PQCLK and PFBCLK which have the same output frequency but different phase relationships.

Die Frequenz der PLL-Ausgangstaktsignale PDCLK, PQCLK und PFBCLK ist gleich der Frequenz des Eingangstaktsignals CLK. Das PDCLK-Signal hat eine Phasenbeziehung/-verschiebung von X Grad in Bezug auf das PFBCLK-Signal, und das PQCLK-Signal hat eine Phasenbeziehung/-verschiebung von (X + 180) Grad in Bezug auf PFBCLK. Hier bezieht sich der Gradwert auf die Ausgangstaktperiode. 360 Grad würde eine komplette Taktperiode T_clk bedeuten.The frequency of the PLL output clock signals PDCLK, PQCLK and PFBCLK is equal to the frequency of the input clock signal CLK. The PDCLK signal has a phase relation / shift of X degrees with respect to the PFBCLK signal, and the PQCLK signal has a phase relation / shift of (X + 180) degrees with respect to PFBCLK. Here, the degree value refers to the output clock period. 360 degrees would mean a complete clock period T _clk .

Eine Taktperiode T_clk bezieht sich auf eine Taktfrequenz F_clk.One clock period T _clk refers to a clock frequency F _clk .

Der Wert X kann als Wert für die Phasenverschiebung gewählt werden, indem ein digitales Steuerwort/-signal an den PLL-Block angelegt wird. Dieses digitale Steuerwort kann von der Bauelement-internen Steuerlogik oder von außerhalb des Bauelements stammen. Während das Eingangssignal immer mit einer festen, bekannten Frequenz F_clk umschaltet, kann das Eingangsdatensignal Dn als ”zufälliges” Muster von hohen und niedrigen Impulsen, die logische Einsen und Nullen darstellen, angesehen werden. Wenn das Eingangsdatensignal Dn immer von hoch auf niedrig und zurück umschalten würde, dann betrüge die maximale Umschaltrate/-frequenz F_data die Hälfte der Eingangstaktfrequenz F_clk, oder anders ausgedrückt beträgt die minimale Eingangsdatenperiode T_data das Doppelte der Eingangstaktperiode T_clk.The value X can be chosen as a value for the phase shift by applying a digital control word / signal to the PLL block. This digital control word may come from the device internal control logic or from outside the device. While the input signal always switches at a fixed, known frequency F _clk , the input data signal Dn may be considered a "random" pattern of high and low pulses representing logic ones and zeros. If the input data signal Dn always switched from high to low and back, then the maximum switching rate F _data would be half the input _clock frequency F _clk , or in other words the minimum input _{data period} T _data is twice the input _{clock period} T _clk .

Allgemein hat ein registrierter Puffer (registered buffer) mit einem PLL-Takttreiber die Hauptaufgabe, die eingehenden Daten zunächst zu Puffern und dann das Datensignal mit einer ”aufgefrischten” Signalform auszugeben. Ohne diesen registrierten Puffer würden sich die Signalformen der Datensignale auf Grund der höheren Leitungsbelastungen zu sehr verschlechtern. Der PLL-Takttreiber hat die Aufgabe, auch das zugehörige Taktsignal ”aufzufrischen”. Der Taktjitter wird von dem Taktsignal entfernt.Generally, a registered buffer with a PLL clock driver has the main task of first providing the incoming data Buffer and then output the data signal with a "refreshed" waveform. Without this registered buffer, the waveforms of the data signals would degrade too much due to the higher line loads. The task of the PLL clock driver is also to "refresh" the associated clock signal. The clock jitter is removed from the clock signal.

Die neue Topologie eines registrierten Pufferelements mit einem PLL-Takttreiber hat die folgenden Funktionen/Vorteile:

1.) Der Datenpuffer kann minimale Aufbau/Haltezeiten zwischen dem Eingangstakt CLK und den Eingangsdaten Qn an den Eingangsregisterflipflops FF1 handhaben.

The new topology of a registered buffer element with a PLL clock driver has the following features / benefits:

1.) The data buffer can handle minimum setup / hold times between the input clock CLK and the input data Qn at the input register flip-flops FF1.

Dies wird durch eine Doppelpufferstruktur (zwei Registerflipflops in Reihe) an Stelle einer Einzelpufferstruktur (lediglich ein Registerflipflop für einen Datenpfad) erreicht.This is achieved by a double buffer structure (two register flip-flops in series) instead of a single buffer structure (only one register flip flop for a data path).

Hierdurch wird es möglich, die eingehenden Daten Dn (normalerweise mehr als ein Bit) mit dem Eingangstakt CLK und nicht mit den PLL-Ausgangstakten in dem Eingangsregisterflipflop FF1 zu speichern. Wenn eine Einzelpufferstruktur verwendet würde, dann müsste der ”Jitter-bereinigte” PLL-Ausgangstakt an Stelle des Eingangstakts für die Ansteuerung der Flipflops verwendet werden, um eine ”aufgefrischte” optimale Taktbeziehung zwischen QCLK und QN an den Ausgängen zu erhalten. Wenn der Eingangstakt in einer Einzelpufferstruktur für die Ansteuerung verwendet würde, dann würde man den Jitter des Eingangstakts auch als Jitter des Qn-Signals sehen. Dieses verrauschte Qn-Signal würde in Verbindung mit dem Jitter-bereinigten QCLK-Signal zu einer schwankenden QCLK-QN-Taktbeziehung führen und würde den Aufbau/Halte-Zeitrahmen an dem folgenden empfangenden Bauelement beeinträchtigen. Der Nachteil der Einzelpufferstruktur besteht darin, dass die Verwendung des PLL-Ausgangstakts zur Ansteuerung der Flipflops den Aufbau/Halte-Zeitrahmen an den Eingängen der Registerflipflops beeinträchtigt. Der Grund für die Beeinträchtigung des Aufbau/Halte-Zeitrahmens besteht darin, dass der PLL-Ausgangstakt im Vergleich zu dem Eingangstaktsignal CLK eine unterschiedliche absolute Phase und ein unterschiedliches Phasenschwankungsverhalten (kein Taktjitter) hat, und dass die Eingangsdaten Dn in Bezug auf den Eingangstakt CLK und nicht auf den PLL-Ausgangstakt an die Registereingänge übertragen werden. Der Vorteil der Doppelpufferstruktur besteht darin, dass ein registrierter Puffer hergestellt werden kann, der minimale Aufbau/Haltezeiten zwischen Dn und CLK auf der Registereingangsseite handhaben kann und der maximale Aufbau/Haltezeiten zwischen Qn und QCLK für das folgende Datenempfangsbauelement (insbesondere das Speichersystem gemäß 2) auf der Registerausgangsseite bereitstellt.

2.) Es wird ein Jitter-bereinigtes Ausgangstaktsignal unter Verwendung eines PLL (Phasenregelkreises) erzeugt. Der PLL erhält als Referenztakt das Eingangstaktsignal CLK, das durch Rauschen verzerrt ist, woraus sich ein Taktjitter ergibt. Der PLL entfernt den Taktjitter von dem Eingangstaktsignal und stellt ein ”aufgefrischtes” Ausgangstaktsignal QCLK bereit.
3.) Der Datenpuffer gibt die ”aufgefrischten” gepufferten Datensignale mit dem ”aufgefrischten” Ausgangstakt aus. Dies wird durch diese Doppelpufferstruktur (zwei Registerflipflops in Reihe) erreicht, wobei das zweite/Ausgangs-Registerflipflop FF2 durch das Jitter-bereinigte PLL-Ausgangstaktsignal angesteuert wird. Der Vorteil eines ”aufgefrischten” Ausgangsdatensignals Qn und eines ”aufgefrischten” Ausgangstaktsignals QCLK besteht darin, dass auch die Phasenbeziehung zwischen den beiden Signalen auf ihren ursprünglich erwünschten Wert ”aufgefrischt” wird. Die ”aufgefrischte” Phasenbeziehung zwischen Qn und QCLK stellt einen ausreichend großen Aufbau/Halte-Zeitrahmen zwischen den Signalen Qn und QCLK dar. Dieser große Aufbau/Halte-Zeitrahmen ist wichtig für das folgende empfangende Bauelement.
4.) Der Datenpuffer stellt einen maximalen Aufbau/Halte-Zeitrahmen zwischen dem Ausgangsdatensignal Qn und dem Ausgangstaktsignal QCLK für die Eingangsflipflops/Eingangsregister des folgenden empfangenden Bauelements sicher. Dieser Aufbau/Halte-Zeitrahmen für das folgende Bauelement zwischen Qn und QCLK erreicht seinen maximalen Wert, wenn sich sowohl die ansteigenden als auch die fallenden Taktflanken von QCLK immer in der Mitte eines Ausgangsdaten-Qn-Bits befinden. Die Zeitdauer eines Ausgangsdatenbits ist gleich der Taktperiode T_clk. Die gewünschte Phasenbeziehung zwischen QN und QCLK wird dadurch erreicht, dass das QCLK-Signal aus dem PLL-Ausgangssignal PQCLK erzeugt wird, dessen Phase im Vergleich zu dem PLL-Ausgangssignal PDCLK, das das Ausgangsdatenregisterflipflop FF2 ansteuert, um 180 Grad verschoben ist. Eine Phasenverschiebung von 180 Grad bedeutet, dass die ansteigende Flanke des PQCLK-Signals im Vergleich zu der ansteigenden Flanke des PDCLK-Signals eine halbe Taktperiode PCLK später auftritt.
5.) Dieses Bauelement stellt eine temperaturstabile, äußerst niedrige Phasenschwankung zwischen dem Ausgangstakt QCLK und dem Eingangstakt CLK bereit. Diese temperaturstabile, äußerst niedrige Phasenschwankung zwischen dem Ausgangstakt und dem Eingangstakt ist ein wichtiges Merkmal/ein wichtiger Spezifikationsparameter dieses Bauelements. Besonders wenn dieses Pufferbauelement in einem Speichersystem verwendet wird, ist diese temperaturstabile, äußerst niedrige Phasenschwankung notwendig, um einen stabilen Systemtakt sicherzustellen, der durch einen Speichercontroller erzeugt wird, sich durch das Pufferbauelement und später durch den SDRAM ausbreitet und dann nach mehreren Taktzyklen zurück zu dem Speichercontroller kommt, um Eingangs- oder Ausgangsdaten zu halten.

This makes it possible to store the incoming data Dn (usually more than one bit) with the input clock CLK and not with the PLL output clocks in the input register flip-flop FF1. If a single buffer structure were used, then the "jitter-adjusted" PLL output clock would have to be used instead of the input clock for driving the flip-flops to obtain a "refreshed" optimal clock relationship between QCLK and QN at the outputs. If the input clock were used in a single buffer structure for drive, then one would also see the jitter of the input clock as jitter of the Qn signal. This noisy Qn signal, in conjunction with the jitter-cleaned QCLK signal, would result in a fluctuating QCLK-QN clock relationship and would affect the setup / hold timing frame at the following receiving device. The disadvantage of the single buffer structure is that the use of the PLL output clock to drive the flip-flops impairs the setup / hold timeframe at the inputs of the register flip-flops. The reason for the degradation of the setup / hold timing frame is that the PLL output clock has different absolute phase and phase jitter behavior (no clock jitter) compared to the input clock signal CLK, and that the input data Dn relative to the input clock CLK and not be transferred to the PLL output clock to the register inputs. The advantage of the double buffer structure is that a registered buffer can be made which can handle minimum setup / hold times between Dn and CLK on the register input side and the maximum setup / hold times between Qn and QCLK for the following data receive device (particularly the memory system of FIG 2 ) on the register output page.

2.) A jitter-adjusted output clock signal is generated using a PLL (Phase Locked Loop). The PLL receives as a reference clock the input clock signal CLK, which is distorted by noise, resulting in a clock jitter. The PLL removes the clock jitter from the input clock signal and provides a "refreshed" output clock signal QCLK.
3.) The data buffer outputs the "refreshed" buffered data signals with the "refreshed" output clock. This is accomplished by this double buffering structure (two register flip-flops in series) with the second / output register flip-flop FF2 being driven by the jitter-cleared PLL output clock signal. The advantage of a "refreshed" output data signal Qn and a "refreshed" output clock signal QCLK is that the phase relationship between the two signals is also "refreshed" to its original desired value. The "refreshed" phase relationship between Qn and QCLK represents a sufficiently large build / hold time frame between the Qn and QCLK signals. This large build / hold time frame is important to the following receiving device.
4.) The data buffer ensures a maximum setup / hold time frame between the output data signal Qn and the output clock signal QCLK for the input flip-flops / input registers of the following receiving device. This setup / hold time frame for the following device between Qn and QCLK reaches its maximum value when both the rising and falling clock edges of QCLK are always in the middle of an output data Qn bit. The duration of an output _{data bit} is equal to the clock period T _clk . The desired phase relationship between QN and QCLK is achieved by generating the QCLK signal from the PLL output signal PQCLK whose phase is shifted 180 degrees compared to the PLL output PDCLK driving the output data register flip-flop FF2. A phase shift of 180 degrees means that the rising edge of the PQCLK signal occurs a half clock period PCLK later compared to the rising edge of the PDCLK signal.
5.) This device provides a temperature stable, extremely low phase fluctuation between the output clock QCLK and the input clock CLK. This temperature stable, extremely low phase fluctuation between the output clock and the input clock is an important feature / parameter of this device. Especially when this buffer device in a Memory system is used, this temperature-stable, extremely low jitter is necessary to ensure a stable system clock, which is generated by a memory controller, propagates through the buffer device and later through the SDRAM and then comes back to the memory controller after several clock cycles to input or to keep output data.

Diese Temperaturstabilität wird hauptsächlich durch das Vorhandensein eines PLL, einer externen Rückkopplungsschleife, einer Eingangsrückkopplungstaktstufe/eines Eingangsrückkopplungstaktpfads, die bzw. der mit der CLK-Eingangsstufe abgeglichen ist, und einer Ausgangsrückkopplungstaktstufe/eines Ausgangsrückkopplungstaktpfads, die bzw. der mit der QCLK-Ausgangsstufe/dem QCLK-Ausgangspfad abgeglichen ist, erreicht. Der PLL steuert den Takt dadurch, dass die Phasenverschiebung zwischen dem internen Referenztakt ICLK und dem internen Rückkopplungstakt IFBIN unter allen Bedingungen nahezu Null ist. Wenn die Eingangstaktstufen/Eingangstaktpfade für CLK und FBIN gleich sind bzw. abgeglichen sind, dann sind die Laufzeitverzögerungen beider Stufen/Pfade gleich. Außerdem verhalten sich die beiden Laufzeitverzögerungen bei Temperaturänderungen gleich. Wenn sich die Laufzeitverzögerung der CLK-Eingangsstufe/des CLK-Eingangspfads auf Grund einer Temperaturänderung erhöht, erhöht sich auch die Laufzeitverzögerung der FBIN-Eingangsstufe/des FBIN-Eingangspfads um denselben Wert. Auf Grund dieser Übereinstimmung der Eingangsstufe/des Eingangspfadspfads kann die Phasenverschiebung zwischen ICLK und IFBIN von nahezu Null direkt als Phasenverschiebung zwischen CLK und FBIN von nahezu Null gesehen werden. Wenn die Taktausgangsstufen für QCLK und FBOUT gleich sind bzw. abgeglichen sind, dann sind die Laufzeitverzögerungen beider Stufen ebenfalls gleich. Des Weiteren sind auch die Zeitverzögerungskreise in den Ausgangspfaden QCLK und FBOUT gleich und stimmen in Bezug auf die Laufzeitverzögerungen überein. Deshalb verhalten sich die beiden Laufzeitverzögerungen der beiden Ausgangspfade (Zeitverzögerungskreis + Ausgangsstufe) bei Temperaturänderungen gleich. Wenn sich die Laufzeitverzögerung des QCLK-Ausgangspfads auf Grund einer Temperaturänderung erhöht, dann erhöht sich auch die Laufzeitverzögerung des FBOUT-Ausgangspfads um denselben Wert. Um eine gute Übereinstimmung zwischen den beiden Ausgangspfaden zu erhalten, sollten die beiden Ausgangsstufen nahezu dieselbe Last erfahren/aufweisen, so dass die Ausgangsstufen die Ausgangsleitungen auf dieselbe Weise ansteuern. Auf Grund dieser Übereinstimmung der Ausgangspfade kann die Phasendifferenz zwischen den beiden verschiedenen PLL-Ausgangssignalen PQCLK und PFBCLK [(X + 180) Grad und 0 Grad] direkt als Phasenverschiebung zwischen QCLK und FBOUT gesehen werden.This temperature stability is mainly due to the presence of a PLL, an external feedback loop, an input feedback clock stage / input feedback clock path aligned with the CLK input stage, and an output feedback clock stage / output feedback clock path connected to the QCLK output stage / QCLK output path is matched. The PLL controls the clock by making the phase shift between the internal reference clock ICLK and the internal feedback clock IFBIN nearly zero under all conditions. If the input clock stages / input clock paths for CLK and FBIN are equal, then the propagation delays of both stages / paths are equal. In addition, the two propagation delays behave the same with temperature changes. If the propagation delay of the CLK input stage / the CLK input path increases due to a temperature change, the propagation delay of the FBIN input stage / of the FBIN input path also increases by the same value. Due to this matching of the input stage / input path, the phase shift between ICLK and IFBIN from near zero can be seen directly as a phase shift between CLK and FBIN close to zero. If the clock output stages for QCLK and FBOUT are equal, then the propagation delays of both stages are also equal. Furthermore, the time delay circuits in the output paths QCLK and FBOUT are also the same and agree with respect to the propagation delays. Therefore, the two propagation delays of the two output paths (time delay circuit + output stage) behave the same with temperature changes. If the propagation delay of the QCLK output path increases due to a temperature change, the propagation delay of the FBOUT output path also increases by the same value. To get a good match between the two output paths, the two output stages should have nearly the same load so that the output stages drive the output lines in the same way. Due to this matching of the output paths, the phase difference between the two different PLL output signals PQCLK and PFBCLK [(X + 180) degrees and 0 degrees] can be directly seen as a phase shift between QCLK and FBOUT.

Die Phasenbeziehung zwischen FBIN und FBOUT wird durch die Laufzeitverzögerung durch die externe Rückkopplungsschleifenleitung in Kombination mit oder ohne einer möglichen Last bestimmt.The phase relationship between FBIN and FBOUT is determined by the propagation delay through the external feedback loop line in combination with or without a possible load.

In der bevorzugten Ausführungsform ist normalerweise eine möglichst niedrige Laufzeitverzögerung von FBOUT zu FBIN erwünscht, um eine niedrige Gesamtlaufzeitverzögerung zwischen CLK und QCLK und auch eine niedrige Gesamtlaufzeitverzögerung zwischen CLK und Qn zu erhalten. Der Grund für die Verwendung einer Bauelement-externen Rückkopplungsschleife an Stelle einer Bauelement-internen Rückkopplungsschleife besteht darin, dass eine externe Schleife eine FBIN-Eingangsstufe und eine FBOUT Ausgangsstufe benötigt, die besser zu der CLK-Eingangs- bzw. der FBOUT-Ausgangsstufe passen.In the preferred embodiment, the lowest possible propagation delay from FBOUT to FBIN is normally desired to obtain a low overall delay between CLK and QCLK and also a low total delay between CLK and Qn. The reason for using a device external feedback loop instead of a device internal feedback loop is that an external loop requires an FBIN input stage and an FBOUT output stage that better match the CLK input and FBOUT output stages, respectively.

Wenn man nur eine interne Schleife hätte, gäbe es keinen Bedarf für eine Eingangs- und Ausgangsstufe in dem gesamten Rückkopplungspfad. Aber dann wäre es nicht möglich, die durch Temperaturänderungen verursachte Schwankung der Laufzeitverzögerung der CLK-Eingangsstufe und der QCLK-Ausgangsstufe zu kompensieren. Selbst wenn die FBIN-Eingangs- und die FBOUT-Ausgangsstufe in den PLL-Rückkopplungspfad eingebaut wären, hätte eine interne Schleife noch immer den Nachteil, dass sie eine kapazitive Last wäre, die sich von der kapazitiven Last des QCLK-Ausgangs erheblich mehr unterscheidet/kleiner ist. Eine externe Rückkopplungsschleife stellt hier eine bessere Übereinstimmung zwischen der FBOUT-Last und der QCLK-Last bereit und führt somit zu einer besseren Übereinstimmung der Laufzeitverzögerungen. Auf Grundlage der oben beschriebenen Überlegungen kann die Gesamtlaufzeitverzögerung als Summe der Phasenbeziehung zwischen CLK und FBIN, der Phasenbeziehung zwischen FBIN und FBOUT und der Phasenbeziehung zwischen FBOUT und QCLK berechnet werden.If one had only one internal loop, there would be no need for an input and output stage in the entire feedback path. But then it would not be possible to compensate for the variation in the propagation delay of the CLK input stage and the QCLK output stage caused by temperature changes. Even if the FBIN input and FBOUT output stages were built into the PLL feedback path, an internal loop would still have the disadvantage of being a capacitive load that differs significantly more from the capacitive load of the QCLK output. is smaller. An external feedback loop provides a better match between the FBOUT load and the QCLK load and thus results in a better match of the propagation delays. Based on the considerations described above, the total delay time can be calculated as the sum of the phase relationship between CLK and FBIN, the phase relationship between FBIN and FBOUT, and the phase relationship between FBOUT and QCLK.

Das insgesamt interessierende Zeitverhältnis zwischen QCLK und CLK ist die ICLK/IFBIN-PLL-Phasenverschiebung plus die Rückkopplungsschleifenleitungsverzögerung plus die Phasenverschiebung zwischen den beiden verwendeten PLL-Ausgangssignalen PQCLK und PFBCLK. Wenn eine kurze Rückkopplungsschleifenleitung verwendet wird, so dass die Laufzeitverzögerung der Leitung vernachlässigbar ist, und wenn die Phasenverschiebung zwischen CLK und FBIN klein genug ist, dann ist die Beziehung zwischen QCLK und CLK ungefähr: ((X + 180) Grad/360 Grad)·Taktperiode T_clk The overall time interval of interest between QCLK and CLK is the ICLK / IFBIN PLL phase shift plus the feedback loop line delay plus the phase shift between the two PLL output signals used, PQCLK and PFBCLK. If a short feedback loop line is used, so that the propagation delay of the line is negligible, and if the phase shift between CLK and FBIN is small enough, then the relationship between QCLK and CLK is approximately: ((X + 180) degrees / 360 degrees) · clock period T _clk

Dementsprechend wird die Phasenbeziehung zwischen QCLK und CLK lediglich durch die ausgewählten Ausgangsphasen des Phasenregelkreises und nicht durch andere Komponenten bestimmt. Accordingly, the phase relationship between QCLK and CLK is determined only by the selected output phases of the PLL and not by other components.

Da die Phasendifferenz zwischen den beiden PLL-Ausgangssignalen PQCLK und PFBCLK im Temperaturverlauf stabil ist, ist auch die gesamte Phasenbeziehung zwischen dem Ausgangstaktsignal QCLK und dem Eingangstaktsignal CLK temperaturstabil und die Phasenschwankung äußerst gering.Since the phase difference between the two PLL output signals PQCLK and PFBCLK is stable in the course of temperature, the entire phase relationship between the output clock signal QCLK and the input clock signal CLK is temperature stable and the jitter is extremely small.

Zusammengefasst wird durch Verwendung eines PLL mit einer externen Rückkopplungsschleifenleitung, durch Anpassung der CLK/FBIN-Eingangspfade und durch Anpassung der QCLK/FBOUT-Ausgangspfade eine temperaturstabile, äußerst niedrige Phasenschwankung zwischen QCLK und CLK erreicht.

6.) Das System stellt nicht nur einen maximalen Nach-Register-Aufbau/Halte-Zeitrahmen zwischen dem Ausgangsdatensignal Qn und dem Ausgangstaktsignal QCLK für die Eingangsflipflops/Eingangsregister des folgenden empfangenden Bauelements bereit, sondern auch einen Aufbau/Halte-Zeitrahmen, der temperaturstabil ist. Diese temperaturstabile Beziehung zwischen Qn und QCLK wird durch Anpassung der Ausgangspfade für QCLK an die Ausgangspfade für Qn erreicht. Wie oben beschrieben, ist ein Abgleich zwischen den Ausgangspfaden QCLK und FBOUT erforderlich, um eine temperaturstabile, äußerst niedrige Phasenschwankung zwischen QCLK und CLK zu erreichen. Diese Abgleichanforderung gilt auch für die Qn-Ausgangspfade. Hier bedeutet Ausgangspfade die Schaltungen nach dem PLL. Damit alle Ausgangspfade dieselbe Laufzeitverzögerung haben, beinhalten die Ausgangspfade ohne ein zweites Registerflipflop FF2 einen Zeitverzögerungskreis. Übereinstimmung heißt, dass alle Ausgangspfade dieselbe Laufzeitverzögerung haben. Außerdem sollten alle Ausgangsstufen gleichartige Belastungen aufweisen. Dann verhalten sich die Laufzeitverzögerungen aller Ausgangspfade gleichartig, wenn sich die Temperatur ändert, und somit haben die Ausgangssignalphasen eine stabile, feste Beziehung miteinander bei Temperaturänderungen.
7.) Das Bauelement ermöglicht es, die Laufzeitverzögerung der Daten von dem Eingang zu den Ausgängen auf eine minimale Dauer zu verringern.

In summary, using a PLL with an external feedback loop, adjusting the CLK / FBIN input paths and adjusting the QCLK / FBOUT output paths, achieves a temperature stable, extremely low jitter between QCLK and CLK.

6.) The system not only provides a maximum post-register setup / hold time frame between the output data signal Qn and the output clock signal QCLK for the input flip-flops / input registers of the following receiving device, but also a setup / hold time frame that is temperature stable , This temperature stable relationship between Qn and QCLK is achieved by matching the output paths for QCLK to the output paths for Qn. As described above, matching between the output paths QCLK and FBOUT is required to achieve a temperature stable, extremely low phase jitter between QCLK and CLK. This match request also applies to the Qn output paths. Here, output paths means the circuits after the PLL. For all output paths to have the same propagation delay, the output paths without a second register flip flop FF2 include a time delay loop. Match means that all output paths have the same propagation delay. In addition, all output stages should have similar loads. Then, the propagation delays of all the output paths behave similarly as the temperature changes, and thus the output signal phases have a stable, fixed relationship with each other with temperature changes.
7.) The device makes it possible to reduce the propagation delay of the data from the input to the outputs to a minimum duration.

Diese Laufzeitverzögerung ist die Laufzeit für ein dediziertes Datenbit von dem Eingang zu dem Ausgang. Sie wird als Laufzeit für ein bestimmtes Datenbit als Zeit zwischen der ansteigenden Flanke des Eingangstakts CLK, die das bestimmte Datenbit DBO in dem Registerflipflop FF1 speichert und der ansteigenden oder fallenden Flanke des Ausgangsdatensignals Qn, wenn das dedizierte Datenbit DBO ausgegeben wird, gemessen.This propagation delay is the runtime for a dedicated data bit from the input to the output. It is measured as the transit time for a particular data bit as the time between the rising edge of the input clock CLK storing the specific data bit DBO in the register flip-flop FF1 and the rising or falling edge of the output data signal Qn when the dedicated data bit DBO is output.

Diese Verringerung der Laufzeitverzögerung auf deren Minimum für eine vorgegebene, bekannte Taktfrequenz wird durch Auswahl eines bestimmten PLL-Phasenverschiebungsgradwerts X erreicht. Wenn X auf Null gesetzt würde, dann wären die Taktsignale PDCLK und PFBCLK phasengleich. In diesem Fall betrüge die Laufzeitverzögerung nahezu ungefähr eine Taktperiode T_clk. Wenn die Laufzeitverzögerung Tpd CLK -> Qn genannt wird, wird sie auf folgende Weise berechnet:
Wenn die Phasenverschiebung zwischen CLK und FBIN und die Laufzeitverzögerung durch die externe Rückkopplungsschleifenleitung vernachlässigbar sind, dann können das Eingangstaktsignal CLK, das Eingangsrückkopplungssignal FBIN und das Ausgangsrückkopplungstaktsignal FBOUT als phasengleich angenommen werden. Da eine PLL-Phasenverschiebung von Null gewählt wird, und da die Ausgangspfade für das Ausgangsdatensignal Qn und für das Ausgangsrückkopplungssignal FBOUT nahezu dieselbe Laufzeitverzögerung aufweisen, sind auch die ansteigenden und fallenden Flanken des Ausgangsdatensignals Qn phasengleich mit dem Eingangstaktsignal CLK.This reduction of the propagation delay to its minimum for a given known clock frequency is achieved by selecting a particular PLL phase shift degree value X. If X were set to zero, then the clock signals PDCLK and PFBCLK would be in phase. In this case, the propagation delay would be nearly one clock period T _clk . If the propagation delay Tpd is called CLK -> Qn, it is calculated in the following way:
If the phase shift between CLK and FBIN and the propagation delay through the external feedback loop line are negligible, then the input clock signal CLK, the input feedback signal FBIN and the output feedback clock signal FBOUT can be assumed to be in phase. Since a PLL phase shift of zero is selected and since the output paths for the output data signal Qn and for the output feedback signal FBOUT have nearly the same propagation delay, the rising and falling edges of the output data signal Qn are also in phase with the input clock signal CLK.

Das bedeutet, dass die Signale CLK, FBIN, FBOUT und Qn als phasengleich angesehen werden können.This means that the signals CLK, FBIN, FBOUT and Qn can be considered as in phase.

Es werden nun die reinen Laufzeitverzögerungen durch die unterschiedlichen Blöcke und Stufen betrachtet. Es wird angenommen, dass die Summe der Laufzeitverzögerungen der Takteingangsstufe, des Registers FF1, des Registers FF2 und der Datenausgangsstufe niedriger als eine Taktperiode T_clk ist. Im Idealfall (bei Vernachlässigung des Taktungsschemas und wenn man nur die reinen Laufzeitverzögerungen betrachtet) ist die niedrigst mögliche Tpd CLK -> Qn die Summe der Laufzeitverzögerungen der Takteingangsstufe, des Registers FF1, des Registers FF2 und der Datenausgangsstufe. Hier werden die Einschränkungen der internen Vorbereitungs-/Haltezeitsteuerung von FF2 vernachlässigt. In diesem Idealfall wäre Tpd CLK -> Qn weniger als eine Taktperiode T_clk, wenn die Summe der relevanten Stufen/Blöcke weniger als T_clk ist. Für den realen Fall muß auch das Taktungsschema berücksichtigt werden. Das heißt, dass die Tatsache zu berücksichtigen ist, dass die gesamte Tpd auch durch die Ansteuerungszeit von FF2 bestimmt wird.Now, the pure propagation delays are considered by the different blocks and stages. It is assumed that the sum of the propagation delays of the clock input stage, the register FF1, the register FF2 and the data output stage is less than one clock period T _clk . Ideally (neglecting the timing scheme and considering only the pure propagation delays), the lowest possible Tpd CLK -> Qn is the sum of the propagation delays of the clock input stage, the register FF1, the register FF2 and the data output stage. Here the limitations of the internal preparation / hold time control of FF2 are neglected. In this ideal case, Tpd CLK -> Qn would be less than one clock period T _clk if the sum of the relevant stages / blocks is less than T _clk . For the real case, the timing scheme must also be considered. This means that the fact must be taken into account that the total Tpd is also determined by the drive time of FF2.

Dann dauert es für den Fall X = 0 Grad genau eine Taktperiode T_clk bis sich ein bestimmtes Datenbit DBO durch das Bauelement von der zugehörigen ansteigenden Flanke des Eingangstaktsignals CLK, die das Datenbit in FF1 speichert, bis zu der ansteigenden oder fallenden Flanke des Ausgangsdatensignals Qn, die das Datenbit ausgibt, ausbreitet.Then, for the case X = 0 degrees, it takes exactly one clock period T _clk until a specific data bit DBO passes through the component from the associated rising edge of the input clock signal CLK, which stores the data bit in FF1 until the rising or falling edge of the output data signal Qn which outputs the data bit.

Es ist klar, dass diese Tpd nur eine Taktperiode lang sein kann, wenn die Summe der unterschiedlichen Laufzeitverzögerungen kleiner als ein Taktzyklus ist. Wenn diese Summe zum Beispiel zwischen einem und zwei Taktzyklen läge, dann wäre die gesamte Tpd CLK -> Qn zwei Taktperioden lang.It is clear that this Tpd can only be one clock period long if the sum of the different propagation delays is less than one clock cycle. For example, if this sum were between one and two clock cycles, then the total Tpd CLK -> Qn would be two clock periods long.

Bei einer Tpd CLK -> Qn von einer Taktperiode T_clk ist die absolute Tpd für niedrige Taktfrequenzen/größere Taktperioden höher und für höhere Taktfrequenzen/kleinere Taktperioden niedriger. Diese Abhängigkeit bedeutet auch, dass die absolute Tpd CLK -> Qn für niedrigere Taktfrequenzen/größere Taktperioden viel höher ist als sie sein könnte.At a Tpd CLK -> Qn of one clock period T _clk , the absolute Tpd is higher for lower clock frequencies / larger clock periods and lower for higher clock frequencies / smaller clock periods. This dependency also means that the absolute Tpd CLK -> Qn is much higher than it could be for lower clock frequencies / larger clock periods.

Diese Laufzeitverzögerung Tpd CLK -> Qn kann verringert werden, indem man eine negative Phasenverschiebung zwischen PDCLK und PFBCLK wählt. Eine negative Phasenverschiebung zwischen PDCLK und PFBCLK bedeutet, dass eine ansteigende Flanke des PDCLK-Taktsignals im Vergleich zu einer ansteigenden Flanke des PFBCLK-Taktsignals früher auftritt. Wenn eine Phase mit negativem X-Gradwert gewählt wird, dann kann die Gesamtlaufzeitverzögerung Tpd CLK -> Qn wie folgt berechnet werden: Tpd CLK -> Qn = (1 – (|X|/360))·T_clk für X zwischen 0 und –360 und |x| zwischen 0 und 360 This propagation delay Tpd CLK -> Qn can be reduced by choosing a negative phase shift between PDCLK and PFBCLK. A negative phase shift between PDCLK and PFBCLK means that a rising edge of the PDCLK clock signal occurs earlier compared to a rising edge of the PFBCLK clock signal. If a phase with a negative X-degree value is selected, then the total delay time Tpd CLK -> Qn can be calculated as follows: Tpd CLK -> Qn = (1 - (| X | / 360)) · T _clk for X between 0 and -360 and | x | between 0 and 360

Wie oben erörtert, kann Tpd CLK -> Qn ideal auf ihren minimalen Grenzwert verringert werden, der durch die reine Summe der unterschiedlichen Laufzeitverzögerungen der Stufen und Register bestimmt wird. Wenn man versuchen würde, einen X-Wert zu wählen, der negativer ist als es die idealen Tpd-Grenzwerte erlauben, dann würde dies zu Vorbereitungs-/Haltezeitsteuerungsverstößen an dem Registerflipflop FF2 führen.As discussed above, Tpd CLK -> Qn can ideally be reduced to its minimum limit, which is determined by the pure sum of the different propagation delays of the stages and registers. If one tried to choose an X value that is more negative than the ideal Tpd limits allow, then this would result in prepare / hold timing violations on register flip-flop FF2.

Bei der Anwendung des Bauelements ist es wichtig zu berücksichtigen, dass der ausgewählte X-Wert/die ausgewählte PLL-Phasenverschiebung mit einer bestimmten Taktfrequenz F_clk übereinstimmt. Wenn sich die Taktfrequenz ändert, dann muss auch ein neuer, unterschiedlicher X-Wert/eine neue, unterschiedliche PLL-Phasenverschiebung gewählt werden, um eine minimale Laufzeitverzögerung Tpd CLK -> Qn zu erreichen.When using the device, it is important to consider that the selected X value / PLL phase shift coincides with a particular clock frequency F _clk . If the clock frequency changes, then a new, different X value / a new, different PLL phase shift must also be selected in order to achieve a minimum propagation delay Tpd CLK -> Qn.

Der Vorteil dieser Blockdiagramm-/Schaltungstopologie besteht darin, dass ein registrierter Puffer mit einem PLL-Takttreiber hergestellt werden kann, der alle sieben Funktionen/Vorteile gemeinsam vereint.The advantage of this block diagram / circuit topology is that a registered buffer can be made with a PLL clock driver that combines all seven functions / advantages together.

Ein solcher registrierter Puffer mit einem PLL-Takttreiber, der von all diesen Funktionen profitiert, kann in zukünftigen DDR3 (doppelte Datenrate drei) Speichersystemen verwendet werden.Such a registered buffer with a PLL clock driver benefiting from all these functions may be used in future DDR3 (double data rate three) memory systems.

Dort werden die registrierten Puffer zusammen mit den DDR3-SDRAM-Bausteinen auf einem registrierten DDR3-DIMM untergebracht. Die Speichermodule (DIMMs), die den registrierten Puffer/PLL-Baustein enthalten, und mehrere SDRAM-Bausteine werden durch einen Speichercontroller gesteuert.There, the registered buffers along with the DDR3 SDRAM devices are placed on a registered DDR3 DIMM. The memory modules (DIMMs) containing the registered buffer / PLL device and multiple SDRAM devices are controlled by a memory controller.

Unter erneuter Bezugnahme auf 2 ist ein DDR3-Speichersystem gezeigt.Referring again to 2 is a DDR3 memory system shown.

Die Adresssignale und der von dem Speichercontroller stammende Systemtakt müssen an jeden SDRAM-Baustein auf jeder DIMM-Platine angelegt werden. Da die Belastung für diese Signale zu hoch wäre und daher die Signalqualität und der Takt zu sehr beeinträchtigt würden, wird ein registrierter Puffer mit einem PLL-Takttreiber auf jedem DIMM-Modul untergebracht, um die eingehenden Adresssignale zu Puffern und die Adresssignale mit einer ”aufgefrischten” Wellenform auszugeben. Der PLL-Takttreiber hat die Aufgabe, auch das Systemtaktsignal ”aufzufrischen”. Der Taktjitter wird von dem Taktsignal entfernt, und das Taktsignal wird an jedem SDRAM auf der DIMM-Platine angelegt.The address signals and the system clock originating from the memory controller must be applied to each SDRAM device on each DIMM board. Since the load on these signals would be too high and therefore the signal quality and clock would be overly compromised, a registered buffer with a PLL clock driver will be placed on each DIMM module to buffer the incoming address signals and return the address signals with a "refreshed" address "Output waveform. The purpose of the PLL clock driver is also to "refresh" the system clock signal. The clock jitter is removed from the clock signal and the clock signal is applied to each SDRAM on the DIMM board.

Rückblickend auf die bestimmte Anwendung wird es klar, dass alle oben beschriebenen Bauelementfunktionen für die Funktion des Systems wichtig sind:

ad 1.) Der registrierte Puffer ist in der Lage, minimale Aufbau/Haltezeiten zwischen den Adressen und dem Takt, die von dem Speichercontroller stammen, zu handhaben.
ad 2.) Er stellt den SDRAMs ein Jitter-bereinigtes Taktsignal bereit. Außerdem ist diese Jitter-Bereinigung auch für das Daten-Strobesignal und für die Datensignalzeitbeziehung wichtig, da dieses Jitter-bereinigte Taktsignal in den SDRAMs für die Erzeugung der Daten-Strobesignale verwendet wird. Die von dem SDRAM an den Controller gelieferten Daten-Strobesignale werden verwendet, um das von dem SDRAM an dem Controller stammende Dateneingangssignal zu halten.
ad 3.) Er stellt ein ”aufgefrischtes” gepuffertes Adresssignal mit einem ”aufgefrischten” Ausgangstaktsignal bereit. Diese beiden ”aufgefrischten” Signale führen auch zu einer ”aufgefrischten” Vorbereitungs-/Haltezeitspanne zwischen den beiden Signalen an den SDRAMs.
ad 4.) Er maximiert die Vorbereitungs-/Haltezeitspanne zwischen den gepufferten Adresssignalen und dem Taktsignal für die SDRAM-Bausteine.
ad 5.) Er stellt eine temperaturstabile, äußerst niedrige Phasenschwankung zwischen dem Registerausgangstakt und dem Registereingangstakt bereit.

Looking back on the particular application, it becomes clear that all of the device functions described above are important to the operation of the system:

ad 1.) The registered buffer is capable of handling minimum setup / hold times between the addresses and the clock originating from the memory controller.
ad 2.) It provides a jitter-adjusted clock signal to the SDRAMs. In addition, this jitter cleanup is also important to the data strobe signal and data signal timing since this jitter-adjusted clock signal in the SDRAMs is used to generate the data strobe signals. The data strobe signals provided by the SDRAM to the controller are used to hold the data input signal from the SDRAM to the controller.
ad 3.) It provides a "refreshed" buffered address signal with a "refreshed" output clock signal. These two "refreshed" signals also result in a "refreshed" setup / hold period between the two signals on the SDRAMs.
ad 4.) It maximizes the setup / hold time between the buffered address signals and the clock signal for the SDRAM devices.
ad 5.) It provides a temperature stable, extremely low jitter between the register output clock and the register input clock.

Diese Phasenschwankungsstabilität ist für das gesamte System äußerst wichtig. Nach dem Hochfahren des gesamten Systems durchläuft der Speichercontroller eine ”Lernphase”, um die Laufzeit des Systemtakts und der Adress-/Datensignale auszuwerten, um die beste Phasenbeziehung zwischen diesen Signalen zu finden und diese ausgewertete Phasenbeziehung für die normale Betriebsart zu verwenden.This phase fluctuation stability is extremely important to the entire system. After booting the entire system, the memory controller undergoes a "learn phase" to evaluate the run time of the system clock and address / data signals to find the best phase relationship between these signals and use this evaluated phase relationship for the normal mode of operation.

Sobald die beste Phasenbeziehung ausgewertet wurde, wird sie verwendet, um die richtige Phasenbeziehung zwischen den Daten-, Adress- und Taktsignalen für die Sende- und Empfangsaktionen in der normalen Betriebsart festzusetzen. Deshalb ist es wichtig, dass sich die ausgewertete Phasenbeziehung in Zukunft nicht zu sehr auf Grund von Temperatur- und Umgebungsänderungen ändert.

ad 6.) Der registrierte Puffer stellt ebenso eine temperaturstabile Beziehung zwischen der Ausgangsadresse und den Ausgangstaktsignalen bereit. Dies führt zu einer maximalen, temperaturstabilen Vorbereitungs-/Haltezeitspanne zwischen diesen Signalen für die folgenden empfangenden SDRAM-Bausteine.
ad 7.) Der registrierte Puffer ermöglicht eine Verringerung der Laufzeitverzögerung der Adresssignale von dem Eingang zu den Ausgängen auf ein Minimum. Diese Laufzeitverzögerungszeit bestimmt, wie lange es dauert, bis den SDRAMs die benötigten Adresssignale bereitgestellt werden. Je kürzer die Laufzeitverzögerung, desto kürzer ist die Systemzeit zur Adressierung der SDRAMs. Somit führt eine minimale Laufzeitverzögerungszeit zu einer geringen Zugriffszeit des Speichersystems.

Once the best phase relationship has been evaluated, it is used to establish the proper phase relationship between the data, address, and clock signals for the send and receive actions in the normal mode. Therefore, it is important that the evaluated phase relationship does not change too much in the future due to temperature and environmental changes.

ad 6.) The registered buffer also provides a temperature stable relationship between the output address and the output clock signals. This results in a maximum, temperature stable preparation / hold period between these signals for the following receiving SDRAM devices.
ad 7.) The registered buffer allows the propagation delay of the address signals from the input to the outputs to be minimized. This propagation delay time determines how long it takes for the SDRAMs to provide the required address signals. The shorter the propagation delay, the shorter the system time for addressing the SDRAMs. Thus, a minimum propagation delay time results in a low access time of the memory system.

Unter Bezugnahme auf 5 ist die gezeigte Ausführungsform ähnlich wie die in 1, wobei jedoch der PLL dem zweiten Datenregister FF2 separate Taktsignale PD1CLK und PD2CLK zweier beispielhafter Datenpfade D0 -> Q0 und D1 -> Q1 bereitstellt. Die Phase des Taktsignals PD1 ist in Bezug auf das interne Rückkopplungssignal PFBCLK um einen Betrag X verschoben, und die Phase des Taktsignals PD1 ist um einen Betrag Y verschoben. Die Phasenverschiebungen X und Y unterscheiden sich typischerweise voneinander.With reference to 5 the embodiment shown is similar to that shown in FIG 1 However, the PLL provides the second data register FF2 separate clock signals PD1CLK and PD2CLK two exemplary data paths D0 -> Q0 and D1 -> Q1. The phase of the clock signal PD1 is shifted by an amount X with respect to the internal feedback signal PFBCLK, and the phase of the clock signal PD1 is shifted by an amount Y. The phase shifts X and Y are typically different from each other.

Außerdem ist das Taktausgangssignal PQCLK in Bezug auf das interne Rückkopplungssignal PFBCLK um einen Betrag von Z + 180° verschoben, wobei Z typischerweise ungleich X und Y ist.In addition, the clock output signal PQCLK is shifted with respect to the internal feedback signal PFBCLK by an amount of Z + 180 °, where Z is typically not equal to X and Y.

In 5 sind lediglich zwei Datenpfade D0 -> Q0 und D1 -> Q1 gezeigt, wobei es aber klar sein sollte, dass typischerweise mehr als zwei derartiger Datenpfade bereitgestellt werden, von denen jeder eine passende Ausgangsdatenzeitsteuerung aufweist.In 5 only two data paths D0 -> Q0 and D1 -> Q1 are shown, but it should be understood that typically more than two such data paths are provided, each of which has appropriate output data timing.

Diese Ausführungsform ist dahingehend eine Erweiterung, dass sie eine ”Vor-/Nach-Auslösung” (”pre-/post-launch”) unterschiedlicher Ausgangssignale implementiert. Außerdem kann dies ohne eine Verringerung des Aufbau/Halte-Zeitrahmens zwischen dem Eingangstakt CLK und den Eingangsdaten Qn an dem Eingang des Bausteins durchgeführt werden. ”Vor-/Nach-Auslösung” von Ausgangssignalen bedeutet, dass zum Beispiel einige Ausgangsdaten Qn im Vergleich zu den anderen Ausgangsdaten Qn früher oder später an dem Baustein ankommen. Je nach Referenzblickwinkel bedeutet ”Vor-Auslösung”, dass die Signale im Vergleich zu einer Referenzsignalgruppe früher auftreten, und ”Nach-Auslösung” bedeutet, dass die Signale später auftreten. Die Signalgruppen für ”Vor-/Nach-Auslösung” können ebenfalls die Ausgangstaktsignale enthalten. Die ”Vor-/Nach-Auslösung” kann verwendet werden, um unterschiedliche Ausgangsleitungsbelastungen zu kompensieren. Wenn zum Beispiel eine Ausgangssignalgruppe im Vergleich zu der anderen Signalgruppe eine höhere Belastung erfährt, dann würde diese erste Signalgruppe im Vergleich zu der zweiten Signalgruppe später an dem folgenden Baustein ankommen. Wenn eine gleichzeitige Ankunftszeit der beiden Signalgruppen an den folgenden Bausteinen erwünscht ist, kann die Signallaufzeit der Signale durch Änderung des Platinenlayouts (Verwendung unterschiedlicher Leitungslängen oder unterschiedlicher kapazitiver Lasten für die Signalleitungen) oder durch Durchführung einer ”Vor-Auslösung” bzw. ”Nach-Auslösung” einer Signalgruppe auf dem Chip abgeglichen werden. In diesem Beispiel würde eine ”Vor-Auslösung” der ersten Ausgangssignalgruppe bzw. eine ”Nach-Auslösung” der zweiten Ausgangssignalgruppe zu einer gleichen Ankunftszeit an den folgenden Bausteinen führen. Die ”Vor-/Nach-Auslösung” kann in dem Blockdiagramm durch Verwendung zweier oder mehrerer PLL-Ausgangstaktsignale mit unterschiedlichen Signalphasen zur Ansteuerung des Registerflipflops FF2 implementiert werden. Das erste PLL-Ausgangstaktsignal ist das PDCLK-Signal, das die Registerflipflops FF2 einer Signalgruppe ansteuert. Die anderen PLL-Ausgangstaktsignale werden zur Ansteuerung der Registerflipflops FF2 der anderen ”Vor-/Nach-Auslösung”-Ausgangssignalgruppen verwendet. Die Signalphasen der anderen PLL-Ausgangstaktsignale unterscheiden sich von der PDCLK-Taktphase. Die Phasendifferenz bestimmt die gewünschte ”Vor-/Nach-Auslösung”-Zeitverschiebung. Der Vorteil dieser Ausführungsform liegt darin, dass diese ”Vor-/Nach-Auslösung”-Funktion ohne eine Verringerung der Vorbereitungs-/Haltezeitspanne zwischen dem Eingangstakt CLK und den Eingangsdaten Qn an dem Bausteineingang implementiert werden kann. Da dieses Blockdiagramm eine Doppelpufferstruktur aufweist (zwei Registerflipflops in Reihe für einen Datenpfad), wird lediglich das zweite Flipflop FF2 durch das PLL-Ausgangstaktsignal angesteuert, das je nach erwünschter ”Vor-/Nach-Auslösung”-Zeitverschiebung unterschiedliche Taktphasen aufweist. Das erste Flipflop FF1 empfängt noch immer das ILCK-Signal von der Takteingangsstufe, und somit hat sich der Aufbau-Halte-Zeitrahmen nicht verändert.This embodiment is an extension in that it implements a "pre- / post-launch" of different output signals. In addition, this can be done without a reduction in the setup / hold time frame between the input clock CLK and the input data Qn at the input of the device. "Pre / Post Tripping" of output signals means, for example, that some output data Qn arrives at the device sooner or later than the other output data Qn. Depending on the reference viewing angle, "pre-triggering" means that the signals occur earlier compared to a reference signal group, and "post-triggering" means that the signals occur later. The pre / post trigger signal groups may also contain the output clock signals. The "pre / post tripping" can be used to compensate for different output line loads. For example, if one output signal group experiences a higher load compared to the other signal group, then this first signal group would arrive later at the next device compared to the second signal group. If a simultaneous arrival time of the two signal groups on the following blocks is desired, the signal propagation time of the signals by changing the board layout (using different line lengths or different capacitive loads for the signal lines) or by performing a "pre-trip" or "post-trigger "Be matched to a signal group on the chip. In this example, a "pre-triggering" of the first output signal group or a "post-triggering" of the second output signal group would lead to an equal arrival time at the following modules. The "pre / post tripping" may be implemented in the block diagram by using two or more PLL output clock signals having different signal phases to drive the register flip-flop FF2. The first PLL output clock signal is the PDCLK signal, which drives the register flip-flops FF2 of a signal group. The other PLL output clock signals are used to drive the register flip-flops FF2 of the other "pre / post-trigger" output signal groups. The signal phases of the other PLL output clock signals are different from the PDCLK clock phase. The phase difference determines the desired "before / after trip" time shift. The advantage of this embodiment is that this "pre / post-trigger" function can be implemented without a reduction in the setup / hold period between the input clock CLK and the input data Qn at the block input. Since this block diagram has a double buffer structure (two register flip-flops in series for a data path), only the second flip-flop FF2 is driven by the PLL output clock signal, which has different clock phases depending on the desired "pre / post-trigger" time shift. The first flip-flop FF1 still receives the ILCK signal from the clock input stage, and thus the setup hold time frame has not changed.

Der Vorteil dieser Ausführungsform besteht darin, dass ein registrierter Puffer mit einem PLL-Takttreiber hergestellt werden kann, der alle oben offenbarten Funktionen und Vorteile kombiniert.The advantage of this embodiment is that a registered buffer can be made with a PLL clock driver that combines all the functions and advantages disclosed above.

Claims

A digital data buffer comprising at least one data path having a data input for receiving a digital data input signal (Dn), a clock input for receiving a clock signal (CLK), and a data output providing a digital data output signal (Qn) for application to a data determining component the buffer further comprises a clock output for providing an output clock signal (QCLK) to the data determining component and a phase locked loop (PLL) having a clock input, a feedback input, a feedback output, and a plurality of clock outputs; in which The data path has a first data register (FF1) with a data input, a clock input and a data output, The data path has a second data register (FF2) with a data input, a clock input and a data output, The data input of the buffer is connected to the data input of the first data register (FF1), The data output of the first data register (FF1) is connected to the data input of the second data register (FF2), The data output of the buffer is connected to the data output of the second data register (FF2), The clock input of the buffer is connected to the clock input of the first data register (FF1), The clock input of the buffer is connected to the clock input of the phase locked loop (PLL), A first clock output of the phase locked loop (PLL) provides a feedback clock signal (PFBCLK) for application to the feedback input of the phase locked loop (PLL), A second clock output of the phase-locked loop provides a clock signal (PDCLK) whose phase is shifted with respect to the feedback clock signal (PFBCLK) by a fraction X of the clock period for application to the clock input of the second data register (FF2), - A third clock output of the phase locked loop, a clock signal (PQCLK) whose phase is shifted in relation to the feedback clock signal (PFBCLK) by an amount of 180 ° plus the fraction X or a fraction Z of the clock period, for application to the clock input of the data determining component provides.

The digital data buffer of claim 1, wherein the fraction X of the clock period is adapted to measure the propagation delay (TpdCLK -> Qn) of data bits through the buffer measured from an edge of the input clock signal (CLK) to a corresponding edge of the output signal (Qn) will optimize.

A digital data buffer according to claim 1, wherein the fraction X of the clock period is set to zero.

A digital data buffer according to any one of claims 1 to 3, wherein the fraction X of the clock period is adjusted by applying a digital control word to the phase-locked loop.

A digital data buffer as claimed in any one of the preceding claims, wherein the data input, the clock input and the feedback input each comprise an input stage which converts a differential input signal to a single-ended output signal.

A digital data buffer as claimed in any one of the preceding claims, wherein the data output, the clock output and the feedback output each comprise an output stage which converts an unbalanced input signal to a differential output signal.

A digital data buffer as claimed in claims 5 and 6, wherein the phase-locked loop (PLL) comprises a feedback loop external to an integrated circuit of the phase-locked loop (PLL), the feedback input being equalized to the clock input and the feedback output being equalized to the clock output.

The digital data buffer of claim 7, wherein the data output is aligned with the clock output, the clock output and the feedback output each including a delay element that introduces a delay corresponding to the propagation delay of the second data register (FF2).

A digital data buffer as claimed in any one of the preceding claims, wherein the digital input signal is n bits wide and the buffer n is similar Data paths comprising a first data register (FF1) clocked by the clock input signal (ICLK) and a second data register (FF2) clocked by the clock signal (PDCLK) from the second clock output of the phase locked loop.

Digital data buffer according to one of claims 1 to 8, and comprising at least two of the data paths, each having a first data register (FF1) clocked by the clock input signal (ICLK) and a second data register (FF2), in which the phase-locked loop ( PLL) has at least two clock outputs each providing a clock signal (PD1 CLK, PD0CLK) whose phases are shifted with respect to the feedback clock signal (PFBCLK) by the fraction X or a fraction Y, and wherein the second data registers (FF2) in the at least two data paths are clocked by different ones of the phase-shifted clock signals (PD1 CLK, PD0CLK).

The digital data buffer of claim 10, wherein the third clock output of the phase-locked loop provides a clock signal (PQCLK) whose phase is shifted by an amount of 180 ° plus the fraction Z of the clock period with respect to the feedback clock signal (PFBCLK), the fraction Z being unequal are the fractions X and Y by which the phases of the clock signals (PD1CLK, PD0CLK) applied to the second data registers (FF2) are shifted.

The digital data buffer of claim 10, wherein the third clock output of the phase-locked loop provides a clock signal (PQCLK) whose phase is shifted with respect to the feedback clock signal (PFBCLK) by an amount of 180 ° plus the fractional Z of the clock period, the fractional Z being equal one of the fractions X or Y by which the phases of the clock signals (PD1 CLK, PD0CLK) applied to the second data registers (FF2) are shifted.

A memory system comprising a memory controller and at least one memory board (DIMM1), wherein the memory board (DIMM1) comprises a digital data buffer according to one of the preceding claims and a plurality of RAM chips (SDRAM1, SDRAM2 ...) in which digital address and Clock signals from the memory controller to each digital data buffer as digital data input signal (Dn) and clock signal (CLK) are applied and the data output signal (Qn) and the clock output signal (QCLK) from the digital data buffer in parallel to the RAM modules (SDRAM1, SDRAM2 ... ).