DE102006043805A1

DE102006043805A1 - Method for simulation of circuit, involves simulating reference basic circuits and scaling simulation results of preceding steps in circuit, where step of scaling of reference basic circuits has scaling of channel width of transistors

Info

Publication number: DE102006043805A1
Application number: DE102006043805A
Authority: DE
Inventors: Domenik Helms
Original assignee: OFFIS eV
Current assignee: OFFIS eV
Priority date: 2006-09-13
Filing date: 2006-09-13
Publication date: 2008-03-27

Abstract

The method involves simulating a given number of reference basic circuits and scaling the simulation results of the preceding steps in the circuit. The step of scaling of the reference basic circuits has a scaling of a channel width of the transistors in the reference basic circuits. The reference basic circuits have two different circuits for a n-channel metal oxide semiconductor-Transistor and a p-channel metal oxide semiconductor-Transistor. The step of scaling of the simulation results is implemented in consideration of switching status of a transistor of the circuit. Independent claims are also included for the following: (1) a storage medium, on which a program is stored for implementing the method (2) an electronic data processing system, on which a program is stored for implementing the method.

Description

Die Erfindung betrifft ein Verfahren zur Simulation elektrischer Schaltkreise.The The invention relates to a method for simulating electrical circuits.

Zur Entwicklung von elektrischen Schaltkreisen, insbesondere integrierten Schaltkreisen, müssen die Schaltkreise in verschiedener Hinsicht simuliert werden, um deren Verhalten nach der Herstellung vorhersagen zu können. Die Simulation integrierter Schaltkreise erfolgt zum Beispiel basierend auf BSIM3-Modellen, welche u.a. über das Internet öffentlich zugänglich sind und abgeändert oder ergänzt werden können, so dass sie in leistungsfähige Simulationswerkzeuge integriert werden können.to Development of electrical circuits, especially integrated Circuits, need the circuits are simulated in various ways to to be able to predict their behavior after production. The Simulation of integrated circuits is based, for example, based on BSIM3 models, which et al above the internet in public accessible are and changed or supplemented can be making them powerful Simulation tools can be integrated.

Dabei gewinnen die statischen Verluste integrierte Schaltungen aufgrund von Leckströmen an Bedeutung. Bisher waren die dominierende und damit alleine interessierende Ursache für den Leistungsverbrauch von integrierten CMOS-Schaltungen die dynamischen Leistungsverluste aufgrund des Umschaltens der logischen Schaltungen von einem logischen Zustand in einen anderen. Durch die fortschreitende Reduzierung der Strukturgrößen integrierter Schaltkreise, steigt jedoch der absolute und der relative Anteil statischer Leistungsverluste. Es ist daher erforderlich beim Entwurf integrierter Schaltungen, den auf Leckströmen basierenden Anteil der Leistung für den späteren Betrieb der Schaltkreise möglichst präzise vorherzusagen. Bekannte Verfahren verwenden abstrakte Modelle, die nicht alle Parameter, wie zum Beispiel die Spannungsversorgung, die Temperatur oder die Schwellspannung bzw. die Vorladung des Halbleitersubstrats mit einer Bias-Spannung, berücksichtigen, da mit herkömmlichen Simulationswerkzeugen und herkömmlichen Konzepten die Simulation komplexer Schaltkreise mit einer großen Anzahl von Komponenten (z.B. Transistoren) einen zu hohen Rechenaufwand erfordert.there the static losses gain integrated circuits due to of leakage currents in importance. So far, the dominant and therefore alone interested Cause for the power consumption of CMOS integrated circuits the dynamic power losses due to the switching of the logical circuits from a logical one State in another. Through the progressive reduction the structure sizes integrated Circuits, however, increases the absolute and the relative proportion static power losses. It is therefore necessary in the design integrated circuits, the leakage currents based share of Performance for later Operation of the circuits as possible precise predict. Known methods use abstract models that not all parameters, such as the power supply, the Temperature or the threshold voltage or the precharge of the semiconductor substrate with a bias voltage, take into account, there with conventional Simulation tools and conventional Concepts simulating complex circuits with a large number of components (e.g., transistors) is too high a computational burden requires.

Ein bekanntes Verfahren zur Simulation der Verluste durch Leckströme unter Berücksichtigung von Temperatur-, Versorgungsspannungs- und Schwellspannungsschwankungen basiert auf einer Simulation vollständiger Gatter auf Transistorebene. Die simulierten Ergebnisse werden in Form von Tabellenwerten in vereinfachter Form auf der Schaltkreisebene bereitgestellt, um auf der komplexeren Schaltkreisebene eine Simulation der statischen Verluste mit vertretbarem Aufwand zu ermöglichen. Die bekannten Verfahren verwenden zur Bestimmung der Leckströme weiter die Anzahl der Transistoren einer gesamten Schaltung, einen Technologie spezifischen normierten Einheitsleckstrom, welcher basierend auf den Simulationen ganzer Gatter oder Standardzellen auf Transistorebene bestimmt wurde. Zusätzlich werden mittels der Simulationen auf der Gatterebene die Designparameter, in welche die spezifischen Eigenschaften einer Schaltkreiskomponente, wie das Layout, die Transistorskalierung oder auch die Stapelung von Transistoren einfließen, mit berücksichtigt. Die Simulation der Gatter erfolgt unter Berücksichtigung aller Zustände der Eingangssignale. Nachteilig an dem bekannten Verfahren ist jedoch die Notwendigkeit, für hinreichend genaue Simulationsergebnisse wieder auf die Transistorebene bzw. die Modelle auf Transistorebene zurückgreifen zu müssen. Dadurch wird das Verfahren aufwendig und der Rechenaufwand sehr groß. Die wesentlichen Nachteile des bekannten Ansatzes liegen darin, dass die gewählten Parameter in Form von Einheitsströmen die Variabilität der Gate- und Subthreshold-Leckströme bei NMOS- und PMOS-Transistoren nur unvollständig berücksichtigen. Die Parameter zur Definition des Verhaltens von Gattern bezüglich Parameterschwankungen hängen wechselseitig voneinander ab, was die Simulationsergebnisse negativ beein flusst. Prozessschwankungen wie Intra-Die werden bei den bekannten Verfahren ebenfalls nicht berücksichtigt.One known method for the simulation of losses due to leakage currents consideration of temperature, supply voltage and threshold voltage fluctuations is based on a simulation of complete gates at the transistor level. The simulated results are in the form of table values in simplified form provided at the circuit level to the more complex circuit level a simulation of the static To allow losses at a reasonable cost. The known methods continue to use the number of transistors to determine the leakage currents an entire circuit, a technology specific normalized Unit leakage current, which based on the simulations whole Gate or standard cells at the transistor level. In addition will be using the gate level simulations the design parameters, into which the specific characteristics of a circuit component, like the layout, the transistor scaling or the stacking of transistors, taken into account. The Simulation of the gates takes place taking into account all states of the Input signals. However, a disadvantage of the known method is the need for sufficiently accurate simulation results back to the transistor level or to have to resort to the models at the transistor level. Thereby the process is complicated and the computational effort very large. The essential Disadvantages of the known approach are that the selected parameters in the form of unit currents the variability the gate and subthreshold leakage currents in NMOS and PMOS transistors only incomplete consider. The parameters for defining the behavior of gates with respect to parameter variations hang mutually different, which the simulation results negative influenced. Process fluctuations such as intra-die are known Procedure also not considered.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Simulation integrierter Schaltkreise bereitzustellen, welches einen geringen Rechenaufwand erfordert und gute Simulationsergebnisse hervorbringt.It It is an object of the present invention to provide a method of simulation To provide integrated circuits, which has a low Requires computational effort and produces good simulation results.

Gemäß einem vorteilhaften Aspekt der Erfindung wird ein Verfahren zur Simulation einer Schaltung, welche eine Mehrzahl von Transistoren umfasst, bereitgestellt, welches die Schritte aufweist: Simulieren einer vorgegebenen Anzahl von Referenzgrundschaltungen auf Transistorebene, Skalieren der Simulationsergebnisse des vorangegangenen Schrittes auf die zu simulierenden Schaltungen aus mehreren Transistoren und Simulieren der Schaltung basierend auf den skalierten Simulationsergebnissen der Referenzgrundschaltungen. Durch diese Schritte gemäß der vorliegenden Erfindung werden unabhängig von der konkreten Beschaltung von Transistoren in einer größeren Einheit, wie z.B. einer Standardzelle, einem logischen Gatter oder einem Register nur ganz bestimmte ausgewählte Referenzgrundschaltungen von einem oder mehreren Transistoren bereitgestellt und diese auf Transistorebene simuliert. Die Anzahl und Komplexität der Referenzgrundschaltungen ist vorteilhafter Weise geringer als die Anzahl der Gatter oder Standardzellen eines bestimmten Prozesses in einer Technologie. Eine Referenzgrundschaltung ist vorteilhafter Weise einfacher aufgebaut als die zu simulierende Schaltung. Beispielsweise kann eine Referenzgrundschaltung aus einem konkret beschalteten Transistor bestehen. Ebenfalls denkbar sind Referenzgrundschaltungen bestehend aus zwei oder mehr Transistoren. Zur Simulation eines kompletten Gatters auf Gatter- oder Registertransferebene werden dann nicht die gesamten Gatter unter Zugrundelegung spezifischer Transistormodelle für die konkrete Beschaltung in dem zu simulierenden Gatter herangezogen. Stattdessen wird das Gatter auf die vordefinierten Referenzgrundschaltungen zurückgeführt. D.h. vorteilhaft können z.B. nur die Referenzgrundschaltungen bezüglich verschiedener Parameter simuliert und die Simulationsergebnisse auf die Gatterebene skaliert werden. Bei dem erfindungsgemäßen Simulationsverfahren ergeben sich zahlreiche Vorteile. Ein vorteilhafter Aspekt besteht darin, dass die Simulation auf Transistorebene nur noch für die definierte und begrenzte Anzahl von Referenzgrundschaltungen erfolgen muss. Bei einer Vielzahl verschiedener Gatter bzw. Standardzellen ergibt sich eine große Anzahl unterschiedlicher Beschaltungen für einen einzelnen Transistor innerhalb der Zellen. So können zum Beispiel Parallel- und Reihenschaltungen von Transistoren in den unterschiedlichsten Zahlen und Anordnungen auftreten. Erfindungsgemäß wird diese Vielzahl von Möglichkeiten auf eine deutlich geringere Anzahl von Referenzgrundschaltungen begrenzt, welche sodann auf Transistorebene unter Berücksichtigung der verschiedensten Einflüsse bzw. Parameterschwankungen simuliert werden können. Gemäß der vorliegenden Erfindung werden auch Verknüpfungen, d.h. Schaltungen von zahlreichen Transistoren, die sich nicht unmittelbar auf die vier Referenzgrundschaltungen zurückführen lassen, automatisch auf die jeweils fehlerärmste Weise durch die vorhandenen Referenzgatter abgebildet. Sollte sich z.B. ergeben, dass die Reihenschaltung von drei sperrenden NMOS-Transistoren mit beispielsweise 500 nm Breite sich effektiv so verhält wie ein sperrender NMOS-Transistor von 700 nm Breite und ein offener NMOS-Transistor von 130 nm Breite, so wird anstelle des physikalisch näheren Modells das simulatorisch bessere Ergebnis durch Auswahl des Modells mit dem geringsten Fehler erreicht. Das Verfahren gemäß den vorgenannten vorteilhaften Aspekten der Erfindung eignet sich insbesondere zur Simulation von Leckströmen. Derartige Leckströme können insbesondere bei Transistoren, wie z.B. NMOS- und PMOS-Transistoren eines CMOS-Prozesses auftreten.According to an advantageous aspect of the invention, there is provided a method of simulating a circuit comprising a plurality of transistors, comprising the steps of: simulating a predetermined number of transistor-level reference primitives, scaling the simulation results of the previous step to the multiple-to-simulate circuits Transistors and simulating the circuit based on the scaled simulation results of the reference basic circuits. By means of these steps according to the present invention, regardless of the actual wiring of transistors in a larger unit, such as a standard cell, a logic gate or a register, only certain selected reference fundamental circuits are provided by one or more transistors and simulated at the transistor level. The number and complexity of the reference primitives is advantageously less than the number of gates or standard cells of a particular process in a technology. A reference basic circuit is advantageously constructed simpler than the circuit to be simulated. For example, a reference basic circuit may consist of a specifically wired transistor. Also conceivable are reference basic circuits consisting of two or more Transistors. For the simulation of a complete gate on gate or register transfer plane then not the entire gate based on specific transistor models are used for the specific wiring in the gate to be simulated. Instead, the gate is returned to the predefined reference primitives. This means that, for example, only the reference basic circuits with respect to various parameters can be simulated and the simulation results scaled to the gate level. In the simulation method according to the invention there are numerous advantages. An advantageous aspect is that the simulation at the transistor level only has to be done for the defined and limited number of reference basic circuits. In a plurality of different gates or standard cells, a large number of different circuits for a single transistor within the cells results. For example, parallel and series switching of transistors in a variety of numbers and arrangements may occur. According to the invention, this multiplicity of possibilities is limited to a significantly smaller number of reference basic circuits, which can then be simulated at the transistor level, taking into account the various influences or parameter fluctuations. According to the present invention also links, ie circuits of numerous transistors, which can not be attributed directly to the four reference basic circuits, automatically mapped in the most error-prone manner by the existing reference gates. For example, should it appear that the series connection of three blocking NMOS transistors, for example, 500 nm wide effectively behaves as a blocking NMOS transistor of 700 nm width and an open NMOS transistor of 130 nm width, so instead of the physically closer Model that achieves simulatively better results by selecting the model with the least error. The method according to the aforementioned advantageous aspects of the invention is particularly suitable for the simulation of leakage currents. Such leakage currents can occur in particular in the case of transistors, such as, for example, NMOS and PMOS transistors of a CMOS process.

Gemäß einer weiteren vorteilhaften Ausgestaltung umfasst der Schritt des Skalierens der Referenzgrundschaltung ein Skalieren der Kanalweite der Transistoren in der Referenzgrundschaltung. Bei den herkömmlichen Verfahren können z.B. die Leckströme einer zu simulierenden vorteilhaften Schaltung, wie einem Gatter, bei gleicher Funktionsweise immer noch variieren, so dass die Simulationsergebnisse von den tatsächlichen Werten deutlich abweichen. Dies liegt unter anderem darin begründet, dass die Grundtypen der Gatter mit unterschiedlich dimensionierten Transistoren trotz gleicher Funktionalität eingesetzt werden können. Demnach reicht ein einzelner Modellierungsschritt je Gatter nicht aus. Die vorlie gende Erfindung wird dem durch die Verwendung bzw. Modellierung der effektiven Kanalbreiten für jedes Gatter in einer effektiven Weise gerecht.According to one Another advantageous embodiment comprises the step of scaling the reference basic circuit, a scaling of the channel width of the transistors in the reference basic circuit. In the conventional methods, e.g. the leakage currents an advantageous circuit to be simulated, such as a gate, with the same functioning still vary, so that the simulation results from the actual Values differ significantly. This is partly due to the fact that the basic types of gates with different sized transistors despite the same functionality can be used. Thus, a single modeling step per gate is not enough out. The present invention is the by the use or Modeling the effective channel widths for each gate in an effective one Way fair.

Gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung umfasst die feste Anzahl von Referenzgrundschaltungen je zwei verschiedene Beschaltungen für jeweils einen Transistortyp, insbesondere einen NMOS-Transistor und einen PMOS-Transistor. Demnach kommen bei dieser vorteilhaften Ausgestaltung vier Referenzgrundschaltungen in Betracht, nämlich zwei mit einem einzelnen PMOS-Transistor und zwei mit einem einzelnen NMOS-Transistor. Dieser Aspekt der vorliegenden Erfindung wird der Tatsache gerecht, dass es bei logischen digitalen Schaltungen im Wesentlichen zwei Zustände, nämlich leitend und gesperrt, gibt. Bei zwei Transistoren eines CMOS-Prozesses ergeben sich vier Möglichkeiten für die Referenzgrundschaltung. Bei anderen Prozessen kann sich demnach eine abweichende Anzahl von Grundschaltungen ergeben.According to one Advantageous aspect of the present invention includes the solid Number of reference basic circuits per two different circuits for each a transistor type, in particular an NMOS transistor and a PMOS transistor. Accordingly, come in this advantageous embodiment four reference basic circuits, namely two with a single PMOS transistor and two with a single NMOS transistor. This Aspect of the present invention satisfies the fact that it in logic digital circuits essentially two states, namely conducting and locked, there. For two transistors of a CMOS process result four possibilities for the Reference basic circuit. For other processes can accordingly give a different number of basic circuits.

Gemäß einem vorteilhaften Aspekt der Erfindung wird bei dem Schritt des Skalierens der Simulationsergebnisse der Referenzgrundschaltungen ein Schaltzustand eines Transistors der zu simulierenden Schaltung berücksichtigt. Für die Skalierung der Referenzgrundschaltungen auf die nächst höhere Ebene, wie z.B. die Gatterebene, werden demnach z.B. die Schaltzustände der Eingänge der Gatter berücksichtigt, welche sich auf die Schaltzustände der Transistoren, welche in dem Gatter angeordnet sind, auswirken. Dabei wird erfindungsgemäß in vorteilhafter Weise berücksichtigt, dass spezifische Grundschaltungen in einer vorteilhaften Weise skaliert und kombiniert werden können und damit eine sehr genaue Aussage über das Verhalten komplexerer Schaltungen möglich ist. Der Rückgriff auf die Simulationsergebnisse der Referenzgrundschaltungen erfolgt erfindungsgemäß mittels Tabellen oder Ähnlichem. Die Schaltzustände von logischen Gattern oder Ähnlichem spielen hierbei eine wichtige Rolle. Demnach lassen sich z.B. leitende und nicht leitende Transistoren in vorteilhafter Weise auf bestimmte Referenzgrundschaltungen zurückführen, bzw. durch diese modellieren. Auch wenn eine allgemeine Modellierung durch eine Referenzgrundschaltung für das gesamte Verhalten von Transistoren einer Komplexeren Schaltung nicht mit der erforderlichen Genauigkeit möglich sein kann, kann für logische Schaltungen unter Berücksichtigung der Schaltzustände eine Vorhersage bzw. Modellierung mit hoher Genauigkeit erzielt werden. Die simulierten Eigenschaften der Referenzgrundschaltungen können nicht nur auf die nächst höhere Entwurfsebene, d.h. z.B. von der Transistorebene auf die Gattereben skaliert werden, sondern je nach Vorgehensweise auch direkt auf die übernächste, die Register-Transfer-Ebene oder eine noch höhere Ebenen. So wird die zu simulierende Schaltung für jeden einzelnen Eingangszustand der Schaltung, wie z.B. des Gatters, durch den Satz von skalierten Referenzgrundschaltungen charakterisiert.According to an advantageous aspect of the invention, in the step of scaling the simulation results of the reference basic circuits, a switching state of a transistor of the circuit to be simulated is taken into account. For the scaling of the reference basic circuits to the next higher level, such as the gate level, therefore, for example, the switching states of the inputs of the gates are taken into account, which affect the switching states of the transistors which are arranged in the gate. In this case, according to the invention, it is advantageously taken into account that specific basic circuits can be scaled and combined in an advantageous manner, and thus a very precise statement about the behavior of more complex circuits is possible. The recourse to the simulation results of the reference basic circuits according to the invention by means of tables or the like. The switching states of logic gates or the like play an important role in this case. Accordingly, for example, conductive and non-conductive transistors can advantageously be attributed to specific reference basic circuits or modeled by them. Although general modeling by a basic reference circuit may not be possible with the required accuracy for the overall performance of transistors of a more complex circuit, logic circuits can be predicted with high accuracy considering the switching states. The simulated properties of the reference basic circuits can be scaled not only to the next higher design level, ie, for example, from the transistor level to the gate level, but depending on the procedure also directly to the next but one, the register transfer level or even higher levels. Thus, the circuit to be simulated becomes available for each individual input For example, the circuit, such as the gate, is characterized by the set of scaled reference primitives.

Gemäß einem anderen vorteilhaften Aspekt der Erfindung werden die Simulationsergebnisse der Simulation der Referenzgrundschaltungen mittels linearer Regression auf die zu simulierende Schaltung interpoliert und extrapoliert. Die lineare Regression stellt dabei ein sehr einfaches Mittel zur Simulation nicht simulierter Punkte dar. Die Simulation auf der komplexeren Schaltungsebene, wie z.B. auf Gatterebene oder Registertransferebene, kann sich erfindungsgemäß auf wenige ausgewählte Simulationswerte bzw. Parameterwerte beschränken. Die so ermittelten Werte können dann erfindungsgemäß dazu verwendet werden, einen Satz von Gewichtungsparametern bereitzustellen, welche bei der linearen Regression dazu eingesetzt werden, die vorhandenen Simulationsergebnisse auf noch unbekannte Parameterwerte zu inter- oder zu extrapolieren.According to one Another advantageous aspect of the invention will be the simulation results the simulation of the reference basic circuits by means of linear regression interpolated and extrapolated to the circuit to be simulated. The linear regression is a very simple means to Simulation of non-simulated points. The simulation on the more complex circuit level, such as at the gate level or register transfer level, can according to the invention to a few selected Restrict simulation values or parameter values. The values determined in this way can then used according to the invention be to provide a set of weighting parameters which used in linear regression, the existing ones Simulation results to unknown parameter values. or to extrapolate.

Gemäß einem weiteren Aspekt der Erfindung wird die zu simulierende Schaltung auf Gatterebene simuliert, und gemäß einer weiteren Ausgestaltung wird sodann eine Schaltung auf Register-Transfer-Ebene auf Basis der Simulationsergebnisse auf Gatterebene simuliert.According to one Another aspect of the invention is the circuit to be simulated simulated at the gate level, and according to another embodiment then a circuit is based on register-transfer level simulation results at the gate level.

Gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung werden absolute Abweichungen, wie z.B. Inter-Die Variationen, und statistische Schwankungen, wie z.B. Intra-Die Variationen, wichtiger Parameter mittels der Referenzgrundschaltungen simuliert und modelliert. Das ist deshalb vorteilhaft, weil dieser selbst für Einzeltransistoren recht aufwändige Simulationsvorgang unter Berück sichtigung des vorgenannten Verfahrensschrittes nicht mehr für ganze Gatter oder Registertransferstrukturen durchgeführt werden muss.According to one Advantageous aspect of the present invention will be absolute Deviations, e.g. Inter-the variations, and statistical fluctuations, such as. Intra-The Variations, important parameters by means of Reference basic circuits simulated and modeled. That's why advantageous because this is right even for single transistors complex Simulation process under consideration the above method step no longer for whole Gates or register transfer structures must be performed.

Gemäß einem weiteren vorteilhaften Aspekt der Erfindung wird die Häufigkeit des Auftretens eines Komponentenzustandes bei der Simulation berücksichtigt. Gemäß diesem vorteilhaften Aspekt der vorliegenden Erfindung wird die Simulation einer zu simulierenden Schaltung weiter vereinfacht. Anstelle einer Simulation über alle auftretenden Komponentenzustände wird die Simulation mittels einer statistischen Auswertung der Auftrittshäufigkeit oder auch Auftrittswahrscheinlichkeit eines Komponentenzustandes reduziert. Eine Komponente bezeichnet hier sowohl Gatter, ganze Register sowie logische Schaltungen aus einer Vielzahl von Gattern uvm. Die Auftrittswahrscheinlichkeit kann vorteilhaft als Koeffizient für die Modellierung von Kanalweiten der Referenzgrundschaltungen in Bezug auf die zu simulierende Schaltung eingesetzt werden. Dabei werden z.B. die effektiven Kanalweiten für einen bestimmten Eingangszustand der zu simulierenden Schaltung definiert und die weiteren Eingangszustände als Produkte der Auftrittswahrscheinlichkeit und einem darauf basierenden zusätzlichen Anteil der effektiven Kanalweite berücksichtigt.According to one Another advantageous aspect of the invention is the frequency the occurrence of a component state in the simulation considered. According to this Advantageous aspect of the present invention is the simulation a circuit to be simulated further simplified. Instead of a Simulation over all occurring component states, the simulation using a statistical evaluation of the frequency of occurrence or probability of occurrence of a component state. A component called here both gates, whole registers as well as logical circuits out a variety of gates and much more. The probability of occurrence may be advantageous as a coefficient for modeling channel widths the reference basic circuits with respect to the circuit to be simulated be used. In doing so, e.g. the effective channel widths for one defined input state of the circuit to be simulated and the other input states as products of probability of occurrence and one based on it additional Considered proportion of effective channel width.

Auch die Parameter, wie Temperatur, Versorgungsspannung und Bias-Spannung müssen lediglich auf Transistorebene, also für die Referenzgrundschaltungen einmalig mit hoher Genauigkeit simuliert werden. Für die Gatter einer Bibliothek sind nachfolgend nur wenige Simulationen durchzuführen, da diese auf die zuvor simulierten Ergebnisse zurückgreifen können. Registertransferkomponenten müssen nicht mehr als ganze simuliert werden. So ist es gemäß der vorliegenden Erfindung möglich, beispielsweise lediglich Simulationen bei 30° bis 70° auszuführen und darauf basierend das Verhalten von Gattern oder aus mehreren Gattern bestehenden Komponenten bei 150° zu simulieren, soweit die Referenzgrundschaltungen bei 150° simuliert worden sind. Zusätzlich ist es möglich, Effekte, wie z.B. eine Schwankung der Oxiddicke (d.h. des Gate-Oxids der Transistoren), zu simulieren, obgleich die Gatter lediglich bei verschiedenen Temperaturen und Spannungen simuliert wurden. Dies gelingt durch den Rückgriff auf die Simulationen der Referenzgrundschaltungen.Also the parameters, such as temperature, supply voltage and bias voltage have to only at the transistor level, ie for the reference basic circuits be simulated once with high accuracy. For the gates In the following, only a few simulations have to be performed on a library since These can rely on the previously simulated results. Register transfer components have to no more than whole simulations. So it is according to the present Invention possible, For example, only perform simulations at 30 ° to 70 ° and based on that Behavior of gates or multiple gate components at 150 ° to simulate as far as the reference basic circuits simulate at 150 ° have been. additionally Is it possible, Effects, e.g. a variation in the oxide thickness (i.e., the gate oxide the transistors), although the gates are only were simulated at different temperatures and voltages. This succeeds through the recourse on the simulations of the reference basic circuits.

Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend anhand von Figuren erläutert. Es zeigt:embodiments The present invention will be described below with reference to FIGS explained. It shows:

1 einen Satz von Referenzgrundschaltungen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, 1 a set of reference primitives according to an embodiment of the present invention,

2(a), (b) ein NAND-Gatter und einen Inverter zur Erläuterung eines Ausführungsbeispiels der vorliegenden Erfindung, 2 (a) (b) a NAND gate and an inverter for explaining an embodiment of the present invention;

3 zwei Diagramme zur Erläuterung der linearen Regression gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, 3 two diagrams for explaining the linear regression according to an embodiment of the present invention,

4 weitere Diagramme (a), (b), (c), (d) zur Erläuterung der linearen Kombination von NMOS- und PMOS-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, und 4 Further diagrams (a), (b), (c), (d) for explaining the linear combination of NMOS and PMOS transistors according to an embodiment of the present invention, and

5 ein ausführliches Diagramm zur Erläuterung der Vorgehensweise gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. 5 a detailed diagram for explaining the procedure according to an embodiment of the present invention.

1 zeigt die vier Referenzgrundschaltungen N0, P0, N1, P1 in einer beispielhaften Beschaltung. Die als N0, P0, N1, P1 dargestellten Referenztransistoren basieren auf der kanonischen Art und Weise, Referenzgrundschaltungen für das erfindungsgemäße Verfahren zu schaffen. Die Referenzgrundschaltung N0 ist ein NMOS-Transistor, welcher aufgrund der äußeren Beschaltung bzw. der Spannungen an Gate, Source und Drain in einem gesperrten Zustand ist und demnach ein Drain-Source-Potential sperrt. Die Bulk-Spannung kann durch die Spannungsquelle V_BN0 bereitgestellt und ggf. variiert werden. Der Transistor ist mit Drain und Source zwischen die Versorgungsspannung V_DD geschaltet. Der PMOS-Transistor gemäß der Referenzgrundschaltung P0 befindet sich in der dargestellten Beschattung mittels der Versorgungsspannung V_DD in einem leitenden Zustand. Es liegt jedoch kein Drain-Source-Potential an, so dass kein Strom fließt. Ebenso ist der NMOS-Transistor gemäß dem Referenzmodell N1 in leiten dem Zustand, ohne dass ein Drain-Source-Potential anliegt, wohingegen der PMOS-Transistor gemäß der Referenzgrundschaltung P1 in einem gesperrten Zustand ist und die Drain-Source-Spannung V_DD anliegt. Über die jeweiligen Bulk-Spannungen V_BN1, V_BP1, V_BP0 können die Potentiale am Bulk des jeweiligen Transistors eingestellt und variiert werden. Durch die vier Referenzgrundschaltungen N0, P0, N1 und P1 werden spezifische Grundbeschaltungen für einen NMOS-Transistor, nämlich jeweils zwei, abgedeckt. Es ist erfindungsgemäß vorstellbar, dass zur Modellierung, wie sie in dieser Anmeldung vorgeschlagen wird, zahlreiche verschiedene andere mögliche Beschaltungen auch aus mehreren Transistoren hinzugezogen werden. Die vier dargestellten Referenzgrundschaltungen stellen insoweit eine Art minimale Referenzmodellierung für einen typischen CMOS-Prozess, welcher NMOS- und PMOS-Transistoren anbietet, dar. Die Referenztransistoren N0, P0, N1, P1 werden im Hinblick auf verschiedene Parameter simuliert. Die Parameter bzw. die Simulationsergebnisse der vier Referenztransistoren werden abgetastet und in Tabellen abgelegt. Die so ermittelten Parameter beziehen sich auf bekannte BSIM-Modelle, wie sie in der Schaltungssimulation allgemein verwendet werden. Wie später noch näher erläutert wird, kann unter Einsatz der so ermittelten BSIM-Parameter auf Gatterebene ein Modell für alle Standardzellen erzeugt werden. Typischerweise erfolgt die Simulation einer Schaltung aus den Standardzellen später unter Einsatz von SPICE oder PSPICE. Ein weiterer vorteilhafter Aspekt der vorliegenden Erfindung besteht darin, eine lineare Regression einzusetzen, um die effektive Kanalweite von beispielsweise vier Referenztransistoren N0, P0, N1, P1 für jeden Eingangszustand eines Gatters zu erhalten. Dieser Aspekt wird weiter unten unter Bezugnahme auf die 2 erläutert. 1 shows the four reference basic circuits N0, P0, N1, P1 in an exemplary circuit. The reference transistors shown as N0, P0, N1, P1 are based on the canonical way of providing reference basic circuits for the method according to the invention. The reference basic circuit N0 is an NMOS transistor, which is in a locked state due to the external wiring or the voltages at the gate, source and drain, and thus blocks a drain-source potential. The bulk voltage can be provided by the voltage source V _BN0 and possibly varied. The transistor is connected with drain and source between the supply voltage V _DD . The PMOS transistor according to the reference basic circuit P0 is in the illustrated shading by means of the supply voltage V _DD in a conductive state. However, there is no drain-source potential, so that no current flows. Also, the NMOS transistor according to the reference model N1 is in the state in which no drain-source potential is applied, whereas the PMOS transistor according to the reference basic circuit P1 is in a locked state and the drain-source voltage V _DD is applied. The potentials at the bulk of the respective transistor can be adjusted and varied via the respective bulk voltages V _BN1 , V _BP1 , V _BP0 . The four reference basic circuits N0, P0, N1 and P1 cover specific basic circuits for one NMOS transistor, namely two in each case. It is inventively conceivable that for modeling, as proposed in this application, numerous different other possible circuits are also drawn from a plurality of transistors. The four illustrated basic reference circuits thus provide some sort of minimal reference modeling for a typical CMOS process that offers NMOS and PMOS transistors. The reference transistors N0, P0, N1, P1 are simulated in terms of various parameters. The parameters or the simulation results of the four reference transistors are sampled and stored in tables. The parameters thus obtained relate to known BSIM models, as commonly used in circuit simulation. As will be explained in more detail later, a model for all standard cells can be generated using the thus determined BSIM parameters at the gate level. Typically, the simulation of a circuit from the standard cells will later be done using SPICE or PSPICE. Another advantageous aspect of the present invention is to use linear regression to obtain the effective channel width of, for example, four reference transistors N0, P0, N1, P1 for each input state of a gate. This aspect will be discussed below with reference to the 2 explained.

Die Modellierung der Temperaturschwankungen, der Versorgungsspannung und der Bulk-Spannung erfolgt nach den üblichen Verfahren. Für jeden Transistor N0, N1, P0 und P1 werden innerhalb eines typischen Parameterraumes äquidistante Werte für Kombinationen von Parametern ermittelt. Bei den hier verwendeten vier Transistor-Grundschaltungen sind z.B. 12.000 Simulationswerte zu berücksichtigen. Für jeden Simulationspunkt wird die Summe der Leckströme aus Subthreshold, Gate und PN-Übergang ermittelt. Bei Verwendung einer Interpolation zwi schen den Abtastwerten wird die Genauigkeit durch Interpolation der Exponenten der Ströme gegenüber der Interpolation der Ströme an sich erhöht. Die Fehler, welche aus der Abtastung resultieren, werden über einen kompletten Satz von Messungen innerhalb des Parameterbereiches gemittelt.The Modeling the temperature fluctuations, the supply voltage and the bulk voltage is done by the usual methods. For each Transistor N0, N1, P0 and P1 become equidistant within a typical parameter space Values for Combinations of parameters determined. For the four used here Basic transistor circuits are e.g. 12,000 simulation values too consider. For each Simulation point will be the sum of the leakage currents from subthreshold, gate and PN junction determined. When using interpolation between the samples the accuracy is calculated by interpolating the exponents of the currents against the Interpolation of the currents increased in itself. The errors that result from the sampling are over one complete set of measurements within the parameter range averaged.

Das Modell gemäß der vorliegenden Erfindung ermöglicht die Abschätzung zweier Grundtypen von Herstellungsschwankungen: Solche, die zwischen mehreren Halbleitersubstraten (Dies) bestehen und in einer systematischen Abweichung eines Prozessparameters resultieren und solche, die innerhalb eines dies auftreten und in einer zufälligen Abweichung eines Prozessparameters zwischen den Transistoren resultieren. Die Modellierungsmethodik ist wie folgt: Für jeden Abtastpunkt wird der Leckstrom nicht nur bei nominalen Werten, sondern auch mit einer Abweichung von ± Δ jedes Parameters simuliert. Berücksichtigt man drei Prozessparameter für jeden Abtastpunkt, ergeben sich sieben Simulationen: I (L, T_OX, N), I (L ± Δ_L, T_OX, N), I (L, T_OX ± Δ_T, N) und I (L, T_OX, N ± Δ_N), wobei L die nominale Länge, T_OX die nominale Oxiddicke und N die nominale Kanaldotierung ist. Die nominale Länge L, die nominale Oxid-Dicke T_OX und die nominale Kanaldotierung N werden lediglich beispielhaft aufgeführt. Natürlich ist die Berücksichtigung weiterer Parameter problemlos möglich. Grundsätzlich arbeitet das erfindungsgemäße Verfahren mit jedem der ca. 700 in BSIM einstellbaren Parameter und lässt sich im Unterschied zu herkömmlichen Verfahren auch ohne großen Aufwand auf eine sehr hohe Anzahl von Parametern ausweiten, da ausschließlich die Referenzgrundschaltungen und nicht jedes einzelne Gatter mit jedem Parameter charakterisiert werden muss. Geht man von einer Trennbarkeit aus, lässt sich ein 3D-Taylor-Polynom zweiter Ordnung entwickeln und die Auswirkung auf den Erwartungswert berechnen. Wenn die Eingangsparameter statistisch voneinander abhängen, lässt sich dies ebenfalls durch geeignete Gleichungen berücksichtigen. Hierfür ist die folgende Gleichung zu berücksichtigen: E(I(I, t, n)) = I0 + E(f(I)) + E(g(t)) + E(h(n)) The model according to the present invention allows the estimation of two basic types of manufacturing variations: those that exist between multiple semiconductor substrates (dies) resulting in a systematic deviation of a process parameter and those that occur within it and in a random deviation of a process parameter between the transistors result. The modeling methodology is as follows: For each sample point, the leakage current is simulated not only at nominal values but also with a deviation of ± Δ of each parameter. Taking into account three process parameters for each sample point, there are seven simulations: I (L, T _OX, N), I (L ± Δ _L, T _OX, N), I (L, T _OX ± Δ _T, N) and I (L T _OX, N ± Δ _N), where L is the nominal length, T _OX the nominal oxide thickness, and N is the nominal channel doping. The nominal length L, the nominal oxide thickness T _OX and the nominal channel doping N are given by way of example only. Of course, the consideration of further parameters is easily possible. In principle, the method according to the invention works with each of the approximately 700 parameters that can be set in BSIM and, in contrast to conventional methods, can be extended to a very large number of parameters without much effort, since only the reference basic circuits and not every single gate are characterized with each parameter got to. Assuming a separability, a 3D Taylor polynomial of second order can be developed and the effect on the expected value calculated. If the input parameters are statistically interdependent, this can also be accounted for by appropriate equations. For this the following equation has to be considered: E (I (I, t, n)) = I 0 + E (f (I)) + E (g (t)) + E (h (n))

Wenn die vorstehende Gleichung gültig ist, können die Erwartungswerte jedes Parameters unabhängig voneinander berechnet werden. Wenn drei Simulationen verwendet werden, ergibt sich das folgende Taylor-Polynom:

If the above equation is valid, the expected values of each parameter can be calculated independently. If three simulations are used, the following Taylor polynomial results:

Geht man von einer Gauß-Verteilung des Parameters p um den Nominalwert P aus und einer Standardabweichung von σ_P, kann der Erwartungswert in der folgenden geschlossenen Form berechnet werden:

Assuming a Gaussian distribution of the parameter p around the nominal value P and a standard deviation of σ _P , the expectation value can be calculated in the following closed form:

Für einen linear unabhängigen Parameter gilt (I_ + I₊)/2 = I₀, so dass gilt E(I(p)) = I₀. Die simulierte Abweichung wird größer als die typische Variation der Standardabweichung des Parameters P gewählt, um die Genauigkeit zu erhöhen. Der lineare Teil des Taylor-Polynoms trägt nichts zum Erwartungswert für Intra-Die-Abweichungen bei, jedoch ermöglicht er, Inter-Die-Variationen zu berücksichtigen. Somit werden drei Simulationen durchgeführt, so dass eine unabhängige Taylor-Entwicklung zweiter Ordnung der drei genannten Parameter erzielt wird. Um die Genauigkeit zu erhöhen, wird (I₀ – I_)/Δ für negative Abweichungen und (I₊ – I₀)/Δ für positive Variationen verwendet. Der Term "nullter Ordnung" ist für alle Parameter identisch, der Term "erster Ordnung" kann aus Symmetriegründen als trivialer Fall unberücksichtigt bleiben, und der Term "zweiter Ordnung" gibt den Korrekturterm an. Um eine vollständige Taylor-Entwicklung durchzuführen, können weitere Simulationswerte erforderlich sein. Unter der Annahme einer Gauß-Verteilung der Parameter können die linearen Terme aufgrund der Symmetrie entfallen. Damit ergeben sich die verbleibenden unbekannten Terme zu null und eine exakte Integration ist schon bei einer geringen Anzahl von Simulationspunkten möglich. Erfindungsgemäß können Ansätze verwendet werden, die auf der Annahme unkorrellierter Parameter basieren.For a linearly independent parameter, (I_ + I ₊ ) / 2 = I ₀ , so that E (I (p)) = I ₀ . The simulated deviation is chosen to be larger than the typical variation of the standard deviation of the parameter P in order to increase the accuracy. The linear part of the Taylor polynomial does not contribute to the expected value for intra-die deviations, but allows for inter-die variations. Thus, three simulations are performed so that a second order Taylor independent evolution of the three parameters mentioned above is achieved. To increase the accuracy, (I ₀ - I _) / Δ is used for negative deviations and (I ₊ - I ₀ ) / Δ for positive variations. The term "zeroth order" is identical for all parameters, the term "first order" can be disregarded for reasons of symmetry as a trivial case, and the term "second order" specifies the correction term. To perform a full Taylor development, additional simulation values may be required. Assuming a Gaussian distribution of the parameters, the linear terms due to symmetry can be omitted. This results in the remaining unknown terms zero and an exact integration is possible even with a small number of simulation points. According to the invention, approaches based on the assumption of uncorrelated parameters can be used.

Das resultierende Transistormodell unterstützt alle relevanten dynamischen und statischen Parameter für NMOS- und PMOS-Transistoren im leitfähigen und im nicht leitfähigen Zustand. Zur Charakterisierung wird vorab eine größere Anzahl von beispielsweise 84.000 Simulationswerten des einfachen BSIM-Modells der gesamten Leckströme bestimmt. Diese Berechnung ist nur einmal durchzuführen.The resulting transistor model supports all relevant dynamic and static parameters for NMOS and PMOS transistors in the conductive and non-conductive states. For characterization, a larger number of, for example, beforehand 84,000 simulation values of the simple BSIM model of the whole leakage currents certainly. This calculation has to be done only once.

Somit können erfindungsgemäß die zuvor beschriebenen Referenzgrundschaltungen die Abhängigkeit der Leckströme von allen physikalischen Parametern, also den dynamischen und den statischen, wiedergeben. Die grundlegende Idee dieser Beziehung besteht darin, dass das physikalische Verhalten einer größeren Struktur von Transistoren, wie z.B. eines Gatters oder einer aus mehreren Gattern bestehenden Komponente, aus einer Linearkombination des Transistorverhaltens resultieren kann.Consequently can According to the invention reference circuits described the dependence of the leakage currents of all physical parameters, ie dynamic and static, play. The basic idea of this relationship is that the physical behavior of a larger structure of transistors, such as. a gate or one of several gates Component, from a linear combination of the transistor behavior can result.

Die 2(a) und 2(b) zeigen zwei Vertreter typischer Gatter, für welche die vorliegende Erfindung, insbesondere die zuvor erläuterten Referenzgrundschaltungen N0, P0, N1, P1, eingesetzt werden können. 2(a) zeigt ein NOR-Gatter, welches zwei Eingangssignale a1 und b1 und einen Ausgangssignal z1 aufweist. Das NOR-Gatter gemäß 2(a) besteht aus den PMOS-Transistoren M1 und M2 sowie aus den NMOS-Transistoren M3 und M4. Aus 2(b) ist eine typische Schaltung eines Inverters mit den Eingängen a2 und dem Ausgang z2 sowie einem PMOS-Transistor M5 und einem NMOS-Transistor M6, zu entnehmen. Die jeweiligen Bulk-Spannungen aus den 2(a) und 2(b) sind über die Spannungsquellen V_BB definiert, welche vereinfacht alle mit V_BB bezeichnet sind, jedoch nicht die gleichen Spannungspegel aufweisen müssen. Die Modellierung eines Gatters erfolgt unter Berücksichtigung der Anzahl der möglichen Zustände, welche ein Gatter einnehmen kann. Diese steht in Beziehung mit der Anzahl der Eingänge eines logischen Gatters, so dass ein logisches Gatter mit n Eingängen, 2ⁿ mögliche Zustände einnehmen kann. Für jeden Zustand wird nun gemäß diesem Aspekt der Erfindung eine spezifische Linearkombination der Referenztransistoren gefunden, wobei zusätzlich zur Auswahl der Referenztransistoren für den jeweiligen Zustand auch noch eine effektive Kanalweite für jeden der Referenztransistoren bestimmt wird. Die lineare Regression löst die vorgenannten Schritte gleichzeitig. Die vier Referenzgrundschaltungen werden bei einer Kanalweite von je 1000 nm durchgemessen. Dies ist eine ausreichend große Transistorweite, so dass die Randeffekte nicht mehr berücksichtigt werden müssen. Ergibt sich aufgrund der linearen Regression nun z.B. ein bestimmter Parametersatz für N0, P0, N1, P1 von 1.34, 0.54, 0.01 und 0.34, sind die ermittelten Werte mit 1000 nm als effektive Kanalweiten zu verstehen. Daraus ergeben sich für die Referenzgrundschaltungen effektive Kanalweiten zu 1340 nm, 540 nm, 10 nm, 340 nm. Die Referenztransistoren N0, N1, P0, P1 werden somit für den jeweiligen Zustand der Eingangssignale derart skaliert und linear kombiniert, dass diese das Verhalten der tatsächlich realisierten Transistoren, wie z.B. M1 bis M4 für das NOR-Gatter und M5 und M6 für den Inverter INV, bei dem jeweiligen Eingangszustand modellieren. Für ein Gatter mit n Eingängen ergeben sich bei m Referenztransistoren (d.h. den hier verwendeten Referenzgrundschaltungen somit m·2ⁿ mögliche Kanalweiten der Referenztransistoren N0, N1, P0, P1, welche in einer Tabelle, wie sie weiter unten dargestellt ist, gespeichert werden. Bei dem NOR-Gatter ergeben sich demnach 4·2ⁿ = 16 mögliche Kanalweiten und für den Inverter 4·2ⁿ = 8 Kanalweiten. Die zugrundegelegten Referenzgrundschaltungen N0, P0, N1, P1 sind für alle Gatter, die modelliert werden, bis auf ihre Skalierung gleich. Dem erfindungsgemäßen Verfahren wird die Annahme zugrunde gelegt, dass der Leckstrom eines jeden Gatters aus einer Linearkombination der Leckströme der vier Referenztransistoren N0, N1, P0, P1 resultiert. Für jedes zu modellierende Gatter wird eine Netzliste aufgestellt, mit welcher verschiedene BSIM-Simulationen für eine Reihe von Kombinationen von dynamischen Parametern ausgeführt werden. Für jeden Eingangszustand, d.h. für jeden logischen Zustand der Eingänge eines Gatters, wird eine lineare Regression der Parameter und eine Anpassung der Skalierungsparameter der vier Referenzgrundschaltungen (d.h. der entsprechenden Transistoren) auf die Simulationsergebnisse des gesamten Gatters vorgenommen. Die Skalierungsparameter lassen sich sodann in Form der Angabe einer effektiven Kanalweite eines Referenztransistors eine Referenzgrundschaltung gemäß der nachfolgenden Tabelle für den Inverter INV nach 2(b) und das NOR-Gatter nach 2(a) darstellen: N0 N1 P0 P1 INV a2 W_M6 = 195 nm W_M5 = 390 nm 0 1 187 nm –0.10nm –0.05 nm 187 nm 389 nm 6.14 nm 0.08 nm 384 nm NOR a1 b1 W_M3 = 204 nm W_M1 = 456 nm ^WM4^{= 1} ⁹⁷ ^nm W_M2 = 441 nm 0 0 1 1 0 1 0 1 384 nm –2.36 nm –16.1 nm –2.54nm –0.2 nm 196 nm 185 nm 364nm 886 nm 425 nm 88.8 nm 405 nm 1.06 nm 452 nm 408 nm 117nm The 2 (a) and 2 B) show two representatives of typical gate, for which the present invention, in particular the previously explained reference basic circuits N0, P0, N1, P1, can be used. 2 (a) shows a NOR gate having two input signals a1 and b1 and an output z1. The NOR gate according to 2 (a) consists of the PMOS transistors M1 and M2 and of the NMOS transistors M3 and M4. Out 2 B) is a typical circuit of an inverter with the inputs a2 and the output z2 and a PMOS transistor M5 and an NMOS transistor M6, refer to. The respective bulk tensions from the 2 (a) and 2 B) are defined by the voltage sources V _BB , which are simplified, all designated V _BB , but need not have the same voltage levels. The modeling of a gate takes into account the number of possible states that a gate can assume. This is related to the number of inputs of a logic gate so that an n-input logic gate can take 2 ⁿ possible states. For each state, a specific linear combination of the reference transistors is now found according to this aspect of the invention, wherein in addition to the selection of the reference transistors for each state also an effective channel width for each of the reference transistors is determined. The linear regression solves the aforementioned steps simultaneously. The four reference basic circuits are measured at a channel width of 1000 nm each. This is a sufficiently large transistor width, so that the edge effects no longer have to be considered. If, for example, a certain parameter set for N0, P0, N1, P1 of 1.34, 0.54, 0.01 and 0.34 results due to the linear regression, the values determined with 1000 nm are to be understood as effective channel widths. This results in the reference fundamental circuits effective channel widths to 1340 nm, 540 nm, 10 nm, 340 nm. The reference transistors N0, N1, P0, P1 are thus scaled and linearly combined for the respective state of the input signals that this behavior of the actual realized transistors, such as M1 to M4 for the NOR gate and M5 and M6 for the inverter INV, model at the respective input state. For a gate with n inputs arise at m reference transistors (ie the Thus, reference basic circuits used here have m · 2 ⁿ possible channel widths of the reference transistors N0, N1, P0, P1, which are stored in a table as shown below. In the NOR gates are 4 × 2 = 16 possible result thus ⁿ channel widths and for the inverter 4 · 2 ⁿ = 8 channel widths. The underlying reference primitives N0, P0, N1, P1 are the same for all gates that are modeled except for their scaling. The method according to the invention is based on the assumption that the leakage current of each gate results from a linear combination of the leakage currents of the four reference transistors N0, N1, P0, P1. For each gate to be modeled, a netlist is set up to perform various BSIM simulations on a number of combinations of dynamic parameters. For each input state, ie for each logic state of the inputs of a gate, a linear regression of the parameters and an adaptation of the scaling parameters of the four reference basic circuits (ie the corresponding transistors) to the simulation results of the entire gate is made. The scaling parameters can then be in the form of specifying an effective channel width of a reference transistor, a reference basic circuit according to the following table for the inverter INV after 2 B) and the NOR gate after 2 (a) represent: N0 N1 P0 P1 INV a2 W _M6 = 195 nm W _M5 = 390 nm 0 1 187nm -0.10nm -0.05 nm 187 nm 389 nm 6.14 nm 0.08 nm 384 nm NOR a1 b1 W _M3 = 204 nm W _M1 = 456 nm ^W M4 ^{= 1} ⁹⁷ ^nm W _M2 = 441 nm 0 0 1 1 0 1 0 1 384 nm -2.36 nm -16.1 nm -2.54 nm -0.2 nm 196 nm 185 nm 364 nm 886 nm 425 nm 88.8 nm 405 nm 1.06 nm 452 nm 408 nm 117 nm

Die Kanalweiten W_M1, W_M2, W_M3, W_M4, W_M5 und W_M6 sind die nominalen Kanalweiten der Transistoren, welche in den beiden Gattern verwendet werden. Die effektive Kanalweite resultiert dann aus der linearen Regression der Parameter für einen Inverter INV und ein NOR-Gatter NOR bei einer minimalen Kanallänge (Strukturgröße) von 65 nm.The channel widths W _M1 , W _M2 , W _M3 , W _M4 , W _M5 and W _M6 are the nominal channel widths of the transistors used in the two gates. The effective channel width then results from the linear regression of the parameters for an inverter INV and a NOR gate NOR at a minimum channel length (feature size) of 65 nm.

Solange die Transistoren nicht gestapelt sind, ergibt dieser Ansatz gute Ergebnisse, und die Skalierungsparameter repräsentieren die physikalische Weite der Transistoren. Bei komplexeren Strukturen müssen die Skalierungsparameter keine physikalische Bedeutung haben.So long the transistors are not stacked, this approach gives good Results, and the scaling parameters represent the physical Width of the transistors. For more complex structures, the Scaling parameters have no physical meaning.

Zur Veranschaulichung wird das NOR-Gatter gemäß 2(a) erläutert. Die beiden parallelen NMOS-Transistoren M3 and M4 des NOR-Gatters verhalten sich wie ein einziger Transistor mit doppelter Kanalweite bezüglich ihres Leckstroms, wenn beide Eingänge gleich sind, d.h. a1 = b1 = 0 oder a1 = b1 = 1. Im gemischten Fall, d.h. a1 = 1, b1 = 0 oder a1 = 0, b1 = 1, liegt kein Beitrag durch den gesperrten NMOS-Transistor (entweder M3 oder M4) vor, weil der jeweils leitende NMOS-Transistor (jeweils der andere der Transistoren M3 oder M4) den Leckstrombeitrag des gesperrten Transistors kurzschließt. Der gesperrte NMOS- Transistor entspricht somit dem Modell N0 und der leitende NMOS-Transistor der Referenzgrundschaltung N1. Der Gate-Leckstrom dominierte Referenztransistor N1 ist im Bereich der physikalischen Kanalweite des leitenden Transistors. Die beiden dominierenden Leckströme sind der Subthreshold-Leckstrom, der zwischen Drain und Source eines Transistors fließt, obwohl der Transistor in gesperrtem Zustand ist und der Gate-Leckstrom, der zwischen dem Gate und dem Kanal des Transistors fließt, obwohl das Gate durch das Gate-Oxid eigentlich isoliert ist. Im leitenden Zustand kann im Grunde kein Subthreshold-Leckstrom fließen, weil dieser durch den Drain/Source-Strom des Transistors dominiert wird. Bezüglich des Gate-Leckstromes ist anzumerken, dass dieser nur dann fließt, wenn insgesamt auch ein leitender Pfad vorhanden ist. Für die Referenzgrundschaltung N1 bedeutet dies, dass eine leitende Verbindung nach Ground (d.h. zur Masse) vorhanden sein muss, wohingegen für N0 eine Verbindung zur Versorgungsspannung V_DD gegeben sein muss. Da für NMOS-Transistoren der mittlere Weg zum Massepotential (Ground) in der Regel kürzer ist, ist der Gate-Leckstrom für die Referenzgrundschaltung N1 relevanter und tritt öfter und intensiver auf. Der umgekehrte Fall gilt für PMOS-Transistoren. Die beiden PMOS-Transistoren M1 und M2 verhalten sich ähnlich für den Fall, dass beide Eingänge a1 = b1 = 0 sind. Da der leitende PMOS-Transistor (entsprechend der Referenzgrundschaltung P0) von seinem Gate-Leckstrom dominiert wird, ist der PMOS-Zweig aus den Transistoren M1 und M2 äquivalent zu einem einzelnen Transistor gemäß der Referenzgrundschaltung P0 von doppelter Weite. Im Zustand a1 = b1 = 1 tragen die Kanalweiten beider Transistoren nichts bei, weil der Strom diese in Serie durchläuft. Stattdessen liegt die effektive Kanalweite weit unterhalb der 220 nm (angenommen W_M1 = W_M2 ≈ 440 nm), welche man für ein Modell aus Widerständen, die man sich anstelle der Transistoren vorzustellen hätte, erwarten würde (Bodyeffekt). Die gemischten Zustände sind asymmetrisch, wie im Fall a1 = 1, b1 = 0, so dass der sperrende Transistor den Pfad des Gate-Leckstroms abschneidet (d.h. wenn P1 an V_DD liegt). Die kleinen negativen Werte für die Kanalreihe ergeben sich in der Tabelle wie folgt: Ein einzelner Transistor kann so geschaltet werden, dass nur ein Gate-Leckstrom auftritt. Die Referenzgrundschaltungen N1 und P0 können jedoch nicht einen Subthreshold-Leckstrom alleine aufweisen. Dieser Fall kann bei vollständigen Gattern durchaus eintreten.By way of illustration, the NOR gate will be according to 2 (a) explained. The two parallel NMOS transistors M3 and M4 of the NOR gate behave like a single double channel transistor with respect to their leakage current when both inputs are equal, ie a1 = b1 = 0 or a1 = b1 = 1. In the mixed case, ie a1 = 1, b1 = 0 or a1 = 0, b1 = 1, there is no contribution through the locked NMOS transistor (either M3 or M4), because the respective NMOS transistor (in each case the other of the transistors M3 or M4) short circuits the leakage current contribution of the blocked transistor. The blocked NMOS transistor thus corresponds to the model N0 and the conducting NMOS transistor of the reference basic circuit N1. The gate leakage current dominated reference transistor N1 is in the range of the physical channel width of the conductive transistor. The two dominant leakage currents are the subthreshold leakage current flowing between the drain and source of a transistor, although the transistor is in the off state and the gate leakage current flowing between the gate and the channel of the transistor, although the gate is through the gate. Oxide is actually isolated. In the conducting state, basically no subthreshold leakage current can flow because it is dominated by the drain / source current of the transistor. With regard to the gate leakage current, it should be noted that this only flows when there is also a conductive path overall. For the reference basic circuit N1, this means that a conductive connection to ground (ie to the ground) must be present, whereas for N0 a connection to the supply voltage V _DD must be present. Since the mean path to ground potential is typically shorter for NMOS transistors, the gate leakage current for the reference fundamental circuit N1 is more relevant and occurs more often and more intensively. The reverse case applies to PMOS transistors. The two PMOS transistors M1 and M2 behave similarly in the case where both inputs are a1 = b1 = 0. Since the PMOS conductive transistor (corresponding to the reference basic circuit P0) is dominated by its gate leakage current, the PMOS branch of the transistors M1 and M2 is equivalent to one individual transistor according to the reference basic circuit P0 of double the width. In the state a1 = b1 = 1, the channel widths of both transistors do not contribute, because the current passes through them in series. Instead, the effective channel width is far below the 220 nm (assuming W _M1 = W _M2 ≈ 440 nm), which would be expected for a model of resistors that would be thought of instead of the transistors (body effect). The mixed states are asymmetric, as in the case a1 = 1, b1 = 0, so that the blocking transistor cuts off the path of the gate leakage current (ie, when P1 is at V _DD ). The small negative values for the channel series are shown in the table as follows: A single transistor can be switched so that only one gate leakage occurs. However, the reference basic circuits N1 and P0 can not have a subthreshold leakage current alone. This case may well occur with full gates.

In diesen Fällen wird der aufgrund der Referenzgrundschaltungen N0 und P1 zwangsläufig mit auftretende Anteil an Gate-Leckstrom durch Subtraktion eines geringen Anteils der Referenzgrundschaltungen N0 und P1 wieder ausgeglichen. Die Modellierungsgenauigkeit wird etwa um 0,1 % vermindert, wenn die Regressionsparameter auf positive Werte begrenzt werden.In these cases is due to the reference basic circuits N0 and P1 inevitably with occurring proportion of gate leakage current by subtraction of a small Proportion of the reference basic circuits N0 and P1 balanced again. The modeling accuracy is reduced by about 0.1% when the regression parameters are limited to positive values.

Die Auswahl der Referenzgrundschaltungen gemäß dem vorliegenden Ausführungsbeispiel ist besonders vorteilhaft. Die Referenzgrundschaltungen N0 und P1 würden keinen Subthreshold-Leckstromanteil aufweisen, wenn kein Strom von Drain nach Source getrieben würde, und die Referenzgrundschaltungen N1 und P0 hätten keinen Gate-Leckstrombeitrag, wenn der Strom nicht zum entsprechenden Potential abfließen könnte. Darüber hinaus sind bei N1 und P0 die Source- und Draingebiete, gleich zu dimensionieren, weil dies andernfalls zu einem unerwünschten und hohen Arbeitsstrom führen würde. Somit gibt es für die Wahl der Drain- und Sourcepotentiale der Referenzgrundschaltungen keine andere Auswahl als die hier vorgeschlagene, soweit Leckströme bezüglich Subthreshold und Gate berücksichtigt werden sollen.The Selection of the reference basic circuits according to the present embodiment is particularly advantageous. The reference basic circuits N0 and P1 would have no subthreshold leakage current component when no current is from Drain would be driven to Source, and the reference primitives N1 and P0 would have no gate leakage contribution, if the current could not drain to the corresponding potential. Furthermore at N1 and P0, the source and drain regions are equal to size, otherwise this will lead to an undesirable and high working current to lead would. Thus there is for the choice of drain and source potentials of the reference fundamental circuits no choice other than the one proposed here, as far as leakage currents with respect to Subthreshold and gate considered should be.

3 zeigt zwei Diagramme zur Erläuterung der Vorgehensweise bezüglich der linearen Regression. Demnach ermöglicht es einen Übergang einer ersten Darstellung eines exponentiellen Zusammenhangs zwischen den Leckströmen I und einem spezifischen Parameter par auf eine zweite Darstellung, auf Basis einer Logarithmierung einen nahezu linearen Zusammenhang zwischen einem Parameter par und dem Leckstrom I zu erzeugen. Dieser lässt sich gemäß einer linearen Regression der Punkte 1, 2, 3, 4, 5 in einer vereinfachten Weise zur linearen Approximation nutzen. Sind z.B. die Punkte 1, 2 und 3 bekannt, können die Werte an den Punkten 4 und 5 durch lineare Regression ergänzt werden. Da z.B. Temperaturabhängigkeiten häufig exponentiell sind, kann hier die vorstehende Vorgehensweise vorteilhaft eingesetzt werden. Ein weiterer besonderer Vorteil dieses Aspektes der Erfindung besteht darin, dass weniger Werte gespeichert werden müssen. 3 shows two diagrams for explaining the procedure with respect to the linear regression. Accordingly, it allows a transition from a first representation of an exponential relationship between the leakage currents I and a specific parameter par to a second representation, based on a logarithmization to produce a nearly linear relationship between a parameter par and the leakage current I. This can be used according to a linear regression of the points 1, 2, 3, 4, 5 in a simplified manner for linear approximation. If, for example, points 1, 2 and 3 are known, the values at points 4 and 5 can be supplemented by linear regression. For example, since temperature dependencies are often exponential, the above approach can be used to advantage. Another particular advantage of this aspect of the invention is that fewer values need to be stored.

4 dient zur Erläuterung der Skalierung gemäß einem stark vereinfachten Ausführungsbeispiel der vorliegenden Erfindung. Die beiden Diagramme gemäß 4(a) stellen den Leckstrom I_N eines NMOS-Transistors und den Leckstrom I_P eines PMOS-Transistors in Abhängigkeit von der Temperatur T dar. Hierbei kann es sich um Leckströme zweier Referenzgrundschaltungen N0, P0 oder N1, P1 handeln. Wenn sich der Leckstrom I eines PMOS-Transistors etwa alle 20 K mit der Temperatur verdoppelt und der Leckstrom I_N eines NMOS-Transistors sich alle 40 K verdoppelt, lässt sich anhand eines einzelnen Simulationspunktes nicht feststellen, welcher Beitrag auf einen NMOS-Transistor und welcher Beitrag auf einen PMOS-Transistor entfällt. Wenn jedoch der Leckstrom bei zwei Temperaturen simuliert wird und unter der Annahme, dass der Gesamtstrom eine Summe, d.h. eine lineare Kombination der NMOS- und PMOS-Leckströme darstellt, lässt sich das daraus resultierende Gleichungssystem lösen. Die Gattermodellierung gemäß der vorliegenden Erfindung stellt diese Überlegungen in Form einer mehrdimensionalen Erweiterung bereit. Dies wird anhand der 4(b) und 4(c) deutlich gemacht. In 4(b) wird die Überlagerung zweier Transistoren, nämlich eines NMOS- und eines PMOS-Transistors, dargestellt. In 4(c) wird zur weiteren Veranschaulichung der Anteil des PMOS-Transistors und der Anteil des NMOS-Transistors farblich unterschieden. Die Summe in 4(b) setzt sich tatsächlich nicht aus den Anteilen aus x·I_N und y·I_P zusammen, kann gemäß der vorliegenden Erfindung jedoch so modelliert werden. Die Parameter x und y sind anfänglich unbekannt. Bekannt sind lediglich die Referenzströme I_N und I_P für die einzelnen Referenzgrundschaltungen, wie sie in 4(a) dargestellt sind. Die Linearkombination gemäß 4(b) wird für wenige Simulationspunkte für ein zu modellierendes Gatter ermittelt. Wenn die unbekannten x und y aufgrund der stichprobenartigen Simulationen bestimmt sind, kann die Linearkombination für jeden weiteren Punkt ohne neue Berechnung vorgenommen werden. Dies führt dazu, dass, obwohl z.B. lediglich eine Simulation für 30° und 50° durchgeführt wurde, später das Temperaturverhalten eines ganzen Gatters bei 150° möglich ist, ohne dass das Gatter selbst simuliert werden muss. In dem hier dargestellten Fall betragen x = 1.52 und y = 0.77. 4 serves to explain the scaling according to a highly simplified embodiment of the present invention. The two diagrams according to 4 (a) represent the leakage current I _{N of} an NMOS transistor and the leakage current I _{P of} a PMOS transistor as a function of the temperature T. These may be leakage currents of two reference basic circuits N0, P0 or N1, P1. If the leakage current I of a PMOS transistor approximately doubles every 20 K with the temperature and the leakage current I _{N of} an NMOS transistor doubles every 40 K, it can not be determined from a single simulation point what contribution to an NMOS transistor and which Contribution to a PMOS transistor is eliminated. However, if the leakage current is simulated at two temperatures and assuming that the total current represents a sum, ie a linear combination of the NMOS and PMOS leakage currents, the resulting equation system can be solved. Gate modeling according to the present invention provides these considerations in the form of a multi-dimensional expansion. This is based on the 4 (b) and 4 (c) made clear. In 4 (b) shows the superposition of two transistors, namely an NMOS and a PMOS transistor. In 4 (c) For further illustration, the content of the PMOS transistor and the proportion of the NMOS transistor are differentiated by color. The sum in 4 (b) is not actually composed of the components of x · I _N and y · I _P , but can be modeled according to the present invention. The parameters x and y are initially unknown. Only the reference currents I _N and I _{P are known} for the individual reference basic circuits as described in US Pat 4 (a) are shown. The linear combination according to 4 (b) is determined for a few simulation points for a gate to be modeled. If the unknown x and y are determined on the basis of the random simulations, the linear combination can be made for each additional point without new calculation. This means that although, for example, only a simulation was carried out for 30 ° and 50 °, later the temperature behavior of a whole gate at 150 ° is possible without the gate itself has to be simulated. In the case shown here, x = 1.52 and y = 0.77.

In einem weiteren Schritt der Modellierung können feste Makroblöcke für jede Komponente auf Registertransferebene erzeugt werden. D.h., es wird ein Modell für jede Bitbreite erstellt. Die Gatterebenenbeschreibung der Komponente wird verzögerungsfrei simuliert unter der Verwendung gewisser Testmuster.In a further step of the modeling, fixed macroblocks can be generated for each component at the register transfer level. That is, a model is created for each bit width. The gate level description The component is simulated without delay using certain test patterns.

Der Zustand jedes Gatters wird verwendet, um ein Parameterset für jedes Gatter auszuwählen. Angenommen, es besteht keine Wechselwirkung zwischen den Leckströmen zweier aufeinanderfolgender CMOS-Gatter (Spice-Analysen verifizieren diese Annahme innerhalb 1 % Genauigkeit), resultiert der Leckstrom des simulationsbasierten Registertransfermodells aus folgender Gleichung:

wobei W_N0(j) die effektiven Kanalweite der Referenzschaltung N0 ist, welche durch lineare Regression für das Gatter j im Zustand s_j bestimmt wurde. I_N0 ist der Leckstrom der Referenzschaltung, welcher die Abhängigkeit von der Bulk-Spannung V_BB, der Versorgungsspannung V_DD, der Temperatur und Parametervariation (absolute und statistische) wiedergibt. Die genannten Parameter sind dabei nur als Beispiele für eine weitaus größere Anzahl und Vielfalt von möglichen Parametern, zu verstehen. Durch Aufsummierung der Weiten aller Gatter vor der Multiplikation mit den Referenztransistoren der Referenzgrundschaltungen werden die Simulationsergebnisse auf die vier effektiven Weitenparameter der Referenzgrundschaltungen abstrahiert. Für einen einfachen Eingabevektor unterscheiden sich das Registertransferebenenmodell und das Gattermodell ausschließlich durch die Größe der effektiven Weiten. Es ist zu beachten, dass diese Vereinfachung nur gültig ist, wenn alle Transistormodelle dasselbe V_DD und V_BB und dieselben Parametervariationen aufweisen.The state of each gate is used to select a parameter set for each gate. Assuming that there is no interaction between the leakage currents of two consecutive CMOS gates (spice analyzes verify this assumption within 1% accuracy), the leakage current of the simulation-based register transfer model results from the following equation:

wherein W _N0 (j) is the effective channel width of the reference circuit N0, which was determined by linear regression for the gate j in state s _j. I _N0 is the leakage current of the reference circuit, which represents the dependence on the bulk voltage V _BB , the supply voltage V _DD , the temperature and parameter variation (absolute and statistical). The mentioned parameters are only to be understood as examples of a much greater number and variety of possible parameters. By summing the widths of all gates before multiplication with the reference transistors of the reference basic circuits, the simulation results are abstracted to the four effective width parameters of the reference basic circuits. For a simple input vector, the register transfer plane model and the gate model differ only by the size of the effective widths. It should be noted that this simplification is only valid if all transistor models have the same V _DD and V _BB and the same parameter variations.

Um von der absoluten Datenabhängigkeit, welche in einem Bedarf von 2ⁿ Modellen je n-Bitkomponenten resultieren würde, kann gemäß der vorliegenden Erfindung der Datenabstraktionsansatz weiter verbessert werden. Unter Verwendung der Eingangssignalwahrscheinlichkeit p(x) der Komponente ergibt sich ein endgültiges Makro für Registertransferkomponenten zu

wobei W_τs die äquivalenten Transistorweiten darstellen, welche bei 0...0 Eingaben und δW_τs die Differenzen zwischen den Kanalweiten bei 1...1 und 0...0 sind, d.h. bei p(χ) = 0 und p(χ) = 1.To derive from the absolute data dependency that would result in a need for 2 ⁿ models per n-bit components, according to the present invention, the data abstraction approach can be further improved. Using the input signal probability p (x) of the component, a final macro for register transfer components results

where W _{τs represent} the equivalent transistor _widths , which at 0 ... 0 inputs and δW _{τs are} the differences between the channel widths at 1 ... 1 and 0 ... 0, ie at p (χ) = 0 and p (χ ) = 1.

Alle Auswertungsergebnisse können z.B. unter Verwendung des Spice-Simulators mit dem BSIM 4.40-Transistormodell erhalten werden. Die Simulationen der Gatter können für eine spezifische Technologie, z.B. einer 45 nm- und eine 65 nm-Technologie durchgeführt werden.All Evaluation results can e.g. using the Spice Simulator obtained with the BSIM 4.40 transistor model. The simulations the gate can for one specific technology, e.g. 45nm and 65nm technology carried out become.

5 zeigt ein Diagramm eines Entwurfs-Ablaufs gemäß der vorliegenden Erfindung. Aus 5 sind die drei Ebenen eines typischen Schaltungsentwurfs, zu entnehmen, nämlich die Transistorebene, die Gatterebene und die Registertransferebene. Das Verfahren gemäß 5 ermöglicht es, die Prozess- und Temperaturabhängigkeit von Schaltungen basierend auf der vorliegenden Erfindung in effektiver Form auf Registertransferebene anzugeben. Es werden Subthreshold-Leckströme und Gate-Leckströme sowie PN-Übergangsleckströme anhand der Referenzgrundschaltungen simuliert. Nun werden in dieser Darstellung die zuvor erläuterten Aspekte nochmals in einem weiteren Ausführungsbeispiel anhand der Übersicht in 5 erläutert. Es wird gemäß der vorangehenden Erläuterungen zunächst basierend auf den vier Referenzgrundschaltungen N0, N1, P0, P1 eine BSIM-Simulationsdatei erzeugt. Hierfür werden die Referenzgrundschaltungen für unterschiedliche Parameterschwankungen wie zum Beispiel Temperatur, Spannungsänderungen und vieles mehr simuliert. Für alle Standardzellen eines Entwurfsvorganges (d.h. z.B. den Standardzellen einer bestimmten Technologie eines bestimmten Herstellers) werden die Spice-Netzlisten basierend auf den BSIM-Modellen erzeugt. Hierzu wird für jedes Gatter eine zuvor ermittelte Tabelle herangezogen, in welcher für jeden Zustand von Eingangssignalen eines Gatters die äquivalenten effektiven Kanalweiten der vier zu Grunde liegenden Referenztransistormodelle abgelegt werden. Im vorliegenden Fall wird dies beispielhaft anhand eines NAND-Gatters NAND3 mit 3 Eingängen dargestellt. Für jeden Eingangszustand '000' bis '111' des NAND3-Gatters wird die äquivalente effektive Kanalweite durch lineare Regression, wie zuvor erläutert, ermittelt. So ergeben sich zum Beispiel in der ersten Zeile der Tabelle die Werte 3.5 für N0, 0.0 für N1, 6.8 für P0 und 0.1 für P1. Die einzelnen Zahlenwerte müssen dabei nicht mehr mit den realen Kanalweitenverhältnissen der im NAND3-Gatter eingesetzten Transistoren übereinstimmen. Die so ermittelten zustandsbasierten Kanalweiten der Transistoren der vier Referenzgrundschaltungen, erlauben somit einen Rückgriff auf die in der ersten Ebene, das ist die Transistorebene, durch genaue Simulation bezüglich aller erdenklichen Parameterschwankungen ermittelten Simulationsergebnisse. In der nächsthöheren Ebene – dabei handelt es sich um die Registertransferebene – werden die so ermittelten Gattermodelle zur Simulation komplexerer Schaltungen verwendet. Da jedes Gatter bezüglich aller Eingangszustände charakterisiert ist, können die Ergebnisse aus den beiden vorangegangenen Ebenen in Form von Nachschlagetabellen Verwendung finden. Wird wie im vorliegenden Fall zum Beispiel ein Addierer auf Registertransferebene simuliert, so kann für jedes Gatter und den entsprechenden Eingangszustand der Schaltung, während der Simulation wiederum eine äquivalente Kanalweite bezogen auf die Referenztransistormodelle N0, N1, P0, P1, bereitgestellt werden. Zur Simulation der gesamten Schaltung können dann für den jeweiligen Zustand die äquivalenten effektiven Kanalweiten der Gesamtschaltung durch Aufsummieren der einzelnen Werte je Gatter ermittelt werden. Diese Ergebnisse können insbesondere auch für eine statistische Untersuchung der Schaltung bezüglich des gesamten Leckstromes eingesetzt werden. Dabei werden die Intra-Die-Variationen der Parameter, z.B. der Kanallänge, der Oxidschichtdicke und der Kanaldotierung mittels der Standardabweichungen σ_L σ_T und σ_N, und die Inter-Die-Variationen dieser Parameter durch die Mittelwerte μ_L, μ_T und μ_N, beschrieben. Die Simulation auf Registertransferebene erfolgt zum Beispiel mit einem Verilog-Simulationswerkzeug, wobei ohne Berücksichtigung von Verzögerungen simuliert werden kann. Die verzögerungsfreie Simulation ist weitaus einfacher und weniger aufwändig als eine Simulation mit Verzögerungen. Basierend auf dem erfindungsgemäßen Simulationsverfahren lassen sich auch bei verzögerungsfreier Simulation die Leckströme genau vorhersagen. Für das erfindungsgemäße Verfahren ist es unerheblich, zu welchem Zeitpunkt die Transistoren genau ihren Zustand ändern. Stattdessen sind nur die Zeiträume, in denen ein entsprechender Schaltzustand beibehalten wird, auszuwerten. Dies gelingt in einer verzögerungsfreien Simulation. Das erfindungsgemäße Verfahren und die damit verbundenen Modelle ermöglichen die temperatur- und spannungssensitive Monte Carlo-Analyse der Leckströme ganzer Registertransferkomponenten. Eine derartige Simulation würde mit einer herkömmlichen SPICE-Simulation je nach Komplexität der Schaltung unter Umständen Monate dauern. Vergleichsweise sind basierend auf dem erfindungsgemäßen Verfahren hierfür lediglich Millisekunden erforderlich. 5 shows a diagram of a design process according to the present invention. Out 5 are the three levels of a typical circuit design, namely the transistor level, the gate level, and the register transfer level. The method according to 5 enables the process and temperature dependence of circuits based on the present invention to be effectively reported at the register transfer level. Subthreshold leakage currents and gate leakage currents as well as PN junction leakage currents are simulated on the basis of the reference basic circuits. Now, in this illustration, the previously explained aspects will be described again in a further embodiment with reference to the overview in FIG 5 explained. First, based on the four reference basic circuits N0, N1, P0, P1, a BSIM simulation file is generated according to the above explanations. For this purpose, the reference basic circuits for different parameter fluctuations such as temperature, voltage changes and much more are simulated. For all standard cells of a design process (ie, for example, the standard cells of a particular manufacturer's technology), the Spice netlists are generated based on the BSIM models. For this purpose, a previously determined table is used for each gate, in which for each state of input signals of a gate, the equivalent effective channel widths of the four underlying reference transistor models are stored. In the present case, this is exemplified by means of a NAND gate NAND3 with 3 inputs. For each input state '000' to '111' of the NAND3 gate, the equivalent effective channel width is determined by linear regression, as previously explained. For example, the values in the first row of the table are 3.5 for N0, 0.0 for N1, 6.8 for P0 and 0.1 for P1. The individual numerical values no longer have to match the real channel width ratios of the transistors used in the NAND3 gate. The thus-determined state-based channel widths of the transistors of the four reference basic circuits thus permit a recourse to that in the first level, which is the transistor level, simulation results determined by exact simulation with respect to all conceivable parameter fluctuations. At the next higher level, which is the register transfer level, the gate models so determined are used to simulate more complex circuits. Since each gate is characterized in terms of all input states, the results from the two previous levels can be used in the form of look-up tables. If, for example, a register-level adder is simulated as in the present case, an equivalent channel width relative to the reference transistor models N0, N1, P0, P1 can be provided for each gate and the corresponding input state of the circuit during the simulation. To simulate the entire circuit, the equivalent effective channel widths of the overall circuit can then be determined for each state by adding up the individual values per gate. These results can be used in particular for a statistical examination of the circuit with respect to the total leakage current. In this case, the intra-die variations of the parameters, eg the channel length, the oxide layer thickness and the channel doping by means of the standard deviations σ _L σ _T and σ _N , and the inter-die variations of these parameters by the mean values μ _L , μ _T and μ _N, described. For example, the simulation at the register transfer level is done with a Verilog simulation tool, which can be simulated without taking delays into account. The delay-free simulation is far simpler and less expensive than a simulation with delays. Based on the simulation method according to the invention, the leakage currents can be accurately predicted even with delay-free simulation. For the method according to the invention, it does not matter at what time the transistors exactly change their state. Instead, only the periods in which a corresponding switching state is maintained to evaluate. This succeeds in a delay-free simulation. The method according to the invention and the associated models enable the temperature and voltage-sensitive Monte Carlo analysis of the leakage currents of entire register transfer components. Such a simulation would take months with a traditional SPICE simulation, depending on the complexity of the circuit. By way of comparison, only milliseconds are required based on the method according to the invention for this purpose.

Gemäß der vorliegenden Erfindung wird ein Blackbox-Festmodellansatz mit hoher Genauigkeit für moderate Intra-Die-Variationen bereitgestellt. Die Charakterisierung von Registertransferkomponenten kann automatisiert werden, so dass keine Maßnahme durch den Designer erforderlich ist. Alle Parameter, welche dafür bekannt sind, den Leckstrom zu beeinflussen, werden berücksichtigt und alle relevanten Leckströme werden vorhergesagt. Um die Genauigkeit der Vorhersage zu erhöhen, sind zwei Alternativen unter Verwendung einer Taylor-Approximation vierter Ordnung und die Berücksichtigung von gemischten Termen der Parametervariation erforderlich. Zusätzlich kann der P1-Fall, welcher Größenordnungen an Leckstrom geringer ist, durch einen gestapelten N0- und P0-Transistor ersetzt werden, da der größte Fehler auf der Gatterebene für große gestapelte Strukturen entsteht.According to the present Invention becomes a black box solid model approach with high accuracy for moderate Intra-Die Variations provided. The characterization of Register transfer components can be automated, so no measure required by the designer. All parameters, which are known are to influence the leakage current are taken into account and all relevant leakage currents are predicted. To increase the accuracy of the prediction are two alternatives using a fourth-order Taylor approximation and the consideration of mixed terms of parameter variation required. In addition, can the P1 case, what orders of magnitude at leakage current is lower, replaced by a stacked N0 and P0 transistor be the biggest mistake at the gate level for big stacked Structures arise.

Die vorliegende Erfindung betrifft auch Speichermedien und elektrische Datenverarbeitungssysteme, auf welchen ein Programm gespeichert oder anderweitig untergebracht ist, welches das Verfahren, wie es gemäß vorstehender Beschreibung erläutert ist, ausführen kann.The The present invention also relates to storage media and electrical Data processing systems on which a program is stored or otherwise housed, which is the procedure as it according to the above Description explained is, execute can.

Claims

Method for simulating a circuit with a plurality of transistors with the steps - Simulate a predetermined number of reference fundamental circuits at the transistor level and - Scale the simulation results of the previous step on the Circuit, and - Simulate the circuit based on the scaled simulation results.

Method according to claim 1, characterized in that in that the step of scaling the reference basic circuit scales a channel width of the transistors in the reference basic circuit includes.

Method according to claim 1 or 2, characterized the number of reference primitives is two different ones Wiring for one transistor type in each case, in particular for an NMOS transistor and a PMOS transistor.

Method according to one of the preceding claims, characterized characterized in that the step of scaling the simulation results considering a switching state of a transistor of the circuit is performed.

Method according to one of the preceding claims, characterized characterized in that the scaling of the simulation results a Step of the linear regression involves.

Method according to one of the preceding claims, characterized characterized in that the circuit to be simulated is a circuit at the gate level.

Method according to one of the preceding claims, characterized characterized in that the circuit to be simulated is a circuit at register transfer level is simulated on the basis of the simulation results at the gate level becomes.

Method according to one of the preceding claims, characterized characterized in that the frequency the occurrence of a gate state in the simulation considered becomes.

Method according to one of the preceding claims, characterized characterized in that the reference basic circuits at the transistor level in terms of statistical and absolute parameters, in particular with regard to Leakage currents, be simulated.

Method according to one of the preceding claims, characterized characterized in that the circuit to be simulated with respect to a Leakage current is simulated.

Storage medium with a program stored on it to run the method according to a of the preceding claims.

Electronic data processing system with a Program to run the method according to a the claims 1 to 10.