Die
vorliegende Erfindung betrifft einen Seriell-Parallel-Wandler, ein
Verfahren zum Umwandeln eines seriellen Bitstroms in einen parallelen
Bitstrom, einen Parallel-Seriell-Wandler, ein Verfahren zum Umwandeln
eines parallelen Bitstroms in einen seriellen Bitstrom, einen Steuersignal-Erzeugerschaltkreis,
ein Verfahren zum Erzeugen eines Steuersignals, ein Speicherelement,
ein Verfahren zum Schreiben von Daten in eine Speicherzellenanordnung
und zum Lesen von Daten aus einer Speicherzellenanordnung und ein
Speichersystem.The
The present invention relates to a serial-to-parallel converter
Method for converting a serial bit stream into a parallel one
Bitstream, a parallel-to-serial converter, a method of conversion
a parallel bit stream into a serial bit stream, a control signal generator circuit,
a method for generating a control signal, a memory element,
a method of writing data into a memory cell array
and for reading data from a memory cell array and
Storage system.
1A zeigt ein Beispiel eines
herkömmlichen
Speichersystems. Wie gezeigt, kann ein konventionelles Speichersystem
eine Speicher-Steuereinheit 100 und
ein Speichermodul 200 beinhalten. Das Speichermodul 200 kann
weiterhin eine Mehrzahl von Speicherelementen 200-1, 200-2, 200-x beinhalten,
welche beispielsweise in Form von DRAMs implementiert sein können. 1A shows an example of a conventional memory system. As shown, a conventional memory system may include a memory controller 100 and a memory module 200 include. The memory module 200 may further comprise a plurality of memory elements 200-1 . 200-2 . 200-x include, which may be implemented in the form of DRAMs, for example.
Die
Speicher-Steuereinheit 100 kann ein externes Taktsignal
ECLK, ein oder mehrere Befehlssignale COM, wie ein Zeilenadresse-Abtastsignal RASB,
ein Spaltenadresse-Abtastsignal CASB, ein Schreibaktivierungssignal
WEB und ein Chip-Auswahlsignal CSB, ein oder mehrere Adresssignale ADD
und/oder ein oder mehrere Datensignale DATA an das Speichermodul 200 ausgeben.The storage control unit 100 For example, an external clock signal ECLK, one or more command signals COM, such as a row address strobe signal RASB, a column address strobe signal CASB, a write enable signal WEB and a chip select signal CSB, one or more address signals ADD, and / or one or more data signals DATA can be applied to the memory module 200 output.
Das
Speichermodul 200 kann des Weiteren ein oder mehrere Datensignale
DATA an die Speicher-Steuereinheit 100 ausgeben. In dem
in 1A gezeigten Beispiel
können
das eine oder die mehreren Datensignale DATA aus einem seriellen
Strom von 2n Bits gebildet sein, was durch
[1:2n] DATA11 bis [1:2n]
DATAxj dargestellt ist. Wie in 1A gezeigt, kann
ein Speicherelement 200-1 das externe Taktsignal ECLK,
das eine oder die Mehrzahl von Befehlssignalen COM, das eine oder
die mehreren Adresssignale ADD und die Datensignale DATA11 bis DATA1j empfangen.
In gleicher Weise kann ein Speicherelement 200-2 das externe
Taktsignal ECLK, das eine oder die Mehrzahl von Befehlssignalen
COM, das eine oder die mehreren externen Adresssignale ADD und die
Datensignale DATA21 bis DATA2j empfangen, und ein Speicherelement
200-x kann das externe Taktsignal ECLK, das eine oder die mehreren
Befehlssignale COM, das eine oder die mehreren Adresssignale ADD
und die Datensignale DATAx1 bis DATAxj empfangen.The memory module 200 may further include one or more data signals DATA to the memory controller 100 output. In the in 1A As shown, the one or more data signals DATA may be formed of a serial stream of 2 n bits, which is represented by [1: 2 n ] DATA11 to [1: 2 n ] DATAxj. As in 1A can be a memory element 200-1 the external clock signal ECLK receiving one or more command signals COM, the one or more address signals ADD and the data signals DATA11 to DATA1j. In the same way, a memory element 200-2 the external clock signal ECLK receiving one or more command signals COM, the one or more external address signals ADD and the data signals DATA21 to DATA2j, and a memory element 200-x may be the external clock signal ECLK comprising the one or more command signals COM, receiving the one or more address signals ADD and the data signals DATAx1 to DATAxj.
Wie
gezeigt, kann in dem herkömmlichen Speichersystem
gemäß 1A jedes Speicherelement 200-1, 200-2-, 200-x während eines
Taktzylkus des externen Taktsignals ECLK Daten empfangen oder ausgeben,
die aus 2n seriellen Bits gebildet sind. Darüber hinaus
können
Daten aus j Bits zur selben Zeit geschrieben oder gelesen werden.As shown, in the conventional memory system according to FIG 1A each storage element 200-1 . 200-2 - 200-x during a clock cycle of the external clock signal ECLK, receive or output data composed of 2 n serial bits. In addition, data of j bits can be written or read at the same time.
1B zeigt ein Bespiel eines
herkömmlichen
Speicherelements, wie beispielsweise des Speicherelements 200-1 in 1A, und eine zugeordnete
Steuerlogik. Wie dargestellt ist, kann die zugehörige Steuerlogik einen Adresspuffer
(ADD BUF) 10, einen Befehlsdekodierer (COM DEC) 12,
einen oder mehrere Seriell-Parallel-Wandler 14-1 bis 14-j (j ent spricht
dem j in 1A), einen
oder mehrere Parallel-Seriell-Wandler 16-1 bis 16-j,
die Speicherzellenanordnung bzw. die Speicherzellenmatrix 18,
einen Zeilendekodierer 20, einen Spaltendekodierer 22,
einen Phasenregelkreis (PLL) 24 und/oder einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26 beinhalten. 1B shows an example of a conventional memory element, such as the memory element 200-1 in 1A , and an associated control logic. As shown, the associated control logic may include an address buffer (ADD BUF). 10 , a command decoder (COM DEC) 12 , one or more serial-to-parallel converters 14-1 to 14-j (j corresponds to the j in 1A ), one or more parallel-to-serial converters 16-1 to 16-j , the memory cell array and the memory cell array, respectively 18 , a row decoder 20 , a column decoder 22 , a phase locked loop (PLL) 24 and / or a control signal generation circuit (CSG Ckt.) 26 include.
Der
Adresspuffer (ADD BUF) 10 kann externe Eingabeadressen
(ADD) empfangen, um Zeilenadressen (RA) zu erzeugen, welche in Abhängigkeit von
einem aktiven Befehlssignal (ACT) an den Zeilendekodierer 20 geliefert
werden. Das bedeutet, dass der Adresspuffer (ADD BUF) 10 eine
Mehrzahl von Adress-Pufferschaltkreisen aufweisen kann, von denen
jeder ein externes Adresssignal empfängt, um ein Zeilen-Adresssignal (RA)
zu erzeugen. Dementsprechend weist der Adresspuffer 10 in
dem Fall, dass das Speicherelement 200-1 zwölf externe Adressen
(ADD) von der Speicher-Steuereinheit 100 empfängt, zwölf Adresspuffer-Schaltkreise
zum Empfangen von zwölf
externen Adressen und zum Erzeugen von zwölf Zeilenadressen (RA) auf.The address buffer (ADD BUF) 10 may receive external input addresses (ADD) to generate row addresses (RA) which are applied to the row decoder in response to an active command signal (ACT) 20 to be delivered. This means that the address buffer (ADD BUF) 10 may include a plurality of address buffer circuits each receiving an external address signal to generate a row address signal (RA). Accordingly, the address buffer 10 in the case that the memory element 200-1 twelve external addresses (ADD) from the memory controller 100 receives twelve address buffer circuits for receiving twelve external addresses and generating twelve row addresses (RA).
Der
Zeilendekodierer 20 kann ein Aktivierungssignal (MWE) für eine Hauptwortleitung
aktivieren, die einer Mehrzahl von Zeilenadressen entspricht, die
von einer Mehrzahl von Zeilen-Adresspuffern erzeugt werden, sodass
eine gewünschte Wortleitung
(nicht gezeigt) in der Speicherzellenanordnung bzw. dem Speicherzellenfeld 18 ausgewählt werden
kann. Der Adresspuffer (ADD BUF) 10, der eine Mehrzahl
von Adress-Pufferschaltkreisen für eine
Mehrzahl von externen Adresssignalen beinhalten kann, kann darüber hinaus
eine Mehrzahl von Spaltenadressen (CA) erzeugen, die in Abhängigkeit von
einem aus dem einen oder der Mehrzahl von Befehlssignalen COM entschlüsselten
Lesebefehl (RE) oder Schreibbefehl (WE) an den Spaltendekodierer 22 geliefert
werden.The row decoder 20 may activate a main word line enable signal (MWE) corresponding to a plurality of row addresses generated by a plurality of row address buffers such that a desired wordline (not shown) in the memory cell array or memory cell array 18 can be selected. The address buffer (ADD BUF) 10 which may include a plurality of address buffer circuits for a plurality of external address signals may further generate a plurality of column addresses (CA) which are dependent on a read command (RE) or write command decrypted from the one or more command signals COM (WE) to the column decoder 22 to be delivered.
Der
Spaltendekodierer 22 kann eine Mehrzahl von Spaltenadressen
empfangen, um eine entsprechende Spaltenauswahlleitung (CSL) zu
aktivieren. Eine Mehrzahl von Bitleitungen der Speicherzellenanordnung 18 kann
in Abhängigkeit
von der ausgewählten
CSL ausgewählt
werden, sodass eine Mehrzahl von Daten in die ausgewählten Speicherzellen
geschrieben oder aus diesen gelesen werden können.The column decoder 22 may receive a plurality of column addresses to activate a corresponding column select line (CSL). A plurality of bit lines of the memory cell array 18 may be selected depending on the selected CSL so that a plurality of data is written to or read from the selected memory cells can.
Wie
vorstehend ausgeführt,
kann der Befehlsdekodierer 12 nach dem Empfangen einer Mehrzahl
von externen Befehlssignalen (COM), beispielsweise RASB, CASB, WEB
und so weiter, einen aktiven Befehl (ACT), einen Lesebefehl (RE)
und einen Schreibbefehl (WE) erzeugen.As stated above, the instruction decoder 12 upon receiving a plurality of external command signals (COM), such as RASB, CASB, WEB, and so on, generate an active command (ACT), a read command (RE), and a write command (WE).
Jeder
Seriell-Parallel-Wandler (14-1 bis 14-j) kann
aus 2n Bits an Daten gebildete serielle
Daten DATA empfangen und 2n Bits an parallelen
Daten über
2n Datenbusleitungen gleichzeitig an die
Speicherzellenanordnung 18 in Abhängigkeit von einem Schreibbefehlssignal
(WE) und einer Mehrzahl von Steuersignalen (P1 ~ P(2n))
ausgeben. Wenn die Anzahl von Dateneingabe- und Datenausgabe-Pins (DQ)
j beträgt,
ist die Anzahl von Seriell-Parallel-Wandler ebenfalls j. Zusätzlich kann
jeder der Seriell-Parallel-Wandler (14-1 bis 14-j)
mit der Speicherzellenanordnung 18 über 2n Datenbusleitungen
gekoppelt sein.Each serial-to-parallel converter ( 14-1 to 14-j ) can receive serial data DATA formed from 2 n bits of data and 2 n bits of parallel data over 2 n data bus lines simultaneously to the memory cell array 18 in response to a write command signal (WE) and a plurality of control signals (P1 ~ P ( 2n )). When the number of data input and output pins (DQ) is j, the number of serial-to-parallel converters is also j. In addition, each of the serial-parallel converters ( 14-1 to 14-j ) with the memory cell array 18 be coupled via 2 n data bus lines.
Jeder
Parallel-Seriell-Wandler (16-1 bis 16-j) kann
2n Bits an Daten in paralleler Weise von
einer Speicherzellenanordnung 18 empfangen und 2n Bits an seriellen Daten in Abhängigkeit
von einem Lesebefehlssignal (RE) und der Mehrzahl von Steuersignalen
(P1 ~ P(2n)) ausgeben. Wenn die Anzahl von Dateneingabe-/Datenausgabe-Pins
(DQ) j beträgt,
ist die Anzahl von Parallel-Seriell-Wandlern ebenfalls j.Each parallel-to-serial converter ( 16-1 to 16-j ) can take 2 n bits of data in parallel from a memory cell array 18 and output 2 n bits of serial data in response to a read command signal (RE) and the plurality of control signals (P 1 -P (2 n )). When the number of data input / output pins (DQ) is j, the number of parallel-to-serial converters is also j.
Der
Phasenregelkreis 24 kann das externe Taktsignal ECLK empfangen
und eine Verriegelungsoperation durchführen, um ein internes Taktsignal CLK1
auszugeben, welches mit ECLK verriegelt ist. Nach dem Ab schluss
der Verriegelungsoperation kann der Phasenregelkreis 24 eine
Mehrzahl von internen Taktsignalen (CLK1 ~ CLKI) an den Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26 ausgeben. Der Steuersignal-Erzeugungsschaltkreis
(GSG Ckt.) 26 kann die Mehrzahl von Steuersignalen (P1
~ P(2n)) erzeugen.The phase locked loop 24 may receive the external clock signal ECLK and perform a latch operation to output an internal clock signal CLK1 latched with ECLK. After the conclusion of the locking operation, the phase locked loop 24 a plurality of internal clock signals (CLK1~CLKI) to the control signal generation circuit (CSG Ckt.) 26 output. The control signal generating circuit (GSG Ckt.) 26 may generate the plurality of control signals (P1~P ( 2n )).
Ein
Nachteil einer herkömmlichen
Datenzugriffstechnik, wie vorstehend beschrieben, besteht darin,
dass während
eines Taktzyklus eines externen Taktsignals, beispielsweise ECLK,
nur auf 2n Bits an Daten zugegriffen werden
kann, beispielsweise 2 Bits, 4 Bits, 8 Bits und so weiter.A disadvantage of a conventional data access technique, as described above, is that that can be accessed only on 2 n bits of data during one clock cycle of an external clock signal, for example ECLK, for example 2 bits, 4 bits, 8 bits and so on.
2A zeigt den Betrieb eines
herkömmlichen
PLL und eines herkömmlichen
Steuersignal-Erzeugungsschaltkreises, beispielsweise PLL 24 und Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26 in 1B.
Wie gezeigt, kann ein internes Taktsignal CLK1 mit einem externen
Taktsignal ECLK verriegelt sein. Der PLL kann zwei (oder mehr) interne
Takte CLK1/CLK2 erzeugen, welche die doppelte Frequenz des externen
Taktsignals ECLK besitzt. Ein Phasenunterschied zwischen CLK1 und
CLK2 kann 180° betragen.
Der Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26 kann
vier Steuersignale P1 ~ P4 unter Verwendung unterschiedlicher Kombinationen der
beiden internen Takte CLK1 ~ CLK2 und des externen Taktsignals ECLK
erzeugen. Entsprechend können
vier Daten D1-D4 in Abhängigkeit
von jedem der Steuersignale P1 ~ P4 während eines Taktzyklus des
externen Taktsignals ECLK durch Seriell-Parallel-Wandler oder Parallel-Seriell-Wandler
geschrieben oder gelesen werden. Ein derartiges Speicherelement
kann als mit einer vierfach Datenrate (quad data rate – QDR) betrieben
charakterisiert werden. 2A shows the operation of a conventional PLL and a conventional control signal generating circuit, for example, PLL 24 and Control Signal Generation Circuit (CSG Ckt.) 26 in 1B , As shown, an internal clock signal CLK1 may be locked to an external clock signal ECLK. The PLL may generate two (or more) internal clocks CLK1 / CLK2 which is twice the frequency of the external clock signal ECLK. A phase difference between CLK1 and CLK2 can be 180 °. The control signal generating circuit (CSG Ckt.) 26 may generate four control signals P1 ~ P4 using different combinations of the two internal clocks CLK1 ~ CLK2 and the external clock signal ECLK. Accordingly, four data D1-D4 may be written or read in response to each of the control signals P1 ~ P4 during one clock cycle of the external clock signal ECLK by serial-parallel converters or parallel-serial converters. Such a storage element may be characterized as being operated at a quad data rate (QDR).
2B zeigt eine andere Betriebsart
eines herkömmlichen
PLL und eines herkömmlichen
Steuersignal-Erzeugungsschaltkreises, beispielsweise PLL 24 und
Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26 in 1B. Wie gezeigt, kann das
interne Taktsignal CLK1 mit dem exter nen Taktsignal ECLK verriegelt
sein. Der PLL kann vier interne Taktsignale CLK1 ~ CLK4 erzeugen,
welche dieselbe Frequenz wie das externe Taktsignal ECLK besitzen. Ein
Phasenunterschied zwischen benachbarten Takten kann 90° betragen.
Der Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26 kann
vier Steuersignale P1 ~ P4 unter Verwendung unterschiedlicher Kombinationen
der vier internen Takte CLK1 ~ CLK4 und des externen Takts ECLK
erzeugen, um auf vier Daten D1-D4 in einem Speicherelement während eines
Taktzyklus des externen Taktsignals ECLK zuzugreifen. Ein derartiges
Speicherelement kann ebenfalls als mit einer vierfachen Datenrate
betrieben charakterisiert werden. 2 B Fig. 15 shows another mode of operation of a conventional PLL and a conventional control signal generating circuit, for example PLL 24 and Control Signal Generation Circuit (CSG Ckt.) 26 in 1B , As shown, the internal clock signal CLK1 may be locked to the external clock signal ECLK. The PLL may generate four internal clock signals CLK1 ~ CLK4 having the same frequency as the external clock signal ECLK. A phase difference between adjacent clocks may be 90 °. The control signal generating circuit (CSG Ckt.) 26 may generate four control signals P1~P4 using different combinations of the four internal clocks CLK1~CLK4 and the external clock ECLK to access four data D1-D4 in one memory element during one clock cycle of the external clock signal ECLK. Such a memory element may also be characterized as being operated at a fourfold data rate.
3 zeigt noch eine weitere
Betriebsart eines herkömmlichen
PLL und eines herkömmlichen Steuersignal-Erzeugungsschaltkreises,
beispielsweise PLL 24 und Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26 in 1B.
Wie gezeigt, kann das interne Taktsignal CLK1 mit dem externen Taktsignal ECLK
verriegelt sein. Der PLL kann vier interne Takte CLK1 ~ CLK4 erzeugen,
welche die doppelte Frequenz des externen Taktsignals ECLK besitzen.
Ein Phasenunterschied zwischen benachbarten Takten kann 90° betragen.
Der Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26 kann
acht Steuersignale P1 ~ P8 unter Verwendung unterschiedlicher Kombinationen
der vier internen Takte CLK1 ~ CLK4 und des externen Takts ECLK
erzeugen, um auf acht Daten D1-D8
in einem Speicherelement während
eines Taktzyklus des externen Taktsignals ECLK zuzugreifen. Ein
derartiges Speicherelement kann auch als mit einer achtfachen Datenrate
(octal data rate – ODR)
betrieben charakterisiert werden. 3 shows still another mode of operation of a conventional PLL and a conventional control signal generating circuit, for example PLL 24 and Control Signal Generation Circuit (CSG Ckt.) 26 in 1B , As shown, the internal clock signal CLK1 may be locked to the external clock signal ECLK. The PLL can generate four internal clocks CLK1 ~ CLK4 which are twice the frequency of the external clock signal ECLK. A phase difference between adjacent clocks may be 90 °. The control signal generating circuit (CSG Ckt.) 26 may generate eight control signals P1~P8 using different combinations of the four internal clocks CLK1~CLK4 and the external clock ECLK to access eight data D1-D8 in one memory element during one clock cycle of the external clock signal ECLK. Such a memory element may also be characterized as being operated at an octal data rate (ODR).
Ein
Nachteil herkömmlicher
Datenzugriffstechniken, wie in den vorstehend beschriebenen, ergibt
sich daraus, dass nur auf 2n Datenbits,
beispielsweise 2 Bits, 4 Bits, 8 Bits und so weiter, während eines
Taktzyklus des externen Taktsignals zugegriffen werden kann.A disadvantage of conventional data access techniques, as described above, is that only 2 n bits of data, for example 2 bits, 4 bits, 8 bits and so on, while ei nes clock cycle of the external clock signal can be accessed.
Aus
diesem Grund kann ein herkömmliches Halbleiterelement
zusätzliche
Pins oder Anschlüsse zum
Empfangen und/oder Ausgeben von Datenbits für eine Fehlerkorrekturkodierung
(Error-Correction-Coding – ECC),
für Cyclic-Redundancy-Coding (CRC)
oder für
eine Datenmaskierung (Data-Masking – DM) aufweisen. Dies kann
eine größere Chip-Fläche und
somit erhöhte
Fertigungskosten bedingen.Out
For this reason, a conventional semiconductor element
additional
Pins or connections to
Receiving and / or outputting data bits for error correction coding
(Error Correction Coding - ECC),
for Cyclic Redundancy Coding (CRC)
or for
have a data masking (DM). This can
a larger chip area and
thus increased
Condition manufacturing costs.
Der
Erfindung liegt die Aufgabe zugrunde, Verfahren und Vorrichtungen
der eingangs genannten Art anzugeben, die einen Zugriff auf quasi
beliebige Datenanzahlen ermöglichen
und die sich darüber
hinaus gegenüber
herkömmlichen
Techniken durch eine geringere Chip-Fläche und entsprechend verringerte
Fertigungskosten auszeichnen.Of the
Invention is based on the object, methods and devices
specify the type mentioned above, the access to quasi
allow any number of data
and that about it
beyond
usual
Techniques reduced by a smaller chip area and accordingly
Distinguish manufacturing costs.
Die
Aufgabe wird erfindungsgemäß durch
einen Seriell-Parallel-Wandler gemäß Patentanspruch 1, durch ein
Verfahren gemäß Patentanspruch
8, durch einen Parallel-Seriell-Wandler gemäß Patentanspruch 9, durch ein
Verfahren gemäß Patentanspruch
15, durch einen Steuersignal-Erzeugungsschaltkreis
gemäß Patentanspruch
16, durch ein Speicherelement gemäß Patentanspruch 21, durch ein
Verfahren gemäß Patentanspruch
43 und durch ein Speichersystem gemäß Patentanspruch 44 gelöst.The
Task is achieved by
a serial-to-parallel converter according to claim 1, by a
Process according to claim
8, by a parallel-to-serial converter according to claim 9, by a
Process according to claim
15, by a control signal generating circuit
according to claim
16, by a memory element according to claim 21, by a
Process according to claim
43 and solved by a storage system according to claim 44.
Vorteilhafte
Weiterbildungen der vorliegenden Erfindung sind Gegenstand von Unteransprüchen, deren
Wortlaut hiermit durch Bezugnahme zum Gegenstand der vorliegenden
Beschreibung gebracht wird, um unnötige Textwiederholungen zu
vermeiden.advantageous
Further developments of the present invention are the subject of subclaims, whose
Wording hereby incorporated by reference
Description is brought to unnecessary text repetition too
avoid.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, welche es erlauben, eine höhere Datenanzahl pro
Taktzyklus ein- und/oder auszugeben.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
the data input and data output, which allow a higher data count per
Clock cycle input and / or output.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, welche zusätzliche Daten auf demselben
Bus ein- und/oder ausgeben können.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
the data entry and data output, what additional data on the same
Bus can enter and / or spend.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, wobei die zusätzlichen Daten von einer Speicher-Steuereinheit
zu einem Speicher und/oder von dem Speicher zu der Speicher-Steuereinheit transferiert
werden können.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
the data input and data output, the additional data being from a memory controller
to a memory and / or transferred from the memory to the memory controller
can be.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, wobei es sich bei den zusätzlichen
Daten um Fehlerkorrekturdaten handelt, beispielsweise CRC- oder
Parität-Prüfdaten.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
data entry and data output, with the additional ones
Data is error correction data, such as CRC or
Parity-check data.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, wobei es sich bei den zusätzlichen
Daten um Maskierungsdaten handelt.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
data entry and data output, with the additional ones
Data is about masking data.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, wobei es sich bei den zusätzlichen
Daten um Informationen betreffend eine Speicher-Steuereinheit oder
einen Speicherzustand handelt, beispielsweise Temperaturinformationen.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
data entry and data output, with the additional ones
Data for information regarding a memory controller or
a memory state, such as temperature information.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, wobei es sich bei den zusätzlichen
Daten um Dummy-Daten handelt.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
data entry and data output, with the additional ones
Data is dummy data.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, wobei auf eine Mehrzahl von Schreib-
oder Lesedaten, die aus m (2n + k) Bits
gebildet sind (wobei m, n und k jeweils ganze Zahlen sind), innerhalb
eines Takts des externen Eingangstakts zugegriffen werden kann.Exemplary embodiments of the present invention are directed to control and control method for the data input and data output, wherein (a plurality of write or read data, which are formed from m (2 n + k) bits where m, n and k are each integers ), can be accessed within one clock of the external input clock.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, welche weniger Chip-Fläche und/oder
geringere Herstellungskosten erfordern.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
the data input and data output, which has less chip area and / or
require lower production costs.
Eine
beispielhafte Ausgestaltung der vorliegenden Erfindung schafft einen
Seriell-Parallel-Wandler zum Umwandeln eines seriellen Bitstroms
aus m Bits (wobei m eine ganze Zahl ≥ 3 ist) in einem parallelen m-Bit-Strom, wobei die
m Bits 2n Datenbits (wobei n eine ganze
Zahl ≥ 1
ist) und k Datenbits (wobei k eine ganze Zahl ≥ 1 ist) beinhalten, aufweisend:
eine erste Registeranordnung bzw. ein erstes Registerfeld aus (m-1) Registern, von
denen jedes zum sequentiellen Empfangen von Bits 1 bis (m-1) des
seriellen Bitstroms aus m Bits und (m-1) Steuersignalen ausgebildet
ist, wobei jedes der (m-1) Register der ersten Registeranordnung
Bits 1 bis (m-1) des seriellen Bitstroms aus m Bits als (m-1) Ausgaben
der ersten Registeranordnung speichert und ausgibt, wobei jede der
(m-1) Ausgaben der ersten Registeranordnung während eines Taktzyklus eines
externen Taktsignals ausgegeben wird, das an den Seriell-Parallel-Wandler
angelegt ist; und eine zweite Registeranordnung aus m Registern,
wobei jedes zum sequentiellen Empfangen der (m-1) Ausgaben der ersten
Registeranordnung und des m-ten Steuersignals ausgebildet ist, wobei
jedes der m Register der zweiten Registeranordnung Bits 1 bis m speichert
und als m Ausgaben der zweiten Registeranordnung zeitgleich ausgibt,
wobei alle m Ausgaben der zweiten Regis teranordnung während eines
Taktzyklus des externen Taktsignals ausgegeben werden.An exemplary embodiment of the present invention provides a serial-to-parallel converter for converting a serial bit stream of m bits (where m is an integer ≥ 3) in a parallel m-bit stream, the m bits being 2 n data bits (where n an integer ≥ 1) and k data bits (where k is an integer ≥ 1), comprising: a first register array of (m-1) registers, each for sequentially receiving bits 1 to (m-1) of the serial bit stream is formed of m bits and (m-1) control signals, each of the (m-1) registers of the first register arrangement bits 1 to (m-1) of the serial bit stream of m bits as (m -1) stores and outputs outputs of the first register arrangement, each of the (m-1) outputs of the ers th register arrangement is output during a clock cycle of an external clock signal which is applied to the serial-parallel converter; and a second register arrangement of m registers, each for sequentially receiving the (m-1) outputs of the first register arrangement and the m-th control signal, each of the m registers of the second register arrangement storing bits 1 to m and outputting m as outputs second register arrangement outputs at the same time, wherein all m outputs of the second register teranordnung during a clock cycle of the external clock signal are output.
Eine
weitere exemplarische Ausgestaltung der vorliegenden Erfindung schafft
ein Verfahren zum Umwandeln eines seriellen Bitstroms aus m Bits
(wobei m eine ganze Zahl ≥ 3
ist) in einen parallelen m-Bit-Strom, wobei die m Bits 2n Datenbits (wobei n eine ganze Zahl ≥ 1 ist) und
k Datenbits (wobei k eine ganze Zahl ≥ 1 ist) beinhalten, umfassend:
sequentielles Empfangen von Bits 1 bis (m-1) des seriellen Bitstroms
aus m Bits und (m-1) Steuersignalen; Speichern und Ausgeben von
Bits 1 bis (m-1) des seriellen Bitstroms aus m Bits als (m-1) erste
Ausgaben, wobei jede der (m-1) ersten Ausgaben während eines Taktzyklus eines
externen Taktsignals ausgegeben wird; sequentielles Empfangen der
(m-1) ersten Ausgaben und des m-ten Steuersignals; und Speichern
und zeitgleiches Ausgeben von Bits 1 bis m als m zweite Ausgaben,
wobei alle der m zweiten Ausgaben während eines Taktzyklus des
externen Taktsignals ausgegeben werden.Another exemplary embodiment of the present invention provides a method for converting a serial bit stream of m bits (where m is an integer ≥ 3) in a parallel the m-bit current, the m bits 2 n bits (where n is an integer ≥ 1) and k data bits (where k is an integer ≥ 1), comprising: sequentially receiving bits 1 to (m-1) of the serial bit stream of m bits and (m-1) control signals; Storing and outputting bits 1 to (m-1) of the serial bit stream of m bits as (m-1) first outputs, each of the (m-1) first outputs being output during one clock cycle of an external clock signal; sequentially receiving the (m-1) first outputs and the m-th control signal; and storing and simultaneously outputting bits 1 to m as m second outputs, all of the m second outputs being output during one clock cycle of the external clock signal.
Eine
weitere beispielhafte Ausgestaltung der vorliegenden Erfindung schafft
einen Parallel-Seriell-Wandler zum Umwandeln eines parallelen Bitstroms
aus m Bits (wobei m eine ganze Zahl ≥ 3 ist) in einem seriellen Bitstrom
aus m Bits, wobei die m Bits 2n Datenbits
(wobei n eine ganze Zahl ≥ 1
ist) und k Datenbits (wobei k eine ganze Zahl ≥ 1 ist) beinhalten, aufweisend:
eine Logikgatteranordnung bzw. ein Logikgatterfeld aus m Logikgattern,
wobei jedes zum gleichzeitigen Empfangen von Bits 1 bis m des parallelen
Bitstroms aus m Bits und m Steuersignalen ausgebildet ist, wobei
jedes der m Logikgatter sequentiell Bits 1 bis m des seriellen Bitstroms
aus m Bits in Abhängigkeit
von jedem der m Steuersignale als m Ausgaben der Logikgatteranordnung
ausgibt, wobei alle m Ausgaben der Logikgatteranordnung während eines
Taktzyklus eines externen Taktsignals ausgegeben werden, das an
dem Parallel-Seriell-Wandler
anliegt; und ein Logikgatter zum sequentiellen Empfangen der m Ausgaben
der Logikgatteranordnung und zum Ausgeben von Bits 1 bis m als einen
seriellen Bitstrom aus m Bits, wobei die Bits 1 bis m während eines
Taktzyklus des externen Taktsignals ausgegeben werden.Another exemplary embodiment of the present invention provides a parallel-serial converter for converting a parallel bit stream of m bits (where m is an integer ≥ 3) in a serial bit stream of m bits, the m bits 2 (n bits where n an integer ≥ 1) and k data bits (where k is an integer ≥ 1) comprising: a logic gate array of m logic gates, each for simultaneously receiving bits 1 to m of the parallel bit stream of m bits and m control signals, each of the m logic gates sequentially outputting bits 1 to m of the m bit serial bit stream in response to each of the m control signals as m outputs of the logic gate array, outputting every m outputs of the logic gate array during one clock cycle of an external clock signal which is applied to the parallel-to-serial converter; and a logic gate for sequentially receiving the m outputs of the logic gate array and outputting bits 1 to m as a serial bit stream of m bits, bits 1 to m being output during one clock cycle of the external clock signal.
Eine
weitere beispielhafte Ausgestaltung der vorliegenden Erfindung schafft
ein Verfahren zum Umwandeln eines parallelen Bitstroms aus m Bits (wobei
m eine ganze Zahl ≥ 3
ist) in einen seriellen Bitstrom aus m Bits, wobei die m Bits 2n Datenbits (wobei n eine ganze Zahl ≥ 1 ist) und
k Datenbits (wobei k eine ganze Zahl ≥ 1 ist) beinhalten, umfassend: zeitgleiches
Empfangen von Bits 1 bis m des parallelen Bitstroms aus m Bits und
m Steuersignalen; sequentielles Ausgeben von Bits 1 bis m des seriellen Bitstroms
aus m Bits in Abhängigkeit
von jedem der m Steuersignalen als m erste Ausgaben, wobei jede der
m ersten Ausgaben während
eines Taktzyklus eines externen Taktsignals ausgegeben wird; und
sequentielles Empfangen des m ersten Ausgaben und Ausgeben von Bits
1 bis m als einen seriellen Bitstrom aus m Bits, wobei jedes der
Bits 1 bis m während
eines Taktzyklus eines externen Taktsignals ausgegeben wird.Another exemplary embodiment of the present invention provides a method of converting a parallel bit stream of m bits (where m is an integer ≥ 3) into a serial bit stream of m bits, the m bits being 2 n data bits (where n is an integer ≥ 1) and k data bits (where k is an integer ≥ 1) comprising: receiving bits 1 to m of the parallel bit stream of m bits and m control signals simultaneously; sequentially output bits 1 to m of the serial bit stream of m bits in response to each of the m control signals as m first outputs, each of the m first outputs being output during one clock cycle of an external clock signal; and sequentially receiving the m first outputs and outputting bits 1 to m as a serial bit stream of m bits, each of bits 1 to m being output during a clock cycle of an external clock signal.
Eine
weitere beispielhafte Ausgestaltung der vorliegenden Erfindung schafft
ein Verfahren zum Erzeugen eines Steuersignals, beinhaltend ein
Empfangen wenigstens zweier interner Taktsignale und zum Erzeugen
von p Steuersignalen (wobei p eine ganze Zahl ≥ 3 ist), wobei p = 2n +
k, wobei 2n eine Anzahl von Datenbits ist
(wobei n eine ganze Zahl ≥ 1
ist) und wobei k eine Anzahl von Datenbits ist (wobei k eine ganze
Zahl ≥ 1
ist), wobei jedes der p Steuersignale sequentiell während eines
Taktzyklus eines externen Taktsignals erzeugt wird.Another exemplary embodiment of the present invention provides a method of generating a control signal, including receiving at least two internal clock signals and generating p control signals (where p is an integer ≥ 3), where p = 2 n + k, where 2 n is a number of data bits (where n is an integer ≥ 1) and where k is a number of data bits (where k is an integer ≥ 1), each of the p control signals being generated sequentially during a clock cycle of an external clock signal.
Eine
weitere beispielhafte Ausgestaltung der vorliegenden Erfindung schafft
ein Verfahren zum Schreiben von Daten in einen Speicher und zum
Lesen von Daten aus einem Speicher, der eine Mehrzahl von Spei cherelementen
und eine Speicher-Steuereinheit beinhaltet, mit den Schritten: Liefern
eines externen Taktsignals an jedes der Mehrzahl von Speicherelementen,
Erzeugen von wenigstens zwei internen Taktsignalen aus dem externen Taktsignal,
Erzeugen von p Steuersignalen (wobei p eine ganze Zahl ≥ 3 ist), wobei
p = 2n + k, wobei 2n eine
Anzahl von Datenbits ist (wobei n eine ganze Zahl ≥ 1 ist) und
wobei k eine Anzahl von Datenbits ist (wobei k eine ganze Zahl ≥ 1 ist), wobei
alle der p Steuersignale sequentiell während eines Taktzyklus des
externen Taktsignals erzeugt werden, sequentielles Empfangen eines
seriellen Bit-Stroms aus m Bits (wobei m eine ganze Zahl ≥ 3 ist), von
der Speicher-Steuereinheit und Umwandeln des seriellen Bit-Stroms
aus m Bits in einen parallelen Bit-Strom in Abhängigkeit von jedem der p Steuersignale,
wobei alle Bits des parallelen Bit-Stroms während eines Taktzyklus des
externen Taktsignals ausgegeben werden, Liefern eines Schreibbefehlssignals
und eines Adresssignals zum Schreiben wenigstens der 2n Datenbits
an wenigstens eines der Mehrzahl von Speicherelemente, Empfangen
wenigstens eines parallelen 2n-Bit-Stroms,
der aus einem der Mehrzahl von Speicherelementen gelesen wurde,
und Umwandeln des parallelen 2n-Bit-Stroms in einen
seriellen Bitstrom in Abhängigkeit
von jedem der 2n Steuersignale, wobei alle
Bits des seriellen Bitstroms während eines
Taktzyklus des externen Taktsignals ausgegeben werden, und Liefern
eines Lesebefehlssignals und eines Adresssignals zum Lesen wenigstens
der 2n Datenbits aus dem wenigstens einen
der Mehrzahl von Speicherelementen.Another exemplary embodiment of the present invention provides a method of writing data to a memory and reading data from a memory including a plurality of memory elements and a memory controller, comprising the steps of: providing an external clock signal to each of the plurality of memory elements Plurality of memory elements, generating at least two internal clock signals from the external clock signal, generating p control signals (where p is an integer ≥ 3), where p = 2 n + k, where 2 n is a number of data bits (where n is a integer ≥ 1) and where k is a number of data bits (where k is an integer ≥ 1), all of the p control signals being generated sequentially during a clock cycle of the external clock signal, sequentially receiving a serial bit stream of m bits (where m is an integer ≥ 3) from the memory controller and converting the serial bit stream of m bits into a parallel bit stream at least one parallel in response to each of the p control signals, wherein all bits of the parallel bit stream are output during one clock cycle of the external clock signal, providing a write command signal and an address signal for writing at least the 2 n data bits to at least one of the plurality of storage elements, receiving 2 n -bit stream which has been read from one of the plurality of storage elements, and Umwan denoting the parallel 2 n- bit stream into a serial bit stream in response to each of the 2 n control signals, all bits of the serial bit stream being output during a clock cycle of the external clock signal, and providing a read command signal and an address signal for reading at least 2 n Data bits from the at least one of the plurality of memory elements.
Beispielhafte
Ausgestaltungen der vorliegenden Erfindung zielen ab auf Steuerelemente
und Steuerverfahren für
die Dateneingabe und Datenausgabe, bei denen es eine 1:1-Entsprechung
zwischen der Anzahl von erzeugten internen Taktsignalen, einer Anzahl
verwendeter Invertier-Schaltkreise
und einer Anzahl erzeugter Steuersignale gibt. Bei den weiteren
beispielhaften Ausgestaltungen gibt es keine 1:1-Entsprechung zwischen
der Anzahl erzeugter interner Taktsignale, einer Anzahl ver wendeter
Invertier-Schaltkreise oder einer Anzahl erzeugter Steuersignale.
In einigen beispielhaften Ausgestaltungen ist die Anzahl der erzeugten
Steuersignale größer als die
Anzahl der erzeugten internen Taktsignale.exemplary
Embodiments of the present invention are directed to controls
and control procedures for
the data entry and data output, where there is a one-to-one correspondence
between the number of generated internal clock signals, a number
used inversion circuits
and a number of generated control signals. At the others
exemplary embodiments, there is no one-to-one correspondence between
the number of generated internal clock signals, a number of used
Inverting circuits or a number of generated control signals.
In some example embodiments, the number of generated
Control signals greater than the
Number of generated internal clock signals.
Weitere
Vorteile und Eigenschaften der vorliegenden Erfindung ergeben sich
aus der nachfolgenden Beschreibung von Ausführungsbeispielen anhand der
Zeichnung. Es zeigt:Further
Advantages and characteristics of the present invention will be apparent
from the following description of exemplary embodiments with reference to FIG
Drawing. It shows:
1A ein
Beispiel eines herkömmlichen Speichersystems; 1A an example of a conventional memory system;
1B ein
Beispiel eines herkömmlichen Speicherelements; 1B an example of a conventional memory element;
2A den
Betrieb eines herkömmlichen PLL
und eines herkömmlichen
Steuersignal-Erzeugungsschaltkreises; 2A the operation of a conventional PLL and a conventional control signal generating circuit;
2B einen
weiteren Betrieb eines herkömmlichen
PLL und eines herkömmlichen
Steuersignal-Erzeugungsschaltkreises; 2 B another operation of a conventional PLL and a conventional control signal generating circuit;
3 einen
weiteren Betrieb eines herkömmlichen
PLL und eines herkömmlichen
Steuersignal-Erzeugungsschaltkreises; 3 another operation of a conventional PLL and a conventional control signal generating circuit;
4 ein
Speichersystem gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung; 4 a memory system according to an exemplary embodiment of the present invention;
5 ein
Speicherelement gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung; 5 a memory element according to an exemplary embodiment of the present invention;
6 einen
Seriell-Parallel-Wandler gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung; 6 a serial-parallel converter according to an exemplary embodiment of the present invention;
7 einen
Parallel-Seriell-Wandler gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung; 7 a parallel-to-serial converter according to an exemplary embodiment of the present invention;
8 einen
Steuersignal-Erzeugungsschaltkreis gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung; 8th a control signal generation circuit according to an exemplary embodiment of the present invention;
9A einen
Schreibvorgang eines Speicherelements, das einen Steuersignal-Erzeugungsschaltkreis
gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung verwendet; 9A a write operation of a memory element using a control signal generation circuit according to an exemplary embodiment of the present invention;
9B einen
Lesevorgang eines Speicherelements, das einen Steuersignal-Erzeugungsschaltkreis
gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung verwendet; 9B a read operation of a memory element using a control signal generation circuit according to an exemplary embodiment of the present invention;
10 einen
Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung; 10 a control signal generation circuit according to another exemplary embodiment of the present invention;
11A einen Schreibvorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet; 11A a write operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention;
11B einen Lesevorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet; 11B a read operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention;
12 einen
Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung; 12 a control signal generation circuit according to another exemplary embodiment of the present invention;
13A einen Schreibvorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet; 13A a write operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention;
13B einen Lesevorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet; 13B a read operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention;
14 einen
Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung; 14 a control signal generation circuit according to another exemplary embodiment of the present invention;
15A einen Schreibvorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet; 15A a write operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention;
15B einen Lesevorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet; 15B a read operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention;
16 ein
Speicherelement gemäß einer weiteren
beispielhaften Ausgestaltung der vorliegenden Erfindung; 16 a memory element according to another exemplary embodiment of the present invention;
17 einen
Fehlerdetektor gemäß einer beispielhaften
Ausgestaltung der vorliegenden Erfindung; 17 an error detector according to an exemplary embodiment of the present invention;
18 einen
Erzeugungsschaltkreis für Fehlererkennungscode
gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung; 18 an error detection code generation circuit according to an exemplary embodiment of the present invention;
19 ein
Speicherelement gemäß einer weiteren
beispielhaften Ausgestaltung der vorliegenden Erfindung; 19 a memory element according to another exemplary embodiment of the present invention;
20 einen
Datenmaskierungsschaltkreis gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung;
und 20 a data masking circuit according to another exemplary embodiment of the present invention; and
21 ein
Speicherelement gemäß einer weiteren
beispielhaften Ausgestaltung der vorliegenden Erfindung. 21 a memory element according to another exemplary embodiment of the present invention.
Es
sei darauf hingewiesen, dass ein Element, welches als mit einem
anderen Element „verbunden" oder „gekoppelt" beschrieben ist,
direkt mit dem anderen Element verbunden oder gekoppelt sein kann
oder das Zwischenelemente vorhanden sein können. Im Gegensatz hierzu sind
dann, wenn ein Element als „direkt
verbunden" oder „direkt
gekoppelt" mit einem
anderen Element bezeichnet ist, keine Zwischenelemente vorhanden.
Andere zur Beschreibung von Beziehungen zwischen Elementen verwendete
Wörter
sollten entsprechend interpretiert werden, zum Beispiel „zwischen" gegenüber „direkt zwischen", „benachbart" gegenüber „direkt
benachbart" und
so weiter.It
It should be noted that an element, which as with a
another element "connected" or "coupled" is described,
can be connected or coupled directly to the other element
or the intermediate elements may be present. In contrast to this are
then, if an item as "direct
connected "or" directly
coupled "with a
other element is indicated, no intermediate elements present.
Other used to describe relationships between elements
words
should be interpreted accordingly, for example "between" versus "directly between," "adjacent" versus "directly
neighboring "and
so on.
4 zeigt
ein Speichersystem gemäß einer beispielhafen
Ausgestaltung der vorliegenden Erfindung. Wie dargestellt ist, kann
ein Speichersystem gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung eine Speicher-Steuereinheit 100' und ein Speichermodul 200' enthalten,
wobei im letzteren eine Mehrzahl von Speicherelementen 200-1', 200-2', 200-x' auf einer Modulplatine
angeordnet sind. Wie gezeigt, tauschen die Speicher-Steuereinheit 100' und das Speichermodul 200' ein oder mehrere
Datensignale DATA aus. In dem in 4 dargestellten
Beispiel kann das eine oder die Mehrzahl von Datensignalen DATA
aus einem seriellen Strom von m Bits gebildet sein, die als [1:m]
DATA11 bis [1:m] DATAxj dargestellt sind, wobei m weiter unten detaillierter
beschrieben ist. 4 shows a storage system according to an exemplary embodiment of the present invention. As illustrated, a memory system according to an exemplary embodiment of the present invention may include a memory controller 100 ' and a memory module 200 ' contain, wherein in the latter a plurality of memory elements 200-1 ' . 200-2 ' . 200-x ' are arranged on a module board. As shown, the memory controller swap 100 ' and the memory module 200 ' one or more data signals DATA off. In the in 4 As illustrated, the one or more data signals DATA may be formed of a serial stream of m bits represented as [1: m] DATA11 to [1: m] DATAxj, where m is described in more detail below.
Wie
gezeigt, kann jedes Speicherelement 200-1', 200-2', 200-x' während eines Taktzyklus eines
externen Taktsignals ECLK Daten DATA empfangen oder ausgeben, die
aus einem seriellen Strom von m Bits gebildet sind, wobei m = (2n + k) Bits anstelle von 2n Bits
beträgt.
Gemäß einer
beispielhaften Ausgestaltung können
alle der 2n + k Datenbits gültige Daten
sein, die in eine Speicherzellenanordnung geschrieben oder aus einer
Speicherzellenanordnung gelesen werden können.As shown, each memory element 200-1 ' . 200-2 ' . 200-x ' during a clock cycle of an external clock signal ECLK, receive or output data DATA formed of a serial stream of m bits, where m = (2 n + k) bits instead of 2 n bits. According to an exemplary embodiment, all of the 2 n + k data bits may be valid data that may be written to a memory cell array or read from a memory cell array.
5 zeigt
ein Speicherelement, das zugehörige
Steuerlogik beinhaltet, gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Wie gezeigt,
kann die zugehörige
Steuerlogik einen oder mehrere Seriell-Parallel-Wandler 14-1' bis 14-j', einen oder
mehrere Parallel-Seriell-Wandler 16-1' bis 16-j', eine Speicherzellenanordnung 18', einen Taktgenerator
(CLK Gen.) 24' und/oder
einen Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' aufweisen.
Die zugehörige
Steuerlogik kann weiterhin den herkömmlichen Adresspuffer (ADD
BUF) 10, Befehlsdekodierer (COM DEC) 12, Zeilendekodierer 20 und/oder
Spaltendekodierer 22 gemäß 1B aufweisen. 5 shows a memory element including associated control logic according to an exemplary embodiment of the present invention. As shown, the associated control logic may include one or more serial-to-parallel converters 14-1 ' to 14-j ' , one or more parallel-to-serial converters 16-1 ' to 16-j ' , a memory cell array 18 ' , a clock generator (CLK Gen.) 24 ' and / or a control signal generation circuit (CSG Ckt.) 26 ' exhibit. The associated control logic can still use the conventional address buffer (ADD BUF) 10 , Command Decoder (COM DEC) 12 , Row decoder 20 and / or column decoder 22 according to 1B exhibit.
Jeder
Seriell-Parallel-Wandler (14-1' bis 14-j') kann serielle Daten DATA empfangen,
die aus m Bits an Daten gebildet sind, und m Bits an parallelen
Daten durch m Datenbusleitungen gleichzeitig an die Speicherzellenanordnung 18' in Abhängigkeit
von einem Schreibbefehlssignal (WE) und einer Mehrzahl von Steuersignalen
(P1 ~ P(m)) ausgeben. Zusätzlich
kann jeder der Seriell-Parallel-Wandler (14-1' bis 14-j') über m Datenbusleitungen
mit der Speicherzellenanordnung 18' gekoppelt sein.Each serial-to-parallel converter ( 14-1 ' to 14-j ' ) can receive serial data DATA composed of m bits of data and m bits of parallel data through m data bus lines simultaneously to the memory cell array 18 ' in response to a write command signal (WE) and a plurality of control signals (P1 ~ P (m)). In addition, each of the serial-parallel converters ( 14-1 ' to 14-j ' ) over m data bus lines to the memory cell array 18 ' be coupled.
Jeder
Parallel-Seriell-Wandler (16-1' bis 16-j') kann m Bits an Daten von der
Speicherzellenanordnung 18' in
paralleler Weise empfangen und m Bits an seriellen Daten in Abhängigkeit
von einem Lesebefehlssignal (RE) und der Mehrzahl von Steuersignalen
(P1 ~ P(m)) ausgeben.Each parallel-to-serial converter ( 16-1 ' to 16-j ' ) can m bits of data from the memory cell array 18 ' receive in parallel and output m bits of serial data in response to a read command signal (RE) and the plurality of control signals (P1~P (m)).
Der
Taktgenerator (CLK Gen.) 24' kann
das externe Taktsignal ECLK empfangen und eine Verriegelungsoperation
durchführen,
um ein internes Taktsignal CLK1 auszugeben, welches mit dem externen Taktsignal
ECLK verriegelt ist. Nach Abschluss der Verriegelungsoperation kann
der Taktgenerator (CLK Gen.) 24' eine Mehrzahl von internen Taktsignalen (CLK1
~ CLKI) an den Steuersignal-Erzeugungsschaltkreis (CSG-Ckt.) 26' ausgeben. Der
Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' kann die Mehrzahl
von Steuersignalen (P1 ~ P(m)) erzeugen.The clock generator (CLK Gen.) 24 ' may receive the external clock signal ECLK and perform a latch operation to output an internal clock signal CLK1 locked to the external clock signal ECLK. After completing the lock operation, the clock generator (CLK Gen.) 24 ' a plurality of internal clock signals (CLK1~CLKI) to the control signal generation circuit (CSG-Ckt.) 26 ' output. The control signal generating circuit (CSG Ckt.) 26 ' may generate the plurality of control signals (P1~P (m)).
Wie
in 5 dargestellt, erzeugt der Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' eine Mehrzahl
von Steuersignalen (P1 ~ P(m)). In einer beispielhaften Ausgestaltung
gilt m = 2n + k. Als Ergebnis können gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung ein oder
mehrere Seriell-Parallel-Wandler (14-1' bis 14-j') und/oder ein oder mehrere Parallel-Seriell-Wandler
(16-1' bis 16-j') darüber hinaus
m Datenbits während
eines Takt des externen Taktsignals ECLK in Abhängigkeit von einem oder mehreren
Steuersignalen (P1 ~ P(m)) in einen parallelen oder seriellen Strom
wandeln.As in 5 the control signal generating circuit (CSG Ckt.) generates 26 ' a plurality of control signals (P1 ~ P (m)). In an exemplary embodiment, m = 2 n + k. As a result, according to an exemplary embodiment of the present invention, one or more serial-parallel converters ( 14-1 ' to 14-j ' ) and / or one or more parallel-to-serial converters ( 16-1 ' to 16-j ' Moreover, m bits of data during a clock of the external clock signal ECLK in response to one or more control signals (P1 ~ P (m)) into a parallel or serial stream.
6 zeigt
einen Seriell-Parallel-Wandler, beispielsweise einen Seriell-Parallel-Wandler
(14-j') gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Seriell-Parallel-Wandler (14-j') kann einen
ersten Flip-Flop-Teil 162 aufweisen, der m-1 Flip-Flops
(beispielsweise D-Flip-Flops DF11 ~ DF1(m-1)) aufweist, und einen
zweiten Flip-Flop-Teil 164, der m Flip-Flops (beispielsweise D-Flip-Flops
DF21 ~ DF2m) aufweist. Jedes der m-1 Flip-Flops (DF11 ~ DF1(m-1))
kann entsprechende Eingangsdaten von einem seriellen Datenstrom DATA
in Abhängigkeit
von einer steigenden Flanke eines oder mehrerer Steuersignale (P1
~ P(m-1)) speichern und kann eine Mehrzahl von Daten DI1, DI2 ~
DIm-1 ausgeben. 6 shows a serial-to-parallel converter, for example a serial-parallel converter ( 14-j ' ) according to an exemplary embodiment of the present invention. The serial-parallel converter ( 14-j ' ) may be a first flip-flop part 162 comprising m-1 flip-flops (for example, D flip-flops DF11 ~ DF1 (m-1)) and a second flip-flop part 164 having m flip-flops (for example, D flip-flops DF21 ~ DF2m). Each of the m-1 flip-flops (DF11 ~ DF1 (m-1)) can store corresponding input data from a serial data stream DATA in response to a rising edge of one or more control signals (P1 ~ P (m-1)) and can be one Plurality of data output DI1, DI2 ~ DIm-1.
Jedes
von m-Flip-Flops (DF21 ~ DF2m) kann m-1 Ausgangsdaten des ersten
Flip-Flop-Teils 162 und zeitgleich ein letztes Eingangsdatum
in Abhängigkeit
von der steigenden Flanke des Steuersignals Pm speichern und alle
Daten (di1 ~ dim) an eine Speicherzellenanordnung (beispielsweise
Speicherzellenanordnung 18')
in paralleler Weise ausgeben.Each of m flip-flops (DF21~DF2m) can input m-1 output data of the first flip-flop part 162 and at the same time storing a last input data in response to the rising edge of the control signal Pm and all data (di1 ~ dim) to a memory cell array (eg memory cell array 18 ' ) in a parallel manner.
7 zeigt
einen Parallel-Seriell-Wandler, beispielsweise einen Parallel-Seriell-Wandler (16-j') gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Parallel-Seriell-Wandler (16-j') kann eine
Mehrzahl von AND-Schaltkreisen AND1 ~ ANDm und einen OR-Schaltkreis 40 beinhalten.
M Datenbits (do1 ~ dom) können
sequentiell durch die Mehrzahl von AND-Schaltkreisen AND1 ~ ANDm
in Abhängigkeit
von der steigenden Flanke eines oder mehrerer Steuersignale (P1
~ P(m)) ausgegeben werden. Der OR-Schaltkreis 40 kann verwendet
werden, um Daten DATA nacheinander ohne Lücke auszugeben. 7 shows a parallel-to-serial converter, for example a parallel-to-serial converter ( 16-j ' ) according to an exemplary embodiment of the present invention. The parallel-to-serial converter ( 16-j ' ), a plurality of AND circuits AND1 ~ ANDm and an OR circuit 40 include. M data bits (do1~dom) may be sequentially output through the plurality of AND circuits AND1~ANDm in response to the rising edge of one or more control signals (P1~P (m)). The OR circuit 40 can be used to output data DATA consecutively without gap.
8 zeigt
einen Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' gemäß einer beispielhaften
Ausgestaltung der vorliegenden Erfindung. Der Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' kann
I interne Taktsignale, wobei I eine ganze Zahl ist; in 8 ist
I = 5), eine Mehrzahl von Invertier-Schaltkreisen I1 ~ Ix (wobei x eine
ganze Zahl ist; in 8 ist x = 5) und eine Mehrzahl
von AND-Schaltkreisen AND11 ~ ANDm (wobei m eine ganze Zahl ist;
in 8 ist m = 5) beinhalten. 9A und 9B zeigen
bei spielhafte Schreib- und Lese-Zeitablaufdiagramme für einen
Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal
Erzeugungsschaltkreis (CSG Ckt.) 26' gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung. Ein beispielhafter Betrieb des Steuersignal-Erzeugungsschaltkreises
(CSG Ckt.) 26' ist nachfolgend
in Verbindung mit den 8, 9A und 9B beschrieben. 8th shows a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. The control signal generating circuit (CSG Ckt.) 26 ' I can be internal clock signals, where I is an integer; in 8th I = 5), a plurality of inverse circuits I1 ~ Ix (where x is an integer; 8th x = 5) and a plurality of AND circuits AND11 ~ ANDm (where m is an integer; 8th is m = 5). 9A and 9B show in exemplary writing and reading timing diagrams for a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. An Exemplary Operation of the Control Signal Generating Circuit (CSG Ckt.) 26 ' is below in connection with the 8th . 9A and 9B described.
9A zeigt
eine Schreiboperation oder ein Schreibverfahren eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung verwendet. In dem Beispiel der 9A ist
m = I = 5 für
einen Schreibzyklus. 9B zeigt eine Leseoperation
oder einen Lesevorgang eines Speicherelements, das einen Steuersignal-Erzeugungsschaltkreis
gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung verwendet.
In dem Beispiel der 9B ist m = I = 5 für einen
Lesezyklus. 9A shows a write operation or a write method of a memory element using a control signal generation circuit according to an exemplary embodiment of the present invention. In the example of 9A m = I = 5 for one write cycle. 9B FIG. 12 shows a read operation or a read operation of a memory element using a control signal generation circuit according to an exemplary embodiment of the present invention. FIG. In the example of 9B m = I = 5 for a read cycle.
Wie
gezeigt, wird in 9A und 9B das Steuersignal
P1 aktiviert, wenn CLK1, CLK2B (das inverse Signal zu CLK2), CLK3B
(das inverse Signal zu CLK3) und CLK5 auf einem hohen Pegel sind. Steuersignal
P2 ist aktiviert, wenn CLK1, CLK2, CLK3B und CLK4B auf einem hohen
Pegel sind. Steuersignal P3 ist aktiviert, wenn CLK2, CLK3, CLK4B
und CLK5B auf einem hohen Pegel sind. Steuersignal P4 ist aktiviert,
wenn CLK1B, CLK3, CLK4 und CLK5B auf einem hohen Pegel sind. Steuersignal
P5 ist aktiviert, wenn CLK1B, CLK2B, CLK4 und CLK5 auf einem hohen
Pegel sind.As shown, in 9A and 9B the control signal P1 is activated when CLK1, CLK2B (the inverse signal to CLK2), CLK3B (the inverse signal to CLK3) and CLK5 are at a high level. Control signal P2 is activated when CLK1, CLK2, CLK3B and CLK4B are at a high level. Control signal P3 is activated when CLK2, CLK3, CLK4B and CLK5B are at a high level. Control signal P4 is activated when CLK1B, CLK3, CLK4 and CLK5B are at a high level. Control signal P5 is activated when CLK1B, CLK2B, CLK4 and CLK5 are at a high level.
Wie
in 9A dargestellt, kann ein Taktgenerator, beispielsweise
Taktgenerator (CLK Gen.) 24' in 5B, fünf
(I = 5) interne Taktsignale CLK1 ~ CLK5 erzeugen, welche dieselbe
Frequenz wie das externe Taktsignal ECLK haben. Die fünf internen Takte
CLK1 ~ CLK5 können
sequentiell innerhalb eines Takt des externen Taktsignals ECLK aktiviert werden.
Ein Phasenunterschied zwischen benachbarten internen Takten CLK1
~ CLK5 kann 72° betragen.
Der Datenschreibvorgang von D11 ~ D14 nach di1 ~ di5 wurde weiter
oben unter Verwendung mit 6 beschrieben.As in 9A shown, a clock generator, such as clock generator (CLK Gen.) 24 ' in 5B , generate five (I = 5) internal clock signals CLK1 ~ CLK5 having the same frequency as the external clock signal ECLK. The five internal clocks CLK1 ~ CLK5 can be activated sequentially within one clock of the external clock signal ECLK. A phase difference between adjacent internal clocks CLK1 ~ CLK5 may be 72 °. The data writing operation from D11 ~ D14 to di1 ~ di5 was described above using 6 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann fünf
(m = 5) Steuersignale P1 ~ P5 erzeugen, um fünf Daten D1 bis D5 während eines
Taktzyklus des externen Taktsignals ECLK in ein Speicherelement
zu schreiben. Gemäß einer
beispielhaften Ausgestaltung ist m= I = 2n +
k, wobei n = 2 und k = 1.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , can generate five (m = 5) control signals P1 ~ P5 to write five data D1-D5 to a memory element during one clock cycle of the external clock signal ECLK. According to an exemplary embodiment, m = I = 2 n + k, where n = 2 and k = 1.
Wie
in 9B dargestellt, kann ein Taktgenerator, beispielsweise
Taktgenerator (CLK = Gen.) 24' in 5, fünf (I =
5) interne Takte CLK1 CLK5 erzeugen, welche dieselbe Frequenz wie
das externe Taktsignal ECLK haben. Die fünf internen Takte CLK1 ~ CLK5
können
innerhalb eines Takts des externen Taktsignals ECLK sequentiell
aktiviert werden. Ein Phasenunterschied zwischen benachbarten internen Takten
CLK1 CLK5 kann 72° betragen.
Der Datentransferprozess von do1 bis do5 wurde bereits unter Bezugnahme
auf 7 beschrieben.As in 9B shown, a clock generator, such as clock generator (CLK = Gen.) 24 ' in 5 , generate five (I = 5) internal clocks CLK1 CLK5 having the same frequency as the external clock signal ECLK. The five internal clocks CLK1 ~ CLK5 can be sequentially activated within one clock of the external clock signal ECLK. A phase difference between adjacent internal Clock CLK1 CLK5 can be 72 °. The data transfer process from do1 to do5 has already been described with reference to FIG 7 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann fünf
(m = 5) Steuersignale P1 P5 erzeugen, um fünf Daten D1 bis D5 während eines
Taktzyklus des externen Taktsignals ECLK aus einem Speicherelement
zu lesen. Gemäß einer
beispielhaften Ausgestaltung ist m = I = 2n +
k, wobei n = 2 und k = 1.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , five (m = 5) can generate control signals P1 P5 to read five data D1 to D5 from a memory element during one clock cycle of the external clock signal ECLK. According to an exemplary embodiment, m = I = 2 n + k, where n = 2 and k = 1.
10 zeigt
einen Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Steuersignal-Erzeugungsschaltkreis (CDS
Ckt.) 26' kann
I interne Taktsignale (wobei I eine ganze Zahl ist; in 10 ist
I = 6), eine Mehrzahl von Invertier-Schaltkreisen I1 ~ Ix (wobei
x eine ganze Zahl ist; in 10 ist
x = 6) und eine Mehrzahl von AND-Schaltkreisen AND11 ~ AND1m beinhalten (wobei
m eine ganze Zahl ist; in 10 ist
m = 6). 11A und 11B zeigen
beispielhafte Schreib- und Lese-Zeitablaufdiagramme für einen
Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Ein beispielhafter
Betrieb des Steuersignal-Erzeugungsschaltkreises (CSG Ckt.) 26' ist nachfolgend
in Verbindung mit den 10, 11A und 11B beschrieben. 10 shows a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. The control signal generating circuit (CDS Ckt.) 26 ' I can use internal clock signals (where I is an integer; 10 I = 6), a plurality of inversion circuits I1 ~ Ix (where x is an integer; 10 x = 6) and a plurality of AND circuits AND11 ~ AND1m (where m is an integer; 10 is m = 6). 11A and 11B show exemplary writing and reading timing charts for a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. An Exemplary Operation of the Control Signal Generating Circuit (CSG Ckt.) 26 ' is below in connection with the 10 . 11A and 11B described.
11A zeigt einen Schreibvorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet. In dem Beispiel
gemäß 11A ist m = I = 6 für einen Schreibzyklus. 11B zeigt einen Lesevorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis
gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung
verwendet. In dem Beispiel gemäß 11B ist m = I = 6 für einen Lesezyklus. 11A shows a write operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention. In the example according to 11A m = I = 6 for one write cycle. 11B shows a read operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention. In the example according to 11B m = I = 6 for a read cycle.
Wie
gezeigt, wird gemäß 11A und 11B das
Steuersignal P1 aktiviert, wenn CLK1, CLK2B (das inverse Signal
zu CLK2), CLK3B (das inverse Signal zu CLK3), CLK4B (das inverse
Signal zu CLK4), CLK5 und CLK6 einen hohen Pegel haben. Steuersignal
P2 wird aktiviert, wenn CLK1, CLK2, CLK3B, CLK4B, CLK5B und CLK6
einen hohen Pegel haben. Steuersignal P3 wird aktiviert, wenn CLK1,
CLK2, CLK3, CLK4B, CLK5B und CLK6B einen hohen Pegel haben. Steuersignal
P4 wird aktiviert, wenn CLK1B, CLK2, CLK3, CLK4, CLK5B und CLK6B
einen hohen Pegel haben. Steuersignal P5 wird aktiviert, wenn CLK1B,
CLK2B, CLK3, CLK4, CLK5 und CLK6B einen hohen Pegel haben. Steuersignal
P6 wird aktiviert, wenn CLK1B, CLK2B, CLK3B, CLK4, CLK5 und CLK6
einen hohen Pegel haben.As shown, according to 11A and 11B the control signal P1 is activated when CLK1, CLK2B (the inverse signal to CLK2), CLK3B (the inverse signal to CLK3), CLK4B (the inverse signal to CLK4), CLK5 and CLK6 have a high level. Control signal P2 is activated when CLK1, CLK2, CLK3B, CLK4B, CLK5B and CLK6 are high. Control signal P3 is activated when CLK1, CLK2, CLK3, CLK4B, CLK5B and CLK6B are high. Control signal P4 is activated when CLK1B, CLK2, CLK3, CLK4, CLK5B and CLK6B are high. Control signal P5 is activated when CLK1B, CLK2B, CLK3, CLK4, CLK5 and CLK6B are high. Control signal P6 is activated when CLK1B, CLK2B, CLK3B, CLK4, CLK5, and CLK6 are high.
Wie
in 11A dargestellt, kann ein Taktgenerator, beispielsweise
Taktgenerator (CLK Gen.) 24' gemäß 5,
sechs (I = 6) interne Takte CLK1 ~ CLK6 erzeugen, welche dieselbe
Frequenz wie das externe Taktsignal ECLK haben. Die sechs internen Taktsignale
CLK1 ~ CLK6 können
sequentiell innerhalb eines Takts des externen Taktsignals ECLK
aktiviert werden. Eine Phasendifferenz zwischen benachbarten internen
Takten CLK1 ~ CLK6 kann 60° betragen.
Der Datenschreibvorgang von DI1 ~ DI5 nach di1 ~ di6 wurde bereits
weiter oben in Verbindung mit 6 beschrieben.As in 11A shown, a clock generator, such as clock generator (CLK Gen.) 24 ' according to 5 generate six (I = 6) internal clocks CLK1 ~ CLK6 having the same frequency as the external clock signal ECLK. The six internal clock signals CLK1 ~ CLK6 may be activated sequentially within one clock of the external clock signal ECLK. A phase difference between adjacent internal clocks CLK1 ~ CLK6 may be 60 °. The data writing operation from DI1 ~ DI5 to di1 ~ di6 has already been described above in connection with 6 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann sechs (m = 6) Steuersignale P1 ~ P6 erzeugen, um sechs Daten
D1 bis D6 während eines
Taktzyklus des externen Taktsignals ECLK in ein Speicherelement
zu schreiben. Gemäß einer
beispielhaften Ausgestaltung ist m = I = 2n +
k, wobei n = 2 und k = 2.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , six (m = 6) can generate control signals P1 ~ P6 to write six data D1-D6 to a memory element during one clock cycle of the external clock signal ECLK. According to an exemplary embodiment, m = I = 2 n + k, where n = 2 and k = 2.
Wie
in 11B gezeigt, dargestellt, kann ein Taktgenerator,
beispielsweise Taktgenerator (CLK Gen.) 24' gemäß 5, sechs
(I = 6) interne Takte CLK1 ~ CLK6 erzeugen, welche dieselbe Frequenz wie
das externe Taktsignal ECLK haben. Die sechs internen Taktsignale
CLK1 CLK6 können
sequentiell innerhalb eines Takts des externen Taktsignals ECLK aktiviert
werden. Eine Phasendifferenz zwischen benachbarten internen Takten
CLK1 ~ CLK6 kann 60° betragen.
Der Datenschreibvorgang von do1 nach do6 wurde bereits weiter oben
in Verbindung mit 7 beschrieben.As in 11B shown, a clock generator, such as clock generator (CLK Gen.) 24 ' according to 5 generate six (I = 6) internal clocks CLK1 ~ CLK6 having the same frequency as the external clock signal ECLK. The six internal clock signals CLK1 CLK6 can be activated sequentially within one clock of the external clock signal ECLK. A phase difference between adjacent internal clocks CLK1 ~ CLK6 may be 60 °. The data writing process from do1 to do6 has already been discussed above 7 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann sechs (m = 6) Steuersignale P1 ~ P6 erzeugen, um sechs Daten
D1 bis D6 während eines
Taktzyklus des externen Taktsignals ECLK aus einem Speicherelement
zu le sen. Gemäß einer
beispielhaften Ausgestaltung ist m = I = 2n +
k, wobei n = 2 und k = 2.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , six (m = 6) can generate control signals P1 ~ P6 to read six data D1 to D6 during one clock cycle of the external clock signal ECLK from a memory element. According to an exemplary embodiment, m = I = 2 n + k, where n = 2 and k = 2.
12 zeigt
einen Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Steuersignal-Erzeugungsschaltkreis (CDS
Ckt.) 26' kann
I interne Taktsignale (wobei I eine ganze Zahl ist; in 12 ist
I = 9), eine Mehrzahl von Invertier-Schaltkreisen I1 ~ Ix (wobei
x eine ganze Zahl ist; in 12 ist
x = 9) und eine Mehrzahl von AND-Schaltkreisen AND11 ~ AND1m beinhalten,
wobei m eine ganze Zahl ist; und 12 ist
m = 9). 13A und 13B zeigen
beispielhafte Schreib- und Lese-Zeitablaufdiagramme für einen
Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Ein beispielhafter
Betrieb des Steuersignal-Erzeugungsschaltkreises (CSG Ckt.) 26' ist nachfolgend
in Verbindung mit den 12, 13A und 13B beschrieben. 12 shows a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. The control signal generating circuit (CDS Ckt.) 26 ' I can use internal clock signals (where I is an integer; 12 I = 9), a plurality of inverse circuits I1 ~ Ix (where x is an integer; 12 x = 9) and a plurality of AND circuits AND11 ~ AND1m, where m is an integer; and 12 is m = 9). 13A and 13B show exemplary writing and read timing charts for a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. An Exemplary Operation of the Control Signal Generating Circuit (CSG Ckt.) 26 ' is below in connection with the 12 . 13A and 13B described.
13A zeigt einen Schreibvorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet. In dem Beispiel
gemäß 13A ist m = I = 9 für einen Schreibzyklus. 13A shows a write operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention. In the example according to 13A m = I = 9 for a write cycle.
13B zeigt einen Lesevorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet. In dem Beispiel
gemäß 13B ist m = I = 9 für einen Lesezyklus. 13B shows a read operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention. In the example according to 13B m = I = 9 for a read cycle.
Wie
gezeigt, wird gemäß 13A und 13B das
Steuersignal P1 aktiviert, wenn CLK1, CLK2B (das inverse Signal
zu CLK2), CLK3B (das inverse Signal zu CLK3), CLK4B (das inverse
Signal zu CLK4), CLK5B (das inverse Signal zu CLK5), CLK6B (das
inverse Signal zu CLK6), CLK7, CLK8 und CLK9 einen hohen Pegel besitzen.
Steuersignal P2 wird aktiviert, wenn CLK1, CLK2, CLK3B, CLK4B, CLK5B, CLK6B,
CLK7B, CLK8 und CLK9 einen hohen Pegel besitzen. Steuersignal P3
wird aktiviert, wenn CLK1, CLK2, CLK3, CLK4B, CLK5B, CLK6B, CLK7B, CLK8B
und CLK9 einen hohen Pegel haben. Steuersignal P4 wird aktiviert,
wenn CLK1, CLK2, CLK3, CLK4, CLK5B, CLK6B, CLK7B, CLK8B und CLK9B einen
hohen Pegel haben. Steuersignal P5 wird aktiviert, wenn CLK1B, CLK2,
CLK3, CLK4, CLK5, CLK6B, CLK7B, CLK8B und CLK9B einen hohen Pegel
haben. Steuersignal P6 wird aktiviert, wenn CLK1B, CLK2B, CLK3,
CLK4, CLK5, CLK6, CLK7B, CLK8B und CIK9B einen hohen Pegel haben.
Steuersignal P7 wird aktiviert, wenn CLK1B, CLK2B, CLK3B, CLK4,
CLK5, CLK6, CLK7, CLK8B und CLK9B einen hohen Pegel haben. Steuersignal
P8 wird aktiviert, wenn CLK1B, CLK2B, CLK3B, CLK4B, CLK5, CLK6,
CLK7, CLK8 und CLK9B einen hohen Pegel haben. Steuersignal P9 wird
aktiviert, wenn CLK1B, CLK2B, CLK3B, CLK4B, CLK5B, CLK6, CLK7, CLK8
und CLK9 einen hohen Pegel haben.As shown, according to 13A and 13B the control signal P1 activates when CLK1, CLK2B (the inverse signal to CLK2), CLK3B (the inverse signal to CLK3), CLK4B (the inverse signal to CLK4), CLK5B (the inverse signal to CLK5), CLK6B (the inverse signal to CLK6), CLK7, CLK8 and CLK9 have a high level. Control signal P2 is activated when CLK1, CLK2, CLK3B, CLK4B, CLK5B, CLK6B, CLK7B, CLK8 and CLK9 have a high level. Control signal P3 is activated when CLK1, CLK2, CLK3, CLK4B, CLK5B, CLK6B, CLK7B, CLK8B and CLK9 have a high level. Control signal P4 is activated when CLK1, CLK2, CLK3, CLK4, CLK5B, CLK6B, CLK7B, CLK8B and CLK9B have a high level. Control signal P5 is activated when CLK1B, CLK2, CLK3, CLK4, CLK5, CLK6B, CLK7B, CLK8B and CLK9B have a high level. Control signal P6 is activated when CLK1B, CLK2B, CLK3, CLK4, CLK5, CLK6, CLK7B, CLK8B and CIK9B have a high level. Control signal P7 is activated when CLK1B, CLK2B, CLK3B, CLK4, CLK5, CLK6, CLK7, CLK8B and CLK9B have a high level. Control signal P8 is activated when CLK1B, CLK2B, CLK3B, CLK4B, CLK5, CLK6, CLK7, CLK8 and CLK9B have a high level. Control signal P9 is activated when CLK1B, CLK2B, CLK3B, CLK4B, CLK5B, CLK6, CLK7, CLK8 and CLK9 have a high level.
Wie
in 13A gezeigt, kann ein Taktgenerator, beispielsweise
Taktgenerator (CLK Gen.) 24' in 5,
neun (I = 9) interne Taktsignale CLK1 CLK9 erzeugen, welche dieselbe
Frequenz wie das externe Taktsignal ECLK haben. Die neun internen
Taktsignale CLK1 ~ CLK9 können
sequentiell innerhalb eines Takts des externen Taktsignals ECLK
aktiviert werden. Ein Phasenunterschied zwischen benachbarten internen
Takten CLK1 ~ CLK9 kann 40° betragen.
Der Datenschreibvorgang von DI1 DI8 nach di1 ~ di9 wurde bereits
weiter oben unter Bezugnahme auf 6 beschrieben.As in 13A shown, a clock generator, such as clock generator (CLK Gen.) 24 ' in 5 , generate nine (I = 9) internal clock signals CLK1 CLK9 having the same frequency as the external clock signal ECLK. The nine internal clock signals CLK1 ~ CLK9 can be activated sequentially within one clock of the external clock signal ECLK. A phase difference between adjacent internal clocks CLK1 ~ CLK9 may be 40 °. The data writing operation from DI1 DI8 to di1 ~ di9 has already been described above with reference to FIG 6 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann neun (m = 9) Steuersignale P1 ~ P9 erzeugen, um neun Daten
D1 bis D9 während eines
Taktzyklus des externen Taktsignals in ein Speicherelement zu schreiben.
Gemäß einer
beispielhaften Ausgestaltung ist m = I = 2nk,
wobei n = 3 und k = 1.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , nine (m = 9) can generate control signals P1 ~ P9 to write nine data D1-D9 into a memory element during one clock cycle of the external clock signal. According to an exemplary embodiment is m = I = 2 n k, where n = 3 and k =. 1
Wie
in 13B gezeigt, dargestellt, kann ein Taktgenerator,
beispielsweise Taktgenerator (CLK Gen.) 24' gemäß 5, sechs
(I = 9) interne Takte CLK1 ~ CLK9 erzeugen, welche dieselbe Frequenz wie
das externe Taktsignal ECLK haben. Die neun internen Taktsignale
CLK1 CLK9 können
sequentiell innerhalb eines Takts des externen Taktsignals ECLK aktiviert
werden. Eine Phasendifferenz zwischen benachbarten internen Takten
CLK1 ~ CLK9 kann 40° betragen.
Der Datenschreibvorgang von do1 nach do9 wurde bereits weiter oben
in Verbindung mit 7 beschrieben.As in 13B shown, a clock generator, such as clock generator (CLK Gen.) 24 ' according to 5 generate six (I = 9) internal clocks CLK1 ~ CLK9 having the same frequency as the external clock signal ECLK. The nine internal clock signals CLK1 CLK9 can be activated sequentially within one clock of the external clock signal ECLK. A phase difference between adjacent internal clocks CLK1~CLK9 may be 40 °. The data write from do1 to do9 has already been discussed above 7 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann neun (m = 9) Steuersignale P1 ~ P9 erzeugen, um sechs Daten
D1 bis D9 während eines
Taktzyklus des externen Taktsignals ECLK aus einem Speicherelement
zu lesen. Gemäß einer
beispielhaften Ausgestaltung ist m = I = 2n +
k, wobei n = 3 und k = 1.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , nine (m = 9) can generate control signals P1 ~ P9 to read six data D1-D9 from a memory element during one clock cycle of the external clock signal ECLK. According to an exemplary embodiment, m = I = 2 n + k, where n = 3 and k = 1.
14 zeigt
einen Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Steuersignal-Erzeugungsschaltkreis (CDS
Ckt.) 26' kann
I interne Taktsignale (wobei I eine ganze Zahl ist; in 14 ist
I = 5), eine Mehrzahl von Invertier-Schaltkreisen I1 ~ Ix (wobei
x eine ganze Zahl ist; in 14 ist
x = 6) und eine Mehrzahl von AND-Schaltkreisen AND11 ~ AND1m beinhalten,
wobei m eine ganze Zahl ist; in 14 ist
m = 10). 15A und 15B zeigen
beispielhafte Schreib- und Lese-Zeitablaufdiagramme für einen
Steuersignal-Erzeugungsschaltkreis, beispielsweise einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Ein beispielhafter
Betrieb des Steuersignal-Erzeugungsschaltkreises (CSG Ckt.) 26' ist nachfolgend
in Verbindung mit den 14, 15A und 15B beschrieben. 14 shows a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. The control signal generating circuit (CDS Ckt.) 26 ' I can use internal clock signals (where I is an integer; 14 I = 5), a plurality of inverse circuits I1 ~ Ix (where x is an integer; 14 x = 6) and a plurality of AND circuits AND11 ~ AND1m, where m is an integer; in 14 is m = 10). 15A and 15B show exemplary writing and reading timing charts for a control signal generating circuit, for example, a control signal generating circuit (CSG Ckt.) 26 ' according to an exemplary embodiment of the present invention. An Exemplary Operation of the Control Signal Generating Circuit (CSG Ckt.) 26 ' is below in connection with the 14 . 15A and 15B described.
15A zeigt einen Schreibvorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis gemäß einer weiteren beispielhaften
Ausgestaltung der vorliegenden Erfindung verwendet. In dem Beispiel
gemäß 15A ist m = 2I =10 für einen Schreibzyklus. 15B zeigt einen Lesevorgang eines Speicherelements,
das einen Steuersignal-Erzeugungsschaltkreis
gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung
verwendet. In dem Beispiel gemäß 15B ist m = 2I = 10 für einen Lesezyklus. 15A shows a write operation of a memory element including a control signal generation circuit according to another example th embodiment of the present invention. In the example according to 15A m = 2I = 10 for one write cycle. 15B shows a read operation of a memory element using a control signal generation circuit according to another exemplary embodiment of the present invention. In the example according to 15B m = 2I = 10 for a read cycle.
Wie
in 15A und 15B gezeigt,
werden Steuersignale P1 und P6 aktiviert, wenn CLK1, CLK2B (das
inverse Signal zu CLK2), CLK3B (das inverse Signal zu CLK3), CLK4B
(das inverse Signal zu CLK4) und CLK5 einen hohen Pegel haben. Steuersignale
P2 und P7 werden aktiviert, wenn CLK1, CLK2, CLK3B, CLK4B und CLK5B
einen hohen Pegel haben. Steuersignale P3 und P8 werden aktiviert, wenn
CLK1B, CLK2, CLK3, CLK4B und CLK5B einen hohen Pegel haben. Steuersignale
P4 und P9 werden aktiviert, wenn CLK1B, CLK2B, CLK3, CLK4 und CLK5B
einen hohen Pegel haben. Steuersignale P5 und P10 werden aktiviert,
wenn CLK1B, CLK2B, CLK3B, CLK4 und CLK5 einen hohen Pegel haben.As in 15A and 15B 1, control signals P1 and P6 are activated when CLK1, CLK2B (the inverse signal to CLK2), CLK3B (the inverse signal to CLK3), CLK4B (the inverse signal to CLK4) and CLK5 are high level. Control signals P2 and P7 are activated when CLK1, CLK2, CLK3B, CLK4B and CLK5B are high. Control signals P3 and P8 are activated when CLK1B, CLK2, CLK3, CLK4B and CLK5B are high. Control signals P4 and P9 are activated when CLK1B, CLK2B, CLK3, CLK4 and CLK5B are high. Control signals P5 and P10 are activated when CLK1B, CLK2B, CLK3B, CLK4 and CLK5 are high.
Wie
in 15A gezeigt, kann ein Taktgenerator, beispielsweise
Taktgenerator (CLK Gen.) 24' in 5,
fünf (I
= 5) interne Taktsignale CLK1 ~ CLK5 erzeugen, welche die doppelte
Frequenz wie das externe Taktsignal ECLK haben. Die fünf internen
Taktsignale CLK1 ~ CLK5 können
sequentiell mehr als einmal (beispielsweise zweimal) innerhalb eines Takts
des externen Taktsignals ECLK aktiviert werden. Ein Phasenunterschied
zwischen benachbarten internen Takten CLK1 ~ CLK5 kann 72° betragen. Der
Datenschreibvorgang von DI ~ DI10 nach di1 ~ di9 wurde weiter oben
bereits unter Bezugnahme auf 6 beschrieben.As in 15A shown, a clock generator, such as clock generator (CLK Gen.) 24 ' in 5 , generate five (I = 5) internal clock signals CLK1 ~ CLK5 which are twice the frequency as the external clock signal ECLK. The five internal clock signals CLK1 ~ CLK5 may be sequentially activated more than once (for example twice) within one clock of the external clock signal ECLK. A phase difference between adjacent internal clocks CLK1 ~ CLK5 may be 72 °. The data writing operation from DI ~ DI10 to di1 ~ di9 has already been described above with reference to FIG 6 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann zehn (m = 2I) Steuersignale P1 ~ P10 erzeugen, um zehn Daten
D1 bis D10 während eines
Taktzyklus des externen Taktsignals ECLK in ein Speicherelement
zu schreiben. Bei einer beispielhaften Ausgestaltung ist m = 2I
= 2n + k, wobei n = 3 und k = 2.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , can generate ten (m = 2I) control signals P1 ~ P10 to write ten data D1-D10 to a memory element during one clock cycle of the external clock signal ECLK. In an exemplary embodiment m = 2I 2 = n + k, wherein n = 3 and k =. 2
Wie
in 15B dargestellt, kann ein Taktgenerator, beispielsweise
Taktgenerator (CLK = Gen.) 24' in 5, fünf (I =
5) interne Takte CLK1 CLK5 erzeugen, welche dieselbe Frequenz wie
das externe Taktsignal ECLK haben. Die fünf internen Takte CLK1 ~ CLK5
können
innerhalb eines Takts des externen Taktsignals ECLK sequentiell
aktiviert werden. Ein Phasenunterschied zwischen benachbarten internen Takten
CLK1 CLK5 kann 72° betragen.
Der Datentransferprozess von do1 bis do10 wurde bereits unter Bezugnahme
auf 7 beschrieben.As in 15B shown, a clock generator, such as clock generator (CLK = Gen.) 24 ' in 5 , generate five (I = 5) internal clocks CLK1 CLK5 having the same frequency as the external clock signal ECLK. The five internal clocks CLK1 ~ CLK5 can be sequentially activated within one clock of the external clock signal ECLK. A phase difference between adjacent internal clocks CLK1 CLK5 may be 72 °. The data transfer process from do1 to do10 has already been described with reference to FIG 7 described.
Ein
Steuersignal-Erzeugungsschaltkreis, beispielsweise Steuersignal-Erzeugungsschaltkreis (CSG
Ckt.) 26',
kann zehn (m = 2I) Steuersignale P1 ~ P10 erzeugen, um zehn Daten
D1 bis D10 aus einem Speicherelement zu lesen. Bei einer beispielhaften
Ausgestaltung ist m = 2I = 2n + k, wobei
n = 3 und k = 2.A control signal generating circuit, for example, control signal generating circuit (CSG Ckt.) 26 ' , can generate ten (m = 2I) control signals P1 ~ P10 to read ten data D1 to D10 from a memory element. In an exemplary embodiment m = 2I 2 = n + k, wherein n = 3 and k =. 2
16 zeigt
ein Speicherelement gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung,
das eine zugeordnete Steuerlogik beinhaltet. Wie weiter oben unter
Bezugnahme auf 5 gezeigt und diskutiert wurde,
kann die zugeordnete Steuerlogik einen oder mehrere Seriell-Parallel-Wandler 14-1' bis 14-j', einen oder
mehrere Parallel-Seriell-Wandler 16-1' bis 16-j', eine Speicherzellenanordnung 18,
einen Taktgenerator (CLK Gen.) 24' und/oder einen Steuersignal- Erzeugungsschaltkreis
(CSG Ckt.) 26' beinhalten.
Die zugeordnete Steuerlogik kann des Weiteren den herkömmlichen Adresspuffer
(ADD BUF) 10, den Befehlsdekodierer (COM DEC) 12,
eine Speicherzellenanordnung 18', den Zeilendekodierer 20 und/oder
den Spaltendekodierer 22 gemäß 1B aufweisen. 16 shows a memory element according to another exemplary embodiment of the present invention, which includes an associated control logic. As described above with reference to 5 As shown and discussed, the associated control logic may include one or more serial-to-parallel converters 14-1 ' to 14-j ' , one or more parallel-to-serial converters 16-1 ' to 16-j ' , a memory cell array 18 , a clock generator (CLK Gen.) 24 ' and / or a control signal generating circuit (CSG Ckt.) 26 ' include. The associated control logic may further include the conventional address buffer (ADD BUF). 10 , the command decoder (COM DEC) 12 , a memory cell array 18 ' , the row decoder 20 and / or the column decoder 22 according to 1B exhibit.
Jeder
Seriell-Parallel-Wandler (14-1' bis 14-j') kann serielle Daten DATA empfangen,
die aus m Bits an Daten gebildet sind, und m Bits an parallelen
Daten über
m Datenbusleitungen in Abhängigkeit von
einem Schreibbefehlssignal (WE) und einer Mehrzahl von Steuersignalen
(P1 ~ P(m)) ausgeben. Zusätzlich
kann jeder der Seriell-Parallel-Wandler (14-1' ~ 14-j') über 2n Datenbusleitungen mit der Speicherzellenanordnung 18 gekoppelt
sein.Each serial-to-parallel converter ( 14-1 ' to 14-j ' ) may receive serial data DATA composed of m bits of data and output m bits of parallel data over m data bus lines in response to a write command signal (WE) and a plurality of control signals (P1~P (m)). In addition, each of the serial-parallel converters ( 14-1 ' ~ 14-j ' ) over 2 n data bus lines to the memory cell array 18 be coupled.
Jeder
Parallel-Seriell-Wandler (16-1' bis 16-j') kann 2n Bits
an Daten in paralleler Weise von der Speicherzellenanordnung 18 empfangen
und m Bits an seriellen Daten in Abhängigkeit von einem Lesebefehlssignal
(RE) und der Mehrzahl von Steuersignalen (P1 ~ P(m)) ausgeben.Each parallel-to-serial converter ( 16-1 ' to 16-j ' ) can take 2 n bits of data in parallel from the memory cell array 18 receive and output m bits of serial data in response to a read command signal (RE) and the plurality of control signals (P1~P (m)).
Der
Taktgenerator (CLK Gen.) 24' kann
das externe Taktsignal ECLK empfangen und eine Verriegelungsoperation
durchführen,
um ein internes Taktsignal CLK1 auszugeben, welches mit dem externen Taktsignal
ECLK verriegelt ist. Nach Abschluss der Verriegelungsoperation kann
der Taktgenerator (CLK Gen.) 24' eine Mehrzahl von internen Taktsignalen (CLK1
~ CLKI) an den Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' ausgeben. Der
Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' kann die Mehrzahl
von Steuersignalen (P1 ~ P(m)) erzeugen.The clock generator (CLK Gen.) 24 ' may receive the external clock signal ECLK and perform a latch operation to output an internal clock signal CLK1 locked to the external clock signal ECLK. After completing the lock operation, the clock generator (CLK Gen.) 24 ' a plurality of internal clock signals (CLK1~CLKI) to the control signal generation circuit (CSG Ckt.) 26 ' output. The control signal generating circuit (CSG Ckt.) 26 ' may generate the plurality of control signals (P1~P (m)).
Wie
in 16 gezeigt, erzeugt der Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' eine Mehrzahl
von Steuersignalen (P1 ~ P(m)). Gemäß einer beispielhaften Ausgestaltung
ist m = 2n + k. Im Ergebnis bedeutet dies
gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfin dung, dass ein oder
mehrere Seriell-Parallel-Wandler (14-1' bis 14-j') und/oder ein oder mehrere Parallel-Seriell-Wandler
(16-1' bis 16-j') darüber hinaus
m Datenbits in einen parallelen oder seriellen Strom während eines
Takts des externen Taktsignals ECLK in Abhängigkeit von einem oder mehreren
Steuersignalen (P1 ~ P(m)) umwandeln können. Gemäß einer beispielhaften Ausgestaltung
sind die 2n Datenbits gültige Datenbits, die in eine
Speicherzellenanordnung geschrieben und aus einer Speicherzellenanordnung gelesen
werden können,
und die k Datenbits sind Prüfdaten,
wie weiter unten beschrieben.As in 16 shown, the control signal generating circuit (CSG Ckt.) generates 26 ' a plurality of control signals (P1 ~ P (m)). According to an exemplary embodiment, m = 2 n + k. As a result, according to an exemplary embodiment of the present invention, this means that one or more serial-parallel converters ( 14-1 ' to 14-j ' ) and / or one or more parallel-to-serial converters ( 16-1 ' to 16-j ' Moreover, m bits of data can be converted to parallel or serial current during one clock of the external clock signal ECLK in response to one or more control signals (P1~P (m)). According to an exemplary embodiment, the 2 n data bits are valid data bits that can be written to a memory cell array and read from a memory cell array, and the k data bits are test data, as described below.
Wie
in 16 gezeigt, kann ein Speicherelement, das eine
zugeordnete Steuerlogik gemäß einer weiteren
beispielhaften Ausgestaltung der vorliegenden Erfindung aufweist,
darüber
hinaus einen Fehlererkennungsschaltkreis 35 und/oder einen
oder mehrere Erzeugungsschaltkreise (34-1 bis 34-j)
für Fehlererkennungscode
aufweisen. Der Fehlererkennungsschaltkreis 35 kann weiterhin
einen oder mehrere Fehlerdetektoren (30-1 bis 30-j)
und/oder einen Erzeugungsschaltkreis 32 für ein Fehlererkennungssignal
beinhalten.As in 16 In addition, a memory element having associated control logic according to another exemplary embodiment of the present invention may further comprise an error detection circuit 35 and / or one or more generating circuits ( 34-1 to 34-j ) for error detection code. The error detection circuit 35 may further include one or more error detectors ( 30-1 to 30-j ) and / or a generating circuit 32 for an error detection signal.
Wie
in 16 dargestellt, empfängt jeder der Fehlerdetektoren
(30-1 bis 30-j) die m Bits an Daten von dem einen
oder Mehrzahl von Seriell-Parallel-Wandlern
(14-1' bis 14-j') durch die
m Datenbusleitungen. Jeder der Fehlerdetektoren (30-1 bis 30-j) erzeugt
ein Fehlererkennungssignal ed1 bis edj, und der Erzeugungsschaltkreis 32 für das Fehlererkennungssignal
kombiniert die Fehlererkennungssignale ed1 bis edj der Fehlerdetektoren
(30-1 bis 30-j) und erzeugt ein zusammengesetztes
Fehlererkennungssignal ED.As in 16 shown, each of the error detectors ( 30-1 to 30-j ) the m bits of data from the one or more serial-to-parallel converters ( 14-1 ' to 14-j ' ) through the m data bus lines. Each of the fault detectors ( 30-1 to 30-j ) generates an error detection signal ed1 to edj, and the generation circuit 32 for the error detection signal, the error detection signals ed1 to edj of the error detectors ( 30-1 to 30-j ) and generates a composite error detection signal ED.
Wie
weiterhin in 16 gezeigt, empfängt der
eine oder jeder der Mehrzahl von Erzeugungsschaltkreisen (34-1 bis 34-j)
für Fehlererkennungscode
die 2n Bits an Daten von der Speicherzellenanordnung 18 über 2n Datenbusleitungen. Jeder der Erzeugungsschaltkreise
(34-1 bis 34-j) für Fehlererkennungscode erzeugt
k Bits, beispielsweise Fehlererkennungsbits, die zu jedem der Parallel-Seriell-Wandler
(16-1' bis 16-j') weitergeleitet
werden, wo die k Fehlererkennungsbits von dem einen oder der Mehrzahl
von Erzeugungsschaltkreisen (34-1 bis 34-j) für Fehlererkennungscode
mit den 2n Bits an Daten von der Speicherzellenanordnung 18 kombiniert
und als ein serieller Datenstrom DATA1 ~ DATAj ausgegeben werden.As continues in 16 1, the one or each of the plurality of generating circuits ( 34-1 to 34-j ) for error detection code, the 2 n bits of data from the memory cell array 18 over 2 n data bus lines. Each of the generating circuits ( 34-1 to 34-j ) for error detection code generates k bits, such as error detection bits, to each of the parallel-to-serial converters ( 16-1 ' to 16-j ' ) where the k error detection bits from the one or more generation circuits ( 34-1 to 34-j ) for error detection code with the 2 n bits of data from the memory cell array 18 combined and output as a serial data stream DATA1 ~ DATAj.
Wie
vorstehend beschrieben, kann der eine oder jeder der Fehlerdetektoren
(30-1 bis 30-j) m Bits (mit m = 2n +
k) an parallelen Daten von dem einen oder jedem der Mehrzahl von
Seriell-Parallel-Wandlern (14-1' bis 14-j') empfangen, kann erkennen, ob ein
Fehler vorliegt oder nicht, und kann ein Fehlersignal (ed1 ~ edj)
erzeugen. Der Erzeugungsschaltkreis 32 für das Fehlererkennungssignal
kann alle Fehlererkennungssignale (ed1 ~ edj) empfangen, kann bestimmen,
ob ein Fehler vorhanden ist oder nicht, und kann ein zusammengesetztes
Fehlererkennungssignal ED an eine Speicher-Steuereinheit ausgeben,
beispielsweise die Speicher-Steuereinheit 100 gemäß 1A.As described above, the one or each of the error detectors ( 30-1 to 30-j ) M bits ((with m = 2 n + k) to parallel data from the one or each of the plurality of serial-to-parallel converters 14-1 ' to 14-j ' ), can detect whether or not there is an error, and can generate an error signal (ed1~edj). The generating circuit 32 for the error detection signal, all the error detection signals (ed1~edj) can be received, can determine whether an error is present or not, and can output a composite error detection signal ED to a memory control unit, for example, the memory control unit 100 according to 1A ,
17 zeigt
einen Fehlerdetektor, beispielsweise einen der Fehlerdetektoren
(30-1 bis 30-j) gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung. Ein Fehlerdetektor (30-j) kann
ein Paritätsprüfverfahren
oder ein CRC-Verfahren implementieren. Im Falle der Implementierung
eines CRC-Verfahrens kann ein Fehlerdetektor (30-j) einen Dividierer
bzw. Teiler 50 und einen Fehlerentscheidungsschaltkreis 52 beinhalten.
Wie gezeigt, kann der Dividierer 50 die m Bits an parallelen
Daten in k + 1 Bits an Daten unterteilen und k Bits ausgeben. Wenn
die k Bits vollständig
aus Nullen gebildet sind, kann der Fehlerentscheidungsschaltkreis 52 feststellen,
dass kein Fehler vorliegt. Wenn die k Bits nicht vollständig aus
Nullen gebildet sind, kann der Fehlerentscheidungsschaltkreis 52 feststellen,
dass ein Fehler vorliegt. 17 shows an error detector, for example one of the error detectors ( 30-1 to 30-j ) according to an exemplary embodiment of the present invention. An error detector ( 30-j ) may implement a parity check method or a CRC method. In the case of implementing a CRC method, an error detector ( 30-j ) a divider 50 and an error decision circuit 52 include. As shown, the divider can 50 subdivide the m bits of parallel data into k + 1 bits of data and output k bits. If the k bits are all zeros, the error decision circuit may 52 determine that there is no error. If the k bits are not all zeros, the error decision circuit may 52 determine that there is an error.
18 zeigt
einen Erzeugungsschaltkreis für
Fehlererkennungscode, beispielsweise einen oder mehrere Erzeugungsschaltkreise
für Fehlererkennungscode
(34-1 bis 34-j) gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung. Ein Erzeugungsschaltkreis für Fehlererkennungscode
(34-j) kann einen k-Bit-Code erzeugen, der 2n Bits
an parallelen Daten entspricht, die von der Speicherzellenanordnung 18 an
jeden der Parallel-Seriell-Wandler (16-1' bis 16-j') ausgegeben werden. Jeder der
Parallel-Seriell-Wandler (16-1' bis 16-j') kann die 2n Bits
an parallelen Daten von der Speicherzellenanordnung 18 und
die k Datenbits von dem einen oder der Mehrzahl von Erzeugungsschaltkreisen (34-1 bis 34-j)
für Fehlererkennungscode
in m Bits (mit m = 2n + k) an seriellen
Daten in Abhängigkeit von
dem einen oder mehreren Steuersignalen (P1 ~ P(m)) umwandeln. 18 shows an error detection code generation circuit, for example one or more generation circuits for error detection code ( 34-1 to 34-j ) according to an exemplary embodiment of the present invention. A generation circuit for error detection code ( 34-j ) may generate a k-bit code corresponding to 2 n bits of parallel data provided by the memory cell array 18 to each of the parallel-to-serial converters ( 16-1 ' to 16-j ' ). Each of the parallel-to-serial converters ( 16-1 ' to 16-j ' ) may be the 2 n bits of parallel data from the memory cell array 18 and the k data bits from the one or more generation circuits ( 34-1 to 34-j ) for error detection code in m bits (with m = 2 n + k) on serial data in response to the one or more control signals (P1 ~ P (m)).
Ein
Erzeugungsschaltkreis (34-j) für Fehlererkennungscode kann
ein Schieberegister 60 und einen Dividierer 62 aufweisen.
Das Schieberegister 60 kann die 2n Bits
an Daten um k Bits verschieben (beispielsweise nach links), sodass
das LSB (Least-Significant-Bit) aus k Bits den Wert Null annimmt,
um 2n + k Bits für den Dividierer 62 zu
erzeugen. Der Dividierer 62 kann die m Datenbits in k +
1 Datenbits unterteilten und einen Rest von k Bits ausgeben. Wenn alle
k Bits des Restes den Wert Null haben, liegt kein Fehler vor. Wenn
nicht alle k Bits des Restes den Wert Null haben, liegt ein Fehler
vor.A generating circuit ( 34-j ) for error detection code can be a shift register 60 and a divider 62 exhibit. The shift register 60 2, the shift n bits of data to k bits (for example, to the left) so that the LSB (least significant bit) assumes the value zero of k bits to form 2 n + k bits for the divider 62 to create. The divider 62 can subdivide the m data bits into k + 1 data bits and output a remainder of k bits. If all k bits of the remainder are zero, there is no error. If not all k bits of the remainder are zero, there is an error.
19 zeigt
ein Speicherelement mit zugeordneter Steuerlogik gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung. Wie
oben gezeigt und unter Bezugnahme auf 5 erläutert, kann
die zugeordnete Steuerlogik einen oder mehrere Seriell-Parallel-Wandler 14-1' bis 14-j', einen oder
mehrere Parallel-Seriell-Wandler 16-1' bis 16-j',
eine Speicherzellenanordnung 18, einen Taktgenerator (CLK
Gen.) 24' und/oder
einen Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' aufweisen.
Die zugeordnete Steuerlogik kann darüber hinaus den Ad resspuffer
(ADD BUF) 10, den Befehlsdekodierer (COM DEC) 12,
eine Speicherzellenanordnung 18', den Zeilendekodierer 20 und/oder
den Spaltendekodierer 22 gemäß 1B aufweisen. 19 shows a memory element with associated control logic according to another exemplary embodiment of the present invention. As shown above and with reference to 5 1, the associated control logic may include one or more serial-to-parallel converters 14-1 ' to 14-j ' , one or more parallel-to-serial converters 16-1 ' to 16-j ' , a memory cell array 18 , a clock generator (CLK Gen.) 24 ' and / or a control signal generation circuit (CSG Ckt.) 26 ' exhibit. The associated control logic can also use the address buffer (ADD BUF). 10 , the command decoder (COM DEC) 12 , a memory cell array 18 ' , the row decoder 20 and / or the column decoder 22 according to 1B exhibit.
Jeder
Seriell-Parallel-Wandler (14-1' bis 14-j') kann serielle Daten DATA empfangen,
die aus m Datenbits gebildet sind, und kann m Bits an parallelen
Daten durch m Datenbusleitungen in Abhängigkeit von einem Schreibbefehlssignal
(WE) und einer Mehrzahl von Steuersignalen (P1 ~ P(m)) ausgeben. Zusätzlich kann
jeder der Seriell-Parallel-Wandler (14-1' bis 14-j') mit der Speicherzellenanordnung 18 über m Datenbusleitungen
gekoppelt sein.Each serial-to-parallel converter ( 14-1 ' to 14-j ' ) can receive serial data DATA composed of m data bits, and can output m bits of parallel data through m data bus lines in response to a write command signal (WE) and a plurality of control signals (P1 ~ P (m)). In addition, each of the serial-parallel converters ( 14 to 1 ' to 14-j ' ) with the memory cell array 18 be coupled via m data bus lines.
Jeder
Parallel-Seriell-Wandler (16-1' bis 16-j') kann 2n Bits
an Daten in paralleler Weise von der Speicherzellenanordnung 18 empfangen
und m Bits an seriellen Daten in Abhängigkeit von einem Lesebefehlssignal
(RE) und der Mehrzahl von Steuersignalen (P1 ~ P(m)) ausgeben.Each parallel-to-serial converter ( 16-1 ' to 16-j ' ) can take 2 n bits of data in parallel from the memory cell array 18 receive and output m bits of serial data in response to a read command signal (RE) and the plurality of control signals (P1~P (m)).
Der
Taktgenerator (CLK Gen.) 24' kann
das externe Taktsignal empfangen und eine Verriegelungsoperation
durchführen,
um ein internes Taktsignal CLK1 auszugeben, welches mit dem externen Taktsignal
ECLK verriegelt ist. Nach Abschluss der Verriegelungsoperation kann
der Taktgenerator (CLK Gen.) 24' eine Mehrzahl von internen Taktsignalen (CLK1
~ CLKI) an den Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' ausgeben. Der
Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' kann die Mehrzahl
von Steuersignalen (P1 ~ P(m)) erzeugen.The clock generator (CLK Gen.) 24 ' may receive the external clock signal and perform a latching operation to output an internal clock signal CLK1 locked to the external clock signal ECLK. After completing the lock operation, the clock generator (CLK Gen.) 24 ' a plurality of internal clock signals (CLK1~CLKI) to the control signal generation circuit (CSG Ckt.) 26 ' output. The control signal generating circuit (CSG Ckt.) 26 ' may generate the plurality of control signals (P1~P (m)).
Wie
in 19 gezeigt, erzeugt der Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' eine Mehrzahl
von Steuersignalen (P1 ~ P(m)). Gemäß einer beispielhaften Ausgestaltung
ist m = 2n + k. Im Ergebnis bedeutet dies,
dass gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung ein oder
mehrere Seriell-Parallel-Wandler (14-1' bis 14-j') und/oder ein oder mehrere Parallel-Seriell-Wandler
(16-j')
weiterhin m Datenbits in einen parallelen oder seriellen Strom während eines
Takts des externen Taktsignals ECLK in Abhängigkeit von einem oder mehreren
Steuersignalen (P1 ~ P(m)) umwandeln kann bzw. können.As in 19 shown, the control signal generating circuit (CSG Ckt.) generates 26 ' a plurality of control signals (P1 ~ P (m)). According to an exemplary embodiment, m = 2 n + k. As a result, this means that according to an exemplary embodiment of the present invention, one or more serial-parallel converters ( 14-1 ' to 14-j ' ) and / or one or more parallel-to-serial converters ( 16-j ' ) can further convert m bits of data into a parallel or serial stream during a clock of the external clock signal ECLK in response to one or more control signals (P1~P (m)).
Wie
in 19 gezeigt, kann ein Speicherelement mit einer
zugeordneten Steuerlogik gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung
weiterhin einen oder mehrere Temperaturdetektor-Generatoren (38-1' bis 38-j') und/oder einen
oder mehrere Datenmaskierungsschaltkreise (40-1' bis 40-j') aufweisen.
Jeder Datenmaskierungsschaltkreis (40-1' bis 40-j') kann weiterhin einen oder mehrere
Fehlerschalter (SW1 ~ SW(2n)) aufweisen.
Gemäß einer
beispielhaften Ausgestaltung handelt es sich bei den 2n Datenbits
um gültige
Daten, die in eine Speicherzellenanordnung geschrieben und aus einer
Speicherzellenanordnung gelesen werden können, und die k Datenbits sind Maskierungsdaten.
Gemäß einer
weiteren beispielhaften Ausgestaltung handelt es sich bei den 2n Datenbits um gültige Daten, die in eine Speicherzellenanordnung
geschrieben und aus einer Speicherzellenanordnung gelesen werden
können,
und die k Datenbits sind Daten, welche den Zustand der Speicherzellenanordnung
angeben, beispielsweise in Form von Temperaturdaten, wie weiter
unten beschrieben.As in 19 1, a memory element with associated control logic according to another exemplary embodiment of the present invention may further comprise one or more temperature detector generators ( 38-1 ' to 38-j ' ) and / or one or more data masking circuits ( 40-1 ' to 40-j ' ) exhibit. Each data masking circuit ( 40-1 ' to 40-j ' ) may further include one or more error switches (SW1 ~ SW ( 2n )). According to an exemplary embodiment is at the 2 n bits of data to valid data, which can be written in a memory cell array and read from a memory cell array, and the k data bits are mask data. According to another exemplary embodiment, the 2 n data bits are valid data that can be written to a memory cell array and read from a memory cell array, and the k data bits are data indicating the state of the memory cell array, for example in the form of temperature data. as described below.
Wie
in 19 gezeigt, empfängt der eine oder jeder der
Mehrzahl von Datenmaskierungsschaltkreisen (40-1' bis 40-j') die m Bits
an Daten von dem einen oder der Mehrzahl von Seriell-Parallel-Wandlern
(14-1' bis 14-j') durch die
m Datenbusleitungen.As in 19 1, the one or each of the plurality of data masking circuits (FIG. 40-1 ' to 40-j ' ) the m bits of data from the one or more serial-to-parallel converters ( 14-1 ' to 14-j ' ) through the m data bus lines.
Der
eine oder jeder der Mehrzahl von Datenmaskierungsschaltkreisen (40-1' bis 40-j') kann einen
Bereich der m-Bit-Daten von dem einen oder der Mehrzahl von Seriell-Parallel-Wandlern
(14-1' bis 14-j') durch die
m Datenbusleitungen maskieren. Beispielsweise kann in Abhängigkeit
von k Bits verhindert werden, dass ungerade Daten (di1, di3, ...)
in die Speicherzellenanordnung 18 geschrieben werden (wobei
beispielsweise für 2
Bits gilt, dass k1 = 1 und k2 = 0), während in Abhängigkeit
von k Bits verhindert wird, dass gerade Daten (di2, di4, ...) in
die Speicherzellenanordnung 18 geschrieben werden (wobei beispielsweise
für 2 Bits
gilt, dass k1 = 0 und k2 = 1).The one or each of the plurality of data masking circuits ( 40-1 ' to 40-j ' ) may include a range of the m-bit data from the one or more serial-to-parallel converters ( 14-1 ' to 14-j ' ) through the m data bus lines. For example, depending on k bits, odd data (di1, di3, ...) can be prevented from being introduced into the memory cell array 18 (for example, for 2 bits, k1 = 1 and k2 = 0), while depending on k bits, even data (di2, di4, ...) is prevented from being written into the memory cell array 18 (for example, for 2 bits, k1 = 0 and k2 = 1).
Des
Weiteren können
dann, wenn die k Bits den Wert „11" haben, alle der m Eingangsdaten in
die Speicherzellenanordnung 18 geschrieben werden (wobei
im Wesentlichen keine Maskierungsoperation durchgeführt wird).
Im Ergebnis bedeutet dies, dass ein Speicherelement, beispielsweise
ein beliebiges der vorstehend beschriebenen Speicherelemente, keine
Datenmaskierungspins oder -anschlüsse benötigt. 20 zeigt
einen Datenmaskierungsschaltkreis (40-j'), wobei k = 2 Bits beträgt.Further, when the k bits are "11", all of the m input data can be input to the memory cell array 18 (essentially no masking operation is performed). As a result, a memory element, such as any of the memory elements described above, does not require data masking pins or terminals. 20 shows a data masking circuit ( 40-j ' ), where k = 2 bits.
Es
sei angemerkt, dass die Anzahl der k Bits variieren kann und dass
grundsätzlich
eine höhere Anzahl
von Bits eine bessere Datenmaskierungsauflösung bewirkt. Wenn beispielsweise
die k Datenbits 3 oder 4 Bits umfassen, ist die Abdeckung beim Maskieren
von Eingangsdaten besser als für
2 Bits.It
It should be noted that the number of k bits can vary and that
in principle
a higher number
of bits causes a better data masking resolution. If, for example
the k data bits include 3 or 4 bits is the masking masking
of input data better than for
2 bits.
Wie
ebenfalls in 19 gezeigt, erzeugt der eine
oder jeder der Mehrzahl von Temperaturdetektor-Generatoren (38-1' bis 38-j') beispielsweise
k Bits an Temperaturinformation, die zu dem einen oder jeder der
Mehrzahl von Parallel-Seriell-Wandlern (16-1' bis 16-j') weitergeleitet werden, wo die
k Bits an Temperaturinformation von dem einen oder der Mehrzahl von
Temperaturdetektor-Generatoren (38-1' bis 38-j') mit den 2n Bits
an Daten von der Speicherzellenanordnung 18 kombiniert
und als ein serieller Datenstrom DATA1 ~ DATAj ausgegeben werden.Like also in 19 shown, the generated one or each of the plurality of temperature detector generators ( 38-1 ' to 38-j ' ), for example, k bits of temperature information associated with the one or each of the plurality of parallel-to-serial converters ( 16-1 ' to 16-j ' ), where the k bits of temperature information from the one or more temperature detector generators ( 38-1 ' to 38-j ' ) with the 2 n bits of data from the memory cell array 18 combined and output as a serial data stream DATA1 ~ DATAj.
Der
eine oder jeder der Mehrzahl von Temperaturdetektor-Generatoren
(38-1' bis 38-j') kann k Datenbits,
die einer durch einen Temperatursensor (nicht gezeigt) gemessenen
Temperatur entsprechen, an den einen oder jeden der Mehrzahl von
Parallel-Seriell-Wandlern (16-1' bis 16-j') ausgeben. Der eine oder jeder
der Mehrzahl von Temperaturdetektor-Generatoren (38-1' bis 38-j') kann einen
Analog-Digital-Wandler enthalten, der zum Umwandeln eines durch
einen Temperatursensor ausgegebenen Analogsignals in ein digitales
Signal ausgebildet ist.The one or each of the plurality of temperature detector generators ( 38-1 ' to 38-j ' ), k data bits corresponding to a temperature measured by a temperature sensor (not shown) at the one or each of the plurality of parallel-to-serial converters ( 16-1 ' to 16-j ' ) output. The one or each of the plurality of temperature detector generators ( 38-1 ' to 38-j ' ) may include an analog-to-digital converter configured to convert an analog signal output by a temperature sensor into a digital signal.
Wie
oben beschrieben, kann der eine oder jeder der Datenmaskierungsschaltkreise
(40-1' bis 40-j') keine, einige
oder alle der 2n parallelen Daten für die Speicherzellenanordnung 18 maskieren.
In gleicher Weise kann der eine oder jeder der Mehrzahl von Temperaturdetektor-Generatoren (38-1' bis 38-j') k Bits an
Temperaturinformation erzeugen, die mit den 2n Bits
an Daten von der Speicherzellenanordnung 18 kombiniert
und als ein serieller Datenstrom DATA1 ~ DATAj ausgegeben werden
können.
Es sei bemerkt, dass Temperaturdetektor-Generatoren und Temperaturinformationen
lediglich ein Beispiel darstellen und dass jeder Typ von Daten von
jeder Art von Vorrichtung mit den 2n Bits
an Daten von einer Speicherzellenanordnung kombiniert und ausgegeben
und an eine Speicher-Steuereinheit weitergeleitet werden kann, beispielsweise
die Speicher-Steuereinheit 100 gemäß 1A.As described above, the one or each of the data masking circuits ( 40-1 ' to 40-j ' ) none, some or all of the 2 n parallel data for the memory cell array 18 mask. Likewise, the one or each of the plurality of temperature detector generators ( 38-1 ' to 38-j ' Generate) k bits at temperature information with the 2 n bits of data from the memory cell array 18 combined and output as a serial data stream DATA1 ~ DATAj. It should be appreciated that temperature detector generators and temperature information are only an example, and that any type of data from any type of device may be combined and output with the 2n bits of data from a memory cell array and forwarded to a memory controller, such as the FIG memory controller 100 according to 1A ,
21 zeigt
ein Speicherelement mit zugeordneter Steuerlogik gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung. Wie
bereits unter Bezugnahme auf 1 gezeigt
und diskutiert wurde, kann die zugeordnete Steuerlogik einen oder
mehrere Seriell-Parallel-Wandler 14-1' bis 14-j', einen oder
mehrere Parallel-Seriell-Wandler 16-1' bis 16-j', eine Speicherzellenanordnung 18,
einen Taktgenerator (CLK Gen.) 24' und/oder einen Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' aufweisen.
Die zugeordnete Steuerlogik kann des Weiteren den herkömmlichen
Adresspuffer (ADD BUF) 10, den Befehlsdekodierer (COM DEC) 12, eine
Speicherzellenanordnung 18, den Zeilendekodierer 20 und/oder
den Spaltendekodierer 22 gemäß 1B aufweisen. 21 shows a memory element with associated control logic according to another exemplary embodiment of the present invention. As already with reference to 1 As shown and discussed, the associated control logic may include one or more serial-to-parallel converters 14-1 ' to 14-j ' , one or more parallel-to-serial converters 16-1 ' to 16-j ' , a memory cell array 18 , a clock generator (CLK Gen.) 24 ' and / or a control signal generation circuit (CSG Ckt.) 26 ' exhibit. The associated control logic may further include the conventional address buffer (ADD BUF). 10 , the command decoder (COM DEC) 12 , a memory cell array 18 , the row decoder 20 and / or the column decoder 22 according to 1B exhibit.
Jeder
Seriell-Parallel-Wandler (14-1' bis 14-j') kann serielle Daten DATA empfangen,
die aus m Bits an Daten gebildet sind, und kann m Bits an parallelen
Daten durch m Datenbusleitungen in Abhängigkeit von einem Schreibbefehlssignal
(WE) und einer Mehrzahl von Steuersignalen (P1 ~ P(m)) ausgeben.
Des Weiteren kann jeder der Seriell-Parallel-Wandler (14-1' bis 14-j') mit der Speicherzellenanordnung 18 über m Datenbusleitungen
gekoppelt sein.Each serial-to-parallel converter ( 14-1 ' to 14-j ' ) can receive serial data DATA composed of m bits of data, and can output m bits of parallel data through m data bus lines in response to a write command signal (WE) and a plurality of control signals (P1~P (m)). Furthermore, each of the serial-parallel converters ( 14-1 ' to 14-j ' ) with the memory cell array 18 be coupled via m data bus lines.
Jeder
Parallel-Seriell-Wandler (16-1' bis 16-j') kann 2n Bits
an Daten in paralleler Weise von der Speicherzellenanordnung 18 empfangen
und m Bits an seriellen Daten in Abhängigkeit von einem Lesebefehlssignal
(RE) und der Mehrzahl von Steuersignalen (P1 ~ P(m)) ausgeben.Each parallel-to-serial converter ( 16-1 ' to 16-j ' ) can take 2 n bits of data in parallel from the memory cell array 18 receive and output m bits of serial data in response to a read command signal (RE) and the plurality of control signals (P1~P (m)).
Der
Taktgenerator (CLK Gen.) 24' kann
das externe Steuersignal ECLK empfangen und eine Verriegelungsoperation
durchführen,
um ein internes Taktsignal CLK1 auszugeben, welches mit dem externen
Taktsignal ECLK verriegelt ist. Nach Abschluss der Verriegelungsoperation
kann der Taktgenerator (CLK Gen.) 24' eine Mehrzahl von internen Taktsignalen
(CLK1 ~ CLKI) an den Steuersignal-Erzeugungsschaltkreis (CSG Ckt.) 26' ausgeben. Der Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' kann
die Mehrzahl von Steuersignalen (P1 ~ P(m)) ausgeben.The clock generator (CLK Gen.) 24 ' may receive the external control signal ECLK and perform a latch operation to output an internal clock signal CLK1 locked to the external clock signal ECLK. After completing the lock operation, the clock generator (CLK Gen.) 24 ' a plurality of internal clock signals (CLK1~CLKI) to the control signal generation circuit (CSG Ckt.) 26 ' output. The control signal generating circuit (CSG Ckt.) 26 ' may output the plurality of control signals (P1~P (m)).
Wie
in 21 dargestellt, erzeugt der Steuersignal-Erzeugungsschaltkreis
(CSG Ckt.) 26' eine Mehrzahl
von Steuersignalen (P1 ~ P(m)). Gemäß einer beispielhaften Ausgestaltung
ist m = 2n + k. Im Ergebnis bedeutet dies,
dass gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung ein oder
mehrere Seriell-Parallel-Wandler (14-1' bis 14-j') und/oder ein oder mehrere Parallel-Seriell-Wandler
(16-1' bis 16-j') weiterhin
in der Lage ist bzw. sind, m Datenbits während eines Takts des externen
Taktsignals ECLK in Abhängigkeit
von einem oder mehreren Steuersignalen (P1 ~ P(m)) in einen parallelen
oder seriellen Strom umzuwandeln. Gemäß einer weiteren beispielhaften
Ausgestaltung han delt es sich bei den 2n Datenbits
um gültige
Daten, die in eine Speicherzellenanordnung geschrieben oder aus
einer Speicherzellenanordnung gelesen werden können, und die k Datenbits sind
Dummy-Daten, wie nachfolgend beschrieben.As in 21 the control signal generating circuit (CSG Ckt.) generates 26 ' a plurality of control signals (P1 ~ P (m)). According to an exemplary embodiment, m = 2 n + k. As a result, this means that according to an exemplary embodiment of the present invention, one or more serial-parallel converters ( 14-1 ' to 14-j ' ) and / or one or more parallel-to-serial converters ( 16-1 ' to 16-j ' ) is further capable of converting m data bits into a parallel or serial current during a clock of the external clock signal ECLK in response to one or more control signals (P1 ~ P (m)). According to a further exemplary embodiment han delt it is in the 2 n bits of data to valid data, which can be written in a memory cell array to or read from a memory cell array, and the k data bits are dummy data, as described below.
Wie
in 21 gezeigt, kann ein Speicherelement mit zugeordneter
Steuerlogik gemäß einer
weiteren beispielhaften Ausgestaltung der vorliegenden Erfindung
darüber
hinaus einen oder mehrere Erzeugungsschaltkreise für Dummy-Bits
(42-1' bis 42-j') und/oder einen
oder mehrere Datenmaskierungsschaltkreise (40-1' bis 40-j') aufweisen.
Jeder Datenmaskierungsschaltkreis (40-1' bis 40-j') kann darüber hinaus einen oder mehrere
Fehlerschalter SW1 ~ SW(2n) aufweisen.As in 21 In addition, a memory element with associated control logic according to another exemplary embodiment of the present invention may further comprise one or more dummy bit generation circuits (FIG. 42-1 ' to 42-j ' ) and / or one or more data masking circuits ( 40-1 ' to 40-j ' ) exhibit. Each data masking circuit ( 40-1 ' to 40-j ' ) may also include one or more error switches SW1 ~ SW ( 2n ).
Wie
in 21 gezeigt, kann der eine oder jeder der Mehrzahl
von Datenmaskierungsschalterkreisen (40-1' bis 40-j') die m Bits an Daten von dem einen
oder der Mehrzahl von Seriell-Parallel-Wandlern (14-1 bis 14-j') über die m Datenbusleitungen
empfangen. Eine beispielhafte Struktur und ein beispielhafter Betrieb
des einen oder der Mehrzahl von Datenmaskierungsschaltkreisen (40-1' bis 40-j') wurde weiter
oben unter Bezugnahme auf 20 beschrieben.As in 21 shown, the one or each of the plurality of Datenmaskierungsschalter circles ( 40-1 ' to 40-j ' ) the m bits of data from the one or more serial-to-parallel converters ( 14-1 to 14-j ' ) over the m data bus lines. An exemplary structure and operation of the one or more data masking circuits (FIG. 40-1 ' to 40-j ' ) was discussed above with reference to 20 described.
Der
eine oder jeder der Mehrzahl von Erzeugungsschaltkreisen (42-1' bis 42-j') für Dummy-Bits kann
k Bits an Dummy-Daten (beispielsweise Daten mit einem Wert Null
oder einem Wert vcc) an einen oder mehrere Parallel-Seriell-Wandler
(16-1' bis 16-j') in einer Leseoperation übertragen.The one or each of the plurality of generating circuits ( 42-1 ' to 42-j ' ) for dummy bits, k bits of dummy data (for example data with a value zero or a value vcc) can be sent to one or more parallel-to-serial converters ( 16-1 ' to 16-j ' ) in a read operation.