DE102005048711A1

DE102005048711A1 - Memory cell for semiconductor circuits in e.g. mobile telephones comprises tunneling field effect transistors

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Publication number: DE102005048711A1
Application number: DE200510048711
Authority: DE
Inventors: Thomas Nirschl; Stephan Henzler; Doris Prof. Dr. Schmitt-Landsiedel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-10-12
Filing date: 2005-10-12
Publication date: 2007-04-26

Abstract

Memory cell (10) comprises tunneling field effect transistors (TFETs). An independent claim is also included for a method for evaluating information stored in a memory cell.

Description

Die vorliegende Erfindung betrifft eine Speicherzelle einer Speicheranordnung, wie z.B. eines ROMs oder RAMs, sowie ein Verfahren, um eine in dieser Speicherzelle gespeicherte Information auszulesen.The The present invention relates to a memory cell of a memory device, such as. a ROM or RAM, as well as a method to make one in this Memory cell stored information read out.

Bei Halbleiterschaltungen für mobile Anwendungen, wie z.B. Handys, ist der statische Stromverbrauch von entscheidender Bedeutung. Darüber hinaus wachsen aufgrund der Nachfrage nach mehr und mehr Funktionalität bei dieser Art von Halbleiterschaltungen der Umfang und die Größe der in diesen Halbleiterschaltungen vorhandenen Speicheranordnungen. Dabei werden als Speicherarten Hochgeschwindigkeitsspeicher, Speicher mittlerer Größe und sehr große Speicher unterschieden.at Semiconductor circuits for mobile applications, e.g. Cell phones, is the static power consumption crucial. In addition, grow due to the demand for more and more functionality in this type of semiconductor circuits the size and size of in These memory circuits existing semiconductor circuits. there are used as memory types high-speed memory, memory medium size and very size Memory differentiated.

Bei Hochgeschwindigkeitsspeichern wird ein Kompromiss zwischen dem statischen Leckstrom und der Performance der Halbleiterschaltung meist durch den Schaltstrom bestimmt. Da die Größe des Hochgeschwindigkeitsspeichers im Vergleich zu dem Rest der Halbleiterschaltung klein ist, ist ein Anteil des Stromverbrauchs des Hochgeschwindigkeitsspeichers an dem Stromverbrauch der gesamten Halbleiterschaltung relativ klein. Daher ist die 6T-Speicherzelle für Hochgeschwindigkeitsspeicher aufgrund der Geschwindigkeitsanforderung am besten geeignet. Die 6T-Speicherzelle ist statisch, weshalb die Effizienz der 6T-Speicherzelle nicht durch eine Auffrischschaltung gemindert wird. Unter der Effizienz einer Speicherzelle wird dabei das Verhältnis zwischen der Anzahl der Speicherzellen einer Speicheranordnung zu der Gesamtfläche (inklusive einer etwaig vorhandenen Auffrischschaltung) der Speicheranordnung verstanden.at High-speed storage will be a compromise between the static Leakage current and the performance of the semiconductor circuit usually through determines the switching current. Because the size of the high-speed memory is small compared to the rest of the semiconductor circuit a proportion of the power consumption of the high-speed memory on the power consumption of the entire semiconductor circuit is relatively small. Therefore, the 6T memory cell is for High speed memory due to the speed request most suitable. The 6T memory cell is static, which is why the efficiency of the 6T memory cell is not due to a refresh circuit is reduced. Under the efficiency of a memory cell is doing The relation between the number of memory cells of a memory array to the total area (inclusive an optional refresh circuit) of the memory device Understood.

Bei Speichern mittlerer Größe beginnt der statische Stromverbrauch, d.h. der Stromverbrauch, wenn keine Speicherzelle des Speichers gelesen oder geschrieben wird, bei der Betrachtung des Stromverbrauchs der gesamten Halbleiterschaltung wichtig zu werden. Durch die Einführung von xT-Speicherzellen (mit x = 3 oder 4) kann der statische Stromverbrauch reduziert werden, da bei xT-Speicherzellen kein Pfad zwischen V_DD und V_SS existiert. Des Weiteren ist nur ein Transistortyp (beispielsweise NMOS oder PMOS) notwendig, um die Speicherzelle zu realisieren. Ein weiterer Vorteil der xT-Speicherzelle ist der im Vergleich zu der 6T-Speicherzelle geringe Flächenbedarf, welcher allerdings aufgrund der benötigten Auffrischschaltung nur gegeben ist, wenn die Anzahl der Speicherzellen relativ groß ist. Mit anderen Worten ist die Effizienz der xT-Speicherzelle bei Speicheranordnungen mit einer geringen Anzahl von Speicherzellen kleiner als die Effizienz der 6T-Speicherzelle.With medium-sized memories, the static power consumption, ie, the power consumption when no memory cell of the memory is read or written, begins to become important in considering the power consumption of the entire semiconductor circuit. By introducing xT memory cells (with x = 3 or 4), the static power consumption can be reduced because xT memory cells have no path between V _DD and V _SS . Furthermore, only one transistor type (eg, NMOS or PMOS) is necessary to realize the memory cell. A further advantage of the xT memory cell is the small area requirement compared to the 6T memory cell, which however is only given due to the required refresh circuit if the number of memory cells is relatively large. In other words, in memory arrangements with a small number of memory cells, the efficiency of the xT memory cell is smaller than the efficiency of the 6T memory cell.

Bei sehr großen Speichermodulen werden nT-Speicherzellen (n ≤ 3) eingesetzt. Die Anzahl der Transistoren ist bei den sehr großen Speichern im Vergleich zu den Speichern mittlerer Größe reduziert, um den statischen Stromverbrauch zu verringern. Der Nachteil dieser nT-Speicherzellen ist allerdings neben der erforderlichen Auffrischschaltung die Erfordernis einer integrierten bzw. zusätzlichen Kapazität zum Speichern der Information.at very big Memory modules are used nT memory cells (n ≤ 3). The number of transistors is among the very big ones Save compared to the medium-sized memories reduced to to reduce static electricity consumption. The disadvantage of this nT memory cells, however, is next to the required refresh circuit the requirement of an integrated or additional capacity for storage the information.

Eine Forderung für alle Speicherarten ist die Kompatibilität mit dem standardisierten CMOS-Prozess zur Herstellung der Halbleiterschaltung. Dabei ist diese Forderung für einen Speicher, welcher eine zusätzliche Kapazität benötigt, nach momentanem Stand der Technik nicht zu erfüllen, da eine zusätzliche, hochintegrierte Kapazität nicht durch einen standardisierten CMOS-Prozess erstellt werden kann. Kapazitäten, wie sie in Analogschaltungen verwendet werden, können nicht für Speicheranordnungen eingesetzt werden, da damit eine an die Speicheranordnungen gestellte Flächenanforderung nicht erfüllt werden kann.A Demand for All memory types is the compatibility with the standardized CMOS process for the production of the semiconductor circuit. It is this demand for a memory, which an additional capacity needed according to the current state of the art, since an additional highly integrated capacity can not be created by a standardized CMOS process can. Capacities, as used in analog circuits can not be used for memory arrangements because there is a surface requirement imposed on the memory arrays not be met can.

Bei mobilen Anwendungen variiert die Versorgungsspannung in Abhängigkeit von dem Betriebsmodus. Bei einem Betriebsmodus, bei welchem eine möglichst rasche Reaktion der Halbleiterschaltung erforderlich ist (z.B. ein Handy, mit welchem ein Benutzer gerade telefoniert), wird die Versorgungsspannung angehoben, wohingegen bei einem Betriebszustand, bei welchem sich die Halbleiterschaltung in einer Art Wartezustand befindet, die Versorgungsspannung abgesenkt wird. Daher muss beispielsweise die 6T-Speicherzelle in der Lage sein, in einem großen Spannungsbereich, welcher z.B. von 0,8V bis 1,5V reicht, zu arbeiten, d.h. Lese- und Schreiboperationen durchzuführen. Gerade bei Halbleiterschaltungen, welche in Vorrichtungen eingesetzt werden, die nur einen geringen Stromverbrauch aufweisen sollen, ist diese Anforderung schwer zu erfüllen.at mobile applications, the supply voltage varies depending on from the operating mode. In an operating mode in which a preferably rapid response of the semiconductor circuit is required (e.g. Mobile phone with which a user is currently on the phone), the supply voltage lifted, whereas in an operating state in which the semiconductor circuit is in a kind of waiting state, the Supply voltage is lowered. Therefore, for example, the 6T memory cell to be able to in a big way Voltage range, which e.g. from 0.8V to 1.5V is enough to work, i.e. Perform read and write operations. Especially with semiconductor circuits, which are used in devices that only a small Power consumption, this requirement is difficult to fulfill.

Aufgrund von Sollabweichungen bei heutigen Herstellungsprozessen für Halbleiterschaltungen steigt die Wahrscheinlichkeit, dass eine Speicherzelle fehlerhaft arbeitet, gerade bei 6T-Speicherzellen an. Bei alternativen Speicherzellen muss die Empfindlichkeit der Speicherzelle gegenüber der Wahrscheinlichkeit, dass die Speicherzelle fehlerhaft arbeitet, betrachtet werden. Daher ist häufig die Einführung einer Fehlerkorrektur und/oder einer Fehlererkennung notwendig, um auch Speicheranordnungen mit fehlerhaften Speicherzellen handhaben zu können.by virtue of of target deviations in today's manufacturing processes for semiconductor circuits increases the probability that a memory cell will malfunction, especially at 6T memory cells. For alternative storage cells the sensitivity of the memory cell to the probability of that the memory cell is working erroneously. Therefore is common the introduction an error correction and / or an error detection necessary to handle also memory arrangements with faulty memory cells to be able to.

Der Kompromiss zwischen der Performance einer Speicheranordnung und ihrem Stromverbrauch ist mit der Verwendung von 6T-Speicherzellen nach dem Stand der Technik schwer zu erfüllen. Für verschiedene Speicherarten muss die eingesetzte 6T-Speicherzelle nämlich unterschiedliche Eigenschaften aufweisen, um die Anforderungen bezüglich der Speicherart zu erfüllen. Für Speicheranordnungen mittlerer Größe werden kleine Speicherzellen zusammen mit redundanten Speicherzellen eingesetzt, um eine hohe Ausbeute zu garantieren. Bei kleineren Speicheranordnungen wird eine im Vergleich größere Speicherzelle eingesetzt, wobei ein dafür verwendeter Grundregelsatz zur Herstellung dieser Speicherzellen nicht so enge Regeln aufweist wie bei Speicheranordnungen mittlerer oder großer Größe. Zusammenfassend bedeutet das, dass je nach Speicherart oder Anforderung verschiedene Typen von 6T-Speicherzellen entwickelt werden müssen.The trade-off between the performance of a storage device and its power consumption is difficult to fulfill with the use of prior art 6T memory cells. For different types of memory, the 6T memory cell used must have different characteristics in order to meet the requirements with regard to the type of memory. For medium sized memory devices, small memory cells are used along with redundant memory cells to guarantee a high yield. In the case of smaller memory arrangements, a comparatively larger memory cell is used, with a basic rule set used for producing these memory cells not having as tight rules as with memory arrangements of medium or large size. In summary, this means that different types of 6T memory cells have to be developed depending on the type of memory or requirement.

Die Integration von xT- oder nT-Speicherzellen ist schwierig zu bewerkstelligen, wenn die das Design erstellende Firma keinen eigenen Herstellungsprozess besitzt, sondern mit der die entsprechende Halbleiterschaltung herstellenden Firma nur kooperiert. Der Grund dafür ist, dass es nahezu unmöglich ist, eine zusätzliche Kapazität, welche die xT- und nT-Speicherzellen meist benötigen, um damit ihre Information zu speichern, mit einem standardisierten Herstellungsprozess zu erzeugen.The Integration of xT or nT memory cells is difficult to accomplish if the company creating the design does not have its own manufacturing process has, but with the corresponding semiconductor circuit producing Company only cooperates. The reason is that it is almost impossible an additional Capacity, which are the xT and nT memory cells mostly need to save their information with a standardized To create a manufacturing process.

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Speicherzelle bereitzustellen, welche im Vergleich zu einer 6T-Speicherzelle einen geringeren Flächenbedarf und einen geringeren statischen Leckstrom aufweist sowie einfacher an Anforderungen einer bestimmten Speicherart anzupassen ist. Eine weitere Aufgabe der vorliegenden Erfindung ist, ein Verfahren und eine Vorrichtung bereitzustellen, womit eine in dieser (aber auch in einer anderen) Speicherzelle gespeicherte Information ausgewertet werden kann.Therefore It is an object of the present invention to provide a memory cell to provide a compared to a 6T memory cell lower space requirement and a lower static leakage current and easier to adapt to requirements of a particular type of memory. A Another object of the present invention is a method and to provide a device, whereby one in this (but also stored in another) memory cell information to be evaluated can.

Im Rahmen der vorliegenden Erfindung wird eine Speicherzelle bereitgestellt, wobei diese Speicherzelle mindestens einen TFET-Transistor umfasst.in the According to the present invention, a memory cell is provided, wherein this memory cell comprises at least one TFET transistor.

Der TFET-Transistor („Tunneling Field Effect Transistor") ist ein Transistor, welcher quantenmechanische Effekte aufweist, wodurch der TFET-Transistor im Vergleich zu einem MOSFET-Transistor einen kleineren statischen Leckstrom besitzt. Der Unterschied zwischen einem TFET-Transistor und einem Standard-MOSFET-Transistor liegt in der Dotierung des Source-Anschlusses, d.h. der TFET-Transistor vom N-Leitungstyp besitzt einen p+ dotierten Source-Anschluss und einen n+ dotierten Drain-Anschluss. Bei einer geeigneten Vorspannung zwischen dem Gate-Anschluss und dem Source-Anschluss des TFET-Transistors bildet sich ein Tunnelkontakt („Tunneling Junction") zwischen dem Source- und Drain-Anschluss aus. Dabei kann eine effektive Tunnelsperre in einem Leitungskanal zwischen dem Source- und Drain-Anschluss durch die aufgebrachte Vorspannung zwischen dem Gate- und Source-Anschluss gesteuert werden. Da der Tunnelkontakt lokal stark abgegrenzt ist, treten die Vorteile des TFET-Transistors auch noch bei einer Kanallänge von wenigen Deka-Nanometern auf. Im nicht durch geschalteten Zustand verhält sich der TFET-Transistor wie eine umgekehrt vorgespannte Sperrschichtdiode, was zu einem im Vergleich zu einem MOSFET-Transistor verringerten statischen Leckstrom führt. Der verringerte Leckstrom bedeutet wiederum einen im Vergleich zu einer mit MOSFET-Transistoren aufgebauten Speicherzelle geringeren Gesamtstromverbrauch der erfindungsgemäßen Speicherzelle.Of the TFET transistor ("Tunneling Field Effect Transistor ") is a transistor that has quantum mechanical effects, whereby the TFET transistor compared to a MOSFET transistor has smaller static leakage current. The difference between a TFET transistor and a standard MOSFET transistor is located in the doping of the source terminal, i.e. the N-type TFET transistor has a p + type source terminal and an n + doped drain terminal. With a suitable preload between the gate terminal and the source terminal of the TFET transistor a tunneling junction ("tunneling junction") forms between the source and Drain connection off. This can be an effective tunnel lock in one Conduit between the source and drain terminal through the applied bias voltage between the gate and source terminal controlled become. Since the tunneling contact is strongly demarcated locally, occur the advantages of the TFET transistor even at a channel length of few decanadoments. In the non-switched state behave itself the TFET transistor like a reversely biased junction diode, resulting in a compared to a MOSFET transistor reduced static Leakage current leads. The reduced leakage current in turn means one compared to a memory cell constructed with MOSFET transistors lower Total power consumption of the memory cell according to the invention.

Aufgrund des Aufbaus des TFET-Transistors treten auch Kanaleffekte (z.B. Kanalverkürzung, Drain induced barrier lowering (DIBL)) im Vergleich zu MOSFET-Transistoren später auf.by virtue of of the construction of the TFET transistor, channel effects (e.g. Channel shortening, drain induced barrier lowering (DIBL)) compared to MOSFET transistors later on.

Wegen des kleinen ohmschen Widerstands der Zener-Diode des TFET-Transistors ist auch eine Beeinträchtigung des durch den TFET-Transistors fließenden Stromes geringer als dies bei einem vergleichbaren MOSFET-Transistor der Fall wäre. Darüber hinaus benötigt der TFET-Transistor aufgrund seines integrierten Substrat/Wannenkontakts weniger Fläche und der so genannte „Floating Body"-Effekt tritt bei der SOI-Technologie (Silicon On Isolator) nicht auf.Because of the small ohmic resistance of the Zener diode of the TFET transistor is also a nuisance of the current flowing through the TFET transistor is less than this would be the case with a comparable MOSFET transistor. Furthermore needed the TFET transistor due to its integrated substrate / well contact less area and the so-called "floating Body "effect occurs in the SOI technology (Silicon On Isolator) not on.

Ein weiterer Vorteil des TFET-Transistors ist, dass er mit einem standardisierten CMOS-Herstellungsprozess hergestellt werden kann, da für seine Herstellung keine speziellen Prozessschritte erforderlich sind, d.h. es werden nur Prozessschritte eingesetzt, welche auch zur Herstellung eines CMOS-Transistors notwendig sind.One Another advantage of the TFET transistor is that it comes with a standardized CMOS manufacturing process can be produced there for its manufacture no special process steps are required, i. it will only process steps used, which also for the production of a CMOS transistor necessary.

Die erfindungsgemäße Speicherzelle ist insbesondere eine 4T-Speicherzelle, welche vier Transistoren aufweist, von denen zwei Treibertransistoren und zwei Ansteuertransistoren sind. Dabei sind vorteilhafter Weise die beiden Treibertransistoren TFET-Transistoren.The Inventive memory cell is in particular a 4T memory cell, which has four transistors, two of which driver transistors and are two drive transistors. The are advantageously the two driver transistors TFET transistors.

Da eine 4T-Speicherzelle derart aufgebaut ist, dass einer der beiden Treibertransistoren bei einer normal arbeitenden 4T-Speicherzelle sperrt, bietet sich der Einsatz der TFET-Transistoren aufgrund ihres geringen statischen Leckstroms an dieser Stelle an, wodurch der Stromverbrauch der 4T-Speicherzelle im Vergleich zu einer 4T-Speicherzelle nach dem Stand der Technik gesenkt werden kann.There a 4T memory cell is constructed such that one of the two Blocks driver transistors in a normally operating 4T memory cell, offers the use of TFET transistors due to their low static leakage current at this point, whereby the power consumption of the 4T memory cell compared to a 4T memory cell can be lowered according to the prior art.

Erfindungsgemäß können aber auch alle vier Transistoren der 4T-Speicherzelle TFET-Transistoren sein. Dabei ist es vorteilhaft, wenn jeder der beiden Treibertransistoren eine höhere Einsatzspannung aufweist als jeder der beiden Ansteuertransistoren oder wenn jeder der beiden Treibertransistoren einen geringeren Leckstrom als jeder der beiden Ansteuertransistoren aufweist.But according to the invention can also all four transistors of the 4T memory cell TFET transistors be. It is advantageous if each of the two driver transistors a higher one Has threshold voltage than each of the two drive transistors or if each of the two driver transistors has a lower one Leakage current than each of the two drive transistors has.

Da eine 4T-Speicherzelle keinen V_DD-Anschluss bzw. keinen Pfad von V_DD nach V_SS besitzt, weist sie einen im Vergleich zur 6T-Speicherzelle, welche einen Pfad von V_DD nach V_SS besitzt, geringeren Gesamtstromverbrauch auf. Allerdings sinkt aufgrund des fehlenden V_DD-Anschlusses auch das Potenzial eines Schaltungsknotens der 4T-Speicherzelle, auf welchem die in der 4T-Speicherzelle gespeicherte Information gehalten wird, langsam aufgrund des statischen Leckstroms des entsprechenden Treibertransistors auf V_SS ab. Über den statischen Leckstrom der Ansteuertransistoren kann dieses Absinken zumindest verlangsamt werden, indem diese Ansteuertransistoren mit einem hohen Potenzial (z.B. V_DD) beaufschlagt werden. Dazu sollte der statische Leckstrom der Ansteuertransistoren allerdings größer sein als der statische Leckstrom der Treibertransistoren.Since a 4T memory cell does not have a V _DD terminal or path from V _DD to V _SS , it has a lower total power consumption compared to the 6T memory cell having a path from V _DD to V _SS . However, due to the lack of the V _DD terminal, the potential of a circuit node of the 4T memory cell, on which the information stored in the 4T memory cell is held, slowly decreases to V _SS due to the static leakage current of the corresponding driver transistor. By way of the static leakage current of the drive transistors, this decrease can at least be slowed down by subjecting these drive transistors to a high potential (eg V _DD ). For this purpose, however, the static leakage current of the drive transistors should be greater than the static leakage current of the driver transistors.

Aufgrund der TFET-Transistoren ist vorteilhafter Weise weder der Lese- noch der Schreibvorgang einer erfindungsgemäßen 4T-Speicherzelle derart empfindlich gegenüber Schwankungen der Versorgungsspannung, wie dies bei mit MOSFET-Transistoren aufgebauten 6T-Speicherzellen der Fall ist. Daher ist der Einsatz einer erfindungsgemäßen 4T-Speicherzelle in Speicheranordnungen, welche unterschiedliche Versorgungsspannungen aufweisen, unproblematischer als dies bei 6T-Speicherzellen nach dem Stand der Technik der Fall ist.by virtue of the TFET transistors is advantageously neither the read nor the writing process of a 4T memory cell according to the invention is so sensitive to variations the supply voltage, as with built-up with MOSFET transistors 6T memory cells is the case. Therefore, the use of a 4T memory cell according to the invention in memory arrangements which have different supply voltages, less problematic than with state-of-the-art 6T memory cells the technique is the case.

Ein weiterer Vorteil einer erfindungsgemäßen 4T-Speicherzelle aus TFET-Transistoren ist, dass nur Transistoren eines Typs verwendet werden, was bei einer 6T-Speicherzelle, welche NMOS- und PMOS-Transistoren umfasst nicht der Fall ist. Dadurch kann der Flächenbedarf reduziert werden und zum anderen sind die einzusetzenden Prozessschritte zur Herstellung der Speicherzelle weniger kritisch.One Another advantage of a 4T memory cell according to the invention of TFET transistors is that only transistors of one type are used, what with a 6T memory cell comprising NMOS and PMOS transistors not the case. As a result, the space requirement can be reduced and secondly, the process steps to be used for the production the memory cell less critical.

Im Rahmen der vorliegenden Erfindung wird auch ein Verfahren bereitgestellt, um eine in einer Speicherzelle gespeicherte Information auszulesen und zu bewerten. Dazu werden in Abhängigkeit von der Information, welche in der Speicherzelle gespeichert ist, ein erstes und ein zweites Signal erzeugt. Anschließend wird sowohl das erste als auch das zweite Signal mit einem Referenzsignal verglichen. Ein Ergebnis dieser beiden Vergleiche ist eine Entscheidung, ob die in der Speicherzelle gespeicherte Information fehlerfrei ist. Ein weiteres Ergebnis dieser beiden Vergleiche ist ein Wert, welcher in der Speicherzelle gespeichert ist bzw. die in der Speicherzelle gespeicherte Information aufweist.in the Within the scope of the present invention, a method is also provided, to read out information stored in a memory cell and to rate. For this purpose are dependent from the information stored in the memory cell, generates a first and a second signal. Subsequently, will both the first and the second signal with a reference signal compared. A result of these two comparisons is a decision whether the information stored in the memory cell is error-free is. Another result of these two comparisons is a value which is stored in the memory cell or in the memory cell has stored information.

Dadurch ist es erfindungsgemäß nicht nur möglich, den Wert, welcher in der Speicherzelle gespeichert ist, auszulesen, sondern es ist zusätzlich möglich, zu bewerten, ob dieser Wert fehlerfrei oder fehlerbehaftet ist.Thereby it is not according to the invention only possible, to read out the value stored in the memory cell, but it is additionally possible, too evaluate whether this value is error-free or error-prone.

Damit der in der Speicherzelle gespeicherte Wert fehlerfrei ist, muss insbesondere entweder das Potenzial des ersten Signals oberhalb des Potenzials des Referenzsignals und gleichzeitig das Potenzial des zweiten Signals unterhalb des Potenzials des Referenzsignals liegen (erste Möglichkeit) oder umgekehrt, d.h. das Potenzial des zweiten Signals oberhalb des Potenzial des Referenzsignals und gleichzeitig das Potenzial des ersten Signals unterhalb des Potenzials des Referenzsignals liegen (zweite Möglichkeit).In order to the value stored in the memory cell must be error free in particular either the potential of the first signal above the potential of the reference signal and at the same time the potential of the second signal below the potential of the reference signal (first option) or vice versa, i. the potential of the second signal above the potential of the reference signal and at the same time the potential of the first signal below the potential of the reference signal lie (second possibility).

Da es zwei Möglichkeiten für einen fehlerfrei gespeicherten Wert gibt, können diese beiden Möglichkeiten dafür verwendet werden, um zu entscheiden, welcher von zwei möglichen Werten fehlerfrei in der Speicherzelle abgespeichert ist.There There are two options for one error-free stored value, these two possibilities used for it to decide which of two possible values are error free in the Memory cell is stored.

Somit gibt es erfindungsgemäß mehrere Wege, um ausgehend von den beiden Signalen zu ermitteln, ob die in der Speicherzelle gespeicherte Information einen ersten von zwei möglichen Werten aufweist. Im Folgenden werden Bedingungen gelistet, wobei mindestens eine dieser Bedingungen erfüllt sein muss, damit die in der Speicherzelle gespeicherte Information einen ersten von zwei möglichen Werten fehlerfrei aufweist. Dabei gilt der in der Speicherzelle gespeicherte Wert als fehlerfrei, wenn die vorab beschriebene Prüfung dies ergibt:

• Das Potenzial des ersten Signals ist größer als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
• Das Potenzial des zweiten Signals ist kleiner als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
• Das Potenzial des ersten Signals ist größer als das Potenzial des zweiten Signals und der Wert ist fehlerfrei.
• Das Potenzial des ersten Signals ist größer als das Potenzial des Referenzsignals und das Potenzial des zweiten Signals ist kleiner als das Potenzial des Referenzsignals.

Thus, according to the invention, there are several ways to determine, based on the two signals, whether the information stored in the memory cell has a first of two possible values. In the following, conditions are listed, wherein at least one of these conditions must be fulfilled, so that the information stored in the memory cell has a first of two possible values without error. The value stored in the memory cell is considered error-free if the test described above results in:

• The potential of the first signal is greater than the potential of the reference signal and the value is error free.
• The potential of the second signal is less than the potential of the reference signal and the value is error free.
• The potential of the first signal is greater than the potential of the second signal and the value is error free.
• The potential of the first signal is greater than the potential of the reference signal and the potential of the second signal is less than the potential of the reference signal.

Ähnliche Bedingungen können für den Fall gelistet werden, dass die in der Speicherzelle gespeicherte Information einen zweiten der zwei möglichen Werte fehlerfrei aufweist.

• Das Potenzial des ersten Signals ist kleiner als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
• Das Potenzial des zweiten Signals ist größer als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
• Das Potenzial des ersten Signals ist kleiner als das Potenzial des zweiten Signals und der Wert ist fehlerfrei.
• Das Potenzial des ersten Signals ist kleiner als das Potenzial des Referenzsignals und das Potenzial des zweiten Signals ist größer als das Potenzial des Referenzsignals.

Similar conditions may be listed for the case that the information stored in the memory cell has a second of the two possible values without errors.

• The potential of the first signal is less than the potential of the reference signal and the value is error free.
• The potential of the second signal is greater than the potential of the reference signal and the value is error free.
• The potential of the first signal is less than the potential of the second signal and the value is error free.
• The potential of the first signal is less than the potential of the reference signal and the potential of the second signal is greater than the potential of the reference signal.

Vorteilhafter Weise werden das erste und das zweite Signal gleichzeitig abhängig von der in Speicherzelle vorliegenden Information erzeugt. Mit anderen Worten werden das erste und das zweite Signal nicht zeitlich nacheinander sondern zum selben Zeitpunkt erzeugt.Favorable Way the first and the second signal are simultaneously dependent on generates the information present in memory cell. With others Words, the first and second signals do not become consecutive in time but generated at the same time.

Da die beiden Signale gleichzeitig erzeugt werden, ist die Auswertung der beiden Signale einfacher, als wenn eins der beiden Signale erst abgespeichert werden müsste, bevor das andere Signal vorliegt.There the two signals are generated simultaneously, is the evaluation the two signals easier than if one of the two signals only would have to be stored before the other signal is present.

Im Rahmen der vorliegenden Erfindung wird auch eine Vorrichtung zur Auswertung einer in einer Speicherzelle gespeicherten Information bereitgestellt. Dabei ist ein erstes Signal der Speicherzelle und ein Referenzsignal eingangsseitig mit einem ersten Vergleicher der Vorrichtung verbunden. In ähnlicher Weise sind ein zweites Signal der Speicherzelle und das Referenzsignal eingangsseitig mit einem zweiten Vergleicher der Vorrichtung verbunden. Die Vorrichtung ist in der Lage in Abhängigkeit von Ausgangswerten dieser beiden Vergleicher einen Wert der Speicherzelle auszugeben und gleichzeitig eine Information bereitzustellen, ob dieser Wert fehlerfrei in der Speicherzelle gespeichert ist.in the The scope of the present invention also provides a device for Evaluation of an information stored in a memory cell provided. In this case, a first signal of the memory cell and a reference signal on the input side with a first comparator of Device connected. In similar Way are a second signal of the memory cell and the reference signal Input side connected to a second comparator of the device. The device is capable of depending on output values to output a value of the memory cell to these two comparators and at the same time provide information as to this value is stored error-free in the memory cell.

Die Vorteile dieser erfindungsgemäßen Vorrichtung entsprechend im Wesentlichen den bereits bei der Beschreibung des erfindungsgemäßen Verfahrens erwähnten Vorteile, weshalb sie hier nicht wiederholt werden.The Advantages of this device according to the invention essentially the same as already described in the description of inventive method mentioned Advantages, which is why they are not repeated here.

Im Rahmen der vorliegenden Erfindung wird auch eine Speicheranordnung bereitgestellt, welche erfindungsgemäße Speicherzellen und eine erfindungsgemäße Vorrichtung zum Auswerten von in den Speicherzellen gespeicherten Informationen umfasst. Diese Speicheranordnung wird im Rahmen der folgenden Beschreibung von speziellen Ausführungsformen der Erfindung genauer beschrieben.in the The present invention also provides a memory device provided, which inventive memory cells and a inventive device for evaluating information stored in the memory cells includes. This memory arrangement will be understood in the following description of special embodiments the invention described in more detail.

Die vorliegende Erfindung eignet sich vorzugsweise um bei einem Entwicklungsprozess eingesetzt zu werden, mit welchem verschiedenste Halbleiterschaltungen entwickelt werden können, welche unterschiedliche Anforderungen hinsichtlich Performance (Laufzeit), Stromverbrauch und Versorgungsspannung an ihre Speicheranordnungen aufweisen. Die vorliegende Erfindung ist selbstverständlich nicht auf diesen bevorzugten Anwendungsfall beschränkt, sondern kann beispielsweise auch bei einer Speicheranordnung einer beliebig entworfenen Halbleiterschaltung eingesetzt werden.The The present invention is preferably suitable for a development process to be used, with which a variety of semiconductor circuits which can be developed different requirements regarding performance (duration), Power consumption and supply voltage to their storage devices exhibit. Of course, the present invention is not limited to this preferred application, but may, for example also in the case of a memory arrangement of an arbitrarily designed semiconductor circuit be used.

Dabei sei darauf hingewiesen, dass das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung zur Auswertung einer in einer Speicherzelle gespeicherten Information auch bei nicht erfindungsgemäßen Speicherzellen eingesetzt werden kann, welche mindestens zwei Schaltungsknoten aufweisen, mit denen die Information gespeichert ist.there It should be noted that the inventive method and the inventive device to evaluate an information stored in a memory cell even in non-inventive memory cells can be used, which at least two circuit nodes have with which the information is stored.

Da der TFET-Transistor mit einem standardisierten CMOS-Entwicklungsprozess kompatibel ist und die 4T-Speicherzelle keine zusätzliche Kapazität benötigt, kann die vorliegende Erfindung auch in einem Entwicklungsprozess einer Firma eingesetzt werden, welche die von ihr entwickelten Halbleiterschaltungen anderweitig fertigen lässt.There the TFET transistor with a standardized CMOS development process is compatible and the 4T memory cell no additional Capacity needed the present invention also in a development process of Company, which developed the semiconductor circuits developed by it otherwise produced.

Die vorliegende Erfindung wird nun mithilfe der beiliegenden Zeichnung an Hand von erfindungsgemäßen Ausführungsformen erläutert.The The present invention will now be described with reference to the accompanying drawings with reference to embodiments of the invention explained.

In 1 ist eine erfindungsgemäße 4T-Speicherzelle mit TFET-Transistoren dargestellt.In 1 a 4T memory cell according to the invention is shown with TFET transistors.

In 2a ist ein Potenzialverlauf eines ersten und eines zweiten Signals bei einer Leseoperation eines fehlerfreien Werts dargestellt, während in 2b der Potenzialverlauf des ersten und des zweiten Signals bei einer Leseoperation eines fehlerbehafteten Werts dargestellt ist.In 2a For example, a potential history of a first and a second signal in a read operation of an error-free value is shown while in FIG 2 B the potential profile of the first and the second signal is represented in a read operation of an erroneous value.

3 stellt eine erfindungsgemäße Vorrichtung zur Auswertung einer in einer erfindungsgemäßen 4T-Speicherzelle gespeicherten Information dar. 3 FIG. 3 illustrates a device according to the invention for evaluating information stored in a 4T memory cell according to the invention.

4 ist eine Layoutdarstellung von notwendigen Masken eines TFET-Transistors vom n-Leitungstyp. 4 Fig. 12 is a layout diagram of necessary masks of a n-type TFET transistor.

5 stellt einen Verlauf der Speicherzeit einer erfindungsgemäßen 4T-Speicherzelle gegenüber einer Differenz aus der Einsatzspannung eines Ansteuertransistors und eines Treibertransistors der 4T-Speicherzelle dar. 5 FIG. 4 illustrates a profile of the storage time of a 4T memory cell according to the invention versus a difference between the threshold voltage of a drive transistor and a driver transistor of the 4T memory cell.

6 stellt eine erfindungsgemäße Speicheranordnung mit erfindungsgemäßen 4T-Speicherzellen und einer erfindungsgemäßen Vorrichtung zur Auswertung der darin gespeicherten Information dar. 6 represents a memory arrangement according to the invention with 4T memory cells according to the invention and a device according to the invention for the evaluation of the information stored therein.

In 1 ist eine erfindungsgemäße 4T-Speicherzelle 10 dargestellt. Diese 4T-Speicherzelle 10 umfasst einen ersten Ansteuertransistor 6 und einen zweiten Ansteuertransistor 7 sowie einen ersten Treibertransistor 8 und einen zweiten Treibertransistor 9, wobei diese vier Transistoren 6–9 allesamt TFET-Transistoren sind. Die 4T-Speicherzelle 10 ist über den Drain-Anschluss des ersten Ansteuertransistors 6 mit einer ersten Bitleitung 1 verbunden, wobei der Gate-Anschluss des ersten Ansteuertransistors 6 von einer Wortleitung 17 angesteuert wird. Der Source-Anschluss des ersten Ansteuertransistors 6 ist mit einem ersten Schaltungsknoten 3 der 4T-Speicherzelle 10 verbunden. Dieser erste Schaltungsknoten 3 ist über eine parasitäre Kapazität 5 mit V_SS und mit dem Drain-Anschluss des ersten Treibertransistors 8 sowie dem Gate-Anschluss des zweiten Treibertransistors 9 verbunden. Sowohl der Source-Anschluss des ersten Treibertransistors 8 als auch der Source-Anschluss des zweiten Treibertransistors 9 sind mit V_SS verbunden. Der Drain-Anschluss des zweiten Treibertransistors 9 liegt an einem zweiten Schaltungsknoten der 4T-Speicherzelle 10. Dieser zweite Schaltungsknoten 4 ist zum einen über eine weitere parasitäre Kapazität 5 mit V_SS verbunden und zum anderen mit dem Gate-Anschluss des ersten Treibertransistors 8 und dem Source-Anschluss des zweiten Ansteuertransistors 7 verbunden. Der zweite Ansteuertransistor 7 wird ebenfalls durch die Wortleitung 17 gesteuert, welche an seinem Gate-Anschluss angeschlossen ist, während er mit seinem Drain-Anschluss mit einer zweiten Bitleitung 2 verbunden ist.In 1 is a 4T memory cell according to the invention 10 shown. This 4T memory cell 10 includes a first drive transistor 6 and a second drive transistor 7 and a first driver transistor 8th and a second driver transistor 9 , these four transistors 6 - 9 all are TFET transistors. The 4T memory cell 10 is across the drain terminal of the first drive transistor 6 with a first bit line 1 connected, wherein the gate terminal of the first drive transistor 6 from a wordline 17 is controlled. The source terminal of the first drive transistor 6 is with a first circuit node 3 the 4T memory cell 10 connected. This first circuit node 3 is over a parasitic capacity 5 with V _SS and with the drain terminal of the first driver transistor 8th and the gate terminal of the second driver transistor 9 connected. Both the source terminal of the first driver transistor 8th as well as the source terminal of the second driver transistor 9 are connected to V _SS . The drain terminal of the second driver transistor 9 is at a second circuit node of the 4T memory cell 10 , This second circuit node 4 On the one hand there is another parasitic capacity 5 connected to V _SS and the other with the gate terminal of the first driver transistor 8th and the source terminal of the second drive transistor 7 connected. The second drive transistor 7 is also through the wordline 17 which is connected to its gate terminal, while having its drain terminal connected to a second bit line 2 connected is.

Die Funktionsweise der erfindungsgemäßen 4T-Speicherzelle 10 soll im Folgenden an Hand eines Schreib- und Lese-Vorgangs der 4T-Speicherzelle 10 erläutert werden. Bei einem Schreib-Vorgang, bei welchem eine 1 (0) in die Speicherzelle 10 geschrieben werden soll, wird die erste Bitleitung 1 auf V_DD (V_SS) und die zweite Bitleitung 2 auf V_SS (V_DD) gelegt, bevor die Wortleitung 17 auf V_DD gelegt wird. Durch die Potenzialänderung der Wortleitung 17 bzw. der Ansteuerung der beiden Ansteuertransistoren 6, 7 wird der erste Schaltungsknoten 3 auf das Potenzial der ersten Bitleitung 1 und der zweite Schaltungsknoten 4 auf das Potenzial der zweiten Bitleitung 2 gebracht. Daher besitzt nach dem Schreibvorgang, das heißt, nachdem die Wortleitung 17 wieder das Potenzial V_SS angenommen hat, der erste Schaltungsknoten 3 das Potenzial V_DD (V_SS) und der zweite Schaltungsknoten 4 das Potenzial V_SS (V_DD).The mode of operation of the 4T memory cell according to the invention 10 will be described below with reference to a write and read operation of the 4T memory cell 10 be explained. In a write operation in which a 1 (0) in the memory cell 10 is written, the first bit line 1 on V _DD (V _SS ) and the second bit line 2 placed on V _SS (V _DD ) before the word line 17 placed on V _DD . By changing the potential of the wordline 17 or the control of the two drive transistors 6 . 7 becomes the first circuit node 3 to the potential of the first bitline 1 and the second circuit node 4 to the potential of the second bitline 2 brought. Therefore, after the writing process, that is, after the word line possesses 17 again assumed the potential V _SS , the first circuit node 3 the potential V _DD (V _SS ) and the second circuit node 4 the potential V _SS (V _DD ).

Es sei darauf hingewiesen, dass die erste Bitleitung 1 bei einem Schreibvorgang ein dem einzuspeichernden Binärwert entsprechendes Potenzial aufweist, während die zweite Bitleitung bei dem Schreibvorgang das dazu entgegengesetzte Potenzial aufweist. In ähnlicher Weise weist die erste Bitleitung nach einem Lesevorgang ein dem gespeicherten Binärwert entsprechendes Potenzial auf, während die zweite Bitleitung das dazu entgegengesetzte Potenzial aufweist, sofern die Information fehlerfrei abgespeichert war. Daher wird die zweite Bitleitung 2 auch als „Bitleitung Strich" („Bitline Bar") bezeichnet, was bedeutet, dass der Binärwert der zweiten Bitleitung 2 im Normalfall zu dem der ersten Bitleitung 1 invertiert ist.It should be noted that the first bit line 1 during a write operation has a potential corresponding to the binary value to be stored, while the second bit line has the opposite potential in the write operation. Similarly, the first bitline after a read operation has a potential corresponding to the stored binary value, while the second bitline has the potential opposite thereto if the information was stored without error. Therefore, the second bit line becomes 2 also referred to as "bitline bar", meaning that the binary value of the second bitline 2 normally to the first bit line 1 is inverted.

Direkt nach dem Schreib-Vorgang speichert die 4T-Speicherzelle 10 den Wert 1 (0) durch die entsprechenden Potenziale ihrer internen Schaltungsknoten 3, 4. Daher ist der zweite (erste) Treibertransistor 9 (8) durchgeschaltet wodurch der zweite (erste) Schaltungsknoten 4 (3) auf V_SS gezogen wird. Aufgrund des statischen Leckstroms des ersten (zweiten) Treibertransistors 8 (9) wird das Potenzial des ersten (zweiten) Schaltungsknotens 3 (4) langsam auf V_SS gezogen. Diese nachteilige Potenzialänderung kann dadurch periodisch korrigiert werden, dass beide Bitleitungen 1, 2 auf V_DD gelegt werden, wodurch aufgrund des statischen Leckstroms des ersten (zweiten) Ansteuertransistors 6 (7) der erste (zweite) Schaltungsknoten 3 (4) wieder auf V_DD gezogen wird, obwohl die Wortleitung 17 auf V_SS verbleibt. Dieses optionale Auffrischen ist umso erfolgreicher, je größer der statische Leckstrom der Ansteuertransistoren 6, 7 gegenüber dem statischen Leckstrom der Treibertransistoren 8, 9 ist.Immediately after the write operation stores the 4T memory cell 10 the value 1 (0) by the corresponding potentials of its internal circuit nodes 3 . 4 , Therefore, the second (first) driver transistor 9 ( 8th ), whereby the second (first) circuit node 4 ( 3 ) is pulled to V _SS . Due to the static leakage current of the first (second) driver transistor 8th ( 9 ) becomes the potential of the first (second) circuit node 3 ( 4 ) slowly pulled to V _SS . This detrimental potential change can be periodically corrected by using both bitlines 1 . 2 be placed on V _DD , which due to the static leakage current of the first (second) driving transistor 6 ( 7 ) the first (second) circuit node 3 ( 4 ) is pulled back to V _DD , although the wordline 17 remains on V _SS . This optional refresh is all the more successful, the greater the static leakage current of the drive transistors 6 . 7 against the static leakage current of the driver transistors 8th . 9 is.

Bei einem Lese-Vorgang der 4T-Speicherzelle 10 werden in einem ersten Schritt die beiden Bitleitungen 1, 2 auf V_DD vorgeladen. Anschließend wird die Wortleitung 17 auf V_DD gebracht, wodurch die erste Bitleitung 1 auf das Potenzial des ersten Schaltungsknotens 3 und die zweite Bitleitung 2 auf das Potenzial des zweiten Schaltungsknotens 4 gezogen wird. Wenn eine 1 (0) in der 4T-Speicherzelle 10 gespeichert ist, liegt nach dem Lese-Vorgang das Potenzial der ersten Bitleitung 1 in der Nähe von V_DD (V_SS), während das Potenzial der zweiten Bitleitung 2 in der Nähe von V_SS (V_DD) liegt.In a read operation of the 4T memory cell 10 become in a first step, the two bit lines 1 . 2 summoned to V _DD . Subsequently, the word line 17 placed on V _DD , causing the first bit line 1 to the potential of the first circuit node 3 and the second bit line 2 to the potential of the second circuit node 4 is pulled. If a 1 (0) in the 4T memory cell 10 is stored, lies after the reading process, the potential of the first bit line 1 near V _DD (V _SS ), while the potential of the second bit line 2 near V _SS (V _DD ).

In 2a sind die Potenzialverläufe der beiden Bitleitungen 1, 2 für einen Lese-Vorgang dargestellt, wobei die erfindungsgemäße 4T-Speicherzelle 10 fehlerfrei eine 1 speichert. Man erkennt, dass das Potenzial 11 der ersten Bitleitung 1 während des Lese-Vorgangs nahezu unverändert auf V_DD verbleibt, während das Potenzial 12 der zweiten Bitleitung in Richtung V_SS gezogen wird. Des Weiteren ist in der 2a ein Referenzpotenzial 13 dargestellt, welches im Folgenden noch diskutiert wird.In 2a are the potential curves of the two bit lines 1 . 2 for a read operation, wherein the 4T memory cell according to the invention 10 error-free saves a 1. You realize that the potential 11 the first bit line 1 during the reading process remains almost unchanged on V _DD while the potential 12 the second bit line is pulled in the direction V _SS . Furthermore, in the 2a a reference potential 13 which will be discussed below.

Im Vergleich dazu sind in 2b die Potenzialverlaüfe der beiden Bitleitungen 1, 2 für einen Lese-Vorgang dargestellt, bei welchem ein Wert, welcher fehlerbehaftet in der 4T-Speicherzelle 10 gespeichert ist, gelesen wird. Man erkennt, dass bei dem Lese-Vorgang sowohl das Potenzial 11 der ersten Bitleitung 1 als auch das Potenzial 12 der zweiten Bitleitung 2 in Richtung V_SS gezogen werden, da ein Fehler (beispielsweise ein „single-event-upset") dazu führt, dass beide Schaltungsknoten 3, 4 entladen werden. Der Potenzialverlauf des Referenzpotenzials 13 bleibt davon unberührt, ob die Speicherzelle 13 einen fehlerfreien oder einen fehlerbehafteten Wert speichert.In comparison, in 2 B the Potentialverlaüfe of the two bit lines 1 . 2 for a read operation in which a value which is faulty in the 4T memory cell 10 is stored, is read. It can be seen that in the reading process both the potential 11 the ers th bit line 1 as well as the potential 12 the second bit line 2 in the direction of V _SS , since a fault (for example, a "single-event-upset") causes both circuit nodes 3 . 4 be discharged. The potential course of the reference potential 13 remains unaffected, whether the memory cell 13 stores an error-free or erroneous value.

Obwohl das in 1 dargestellte Ausführungsbeispiel TFET-Transistoren vom n-Leitungstyp einsetzt, kann eine erfindungsgemäße 4T-Speicherzelle auch mit TFET-Transistoren vom P-Leitungstyp entworfen werden. Darüber hinaus kann eine erfindungsgemäße 4T-Speicherzelle auch ohne TFET-Transistoren aufgebaut werden, sofern die Ansteuertransistoren und Treibertransistoren der 4T-Speicherzelle ähnliche Funktionen und Eigenschaften wie die entsprechenden TFET-Transistoren aufweisen. Beispielsweise zeigen Transistoren mit einem Metall-Gate-Bereich solche Eigenschaften.Although that in 1 As illustrated embodiment uses TFET transistors of the n-type conductivity, a 4T memory cell according to the invention can also be designed with PFET type TFET transistors. In addition, a 4T memory cell according to the invention can also be constructed without TFET transistors, as long as the drive transistors and driver transistors of the 4T memory cell have similar functions and properties as the corresponding TFET transistors. For example, transistors with a metal gate region exhibit such properties.

In 3 ist eine erfindungsgemäße Ausführungsform einer Auswertevorrichtung 16 zum Auswerten bzw. Auslesen einer in der in 1 dargestellten erfindungsgemäßen 4T-Speicherzelle gespeicherten Information über die erste und zweite Bitleitung 1, 2 dargestellt. Die Auswertevorrichtung 16 umfasst einen ersten Differenzverstärker 31, einen zweiten Differenzverstärker 32 und ein XOR-Gatter 35. Ein das Referenzpotenzial 13 tragendes Referenzsignal 33 (das Referenzsignal 33 wird mit einer dem Stand der Technik bekannten Schaltung erzeugt) wird sowohl in den ersten Differenzverstärker 31 als auch in den zweiten Differenzverstärker 32 eingespeist, so dass am Ausgang des ersten Differenzverstärkers 31 ein dem Binärwert 1 entsprechendes Potenzial liegt, wenn das Potenzial 11 der ersten Bitleitung 1 größer als das Referenzpotenzial 13 ist und sonst der Binärwert 0. In ähnlicher Weise weist der Ausgang des zweiten Differenzverstärkers 32 ein dem Binärwert 1 entsprechendes Potenzial auf, wenn das Potenzial 12 der zweiten Bitleitung 2 größer als das Referenzpotenzial 13 ist und sonst den Binärwert 0. Sowohl der Ausgang des ersten Differenzverstärkers 31 als auch der Ausgang des zweiten Differenzverstärkers 32 werden dem XOR-Gatter 35 zugeführt. Daher weist der Ausgang des XOR-Gatters 35 den Binärwert 1 auf, wenn das Potenzial 11 der ersten Bitleitung 1 größer als das Referenzpotenzial 13 und das Potenzial 12 der zweiten Bitleitung 2 kleiner als das Referenzpotenzial 13 oder das Potenzial 11 der ersten Bitleitung 1 kleiner als das Referenzpotenzial 13 und das Potenzial 12 der zweiten Bitleitung 2 größer als das Referenzpotenzial 13 ist, und sonst den Binärwert 0. Somit besitzt das Ausgangssignal 37 des XOR-Gatters 35 bzw. das erste Ausgangssignal 37 der Auswertevorrichtung 16 den Binärwert 1, wenn eine Auswertung der beiden Bitleitungen 1, 2 im Rahmen eines Lese-Vorgangs der 4T-Speicherzelle 10 ergibt, dass die in der 4T-Speicherzelle 10 gespeicherte Information fehlerfrei ist.In 3 is an embodiment of an evaluation device according to the invention 16 to evaluate or read one in the in 1 illustrated 4T memory cell according to the invention stored information about the first and second bit line 1 . 2 shown. The evaluation device 16 includes a first differential amplifier 31 , a second differential amplifier 32 and an XOR gate 35 , One the reference potential 13 carrying reference signal 33 (the reference signal 33 is generated by a circuit known in the art) is applied to both the first differential amplifier 31 as well as in the second differential amplifier 32 fed, so that at the output of the first differential amplifier 31 a potential corresponding to the binary value 1 lies when the potential 11 the first bit line 1 greater than the reference potential 13 and otherwise the binary value is 0. Similarly, the output of the second differential amplifier 32 a potential corresponding to the binary value 1 if the potential 12 the second bit line 2 greater than the reference potential 13 and otherwise the binary value 0. Both the output of the first differential amplifier 31 as well as the output of the second differential amplifier 32 become the XOR gate 35 fed. Therefore, the output of the XOR gate points 35 the binary value is 1 if the potential 11 the first bit line 1 greater than the reference potential 13 and the potential 12 the second bit line 2 smaller than the reference potential 13 or the potential 11 the first bit line 1 smaller than the reference potential 13 and the potential 12 the second bit line 2 greater than the reference potential 13 is, and otherwise the binary value 0. Thus has the output signal 37 of the XOR gate 35 or the first output signal 37 the evaluation device 16 the binary value 1, if an evaluation of the two bit lines 1 . 2 as part of a read operation of the 4T memory cell 10 shows that in the 4T memory cell 10 stored information is error-free.

Ein zweites Ausgangssignal 38 der Auswertevorrichtung 16 ist mit dem Ausgang des ersten Differenzverstärkers 31 verbunden. Somit besitzt das zweite Ausgangssignal 38 den Binärwert 1, wenn das Potenzial 11 der ersten Bitleitung 1 größer als das Referenzpotenzial 13 ist und sonst den Binärwert 0. Es ist klar, dass die Information über den in der entsprechenden Speicherzelle 10 gespeicherten Wert, welche über das zweite Ausgangssignal 38 ablesbar ist, nur korrekt ist, wenn gleichzeitig das erste Ausgangssignal 37 den Binärwert 1 aufweist.A second output signal 38 the evaluation device 16 is connected to the output of the first differential amplifier 31 connected. Thus, the second output signal has 38 the binary value 1 if the potential 11 the first bit line 1 greater than the reference potential 13 and otherwise the binary value 0. It is clear that the information about the in the corresponding memory cell 10 stored value, which via the second output signal 38 is readable, only correct, if at the same time the first output signal 37 has the binary value 1.

In 4 ist das Layout 20 der wichtigsten Masken 21–23 zur Herstellung eines TFET-Transistors vom n-Leitungstyp dargestellt. Dabei wird eine erste Maske 21 für den aktiven Bereich, eine zweite Maske 22 für den Gate-Bereich und eine dritte Maske 23 für den Substrat-/Wannenkontakt eingesetzt. Indem die dritte Maske 23 den aktiven Bereich des TFET-Transistors überlappt, wird der p⁺ dotierte Source-Anschluss des TFET-Transistors hergestellt. Es sei nochmals erwähnt, dass die Herstellung des TFET-Transistors der Herstellung eines standardisierten MOSFET-Transistors äußerst ähnlich ist, wodurch eine Integration in einen standardisierten Entwurfsprozess sehr einfach ist.In 4 is the layout 20 the most important masks 21 - 23 to fabricate a n-type TFET transistor. This will be a first mask 21 for the active area, a second mask 22 for the gate area and a third mask 23 used for substrate / well contact. By the third mask 23 overlaps the active region of the TFET transistor, the p ⁺ doped source terminal of the TFET transistor is produced. It should be reiterated that the fabrication of the TFET transistor is extremely similar to the fabrication of a standard MOSFET transistor, which makes integration into a standardized design process very easy.

In 4 ist eine Überlappungslänge 25 dargestellt, um welche die linke Kante der dritten Maske 23 die Mittellinie der zweiten Maske 22 überlappt. Durch eine Variation dieser Überlappungslänge 25 kann unter anderem die Einsatzspannung und der statische Leckstrom des hergestellten TFET-Transistors eingestellt werden. Somit bietet sich eine einfache Möglichkeit, die Ansteuertransistoren 6, 7 und die Treibertransistoren 8, 9 einer erfindungsgemäßen 4T-Speicherzelle 10 auszubilden, wobei die Treibertransistoren 8, 9 einen geringeren statischen Leckstrom aufweisen als die Ansteuertransistoren 6, 7.In 4 is an overlap length 25 represented by which the left edge of the third mask 23 the middle line of the second mask 22 overlaps. By a variation of this overlap length 25 Among other things, the threshold voltage and the static leakage current of the manufactured TFET transistor can be adjusted. Thus, there is a simple possibility, the drive transistors 6 . 7 and the driver transistors 8th . 9 a 4T memory cell according to the invention 10 form, wherein the driver transistors 8th . 9 have a lower static leakage current than the drive transistors 6 . 7 ,

5 stellt die Speicherzeit einer erfindungsgemäßen 4T-Speicherzelle 10 gegenüber dem Unterschied der Einsatzspannung der Treibertransistoren 8, 9 und Ansteuertransistoren 6, 7 dar. Dabei ist die Speicherzeit eine Zeitspanne, welche zwischen einem Zeitpunkt, bei welchem der Lesestrom der 4T-Speicherzelle 10 einen Maximalwert aufweist, und einem Zeitpunkt, bei welchem der Lesestrom den halben Maximalwert aufweist, verstreicht. 5 represents the storage time of a 4T memory cell according to the invention 10 against the difference in the threshold voltage of the driver transistors 8th . 9 and drive transistors 6 . 7 In this case, the storage time is a time period which is between a time at which the read current of the 4T memory cell 10 has a maximum value, and a time point at which the reading current has half the maximum value elapses.

In der 5 ist der Lesestrom auf der Y-Achse aufgetragen, wohingegen auf der X-Achse die Differenz der Einsatzspannung der Treibertransistoren 8, 9 und der Ansteuertransistoren 6, 7 dargestellt ist. Man erkennt, dass die Speicherzeit bei einer Differenz zwischen der Einsatzspannung der Treibertransistoren 8, 9 und der Ansteuertransistoren 6, 7 von ungefähr 0,1V nahezu um den Faktor 4 größer ist, als wenn die Einsatzspannung der Treibertransistoren 8, 9 gleich der Einsatzspannung der Ansteuertransistoren 6, 7 ist, d.h. wenn die Differenz gleich 0V ist. Eine längere Speicherzeit bedeutet, dass eine Auffrischung der Speicherzelle 10 entsprechend seltener stattfinden muss. Darüber hinaus kann die Anforderung nach einer zusätzlichen Kapazität, als Ergänzung der parasitären Kapazität 5, um die zu speichernde Information länger zu halten, durch die längere Speicherzeit umgangen werden.In the 5 the reading current is plotted on the Y-axis, whereas on the X-axis the difference of the threshold voltage of the driver transistors 8th . 9 and the drive transistors 6 . 7 is shown. It can be seen that the storage time at a difference between the threshold voltage of the driver crane sistoren 8th . 9 and the drive transistors 6 . 7 of about 0.1V is almost a factor of 4 greater than when the threshold voltage of the driver transistors 8th . 9 equal to the threshold voltage of the drive transistors 6 . 7 is, ie if the difference is equal to 0V. A longer storage time means a refresh of the storage cell 10 must take place less frequently. In addition, the requirement for additional capacity, as a supplement to the parasitic capacity 5 In order to keep the information to be stored longer, be avoided by the longer storage time.

Es bleibt anzumerken, dass die Erhöhung der Einsatzspannung der Treibertransistoren 8, 9 gegenüber der Einsatzspannung der Ansteuertransistoren 6, 7 nur dadurch erreicht wird, dass die Überlappungslänge 25 entsprechend eingestellt wird. Daher weisen die Treibertransistoren 8, 9 und die Ansteuertransistoren 6, 7 dieselbe Kanalimplantierung auf, wodurch eine Variation der Eigenschaften verschiedener mit demselben Herstellungsprozess erstellten erfindungsgemäßer 4T-Speicherzellen 10 geringer ist, als dies der Fall wäre, wenn die Speicherzelle mit MOSFET-Transistoren aufgebaut würde. Daher kann bei einer Speicheranordnung, welche die erfindungsgemäßen 4T-Speicherzellen 10 einsetzt, ein Auffrischzyklus aufgrund der geringeren Variation der Eigenschaften der erfindungsgemäßen 4T-Speicherzellen 10 seltener auftreten, als dies bei einer Speicheranordnung mit MOSFET-Transistoren aufgebauten 4T-Speicherzelle der Fall wäre.It should be noted that increasing the threshold voltage of the driver transistors 8th . 9 against the threshold voltage of the drive transistors 6 . 7 only achieved by the overlap length 25 is adjusted accordingly. Therefore, the driver transistors 8th . 9 and the drive transistors 6 . 7 the same channel implantation, whereby a variation of the properties of different 4T memory cells according to the invention produced with the same manufacturing process 10 is lower than would be the case if the memory cell were constructed with MOSFET transistors. Therefore, in a memory device including the 4T memory cells of the present invention 10 a refresh cycle due to the smaller variation in the characteristics of the 4T memory cells according to the invention 10 Occur less often than would be the case with a memory arrangement constructed with MOSFET transistors 4T memory cell.

6 stellt eine erfindungsgemäße Speicheranordnung 15 dar, welche erfindungsgemäße 4T-Speicherzellen 10 und zur Auswertung der in den 4T-Speicherzellen 10 gespeicherten Informationen eine erfindungsgemäße Auswertevorrichtung 16 umfasst. Dabei sind die 4T-Speicherzellen 10 in Spalten angeordnet, wobei jeder Spalte jeweils eine erste Bitleitung 1 und eine zweite Bitleitung 2 zugeordnet ist. Jede 4T-Speicherzelle 10, welche zu einer Menge derjenigen 4T-Speicherzellen gehört, die in derselben Spalte angeordnet sind, ist mit denselben beiden Bitleitungen 1, 2 verbunden. Des Weiteren sind die 4T-Speicherzellen 10 in Reihen angeordnet, wobei jede 4T-Speicherzelle einer Reihe jeweils von derselben Wortleitung 17 angesteuert wird. Um die Information aus einer bestimmten 4T-Speicherzelle 10 zu lesen oder in eine bestimmte 4T-Speicherzelle 10 zu schreiben, muss die entsprechende Wortleitung 17 und die beiden entsprechenden Bitleitungen 1, 2 angesteuert werden. Das Lesen der Information aus einer bestimmten 4T-Speicherzelle 10 geschieht mittels der erfindungsgemäßen Auswertevorrichtung 16, welcher das Potenzial der ersten und der zweiten Bitleitung 1, 2, welche mit der bestimmten Speicherzelle 10 verbunden sind, zur Auswertung der in der bestimmten 4 T-Speicherzelle gespeicherten Information zugeführt werden. Am ersten Ausgang 37 der erfindungsgemäßen Speicheranordnung 15 kann die Information abgegriffen werden, ob die in der bestimmten 4 T-Speicherzelle 10 gespeicherte Information fehlerfrei ist oder nicht. Falls die Information fehlerfrei ist, liegt am zweiten Ausgang 38 der Speicheranordnung 15 die in der bestimmten 4T-Speicherzelle 10 gespeicherte Information als Binärwert an. 6 represents a memory arrangement according to the invention 15 which are 4T memory cells according to the invention 10 and for evaluation in the 4T memory cells 10 Information stored an evaluation device according to the invention 16 includes. Here are the 4T memory cells 10 arranged in columns, each column each having a first bit line 1 and a second bit line 2 assigned. Every 4T memory cell 10 which belongs to a set of those 4T memory cells arranged in the same column is connected to the same two bit lines 1 . 2 connected. Furthermore, the 4T memory cells 10 arranged in rows, each 4T memory cell of a row being respectively from the same wordline 17 is controlled. To get the information from a specific 4T memory cell 10 to read or into a specific 4T memory cell 10 To write, the appropriate wordline needs to be written 17 and the two corresponding bitlines 1 . 2 be controlled. Reading the information from a specific 4T memory cell 10 happens by means of the evaluation device according to the invention 16 which determines the potential of the first and the second bit line 1 . 2 which with the particular memory cell 10 are connected to the evaluation of the information stored in the particular 4 T memory cell supplied. At the first exit 37 the memory arrangement according to the invention 15 The information can be tapped, whether in the particular 4 T memory cell 10 stored information is error-free or not. If the information is error free, it is at the second output 38 the memory arrangement 15 those in the designated 4T memory cell 10 stored information as a binary value.

Claims

Memory cell, characterized in that the memory cell ( 10 ) at least one TFET transistor ( 8th . 9 ; 6 - 9 ).

Memory cell according to claim 1, characterized in that the memory cell is a 4T memory cell ( 10 ), and that the memory cell has two driver transistors ( 8th . 9 ) and two drive transistors ( 6 . 7 ).

Memory cell according to Claim 2, characterized in that each of the two driver transistors ( 8th . 9 ) is a TFET transistor.

Memory cell according to claim 2 or 3, characterized in that each of the two driver transistors ( 8th . 9 ) has a lower static leakage current than each of the two drive transistors ( 6 . 7 ) of the memory cell ( 10 ).

Memory cell according to one of claims 2-4, characterized in that each of the two drive transistors ( 6 . 7 ) is a TFET transistor.

Memory cell according to one of claims 2-5, characterized in that each of the two driver transistors ( 8th . 9 ) has a higher threshold voltage than each of the two drive transistors ( 6 . 7 ).

Method for evaluating information stored in a memory cell, characterized in that, depending on the information stored in the memory cell ( 10 ) stored a first signal ( 1 ) and a second signal ( 2 ), that the first signal ( 1 ) with a reference signal ( 33 ) is compared, that the second signal ( 2 ) with the reference signal ( 33 ) and that, depending on these comparisons, a decision is made as to whether those in the memory cell ( 10 ) stored information is error-free and / or what value the information has.

A method according to claim 7, characterized in that in the memory cell ( 10 stored information is detected as being error-free if either the potential of the first signal ( 1 ) upper half the potential of the reference signal ( 33 ) and the potential of the second signal ( 2 ) below the potential of the reference signal ( 33 ) or the potential of the second signal ( 2 ) above the potential of the reference signal ( 33 ) and the potential of the first signal ( 1 ) below the potential of the reference signal ( 33 ) is detected.

A method according to claim 7 or 8, characterized in that in the memory cell ( 10 ) is detected as a first of two predetermined values when: (a) the potential of the first signal ( 1 ) above the potential of the reference signal ( 33 ) and in the memory cell ( 10 stored information is detected as error-free, or (b) the potential of the second signal ( 2 ) below the potential of the reference signal ( 33 ) and in the memory cell ( 10 stored information is detected as error-free, or (c) the potential of the first signal ( 1 ) above the potential of the second signal ( 2 ) and in the memory cell ( 10 stored information is detected as error-free, or (d) the potential of the first signal ( 1 ) above the potential of the reference signal ( 33 ) and the potential of the second signal ( 2 ) below the potential of the reference signal ( 33 ) is detected.

Method according to one of claims 7-9, characterized in that the information stored in the memory cell is detected as a second of two predetermined values, if: (a) the potential of the second signal ( 2 ) above the potential of the reference signal ( 33 ) and in the memory cell ( 10 stored information is detected as error-free, or (b) the potential of the first signal ( 1 ) below the potential of the reference signal ( 33 ) and in the memory cell ( 10 stored information is detected as error-free, or (c) the potential of the first signal ( 1 ) below the potential of the second signal ( 2 ) and in the memory cell ( 10 stored information is detected as error-free, or (d) the potential of the second signal ( 2 ) above the potential of the reference signal ( 33 ) and the potential of the first signal ( 1 ) below the potential of the reference signal ( 33 ) is detected.

Method according to one of claims 7-10, characterized in that the first signal ( 1 ) and the second signal ( 2 ) are generated simultaneously.

Method according to one of claims 7-11, characterized in that the memory cell is a memory cell ( 10 ) according to any one of claims 1-6.

Device for evaluating a in a memory cell ( 10 ), characterized in that the device ( 16 ) a first comparator ( 31 ) and a second comparator ( 32 ) that the first comparator ( 31 ) a first signal ( 1 ) of the memory cell ( 10 ) and a reference signal ( 33 ) can be supplied on the input side, that the second comparator ( 32 ) a second signal ( 2 ) of the memory cell ( 10 ) and the reference signal ( 33 ) can be fed on the input side, that the device ( 16 ) is designed such that it depends on output values of the first comparator ( 31 ) and the second comparator ( 32 ) outputs an information on the output side, whether in the memory cell ( 10 ) stored information is error-free and / or what value the information has.

Device according to claim 13, characterized in that the first comparator ( 31 ) is designed in such a way that on the output side it outputs a first value when the potential of the first signal ( 1 ) above the potential of the reference signal ( 33 ) and otherwise outputs a second value that the second comparator ( 32 ) is designed such that it outputs the first value on the output side when the potential of the second signal ( 2 ) above the potential of the reference signal ( 33 ) and otherwise outputs the second value.

Device according to claim 14, characterized in that the device ( 16 ) is designed in such a way that on the output side it outputs the information that the information stored in the memory cell ( 10 ) is error-free if either at the first comparator ( 31 ) on the output side the first value and on the second comparator ( 32 ) the second value is present at the output side or at the second comparator ( 32 ) on the output side the first value and on the first comparator ( 31 ) on the output side, the second value is present.

Device according to claim 14 or 15, characterized in that the device ( 16 ) is designed in such a way that on the output side it outputs the information that the information stored in the memory cell ( 10 ) is a first of two predetermined further values, (a) if at the first comparator ( 31 ) the first value is present on the output side and within the device ( 16 ) the information is present that in the memory cell ( 10 ) stored information is error-free, or (b) if at the second comparator ( 32 ) on the output side, the second value and within the device ( 16 ) the information is present that in the memory cell ( 10 ) stored information is error free, or (c) if at the first comparator ( 31 ) on the output side the first value and on the second comparator ( 32 ) on the output side, the second value is present.

Device according to one of claims 14-16, characterized in that the device ( 16 ) is designed in such a way that on the output side it outputs the information that the information stored in the memory cell ( 10 stored information is a second of two predetermined further values, (a) if at the second comparator ( 32 ) the first value is present on the output side and within the device ( 16 ) the information is present that in the memory cell ( 10 ) stored information is error-free, or (b) if at the first comparator ( 31 ) on the output side, the second value and within the device ( 16 ) the information is present that in the memory cell ( 10 ) stored information is error-free, or (c) if at the second comparator ( 32 ) on the output side the first value and on the first comparator ( 31 ) on the output side, the second value is present.

Device according to one of claims 13-17, characterized in that the first comparator is a first differential amplifier ( 31 ) and the second comparator a second differential amplifier ( 32 ).

Device according to one of claims 13-18, characterized in that the device ( 16 ) is designed for carrying out the method according to one of claims 7-12.

Memory arrangement, characterized in that the memory arrangement ( 15 ) Memory cells ( 10 ) according to any one of claims 1-6 and an apparatus ( 16 ) according to any one of claims 13-19.

Memory arrangement according to Claim 20, characterized in that the memory arrangement ( 15 ) a first bit line ( 1 ) and a second bit line ( 2 ), that each memory cell is a 4T memory cell, that each 4T memory cell ( 10 ) from a set of the 4T memory cells with both the first bit line ( 1 ) as well as with the second bit line ( 2 ), and that the first bit line ( 1 ) of the device ( 16 ) the first signal and the second bit line ( 2 ) of the device ( 16 ) supplies the second signal.