DE102005046364A1

DE102005046364A1 - Integrated semiconductor memory e.g. double data rate synchronous dynamic random access memory, for mobile telephone, has selection circuit controlled by address storage unit, which stores data for selecting memory cells

Info

Publication number: DE102005046364A1
Application number: DE200510046364
Authority: DE
Inventors: Michael Richter
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-09-28
Filing date: 2005-09-28
Publication date: 2007-04-05

Abstract

The memory has an address storage unit, which is connected with the address connections. The read and write access on the memory cells is controlled synchronously to a clock signal. A selection circuit (300) is controlled by an address storage unit (100). The address data in the storage unit includes address data for selecting one of the memory cells for the read or write access in the memory. Independent claims are also included for the following: (1) a switching arrangement with an integrated semiconductor memory (2) a method for addressing an integrated semiconductor memory.

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer reduzierten Anzahl von Adressanschlüssen. Die Anzahl der Adressanschlüsse des integrierten Halbleiterspeichers ist dabei geringer als die Anzahl von Adressdaten, die notwendig sind, um bei einem Lese- oder Schreibzugriff auf eine Speicherzelle des integrierten Halbleiterspeichers zugreifen zu können.The The invention relates to an integrated semiconductor memory with a reduced number of address connections. The number of address connections of the integrated semiconductor memory is less than the number of address data that is necessary to read or write to access a memory cell of the integrated semiconductor memory to be able to.

1 zeigt eine Schaltungsanordnung einer Rechnerarchitektur mit einem Halbleiterspeicher HS. Der Halbleiterspeicher kann beispielsweise ein DRAM (dynamic random access memory)-Speicher sein. Die in 1 gezeigte Schaltungsanordnung umfasst neben dem Halbleiterspeicher HS einen Prozessor P sowie eine Steuerschaltungseinheit MC, die beispielsweise als ein Speichercontroller ausgebildet sein kann. Der Halbleiterspeicher, der Prozessor und der Speichercontroller sind jeweils über Busse B1, B2 und B3 mit einem Hauptbus B0 verbunden sind. 1 shows a circuit arrangement of a computer architecture with a semiconductor memory HS. The semiconductor memory may be, for example, a DRAM (dynamic random access memory) memory. In the 1 shown circuitry includes in addition to the semiconductor memory HS a processor P and a control circuit unit MC, which may be formed for example as a memory controller. The semiconductor memory, the processor and the memory controller are connected to a main bus B0 via buses B1, B2 and B3, respectively.

Für eine Lese- oder Schreibzugriff auf eine Speicherzelle des Halbleiterspeichers HS steuert der Prozessor P über das Bussystem die Steuerschaltungseinheit MC mit einem Zugriffskommando an. Die Steuerschaltungseinheit MC übernimmt über eine Busverbindung B4 die Kommunikation mit dem Halbleiterspeicher HS. Dazu steuert sie den Halbleiterspeicher HS mit Kommandosignalen CD zur Aktivierung eines Lese- oder Schreibzugriffs an. Zur Auswahl mindestens einer Speicherzelle eines Speicherzellenfeldes des Halbleiterspeichers steuert die Steuer schaltungseinheit den Halbleiterspeicher über eine Busverbindung B5 mit Adressdaten AD einer Adresse A an.For a reading or write access to a memory cell of the semiconductor memory HS controls the processor P over the bus system, the control circuit unit MC with an access command at. The control circuit unit MC takes over a bus connection B4 the Communication with the semiconductor memory HS. For this she controls the Semiconductor memory HS with command signals CD for activating a Read or write access. For selecting at least one memory cell a memory cell array of the semiconductor memory controls the control circuit unit the semiconductor memory over a bus connection B5 with address data AD to an address A.

Im Halbleiterspeicher wird daraufhin die über die Adressdaten AD der Adresse ausgewählte Speicherzelle für den Lese- oder Schreibzugriff aktiviert. Über die Busverbindung B3 wird der Halbleiterspeicher im Falle eines Schreibzugriffs von dem Prozessor P mit Daten angesteuert. Im Falle eines Lesezugriffs stellt der Halbleiterspeicher über die Busverbindung B3 aus den Speicherzellen ausgelesene Daten bereit. Die Lese- und Schreibzugriffe erfolgen im Allgemeinen synchron zu einem Taktsignal CK beziehungsweise einem dazu komplementären Taktsignal/CK.in the Semiconductor memory is then the over the address data AD of Address selected Memory cell for activated read or write access. Over the bus connection B3 becomes the semiconductor memory in the case of a write access from the processor P controlled with data. In case of a read access, the Semiconductor memory via the bus connection B3 data read from the memory cells ready. The read and write accesses generally occur synchronously with a clock signal CK or a complementary one Clock signal / CK.

2 zeigt die Ansteuerung des integrierten Halbleiterspeichers HS von der Steuerschaltungseinheit MC bei einem Lesezugriff. Eine kurze Zeit vor einer steigenden Flanke des Taktsignals CK steuert die Steuerschaltungseinheit MC den Halbleiterspeicher mit einem Lesekommando READ an. Ebenfalls eine kurze Zeit vor dem Auftreten der steigenden Taktflanke des Taktsignals CK wird der Halbleiterspeicher HS über die Busverbindung B5 von der Steuerschaltungseinheit MC mit Adressdaten einer Adresse A angesteuert. Der Halbleiterspeicher HS wertet zur steigenden Flanke des Taktsignals CK das an seinen Kommandoanschlüssen anliegende Lesekommando READ sowie das an seinen Adressanschlüssen anliegende Adresssignal A aus. Daraufhin werden Datenpakete DA0 und DA1 aus Speicherzellen des Halbleiterspeichers, die der Adresse A zugeordnet sind, ausgelesen. Die Datenpakete DA0 und DA1, die jeweils aus mehreren Einzeldaten bestehen, werden dann an Datenanschlüssen, die an die Busverbindung B3 angeschlossen sind, innerhalb einer Taktperiode des Taktsignals CK bereit gestellt. 2 shows the control of the integrated semiconductor memory HS of the control circuit unit MC in a read access. A short time before a rising edge of the clock signal CK, the control circuit unit MC controls the semiconductor memory with a read command READ. Also, a short time before the occurrence of the rising clock edge of the clock signal CK, the semiconductor memory HS is driven via the bus connection B5 of the control circuit unit MC with address data of an address A. The semiconductor memory HS evaluates the rising edge of the clock signal CK the voltage applied to its command terminals read command READ and the voltage applied to its address terminals address signal A. Subsequently, data packets DA0 and DA1 are read from memory cells of the semiconductor memory which are assigned to the address A. The data packets DA0 and DA1, each consisting of a plurality of individual data, are then provided to data terminals which are connected to the bus connection B3 within a clock period of the clock signal CK.

Bei heutigen Halbleiterspeichern, beispielsweise DDR-SDRAMs (double data rate synchronous dynamic random access memories), werden pro Taktzyklus des Taktsignale CK beziehungsweise des dazu komplementären Taktsignals/CK jeweils zwei Datenbits der Datenpakete DA0 und DA1 auf einer einzigen Datenleitung übertragen. Wenn der Halbleiterspeicher beispielsweise acht Datenausgänge aufweist und in einer Organisationsform x16 betrieben wird, so stellt er bei einem Lesezugriff nach Ansteuerung mit dem Lesekommando READ und der Adresse A insgesamt sechzehn Daten aus sechzehn Speicherzellen bereit. Dabei wird an Datenanschlüssen DQ0, ..., DQ7 des Halbleiterspeichers während einem ersten Teil der Taktperiode des Taktsignals CK das Datenpaket DA0 bereit gestellt, das die ersten acht Daten der sechzehn Daten umfasst. Ein zweites Datenpaket DA1, das die restlichen acht Daten der sechzehn Daten umfasst, wird zu einer fallenden Flanke des Taktsignals CK während einem zweiten Teil der Taktperiode des Taktsignals CK bereit gestellt.at Today's semiconductor memories, such as DDR SDRAMs (double data rate synchronous dynamic random access memories), are per clock cycle of the clock signal CK or the complementary clock signal / CK two data bits of the data packets DA0 and DA1 on a single Transfer data line. For example, if the semiconductor memory has eight data outputs and is operated in an organizational form x16, so he poses with a read access after activation with the read command READ and the address A a total of sixteen data from sixteen memory cells ready. It is at data terminals DQ0, ..., DQ7 of the semiconductor memory while a first part of the clock period of the clock signal CK the data packet DA0 provided that the first eight dates of the sixteen dates includes. A second data packet DA1 containing the remaining eight data which comprises sixteen data becomes a falling edge of the clock signal CK while a second part of the clock period of the clock signal CK provided.

Entsprechend werden bei einem Lesezugriff innerhalb einer zweiten beziehungsweise dritten Taktperiode des Taktsignals nach Ansteuerung des Halbleiterspeichers mit dem Lesekommando READ und der Adresse B beziehungsweise der Adresse C innerhalb einer Taktperiode des Taktsignals zu einer steigenden Flanke des Taktsignals CK ein erstes Datenpaket DB0 beziehungsweise DC0 und zu einer fallenden Flanke des Taktsignals ein zweites Datenpaket DB1 beziehungsweise DC1 bereit gestellt. Die Datenpakete umfassen dabei jeweils die gleiche Anzahl an Daten. Diese werden an den gleichen Datenanschlüssen innerhalb einer Taktperiode sequenziell ausgegeben.Corresponding be in a read access within a second or third clock period of the clock signal after driving the semiconductor memory with the reading command READ and the address B or the Address C within a clock period of the clock signal to a rising Flank of the clock signal CK a first data packet DB0 or DC0 and to a falling edge of the clock signal, a second data packet DB1 or DC1 provided. The data packets include each with the same amount of data. These will be at the same data ports output sequentially within one clock period.

Wie 2 weiter zeigt, wird jedoch bei derzeitigen Halbleiterspeichern, insbesondere bei DDR-SDRAMs, pro Taktperiode für die Adressen weiterhin nur ein Adressdatum auf einer für dieses Adressdatum vorgesehenen Adressleitung zu einem Adressanschluss des Halbleiterspeichers, der mit dieser Adressleitung verbunden ist, übertragen. Wenn die Adresse A beispielsweise aus vierzehn Adressdaten AD0, ..., AD13 besteht, so weist der Halbleiterspeicher vierzehn Adressanschlüsse auf, an die zu der steigenden Flanke des Taktsignals CK die Adressdaten AD0, ..., AD13 parallel übertragen werden.As 2 However, in current semiconductor memories, in particular in DDR SDRAMs, for each clock period for the addresses, only one address data on an address line provided for this address data to an address terminal of the semiconductor memory, with the This address line is connected, transmitted. For example, if the address A consists of fourteen address data AD0,..., AD13, the semiconductor memory has fourteen address terminals to which the address data AD0,..., AD13 are transferred in parallel at the rising edge of the clock signal CK.

Je nach Speicherdichte wird daher eine große Anzahl von Adressanschlüssen und Adressleitungen benötigt. Die hohe Anzahl an Adressanschlüssen und Adressleitungen verursachen hohe Kosten durch die zusätzliche Chipfläche, gegebenenfalls ein größeres und teureres Gehäuse und mehr Platz für die Verdrahtung der Adressleitungen auf einer Leiterplatte. Neben DRAM-Speichern, die im Allgemeinen beispielsweise vierzehn Adressanschlüsse beziehungsweise Adressleitungen aufweisen, tritt dieses Problem auch bei NOR-Flash und SRAM-Speichern auf, die über weit mehr Adressanschlüsse, beispielsweise über 24 Adresspins, verfügen. Besonders gravierend ist das beschriebene Problem in mobilen elektronischen Geräten, wie Mobiltelefonen, bei denen besonders hohe Anforderungen an die Packungsdichte der einzelnen Bauteile gestellt werden.ever memory density is therefore a large number of address terminals and Address lines needed. The high number of address connections and address lines cause high costs due to the extra Chip area, if necessary, a larger and more expensive housing and more space for the Wiring the address lines on a printed circuit board. In addition to DRAM memory, which in the Generally, for example, fourteen address connections or address lines This problem also occurs with NOR flash and SRAM memories, the above far more address connections, for example about 24 address pins. Particularly serious is the problem described in mobile electronic Devices, like mobile phones, where particularly high demands on the Packing density of the individual components are made.

Das Problem wird derzeit dadurch gelöst, dass die Gehäuseabmessungen, Leiterbahnbreiten oder auch der Abstand zwischen den Adressanschlüssen in den Gehäusen immer weiter verkleinert werden. Dadurch soll der Platzbedarf, der durch die große Anzahl von Adressanschlüssen und Adressleitungen benötigt wird, kompensiert werden. Diesem bisherigen Lösungsansatz sind jedoch Grenzen gegeben bezüglich der Verarbeitbarkeit bei hohen Stückzahlen und der Notwendigkeit die Kosten gering zu halten.The Problem is currently solved by that the housing dimensions, Trace widths or even the distance between the address pins in the housings to be downsized. This is intended to save space, the through the big one Number of address connections and address lines needed will be compensated. However, this previous approach is limited given as regards the processability in high volumes and the need to keep the costs low.

Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem die Anzahl der Adressanschlüsse zum Anlegen von Adressdaten für einen Speicherzugriff reduziert ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung anzugeben, bei der ein integrierter Halbleiterspeicher mit einer reduzierten Anzahl an Adressanschlüssen mit einer Adresse für einen Speicherzugriff angesteuert wird. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Adressierung eines integrierten Halbleiterspeichers anzugeben, bei dem der integrierte Halbleiterspeicher über weniger Adressanschlüsse verfügt, als Adressdaten für einen Speicherzugriff notwendig sind.The The object of the present invention is an integrated semiconductor memory specify where the number of address ports for creating address data for one Memory access is reduced. Another task of the present Invention is to provide a circuit arrangement in which a integrated semiconductor memory with a reduced number of address terminals with an address for a memory access is controlled. Another task of The present invention is a method for addressing a to provide integrated semiconductor memory, in which the integrated Semiconductor memory via less address connections features, as address data for a memory access is necessary.

Die Aufgabe mit Bezug auf den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit reduzierter Anzahl von Adressanschlüssen, bei dem an jeden der Adressanschlüsse jeweils ein Adressdatum einer Adresse anlegbar ist, sowie mit Speicherzellen, wobei mindestens eine der Speicherzellen über die Adresse für einen Lese- oder Schreibzugriff auswählbar ist. Der integrierte Halbleiterspeicher verfügt des Weiteren über eine Auswahlschaltung zur Auswahl der mindestens einen der Speicherzellen für den Lese- oder Schreibzugriff und über eine Adressspeichereinheit zur Speicherung der Adressdaten der Adresse, wobei die Adressspeichereinheit mit den Adressanschlüssen verbunden ist. Lese- und Schreibzugriffe auf die Speicherzellen werden synchron zu einem Taktsignal gesteuert. Erfindungsgemäß ist die Adressspeichereinheit derart ausgebildet, dass während eines ersten Teils einer Taktperiode des Taktsignals an den Adress anschlüssen jeweilig anliegende erste der Adressdaten und während eines zweiten Teils der Taktperiode des Taktsignals an den Adressanschlüssen jeweilig anliegende zweite der Adressdaten in der Speichereinheit gespeichert werden. Die Auswahlschaltung wird von der Adressspeichereinheit mit den ersten und zweiten der Adressdaten angesteuert. In Abhängigkeit von der Adresse, die die ersten und zweiten der Adressdaten umfasst, wird von der Auswahlschaltung die mindestens eine der Speicherzellen für den Lese- oder Schreibzugriff ausgewählt.The Task with respect to the integrated semiconductor memory is solved by an integrated semiconductor memory with a reduced number of address terminals, at to each of the address ports each address of an address can be applied, and with memory cells, wherein at least one of the memory cells via the address for a Read or write access selectable is. The integrated semiconductor memory also has a Selection circuit for selecting the at least one of the memory cells for the Read or write access and over an address storage unit for storing the address data of the address, wherein the address storage unit is connected to the address terminals is. Read and write accesses to the memory cells become synchronous controlled to a clock signal. According to the invention, the address storage unit designed so that during a first part of a clock period of the clock signal at the address terminals respectively attached first of the address data and during a second part of Clock period of the clock signal to the address terminals respectively adjacent second the address data is stored in the memory unit. The selection circuit is supplied from the address storage unit with the first and second of the Address data activated. Dependent on from the address that includes the first and second of the address data, From the selection circuit is the at least one of the memory cells for the Read or write access selected.

Bei einer Weiterbildung des integrierten Halbleiterspeichers umfasst die Adressspeichereinheit eine erste Speicherschaltung zur Speicherung der ersten der Adressdaten und eine zweite Speicherschaltung zur Speicherung der zweiten der Adressdaten. Die erste und zweite Speicherschaltung ist jeweils mit den Adressanschlüssen verbunden.at a development of the integrated semiconductor memory comprises the address storage unit has a first storage circuit for storing the first of the address data and a second memory circuit for storage the second of the address data. The first and second memory circuits is in each case with the address connections connected.

Nach einem weiteren Merkmal des integrierten Halbleiterspeichers wird die erste und zweite Speicherschaltung von dem Taktsignal angesteuert. Die erste Speicherschaltung ist derart ausgebildet, dass die während einer ersten Flanke des Taktsignals an den Adressanschlüssen jeweilig anliegenden ersten der Adressdaten in der ersten Speicherschaltung gespeichert werden. Die zweite Speicherschaltung ist derart ausgebildet, dass die während einer zweiten Flanke des Taktsignals an den Adressanschlüssen jeweilig anliegenden zweiten der Adressdaten in der zweiten Speicherschaltung gespeichert werden.To Another feature of the integrated semiconductor memory is the first and second memory circuits are driven by the clock signal. The first memory circuit is formed such that during a first edge of the clock signal at the address terminals respectively adjacent first of the address data in the first memory circuit get saved. The second memory circuit is designed such that during the a second edge of the clock signal at the address terminals, respectively adjacent second of the address data in the second memory circuit get saved.

Bei einer Ausgestaltung des integrierten Halbleiterspeichers ist die erste Speicherschaltung als eine Kippschaltung ausgebildet, der an einem Steuertaktanschluss das Taktsignal zuge führt wird. Die Kippschaltung ist derart ausgebildet, dass die während einer steigenden Flanke des Taktsignals an den Adressanschlüssen jeweilig anliegenden ersten der Adressdaten in der ersten Kippschaltung gespeichert werden. Die zweite Speicherschaltung ist als eine zweite Kippschaltung ausgebildet, der an einem Steuertaktanschluss das Taktsignal negiert zugeführt wird. Die zweite Kippschaltung ist derart ausgebildet, dass die während einer fallenden Flanke des Taktsignals an den Adressanschlüssen jeweilig anliegenden zweiten der Adressdaten in der zweiten Kippschaltung gespeichert werden.In one embodiment of the integrated semiconductor memory, the first memory circuit is formed as a flip-flop, which is supplied to the clock signal at a control clock terminal. The flip-flop circuit is designed in such a way that the first of the address data respectively applied to the address terminals during a rising edge of the clock signal is stored in the first flip-flop circuit. The second memory circuit is as a second flip-flop is formed, which is supplied to a control clock terminal, the clock signal negated. The second flip-flop circuit is designed such that the second of the address data respectively applied to the address terminals during a falling edge of the clock signal is stored in the second flip-flop circuit.

Eine andere Ausführungsform des integrierten Halbleiterspeichers sieht vor, dass die Adressspeichereinheit eine dritte Speicherschaltung umfasst. Die ersten der Adressdaten werden der dritten Speicherschaltung von der ersten Speicherschaltung zugeführt. Die dritte Speicherschaltung ist derart ausgebildet, dass die ersten der Adressdaten während dem zweiten Teil der Taktperiode des Taktsignals in der dritten Speicherschaltung gespeichert werden.A other embodiment of the integrated semiconductor memory provides that the address memory unit a third memory circuit. The first of the address data are supplied to the third memory circuit from the first memory circuit. The third memory circuit is formed such that the first the address data during the second part of the clock period of the clock signal in the third memory circuit get saved.

Bei einer bevorzugten Ausführungsform wird die dritte Speicherschaltung von dem Taktsignal angesteuert. Die dritte Speicherschaltung ist derart ausgebildet, dass die ersten der Adressdaten während der zweiten Flanke des Taktsignals in der dritten Speicherschaltung gespeichert werden.at a preferred embodiment the third memory circuit is driven by the clock signal. The third memory circuit is designed such that the first the address data during the second edge of the clock signal in the third memory circuit get saved.

Bei einer Ausführungsform des integrierten Halbleiterspeichers ist vorgesehen, dass die dritte Speicherschaltung als eine dritte Kippschaltung ausgebildet ist, der an einem Steuertaktanschluss das Taktsignal negiert zugeführt wird. Die dritte Kippschaltung ist derart ausgebildet, dass die ersten der Adressdaten während der fallenden Flanke des Taktsignals in der dritten Kippschaltung gespeichert werden.at an embodiment of the integrated semiconductor memory, it is provided that the third memory circuit is formed as a third flip-flop connected to a control clock terminal the clock signal negated supplied becomes. The third flip-flop is formed such that the first of the address data during the falling edge of the clock signal in the third flip-flop get saved.

Vorzugsweise werden die ersten der Adressdaten von der dritten Speicherschaltung und die zweiten der Adressdaten von der zweiten Speicherschaltung während der zweiten Flanke des Taktsignals der Auswahlschaltung zugeführt.Preferably become the first of the address data from the third memory circuit and the second of the address data from the second memory circuit while supplied to the second edge of the clock signal of the selection circuit.

Nach einem weiteren Merkmal des integrierten Halbleiterspeichers werden die ersten der Adressdaten während des ersten Teils der Taktperiode des Taktsignals von der ersten Speicherschaltung der Auswahlschaltung zur Auswertung zugeführt.To another feature of the integrated semiconductor memory the first of the address data during the first part of the clock period of the clock signal from the first Memory circuit of the selection circuit supplied for evaluation.

Gemäß einer Ausgestaltung des integrierten Halbleiterspeichers umfasst die Adresse zur Auswahl der mindestens einen der Speicherzellen gerade Adressbits und ungerade Adressbits. Die geraden Adressbits werden in einer der ersten und zweiten Speicherschaltungen und die ungeraden Adressbits werden in einer anderen der ersten und zweiten Speicherschaltungen gespeichert.According to one Embodiment of the integrated semiconductor memory includes the address for selecting the at least one of the memory cells even address bits and odd address bits. The even address bits are in one the first and second memory circuits and the odd address bits stored in another of the first and second memory circuits.

Gemäß einer anderen Ausgestaltungsform des integrierten Halbleiterspeichers umfasst die Adresse zur Auswahl der mindestens einen der Speicherzellen niederwertige Adressbits und höherwertige Adressbits. Die niederwertigen Adressbits werden in einer der ersten und zweiten Speicherschaltungen gespeichert und die höherwertigen Adressbits werden in einer anderen der ersten und zweiten Speicherschaltungen gespeichert.According to one Another embodiment of the integrated semiconductor memory includes the address for selecting the at least one of the memory cells low-order address bits and higher-order Address bits. The least significant address bits are in one of the first and second memory circuits and the higher-order ones Address bits are in another of the first and second memory circuits saved.

Der integrierte Halbleiterspeicher kann als ein DRAM Speicher, als ein SRAM Speicher, als ein Pseudo-SRAM Speicher oder aber als ein NOR-Flash Speicher ausgebildet sein. Als Pseudo-SRAM Speicher werden Speicher bezeichnet, die wie ein SRAM Speicher angesteuert werden, aber den inneren Aufbau eines DRAM Speichers aufweisen.Of the Integrated semiconductor memory can be considered a DRAM memory, as a SRAM memory, as a pseudo SRAM memory or as a NOR flash Memory be formed. As a pseudo SRAM memory become memory referred to as SRAM memory, but the internal structure of a DRAM memory have.

Die erfindungsgemäße Lösung in Bezug auf die Schaltungsanordnung umfasst eine Schaltungsanordnung mit einem integrierten Halbleiterspeicher nach einem der oben angegebenen Ausführungsformen. Die Schaltungsanordnung weist eine Steuerschaltungseinheit zur Ansteuerung der Adressanschlüsse des integrierten Halbleiterspeichers mit den ersten und zweiten der Adressdaten der Adresse zur Auswahl der mindestens einen der Speicherzellen des integrierten Halbleiterspeichers für den Lese- oder Schreibzugriff auf. Die Steuerschaltungseinheit umfasst eine Multiplexerschaltung mit einem ersten Eingangsanschluss zum Anlegen der ersten der Adressdaten der Adresse und einen zweiten Eingangsanschluss zum Anlegen der zweiten der Adressdaten der Adresse. Die Multiplexerschaltung wird während der Taktperiode des Taktsignals an dem ersten Eingangsanschluss von den ersten der Adressdaten der Adresse und an dem zweiten Eingangsanschluss von den zweiten der Adressdaten der Adresse angesteuert. Die Multiplexerschaltung ist derart ausgebildet, dass sie die Adressanschlüsse des integrierten Halbleiterspeichers während des ersten Teils der Taktperiode des Taktsignals mit den ersten der Adressdaten der Adresse und die Adressanschlüsse des integrierten Halbleiterspeichers während des zweiten Teils der Taktperiode des Taktsignals mit den zweiten der Adressdaten der Adresse ansteuert.The inventive solution in With respect to the circuit arrangement comprises a circuit arrangement with an integrated semiconductor memory according to one of the above Embodiments. The circuit arrangement has a control circuit unit for activation the address connections of the integrated semiconductor memory with the first and second the address data of the address for selecting the at least one of Memory cells of the integrated semiconductor memory for the reading or Write access to. The control circuit unit comprises a multiplexer circuit with a first input terminal for applying the first of the address data the address and a second input terminal for applying the second of the address data of the address. The multiplexer circuit is while the clock period of the clock signal at the first input terminal from the first of the address data of the address and at the second input terminal driven by the second of the address data of the address. The multiplexer circuit is is formed such that it the address terminals of the integrated semiconductor memory while the first part of the clock period of the clock signal with the first the address data of the address and the address terminals of the integrated semiconductor memory while of the second part of the clock period of the clock signal with the second addresses the address data of the address.

Die Schaltungsanordnung weist des Weiteren eine Phasenschieberschaltung auf, die zur Erzeugung eines zu dem Taktsignal phasenverschobenen Taktsignals von dem Taktsignal angesteuert wird. Die Multiplexerschaltung weist einen Steuereingang zum Anlegen des Taktsignals auf. Der Steuereingang der Multiplexerschaltung wird von dem phasenverschobenen Taktsignal angesteuert. Die Multiplexerschaltung ist derart ausgebildet, dass sie die Adressanschlüsse des integrierten Halbleiterspeichers mit den ersten der Adressdaten zu einer Zeit vor der ersten Flanke des Taktsignals und mit den zweiten der Adressdaten zu einer Zeit vor der zweiten Flanke des Taktsignals ansteuert, wobei die Zeit vor der ersten und zweiten Flanke des Taktsignals von einer Phasenverschiebung des Taktsignals durch die Phasenschieberschaltung abhängig ist.The circuit arrangement furthermore has a phase shifter circuit, which is driven by the clock signal to generate a clock signal which is phase-shifted relative to the clock signal. The multiplexer circuit has a control input for applying the clock signal. The control input of the multiplexer circuit is driven by the phase-shifted clock signal. The multiplexer circuit is configured to drive the address terminals of the integrated semiconductor memory with the first of the address data at a time prior to the first edge of the clock signal and with the second of the address data at a time prior to the second edge of the clock signal, the time before the first edge and second edge of the clock signal is dependent on a phase shift of the clock signal by the phase shifter circuit.

Die Phasenverschiebung der Phasenschieberschaltung beträgt vorzugsweise 90 Grad.The Phase shift of the phase shifter circuit is preferably 90 degrees.

Im Folgenden wird das erfindungsgemäße Verfahren zur Adressierung eines integrierten Halbleiterspeichers angegeben. Zur Ausführung des Verfahrens ist ein integrierter Halbleiterspeichers mit Adressanschlüssen zum Anlegen von Adressdaten einer Adresse zur Adressierung mindestens einer Speicherzelle des integrierten Halbleiterspeichers für einen Lese- oder Schreibzugriff, der synchron zu einem Taktsignal gesteuert wird, und mit einer Steuerschaltungseinheit zur Ansteuerung des integrierten Halbleiterspeichers mit den Adressdaten der Adresse bereitzustellen. Die Adressdaten der Adresse werden in erste der Adressdaten und in zweite der Adressdaten in der Steuerschaltungseinheit aufgespalten. Nachfolgend werden die ersten der Adressdaten der Adresse während eines ersten Teils einer Taktperiode des Taktsignals an die Adressanschlüsse des integrierten Halbleiterspeichers zugeführt. Danach werden die ersten der Adressdaten in eine erste Speicherschaltung des integrierten Halbleiterspeichers eingelesen. Nachfolgend werden die zweiten der Adressedaten der Adresse während eines zweiten Teils der Taktperiode des Taktsignals an die Adressanschlüsse des integrierten Halbleiterspeichers zugeführt. Anschließend werden die zweiten der Adressdaten in eine zweite Speicherschaltung des integrierten Halbleiterspeichers eingelesen. Danach wird eine Auswahlschaltung mit den ersten und zweiten der Adressdaten der Adresse zur Auswahl der mindestens einen der Speicherzellen für den Lese- oder Schreibzugriff in Abhängigkeit von den ersten und zweiten der Adressdaten der Adresse angesteuert.in the The following is the method according to the invention for addressing an integrated semiconductor memory specified. For execution The method is an integrated semiconductor memory with address terminals for Creating address data of an address for addressing at least a memory cell of the integrated semiconductor memory for a Read or write access controlled in synchronism with a clock signal is, and with a control circuit unit for controlling the integrated semiconductor memory with the address data of the address provide. The address data of the address are in the first of Address data and second of the address data in the control circuit unit split. Below are the first of the address data of Address during a first part of a clock period of the clock signal to the address terminals of integrated semiconductor memory supplied. After that, the first ones the address data in a first memory circuit of the integrated Semiconductor memory read. Below are the second of Address data of the address during a second part of the clock period of the clock signal to the address terminals of integrated semiconductor memory supplied. Then be the second of the address data in a second memory circuit of integrated semiconductor memory read. Thereafter, a selection circuit with the first and second of the address data of the address to select the at least one of the memory cells for read or write access dependent on driven by the first and second of the address data of the address.

Eine Weiterbildung des Verfahrens sieht vor, dass bei dem Schritt des Aufspaltens der Adressdaten die Adressdaten in niederwertige Adressbits und höherwertige Adressbits aufgespalten werden.A Continuing the procedure provides that at the step of Splitting the address data, the address data into low-order address bits and higher quality Address bits are split.

Bei einer anderen Ausgestaltung des Verfahrens werden bei dem Schritt des Aufspaltens der Adressdaten die Adressdaten in gerade Adressbits und ungerade Adressbits aufgespalten.at Another embodiment of the method are in the step splitting the address data, the address data into even address bits and odd address bits split.

Eine weitere Variante des erfindungsgemäßen Verfahrens sieht vor, dass die Auswahlschaltung während des zweiten Teils der Taktperiode des Taktsignals gleichzeitig von den ersten und zweiten Adressdaten der Adresse angesteuert wird. Nachfolgend werden die ersten und zweiten der Adressdaten der Adresse in der Auswahlschaltung zur Auswahl der mindestens einen der Speicherzellen für den Lese- oder Schreibzugriff ausgewertet.A Another variant of the method according to the invention provides that the selection circuit during of the second part of the clock period of the clock signal simultaneously from the first and second address data of the address is controlled. Hereinafter, the first and second address data of the address in the selection circuit for selecting the at least one of the memory cells for the Read or write access evaluated.

Bei einer anderen Variante des erfindungsgemäßen Verfahrens wird die Auswahlschaltung während des ersten Teils der Taktperiode des Taktsignals von den ersten der Adressdaten der Adresse und während des zweiten Teils der Taktperiode des Taktsignals von den zweiten der Adressdaten der Adresse angesteuert. Nachfolgend werden die ersten der Adressdaten vor einem Auswerten der zweiten der Adressdaten in der Auswahlschaltung zur Auswahl der mindestens einen der Speicherzellen für den Lese- oder Schreibzugriff ausgewertet.at another variant of the method according to the invention, the selection circuit during the first part of the clock period of the clock signal from the first of the Address data of the address and during of the second part of the clock period of the clock signal from the second one the address data of the address is controlled. Below are the first of the address data before evaluating the second of the address data in the selection circuit for selecting the at least one of the memory cells for the Read or write access evaluated.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.The Invention will be described below with reference to figures, the embodiments of the present invention, explained in more detail.

Es zeigen:It demonstrate:

1 eine Schaltungsanordnung einer Rechnerarchitektur mit einem Halbleiterspeicher, 1 a circuit arrangement of a computer architecture with a semiconductor memory,

2 ein Zustandsdiagramm von Steuer-, Adress-, und Datensignalen bei einem Lesezugriff auf einen integrierten Halbleiterspeicher, 2 a state diagram of control, address, and data signals in a read access to an integrated semiconductor memory,

3 eine Ausführungsform eines integrierten Halbleiterspeichers mit einer reduzierten Anzahl von Adressanschlüssen, 3 an embodiment of an integrated semiconductor memory with a reduced number of address terminals,

4 ein Zustandsdiagramm von Steuer-, und Adresssignalen bei einem Lese- oder Schreibzugriff auf einen integrierten Halbleiterspeicher, 4 a state diagram of control and address signals in a read or write access to an integrated semiconductor memory,

5 eine erste Ausführungsform eines integrierten Halbleiterspeichers mit einer reduzierten Anzahl an Adressanschlüssen und einer Steuerschaltungseinheit zur Ansteuerung des integrierten Halbleiterspeichers mit Adressdaten, 5 A first embodiment of an integrated semiconductor memory having a reduced number of address terminals and a control circuit unit for controlling the integrated semiconductor memory with address data,

6 eine zweite Ausführungsform eines integrierten Halbleiterspeichers mit einer reduzierten Anzahl von Adressanschlüssen und einer Steuerschaltungseinheit zur Ansteuerung des integrierten Halbleiterspeichers mit Adressdaten. 6 a second embodiment of an integrated semiconductor memory with a reduced number of address terminals and a control circuit unit for driving the integrated semiconductor memory with address data.

3 zeigt eine Ausführungsform eines integrierten Halbleiterspeichers mit einer reduzierten Anzahl von Adressanschlüssen. Anstelle des anhand von obigem Beispiel erläuter ten DRAM-Speichers mit vierzehn Adressanschlüssen verfügt der in 3 dargestellte Halbleiterspeicher lediglich über sieben Adressanschlüsse A0, ..., A6, an die die Adressdaten AD0, ..., AD6 beziehungsweise AD7, ..., AD13 anlegbar sind. Die Adressanschlüsse A0, ..., A6 sind mit einer Adressspeichereinheit 100 verbunden. In der Adressspeichereinheit 100 werden die Adressdaten AD0, ..., AD13 einer Adresse A zwischengespeichert und zu der Adresse A zusammengesetzt. 3 shows an embodiment of a semiconductor integrated memory with a reduced number of address terminals. Instead of the DRAM memory with fourteen address connections explained in the example above, the in 3 represented semiconductor memory only via seven address terminals A0, ..., A6, to which the address data AD0, ..., AD6 or AD7, ..., AD13 can be applied. The address terminals A0, ..., A6 are provided with an address storage unit 100 connected. In the address storage unit 100 For example, the address data AD0,..., AD13 of an address A are latched and composed into the address A.

Eine Auswahlschaltung 300 zur Auswahl einer Speicherzelle für einen Lese- oder Schreibzugriff wird mit der Adresse A angesteuert. Die Adresse A wird von der Auswahlschaltung 300 ausgewertet. Sie beinhaltet einen Bankadressteil sowie einen Zeilen- oder Spaltenadressteil. Nach Auswertung des Adressteils der Adresse A, der die auszuwählende Speicherbank beinhaltet, wird ein für diese Speicherbank zuständiger Spaltendecoder 400A, 400B oder 400C mit dem Spaltenadressteil SA angesteuert. Wenn es sich bei der Adresse A um eine Zeilenadresse innerhalb einer Speicherbank handelt, so steuert die Auswahlschaltung 300 nach Auswertung des Bankadressteils der Adresse A einen für diese Speicherbank zuständigen Zeilendecoder 500A, 500B oder 500C mit dem Zeilenadressteil ZA an.A selection circuit 300 to select a memory cell for a read or write access is addressed with the address A. The address A is from the selection circuit 300 evaluated. It includes a bank address part as well as a row or column address part. After evaluation of the address part of the address A, which contains the memory bank to be selected, a column decoder responsible for this memory bank is used 400A . 400B or 400C driven with the column address part SA. If the address A is a row address within a memory bank, the selection circuit controls 300 after evaluation of the bank address part of the address A, a row decoder responsible for this memory bank 500A . 500B or 500C with the Zeilenadressteil ZA.

Wenn der Zeilendecoder von der Auswahlschaltung 300 mit einer Zeilenadresse ZA angesteuert wird, decodiert er die Zeilenadresse und aktiviert eine Wortleitung WL innerhalb einer der Speicherbänke 600A, 600B oder 600C. Der Spaltendecoder decodiert eine ihm von der Auswahlschaltung 300 zugeführte Spaltenadresse SA und aktiviert eine Bitleitung BL in der ausgewählten Speicherbank für einen Lese- oder Schreibzugriff.When the row decoder from the selection circuit 300 is driven with a row address ZA, it decodes the row address and activates a word line WL within one of the memory banks 600A . 600B or 600C , The column decoder decodes one from the selection circuit 300 supplied column address SA and activates a bit line BL in the selected memory bank for a read or write access.

In 3 ist innerhalb der Speicherbank 600A eine Speicherzelle SZ gezeigt, die als DRAM Speicherzelle ausgebildet ist.In 3 is inside the memory bank 600A a memory cell SZ, which is designed as a DRAM memory cell.

Sie umfasst einen Auswahltransistor AT, der über einen Steueranschluss mit einer Wortleitung WL verbunden ist. Bei einem Lese- oder Schreibzugriff auf die Speicherzelle SZ wird beispielsweise von dem Zeilendecoder 500A der zur Auswahl einer Speicherzelle innerhalb der Speicherbank 600A vorgesehen ist, der Auswahltransistor AT durch einen hohen Steuerspannungspegel auf der Wortleitung WL aktiviert, sodass ein Speicherkondensator SC über den leitend gesteuerten Auswahltransistor AT mit der Bitleitung BL verbunden ist.It comprises a selection transistor AT, which is connected via a control connection to a word line WL. In a read or write access to the memory cell SZ, for example, from the row decoder 500A to select a memory cell within the memory bank 600A is provided, the selection transistor AT activated by a high control voltage level on the word line WL, so that a storage capacitor SC is connected via the conductively controlled selection transistor AT to the bit line BL.

Im Allgemeinen wird bei Ansteuerung der Adressspeichereinheit 100 mit einer Adresse A, die die Adressdaten AD0, ..., AD13 umfasst, nicht nur eine einzige Speicherzelle innerhalb einer Speicherbank, sondern mehrere Speicherzellen für einen Lese- oder Schreibzugriff ausgewählt. Wenn beispielsweise in 3 bei einem Speicher mit einer Organisationsform x16 über eine Adresse sechzehn Speicherzellen für einen Speicherzugriff ausgewählt werden, so werden während eines ersten Teils einer Taktperiode der Taktsignale CK und /CK an den Datenanschlüssen DQ0, ..., DQ7 erste Datensignale und während eines zweiten Teils der Taktperiode der Taktsignale CK und /CK an den gleichen Datenanschlüssen zweite Datensignale sequentiell ein- beziehungsweise ausgelesen.Generally, when the address memory unit is driven 100 with an address A comprising the address data AD0, ..., AD13, not only a single memory cell within a memory bank, but a plurality of memory cells selected for a read or write access. For example, if in 3 For example, in a memory having an organization form x16, sixteen memory cells are selected for memory access via an address, during a first part of a clock period of the clock signals CK and / CK at the data terminals DQ0,..., DQ7, first data signals and during a second part of the first Clock period of the clock signals CK and / CK on the same data terminals second data signals sequentially on or read out.

Zur Steuerung eines Lese- oder Schreibzugriffs auf den Halbleiterspeicher HS ist eine Steuerschaltung 200 vorgesehen. Diese weist Steueranschlüsse S200a zum Anlegen eines Chipauswahlsignals CS, S200b zum Anlegen eines Schreibfreigabesignals WE, S200c zum Anlegen eines Zeilenauswahlsignals RAS und S200d zum Anlegen eines Spaltenauswahlsignals CAS auf. An Taktanschlüsse C200a und C200b werden die Taktsignale CK und /CK angelegt. In Abhängigkeit davon, ob ein Lese- oder Schreibzugriff auf dem Halbleiterspeicher ausgeführt werden soll, steuert der Speichercontroller MC die Steueranschlüsse S200a, S200b, S200c und S200d mit einer unterschiedlichen Kombination der Steuersignale CS, WE, RAS und CAS an.For controlling a read or write access to the semiconductor memory HS is a control circuit 200 intended. This has control terminals S200a for applying a chip select signal CS, S200b for applying a write enable signal WE, S200c for applying a row select signal RAS and S200d for applying a column select signal CAS. At clock terminals C200a and C200b, the clock signals CK and / CK are applied. Depending on whether a read or write access is to be performed on the semiconductor memory, the memory controller MC controls the control terminals S200a, S200b, S200c and S200d with a different combination of the control signals CS, WE, RAS and CAS.

Im Gegensatz zu der bisher üblichen Ansteuerung eines Halbleiterspeichers über Adressanschlüsse A0, ..., A13 sind bei dem Halbleiterspeicher der 3 lediglich Adressanschlüsse A0, ..., A6 vorhanden. Diese Adressanschlüsse werden erfindungsgemäß von dem Speichercontroller MC sequentiell mit Adressdaten AD0, ..., AD6 und Adressdaten AD7, ..., AD13 einer Adresse A angesteuert. 4 zeigt einen Lese- und einen Schreibzugriff auf Speicherzellen, die den Adressen A, B und C zugeordnet sind. Während des ersten Teils einer ersten Taktperiode wird zu einer steigenden Flanke des Taktsignals CK an die Steueranschlüsse der Steuerschaltung 200 ein Aktivierungskommando ACT angelegt. Das Aktivierungskommando ACT wird beispielsweise aus einer Signalkombination der Steuersignale CS und RAS gebildet. Zu der steigenden Flanke während der ersten Taktperiode liegen an den Adressanschlüssen A0, ..., A6 die Adressdaten AD0, ..., AD6 an, die einem ersten Teil A1 der Adresse A entsprechen. Dieser erste Teil A1 der Adresse A wird also zeitgleich mit dem Kommando ACT übertragen und mit der steigenden Taktflanke des Taktsignals CK in die Adressspeichereinheit 100 eingelesen.In contrast to the usual control of a semiconductor memory via address terminals A0, ..., A13 are in the semiconductor memory of the 3 only address connections A0, ..., A6 available. These address connections are inventively controlled by the memory controller MC sequentially with address data AD0, ..., AD6 and address data AD7, ..., AD13 an address A. 4 shows a read and a write access to memory cells associated with addresses A, B and C. During the first part of a first clock period becomes a rising edge of the clock signal CK to the control terminals of the control circuit 200 an activation command ACT created. The activation command ACT is formed, for example, from a signal combination of the control signals CS and RAS. At the rising edge during the first clock period, the address data AD0,..., AD6, which correspond to a first part A1 of the address A, are applied to the address terminals A0,..., A6. This first part A1 of the address A is therefore transmitted simultaneously with the command ACT and with the rising clock edge of the clock signal CK in the address storage unit 100 read.

Der zweite Teil A2 der Adresse A wird einen halben Takt später von dem Speichercontroller MC übertragen und mit der fallenden Taktflanke des Taktsignals CK in der Adressspeichereinheit 100 gespeichert. Die Adresse A entspricht im Beispiel der 4 beispielsweise einer Wortleitungsadresse. In Folge des Aktivierungskommandos ACT wird eine der Wortleitungsadresse A zugeordnete Wortleitung für einen Speicherzugriff ausgewählt und mit einem hohen Steuerspannungspoten zial beaufschlagt, sodass die an die ausgewählte Wortleitung angeschlossenen Speicherzellen aktiviert werden.The second part A2 of the address A is transmitted half a clock later from the memory controller MC and the falling clock edge of the clock signal CK in the address storage unit 100 saved. The address A corresponds in the example of 4 for example, a word line address. As a result of the activation command ACT, a word line associated with the word line address A is selected for a memory access and subjected to a high control voltage potential, so that the memory cells connected to the selected word line are activated.

Während einer zweiten Taktperiode des Taktsignals CK wird der Halbleiterspeicher zu einer steigenden Flanke des Taktsignals CK von dem Lesekommando READ und gleichzeitig von einem ersten Teil B0 einer Bitleitungsadresse B, der wiederum die sieben ersten Adressdaten AD0, ..., AD6 der Bitleitungsadresse umfasst, angesteuert. Während des zweiten Teils der zweiten Taktperiode des Taktsignals CK, zu einer fallenden Flanke des Taktsignals CK, werden die Adressanschlüsse A0, ..., A6 von dem zweiten Teil B1 der Bitleitungsadresse B, der die restlichen sieben Adressdaten AD7, ..., AD13 umfasst, angesteuert. Daraufhin werden entlang der aktivierten Wortleitung eine oder mehrere Bitleitungen für einen Lesezugriff ausgewählt.During a second clock period of the clock signal CK, the semiconductor memory becomes a rising edge of the clock signal CK from the read command READ and at the same time from a first part B0 of a bit line address B, which in turn the seven first address data AD0,.. includes line address, driven. During the second part of the second clock period of the clock signal CK, at a falling edge of the clock signal CK, the address terminals A0,..., A6 from the second part B1 of the bit line address B, which contains the remaining seven address data AD7,..., AD13 includes, controlled. Then, one or more bit lines are selected for read access along the activated word line.

Ebenso gestaltet sich ein Schreibzugriff auf den Halbleiterspeicher, indem der Halbleiterspeicher zu einer steigenden Flanke des Taktsignals CK während einer dritten Taktperiode des Taktsignals CK gleichzeitig von einem Schreibkommando WRITE und einem ersten Teil CO einer Bitleitungsadresse C und zu der fallenden Flanke des Taktsignals CK während der dritten Taktperiode des Taktsignals CK von dem zweiten Teil C1 der Bitleitungsadresse C angesteuert wird. Die der Bitleitungsadresse C zugeordneten Speicherzellen werden anschließend für einen Schreibzugriff aktiviert.As well makes write access to the semiconductor memory, by the semiconductor memory to a rising edge of the clock signal CK while a third clock period of the clock signal CK simultaneously from one Write command WRITE and a first part CO of a bit line address C and to the falling edge of the clock signal CK during the third clock period of the clock signal CK from the second part C1 of Bit line address C is driven. The bit line address C associated memory cells are then activated for write access.

Der erste Teil A0 einer Adresse, der die Adressdaten AD0, ..., AD6 umfasst, wird bei einer Ausführungsform der Adressspeichereinheit 100 mit dem zweiten Teil A1 der Adresse, der die Adressdaten AD7, ..., AD13 umfasst, wieder zu der Gesamtadresse A zusammengesetzt. Die Auswahlschaltung 300 zur Auswahl einer Speicherzelle für einen Speicherzugriff wird von einer derart ausgebildeten Adressspeichereinheit 100 wieder mit der vollständigen Adresse A angesteuert.The first part A0 of an address comprising the address data AD0, ..., AD6 becomes the address storage unit in one embodiment 100 with the second part A1 of the address, which comprises the address data AD7, ..., AD13, reassembled into the total address A. The selection circuit 300 for selecting a memory cell for a memory access is from an address memory unit formed in this way 100 again with the full address A driven.

5 zeigt dazu eine Schaltungsanordnung, die die Steuerschaltungseinheit MC und eine Ausgestaltungsform des Halbleiterspeichers HS umfasst. Die Steuerschaltungseinheit MC umfasst eine Steuerschaltung 900, die nach Ansteuerung von einem Steuersignal des Prozessors P ausgangsseitig eine Adresse A erzeugt, die beispielsweise die Adressdaten AD0, ..., AD13 umfasst. Ein an die Steuerschaltung 900 angeschlossener interne Adressbus B700, der beispielsweise vierzehn Adressleitungen umfasst, auf denen die Adressdaten AD0, ..., AD13 übertragen werden, verzweigt sich in einem Teilbus, der die Adressdaten AD0, ..., AD6 des Teils A0 der Adresse A einem Eingangsanschluss E700a einer Multiplexerschaltung 700 zuführt, und einen Teilbus, der die Adressdaten AD7, ..., AD13 des Teils A1 der Adresse A dem Eingangsanschluss E700b der Multiplexerschaltung 700 zuführt. 5 shows a circuit arrangement that includes the control circuit unit MC and an embodiment of the semiconductor memory HS. The control circuit unit MC comprises a control circuit 900 which generates an address A on the output side after activation by a control signal of the processor P, which comprises, for example, the address data AD0,..., AD13. On to the control circuit 900 connected internal address bus B700, which includes, for example fourteen address lines on which the address data AD0, ..., AD13 are transmitted, branches into a sub-bus, the address data AD0, ..., AD6 of the part A0 of the address A an input terminal E700a a multiplexer circuit 700 and a sub bus which supplies the address data AD7,..., AD13 of the part A1 of the address A to the input terminal E700b of the multiplexer circuit 700 supplies.

An einem Steuereingang S700 lässt sich die Multiplexerschaltung 700 von einem Steuertaktsignal ansteuern. Im Ausführungsbeispiel der 5 wird das Taktsignal CK einer Phasenschieberschaltung 800 zugeführt, die ausgangsseitig einen beispielsweise um 90 Grad verschobenen Steuertakt CK' erzeugt. Zur steigenden beziehungsweise fallenden Flanke des phasenverschobenen Taktsignals CK' erzeugt die Multiplexerschaltung 700 ausgangsseitig den ersten Teil A0 der Adresse A beziehungsweise den zweiten Teil A1 der Adresse A. Dadurch ist gewährleistet, dass die Teiladressen A0 und A1 eine Vierteltaktperiode vor einer steigenden beziehungsweise fallenden Taktflanke des Taktsignals CK an den Adressanschlüssen des Halbleiterspeichers HS anliegen. Bei einem Phasenversatz von 90 Grad zwischen dem phasenverschobenen Steuertakt CK' und dem Taktsignal CK schaltet der Multiplexer in der Mitte zwischen zwei Taktflanken von dem ersten Teil A0 der Adresse A auf den zweiten Teil A1 der Adresse A um. Die Aufteilung der Adressen innerhalb der Steuerschaltungseinheit MC kann beispielsweise nach geraden und ungeraden Bits oder aber auch nach höher- und niederwertigen Bits erfolgen.At a control input S700 can be the multiplexer circuit 700 to drive from a control clock signal. In the embodiment of 5 the clock signal CK becomes a phase shifter circuit 800 fed, the output side generates a, for example, shifted by 90 degrees control clock CK '. To the rising or falling edge of the phase-shifted clock signal CK 'generates the multiplexer circuit 700 On the output side, the first part A0 of the address A or the second part A1 of the address A. This ensures that the sub-addresses A0 and A1 abut a quarter-clock period before a rising or falling clock edge of the clock signal CK to the address terminals of the semiconductor memory HS. With a phase offset of 90 degrees between the phase-shifted control clock CK 'and the clock signal CK, the multiplexer switches in the middle between two clock edges from the first part A0 of the address A to the second part A1 of the address A. The division of the addresses within the control circuit unit MC can be done for example even and odd bits or even higher and lower bits.

Die Adressanschlüsse A0, ..., A6 des Halbleiterspeichers HS sind über einen internen Adressbus B100 mit einem Eingangsanschluss D10 einer Speicherschaltung 10 und einem Eingangsanschluss D20 einer Speicherschaltung 20 verbunden. Die Speicherschaltungen 10 und 20 sind beispielsweise als Flip-Flop Schaltungen ausgebildet. Die Flip-Flop Schaltung 10 wird an einem Steuereingang C10 von dem Taktsignal CK angesteuert. Die Flip-Flop Schaltung 20 wird an einem Steuereingang C20 von dem Taktsignal CK negiert angesteuert. Dadurch wird die erste Teiladresse A0 während des ersten Teils der Taktperiode zu einer steigenden Taktflanke des Taktsignals CK in der Flip-Flop Schaltung 10 gespeichert. Die zweite Teiladresse A1 wird während dem zweiten Teil der Taktperiode zu einer fallenden Taktflanke des Taktsignals CK in der Flip-Flop Schaltung 20 gespeichert.The address terminals A0,..., A6 of the semiconductor memory HS are connected via an internal address bus B100 to an input terminal D10 of a memory circuit 10 and an input terminal D20 of a memory circuit 20 connected. The memory circuits 10 and 20 For example, they are designed as flip-flop circuits. The flip-flop circuit 10 is driven at a control input C10 by the clock signal CK. The flip-flop circuit 20 is driven negated at a control input C20 by the clock signal CK. As a result, during the first part of the clock period, the first partial address A0 becomes a rising clock edge of the clock signal CK in the flip-flop circuit 10 saved. The second subaddress A1 becomes a falling clock edge of the clock signal CK in the flip-flop circuit during the second part of the clock period 20 saved.

Der Halbleiterspeicher weist des Weiteren eine Speicherschaltung 30 auf, die ebenfalls als eine Flip-Flop-Schaltung ausgebildet ist. Ein Ausgangsanschluss Q10 der Flip-Flop-Schaltung 10 ist mit einem Eingangsanschluss D30 der Flip-Flop-Schaltung 30 verbunden. Das Taktsignal CK steuert die Flip-Flop-Schaltung 30 an einem Steuereingang C30 ebenfalls wie die Flip-Flop Schaltung 20 negiert an. Dadurch wird die in der Speicherschaltung 10 zwischengespeicherte Teiladresse A0 während des zweiten Teils der Taktperiode zu der fallenden Flanke des Taktsignals CK in der Speicherschaltung 30 zwi schengespeichert. Zu der fallenden Flanke des Taktsignals CK erzeugt somit die Speicherschaltung 30 an einem Ausgangsanschluss Q30 die Teiladresse A0, die die Adressdaten AD0, ..., AD6 umfasst, und die Speicherschaltung 20 an einem Ausgangsanschluss Q20 die Teiladresse A1, die die Adressdaten AD7, ..., AD13 umfasst. Am Ende einer Taktperiode erzeugt die Adressspeichereinheit 100 somit ausgangsseitig wieder die vollständige Adresse A, die der Auswahlschaltung 300 zugeführt wird.The semiconductor memory further includes a memory circuit 30 on, which is likewise designed as a flip-flop circuit. An output terminal Q10 of the flip-flop circuit 10 is connected to an input terminal D30 of the flip-flop circuit 30 connected. The clock signal CK controls the flip-flop circuit 30 at a control input C30 also like the flip-flop circuit 20 negates. This will cause the in the memory circuit 10 latched subaddress A0 during the second part of the clock period to the falling edge of the clock signal CK in the memory circuit 30 between stored. At the falling edge of the clock signal CK thus generates the memory circuit 30 at an output terminal Q30, the partial address A0 including the address data AD0, ..., AD6, and the memory circuit 20 at an output terminal Q20, the partial address A1, which includes the address data AD7, ..., AD13. At the end of a clock period, the address storage unit generates 100 Thus, on the output side, the complete address A, that of the selection circuit 300 is supplied.

6 zeigt eine Variante der Adressspeicherschaltung 100. Der Schaltungsaufbau der Steuerschaltungseinheit MC entspricht dem Schaltungsaufbau der in 5 gezeigten Steuerschaltungseinheit. Die Adressspeichereinheit 100 der 6 weist im Gegensatz zur Adressspeichereinheit 100 der 5 lediglich die Speicherschaltung 10 und die Speicherschaltung 20 auf. Die beiden Speicherschaltungen sind mit den Adressanschlüssen A0, ..., A6, wie anhand von 5 erläutert, verschaltet. Die Speicherschaltung 10 erzeugt an ihrem Ausgangsanschluss Q10 zu einer steigenden Taktflanke das Taktsignal CK, während des ersten Teils der Taktperiode des Taktsignals CK, die Teiladresse A0, die der Auswahlschaltung 300 zugeführt wird. Die Teiladresse A1, die in der Speicherschaltung 20 zwischengespeichert ist, wird zur fallenden Flanke des Taktsignals CK, während des zweiten Teils der Taktperiode des Taktsignals CK, an die Auswahlschaltung 300 weitergeleitet. 6 shows a variant of the address storage circuit 100 , The circuit configuration of the control circuit unit MC corresponds to the circuit construction of FIG 5 shown control circuit unit. The address storage unit 100 of the 6 points in contrast to the address storage unit 100 of the 5 only the memory circuit 10 and the memory circuit 20 on. The two memory circuits are connected to the address terminals A0, ..., A6, as based on 5 explained, interconnected. The memory circuit 10 At its output terminal Q10, at a rising clock edge, the clock signal CK generates, during the first part of the clock period of the clock signal CK, the partial address A0, that of the selection circuit 300 is supplied. The subaddress A1, which is in the memory circuit 20 is latched to the selecting circuit at the falling edge of the clock signal CK during the second part of the clock period of the clock signal CK 300 forwarded.

Dadurch kann die Auswertung der Teiladresse A0 innerhalb der Auswahlschaltung 300 bereits einen halben Takt früher als beim Ausführungsbeispiel der 5 durchgeführt werden. Wenn mit der Teiladresse A0 beispielsweise die Bankadressen sowie die höherwertigen Adressbits übertragen werden, können diese somit bereits vordecodiert werden, bevor anschließend mit der fallenden Taktflanke des Taktsignals CK die niederwertigen Adressbits der Teiladresse A1 übertragen werden.This allows the evaluation of the subaddress A0 within the selection circuit 300 already half a stroke earlier than in the embodiment of 5 be performed. If, for example, the bank addresses and the higher-order address bits are transmitted with the subaddress A0, these can thus already be predecoded before the low-order address bits of the subaddress A1 are subsequently transmitted with the falling clock edge of the clock signal CK.

1010: Speicherschaltungmemory circuit
2020: Speicherschaltungmemory circuit
3030: Speicherschaltungmemory circuit
100100: AdressspeichereinheitAddress storage unit
200200: Steuerschaltungcontrol circuit
300300: Auswahlschaltungselect circuit
400400: Spaltendecodercolumn decoder
500500: Zeilendecoderrow decoder
600600: Speicherbankmemory bank
700700: Multiplexerschaltungmultiplexer
800800: PhasenschieberschaltungPhase shifter circuit
900900: Steuerschaltungcontrol circuit
A0, ..., A13A0, ..., A13: Adressanschlüsseaddress connections
ACTACT: Aktivierungskommandoactivation command
ADAD: Adressdatumaddress date
ATAT: Auswahltransistorselection transistor
BB: Busbus
BLBL: Bitleitung bit
CASCAS: SpaltenauswahlsignalColumn select signal
CDCD: Kommandosignalcommand signal
CKCK: Taktsignalclock signal
CSCS: Chip-Select-SignalChip-select signal
DQDQ: Datenanschlussdata port
DQ0, ..., DQ7DQ0, ..., DQ7: Datenanschlüssedata connections
HSHS: HalbleiterspeicherSemiconductor memory
MCMC: SteuerschaltungseinheitControl circuit unit
PP: Prozessorprocessor
RASRAS: ZeilenauswahlsignalRow selection signal
READREAD: Lesekommandoread command
SS: Steuereingangcontrol input
SCSC: Speicherkondensatorstorage capacitor
SZ SZ: Speicherzellememory cell
WE WE: SchreibfreigabesignalWrite enable signal
WLWL: Wortleitungwordline
WRITEWRITE: Schreibkommandowrite command

Claims

Integrated semiconductor memory with a reduced number of address terminals (A0,..., A6), in which an address datum (AD0,..., AD13) of an address (A) is assigned to each of the address terminals (A0,..., A6). can be applied, - with memory cells (SZ), wherein at least one of the memory cells via the address (A) is selectable for a read or write access, - with a selection circuit (SZ) 300 ) for selecting the at least one of the memory cells (SZ) for read or write access, - with an address memory unit ( 100 ) for storing the address data (AD0, ..., AD13) of the address (A), the address memory unit ( 100 ) is connected to the address terminals (A0, ..., A6), - in which read and write accesses to the memory cells (SZ) are controlled in synchronism with a clock signal (CK), - in which the address memory unit ( 100 ) is formed such that during a first part of a clock period of the clock signal (CK) at the address terminals (A0, ..., A6) respectively applied first of the address data (AD0, ..., AD6) and during a second part of the clock period of the clock signal (CK) at the address terminals (A0, ..., A6) respectively adjacent second of the address data (AD7, ..., AD13) in the memory unit ( 100 ), - in which the selection circuit ( 300 ) from the address storage unit ( 100 ) is driven with the first and second of the address data (AD0, ..., AD13) and depending on the address (A), which comprises the first and second of the address data (AD0, ..., AD13), the at least one the memory cell (SZ) selects for read or write access.

Integrated semiconductor memory according to Claim 1, - in which the address memory unit ( 100 ) a first memory circuit ( 10 ) for storing the first of the address data (AD0, ..., AD6) and a second memory circuit ( 20 ) for storing the second of the address data (AD7, ..., AD13), - in which the first and second memory circuit ( 10 . 20 ) is respectively connected to the address terminals (A0, ..., A6).

Integrated semiconductor memory according to Claim 2, In which the first and second memory circuits ( 10 . 20 ) are driven by the clock signal (CK), - in which the first memory circuit ( 10 ) is designed such that the first of the address data (AD0,..., AD6) respectively applied to the address terminals (A0,..., A6) during a first edge of the clock signal (CK) in the first memory circuit (FIG. 10 ), in which the second memory circuit ( 20 ) is configured such that the second of the address data (AD7,..., AD13) respectively applied to the address terminals (A0,..., A6) during a second edge of the clock signal (CK) in the second memory circuit (FIG. 20 ) get saved.

Integrated semiconductor memory according to one of Claims 2 or 3, in which the first memory circuit is in the form of a flip-flop ( 10 ) is formed, to which the clock signal (CK) is supplied at a control clock terminal (C10), - in which the flip-flop ( 10 ) is configured such that the ers th the address data (AD0, ..., AD6) respectively applied during a rising edge of the clock signal (CK) to the address terminals (A0, ..., A6) are stored in the first flip-flop, In which the second memory circuit is a second flip-flop ( 20 ) is formed, which at a control clock terminal (C20), the clock signal (CK) is supplied negated, - in which the second flip-flop circuit ( 20 ) is configured such that the second of the address data (AD7,..., AD13) respectively applied to the address terminals (A0,..., A6) during a falling edge of the clock signal (CK) in the second flip flop ( 20 ) get saved.

Integrated semiconductor memory according to one of Claims 2 to 4, - in which the address memory unit ( 100 ) a third memory circuit ( 30 ), in which the first of the address data (AD0, ..., AD6) of the third memory circuit ( 30 ) from the first memory circuit ( 10 ), in which the third memory circuit ( 30 ) is formed such that the first of the address data (AD0, ..., AD6) during the second part of the clock period of the clock signal (CK) in the third memory circuit ( 30 ) get saved.

Integrated semiconductor memory according to Claim 5, - in which the third memory circuit ( 30 ) is driven by the clock signal (CK), - in which the third memory circuit ( 30 ) is formed such that the first of the address data (AD0, ..., AD6) during the second edge of the clock signal (CK) in the third memory circuit ( 30 ) get saved.

Integrated semiconductor memory according to Claim 6, - in which the third memory circuit is in the form of a third flip-flop circuit ( 30 ) is formed, which at a control clock terminal (C30) the clock signal (CK) is supplied negated, - in which the third flip-flop ( 30 ) is formed such that the first of the address data (AD0, ..., AD6) during the falling edge of the clock signal (CK) in the third flip-flop ( 30 ) get saved.

Integrated semiconductor memory according to one of Claims 5 to 7, in which the first of the address data (AD0, ..., AD6) is supplied by the third memory circuit ( 30 ) and the second of the address data (AD7, ..., AD13) from the second memory circuit ( 20 ) during the second edge of the clock signal (CK) of the selection circuit ( 300 ).

Integrated semiconductor memory according to one of Claims 1 to 4, in which the first of the address data (AD0, ..., AD6) is supplied by the first memory circuit (CK) during the first part of the clock period of the clock signal (CK). 10 ) of the selection circuit ( 300 ) are supplied for evaluation.

Integrated semiconductor memory according to one of claims 2 to 9 - at the address (A) for selecting the at least one of the memory cells (SZ) even address bits (A0, A2, ..., A12) and odd address bits (A1, A3, ..., A13), - where the even address bits (A0, ..., A12) in one of the first and second memory circuits and the odd address bits (A1, A3, ..., A13) in another the first and second memory circuits are stored.

Integrated semiconductor memory according to one of claims 1 to 9 - at the address (A) for selecting the at least one of the memory cells (SZ) low-order address bits (A0, ..., A6) and higher-order Includes address bits (A7, ..., A13), - in which the lower order Address bits (A0, ..., A6) in one of the first and second memory circuits and the higher quality ones Address bits (A7, ..., A13) in another of the first and second Memory circuits are stored.

Integrated semiconductor memory according to one of claims 1 to 11, wherein the integrated semiconductor memory as a DRAM memory is trained.

Integrated semiconductor memory according to one of claims 1 to 11, wherein the integrated semiconductor memory as an SRAM memory is trained.

Integrated semiconductor memory according to one of claims 1 to 11, wherein the integrated semiconductor memory as a pseudo-SRAM Memory is formed.

Integrated semiconductor memory according to one of claims 1 to 11, wherein the integrated semiconductor memory as a NOR flash memory is trained.

Circuit arrangement with an integrated semiconductor memory according to one of claims 1 to 15, - with a control circuit unit (MC) for driving the address terminals (A0, ..., A6) of the integrated semiconductor memory with the first and second of the address data (AD0, ..., AD13) of the address (A) for selecting the at least one of the memory cells (SZ) of the integrated semiconductor memory for read or write access, - in which the control circuit unit (MC) is a multiplexer circuit ( 700 ) having a first input terminal (E700a) for applying the first one of the address data (AD0, ..., AD6) of the address (A) and a second input terminal (E700b) for applying the second one of the address data (AD7, ..., AD13) the address (A) comprises, - in which the multiplexer circuit ( 700 ) during the clock period of the clock signal (CK) at the first input terminal (E700a) from the first one of the address data (AD0, ..., AD6) of the address (A) and at the second input terminal (E700b) from the second one of the address data (AD7 , ..., AD13) of the address (A) is driven, - in which the multiplexer circuit ( 700 ) is adapted to connect the address terminals (A0, ..., A6) of the integrated semiconductor memory during the first part of the clock period of the clock signal (CK) with the first of the address data (AD0, ..., AD6) of the address (A ) and the address terminals (A0, ..., A6) of the integrated semiconductor memory during the second part of the clock period of the clock signal (CK) with the second of the address data (AD7, ..., AD13) of the address (A) drives.

Circuit arrangement according to Claim 16, - with a phase shifter circuit ( 800 ) which is driven by the clock signal (CK) in order to generate a clock signal (CK ') phase-shifted with respect to the clock signal (CK), in which the multiplexer circuit (FIG. 700 ) has a control input (S700) for applying the clock signal (CK), - in which the control input (S700) of the multiplexer circuit ( 700 ) is driven by the phase-shifted clock signal (CK '), - in which the multiplexer circuit ( 700 ) is adapted to connect the address terminals (A0, ..., A6) of the integrated semiconductor memory to the first one of the address data (AD0, ..., RD6) at a time prior to the first edge of the clock signal (CK) and to the second of the address data (AD7, ..., AD13) at a time before the second edge of the clock signal (CK), wherein the time before the first and second edge of the clock signal (CK) of a phase shift of the clock signal (CK) by the Phase shifter circuit ( 800 ) is dependent.

Circuit arrangement according to Claim 17, in which the phase shift of the phase shifter circuit ( 800 ) Is 90 degrees.

A method for addressing an integrated semiconductor memory, comprising the following steps: - providing an integrated semiconductor memory with address terminals (A0, ..., A6) for applying address data (AD0, ..., AD13) of an address (A) for addressing at least one Memory cell (SZ) of the integrated semiconductor memory for a read or write access, which is controlled in synchronism with a clock signal (CK), and a control circuit unit (MC) for driving the integrated semiconductor memory with the address data (AD0, ..., AD13) of the address (A), - Splitting the address data (AD0, ..., AD13) of the address (A) in the first of the address data (AD0, ..., AD6) and second of the address data (AD7, ..., AD13) in the control circuit unit (MC), - subsequently supplying the first of the address data (AD0, ..., AD6) of the address (A) during a first part of a clock period of the clock signal (CK) to the address terminals (A0, ..., A6) of the integrated semiconductor memory (HS), - subsequently reading the first of the address data (AD0, ..., AD6) into a first memory circuit ( 10 - Subsequently, supplying the second of the address data (AD7, ..., AD13) of the address (A) during a second part of the clock period of the clock signal (CK) to the address terminals (A0, ..., A6) of the integrated semiconductor memory integrated semiconductor memory, - subsequently reading the second of the address data (AD7, ..., AD13) into a second memory circuit ( 20 ) of the integrated semiconductor memory, - subsequently activating a selection circuit ( 300 ) with the first and second of the address data (AD0, ..., AD13) of the address (A) for selecting the at least one of the memory cells (SZ) for read or write access in response to the first and second address data of the address.

The method of claim 19, wherein at step splitting the address data (AD0, ..., AD13) the address data in lower address bits (AD0, ..., AD6) and higher order Address bits (AD7, ..., AD13) are split.

A method according to claim 19, wherein in the step of splitting the address data (AD0, ..., AD13) the address data are split into even address bits (AD0, AD2, ..., AD12) and odd address bits (AD1, AD3, ..., AD13).

Method according to one of Claims 19 to 21, - in which the selection circuit ( 300 ) is simultaneously driven by the first and second address data (AD0, ..., AD13) of the address (A) during the second part of the clock period of the clock signal (CK), - subsequently evaluating the first and second of the address data (AD0, .. ., AD13) of the address in the selection circuit ( 300 ) for selecting the at least one of the memory cells (SZ) for read or write access.

Method according to one of Claims 19 to 21, - in which the selection circuit ( 300 ) during the first part of the clock period of the clock signal (CK) from the first of the address data (AD0, ..., AD13) of the address and during the second part of the clock period of the clock signal (CK) from the second one of the address data (AD7, .. ., AD13) of the address, - subsequently evaluating the first of the address data (AD0, ..., AD6) of the address before evaluating the second of the address data (AD7, ..., AD13) of the address in the selection circuit ( 300 ) for selecting the at least one of the memory cells (SZ) for read or write access.