Die
Erfindung betrifft eine integrierte Schaltung zum Empfang von Daten,
die auf einem Speichermodul in einem Steuerchip zum Empfangen von Daten,
die von Speicherchips des Speichermoduls an den Steuerchip gesendet
werden, verwendbar ist.The
The invention relates to an integrated circuit for receiving data,
on a memory module in a control chip for receiving data,
sent from memory chips of the memory module to the control chip
become usable.
1 zeigt ein Speichermodul
M, auf dem Speicherchips 300a, ..., 300d platziert
sind. Zur Ansteuerung der Speicherchips werden an einen Steuerchip 1000 Steuersignale
SC beziehungsweise Datensignale D angelegt. Der Steuerchip 1000 umfasst eine
integrierte Schaltung 100 zum Empfang von Daten, die von
den Speicherchips 300a, ..., 300d an den Steuerchip 1000 gesendet
werden. Der Einfachheit halber sind Steuerleitungen und Datenleitungen
nur zwischen dem Speicherchip 300a und dem Steuerchip 1000 angeordnet.
Eine Steuereinheit 200 übernimmt
die Steuerung der integrierten Schaltung 100 zum Empfang
von Daten. Die Steuereinheit 200 steuert im Beispiel der 1 die integrierte Schaltung 100 mit
einem Taktsignal CLK, das beispielsweise eine Frequenz von 800 MHz
aufweist, und mit einem Taktsignal CLK_EN, das beispielsweise eine Frequenz
von 400 MHz aufweist, an. Des Weiteren wir die integrierte Schaltung
von einem Steuersignal RD_EN_INT angesteuert, das die Dauer einer
Datenfolge, die sogenannte Daten-Burstlänge, kennzeichnet. 1 shows a memory module M, on the memory chips 300a , ..., 300d are placed. To control the memory chips are to a control chip 1000 Control signals SC and data signals D applied. The control chip 1000 includes an integrated circuit 100 to receive data from the memory chips 300a , ..., 300d to the control chip 1000 be sent. For simplicity, control lines and data lines are only between the memory chip 300a and the control chip 1000 arranged. A control unit 200 takes over the control of the integrated circuit 100 for receiving data. The control unit 200 controls in the example of 1 the integrated circuit 100 with a clock signal CLK having, for example, a frequency of 800 MHz, and with a clock signal CLK_EN having, for example, a frequency of 400 MHz. Furthermore, the integrated circuit is driven by a control signal RD_EN_INT, which characterizes the duration of a data sequence, the so-called data burst length.
Die
Bedeutung der Steuersignale, die zwischen der Steuereinheit 200 und
der integrierten Schaltung 100 zum Empfang von Daten und
zwischen dem Speicherchip 300a und der integrierten Schaltung 100 übertragen
werden, wird nachfolgend anhand von 2 und 3 erläutert.The importance of control signals between the control unit 200 and the integrated circuit 100 for receiving data and between the memory chip 300a and the integrated circuit 100 will be transmitted below by means of 2 and 3 explained.
Die
integrierte Schaltung 100 ist über einen Steuer- und Adressbus
CA mit dem Speicherchip 300a verbunden. Neben Adresssignalen
zum Zugriff auf eine bestimmte Speicherzelle innerhalb des Speicherchips 300a überträgt die integrierte
Schaltung 100 über
den Steuer- und Adressbus auch Steuersignale wie beispielsweise
ein Zeilenauswahlsignal RAS oder ein Spaltenauswahlsignal CAS. Über das Zeilen-
und Spaltenauswahlsignal lässt
sich innerhalb eines Speicherzellenfeldes des angesteuerten Speicherchips
eine Zeilenleitung (Wortleitung) und eine Spaltenleitung (Bitleitung)
auswählen.
Dadurch lässt
sich eine im Kreuzungspunkt der Zeilen- und Spaltenleitung liegende
Speicherzelle beispielsweise für
einen Lesezugriff auswählen.The integrated circuit 100 is via a control and address bus CA with the memory chip 300a connected. In addition to address signals for access to a specific memory cell within the memory chip 300a transmits the integrated circuit 100 via the control and address bus also control signals such as a row select signal RAS or a column select signal CAS. Via the row and column selection signal, a row line (word line) and a column line (bit line) can be selected within a memory cell array of the driven memory chip. As a result, a memory cell located at the intersection of the row and column lines can be selected, for example, for a read access.
2 zeigt einen Zustandswechsel
des Spaltenauswahlsignals CAS, mit dem der Speicherchip 300a über den
Steuer- und Adressbus zur Adressierung einer Speicherzelle angesteuert
wird. Nachdem der Speicherchip 300a das Spaltenauswahlsignal
CAS empfangen hat, werden im Allgemeinen aus dem Speicherchip 300a vier
bis acht Daten ausgelesen. Die einzelnen Daten werden über einen Datenbus
DQ an die integrierte Schaltung 100 transferiert. Der Datenbus
DQ ist innerhalb der integrierten Schaltung 100 mit einer
Datenempfangsschaltung verbunden. 2 shows a state change of the column selection signal CAS, with which the memory chip 300a is controlled via the control and address bus for addressing a memory cell. After the memory chip 300a the column select signal CAS has received are generally from the memory chip 300a four to eight data read out. The individual data are sent via a data bus DQ to the integrated circuit 100 transferred. The data bus DQ is within the integrated circuit 100 connected to a data receiving circuit.
Zur
Aktivierung einer Datenempfangsschaltung innerhalb der integrierten
Schaltung 100 zum Einlesen der von dem Speicherchip 300a ausgesandten
Daten, steuert der Speicherchip 300a die integrierte Schaltung 100 mit
einem Datentaktsignal DQS an. 2 zeigt
in der dritten Signalzeile den Verlauf des Datentaktsignals DQS.
Ausgehend von einem mittleren Potenzial PM, beispielsweise einem Potenzial
von 700 mV wird an einen Datentaktanschluss der integrierten Schaltung 100 ein
Zustandsübergang
des Datentaktsignals DQS von dem mittleren Po tenzialpegel PM in
einen niedrigen Potenzialpegel PU angelegt. Während einer Präambel, während der
Zeitdauer t1, von beispielsweise zwei Taktzyklen verbleibt das Datentaktsignal
DQS auf dem niedrigen Potenzialpegel PU. Danach erfolgen während einer
Zeit t2 mehrere Zustandsübergänge des Datentaktsignals
zwischen dem niedrigen Potenzialpegel PU und einem hohen Potenzialpegel
PO. Zu steigenden und fallenden Flanken des Datentaktsignal wird
von der integrierten Schaltung 100 jeweils ein Datensignal
D0, D1, D2 und D3 eines Datensatzes eingelesen. Nach dem Einlesen
des letzten Datums D3 verbleibt das Datentaktsignal DQS während einer
Zeitdauer t3, während
einer Postambel des Datentaktsignals, auf dem niedrigen Potenzialpegel
PU, von dem es anschließend
wieder auf den mittleren Potenzialpegel PM ansteigt.To activate a data receiving circuit within the integrated circuit 100 for reading in from the memory chip 300a emitted data, controls the memory chip 300a the integrated circuit 100 with a data clock signal DQS on. 2 shows in the third signal line the course of the data clock signal DQS. Starting from a mean potential PM, for example, a potential of 700 mV is applied to a data clock connection of the integrated circuit 100 a state transition of the data clock signal DQS from the mean potential level PM is applied to a low potential level PU. During a preamble, during the time period t1 of, for example, two clock cycles, the data clock signal DQS remains at the low potential level PU. Thereafter, during a time t2, a plurality of state transitions of the data clock signal occur between the low potential level PU and a high potential level PO. To rising and falling edges of the data clock signal is from the integrated circuit 100 in each case a data signal D0, D1, D2 and D3 of a data record is read. After reading in the last data D3, the data clock signal DQS remains at the low potential level PU during a time period t3, during a postamble of the data clock signal, from which point it subsequently rises again to the middle potential level PM.
Zum
Empfang der Daten D0, D1, D2 und D3 des Datensatzes ist der Datenbus
DQ mit einer Empfangsschaltung der integrierten Schaltung 100 verbunden.
Zur sicheren Detektion der Daten wird die Empfangsschaltung während der
Präambel
des Datentaktsignals DQS, während
der Zeitdauer t1, aktiviert. Während
der Zeitdauer t2 empfängt
sie synchron zu den steigenden und fallenden Flanken des Datentaktsignals
die über
den Datenbus DQ übertragendenden
Daten D0, D1, D2 und D3. Während
der Postambel das Datentaktsignals zum Zeitpunkt t3 wird die Empfangsschaltung
wieder deaktiviert.To receive the data D0, D1, D2 and D3 of the data set is the data bus DQ with a receiving circuit of the integrated circuit 100 connected. For reliable detection of the data, the receiving circuit is activated during the preamble of the data clock signal DQS, during the time period t1. During the period t2, it receives, in synchronism with the rising and falling edges of the data clock signal, the data D0, D1, D2 and D3 transmitted via the data bus DQ. During the postamble the data clock signal at time t3, the receiving circuit is deactivated again.
Die
Entscheidungsschwelle der Empfangsschaltung zum Empfang des Datentaktsignals
liegt im Allgemeinen auf dem mittleren Potenzialpegel PM. Problematisch
ist jedoch, dass es aufgrund von geringfügigen Spannungsschwankungen,
beispielsweise aufgrund von Rauschen oder einer Fehlanpassung zu
geringfügigen
Spannungsschwankungen auf dem Datentaktbus kommt, selbst wenn keine
Datenfolge empfangen wird. Somit wird die Empfangs schaltung zum
Empfang der Daten D0, D1, D2 und D3 fälschlicherweise aktiviert,
obwohl über
den Datenbus DQ keine gültigen
Daten übertragen
werden.The decision threshold of the receiving circuit for receiving the data clock signal is generally at the middle potential level PM. The problem, however, is that due to slight voltage fluctuations, for example due to noise or a mismatch, slight voltage fluctuations occur on the data clock bus, even if no data sequence is received. Thus, the reception becomes circuit for receiving the data D0, D1, D2 and D3 erroneously activated, although on the data bus DQ no valid data is transmitted.
Zur
Aktivierung der Empfangsschaltung für das Datentaktsignal steuert
die Steuereinheit 200 daher die integrierte Schaltung 100 eine
vordefinierte Zeit nach Aussendung des Spaltenauswahlsignals CAS
mit dem Steuersignal RD_EN_INT an. 3 zeigt
dazu einen Zustandswechsel des Steuersignals RD_EN_INT von einem
niedrigen Pegel in einen hohen Pegel. Die Zeitdauer BL, während der
das Steuersignal RD_EN_INT den hohen Pegel aufweist, entspricht
einer Zeitdauer, die zum Übertragen
eines kompletten Datensatzes aus den Daten D0, D1, D2 und D3 bei
einem Lesezugriff auf den Speicherchip 300a benötigt wird.
Nach einer Zeitdauer ft nach der steigenden Flanke des Steuersignals
RD_EN_INT wird die integrierte Schaltung 100 über einen
Datentaktbus DQB von einem Datentaktsignal DQS angesteuert.To activate the receiving circuit for the data clock signal controls the control unit 200 hence the integrated circuit 100 a predefined time after transmission of the column selection signal CAS with the control signal RD_EN_INT. 3 shows a change of state of the control signal RD_EN_INT from a low level to a high level. The period of time BL during which the control signal RD_EN_INT has the high level corresponds to a time duration necessary for transmitting a complete data record from the data D0, D1, D2 and D3 during a read access to the memory chip 300a is needed. After a period of time ft after the rising edge of the control signal RD_EN_INT, the integrated circuit 100 is driven by a data clock signal DQS via a data clock bus DQB.
3 zeigt ein Signaldiagramm
bei dem der Abstand ft1 zwischen der steigenden Flanke des Steuersignals
RD_EN_INT und dem Beginn der Präambel
des Datentaktsignals DQS sehr kurz ist. In dem darunter angeordneten
Diagramm ist der Abstand ft2 zwischen den beiden Flanken sehr viel
größer. Dies
ist beispielsweise darauf zurückzuführen, dass
im unteren Fall ein Speicherchip ausgelesen wird, der von dem Steuerchip 1000 weiter
entfernt ist als der Speicherchip, der im oberen Diagramm ausgelesen
wird. 3 shows a signal diagram in which the distance ft1 between the rising edge of the control signal RD_EN_INT and the beginning of the preamble of the data clock signal DQS is very short. In the diagram below, the distance ft2 between the two flanks is much larger. This is due, for example, to the fact that in the lower case a memory chip is read out from the control chip 1000 further away than the memory chip, which is read in the upper diagram.
Bei
einem Speichermodul mit mehreren Speicherchips, die an unterschiedlichen
Positionen des Speichermoduls platziert sind, tritt jedoch das Problem
auf, dass der Zeitabstand zwischen der steigenden Flanke des Steuersignals
RD_EN_INT zur Kennzeichnung eines anstehenden Lesezugriffs und dem
Auftreten einer Präambel
des Datentaktsignals DQS an der integrierten Schaltung 100 undefiniert
ist. Dies ist beispielsweise auf die unterschiedlichen Signallaufzeiten,
die zwischen verschiedenen Speicherchips und dem Steuerchip auftreten,
zurückzuführen. Ebenso
treten innerhalb eines Speicherchips nach dem Empfang des Spaltenauswahlsignals
CAS unbestimmte Verzögerungszeiten
auf, bis der Speicherchip mit der Aussendung des Datentaktsignals
und dem Aussenden von Daten antwortet. Aufgrund des nicht definierten
zeitlichen Abstandes zwischen einer steigenden Flanke des Steuersignals
RD_EN_INT, die von der Steuereinheit 200 erzeugt wird,
und der Präambel
des Datentaktsignals DQS, das von dem auszulesenden Speicherchip
erzeugt wird, lässt
sich die Empfangsschaltung zur Detektion des Datentaktsignals und
somit auch die Empfangsschalung zur Detektion eines Datensatzes
nicht zuverlässig
aktivieren.However, in a memory module having a plurality of memory chips placed at different positions of the memory module, there is a problem that the interval between the rising edge of the control signal RD_EN_INT for designating a pending read access and the occurrence of a preamble of the data clock signal DQS on the integrated circuit 100 is undefined. This is due, for example, to the different signal propagation times that occur between different memory chips and the control chip. Likewise, indefinite delay times occur within a memory chip after receipt of the column selection signal CAS until the memory chip responds to the transmission of the data clock signal and to the transmission of data. Due to the undefined time interval between a rising edge of the control signal RD_EN_INT, the control unit 200 is generated, and the preamble of the data clock signal DQS, which is generated by the memory chip to be read, the receiving circuit for detecting the data clock signal and thus the receiving form for the detection of a record can not be reliably activated.
Die
Aufgabe der vorliegenden Erfindung ist es, eine integrierte Schaltung
zum Empfang von Daten anzugeben, mit der sich eine Empfangsschaltung zum
Empfang eines Datensatzes, während
der Zeit, während
der an einem Datenanschluss Daten anliegen, zum Empfang dieser Daten
zuverlässig
aktivieren lässt.The
The object of the present invention is an integrated circuit
for receiving data, with which a receiving circuit for
Receiving a record while
the time while
which are present at a data port, data for receiving this data
reliable
activate.
Die
Aufgabe wird gelöst
durch eine integrierte Schaltung zum Empfang von Daten mit einem
Datenanschluss zum Anlegen von Daten eines Datensatzes, mit einem
ersten Steueranschluss zum Anlegen eines ersten Steuersignals und
mit einem zweiten Steueranschluss zum Anlegen eines zweiten Steuersignals.
Die integrierte Schaltung weist des Weiteren eine Speicherschaltung
zum Speichern eines Datums mit einem Steueranschluss zum Anlegen
des ersten Steuersignals auf. Die Speicherschaltung ist derart ausgebildet,
dass bei einem Zustandsübergang
des ersten Steuersignals an dem Steueranschluss der Speicherschaltung
ein an dem Datenanschluss anliegendes Datum in der Speicherschaltung
gespeichert wird. Die integrierte Schaltung umfasst darüber hinaus
einen steuerbaren Schalter und eine Steuerschaltung zur Steuerung
des steuerbaren Schalters. Die Steuerschaltung ist derart ausgebildet, dass
sie den steuerbaren Schalter leitend steuert, wenn das erste Steuersignal
vor dem Anlegen eines ersten Datums eines Datensatzes an den Datenanschluss
einen ersten Pegel aufweist und die Steuerschaltung von dem zweiten
Steuersignal angesteuert worden ist. Ferner ist die Steuerschaltung
derart ausgebildet, dass sie den steuerbaren Schalter sperrt, wenn
das erste Steuersignal nach dem Anlegen eines letzten Datums des
Datensatzes an den Datenanschluss den ersten Pegel aufweist.The
Task is solved
by an integrated circuit for receiving data with a
Data connection for creating data of a data record, with a
first control terminal for applying a first control signal and
with a second control terminal for applying a second control signal.
The integrated circuit further includes a memory circuit
for storing a date with a control port for creation
of the first control signal. The memory circuit is designed such
that at a state transition
the first control signal at the control terminal of the memory circuit
a data present in the memory circuit at the data terminal
is stored. The integrated circuit also includes
a controllable switch and a control circuit for control
of the controllable switch. The control circuit is designed such that
it controls the controllable switch when the first control signal
before creating a first date of a record to the data port
has a first level and the control circuit of the second
Control signal has been activated. Further, the control circuit
is formed such that it blocks the controllable switch when
the first control signal after the creation of a last date of the
Record to the data terminal has the first level.
Gemäß einer
Weiterbildung umfasst die integrierte Schaltung eine Detektorschaltung
zum Detektieren eines Pegels des ersten Steuersignals, die ein drittes
Steuersignal erzeugt. Die Detektorschaltung ist derart ausgebildet,
dass sie das dritte Steuersignal mit einem ersten Zustand erzeugt,
wenn das erste Steuersignal einen Zustandsübergang in den ersten Pegel
vollzieht, und sie das dritte Steuersignal mit einem zweiten Zustand
erzeugt, wenn das erste Steuersignal einen Zustandsübergang
in den zweiten Pegel vollzieht. Die Steuerschaltung wird von dem
dritten Steuersignal angesteuert.According to one
Further, the integrated circuit comprises a detector circuit
for detecting a level of the first control signal, which is a third
Control signal generated. The detector circuit is designed such
that it generates the third control signal with a first state,
when the first control signal is a state transition to the first level
and the third control signal with a second state
generated when the first control signal a state transition
to the second level. The control circuit is of the
controlled third control signal.
Nach
einem weiteren Merkmal weist die erfindungsgemäße integrierte Schaltung einen
Taktanschluss zum Anlegen eines Taktsignals auf. Die Steuerschaltung
umfasst eine Zählerschaltung
mit einer Registerschaltung und einem Zähler. Die Zählerschaltung weist einen Taktanschluss
zum Anlegen des Taktsignals, einen ersten Steueranschluss zum Anlegen
des dritten Steuersignals und einen Ausgangsanschluss zur Erzeugung
eines Ausgangssignals auf. Die Zählerschaltung
ist derart ausgebildet, dass sie beim Auftreten eines Taktpulses
des Taktsignals ausgehend von einem Startwert einen Zählerstand
des Zählers
verändert,
wenn die Steuerschaltung von dem zweiten Steuersignal angesteuert
wird. Die Zählerschaltung
ist darüber
hinaus derart ausgebildet, dass der Zählerstand des Zählers in
der Registerschaltung gespeichert wird, wenn der erste Steueranschluss
der Zählerschaltung
von einem Zustandswechsel des dritten Steuersignals angesteuert wird.
Die Zählerschaltung
ist des Weiteren derart ausgebildet, dass sie einen Zustand des
Ausgangssignals in Abhängigkeit
von dem in der Registerschaltung gespeicherten Zählerstand erzeugt.According to a further feature, the integrated circuit according to the invention has a clock connection for applying a clock signal. The control circuit comprises a counter circuit with a register circuit and a counter. The counter circuit has a clock terminal for applying the clock signal, a first control terminal for applying the third control signal and an off output terminal for generating an output signal. The counter circuit is designed such that when a clock pulse of the clock signal occurs, starting from a start value, it changes a counter reading of the counter when the control circuit is actuated by the second control signal. The counter circuit is also designed such that the count of the counter is stored in the register circuit when the first control terminal of the counter circuit is driven by a state change of the third control signal. The counter circuit is further configured to generate a state of the output signal in response to the count stored in the register circuit.
Bei
einer anderen Ausführungsform
der integrierten Schaltung umfasst die Zählerschaltung einen zweiten
Steueranschluss zum Anlegen eines Aktivierungssignals. Die Zählerschaltung
ist derart ausgebildet, dass sie in Abhängigkeit von einem Zustand des
Aktivierungssignals den Zählerstand
des Zählers verändert oder
den Zählerstand
auf den Startwert zurücksetzt.at
another embodiment
of the integrated circuit, the counter circuit comprises a second one
Control terminal for applying an activation signal. The counter circuit
is formed to be a function of a state of
Activation signal the meter reading
of the counter changed or
the counter reading
reset to the starting value.
Nach
einer weiteren Ausgestaltung der integrierten Schaltung umfasst
die Steuerschaltung eine Verzögerungsschaltung.
Die Verzögerungsschaltung enthält mehrere
Register, die zu einem Schieberegister verschaltet sind, einen Taktanschluss
zum Anlegen des Taktsignals, einen Eingangsanschluss zum Anlegen
des zweiten Steuersignals, einen Steueranschluss, dem das Ausgangssignal
der Zählerschaltung
zuführbar
ist, und einen ersten Ausgangsanschluss zum Auslesen eines der Register
des Schieberegisters. Das zweite Steuersignal ist über den Eingangsanschluss
der Verzögerungsschaltung
einem Register des Schieberegisters zuführbar. Die Verzögerungsschaltung
ist derart ausgebildet, dass sie das zweite Steuersignal bei je dem
Auftreten eines Taktpulses des Taktsignals innerhalb des Schieberegisters
um eine Registerposition verschiebt. Des Weiteren ist die Verzögerungsschaltung
derart ausgebildet, dass eines der Register des Schieberegisters
in Abhängigkeit
von dem Zustand des Ausgangssignals an dem ersten Ausgangsanschluss
der Verzögerungsschaltung
auslesbar ist.To
a further embodiment of the integrated circuit
the control circuit has a delay circuit.
The delay circuit contains several
Registers, which are connected to a shift register, a clock connection
for applying the clock signal, an input terminal for application
of the second control signal, a control terminal which receives the output signal
the counter circuit
supplied
, and a first output terminal for reading one of the registers
of the shift register. The second control signal is via the input terminal
the delay circuit
a register of the shift register fed. The delay circuit
is formed such that it receives the second control signal at each
Occurrence of a clock pulse of the clock signal within the shift register
moves by one register position. Furthermore, the delay circuit
formed such that one of the registers of the shift register
dependent on
from the state of the output signal at the first output terminal
the delay circuit
is readable.
Weitere
Ausgestaltungsformen der integrierten Schaltung zum Empfang von
Daten sind den Unteransprüchen
zu entnehmen.Further
Embodiments of the Integrated Circuit for Receiving
Data are the dependent claims
refer to.
Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der vorliegenden Erfindung zeigen, näher erläutert.The
Invention will be described below with reference to figures, the embodiments
of the present invention, explained in more detail.
Es
zeigen:It
demonstrate:
1 ein
Speichermodul mit Speicherchips und einem Steuerchip zum Empfang
von Daten, 1 a memory module with memory chips and a control chip for receiving data,
2 ein
Zustandsdiagramm von Daten- und Steuersignalen, die zwischen einem
Speicherchip und einem Steuerchip beim Empfang von Daten ausgetauscht
werden, 2 a state diagram of data and control signals exchanged between a memory chip and a control chip upon receipt of data,
3 ein
Zustandsdiagramm von Daten- und Steuersignalen bei einem Lesezugriff
auf verschiedene Speicherchips, 3 a state diagram of data and control signals in a read access to various memory chips,
4 eine
integrierte Schaltung zum Empfang von Daten, 4 an integrated circuit for receiving data,
5 eine
Ausführungsform
einer Steuerschaltung zur Erzeugung eines Steuersignals zu einer
Aktivierung einer Empfangsschaltung zum Empfang von Daten, 5 an embodiment of a control circuit for generating a control signal for activating a receiving circuit for receiving data,
6 eine
Ausführungsform
einer Zählerschaltung
der Steuerschaltung, 6 an embodiment of a counter circuit of the control circuit,
7 ein
Zustandsdiagramm von Steuersignalen der Zählerschaltung, 7 a state diagram of control signals of the counter circuit,
8 eine
Ausführungsform
einer Verzögerungsschaltung
der Steuerschaltung, 8th an embodiment of a delay circuit of the control circuit,
9 ein
Zustandsdiagramm mit internen Steuersignalen der Steuerschaltung
zum Empfang von Daten eines Datensatzes, 9 a state diagram with internal control signals of the control circuit for receiving data of a data set,
10 ein
Zustandsdiagramm mit internen Steuersignalen der Steuerschaltung
zum Empfang von aufeinander folgenden Datensätzen. 10 a state diagram with internal control signals of the control circuit for receiving successive records.
4 zeigt
eine integrierte Schaltung zum Empfang von Daten, die von einem
Speicherchip eines Speichermoduls einem Steuerchip zugeführt werden.
Die integrierte Schaltung weist einen Steueranschluss S100a1 zum
Anlegen des Datentaktsignals DQS und einen Steueranschluss S100a2
zum Anlegen eines zu dem Datentaktsignal DQS komplementären Datentaktsignals/DQS
auf. Eine Detektorschaltung 110, die beispielsweise als
ein Komparator ausgebildet ist, erzeugt in Abhängigkeit von einem Zustand
des Datentaktsignals DQS und des komplementären Datentaktsignals/DQS ausgangsseitig
ein Steuersignal PREDET. Der Schwellwert des Komparators ist dabei
auf einen Wert eingestellt, der geringfügig unterhalb des mittleren
Spannungspotenzials PM der 2 liegt.
Somit entsteht an dem Komparator ausgangsseitig ein in Bezug auf
den Duty Cycle geringfügig
verzerrtes Steuersignal PREDET. 4 shows an integrated circuit for receiving data which are supplied from a memory chip of a memory module to a control chip. The integrated circuit has a control terminal S100a1 for applying the data clock signal DQS and a control terminal S100a2 for applying a data clock signal / DQS complementary to the data clock signal DQS. A detector circuit 110 , which is formed for example as a comparator, generates in response to a state of the data clock signal DQS and the complementary data clock signal / DQS the output side, a control signal PREDET. The threshold value of the comparator is set to a value which is slightly below the mean voltage potential PM of the 2 lies. Thus arises on the output side of the comparator with respect to the duty cycle slightly distorted control signal PREDET.
Des
Weiteren ist an den Steueranschluss S100a1 und an den Steueranschluss
S100a2 eine weitere Empfangsschaltung 120 angeschlossen.
Die Empfangsschaltung 120 detektiert einen Kreuzungspunkt,
an dem sich der Verlauf des Datentaktsignals DQS und des komplementären Datentaktsignals/DQS
schneiden. Die Empfangsschaltung 120 ist über einen
steuerbaren Schalter 170 mit einer Verzögerungsschaltung 140 verbunden.
Durch die Verzögerungsschaltung 140 werden
steigende und fallende Flanken eines Ausgangssignals der Empfangsschaltung 120 synchron
zu einer mittleren Position eines Datensignals D0, D1, D2 und D3,
wie in 2 und 3 gezeigt, erzeugt. Das von
der Empfangsschaltung 120 erzeugte Datentaktsignal weist
somit steigende und fallende Flanken während der Zeit auf, während der
an einem Datenanschluss D100 ein Datensignal anliegt.Furthermore, the control terminal S100a1 and the control terminal S100a2 have another receiving circuit 120 connected. The receiving circuit 120 detects a crossing point at which the course of the data clock signal DQS and the complementary data clock signal / DQS intersect. The receiving circuit 120 is via a controllable switch 170 with a delay circuit 140 connected. By the delay circuit 140 are rising and falling edges of an output signal of the receiving circuit 120 synchronous with a middle position of a data signal D0, D1, D2 and D3 as in 2 and 3 shown, generated. That of the receiving circuit 120 generated data clock signal thus has rising and falling edges during the time during which applied to a data terminal D100, a data signal.
Der
Datenanschluss D100 ist über
eine weitere Empfangsschaltung 10 mit einer Registerschaltung 160 verbunden.
Zu steigenden und fallenden Flanken des Datentaktsignals werden
die von der Empfangsschaltung 10 empfangenen Daten in den Registern
der Registerschaltung 160 zwischengespeichert. Von dort
werden sie an die Steuereinheit 200 übertragen.The data terminal D100 is via another receiving circuit 10 with a register circuit 160 connected. To rising and falling edges of the data clock signal are from the receiving circuit 10 received data in the registers of the register circuit 160 cached. From there they will be sent to the control unit 200 transfer.
Der
steuerbare Schalter 170, über den das Datentaktsignal
auf die Verzögerungsschaltung
geschaltet wird, wird von einer Steuerschaltung 130 in einen
leitenden oder sperrenden Zustand gesteuert. Die Steuerschaltung 130 steuert
den steuerbaren Schalter leitend, sobald die Präambel des Datentaktsignals
von der Detektorschaltung 110 detektiert wird, wenn die
Steuerschaltung zuvor an einem Steueranschluss S100b von der Steuereinheit 200 von dem
Steuersignal RD_EN_INT angesteuert worden ist. Die Steuerschaltung 130 gewährleistet,
dass der steuerbare Schalter 170 für die Zeit zwischen der Präambel des
Datentaktsignals und der Postambel des Datentaktsignals leitend
gesteuert ist. Dadurch ist sichergestellt, dass nur zu denjenigen
Zeitpunkten, an denen an dem Datenanschluss D100 tatsächlich Datensignale
zu erwarten sind, in die Register der Registerschaltung 160 Daten
eingelesen werden.The controllable switch 170 , via which the data clock signal is switched to the delay circuit, is controlled by a control circuit 130 controlled in a conducting or blocking state. The control circuit 130 controls the controllable switch conductive as soon as the preamble of the data clock signal from the detector circuit 110 is detected when the control circuit previously at a control terminal S100b from the control unit 200 has been driven by the control signal RD_EN_INT. The control circuit 130 ensures that the controllable switch 170 is conductively controlled for the time between the preamble of the data clock signal and the postamble of the data clock signal. This ensures that only at those points in time at which data signals are actually to be expected at the data terminal D100, into the registers of the register circuit 160 Data is read.
5 zeigt
eine Ausführungsform
der inneren Schaltungsstruktur der Steuerschaltung 130 zur Erzeugung
eines Steuersignals RCV_EN zur Steuerung des steuerbaren Schalters 170.
Die Schaltung weist einen Taktanschluss C100a zum Anlegen eines Taktsignals
CLK, das beispielsweise von der Steuereinheit 200 mit einer
Frequenz von 800 MHz erzeugt wird. Des Weiteren weist die Steuerschaltung
einen Taktanschluss C100b zum Anlegen eines Taktsignals CLK_EN auf,
das ebenfalls von der Steuereinheit 200 mit einer Frequenz
von beispielsweise 400 MHz erzeugt wird. Darüber hinaus wird die Steuerschaltung 130 von
der Steuereinheit 200 an ihrem Steueranschluss S100b von
dem Steuersignal RD_EN_INT angesteuert. 5 shows an embodiment of the internal circuit structure of the control circuit 130 for generating a control signal RCV_EN for controlling the controllable switch 170 , The circuit has a clock terminal C100a for applying a clock signal CLK, for example from the control unit 200 generated at a frequency of 800 MHz. Furthermore, the control circuit has a clock terminal C100b for applying a clock signal CLK_EN, which is also supplied by the control unit 200 is generated at a frequency of, for example, 400 MHz. In addition, the control circuit 130 from the control unit 200 at its control terminal S100b driven by the control signal RD_EN_INT.
Das
Steuersignal RD_EN_INT wird einem Eingangsanschluss eines Flip-Flops
FF0 zugeführt, das
von positiven Pulsen des Taktsignals CLK_EN an einem Aktivierungsanschluss
EN aktiviert wird. Der Takteingang des Flip-Flops FF0 wird von dem
Taktsignal CLK angesteuert. Das Flip-Flop FF0 dient zur Zwischenspeicherung
des Steuersignals RD_EN_INT und erzeugt ausgangsseitig, um eine Taktperiode
des Taktsignals CLK verzögert,
das Steuersignal RD_EN_LATCH. Die Steuerschaltung weist des Weiteren
eine Zählerschaltung
X0 auf, die an einem Taktanschluss CX0 von dem Taktsignal CLK und
an einem Steueranschluss LX0 von dem von der Detektorschaltung 110 erzeugten
Steuersignal PREDET angesteuert wird. Die Zählerschaltung umfasst Steueranschlüsse G1X0,
G2X0 und RX0. Sie erzeugen an einem Ausgangsanschluss OX0 ein Ausgangssignal
N, das einer Verzögerungsschaltung X1
zugeführt
wird.The control signal RD_EN_INT is supplied to an input terminal of a flip-flop FF0 which is activated by positive pulses of the clock signal CLK_EN at an activation terminal EN. The clock input of the flip-flop FF0 is driven by the clock signal CLK. The flip-flop FF0 is used for latching the control signal RD_EN_INT and generates on the output side, delayed by one clock period of the clock signal CLK, the control signal RD_EN_LATCH. The control circuit further comprises a counter circuit X0 connected to a clock terminal CX0 from the clock signal CLK and to a control terminal LX0 from that of the detector circuit 110 generated control signal PREDET is driven. The counter circuit includes control terminals G1X0, G2X0 and RX0. They generate at an output terminal OX0 an output signal N, which is supplied to a delay circuit X1.
Die
Verzögerungsschaltung
X1 weist einen Eingangsanschluss INX1 zum Anlegen des Steuersignals
RD_EN_LATCH, einen Taktanschluss CX1 zum Anlegen des Taktsignals
CLK sowie einen Ausgangsanschluss OX1 zur Erzeugung eines Steuersignals
RD_EN_DELAY und einen Ausgangsanschluss EX1 zur Erzeugung eines
Zustandssignals EMPTY_N auf. Das Zustandssignal EMPTY_N wird eingangsseitig
einem Oder-Gatter OR0 zugeführt, das
auch von dem Steuersignal RD_EN_LATCH angesteuert wird. Das Oder-Gatter OR0 erzeugt
ausgangsseitig ein Aktivierungssignal PHP_RES_N das dem Steueranschluss
RX0 der Zählerschaltung
X0 zugeführt
wird. Ebenso wird das Steuersignal PHP_RES_N einem Setzeingang SF1
eines Flip-Flops FF1 sowie einem Setzeingang SF2 eines Flip-Flops
FF2 zugeführt.The
delay circuit
X1 has an input terminal INX1 for applying the control signal
RD_EN_LATCH, a clock terminal CX1 for applying the clock signal
CLK and an output terminal OX1 for generating a control signal
RD_EN_DELAY and an output terminal EX1 for generating a
State signal EMPTY_N on. The status signal EMPTY_N is input side
fed to an OR gate OR0, the
is also controlled by the control signal RD_EN_LATCH. The OR gate OR0 is generated
on the output side an activation signal PHP_RES_N that the control terminal
RX0 of the counter circuit
X0 supplied
becomes. Similarly, the control signal PHP_RES_N a set input SF1
a flip-flop FF1 and a set input SF2 of a flip-flop
FF2 supplied.
Das
Flip-Flop FF1 ist eingangsseitig mit dem Massepotenzial verbunden.
Es erzeugt ausgangsseitig ein Steuersignal CNT1, das dem Steueranschluss G1X0
der Zählerschaltung
sowie einem Eingangsanschluss DF2 des Flip-Flops FF2 zugeführt wird.
Die beiden Flip-Flops FF1 und FF2 werden an ihren Takteingängen von
dem negierten Steuersignal PREDET angesteuert. Das Flip-Flop FF2 erzeugt
ausgangsseitig ein Steuersignal CNT2, das dem Steueranschluss G2X0
der Zählerschaltung
zugeführt
wird. Die Steuersignale CNT1 und CNT2 werden ferner einem Oder-Gatter OR1 zugeführt, das
ausgangsseitig ein Steuersignal PHP_DIS erzeugt, das negiert einem
Reset-Eingang RL0 einer Kippschaltung LAT0 zugeführt wird.The
Flip-flop FF1 is connected to the ground potential on the input side.
On the output side, it generates a control signal CNT1, which is the control terminal G1X0
the counter circuit
and an input terminal DF2 of the flip-flop FF2 is supplied.
The two flip-flops FF1 and FF2 are at their clock inputs of
the negated control signal PREDET driven. The flip-flop FF2 generates
on the output side, a control signal CNT2, the control terminal G2X0
the counter circuit
supplied
becomes. The control signals CNT1 and CNT2 are further supplied to an OR gate OR1, which
output side generates a control signal PHP_DIS, which negates one
Reset input RL0 a flip-flop LAT0 is supplied.
Das
Zustandssignal EMPTY_N sowie das Steuersignal PREDET werden negiert
einem Und-Gatter AND0 zugeführt,
das auch von dem Steuersignal RD_EN_LATCH angesteuert wird. Das Und-Gatter
AND0 erzeugt an einem Ausgangsanschluss AA0 ein Steuersignal VALID_ENTRY_SET, das
einem Setzeingang SL0 der Kippschaltung LAT0 zugeführt wird.
Die Kippschaltung LAT0 erzeugt ausgangsseitig ein Steuersignal VALID_ENTRY,
das zusammen mit einem Ausgangssignal RD_EN_DELAY der Verzögerungsschaltung
X1 einem Oder-Gatter OR2 zugeführt
wird. Das Oder-Gatter OR2 ist über seinen
Ausgangsanschluss mit einem Eingangsanschluss DL1 einer Kippschaltung
LAT1 verbunden, die von dem Steuersignal PREDET an einem Aktivierungsanschluss
ENL1 aktivierbar ist. Die Kippschaltung LAT1 erzeugt ausgangsseitig
das Steuersignal RCV_EN zur Steuerung des steuerbaren Schalters 170.The state signal EMPTY_N and the control signal PREDET are negated fed to an AND gate AND0, which is also driven by the control signal RD_EN_LATCH. The AND gate AND0 generates at an output terminal AA0 a control signal VALID_ENTRY_SET, which is supplied to a set input SL0 of the flip-flop LAT0. The flip-flop LAT0 generates on the output side a control signal VALID_ENTRY, which is supplied together with an output signal RD_EN_DELAY the delay circuit X1 an OR gate OR2. The OR gate OR2 is connected via its output terminal to an input terminal DL1 of a flip-flop LAT1, which can be activated by the control signal PREDET at an activation terminal ENL1. The flip-flop circuit LAT1 generates on the output side the control signal RCV_EN for controlling the controllable switch 170 ,
Im
Folgenden wird kurz die Funktionsweise der Steuerschaltung 130 umrissen.
Die Verzögerungsschaltung
X1 enthält
ein Schieberegister, in das der in 3 gezeigte
Puls des Steuersignals RD_EN_INT beziehungsweise RD_EN_LATCH bei seinem
Auftreten an dem Steueranschluss S100b eingelesen wird. Zu jeder
halben Taktperiode des Taktsignals CLK wird der Steuerpuls RD_EN_LATCH innerhalb
des Schieberegisters in der Verzögerungsschaltung
X1 um eine Position verschoben. Das Zustandssignal EMPTY_N kennzeichnet,
ob innerhalb des Schieberegisters einen solcher Steuerpuls verschoben
wird. Wenn an dem Eingangsanschluss INX1 der Verzögerungsschaltung
ein Steuerpuls auftritt und in das Schieberegister der Verzögerungsschaltung
eingelesen wird, wird das Zustandssignal EMPTY_N gesetzt. Das Zustandssignal
EMPTY_N wird erst dann wieder zurück gesetzt, wenn der Steuerpuls
das Schieberegister durchlaufen hat. Ein Zustand "0" des Zustandssignals EMPTY_N zeigt an, dass
innerhalb des Schieberegisters kein Steuerpuls verschoben wird.
Alle Register des Schieberegisters weisen dann beispielsweise den
Zustand "0" auf.The following briefly describes the operation of the control circuit 130 outlined. The delay circuit X1 contains a shift register into which the in 3 shown pulse of the control signal RD_EN_INT or RD_EN_LATCH is read in its occurrence at the control terminal S100b. At every half clock period of the clock signal CLK, the control pulse RD_EN_LATCH within the shift register in the delay circuit X1 is shifted by one position. The state signal EMPTY_N indicates whether such a control pulse is shifted within the shift register. When a control pulse occurs at the input terminal INX1 of the delay circuit and is read into the shift register of the delay circuit, the state signal EMPTY_N is set. The state signal EMPTY_N is only reset when the control pulse has passed through the shift register. A state "0" of the state signal EMPTY_N indicates that no control pulse is shifted within the shift register. All registers of the shift register then have the state "0", for example.
Die
Zählerschaltung
X0 enthält
einen Zähler und
eine Speicherschaltung zur Speicherung eines Zählerstandes des Zählers. Beim
Auftreten des Steuersignals RD_EN_INT an dem Steu eranschluss S100b
wird der Zähler
der Zählerschaltung
X0 durch das Aktivierungssignal PHP_RES_N gestartet. Beim Auftreten
der Präambel
des Datentaktsignals DQS wird die Steuerschaltung 130 von
einem Zustandsübergang
des Steuersignals PREDET angesteuert, wodurch der aktuelle Zählerstand
innerhalb der Zählerschaltung
X0 in einer Registerschaltung gespeichert wird. Für die Zeit
zwischen der Präambel
und der Postambel des Datentaktsignals erzeugt die Steuerschaltung
an ihrem Ausgangsanschluss A130 das Steuersignal RCV_EN, das den
steuerbaren Schalter 170 leitend steuert. Das Verfahren
wird in der oben angegebenen Weise wiederholt, wenn das Zustandssignal
EMPTY_N zurück
gesetzt worden ist. Innerhalb des Schieberegisters ist dann kein
Steuerpuls gespeichert. Alle Register des Schieberegisters weisen
den Zustand "0" auf. Dies ist beispielsweise dann
der Fall, wenn zwischen einem ersten und einem zweiten Lesezugriff
eine ausreichende Zeit liegt, sodass sich die Präambel des Datentaktsignals
für den
zweiten Lesezugriff nicht unmittelbar an die Postambel des Datentaktsignals
für den
ersten Lesezugriff anschließt.The counter circuit X0 includes a counter and a memory circuit for storing a count of the counter. When the control signal RD_EN_INT occurs at the control terminal S100b, the counter of the counter circuit X0 is started by the activation signal PHP_RES_N. Upon occurrence of the preamble of the data clock signal DQS, the control circuit 130 is driven by a state transition of the control signal PREDET, whereby the current count is stored within the counter circuit X0 in a register circuit. For the time between the preamble and the postamble of the data clock signal, the control circuit generates at its output terminal A130 the control signal RCV_EN, which is the controllable switch 170 conductive controls. The process is repeated in the above manner when the state signal EMPTY_N has been reset. Within the shift register then no control pulse is stored. All registers of the shift register have the state "0". This is the case, for example, if there is a sufficient time between a first and a second read access so that the preamble of the data clock signal for the second read access does not directly follow the postamble of the data clock signal for the first read access.
Wenn
sich hingegen an den ersten Lesezugriff ein weiterer Lesezugriff
anreiht, sodass die Präambel
des Datentaktsignals für
den zweiten Lesezugriff unmittelbar auf die Postambel des Datentaktsignals
für den
ersten Lesezugriff folgt, so wird der in der Registerschaltung der
Zählerschaltung
gespeicherte Zählerstand
des Zählers
dazu verwendet, ein ihm zugeordnetes Register des Schieberegisters
der Verzögerungsschaltung
auszulesen. In diesem Register ist nach Ansteuerung der Steuerschaltung 130 mit
dem Steuersignal RD_EN_INT das Steuersignal RD_EN_LATCH mit derjenigen
Verzögerung
gespeichert, die der Verzögerung
zwischen dem Steuersignal RD_EN_INT und der Präambel des Datentaktsignals
für einen
Speicherchip entspricht. Da die Pulsbreite des Steuersignals RD_EN_INT
beziehungsweise die Pulsbreite des Steuersignals RD_EN_LATCH der
Burst-Länge
einer Datenfolge entspricht, erzeugt die Steuerschaltung 130 am
Ausgangsanschluss A130 durch das Steuersignal RD_EN_DELAY für diejenige
Zeit, während
der Daten der Datenfolge am Datenanschluss D100 anliegen, das Steuersignal
RCV_EN, das den steuerbaren Schalter 170 für die Zeit
zwischen der Prä-
und Postambel des Datentaktsignals leitend steuert.If, on the other hand, another read access is added to the first read access so that the preamble of the data read signal for the second read access immediately follows the postamble of the data clock signal for the first read access, the count of the counter stored in the register circuit of the counter circuit is used to give it a counter value assigned register of the shift register of the delay circuit read out. In this register is after driving the control circuit 130 stored with the control signal RD_EN_INT the control signal RD_EN_LATCH with that delay corresponding to the delay between the control signal RD_EN_INT and the preamble of the data clock signal for a memory chip. Since the pulse width of the control signal RD_EN_INT or the pulse width of the control signal RD_EN_LATCH corresponds to the burst length of a data sequence, the control circuit generates 130 at the output terminal A130 by the control signal RD_EN_DELAY for that time, while the data of the data sequence at the data terminal D100 abut, the control signal RCV_EN, the controllable switch 170 for the time between the pre- and postamble of the data clock signal conductively controls.
6 zeigt
eine Ausführungsform
der inneren Schaltungsstruktur der Zählerschaltung X0. Der Steueranschluss
LX0 zum Anlegen des Steuersignals PREDET und der Steueranschluss
G2X0 zum Anlegen des Steuersignals CNT2 sind mit einem Und-Gatter 13 verbunden.
Des Weiteren ist der Steueranschluss LX0 sowie der Steueranschluss
G1X0 zum Anlegen des Steuersignals CNT1 mit einem Nand-Gatter 134 verbunden.
Der Steueranschluss RX0 zum Anlegen des Aktivierungssignals PHP_RES_N
sowie der Taktanschluss CX0 zum Anlegen des Taktsignals CLK sind
mit einem Zähler 133 verbunden. Über das
Aktivierungssignal PHP_RES_N lässt
sich der Zähler 133 starten
beziehungsweise auf einen Startwert zurücksetzen. 6 shows an embodiment of the internal circuit structure of the counter circuit X0. The control terminal LX0 for applying the control signal PREDET and the control terminal G2X0 for applying the control signal CNT2 are provided with an AND gate 13 connected. Furthermore, the control terminal LX0 and the control terminal G1X0 for applying the control signal CNT1 with a NAND gate 134 connected. The control terminal RX0 for applying the activation signal PHP_RES_N and the clock terminal CX0 for applying the clock signal CLK are provided with a counter 133 connected. The activation signal PHP_RES_N is used to set the counter 133 start or reset to a starting value.
Der
Zähler
erzeugt ausgangsseitig eine Bitfolge B0, B1, ..., Bn, die eingangsseitig
ersten Registern 131a, 131b, ..., 131n zugeführt wird.
Ausgangsanschlüsse
der ersten Register sind mit Eingangsanschlüssen von zweiten Registern 132a, 132b,
..., 132n verbunden. Die ersten Register 131 und
die zweiten Register 132 sind somit als Schieberegister verschaltet.
Die Speicherung des aktuellen Zählerstandes
des Zählers 133 erfolgt
in den ersten Schieberegistern durch Ansteuerung der ersten Register mit
einem Steuersignal LATCH1, das von dem Nand-Gatter 134 ausgangsseitig
erzeugt wird. Das Aktivieren der zweiten Register 132a,
..., 132n wird von einem Steuersignal LATCH2 gesteuert,
das von dem Und-Gatter 13 ausgangs seitig erzeugt wird.
Der in den Registern 132a, ..., 132n abgespeicherte
Zählerstand
wird dem Ausgangsanschluss OX0 der Zählerschaltung zugeführt.On the output side, the counter generates a bit sequence B0, B1,..., Bn, the first registers on the input side 131 . 131b , ..., 131n is supplied. Output terminals of the first registers are connected to input terminals of second registers 132a . 132b , ..., 132n connected. The first registers 131 and the second registers 132 are thus interconnected as shift registers. The storage of the current meter reading of the meter 133 takes place in the first shift registers by driving the first register with a control signal LATCH1, from the NAND gate 134 is generated on the output side. Activating the second register 132a , ..., 132n is controlled by a control signal LATCH2 generated by the and gate 13 output side is generated. The one in the registers 132a , ..., 132n Stored counter reading is the output terminal OX0 supplied to the counter circuit.
Die
Funktionsweise der in 6 gezeigten Schaltung ist in 7 anhand
eines Signalzustandsdiagramms verdeutlicht. Das Steuersignal PREDET, das
von der Detektorschaltung 110 erzeugt wird, stellt ein
invertiertes Abbild des Datentaktsignals DQS dar. Zur ersten fallenden
Flanke des Steuersignals PREDET, die dem Ende der Präambel des
Datentaktsignals entspricht, weist das Steuersignal CNT1 eine fallende
Flanke auf, da der Eingangsanschluss des Flip-Flops FF1 auf einem
Bezugspotenzial liegt. Gleichzeitig erzeugt das Flip-Flop FF2 eine steigende
Flanke des Steuersignals CNT2. Dies führt am Ausgang des Nand-Gatters 134 zu
einer steigenden Flanke des Steuersignals LATCH1. Zu diesem Zeitpunkt
wird der aktuelle Zählerstand
des Zählers 133 bitweise
in den ersten Registern 131a, ..., 131n gespeichert.The functioning of in 6 shown circuit is in 7 illustrated by a signal state diagram. The control signal PREDET, that of the detector circuit 110 At the first falling edge of the control signal PREDET corresponding to the end of the preamble of the data clock signal, the control signal CNT1 has a falling edge since the input terminal of the flip-flop FF1 is at a reference potential , At the same time, the flip-flop FF2 generates a rising edge of the control signal CNT2. This results in the output of the Nand gate 134 to a rising edge of the control signal LATCH1. At this time, the current counter reading of the counter 133 bitwise in the first registers 131 , ..., 131n saved.
Zur
nächsten
steigenden Flanke des Steuersignals PREDET wird das Steuersignal
LATCH2 von dem Und-Gatter 13 mit einer steigenden Flanke
erzeugt, wodurch die in den ersten Registern gespeicherte Bitfolge
in die zweiten Register 132a, ..., 132n verschoben
wird. Durch die Schaltung wird es ermöglicht, dass aus den steigenden
und fallenden Flanken des Steuersignals PREDET die erste fallende
Flanke und die zweite steigende Flanke herausgeschnitten werden,
während
die anderen Flanken maskiert bleiben.At the next rising edge of the control signal PREDET, the control signal LATCH2 from the AND gate 13 generated with a rising edge, whereby the bit sequence stored in the first registers into the second register 132a , ..., 132n is moved. The circuit makes it possible for the first falling edge and the second rising edge to be cut out of the rising and falling edges of the control signal PREDET, while the other edges remain masked.
Die
Verwendung von zwei verschiedenen Taktpulsen sowie die Verwendung
von zwei hintereinander geschalteten Registern ist erforderlich,
da das Steuersignal PREDET zu einer beliebigen Zeit des Taktsignals
CLK an die Steuerschaltung 130 angelegt wird. Wenn die
steigende Flanke des Steuersignals LATCH1 mit einer Änderung
des Zählerstandes
des Zählers 133,
die synchron zu dem Taktsignal CLK erfolgt, auftritt, so zeigt eines
der ersten Register 131a, ..., 131n einen metastabilen
Zustand. Bei der Ausführungsform
der 6 wird jedoch der mit der steigenden Flanke des
Steuersignals LATCH1 gespeicherte Zählerstand zur steigenden Flanke
des Steuersignals LATCH2 in den zweiten Registern erneut abgespeichert.
Ein in einem der ersten Register metastabil abgespeicherter Zustand
wird somit in einem nachfolgenden der zweiten Register mit einem 1-
oder 0-Zustand gespeichert. Somit weisen die zweiten Register wieder
einen definierten Wert auf.The use of two different clock pulses as well as the use of two registers connected in series is required because the control signal PREDET at any time of the clock signal CLK to the control circuit 130 is created. When the rising edge of the control signal LATCH1 with a change in the count of the counter 133 which occurs synchronously with the clock signal CLK occurs, so one of the first registers 131 , ..., 131n a metastable state. In the embodiment of the 6 However, the count stored with the rising edge of the control signal LATCH1 is again stored to the rising edge of the control signal LATCH2 in the second registers. A state stored metastable in one of the first registers is thus stored in a subsequent one of the second registers with a 1 or 0 state. Thus, the second registers again have a defined value.
Die
mögliche
Metastabilität
ist auch der Grund warum vorzugsweise der Zähler 133 als Zähler ausgebildet
sein sollte, der in einem Gray-Code anstelle eines Binär-Codes
zählt.
Der Gray-Code weist den Vorteil auf, dass sich bei einer Zustandsänderung
des Zählerstandes
nur eine Bitposition ändert.
Somit kann ein metastabiler Zustand nur an einer Bitposition auftreten.The possible metastability is also the reason why preferably the counter 133 should be designed as a counter that counts in a gray code instead of a binary code. The Gray code has the advantage that changes only a bit position in a state change of the count. Thus, a metastable state can occur only at one bit position.
8 zeigt
eine bevorzugte Ausführungsform
einer Schaltungsanordnung, die innerhalb der Verzögerungsschaltung
X1 verwendet wird. Register 136a, ..., 136n sind
zu einem Schieberegister 136 verschaltet. Der Taktanschluss
der einzelnen Register 136a, ..., 136n wird von
dem Steuersignal CLK, das an dem Taktanschluss CX1 anliegt, angesteuert. Die
einzelnen Register sind ausgangsseitig mit einer Multiplexerschaltung 137 verbunden.
Die Multiplexerschaltung 137 wird von dem Ausgangssignal
N der Zählerschaltung
X0, das den aktuellen Zählerstand
repräsentiert,
angesteuert. Dadurch lässt
sich eines der Schieberegister mit dem Ausgangsanschluss OX1 der
Verzögerungsschaltung
X1 verbinden. 8th shows a preferred embodiment of a circuit arrangement used within the delay circuit X1. register 136a , ..., 136n are to a shift register 136 connected. The clock connection of the individual registers 136a , ..., 136n is driven by the control signal CLK applied to the clock terminal CX1. The individual registers are output side with a multiplexer circuit 137 connected. The multiplexer circuit 137 is driven by the output signal N of the counter circuit X0, which represents the current count. As a result, one of the shift registers can be connected to the output terminal OX1 of the delay circuit X1.
Die
Multiplexerschaltung 137 erzeugt ausgangsseitig das Steuersignal
RD_EN_DELAY, das die Zeitdauer angibt, während der der steuerbare Schalter 170 leitend
gesteuert wird. Der aktuelle Zustand des Schieberegisters 136 lässt sich über ein Nor-Gatter 138 auslesen,
das ausgangsseitig an dem Ausgangsanschluss IX1 der Verzögerungsschaltung
das Zustandssignal EMPTY_N erzeugt. Das Zustandssignal EMPTY_N gibt
somit an, ob in einem der Register der Registerschaltung 136 ein Zustand
des Steuersignals RD_EN_LATCH gespeichert ist.The multiplexer circuit 137 generates on the output side the control signal RD_EN_DELAY, which indicates the time duration during which the controllable switch 170 is controlled conductively. The current state of the shift register 136 can be over a Nor gate 138 read, the output side of the output terminal IX1 of the delay circuit generates the state signal EMPTY_N. The state signal EMPTY_N thus indicates whether in one of the registers of the register circuit 136 a state of the control signal RD_EN_LATCH is stored.
9 zeigt
die Funktionsweise der Steuerschaltung 130 der 5,
wenn auf einem Speicherchip des Speichermoduls ein einzelner Lesezugriff erfolgt.
Die Steuereinheit 200 steuert dazu die Steuerschaltung 130 der
integrierten Schaltung 100 mit einem hohen Pegel des Steuersignals
RD_EN_INT an. Dieser wird in dem Flip-Flop FF0 zwischengespeichert
und verzögert
als Steuersignal RD_EN_LATCH weitergeleitet. Das Steuersignal RD_EN_LATCH
bewirkt, dass der Zähler 133 durch eine
steigende Flanke des Steuersignals PHP_RES_N gestartet wird. Des
Weiteren wird das Steuersignal RD_EN_LATCH in das erste Register 136a eingelesen. 9 shows the operation of the control circuit 130 of the 5 if a single read access occurs on a memory chip of the memory module. The control unit 200 controls the control circuit 130 the integrated circuit 100 at a high level of the control signal RD_EN_INT. This is buffered in the flip-flop FF0 and delayed as the control signal RD_EN_LATCH forwarded. The control signal RD_EN_LATCH causes the counter 133 is started by a rising edge of the control signal PHP_RES_N. Furthermore, the control signal RD_EN_LATCH in the first register 136a read.
Bei
jedem nachfolgenden halben Taktpuls des Taktsignals CLK wird das
Steuersignal RD_EN_LATCH innerhalb des Schieberegisters 136 um
eine Position verschoben, was im Zustandsdiagramm der 9 in
den Signalzeilen DL0, ..., DLn dargestellt ist. Während dieser
Zeit nimmt das Zustandssignal EMPTY_N einen hohen Pegel an und kennzeichnet
somit, dass in dem Schiebregister der Verzögerungsschaltung ein Zustand
des Steuersignals RD_EN_LATCH verschoben wird.At each subsequent half clock pulse of the clock signal CLK, the control signal RD_EN_LATCH within the shift register 136 shifted by one position, which in the state diagram of 9 is shown in the signal lines DL0, ..., DLn. During this time, the state signal EMPTY_N assumes a high level, thus indicating that a state of the control signal RD_EN_LATCH is shifted in the shift register of the delay circuit.
Das
Zustandssignal EMPTY_N ist zu einer steigenden Flanke des Taktsignals
CLK während
eines negativen Pulses des Taktsignal CLK_EN verschoben, da das
Steuersignal RD_EN_LATCH nur während
einem positiven Puls des Taktsignals CLK_EN von dem Flip-Flop FF0
erzeugt wird. Wenn das Zustandssignal EMPTY_N und das Steuersignal RD_EN_LATCH
mit dem selben Taktsignal erzeugt würden, so könnte es an den Eingängen des Und-Gatters
AND0 zu einem undefinierten Zustand und somit auch zu einem undefinierten
Zustand des Steuersignals VALID_ENTRY_SET kommen.The state signal EMPTY_N is at a rising edge of the clock signal CLK during a negative pulse of the clock signal CLK_EN shifted because the control signal RD_EN_LATCH is generated only during a positive pulse of the clock signal CLK_EN from the flip-flop FF0. If the state signal EMPTY_N and the control signal RD_EN_LATCH were generated with the same clock signal, then it could come at the inputs of the AND gate AND0 to an undefined state and thus also to an undefined state of the control signal VALID_ENTRY_SET.
Das
Und-Gatter AND0 erzeugt an seinem Ausgangsanschluss AA0 das Steuersignal VALID_ENTRY_SET
mit einem hohen Pegel, wodurch an dem Ausgangsanschluss QL0 der
Kippschaltung LAT0 das Steuersignal VALID_ENTRY einen hohen Pegel
annimmt. Die Steuerschaltung 130 ist noch nicht von einem
Zustandsübergang
des Steuersignals PREDET angesteuert worden, da die Detektorschaltung 110 noch
nicht die Präambel
des Datentaktsignals DQS empfangen hat. Daher bleibt die Kippschaltung
LAT1 noch deaktiviert, sodass die Steuerschaltung 130 an
ihrem Ausgangsanschluss A130 noch nicht das Steuersignal RCV_EN
erzeugt. Sobald die Detektorschaltung 110 die Präambel des Datentaktsignals
DQS empfängt,
wird die Kippschaltung LAT1 aktiviert und die Steuerschaltung 130 erzeugt
ausgangsseitig einen Zustandsübergang
des Steuersignals RCV_EN, wodurch der steuerbare Schalter 170 leitend
gesteuert wird.The AND gate AND0 generates at its output terminal AA0 the control signal VALID_ENTRY_SET at a high level, whereby at the output terminal QL0 of the flip-flop LAT0 the control signal VALID_ENTRY becomes a high level. The control circuit 130 is not yet driven by a state transition of the control signal PREDET, since the detector circuit 110 has not yet received the preamble of the data clock signal DQS. Therefore, the flip-flop LAT1 remains deactivated, so that the control circuit 130 has not yet generated the control signal RCV_EN at its output terminal A130. Once the detector circuit 110 receives the preamble of the data clock signal DQS, the flip-flop LAT1 is activated and the control circuit 130 generates on the output side a state transition of the control signal RCV_EN, whereby the controllable switch 170 is controlled conductively.
Zur
ersten fallenden Flanke des Steuersignals PREDET wechselt auch das
Steuersignal CNT1, das von dem Flip-Flop FF1 erzeugt wird, von einem
hohen Signalpegel in einen niedrigen Signalpegel. Gleichzeitig wechselt
das Steuersignal CNT2 von einem niedrigen Signalpegel in einen hohen
Signalpegel. Dadurch werden, wie anhand von 6 und 7 erläutert, in
den Regis tern der Zählerschaltung
X0 der aktuelle Zählerstand
des Zählers 133 gespeichert.
Der hohe Pegel des Steuersignal CNT2 bewirkt, dass auch das von
dem Oder-Gatter OR1 erzeugte Steuersignal PHP_DIS auf einem hohen
Pegel gehalten wird. Dadurch wird verhindert, dass das Steuersignal
VALID_ENTRY vorzeitig zurückgesetzt
wird.At the first falling edge of the control signal PREDET, the control signal CNT1, which is generated by the flip-flop FF1, also changes from a high signal level into a low signal level. At the same time, the control signal CNT2 changes from a low signal level to a high signal level. This will, as based on 6 and 7 explains, in the Regis tern the counter circuit X0, the current count of the counter 133 saved. The high level of the control signal CNT2 causes the control signal PHP_DIS generated by the OR gate OR1 to be maintained at a high level. This prevents the control signal VALID_ENTRY from being reset prematurely.
Mit
der zweiten steigenden Flanke des Steuersignals PREDET wird der
in den ersten Registern 131a, ..., 131n gespeicherte
Zählerstand
des Zählers 133 an
die zweiten Register 132a, ..., 132n transferiert.
Die Zählerschaltung
X0 erzeugt nun an dem Ausgangsanschluss OX0 das Ausgangssignal N,
das den aktuellen Zählerstand
des Zählers 133 repräsentiert.
Im Beispiel der 9 wurde der aktuelle Zählerwert „9" in den zweiten Registern 132a,
..., 132n gespeichert. An dem Ausgangsanschluss OX1 der
Verzögerungsschaltung
X1 erzeugt die Multiplexerschaltung 137 das Steuersignal
RD_EN_DELAY. Da die Zeitdauer, während
der das Steuersignal RD_EN_DELAY an den Ausgangsanschluss OX1 der
Verzögerungsschaltung
mit einem hohen Pegel erzeugt wird, kürzer ist als die Burst-Länge einer
Datenfolge, ist es bei dem ersten Lesezugriff auf einen Speicherchip
erforderlich, die steigende Flanke des Steuersignals RCV_EN zur
ersten steigenden Flanke des Steuersignals PREDET in Abhängigkeit
von dem Zustand des Steuersignals VALID_ENTRY zu setzten.With the second rising edge of the control signal PREDET is in the first registers 131 , ..., 131n stored counter reading of the counter 133 to the second registers 132a , ..., 132n transferred. The counter circuit X0 now generates at the output terminal OX0 the output signal N, which is the current count of the counter 133 represents. In the example of 9 was the current counter value "9" in the second registers 132a , ..., 132n saved. At the output terminal OX1 of the delay circuit X1, the multiplexer circuit generates 137 the control signal RD_EN_DELAY. Since the length of time during which the control signal RD_EN_DELAY is generated at the output terminal OX1 of the delay circuit having a high level is shorter than the burst length of a data sequence, the rising edge of the control signal RCV_EN is required in the first read access to a memory chip first rising edge of the control signal PREDET in response to the state of the control signal VALID_ENTRY set.
Zur
zweiten fallenden Flanke des Steuersignals PREDET nimmt das Steuersignal
CNT1 wieder einen niedrigen Pegel an, wodurch das Steuersignal VALID_ENTRY
durch Ansteuerung des Reset-Eingangs RL0 der Kippschaltung LAT0
mit der fallenden Flanke des Steuersignals PHP_DIS zurückgesetzt wird.to
second falling edge of the control signal PREDET takes the control signal
CNT1 returns to a low level, causing the control signal VALID_ENTRY
by triggering the reset input RL0 of the flip-flop LAT0
is reset with the falling edge of the control signal PHP_DIS.
Zur
dritten steigenden Flanke des Steuersignals PREDET wird die eine
Taktperiode zuvor deaktivierte Kippschaltung LAT1 erneut aktiviert.
Die Kippschaltung LAT1 erzeugt nun ausgangsseitig eine fallende
Flanke des Steuersignals RCV_EN, da auch die Verzögerungsschaltung
X1 eine fallende Flanke des Steuersignals RD_EN_DELAY erzeugt. Der steuerbare
Schalter 170 wird somit wieder gesperrt.At the third rising edge of the control signal PREDET, the flip-flop LAT1 which was previously deactivated one clock period is reactivated. The flip-flop circuit LAT1 now generates a falling edge of the control signal RCV_EN on the output side, since the delay circuit X1 also generates a falling edge of the control signal RD_EN_DELAY. The controllable switch 170 will be blocked again.
Im
Falle einer Burst-Länge
von 8 oder einer größeren Burst-Länge erzeugt die Kippschaltung LAT1
an dem Ausgangsanschluss A130 das Steuersignal RCV_EN so lange mit
dem hohen Pegel, bis an dem Ausgangsanschluss OX1 der Verzögerung X1
ein Zustandswechsel des Steuersignals RD_EN_DELAY von einem hohen
Pegel in einen niedrigen Pegel auftritt.in the
Trap of a burst length
8 or larger burst length generates the flip-flop LAT1
at the output terminal A130 so long with the control signal RCV_EN
the high level, up to the output terminal OX1 of the delay X1
a state change of the control signal RD_EN_DELAY from a high
Level in a low level occurs.
10 zeigt
die Funktionsweise der Steuerschaltung 130, wenn auf den
ersten Lesezugriff, der anhand der 9 beschrieben
worden ist, unmittelbar nachfolgend ein weiterer Lesezugriff auf
den Speicherchip stattfindet, bei dem eine Präambel des weiteren Lesezugriffs
unmittelbar auf eine Postambel des ersten Lesezugriffs erfolgt.
Das von der Steuereinheit 200 erzeugte Steuersignal RD_EN_INT
zur Aktivierung der Empfangsschaltung für den zweiten Lesezugriff wird
durch das Flip-Flop FF0 als Steuersignal RD_EN_LATCH dem Eingangsanschluss INX1
der Verzögerungsschaltung
X1 zugeführt
und durchläuft
dort das Schieberegister 136 bis zu dem Register, das gemäß dem Beispiel
der 9 und 10 an der Position 9 platziert
ist. Da das Steuersignal EMPTY_N während des ersten Lesezugriffs und
des nachfolgenden zweiten Lesezugriffs permanent einen hohen Signalpegel
aufweist, wird der aktuelle Zählerstand
der Zählerschaltung
X0 nicht zurückgesetzt.
Somit bleibt weiterhin das Register der Registerschaltung 136,
das an der Position 9 platziert ist über die Multiplexerschaltung 137 mit
dem Ausgangsanschluss OX1 der Verzögerungsschaltung verbunden. 10 shows the operation of the control circuit 130 if at first read access based on the 9 has been described, immediately following another read access to the memory chip takes place, in which a preamble of the further read access is carried out directly on a postamble of the first read access. That of the control unit 200 generated control signal RD_EN_INT to activate the receiving circuit for the second read access is supplied through the flip-flop FF0 as the control signal RD_EN_LATCH the input terminal INX1 of the delay circuit X1 and passes there through the shift register 136 to the register, which according to the example of 9 and 10 at the position 9 is placed. Since the control signal EMPTY_N permanently has a high signal level during the first read access and the subsequent second read access, the current count of the counter circuit X0 is not reset. Thus, the register of the register circuit remains 136 that at the position 9 is placed over the multiplexer circuit 137 to the output terminal OX1 of the delay circuit connected.
Nachdem
das Steuersignal RD_EN_LATCH die ersten acht Register der Registerschaltung 136 durchlaufen
hat, wird es an einem Ausgangsanschluss des neunten Registers des
Schieberegisters 136 ausgelesen. Dadurch liegt das Steuersignal RD_EN_DELAY
mit einem hohen Pegel an dem Eingangsanschluss DL1 der Kippschaltung
LAT1 für eine
Dauer an, die gleichzeitig der Dauer einer Datenfolge einer vorgegebenen
Burst-Länge
für den zweiten
Lesezugriff entspricht. Somit erzeugt die Steuerschaltung 130 an
ihrem Ausgangsanschluss A130 das Steuersignal RCV_EN ebenfalls für die Dauer,
während
der das Steuersignal RD_EN_DELAY den hohen Pegel annimmt, mit einem
hohen Pegel, der den steuerbaren Schalter 170 leitend steuert.After the control signal RD_EN_LATCH the first eight registers of the register circuit 136 It is at an output terminal of the ninth register of the shift register 136 read. As a result, the control signal RD_EN_DELAY with a high level is applied to the input terminal DL1 of the flip-flop LAT1 for a duration which simultaneously corresponds to the duration of a data sequence of a predetermined burst length for the second read access. Thus, the control circuit generates 130 at its output terminal A130, the control signal RCV_EN also for the duration during which the control signal RD_EN_DELAY assumes the high level, the high level, the controllable switch 170 conductive controls.
-
100100
-
integrierte
Schaltungintegrated
circuit
-
110110
-
Detektorschaltungdetector circuit
-
120120
-
Empfangsschaltung
für Datentaktsignalreceiving circuit
for data clock signal
-
130130
-
Steuerschaltungcontrol circuit
-
131131
-
erste
Registerfirst
register
-
132132
-
zweite
Registersecond
register
-
133133
-
Zählercounter
-
134134
-
Nand-GatterNAND gates
-
1313
-
Und-GatterAnd gate
-
136136
-
Schieberegistershift register
-
137137
-
Multiplexerschaltungmultiplexer
-
138138
-
Nor-GatterNOR gate
-
140140
-
Verzögerungseinheitdelay unit
-
1010
-
Empfangsschaltung
für Datenreceiving circuit
for data
-
160160
-
Registerregister
-
170170
-
steuerbarer
Schaltercontrollable
switch
-
200200
-
Steuereinheitcontrol unit
-
300300
-
Speicherchipmemory chip
-
10001000
-
Steuerchipcontrol chip
-
BB
-
Bitbit
-
BLBL
-
Burst-LängeBurst length
-
CACA
-
Steuer-
und AdressbusTax-
and address bus
-
CASCAS
-
Spaltensignalcolumn signal
-
CLKCLK
-
Taktsignalclock signal
-
CLK_ENCLK_EN
-
Taktsignalclock signal
-
CNTCNT
-
Steuersignalcontrol signal
-
DD
-
Datumdate
-
DQDQ
-
Datenbusbus
-
DQSDQS
-
DatentaktsignalData clock signal
-
EMPTY_NEMPTY_N
-
Zustandssignalstate signal
-
FFFF
-
Flip-FlopFlip-flop
-
LATLAT
-
Kippschaltungflop
-
LATCHLATCH
-
Steuersignalcontrol signal
-
MM
-
Speichermodulmemory module
-
NN
-
Ausgangssignaloutput
-
PP
-
Pegellevel
-
PHP_RES_NPHP_RES_N
-
Aktivierungssignalactivation signal
-
PREDETPREDET
-
Steuersignalcontrol signal
-
RCV_ENRCV_EN
-
Steuersignalcontrol signal
-
RD_EN_DELAYRD_EN_DELAY
-
Steuersignalcontrol signal
-
RD_EN_INTRD_EN_INT
-
Steuersignalcontrol signal
-
SS
-
Steueranschlusscontrol connection
-
SHCSHC
-
Steuersignal
für den
Steuerchipcontrol signal
for the
control chip
-
VALID_ENTRYVALID_ENTRY
-
Steuersignalcontrol signal
-
VALID_ENTRY_SETVALID_ENTRY_SET
-
Steuersignalcontrol signal
-
X0X0
-
Zählerschaltungcounter circuit
-
X1X1
-
Verzögerungsschaltungdelay circuit