DE102005008336A1 - Unipolar three-layered electrostatic semiconductor wafer arrangement for integrated circuit, has wafer layer and carrier layer from semiconducting material e.g. silicon, where wafer layer is arranged adjacent to side of isolating layer - Google Patents

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Martin Dipl.-Ing. Bleier (FH)
Robert Dipl.-Ing. Wieland
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Abstract

The arrangement has an utilizable wafer layer (1) and a carrier layer (2) with two surfaces from a semiconducting material e.g. silicon. Thermal and mechanical characteristics of the carrier layer are same to that of the wafer layer. One of the surfaces is partially covered with an electrically isolating layer (3). The wafer layer is arranged adjacent to a side (3a) of the layer (3) and the side is turned away from the carrier layer. An independent claim is also included for an electrostatic holding method for holding a semiconducting material having an utilizable wafer layer.

Description

Die vorliegende Erfindung bezieht sich im Bereich der Halbleitertechnik auf die Handhabungstechnik von Halbleiterwafern, insbesondere von dünnen Halbleiterwafern.The The present invention relates to the field of semiconductor technology to the handling technique of semiconductor wafers, in particular of thin Semiconductor wafers.

Dünne Halbleiterbauelemente haben seit einigen Jahren eine weite Verbreitung in der Welt der Mikroelektronik gefunden. Bekanntestes Beispiel hierfür sind integrierte Schaltkreise für Chipkarten, bei denen die Dicke der Silizium-Bauelemente heute etwa 150 μm beträgt. Auch bei der Herstellung von Solarzellen werden immer dünnere Wafer benutzt, um Material einzusparen. Darüber hinaus stellen die Leistungshalbleiter mit Chipdicken von ca. 100 μm ein wichtiges Marktsegment dar.Thin semiconductor devices have been widely used in the world for several years now Microelectronics found. The most well-known example of this is integrated Circuits for Smart cards in which the thickness of the silicon devices today is about 150 microns. Also in the production of solar cells are becoming thinner wafers used to save material. In addition, the power semiconductors with chip thicknesses of approx. 100 μm an important market segment.

Eine weitere Reduzierung der Chipdicke auf unter 50 μm bietet mehrere große Vorteile:
Zum einen können sehr flache Gehäuseformen realisiert werden, wie es für tragbare elektronische Geräte (Handy, Fotoapparat, Notebook) notwendig ist. Auch bei RFID-Tags (Hochfrequenz Indentifizierungs-Transponder) werden sehr dünne Chips ohne jedes Gehäuse eingesetzt.Further reduction of the chip thickness to less than 50 μm offers several major advantages:
On the one hand very flat housing forms can be realized, as it is necessary for portable electronic devices (mobile phone, camera, notebook). RFID tags (high-frequency identification transponders) also use very thin chips without any housing.

Zweitens verbessert sich die Performance von Bauelementen, bei denen ein Stromfluss vertikal zur Chip-Rückseite erfolgt. Dies gilt in besonderem Maße für Leistungsbauelemente und Solarzellen.Secondly improves the performance of components in which a Current flow vertically to the back of the chip he follows. This applies in particular to power components and Solar cells.

Und drittens entstehen durch das Abdünnen der Schaltungswafer auf Dicken unter 30 μm mechanisch flexible Silizium-Chips, die sich hervorragend für kostengünstige Montageprozesse auf flexiblen Substraten eignen.And Thirdly, it is caused by thinning the circuit wafer to thicknesses below 30 microns mechanically flexible silicon chips, which is great for inexpensive Mounting processes on flexible substrates are suitable.

Diese Anwendungen sind nicht auf Silizium beschränkt, sondern können auch auf andere Halbleitermaterialien, wie Galliumarsenid, Siliziumcarbid, III-V Halbleiter wie AlGaAsP für die Optoelektronik oder pyroelektrische Stoffe wie LiNbO3 für die Telekommunikation übertragen werden. Bei diesen Materialien ist eine neue Handhabungstechnik noch dringender gesucht, weil sie deutlich bruchgefährdeter, teurer und schwieriger zu bearbeiten sind, als Silizium.These applications are not limited to silicon, but can also be applied to other semiconductor materials such as gallium arsenide, silicon carbide, III-V semiconductors such as AlGaAsP for optoelectronics or pyroelectric materials such as LiNbO 3 for telecommunications. These materials are in urgent need of new handling technology because they are much more prone to fracture, more expensive and more difficult to process than silicon.

Ultradünne Wafer im Sinne dieser Erfindung sind Wafer aus einkristallinem, polykristallinem oder amorphem Halbleiterwerkstoff, welche so dünn sind, dass sie in normalen Bearbeitungsgeräten ein wirtschaftlich nicht tragbares Bruchrisiko darstellen.Ultrathin wafers For the purposes of this invention, wafers are of monocrystalline, polycrystalline or amorphous semiconductor material which are so thin that they are normal processing equipment represent an economically unbearable risk of breakage.

Die Dicke unterschreitet dabei üblicherweise 1/10 mm. Wirtschaftlich besonders interessant sind Dicken von 50 bis 10 μm. Jedoch sollte damit auch die Handhabung von Schichten von wenigen μm möglich sein. Diese Trägertechnik kann auch auf isolierende Materialien wie ultradünne Glasscheiben, Quarz, Saphir und ähnliche angewendet werden.The Thickness usually falls below this 1/10 mm. Economically interesting are thicknesses of 50 up to 10 μm. However, it should also be possible to handle layers of a few μm. These transfer technology Can also be used on insulating materials such as ultra-thin glass, quartz, sapphire and similar be applied.

Ohne geeignete Unterstützung durch eine Trägertechnik neigen diese ultradünnen Wafer dazu, sich durch innere Spannungen spontan aufzurollen.Without suitable support by a carrier technique These ultra-thin ones tend Wafers to spontaneously roll up due to internal stress.

Um diese ultradünnen Halbleiter bearbeiten zu können, ist es von grundlegender Bedeutung eine geeignete Handhabungstechnik zu entwickeln. Einkristallines Silizium ist ein sprödes Material, das bei geringen mechanischen Belastungen leicht bricht. Diese Gefahr des Waferbruchs stellt derzeit das größte technische Problem bei der Herstellung von ultradünnen Halbleitern dar. Zudem verlieren ultradünne Wafer ihre gewohnte Stabilität und biegen sich bereits durch ihr eigenes Gewicht und Massenträgheit um mehrere Millimeter durch. Damit sind normale Handler, welche die Wafer aus einer Horde entnehmen und diversen Bearbeitungsstationen zuführen, nicht mehr verwendbar. Auch die scharfkantigen Ränder der dünn geschliffenen Wafer führen zu Problemen beim Transport. Das häufige Nachjustieren der Handler auf die jeweilige Verformung der Wafer bei der jeweiligen Dicke und Schichtaufbau ist unwirtschaftlich und fehlerträchtig.Around these ultrathin ones To be able to process semiconductors, it is of fundamental importance to have a suitable handling technique to develop. Single-crystalline silicon is a brittle material which breaks easily at low mechanical loads. This danger Wafer fracture currently poses the biggest technical problem the production of ultrathin In addition, ultra-thin wafers lose their usual stability and bend already by their own weight and inertia around several millimeters through. This is normal handler, which the Remove wafers from a horde and various processing stations respectively, no longer usable. The sharp-edged edges of the thin-ground wafers also lead to it Problems during transport. The frequent Readjust the handlers for the particular deformation of the wafers the thickness and layer structure is uneconomical and error-prone.

Ziel der Entwicklung ist somit eine neue Handhabungstechnik, mit der die ultradünnen Wafer in allen üblichen Bearbeitungsgeräten ohne spezielle Anpassung, wie normale Wafer bearbeitet werden könnten. Nach der Bearbeitung sollte der Nutzwafer möglichst bequem und problemlos vom Trägerwafer zu lösen sein. Der Trägerwafer sollte dabei wiederverwendbar und kostengünstig herzustellen sein.aim The development is thus a new handling technique with which the ultrathin ones Wafers in all usual processing equipment without customization, how normal wafers could be processed. To the processing of the Nutzwafer should be as convenient and easy from the carrier wafer to solve be. The carrier wafer should be reusable and inexpensive to produce.

Bekannt aus dem Stand der Technik ist die Handhabung von dünnen Wafern durch Aufkleben auf eine Trägerplatte. Der wesentliche Schritt ist hierbei die Unterstützung des dünnen Nutzwafers durch einen normal dicken Trägerwafer. Die Verbindung der beiden Wafer erfolgt dabei durch Wachs, einen thermoplastischen Klebstoff oder eine beidseitig klebende Folie, die sich durch Temperatureinwirkung oder Bestrahlung mit UV-Licht wieder ablösen lässt. Für viele Bearbeitungsgeräte wie Grinder, Spinätzer oder Messgeräte wird diese Folie erfolgreich angewendet. Jedoch kann, wenn bei Plasmaanlagen, Ofen oder Schichtabscheidungen die Bearbeitungstemperatur höher als etwa 150°C wird, die Folie zerstört werden und ihre Klebefunktion verlieren. Weil jeder Kleber empfindlich auf gewisse Chemikalien reagiert, kann diese Klebung in Bädern mit Lösungsmitteln, Säuren oder ähnlichem nicht verwendet werden. Nach erfolgter Bearbeitung und Ablösung des Nutzwafers bzw. des zu prozessierenden Wafers werden manchmal Rückstände der Klebeschicht auf der Oberfläche des Nutzwafers beobachtet, was zur unerlaubten Kontamination der Anlagen führt.Known from the prior art is the handling of thin wafers by sticking to a carrier plate. The essential step here is the support of the thin Nutzwafers by a normal thick carrier wafer. The connection of the two wafers takes place by wax, a thermoplastic adhesive or a double-sided adhesive film, which is affected by the action of temperature or irradiation with Dissolve UV light again. For many processing tools such as Grinder, Spinätzer or measuring devices, this film is successfully applied. However, if the processing temperature in plasma equipment, furnace or film depositions is higher than about 150 ° C, the film may be destroyed and lose its sticking function. Because each adhesive is sensitive to certain chemicals, this bond can not be used in baths containing solvents, acids or the like. After processing and detachment of the Nutzwafers or to be processed wafer sometimes residues of the adhesive layer on the surface of the Nutzwafers are observed, which leads to unauthorized contamination of the equipment.

In den Patentanmeldungen DE 102 38 601 und DE 102 32 914 wird ein perforierter Trägerwafer beschrieben, der mit einem anfangs flüssigen Kleber arbeitet. Nach der Bearbeitung wird der Nutzwafer durch ein Lösungsmittel, das durch die Poren des Trägerwafers dringt, abgelöst. Auch hier treten die erwähnten Probleme der begrenzten Temperaturverträglichkeit, der begrenzten Beständigkeit gegen Chemikalien und der möglichen Kontamination auf.In the patent applications DE 102 38 601 and DE 102 32 914 For example, a perforated carrier wafer is described that uses an initially liquid adhesive. After processing, the useful wafer is removed by a solvent which penetrates through the pores of the carrier wafer. Again, the mentioned problems of limited temperature compatibility, limited resistance to chemicals and possible contamination occur.

Von Carinthian Tech Research, Villach wurde ein Ber noulli Vacuum Greifer entwickelt, der durch einen geschickt gestalteten Luftstrom zwischen Trägerwafer und Nutzwafer gemäß dem Prinzip von Bernoulli einen konstanten Luftspalt erzeugt. Damit kann ein dünner Wafer von einer Horde in eine Anlage und zurück transportiert werden. Jedoch ist dies nur in einer Umgebung mit atmosphärischem Druck möglich. In Anlagen mit Vakuum oder Unterdruck versagt diese Methode und der dünne Wafer muss auf andere Weise gehalten werden. Auch die laterale Fixierung und die Verdrehung des Nutzwafers sind problematisch.From Carinthian Tech Research, Villach became a Ber noulli Vacuum grapple developed by a cleverly designed airflow between carrier wafer and Nutzwafer according to the principle Bernoulli creates a constant air gap. This can be a thinner Wafers are transported by a horde to a facility and back. however this is only possible in an environment with atmospheric pressure. In Systems with vacuum or negative pressure fails this method and the thin wafers must be kept in another way. Also the lateral fixation and the rotation of the Nutzwafers are problematic.

In Plasmaanlagen ist darüber hinaus das Prinzip des elektrostatischen Chucks (E-Chucks) bekannt:
Nach dem Ablegen des zu bearbeitenden Wafers auf dem elektrostatischen Chuck wird in der Vakuumkammer des Reaktors zunächst nach dem Einregeln der Gasflüsse der gewünschte Kammerdruck eingestellt. Dann wird mit Hilfe eines meist hochfrequenten Wechselspannungsfeldes das Plasma gezündet und der entsprechende Ätz- oder Depositionsschritt eingeleitet. Gleichzeitig wird über eine eigene Hochspannungsversorgung eine Gleichspannung zwischen der Anode des Reaktors und der Rückseite des elektrostatischen Chucks angelegt. Das daraus resultierende elektrische Feld zwischen der Waferrückseite und der Isolationsschicht des Chucks hält den Wafer fest und erlaubt u.a. eine rückseitige Kühlung des Wafers durch Anströmen kleiner Mengen von He-Gas. Üblicherweise besteht die Isolationsschicht eines elektrostatischen Chucks aus temperaturfesten Kunststoffen oder keramischen Materialien. Kühlkanäle auf der Chuckoberseite sorgen für entsprechende Wärmeableitung auf der Waferrückseite, um die Wafertemperatur möglichst konstant zu halten und die durch Plasmen eingebrachten Wärmemengen abzu leiten.In addition, the principle of electrostatic chuck (e-chuck) is known in plasma systems:
After depositing the wafer to be processed on the electrostatic chuck, the desired chamber pressure is first set in the vacuum chamber of the reactor after adjusting the gas flows. Then the plasma is ignited with the aid of a usually high-frequency alternating voltage field and the corresponding etching or deposition step is initiated. At the same time, a DC voltage is applied between the anode of the reactor and the back of the electrostatic chuck via its own high voltage supply. The resulting electric field between the back of the wafer and the insulation layer of the chuck holds the wafer tight and allows inter alia back cooling of the wafer by flowing small amounts of He gas. The insulating layer of an electrostatic chuck usually consists of temperature-resistant plastics or ceramic materials. Cooling channels on the chuck top provide appropriate heat dissipation on the wafer back to keep the wafer temperature as constant as possible and derive the amount of heat introduced by plasmas.

Damit könnte ein dünner Wafer genauso wie ein normal dicker Wafer gehalten und bearbeitet werden. Jedoch ist dieser erwähnte elektrostatische Chuck ein fester Bestandteil der Anlage. Vor und nach der Bearbeitung muss der Wafer durch einen Handler entnommen und transportiert werden. Das ist jedoch durch die oben beschriebenen Probleme der elastischen Durchbiegung und die Bruchgefahr bei ultradünnen Wafern nicht mehr möglich.In order to could a thinner one Wafers just like a normal thick wafer held and processed become. However, this one is mentioned Electrostatic chuck is an integral part of the plant. Before and After processing, the wafer must be removed by a handler and transported. But that is through the ones described above Problems of elastic deflection and the risk of breakage in ultrathin wafers are not more is possible.

Ausgehend vom Stand der Technik ist daher die Aufgabe der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zur Verfügung zu stellen, mit der bzw. mit dem ein dünner oder ultradünner Nutzwafer auf einfache, zuverlässige und Zerstörungen, insbesondere Bruchschäden am Nutzwafer vermeidende Art und Weise handhabbar ist. Die erfindungsgemäße Aufgabe wird durch die dreischichtige Waferanordnung nach Anspruch 1 sowie das Halteverfahren nach Anspruch 34 gelöst. Vorteilhafte Ausgestaltungsformen der erfindungsgemäßen Anordnung bzw. des erfindungsgemäßen Halteverfahrens sind in den jeweiligen abhängigen Ansprüchen beschrieben.outgoing The object of the present invention is therefore to provide to provide an apparatus and a method, with or with the one thinner or ultrathin Useful wafers on simple, reliable and destructions, especially breakage the Nutzwafer avoiding way is manageable. The object of the invention is achieved by the three-layer wafer arrangement according to claim 1 and the holding method according to claim 34 solved. Advantageous embodiments the inventive arrangement or the holding method according to the invention are described in the respective dependent claims.

Eine erfindungsgemäße dreischichtige Waferanordnung weist eine Trägerschicht auf, welche zumindest auf einer ersten Oberfläche von einer elektrisch isolierenden Schicht bedeckt ist. Bevorzugt enthält die Trägerschicht hierbei ein halbleitendes Material, insbesondere Silizium oder besteht aus einem solchen Material. Die Trägerschicht kann jedoch auch ein Metall aufweisen bzw. aus einem Metall gefertigt sein. Da die Trägerschicht jedoch wie beschrieben bevorzugt ein halbleitendes Material aufweist, wird im folgen den auch alternativ von einer Trägerwaferschicht bzw. einem Trägerwafer gesprochen. Dies schließt jedoch nicht aus, dass unter dieser Bezeichnung dann auch eine entsprechende Trägerschicht aus einem Metall verstanden wird. Ein Wafer im eigentlichen Sinn (dünne Scheibe aus einem Halbleitermaterial) ist somit ein Beispiel für eine Trägerschicht. Darüberhinaus weist die erfindungsgemäße dreischichtige Waferanordnung eine Nutzwaferschicht auf, welche ein halbleitendes Material enthält oder aus einem solchen Material besteht. Zwischen der Nutzwaferschicht (nachfolgend alternativ auch als Nutzwafer bezeichnet, da beispielsweise insbesondere ein Nutzwafer als Nutzwaferschicht zum Einsatz kommt) und der Trägerschicht ist angrenzend an die Nutzwaferschicht und angrenzend an die Trägerschicht die elektrisch isolierende Schicht angeordnet. Für die Dicke und den Durchmesser der dreischichtigen Waferanordnung werden, wie nachfolgend noch genauer beschrieben wird, die in der Halbleitertechnologie üblichen Toleranzen für Siliziumwafer gemäß SEMI-Standard M1-0302 und M1.1 bis M1.15 eingehalten. Wesentlich bei der erfindungsgemäßen dreischichtigen Waferanordnung ist darüberhinaus, dass die thermischen und mechanischen Eigenschaften der Trägerschicht gleich oder ähnlich derjenigen der Nutzwaferschicht sind. Dies betrifft insbesondere die Wärmeausdehnungskoeffizienten der beiden genannten Schichten, die bevorzugt identisch sein sollten, jedoch maximal um 20 % voneinander abweichen sollten (andernfalls treten unerwünschte Biegeeffekte oder ähnliches auf).A three-layer wafer arrangement according to the invention has a carrier layer which is covered by an electrically insulating layer at least on a first surface. In this case, the carrier layer preferably contains a semiconducting material, in particular silicon, or consists of such a material. However, the carrier layer may also comprise a metal or be made of a metal. However, since the carrier layer preferably has a semiconducting material as described, the following is also alternatively referred to as a carrier wafer layer or a carrier wafer. However, this does not exclude that this term then also a corresponding support layer is understood from a metal. A wafer in the true sense (thin slice of a semiconductor material) is thus an example of a carrier layer. Moreover, the three-layer wafer arrangement according to the invention has a useful wafer layer which contains or consists of a semiconductive material. Between the Nutzwaferschicht (hereinafter alternatively referred to as Nutzwafer, since, for example, in particular a Nutzwafer as Nutzwaferschicht is used) and the carrier layer is disposed adjacent to the Nutzwaferschicht and adjacent to the carrier layer, the electrically insulating layer. For the thickness and the diameter of the three-layer wafer arrangement, as is described in more detail below, the usual tolerances in semiconductor technology for silicon wafers according to SEMI standard M1-0302 and M1.1 to M1.15 complied. It is also essential in the three-layer wafer arrangement according to the invention that the thermal and mechanical properties of the carrier layer are the same or similar to that of the useful wafer layer. This applies in particular to the coefficients of thermal expansion of the two layers mentioned, which should preferably be identical but should not deviate from one another by more than 20% (otherwise unwanted bending effects or the like will occur).

Darüberhinaus weist in einer vorteilhaften Variante die dreischichtige Waferanordnung einen elektrischen Kontakt zur elektrischen Kontaktierung der Trägerschicht auf. Dieser elektrische Kontakt ist dann be vorzugt auf und/oder angrenzend an einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche der Trägerschicht angeordnet.Furthermore In an advantageous variant, the three-layer wafer arrangement an electrical contact for electrical contacting of the carrier layer on. This electrical contact is then preferably on and / or adjacent to a second surface of the carrier layer opposite the first surface arranged.

Als elektrisch isolierende Schicht kann ein gewöhnliches dielektrisches Material eingesetzt werden; es kann jedoch auch eine funktionale Schicht mit permantenter elektrischer Polarisierbarkeit verwendet werden. Die Trägerschicht besitzt eine eigene elektrische Leitfähigkeit, welche im Falle einer Halbleiterschicht durch eine Dotierung des Halbleitermaterials bewirkt wird.When electrically insulating layer may be a common dielectric material be used; however, it can also be a functional layer be used with permanent electrical polarizability. The backing has its own electrical conductivity, which in case of Semiconductor layer effected by a doping of the semiconductor material becomes.

Vorteilhafterweise weist die dreischichtige Waferanordnung lediglich einen elektrischen Kontakt auf (unipolares Prinzip). Dies hat im Gegensatz zu dem bipolaren Prinzip (mindestens zwei Elektroden) bei den bereits beschriebenen E-Chucks den Vorteil, dass in den eventuell schon vorhandenen elektrischen Schaltungen des zu prozessierenden Wafers bzw. des Nutzwafers (also der Nutzwaferschicht) keine lateralen Spannungen induziert werden, welche die Bauteile zerstören könnten.advantageously, the three-layer wafer arrangement has only one electrical Contact (unipolar principle). This has in contrast to the bipolar Principle (at least two electrodes) in the already described E-Chucks the advantage that in the possibly already existing electrical Circuits of the wafer to be processed or the Nutzwafers (ie the Nutzwaferschicht) no lateral voltages are induced, which destroy the components could.

Der Nutzwafer wird nun dadurch auf der elektrischen Trägerschicht fixiert bzw. durch die Trägerschicht gehalten, dass eine elektrische Spannung zwischen der Trägerschicht und dem Nutzwafer angelegt wird. Durch die angelegte Spannung wird ein elektrostatisches Feld erzeugt, das den dünnen Nutzwafer bzw. die Nutzwaferschicht sicher auf der Trägerschicht hält.Of the Nutzwafer is now characterized on the electrical support layer fixed or held by the carrier layer, that an electrical voltage between the carrier layer and the Nutzwafer is created. The applied voltage becomes an electrostatic Field that creates the thin one Nutzwafer or the Nutzwaferschicht sure on the carrier layer holds.

Die erfindungsgemäße dreischichtige Waferanordnung weist eine Reihe von erheblichen Vorteilen auf:

  • – Als Trägerschicht für den ultradünnen Wafer kann ein Wafer bevorzugt aus dem gleichen Halbleitermaterial wie dasjenige der ultradünnen Nutzwaferschicht verwendet werden. Dies vermeidet Probleme mit unterschiedlicher Wärmeausdehnung und Kontamination.
  • – Durch die permanente Polarisierung der elektrisch isolierenden Schicht kann, insbesondere bei Verwendung einer funktionalen Schicht als elektrisch isolierende Schicht, auch nach Entfernung der äußeren Spannung der Nutzwafer sicher auf der Trägerschicht gehalten werden.
  • – Eine Trägerschicht aus einem Halbleitermaterial bietet den Vorteil, dass sie über einen großen Temperaturbereich einsetzbar ist, gegen Lösungsmittel unempfindlich ist und ausreichend eben ist. Zudem stellt ein solches Halbleitermaterial für einen Reinraum kein Fremdmaterial dar, es besteht somit nicht die Gefahr dass durch nicht genau spezifizierte Materialien eine Kontamination, insbesondere eine Kontamination mit Metallen gegeben ist.
The three-layer wafer arrangement according to the invention has a number of significant advantages:
  • As a carrier layer for the ultrathin wafer, a wafer may preferably be used made of the same semiconductor material as that of the ultrathin useful wafer layer. This avoids problems with differential thermal expansion and contamination.
  • Due to the permanent polarization of the electrically insulating layer, in particular when using a functional layer as an electrically insulating layer, the useful wafer can be held securely on the carrier layer even after removal of the external voltage.
  • - A carrier layer of a semiconductor material has the advantage that it can be used over a wide temperature range, insensitive to solvent and is sufficiently flat. In addition, such a semiconductor material for a clean room is not a foreign material, so there is no danger that by not exactly specified materials contamination, especially contamination with metals is given.

Der genau Aufbau, weitere Vorteile sowie die Verwendungsweise einer erfindungsgemäßen dreischichtigen Waferanordnung ergeben sich aus den nachfolgend beschriebenen Beispielen. In den unterschiedlichen, den Beispielen entsprechenden Figuren werden für identische Bestandteile der erfindungsgemäßen dreischichtigen Waferanordnung identische Bezugszeichen verwendet.Of the exactly structure, further advantages as well as the use of a three-layered according to the invention Wafer arrangement result from the examples described below. In the different, the examples corresponding figures be for identical components of the three-layer wafer arrangement according to the invention identical reference numerals used.

1 zeigt ein Beispiel für eine erfindungsgemäße dreischichtige Waferanordnung in einer Schnittebene senkrecht zur Durchmesserebene der Waferanordnung bzw. in Richtung der Dicke der Waferanordnung. 1 shows an example of a three-layer wafer arrangement according to the invention in a sectional plane perpendicular to the diameter plane of the wafer arrangement or in the direction of the thickness of the wafer arrangement.

2 zeigt eine dreidimensionale Schrägansicht auf die Waferanordnung der 1. 2 shows a three-dimensional oblique view of the wafer arrangement of 1 ,

3 zeigt eine Sicht von unten auf eine weitere dreischichtige Waferanordnung gemäß der Erfindung, welche einen Kreisabschnitt bzw. einen Flat aufweist. 3 shows a view from below of another three-layer wafer arrangement according to the Erfin tion, which has a circular section or a flat.

4 zeigt ein weiteres Beispiel für eine erfindungsgemäße dreischichtige Waferanordnung, welche eine Kerbe bzw. einen Notch aufweist. 4 shows a further example of a three-layer wafer arrangement according to the invention, which has a notch or Notch.

1 zeigt eine erfindungsgemäße dreischichtige Waferanordnung mit einem oberhalb der Trägerschicht angeordneten Nutzwafer bzw. zu prozessierenden Wafer 1 in einem Schnitt senkrecht zur Längsausdehnungsrichtung bzw. Längsausdehnungsebene der dreischichtigen Waferanordnung, also parallel zur Dickenrichtung der dreischichtigen Waferanordnung. Die Längsausdehnungsebene bzw. Längsausdehnungsrichtung ist dadurch definiert, dass die lineare Ausdehnung der dreischichtigen Waferanordnung in dieser Ebene bzw. Richtung wesentlich größer ist als deren Ausdehnung senkrecht dazu bzw. in Dickenrichtung. Die Dicke der dreischichtigen Waferanordnung wird somit durch die Summe D + i + d gegeben (d = Dicke der Nutzwaferschicht, D = Dicke der Trägerschicht und i = Dicke der elektrisch isolierenden Schicht). Die Längsausdehnung a der dreischichtigen Waferanordnung in der Längsausdehnungsebene wird nachfolgend alternativ auch als Durchmesser der dreischichtigen Waferanordnung bezeichnet. 1 shows a three-layer wafer arrangement according to the invention with a useful wafer or wafers to be processed arranged above the carrier layer 1 in a section perpendicular to the longitudinal extension direction or longitudinal extension plane of the three-layer wafer arrangement, ie parallel to the thickness direction of the three-layer wafer arrangement. The longitudinal expansion plane or longitudinal expansion direction is defined by the fact that the linear extent of the three-layered wafer arrangement in this plane or direction is substantially greater than its extent perpendicular to it or in the thickness direction. The thickness of the three-layer wafer arrangement is thus given by the sum D + i + d (d = thickness of the useful wafer layer, D = thickness of the carrier layer and i = thickness of the electrically insulating layer). The longitudinal extent a of the three-layered wafer arrangement in the longitudinal extension plane is alternatively referred to below as the diameter of the three-layered wafer arrangement.

Die dreischichtige Waferanordnung weist eine Trägerschicht bzw. einen Trägerwafer 2 sowie eine diesen Trägerwafer 2 teilweise umhüllende elektrisch isolierende Schicht 3 auf. Der Trägerwafer 2 weist im vorliegenden Fall die waferübliche Form eines sehr flachen Zylinders auf, dessen Durchmesser a in Längsausdehnungsrichtung sehr viel größer ist als dessen Dicke D senkrecht zur Längsausdehnung. Die beiden Zylinderdeckelflächen, also die eigentlichen Oberflächen des Wafers sind im vorliegenden Fall mit den Bezugszeichen 2a (oben liegende Fläche) bzw. 2b (unten liegende Fläche) bezeichnet. Die zweite Oberfläche 2b liegt der ersten Oberfläche 2a im wesentlichen parallel und beabstandet (Abstand D) gegenüber. Die Zylindermantelfläche (Seitenfläche) des Trägerwafers ist mit dem Bezugszeichen 2c gekennzeichnet. Oberhalb des Trägerwafers 2 und in Bezug auf die Längsausdehnung parallel zum Trägerwafer 2 ist der zu prozessierende ultradünne Nutzwafer 1 angeordnet. Die erfindungsgemäße dreischichtige Waferanordnung ist zweistückig ausgebildet, wobei die Nutzwaferschicht 1 von der aus der Trägerschicht 2 und der isolierenden Schicht 3 ausgebildeten Einheit abnehmbar bzw. abtrennbar ist. Um dies zu verdeutlichen, ist im vorliegenden Fall die Nutzwaferschicht 1 beabstandet zur elektrisch isolierenden Schicht 3 gezeichnet. Wenn jedoch die Nutzwaferschicht 1 gemäß der Aufgabe der vorliegenden Erfindung gehalten wird, so ist die Nutzwaferschicht 1 angrenzend an die der Trägerschicht 2 abgewandte Seite 3a der elektrisch isolierenden Schicht 3 angeordnet. Im vorliegenden Fall ist der zu prozessierende Wafer 1 ein Siliziumwafer. Als Trägerwafer 2 für den ultradünnen Wafer bzw. Nutzwafer 1 wird daher ebenfalls ein Siliziumwafer verwendet. Die Verwendung eines Trägerwafers 2 aus demselben Material wie das jenige des Nutzwafers 1 ist vorteilhaft, da damit Probleme mit unterschiedlicher Wärmeausdehnung und Kontamination vermieden werden. Somit werden die Reinheitsanforderungen der Halbleiterindustrie problemlos erfüllt. Bei exotischeren Wafermaterialien als Silizium, beispielsweise Ge, GaAs, SiC, InP, InGaAsP oder anderen kann jedoch aus Kostengründen auch auf Silizium als Material für den Trägerwafer zurückgegriffen werden.The three-layer wafer arrangement has a carrier layer or a carrier wafer 2 and a carrier wafer 2 partially enveloping electrically insulating layer 3 on. The carrier wafer 2 has in the present case, the customary wafer shape of a very flat cylinder, the diameter a in the longitudinal extension direction is much greater than its thickness D perpendicular to the longitudinal extent. The two cylinder cover surfaces, ie the actual surfaces of the wafer are in the present case by the reference numerals 2a (overhead surface) or 2 B (bottom surface). The second surface 2 B lies the first surface 2a substantially parallel and spaced apart (distance D). The cylindrical surface (side surface) of the carrier wafer is denoted by the reference numeral 2c characterized. Above the carrier wafer 2 and with respect to the longitudinal extent parallel to the carrier wafer 2 is the ultrathin useful wafer to be processed 1 arranged. The three-layer wafer arrangement according to the invention is designed in two pieces, wherein the Nutzwaferschicht 1 from the out of the carrier layer 2 and the insulating layer 3 trained unit is removable or detachable. To illustrate this, in the present case, the Nutzwaferschicht 1 spaced apart from the electrically insulating layer 3 drawn. However, if the Nutzwaferschicht 1 is held according to the object of the present invention, then the Nutzwaferschicht 1 adjacent to the carrier layer 2 opposite side 3a the electrically insulating layer 3 arranged. In the present case, the wafer to be processed is 1 a silicon wafer. As carrier wafer 2 for the ultra-thin wafer or useful wafer 1 Therefore, a silicon wafer is also used. The use of a carrier wafer 2 from the same material as the one of the Nutzwafers 1 is advantageous because it avoids problems with differential thermal expansion and contamination. Thus, the purity requirements of the semiconductor industry are easily met. For more exotic wafer materials than silicon, for example Ge, GaAs, SiC, InP, InGaAsP or others, however, silicon can also be used as material for the carrier wafer for cost reasons.

Im vorliegenden Fall hat der Trägerwafer 2 den gleichen nominellen Durchmesser (Ausdehnung a in Längsrichtung) wie der Nutzwafer 1. Der Nutzwafer 1 ist demnach ebenfalls als sehr flacher Zylinder ausgestaltet. Der Trägerwafer 2 erfüllt darüber hinaus dieselben Toleranzanforderungen wie sie an den Nutzwafer 2 gestellt werden. Im vorliegenden Fall eines sogenannten 6-Zoll-Wafers beträgt der Durchmesser 150 mm, die Toleranz für diese Größe a beträgt +/–0,2 mm. Um Probleme mit dem scharfkantigen Rand des ultradünnen Nutzwafers 1 zu vermeiden, kann jedoch der Nutzwafer 1 auch geringfügig (wenige mm) im Durchmesser kleiner sein als der Trägerwafer 2. Selbstverständlich kann jedoch auch ein kleinerer exotischer Nutzwafer 1 auf einem normal großen Trägerwafer 2 transportiert werden (z.B. 3'' Ge auf 6'' Si), um die standardmäßig für die Halbleiterprozessierung vorhandenen Geräte wie Handler oder ähnliches nutzen zu können. Um in einer Bearbeitungsmaschine, wie beispielsweise einem Plasmaätzer, das ungewollte Anätzen oder in einem Plasmaabscheider das ungewollte Beschichten des Trägerwafers zu vermeiden, kann es sinnvoll sein, den Trägerwafer bzw. die Trägerschicht geringfügig (also wenige mm) kleiner im Durchmesser als den Nutzwafer bzw. die Nutzwaferschicht zu gestalten. Hierdurch wird der Trägerwafer durch Abschattung des Plasmas geschützt.In the present case, the carrier wafer 2 the same nominal diameter (extension a in the longitudinal direction) as the Nutzwafer 1 , The Nutzwafer 1 is therefore also designed as a very flat cylinder. The carrier wafer 2 also meets the same tolerance requirements as they apply to the useful wafer 2 be put. In the present case of a so-called 6-inch wafer, the diameter is 150 mm, the tolerance for this size a is +/- 0.2 mm. To problems with the sharp edge of the ultra-thin Nutzwafers 1 however, the useful wafer can be avoided 1 also slightly smaller (a few mm) in diameter than the carrier wafer 2 , Of course, but also a smaller exotic Nutzwafer 1 on a standard sized carrier wafer 2 be transported (eg 3 '' Ge to 6 '' Si) in order to use the standard for the semiconductor processing existing devices such as handlers or the like. In order to avoid the unwanted coating of the carrier wafer in a processing machine, such as a plasma etcher, or unwanted coating in a plasma separator, it may be useful, the carrier wafer or the carrier layer is slightly smaller (ie a few mm) smaller in diameter than the Nutzwafer or to design the Nutzwaferschicht. As a result, the carrier wafer is protected by shading of the plasma.

Der Trägerwafer kann somit im Durchmesser auch geringfügig kleiner sein, als standardmäßig in der Halbleitertechnologie übliche Wafer (siehe nachfolgend aufgeführte Tabelle).Of the carrier wafer may thus be slightly smaller in diameter than standard wafers in semiconductor technology (see below Table).

Der Trägerwafer 2 wird mit einer solchen Dicke D hergestellt, dass die Summe D + d + i der Dicken D der Trägerschicht, i der elektrisch isolierenden Schicht und d der dünnen Nutzwaferschicht 1 innerhalb der Dickentoleranz für Wafer dieses Durchmessers liegt. Mit anderen Worten weist die Gesamtdicke der dreischichtigen Waferanordnung einen Wert auf, welcher einem Dickenwert entspricht, wie er üblicherweise von standardmäßigen Handhabungsvorrichtungen der Halbleiterindustrie gehandhabt werden kann. Bei einem Durchmesser von a = 150 mm liegt diese Gesamtdicke meist im Bereich von 655 bis 695 μm. Somit erscheint die Kombination aus Trägerwafer 2, isolierender Schicht 3 und Nutzwafer 1 für ein Bearbeitungsgerät als normal dick. Bequemerweise wird als Trägerwafer ein standardmäßig dicker Wafer benutzt und lediglich durch Auswahl der Charge die Erfüllung der Dickentoleranz gewährleistet. Für höhere Anforderungen kann der Trägerwafer 2 jedoch auch so auf die notwendige Dicke gebracht werden, dass ein Ausgangswafer um die Dicke des Nutzwafers 1 abgedünnt wird.The carrier wafer 2 is made with a thickness D such that the sum D + d + i of the thicknesses D of the carrier layer, i of the electrically insulating layer and d of the thin Nutzwaferschicht 1 within the thickness tolerance for wafers of this diameter. In other words, the total thickness of the three-layer wafer arrangement has a value which corresponds to a thickness value, as is customary from standard handling devices of the semiconductor industry can be handled. With a diameter of a = 150 mm, this total thickness is usually in the range of 655 to 695 microns. Thus, the combination of carrier wafer appears 2 , insulating layer 3 and useful wafers 1 for a processing machine as normal thick. Conveniently, a standard thicker wafer is used as the carrier wafer and the filling tolerance is only guaranteed by selecting the batch. For higher requirements, the carrier wafer 2 However, also be brought to the necessary thickness that an output wafer to the thickness of the Nutzwafers 1 is diluted.

Selbstverständlich kann die dreischichtige Waferanordnung jedoch auch andere Durchmesser und Gesamtdicken aufweisen. Die in der Halbleitertechnologie üblichen Wafer sind 2-, 3-, 4-, 5-, 6-, 8- und 12-Zoll-Wafer. Die für diese Wafer gemäß dem SEMI-Standard M1-0302 und M1.1 bis M1.15 für den Durchmesser a und die Gesamtdicke D + i + d geltenden Toleranzwerte lassen sich der nachfolgenden Tabelle entnehmen. Die dreischichtige Waferanordnung kann somit ebenfalls die in der Tabelle angegebenen Durchmesser a und Dicken D + d + i mit den jeweils angegebenen Toleranzwerten aufweisen.

Figure 00140001
Of course, however, the three-layer wafer arrangement may also have other diameters and overall thicknesses. Wafers common in semiconductor technology are 2, 3, 4, 5, 6, 8, and 12 inch wafers. The tolerance values for these wafers according to SEMI standard M1-0302 and M1.1 to M1.15 for the diameter a and the total thickness D + i + d can be found in the following table. The three-layer wafer arrangement can thus likewise have the diameters a and thicknesses D + d + i indicated in the table with the respectively specified tolerance values.
Figure 00140001

Als Trägerwafer 2 wird hier ein Siliziumwafer in seiner unveränderten Form einer einstückigen, durchgehenden Platte ohne eingebrachte Bohrungen, Kanäle o.ä. verwendet.As carrier wafer 2 Here is a silicon wafer in its unmodified form of a one-piece, continuous plate without holes introduced, channels o.ä. used.

Der Trägerwafer 2 besitzt eine eigene elektrische Leitfähigkeit. Diese ist so ausgestaltet, dass sie ausreicht, um in einem Zeitmaßstab von Sekunden eine gleichmäßigen Verteilung seines Potentials zu gewährleisten. Die elektrische Leitfähigkeit wird im vorliegenden Fall, also bei Einsatz einer Trägerschicht aus einem Halbleitermaterial, durch eine starke Dotierung (p+ oder n+ Dotierung des Grundmaterials, hier Silizium) gewährleistet. Grundsätzlich reicht jedoch auch eine geringe Grunddotierung des Trägerwafermaterials aus.The carrier wafer 2 has its own electrical conductivity. It is designed so that it is sufficient to ensure a uniform distribution of its potential on a time scale of seconds. The electrical conductivity is ensured in the present case, ie when using a carrier layer made of a semiconductor material, by a strong doping (p + or n + doping of the base material, here silicon). In principle, however, a low basic doping of the carrier wafer material is sufficient.

Der Trägerwafer ist teilweise von einem Dielektrikum 3 zur elektrischen Isolation umhüllt (elektrische Isolationsschicht). Für eine Verbesserung der Dauer des nachfolgend beschriebenen sicheren Haltens der Nutzwaferschicht bzw. des Nutzwafers 1 auf dem Trägerwafer bzw. der Trägerschicht 2 kann jedoch auch eine funktionale Schicht mit permanenter elektrischer Polarisierbarkeit anstelle des Dielektrikums 3 verwendet werden. Bei einer solchen funktionalen Schicht handelt es sich um eine Isolatorschicht mit der zusätzlichen Eigenschaft, dass diese Schicht permanent polarisierbar ist. Eine solche funktionale Schicht kann somit beispielsweise das elektrische Feld halten, bis die Curie-Temperatur überschritten wird. Im vorliegenden Fall des Silizium-Trägerwafers 2 (und des Silizium-Nutzwafers 1) besteht das Dielektrikum 3 aus Siliziumdioxid, hier als thermischem Oxid. Anstelle eines thermischen Oxids kann es sich auch um ein mittels eines CVD-Verfahrens abgeschiedenes CVD-Oxid oder um Siliziumnitrit handeln. Die Isolationsschicht 3 kann alternativ auch als organische oder anorganische Lackschicht ausgestaltet sein, falls die Temperaturbeständigkeit nicht wesentlich ist.The carrier wafer is partially of a dielectric 3 wrapped for electrical insulation (electrical insulation layer). For an improvement in the duration of the secure holding of the Nutzwaferschicht or the Nutzwafers described below 1 on the carrier wafer or the carrier layer 2 however, it may also have a functional layer with permanent electrical polarizability instead of the dielectric 3 be used. Such a functional layer is an insulator layer with the additional property that this layer is permanently polarizable. Such a functional layer may thus, for example, hold the electric field until the Curie temperature is exceeded. In the present case of the silicon carrier wafer 2 (and the silicon Nutzwafers 1 ) is the dielectric 3 made of silicon dioxide, here as a thermal oxide. Instead of a thermal oxide, it may also be a deposited by a CVD method CVD oxide or silicon nitride. The insulation layer 3 Alternatively, it may be designed as an organic or inorganic lacquer layer if the temperature resistance is not essential.

Im vorliegenden Fall umhüllt die elektrische Isolationsschicht 3 den Trägerwafer 2 nicht vollständig: sie bedeckt lediglich die obere Zylinderdeckelfläche bzw. die oben liegende Oberfläche 2a des Trägerwafers 2 sowie die Seitenfläche 2c des Trägerwafers 2 vollständig und die unten liegende Oberfläche 2b (untere Zylinderdeckelfläche) zum Teil. Die untere Oberfläche 2b des Trägerwaferzylinders 2 ist hierbei lediglich in einem außen liegenden, ringförmigen Randbereich 2b1 von der Isolationsschicht 3 bedeckt. Der zentrale, kreisförmige, innen liegende Abschnitt 2b2 der unteren Zylinderdeckelfläche ist nicht von der elektrisch isolierenden Schicht 3 bedeckt. Die radiale Ausdehnung des bedeckten Bereichs 2b1 in Richtung der Waferebene beträgt in einem konkreten Beispiel 2,5 des Durchmessers des nicht bedeckten Bereichs 2b2. Die Herstellung des freiliegenden Bereichs 2b2 geschieht dadurch, dass zunächst der gesamte Trägerwa fer 2 von der elektrisch isolierenden Schicht umhüllt wird. Sodann erfolgt ein teilweises Freiätzen oder auch ein mechanisches Entfernen des Dielektrikums 3 im Oberflächenbereich 2b2. Hierbei kann alternativ auch die gesamte rückseitige Oberfläche 2b freigelegt werden und nicht nur wie im vorliegenden Fall unter Beachtung des Randausschlusses 2b1. Handelt es sich bei dem Material des Trägerwafers 2 wie im vorliegenden Fall um hochdotiertes Silizium, so besteht dann bereits ein guter elektrischer bzw. ohmscher Kontakt, über welchen mittels einer unterhalb der Oberfläche 2b2 anzuordnen Auflage aus Metall ein elektrisches Potenzial an den Trägerwafer 2 angelegt werden kann. Reicht die Dotierstoffkonzentration zur Herstellung einer ausreichenden elektrischen Leitfähigkeit nicht aus, so muß der ohmsche Kontakt durch eine separate Implantation und/oder Diffusion von Ionen, insbesondere von Metallionen, oder durch eine separate Beschichtung der Oberfläche 2b2 mit einer Metallschicht erzeugt werden. Im vorliegenden Fall wird somit auf der Rückseite 2b des Trägerwafers 2 genau ein elektrischer Kontakt hergestellt, mit dem der Trägerwafer als unipolarer elektrostatischer Trägerwafer betreibbar ist. Eine Unterteilung des Kontaktes bzw. der Elektrode in Segmente oder Zonen (also in mehrere Elektroden) wie sie bei bipolaren E-Chucks üblicherweise erfolgt, ist im vorliegenden Fall somit nicht gegeben. Dies hat den Vorteil, dass in den eventuell schon vorhandenen elektrischen Schaltungen des Nutzwafers 1 keine lateralen Spannungen induziert werden können, welche Bauteile zerstören könnten.In the present case, the electrical insulation layer envelops 3 the carrier wafer 2 not complete: it only covers the upper cylinder cover surface or the upper surface 2a of the carrier wafer 2 as well as the side surface 2c of the carrier wafer 2 completely and the underlying surface 2 B (lower cylinder cover surface) in part. The lower surface 2 B the carrier wafer cylinder 2 is here only in an outer, annular edge region 2b1 from the insulation layer 3 covered. The central, circular, inner section 2b2 the lower cylinder cover surface is not of the electrically insulating layer 3 covered. The radial extent of the covered area 2b1 in the direction of the wafer plane in a concrete example is 2.5 of the diameter of the uncovered area 2b2 , The preparation of the exposed area 2b2 happens in that first the entire Trägerwa fer 2 is enveloped by the electrically insulating layer. Then there is a partial free etching or a mechanical removal of the die lektrikums 3 in the surface area 2b2 , In this case, alternatively, the entire back surface 2 B and not only as in the present case, taking into account the exclusion of margins 2b1 , Is it the material of the carrier wafer 2 As in the present case to highly doped silicon, then there is already a good electrical or ohmic contact, via which by means of a below the surface 2b2 Metal overlay an electrical potential to the carrier wafer 2 can be created. If the dopant concentration is insufficient to produce a sufficient electrical conductivity, the ohmic contact must be formed by a separate implantation and / or diffusion of ions, in particular of metal ions, or by a separate coating of the surface 2b2 be produced with a metal layer. In the present case is thus on the back 2 B of the carrier wafer 2 exactly made an electrical contact with which the carrier wafer is operable as a unipolar electrostatic carrier wafer. A subdivision of the contact or the electrode into segments or zones (that is, into a plurality of electrodes), as is usually the case with bipolar e-chucks, is thus not given in the present case. This has the advantage that in the possibly already existing electrical circuits of the Nutzwafers 1 no lateral stresses can be induced which could destroy components.

Wesentliche Merkmale der gezeigten mobilen, elektrostatischen dreischichtigen Waferanordnung 2, 3 sind daher:

  • – Der Trägerwafer besteht aus dem gleichen Material wie der Nutzwafer.
  • – Die Kombination von Trägerwafer und dünnem Nutzwafer hat eine Dicke, welche innerhalb der Dickentoleranz für Wafer dieser Längsausdehnung a bzw. diesen Durchmessers liegt.
  • – Der Durchmesser bzw. die Längsausdehnung a des Trägerwafers erfüllt die Toleranzen für Wafer dieser Größe.
  • – Der Trägerwafer 2 ist durch ein Dielektrikum 3 vom Nutzwafer 1 isoliert.
Essential features of the shown mobile, electrostatic three-layer wafer arrangement 2 . 3 are therefore:
  • - The carrier wafer consists of the same material as the Nutzwafer.
  • - The combination of carrier wafer and thin Nutzwafer has a thickness which is within the thickness tolerance for wafers this longitudinal extent a or this diameter.
  • The diameter or the longitudinal extent a of the carrier wafer fulfills the tolerances for wafers of this size.
  • - The carrier wafer 2 is through a dielectric 3 from the useful wafer 1 isolated.

Nachfolgend wird der Betrieb der beschriebenen Waferanordnung beschrieben:
Durch Anlegen einer elektrischen Spannung an den Nutzwafer 1 oder an den Trägerwafer 2 oder zwischen Trägerwafer 2 und Nutzwafer 1 wird zwischen diesen ein elektrostatisches Feld erzeugt, das den dünnen Nutzwafer 1 sicher auf dem Trägerwafer 2 halten kann. Der beschriebene Trägerwafer wird hierzu nach dem Prinzip des unipolaren E-Chucks betrieben. Auf den Trägerwafer 2 wird der zu bearbeitende dünne Nutzwafer 1 aufgelegt. Der Nutzwafer 1 ist somit angrenzend an die die obere Oberfläche 2a des Nutzwafers 2 bedeckende dielektrische Schicht 3 bzw. angrenzend an deren der Oberfläche 2a gegenüberliegende Oberfläche 3a angeordnet. Die beiden Wafer 1 und 2 können als Flächen eines Plattenkondensators betrachtet werden. Das elektrische Feld ist vertikal (also in Dickenrichtung) zwischen Trägerwafer 2 und Nutzwafer 1 ausgerichtet. Die Aufladung dieses "Plattenkondensators" geschieht durch Auflegen des Trägerwafers 2 (bzw. dessen an seiner Unterseite 2b2 ausgebildeten elektrischen Kontakts) auf einen geerdeten Tisch und vorübergehendes und schonendes Berühren des Nutzwafers 1 mit einer Hochspannungselektrode. Dieses elektrische Feld übt eine haltende elektrostatische Kraft auf den Nutzwafer 1 aus. Die nutzbare Haltekraft steigt dabei an, je dünner die Ausdehnung des Dielektrikums 3 in Dickenrichtung (Dicke i) ist. Erfahrungsgemäß hält der Nutzwafer 1 dabei umso sicherer, je dünner er ist. Die notwendige Spannung bzw. der notwendige Potenzialunterschied richtet sich nach der Dicke i des Isolators 3 und der notwendigen Feldstärke bzw. der zu erzielenden Haltekraft und liegt typischerweise zwischen etwa 50 und 500 V.The following describes the operation of the described wafer arrangement:
By applying an electrical voltage to the Nutzwafer 1 or to the carrier wafer 2 or between carrier wafers 2 and useful wafers 1 Between these an electrostatic field is generated, which is the thin Nutzwafer 1 safely on the carrier wafer 2 can hold. The carrier wafer described is operated for this purpose according to the principle of the unipolar e-chuck. On the carrier wafer 2 becomes the thin usable wafer to be processed 1 hung up. The Nutzwafer 1 is thus adjacent to the upper surface 2a the Nutzwafers 2 covering dielectric layer 3 or adjacent to the surface 2a opposite surface 3a arranged. The two wafers 1 and 2 can be considered as areas of a plate capacitor. The electric field is vertical (that is, in the thickness direction) between carrier wafers 2 and useful wafers 1 aligned. The charging of this "plate capacitor" happens by placing the carrier wafer 2 (or on its underside 2b2 trained electrical contact) on a grounded table and temporary and gentle touch the Nutzwafers 1 with a high voltage electrode. This electric field exerts a holding electrostatic force on the useful wafer 1 out. The usable holding force increases, the thinner the expansion of the dielectric 3 in the thickness direction (thickness i). Experience has shown that the Nutzwafer 1 the safer the thinner it is. The necessary voltage or potential difference depends on the thickness i of the insulator 3 and the required field strength or the holding force to be achieved and is typically between about 50 and 500 V.

Die Kombination von Trägerschicht 2, Isolationsschicht 3 und Nutzwaferschicht 1 bildet nun eine untrennbare Einheit, die von einem Bearbeitungsgerät wie ein normaler Wafer bearbeitet werden kann. Die Kombination kann somit auch von normalen Handlern und in Horden transportiert werden. Nach oder während der Bearbeitung, dem Transport oder einer Lagerung kann bei Bedarf die Haltekraft durch erneutes Nachladen wieder aufgefrischt werden. Die Dauer des sicheren Haltens ergibt sich aus der Isolationseigenschaft des Dielektrikums und der umgebenden Luft beziehungsweise der umgebenden Medien.The combination of carrier layer 2 , Insulation layer 3 and Nutzwaferschicht 1 now forms an indivisible unit that can be edited by a processing device like a normal wafer. The combination can therefore also be transported by normal dealers and in hordes. After or during processing, transport or storage, the holding force can be refreshed by recharging if necessary. The duration of the secure hold results from the insulating property of the dielectric and the surrounding air or the surrounding media.

Am Ende der Bearbeitung wird der Nutzwafer vom Trägerwafer durch ein einfaches Entladen getrennt. Die Erfahrung mit elektrostatischen Chucks zeigt, dass dabei manchmal ein vorübergehendes oder periodisches Umpolen notwendig sein kann, um gefangene bzw. getrappte Ladungen zu neutralisieren. Der Nutzwafer 1 kann dann an einen Träger mit Klebe- oder Vakuumtechnik übergeben oder der Aufbau- und Verbindungstechnik zugeführt werden.At the end of processing, the useful wafer is separated from the carrier wafer by simple unloading. Experience with electrostatic chucks shows that sometimes a transient or periodic reversal may be necessary to neutralize trapped charges. The Nutzwafer 1 can then be transferred to a carrier with adhesive or vacuum technology or the assembly and connection technology supplied.

Für die in der Halbleitertechnik üblichen Bearbeitungsmaschinen besteht somit kein Unterschied zwischen einer dreischichtigen Waferanordnung gemäß der Erfindung und einem herkömmlichen einschichtigen Wafer.For the in of semiconductor technology usual There is no difference between machines three-layer wafer arrangement according to the invention and a conventional single layer wafers.

2 zeigt eine dreidimensionale Ansicht (Schrägansicht) auf eine dreischichtige Waferanordnung gemäß 1. Zur Vereinfachung ist hier die dünne isolierende Schicht 3 nicht gezeigt. Darüberhinaus sind der dünne Nutzwafer 1 bzw. die Nutzwaferschicht und der Trägerwafer 2 bzw. die Trägerschicht zur besseren Darstellung beabstandet voneinander, also im nicht gehaltenen Zustand gezeichnet. 2 shows a three-dimensional view (oblique view) on a three-layer wafer arrangement according to 1 , For simplicity, here is the thin insulating layer 3 Not shown. In addition, the thin Nutzwafer 1 or the Nutzwaferschicht and the carrier wafer 2 or the carrier layer for better illustration spaced from each other, so drawn in the non-held state.

3 zeigt eine Ansicht von unten auf eine erfindungsgemäße dreischichtige Waferanordnung, welche einen geraden Kreisabschnitt bzw. einen sog. „Flat" aufweist. Zur Kennzeichnung der Kristallorientierung tragen Wafer üblicherweise einen solchen „Flat" 4, also einen geraden Kreisabschnitt. Eine solche Kennzeichnung in Form eines Flats 4 wird vor allem bei 2-Zoll-, 3-Zoll-, 4-Zoll-, 5-Zoll- und 6-Zoll-Wafern verwendet. 3 3 shows a bottom view of a three-layer wafer arrangement according to the invention, which has a straight circle section or a so-called "flat." Wafers usually carry such a "flat" for characterizing the crystal orientation. 4 So a straight circle section. Such labeling in the form of a flat 4 is mainly used on 2-inch, 3-inch, 4-inch, 5-inch and 6-inch wafers.

Wie 4 zeigt, geschieht die Kennzeichnung bei 8-Zoll-Wafern und 12-Zoll-Wafern (mit einem Durchmesser a von 200 bzw. 300 mm) meist nicht durch einen Flat 4, sondern durch einen Notch 5, also eine kleine Kerbe, welche ebenso wie der Flat 4 auf der Zylindermantelfläche des Wafers in einer Richtung parallel zur Zylindersymmetrieachse angeordnet ist. 4 zeigt ebenso wie 3 eine Ansicht von unten auf eine erfindungsgemäße dreischichtige Waferanordnung.As 4 For 8-inch wafers and 12-inch wafers (with a diameter of 200 or 300 mm), the labeling usually does not happen with a flat 4 but by a notch 5 , so a small notch, which as well as the flat 4 is disposed on the cylinder surface of the wafer in a direction parallel to the cylinder axis of symmetry. 4 shows as well 3 a view from below of a three-layer wafer arrangement according to the invention.

Der Trägerwafer sollte diese normgerechten (gemäß SEMI-Standard) Kennzeichnungen 4 bzw. 5 in der gleichen Weise wie der Nutzwafer aufweisen, um bei automatisch arbeitenden Geräten von einem Gerät bzw. Gerätebestandteil, welches einen solchen Flat 4 bzw. Notch 5 erkennt (Flatfinder) nicht zurückgewiesen zu werden.The carrier wafer should meet these standard (according to SEMI standard) markings 4 respectively. 5 in the same way as the Nutzwafer to automatically in working devices of a device or device component, which has such a Flat 4 or Notch 5 recognizes (Flatfinder) not to be rejected.

Claims (45)

Dreischichtige Waferanordnung, deren Dimensionen bzw. deren Dicke und deren Durchmesser innerhalb der Dimensionen eines handelsüblichen Wafers liegen, mit einer Nutzwaferschicht (1), welche ein halbleitendes Material enthält oder daraus besteht, einer Trägerschicht (2) mit einer ersten Oberfläche (2a) und einer der ersten Oberfläche (2a) gegenüberliegenden zweiten Oberfläche (2b), wobei die thermischen und mechanischen Eigenschaften der Trägerschicht (2) gleich oder ähnlich derjenigen der Nutzwaferschicht (1) sind, und einer elektrisch isolierenden Schicht (3), wobei die erste Oberfläche (2a) der Trägerschicht (2) zumindest teilweise mit der elektrisch isolierenden Schicht (3) bedeckt ist und wobei die Nutzwaferschicht (1) angrenzend an die der Trägerschicht (2) abgewandte Seite (3a) der elektrisch isolierenden Schicht (3) angeordnet ist.Three-layer wafer arrangement whose dimensions or their thickness and whose diameter are within the dimensions of a commercial wafer, with a Nutzwaferschicht ( 1 ), which contains or consists of a semiconducting material, a carrier layer ( 2 ) with a first surface ( 2a ) and one of the first surface ( 2a ) opposite second surface ( 2 B ), wherein the thermal and mechanical properties of the carrier layer ( 2 ) equal to or similar to that of the Nutzwaferschicht ( 1 ), and an electrically insulating layer ( 3 ), the first surface ( 2a ) of the carrier layer ( 2 ) at least partially with the electrically insulating layer ( 3 ) and wherein the Nutzwaferschicht ( 1 ) adjacent to the backing layer ( 2 ) facing away ( 3a ) of the electrically insulating layer ( 3 ) is arranged. Dreischichtige Waferanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die Summe der Dicke D der Trägerschicht (2), der Dicke i der elektrisch isolierenden Schicht (3) und der Dicke d der Nutzwaferschicht (1) inner halb des für Wafer mit einem Durchmesser entsprechend demjenigen der Trägerschicht (2) Dickentoleranzbereichs liegt.Three-layer wafer arrangement according to the preceding claim, characterized in that the sum of the thickness D of the carrier layer ( 2 ), the thickness i of the electrically insulating layer ( 3 ) and the thickness d of the Nutzwaferschicht ( 1 ) within half of that for wafers having a diameter corresponding to that of the carrier layer ( 2 ) Thickness tolerance range is. Dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Durchmesser a der Trägerschicht (2) und/oder der Nutzwaferschicht (1) 150 mm ± 0.2 mm und die Gesamtdicke D + i + d der Trägerschicht (2), der isolierenden Schicht (3) und der Nutzwaferschicht (1) über 655 μm und/oder unter 695 μm, insbesondere 675 μm, beträgt.Three-layer wafer arrangement according to one of claims 1 to 2, characterized in that the diameter a of the carrier layer ( 2 ) and / or the Nutzwaferschicht ( 1 ) 150 mm ± 0.2 mm and the total thickness D + i + d of the carrier layer ( 2 ), the insulating layer ( 3 ) and the Nutzwaferschicht ( 1 ) over 655 microns and / or below 695 microns, in particular 675 microns, is. Dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Durchmesser a der Trägerschicht (2) und/oder der Nutzwaferschicht (1) 50.8 mm ± 0.38 mm und die Gesamtdicke D + i + d der Trägerschicht (2), der isolierenden Schicht (3) und der Nutzwaferschicht (1) über 254 μm und/oder unter 304 μm, insbesondere 279 μm, beträgt.Three-layer wafer arrangement according to one of claims 1 to 2, characterized in that the diameter a of the carrier layer ( 2 ) and / or the Nutzwaferschicht ( 1 ) 50.8 mm ± 0.38 mm and the total thickness D + i + d of the carrier layer ( 2 ), the insulating layer ( 3 ) and the Nutzwaferschicht ( 1 ) over 254 microns and / or less than 304 microns, in particular 279 microns. Dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Durchmesser a der Trägerschicht (2) und/oder der Nutzwaferschicht (1) 76.2 mm ± 0.63 mm und die Gesamtdicke D + i + d der Trägerschicht (2), der isolierenden Schicht (3) und der Nutzwaferschicht (1) über 356 μm und/oder unter 406 μm, insbesondere 381 μm, beträgt.Three-layer wafer arrangement according to one of claims 1 to 2, characterized in that the diameter a of the carrier layer ( 2 ) and / or the Nutzwaferschicht ( 1 ) 76.2 mm ± 0.63 mm and the total thickness D + i + d of the carrier layer ( 2 ), the insulating layer ( 3 ) and the Nutzwaferschicht ( 1 ) is above 356 μm and / or below 406 μm, in particular 381 μm. Dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Durchmesser a der Trägerschicht (2) und/oder der Nutzwaferschicht (1) 100 mm ± 0.5 mm und die Gesamtdicke D + i + d der Trägerschicht (2), der isolierenden Schicht (3) und der Nutzwaferschicht (1) über 505 μm und/oder unter 545 μm, insbesondere 525 μm, beträgt.Three-layer wafer arrangement according to one of claims 1 to 2, characterized in that the diameter a of the carrier layer ( 2 ) and / or the Nutzwaferschicht ( 1 ) 100 mm ± 0.5 mm and the total thickness D + i + d of the carrier layer ( 2 ), the insulating layer ( 3 ) and the Nutzwaferschicht ( 1 ) is above 505 μm and / or below 545 μm, in particular 525 μm. Dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Durchmesser a der Trägerschicht (2) und/oder der Nutzwaferschicht (1) 125 mm ± 0.5 mm und die Gesamtdicke D + i + d der Trägerschicht (2), der isolierenden Schicht (3) und der Nutzwaferschicht (1) über 605 μm und/oder unter 645 μm, insbesondere 625 μm, beträgt.Three-layer wafer arrangement according to one of claims 1 to 2, characterized in that the diameter a of the carrier layer ( 2 ) and / or the Nutzwaferschicht ( 1 ) 125 mm ± 0.5 mm and the total di bridge D + i + d of the carrier layer ( 2 ), the insulating layer ( 3 ) and the Nutzwaferschicht ( 1 ) is above 605 μm and / or below 645 μm, in particular 625 μm. Dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Durchmesser a der Trägerschicht (2) und/oder der Nutzwaferschicht (1) 200 mm ± 0.2 mm und die Gesamtdicke D + i + d der Trägerschicht (2), der isolierenden Schicht (3) und der Nutzwaferschicht (1) über 705 μm und/oder unter 745 μm, insbesondere 725 μm, beträgt.Three-layer wafer arrangement according to one of claims 1 to 2, characterized in that the diameter a of the carrier layer ( 2 ) and / or the Nutzwaferschicht ( 1 ) 200 mm ± 0.2 mm and the total thickness D + i + d of the carrier layer ( 2 ), the insulating layer ( 3 ) and the Nutzwaferschicht ( 1 ) over 705 microns and / or below 745 microns, in particular 725 microns. Dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Durchmesser a der Trägerschicht (2) und/oder der Nutzwaferschicht (1) 300 mm ± 0.2 mm und die Gesamtdicke D + i + d der Trägerschicht (2), der isolierenden Schicht (3) und der Nutzwaferschicht (1) über 750 μm und/oder unter 800 μm, insbesondere 775 μm, beträgt.Three-layer wafer arrangement according to one of claims 1 to 2, characterized in that the diameter a of the carrier layer ( 2 ) and / or the Nutzwaferschicht ( 1 ) 300 mm ± 0.2 mm and the total thickness D + i + d of the carrier layer ( 2 ), the insulating layer ( 3 ) and the Nutzwaferschicht ( 1 ) over 750 microns and / or less than 800 microns, in particular 775 microns. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der mittlere Durchmesser a der Trägerschicht (2) um weniger als 10 %, insbesondere um weniger als 5 %, insbesondere um weniger als 2 %, insbesondere um weniger als 1 %, insbesondere um weniger als 0.5 % größer ist als der mittlere Durchmesser der Nutzwaferschicht (1), wobei bevorzugt beide mittleren Durchmesser übereinstimmen.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the average diameter a of the carrier layer ( 2 ) is less than 10%, in particular less than 5%, in particular less than 2%, in particular less than 1%, in particular less than 0.5% greater than the average diameter of the Nutzwaferschicht ( 1 ), wherein preferably both mean diameters coincide. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der mittlere Durchmesser a der Trägerschicht (2) um weniger als 10 %, insbesondere um weniger als 5 %, insbesondere um weniger als 2 %, insbesondere um weniger als 1 %, insbesondere um weniger als 0.5 % kleiner ist als der mittlere Durchmesser der Nutzwaferschicht (1), wobei bevorzugt beide mittleren Durchmesser übereinstimmen.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the average diameter a of the carrier layer ( 2 ) is less than 10%, in particular less than 5%, in particular less than 2%, in particular less than 1%, in particular less than 0.5% smaller than the average diameter of the Nutzwaferschicht ( 1 ), wherein preferably both mean diameters coincide. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Waferanordnung eine ebene, flache Platte ausbildet, deren Durchmesser a in der Ebene der ersten Oberfläche (2a) wesentlich größer ist als deren Ausdehnung senkrecht zur ersten Oberfläche bzw. als deren Dicke d + i + D.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the wafer arrangement forms a flat, flat plate whose diameter a in the plane of the first surface ( 2a ) is substantially larger than its extent perpendicular to the first surface or as the thickness d + i + D. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Waferanordnung einen flachen Zylinder ausbildet, dessen Zylinderdeckelflächen durch die zweite Oberfläche (2b) und die der isolierenden Schicht (3) abgewandt angeordnete Oberfläche der Nutzwaferschicht (1) ausgebildet sind.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the wafer arrangement forms a flat cylinder whose cylinder cover surfaces are formed by the second surface ( 2 B ) and the insulating layer ( 3 ) facing away surface of the Nutzwaferschicht ( 1 ) are formed. Dreischichtige Waferanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die zylinderförmige Waferanordnung in der Zylindermantelfläche eine Einkerbung bzw. einen Notch (5) oder eine Abplattung in Form eines geraden Kreisabschnitts bzw. Flats (4) aufweist zur Kennzeichnung der Kristallorientierung.Three-layer wafer arrangement according to the preceding claim, characterized in that the cylindrical wafer arrangement in the cylinder jacket surface has a notch (or notch). 5 ) or a flattening in the form of a straight circular section or flats ( 4 ) for characterizing the crystal orientation. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Wärmeausdehnungskoeffizient des Materials der Trägerschicht vom Wärmeausdehnungskoeffizienten des Materials der Nutzwaferschicht um weniger als 20%, bevorzugt um weniger als 10%, bevorzugt um weniger als 5%, bevorzugt um weniger als 2%, bevorzugt um weniger als 1% ab weicht, wobei besonders bevorzugt die beiden Wärmeausdehnungskoeffizienten übereinstimmen.Three-layer wafer arrangement according to one of the preceding Claims, characterized in that the thermal expansion coefficient of Material of the carrier layer from the thermal expansion coefficient of the material of the Nutzwaferschicht by less than 20%, preferably less than 10%, preferably less than 5%, preferably less than 2%, preferably by less than 1%, with more preference the two coefficients of thermal expansion coincide. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Waferanordnung zweistückig ausgebildet ist, wobei die Nutzwaferschicht (1) von der aus der Trägerschicht (2) und der isolierenden Schicht (3) ausgebildeten Einheit abnehmbar bzw. abtrennbar ist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the wafer arrangement is formed in two pieces, wherein the Nutzwaferschicht ( 1 ) from the carrier layer ( 2 ) and the insulating layer ( 3 ) trained unit is removable or separable. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Trägerschicht (2) ein halbleitendes Material enthält oder daraus besteht, wobei Trägerschicht (2) und Nutzwaferschicht (1) bevorzugt dasselbe halbleitende Material aufweisen.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the carrier layer ( 2 ) contains or consists of a semiconducting material, wherein carrier layer ( 2 ) and Nutzwaferschicht ( 1 ) preferably have the same semiconductive material. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das halbleitende Material der Nutzwaferschicht Si, einen III-V Halbleiter, AlGaAsP, Ge, GaAs, SiC, InP und/oder InGaAs enthält oder daraus besteht.Three-layer wafer arrangement according to one of the preceding Claims, characterized in that the semiconductive material of the Nutzwaferschicht Si, a III-V semiconductor, AlGaAsP, Ge, GaAs, SiC, InP and / or InGaAs contains or consists of. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche und nach Anspruch 17, dadurch gekennzeichnet, dass das halbleitende Material der Trägerschicht Si, einen III-V Halbleiter, AlGaAsP, Ge, GaAs, SiC, InP und/oder InGaAs enthält oder daraus besteht.Three-layer wafer arrangement according to one of the preceding claims and claim 17, characterized in that the semiconductive material of the carrier layer Si, a III-V semiconductor, AlGaAsP, Ge, GaAs, SiC, InP and / or InGaAs contains or consists of. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche und nach Anspruch 17, dadurch gekennzeichnet, dass das halbleitende Material der Trägerschicht n-dotiert oder p-dotiert ist.Three-layer wafer arrangement according to one of the preceding claims and according to claim 17, characterized in that the semiconductive Material of the carrier layer n-doped or p-doped. Dreischichtige Waferanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die Dotierstoffkonzentration des halbleitenden Materials über 1014 Atome/cm3 und/oder unter 1022 Atome/cm3, bevorzugt über 1015 Atome/cm3 und/oder unter 1021 Atome/cm3 beträgt und/oder dass als Dotierstoff B, P und/oder As eingesetzt ist.Three-layer wafer arrangement according to the preceding claim, characterized in that the dopant concentration of the semiconductive material is above 10 14 atoms / cm 3 and / or below 10 22 atoms / cm 3 , preferably above 10 15 atoms / cm 3 and / or below 10 21 atoms / cm 3 and / or that is used as a dopant B, P and / or As. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Trägerschicht (2) ein Metall aufweist, insbesondere dass die Trägerschicht (2) eine Metallplatte ist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the carrier layer ( 2 ) comprises a metal, in particular that the carrier layer ( 2 ) is a metal plate. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen der Trägerschicht (2) und der Nutzwaferschicht (1) ausschließlich die elektrisch isolierende Schicht (3) angeordnet ist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that between the carrier layer ( 2 ) and the Nutzwaferschicht ( 1 ) excluding the electrically insulating layer ( 3 ) is arranged. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Nutzwaferschicht (1) an der elektrisch isolierenden Schicht (3) elektrostatisch fixiert ist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the Nutzwaferschicht ( 1 ) on the electrically insulating layer ( 3 ) is electrostatically fixed. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (3) ein dielektrisches Material und/oder eine funktionale Schicht mit permanenter elektrischer Polarisierbarkeit, insbesondere eine Bleititanat PbTiO3 aufweisende Schicht, aufweist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the electrically insulating layer ( 3 ) has a dielectric material and / or a functional layer with permanent electrical polarizability, in particular a layer comprising lead titanate PbTiO 3 . Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (3) Siliziumdioxid, insbesondere in thermischer Form oder in mittels CVD-Verfahren abgeschiedener Form, und/oder Siliziumnitrid und/oder einen organischen oder anorganischen Lack aufweist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the electrically insulating layer ( 3 ) Silicon dioxide, in particular in thermal form or deposited by means of CVD method, and / or silicon nitride and / or an organic or inorganic lacquer. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (3) die Trägerschicht (2) bis auf deren zweite Oberfläche (2b) vollständig so umhüllt, dass die zweite Oberfläche (2b) der Trägerschicht (2) zumindest teilweise nicht von der elektrisch isolierenden Schicht (3) bedeckt ist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the electrically insulating layer ( 3 ) the carrier layer ( 2 ) except for the second surface ( 2 B ) completely enveloped so that the second surface ( 2 B ) of the carrier layer ( 2 ) at least partially not from the electrically insulating layer ( 3 ) is covered. Dreischichtige Waferanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (3) einen Bereich (2b1) am Rand der zweiten Oberfläche (2b), nicht jedoch den zentralen Bereich (2b2) der zweiten Oberfläche (2b) bedeckt.Three-layer wafer arrangement according to the preceding claim, characterized in that the electrically insulating layer ( 3 ) an area ( 2b1 ) at the edge of the second surface ( 2 B ), but not the central area ( 2b2 ) of the second surface ( 2 B ) covered. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen elektrischen Kontakt zur Kontaktierung der Trägerschicht (2), wobei der elektrische Kontakt bevorzugt auf und/oder angrenzend an der zweiten Oberfläche (2b) der Trägerschicht (2) ausgebildet ist.Three-layer wafer arrangement according to one of the preceding claims, characterized by an electrical contact for contacting the carrier layer ( 2 ), wherein the electrical contact preferably on and / or adjacent to the second surface ( 2 B ) of the carrier layer ( 2 ) is trained. Dreischichtige Waferanordnung nach dem vorhergehenden Anspruch, gekennzeichnet durch genau einen elektrischen Kontakt (unipolare Waferanordnung).Three-layer wafer arrangement after the previous one Claim, characterized by exactly one electrical contact (unipolar wafer arrangement). Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche und nach Anspruch 17, dadurch gekennzeichnet, dass durch zumindest teilweise Dotierung des halbleitenden Materials der Trägerschicht (2) ein ohmscher Kontakt als elektrischer Kontakt ausgebildet ist, wobei das halbleitende Material der Trägerschicht bevorzugt in einem an die zweite Oberfläche (2b) der Trägerschicht (2) angrenzenden Teilvolumen der Trägerschicht (2) dotiert ist.Three-layer wafer arrangement according to one of the preceding claims and claim 17, characterized in that by at least partial doping of the semiconducting material of the carrier layer ( 2 ) an ohmic contact is formed as an electrical contact, wherein the semiconducting material of the carrier layer preferably in a to the second surface ( 2 B ) of the carrier layer ( 2 ) adjacent partial volume of the carrier layer ( 2 ) is doped. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Trägerschicht (2), insbesondere deren zweite Oberfläche (2b) oder ein Teilbereich derselben, zur elektrischen Kontaktierung bzw. zur Ausbildung eines ohmschen Kontakts zumindest teilweise mit einer leitfähigen Beschichtung, insbesondere mit einer Metallbeschichtung, bedeckt ist und/oder dass zumindest ein Teilvolumen der Trägerschicht (2), insbesondere ein an die zweite Oberfläche (2b) der Trägerschicht (2) angrenzendes Teilvolumen, durch Implantation und/oder Diffusion von Ionen, insbesondere von Metallionen, als ohmscher Kontakt ausgebildet ist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the carrier layer ( 2 ), in particular its second surface ( 2 B ) or a subregion thereof, for making electrical contact or for forming an ohmic contact, is at least partially covered with a conductive coating, in particular with a metal coating, and / or that at least a partial volume of the carrier layer ( 2 ), in particular one to the second surface ( 2 B ) of the carrier layer ( 2 ) adjacent partial volume, by implantation and / or diffusion of ions, in particular of metal ions, is formed as an ohmic contact. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Nutzwaferschicht bzw. der zu prozessierende Wafer (1) eine Dicke d von über 0.5 μm und/oder unter 200 μm, insbesondere von über 1 μm und/oder unter 100 μm, insbesondere von über 5 und/oder unter 50 μm aufweist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the Nutzwaferschicht or to be processed wafer ( 1 ) has a thickness d of over 0.5 .mu.m and / or under 200 .mu.m, in particular of more than 1 .mu.m and / or less than 100 .mu.m, in particular of more than 5 and / or less than 50 microns. Dreischichtige Waferanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (3) zumindest bereichsweise eine Dicke i von über 0.1 μm und/oder von unter 5 μm, insbesondere von 1 μm aufweist.Three-layer wafer arrangement according to one of the preceding claims, characterized in that the electrically insulating layer ( 3 ) has a thickness i of more than 0.1 .mu.m and / or of less than 5 .mu.m, in particular of 1 .mu.m at least in regions. Elektrostatisches Halteverfahren zum Halten einer ein halbleitendes Material aufweisenden Nutzwaferschicht (1), wobei eine erste Oberfläche (2a) einer Trägerschicht (2) zumindest teilweise mit einer elektrisch isolierenden Schicht (3) bedeckt wird, wobei auf einer Oberfläche der Trägerschicht (2), insbesondere auf einer der ersten Oberfläche (2a) gegenüber liegenden zweiten Oberfläche (2b) der Trägerschicht (2), ein elektrischer Kontakt aufgebracht wird und/oder in einem an eine Oberfläche der Trägerschicht (2) angrenzenden Teilvolumen der Trägerschicht (2), insbesondere in einem an die zweite Oberfläche (2b) angrenzenden Teilvolumen der Trägerschicht (2), ein elektrischer Kontakt ausgebildet wird oder wobei die Trägerschicht (2) im Falle, dass diese ein Metall aufweist, selbst als elektrischer Kontakt verwendet wird, wobei die Nutzwaferschicht (1) an die elektrisch isolierende Schicht (3) angrenzend angeordnet wird und wobei zumindest kurzzeitig ein erstes elektrisches Potenzial an den elektrischen Kontakt und ein zweites, vom ersten elektrischen Potenzial differierendes zweites elektrisches Potenzial an die Nutzwaferschicht (1) angelegt wird.Electrostatic holding method for holding a useful wafer layer comprising a semiconductive material ( 1 ), wherein a first surface ( 2a ) a carrier layer ( 2 ) at least partially with an electrically insulating layer ( 3 ) is covered, wherein on a surface of the carrier layer ( 2 ), especially on one of the first surfaces ( 2a ) opposite the second surface ( 2 B ) of the carrier layer ( 2 ), an electrical contact is applied and / or in a to a surface of the carrier layer ( 2 ) adjacent partial volume of the carrier layer ( 2 ), in particular in one to the second surface ( 2 B ) adjacent partial volume of the carrier layer ( 2 ), an electrical contact is formed or wherein the carrier layer ( 2 ) in the case that it comprises a metal itself is used as an electrical contact, wherein the Nutzwaferschicht ( 1 ) to the electrically insulating layer ( 3 ) is arranged adjacently and wherein at least for a short time a first electrical potential to the electrical contact and a second, different from the first electrical potential second electrical potential to the Nutzwaferschicht ( 1 ) is created. Elektrostatisches Halteverfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass eine dreischichtige Waferanordnung nach einem der Ansprüche 1 bis 34 verwendet wird.Electrostatic holding method after the previous one Claim, characterized in that a three-layer wafer arrangement according to one of the claims 1 to 34 is used. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 36, dadurch gekennzeichnet, dass eines der beiden Potenziale dem Erdpotential entspricht.Electrostatic holding method according to one of claims 35 to 36, characterized in that one of the two potentials corresponds to the earth potential. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 37, dadurch gekennzeichnet, dass eines der beiden Potenziale einen Absolutwert von über 20 V und/oder unter 1000 V, insbesondere von über 50 V und/oder unter 500 V aufweist.Electrostatic holding method according to one of claims 35 to 37, characterized in that one of the two potentials an absolute value of over 20 V and / or less than 1000 V, in particular of more than 50 V and / or less than 500 V has. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 38, dadurch gekennzeichnet, dass die Trägerschicht (2) bis auf die zweite Oberfläche (2b) oder zumindest einen Teilbereich derselben vollständig mit der isolierenden Schicht (3) umhüllt wird.Electrostatic holding method according to one of claims 35 to 38, characterized in that the carrier layer ( 2 ) except for the second surface ( 2 B ) or at least a portion of the same completely with the insulating layer ( 3 ) is wrapped. Elektrostatisches Halteverfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass mit der elektrisch isolierenden Schicht (3) ein Bereich (2b1) am Rand der zweiten Oberfläche (2b), nicht jedoch der zentrale Bereich (2b2) der zweiten Oberfläche (2b) bedeckt wird.Electrostatic holding method according to the preceding claim, characterized in that with the electrically insulating layer ( 3 ) an area ( 2b1 ) at the edge of the second surface ( 2 B ), but not the central area ( 2b2 ) of the second surface ( 2 B ) is covered. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 40, dadurch gekennzeichnet, dass genau ein elektrischer Kontakt aufgebracht bzw. ausgebildet wird.Electrostatic holding method according to one of claims 35 to 40, characterized in that exactly one electrical contact is applied or formed. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 41, dadurch gekennzeichnet, dass die Trägerschicht (2) ein halbleitendes Material aufweist und dass der elektrische Kontakt durch Dotierung dieses halbleitenden Materials ausgebildet wird.Electrostatic holding method according to one of claims 35 to 41, characterized in that the carrier layer ( 2 ) has a semiconducting material and that the electrical contact is formed by doping this semiconducting material. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 42, dadurch gekennzeichnet, dass der elektrische Kontakt durch Aufbringen einer leitfähigen Beschichtung, insbesondere einer Metallbeschichtung, auf die Oberfläche der Trägerschicht (2) ausgebildet wird und/oder dass der elektrische Kontakt durch Implantation und/oder Diffusion von Ionen, insbesondere von Metall ionen, in das Teilvolumen der Trägerschicht (2) ausgebildet wird.Electrostatic holding method according to one of claims 35 to 42, characterized in that the electrical contact by applying a conductive coating, in particular a metal coating, on the surface of the carrier layer ( 2 ) is formed and / or that the electrical contact by implantation and / or diffusion of ions, in particular of metal ions, in the partial volume of the carrier layer ( 2 ) is formed. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 43, dadurch gekennzeichnet, dass zeitlich beabstandet mehrfach ein erstes und/oder zweites Potential an den elektrischen Kontakt bzw. die Nutzwaferschicht (1) angelegt wird.Electrostatic holding method according to one of claims 35 to 43, characterized in that temporally spaced several times a first and / or second potential to the electrical contact or Nutzwaferschicht ( 1 ) is created. Elektrostatisches Halteverfahren nach einem der Ansprüche 35 bis 44, dadurch gekennzeichnet, dass die Dicke D der Trägerschicht (2) vor Anordnung der Nutzwaferschicht (1) an der isolierenden Schicht (3) reduziert wird bzw. dass die Trägerschicht (2) abgedünnt wird.Electrostatic holding method according to one of claims 35 to 44, characterized in that the thickness D of the carrier layer ( 2 ) before placing the Nutzwaferschicht ( 1 ) on the insulating layer ( 3 ) is reduced or that the carrier layer ( 2 ) is thinned.
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