DE102005004375A1 - Semiconductor storage cell for ferroelectric RAM, has ferroelectric storage material region formed as condenser dielectric medium between two electrodes whose external contact regions are made of metal oxide - Google Patents

Semiconductor storage cell for ferroelectric RAM, has ferroelectric storage material region formed as condenser dielectric medium between two electrodes whose external contact regions are made of metal oxide Download PDF

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Abstract

The storage cell has two electrodes (14, 18) between which a ferroelectric storage material region (16) is formed as a condenser dielectric medium. A dielectric contact region of each electrode contacts the storage material region. Contact switching regions of the electrodes are connected between respective external contact regions and dielectric contact regions. The regions of the electrodes are made of metal oxide. Independent claims are also included for the following: (1) a semiconductor storage device including a number of semiconductor storage cells (2) a method for manufacturing of a semiconductor storage cell.

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicherzelle, eine Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung. Die vorliegende Erfindung betrifft insbesondere eine Mehrlagenelektrode mit niedrigem Widerstand, insbesondere für vertikale ferroelektrische Kondensatoren, insbesondere für hochdichte Chain-FeRAMs.The The present invention relates to a semiconductor memory cell, a Semiconductor memory device and method for its production. The present invention particularly relates to a multilayer electrode low resistance, especially for vertical ferroelectric Capacitors, in particular for high density chain FeRAMs.

Bei der Weiterentwicklung moderner Halbleiterspeichertechnologien müssen immer höhere Anforderungen im Hinblick auf eine möglichst hohe Speicherdichte bei gleichzeitiger Einhaltung bestimmter Zuverlässigkeitskriterien berücksichtigt werden. Je näher die einzelnen Speicherzellen aneinander heranrücken, um möglichst hohe Speicherdichten zu erreichen, desto stärker wirken sich aufgrund der damit einhergehenden sinkenden Kontaktflächen die steigenden elektrischen Übergangswiderstände einerseits zwischen Elektroden und Dielektrika der Speicherkondensatoren und andererseits zwischen Elektroden der Speicherkondensatoren und Anschlussbereichen oder Plugs z. B. entsprechenden zugeordneten Auswahltransistoren aus.at The advancement of modern semiconductor memory technologies must always higher Requirements with regard to the highest possible storage density while respecting certain reliability criteria become. The nearer the individual memory cells approach each other to the highest possible storage densities to reach the stronger the effect due to the associated sinking contact surfaces the increasing electrical contact resistance on the one hand between electrodes and dielectrics of the storage capacitors and on the other hand, between electrodes of the storage capacitors and terminal areas or plugs z. B. corresponding assigned selection transistors out.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichereinrichtung anzugeben, bei welcher auf möglichst einfache Art und Weise ein weiterer Anstieg elektrischer Übergangswiderstände bei den Speicherelementen oder Speicherzellen verhindert und damit die funktionale Integrität der Speicherelemente oder Speicherzellen auch bei Höchstintegration bei einer Halbleiterspeichereinrichtung erreicht werden können.Of the Invention is based on the object, a semiconductor memory device indicate, with which as possible simple way a further increase in electrical contact resistance at prevents the memory elements or memory cells and thus the functional integrity the memory elements or memory cells even at maximum integration can be achieved in a semiconductor memory device.

Die der Erfindung zugrunde liegende Aufgabe wird erfindungsgemäß bei einer Halbleiterspeicherzelle mit den Merkmalen des unabhängigen Patentanspruchs 1 gelöst. Die der Erfindung zugrunde liegende Aufgabe wird des Weiteren erfindungsgemäß bei einer Halbleiterspeichereinrichtung mit den Merkmalen des unabhängigen Patentanspruchs 12 gelöst. Die der Erfindung zugrunde liegende Aufgabe wird auch bei einem Verfahren zum Herstellen einer Halbleiterspeicherzelle erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 16 gelöst. Und schließlich die der Erfindung zugrunde liegende Aufgabe auch bei einem Verfahren zum Herstellen einer Halbleiterspeichereinrichtung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 27 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeichereinrichtung und des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung sind jeweils Gegenstand der abhängigen Unteransprüche.The The object underlying the invention is in a Semiconductor memory cell having the features of the independent patent claim 1 solved. The object underlying the invention is further inventively in a Semiconductor memory device having the features of the independent patent claim 12 solved. The object underlying the invention is also in a Method for producing a semiconductor memory cell according to the invention with the features of the independent Patent claim 16 solved. And finally the object underlying the invention also in a method for producing a semiconductor memory device according to the invention with the Features of the independent claim 27 solved. Advantageous developments of the semiconductor memory device according to the invention and the method according to the invention for Manufacturing a semiconductor memory device are each subject the dependent Dependent claims.

Erfindungsgemäß wird eine Halbleiterspeicherzelle vorgeschlagen, bei welcher als Speicherelement ein vertikal angeordneter Speicherkondensator ausgebildet ist, bei welcher der Speicherkondensator als ferroelektrischer Speicherkondensator ausgebildet ist, und zwar mit einer ersten Elektrodeneinrichtung, einer zweiten Elektrodeneinrichtung und einem zwischen diesen angeordneten ferroelektrischen Speichermaterialbereich als Kondensatordielektrikum, bei welcher die erste Elektrodeneinrichtung und die zweite Elektrodeneinrichtung mit dem ferroelektrischen Speichermaterialbereich in direktem mechanischen Kontakt stehend ausgebildet sind, bei welcher mindestens eine der ersten Elektrodeneinrichtung und der zweite Elektrodeneinrichtung aus einer Abfolge einer Mehrzahl Materialbereiche ausgebildet ist und bei welcher die Abfolge der Mehrzahl Materialbereiche ausgebildet ist mit (a) einem Dielektrikumskontaktbereich, welcher die jeweilige Elektrodeneinrichtung mechanisch und elektrisch direkt mit dem ferro elektrischen Speichermaterialbereich kontaktiert und welcher mit oder aus einem leitfähigen Metalloxid ausgebildet ist, mit (b) einem Kontaktvermittlungsbereich, welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Dielektrikumskontaktbereich und mit oder aus einem oder dem elektrisch leitfähigen Metalloxid des jeweiligen Dielektrikumskontaktbereichs zugrunde liegenden Metall ausgebildet ist, und mit (c) einem Externkontaktbereich, welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Kontaktvermittlungsbereich einerseits und mit einer Kontakteinrichtung zum externen elektrischen Anschluss des Speicherelements andererseits sowie mit oder aus einem elektrisch vergleichsweise gut leitenden Material ausgebildet ist.According to the invention is a Semiconductor memory cell proposed in which as a memory element a vertically arranged storage capacitor is formed at which the storage capacitor as a ferroelectric storage capacitor is formed, with a first electrode means, a second electrode means and arranged between them ferroelectric memory material area as capacitor dielectric, in which the first electrode device and the second electrode device with the ferroelectric memory material area in direct mechanical Contact are formed standing, in which at least one of first electrode means and the second electrode means a sequence of a plurality of material regions is formed, and in which the sequence of the plurality of material regions formed is with (a) a dielectric contact region, which is the respective electrode device mechanically and electrically directly with the ferro electric storage material area contacted and which formed with or from a conductive metal oxide is, with (b) a contact placement area, which in direct mechanical and electrical contact with the respective dielectric contact area and with or from one or the electrically conductive metal oxide of the respective one Dielectric contact area underlying metal formed is, and with (c) an external contact area, which in direct mechanical and electrical contact with the respective contact switching area on the one hand and with a contact device for external electrical Connection of the memory element on the other hand, with or from a electrically comparatively well conductive material is formed.

Es ist somit eine Kernidee der vorliegenden Erfindung, den Gesamtübergangswiderstand einer Elektrodeneinrichtung des Speicherkondensators dadurch abzusenken, dass zwar einerseits eine notwendige auf einem elektrisch leitfähigen Metalloxid basierende Kontaktierung zum ferroelektrischen Kondensatordielektrikum als Speichermaterialbereich beibehalten wird, dass aber andererseits zur besseren externer Kontaktierung ein elektrisch vergleichsweise gut leitendes Material als Bestandteil der jeweiligen Elektrode eingesetzt wird, wobei beim Übergang zwischen diesen genannten Bereichen das dem elektrisch leitfähigen Metalloxid zugrunde liegende Metall zum Einsatz kommt.It is thus a core idea of the present invention, the total transfer resistance thereby lowering an electrode device of the storage capacitor, that, on the one hand, a necessary based on an electrically conductive metal oxide Contacting the ferroelectric capacitor dielectric as Storage material area is maintained, but on the other hand for better external contacting an electrically comparatively good conductive material as part of the respective electrode is used, wherein the transition between these mentioned areas that the electrically conductive metal oxide underlying metal is used.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass die erste Elektrodeneinrichtung und die zweite Elektrodeneinrichtung – also beide Elektrodeneinrichtungen – mit oder aus einer entsprechenden Abfolge einer Mehrzahl Materialbereiche ausgebildet sind.In a preferred embodiment of the semiconductor memory cell according to the invention, it is provided that the first electrode device and the second electrode device - ie both electrode devices - with or from a corresponding sequence of a plurality of Materialberei are trained.

Gemäß einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es alternativ oder zusätzlich vorgesehen, dass die erste Elektrodeneinrichtung und die zweite Elektrodeneinrichtung gleich ausgebildet sind, insbesondere hinsichtlich ihrer Form, Anordnung, Geometrie und/oder Materialwahl.According to one another preferred embodiment the semiconductor memory cell according to the invention it is alternative or in addition provided that the first electrode means and the second Electrode device are the same, in particular with regard to their shape, arrangement, geometry and / or material choice.

Ferner kann es alternativ oder zusätzlich gemäß einer anderen Weiterbildung der erfindungsgemäßen Halbleiterspeicherzelle vorgesehen sein, dass der jeweilige Dielektrikumskontaktbereich mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet ist, die besteht aus IrO2 und RuO2.Furthermore, it can alternatively or additionally be provided according to another development of the semiconductor memory cell according to the invention, that the respective dielectric contact area is formed with or from a material or any combination of materials from the group consisting of IrO 2 and RuO 2 .

Bei einer anderen vorteilhaften Weiterbildung der erfindungsgemäßen Halbleiterspeicherzelle kann es alternativ oder zusätzlich vorgesehen sein, dass der jeweilige Kontaktvermittlungsbereich mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet ist, die besteht aus Ir und Ru.at Another advantageous development of the semiconductor memory cell according to the invention can it alternatively or additionally be provided that the respective contact switching area with or from a material or any combination of materials is formed from the group consisting of Ir and Ru.

Es ist gemäß einer weiteren bevorzugten Weiterbildung der erfindungsgemäßen Halbleiterspeicherzelle alternativ oder zusätzlich auch denkbar, dass der jeweilige Externkontaktbereich aus mehreren Materialbereichen oder mehreren Materialschichten ausgebildet ist.It is according to one Another preferred embodiment of the semiconductor memory cell according to the invention alternatively or additionally also conceivable that the respective external contact area of several Material regions or multiple layers of material is formed.

Des Weiteren kann gemäß einer alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle der jeweilige Externkontaktbereich mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet sein, die besteht aus Al, Cu, TaN und TiN.Of Further, according to a alternative or additional embodiment the semiconductor memory cell according to the invention the external contact area with or made of a material or a any combination of materials from the group formed which consists of Al, Cu, TaN and TiN.

Die Abfolge aus jeweiligem Externkontaktbereich, jeweiligem Kontaktvermittlungsbereich und jeweiligem Dielektrikumskon taktbereich kann bei einer anderen bevorzugten Ausgestaltungsform der erfindungsgemäßen Halbleiterspeicherzelle zusätzlich oder alternativ als eine Abfolge von Materialen aus der Gruppe von Materialabfolgen ausgebildet sein, die besteht aus Al/Ir/IrO2, Al/TiN/Ir/IrO2, Al/TaN/Ir/IrO2, Al/Ru/RuO2, Al/TiN/Ru/RuO2, Al/TaN/Ru/RuO2, Cu/Ir/IrO2, Cu/TiN/Ir/IrO2, Cu/TaN/Ir/IrO2, Cu/Ru/RuO2, Cu/TiN/Ru/RuO2 und Cu/TaN/Ru/RuO2,.In another preferred embodiment of the semiconductor memory cell according to the invention, the sequence of respective external contact region, respective contact switching region and respective dielectric contact region can additionally or alternatively be formed as a sequence of materials from the group of material sequences which consists of Al / Ir / IrO 2 , Al / TiN / Ir / IrO 2 , Al / TaN / Ir / IrO 2 , Al / Ru / RuO 2 , Al / TiN / Ru / RuO 2 , Al / TaN / Ru / RuO 2 , Cu / Ir / IrO 2 , Cu / TiN / Ir / IrO 2 , Cu / TaN / Ir / IrO 2 , Cu / Ru / RuO 2 , Cu / TiN / Ru / RuO 2 and Cu / TaN / Ru / RuO 2 ,.

Es wird weiter alternativ oder zusätzlich bevorzugt, dass für den Speicherkondensator ein Auswahltransistor mit einem Sourcebereich, einem Drainbereich, einem zwischen diesen angeordneten Kanalbereich und einem durch einen Gateisolationsbereich vom Sourcebereich, vom Drainbereich und vom Kanalbereich elektrisch isolierten Gatebereich gemäß einer anderen bevorzugten Ausgestaltungsform der erfindungsgemäßen Halbleiterspeicherzelle ausgebildet ist.It will continue alternatively or additionally preferred that for the storage capacitor has a selection transistor with a source region, a drain region, a channel region arranged between them and one through a gate insulating region from the source region, from Drain region and the channel region electrically insulated gate region according to a formed another preferred embodiment of the semiconductor memory cell according to the invention is.

In diesem Fall kann es weiter alternativ oder zusätzlich gemäß einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle bevorzugt sein, dass zum Ansprechen des Speicherkondensators durch den Auswahltransistor ein Plugbereich vorgesehen ist, der über den jeweiligen Externkontaktbereich mit einer der Elektrodeneinrichtungen des jeweiligen Speicherkondensators einerseits und mit einem Source-/Drainbereich des Auswahltransistors andererseits verbunden ausgebildet ist.In In this case, it can further alternatively or additionally according to another embodiment of the inventive semiconductor memory cell be preferred that for addressing the storage capacitor by the selection transistor is provided a plug area, which via the respective external contact area with one of the electrode devices the respective storage capacitor on the one hand and with a source / drain region the selection transistor on the other hand is formed connected.

Andererseits ist es gemäß einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle weiter alternativ oder zusätzlich denkbar, dass der Auswahltransistor – insbesondere vertikal – unterhalb des Speicherkondensators ausgebildet ist.on the other hand is it according to one another embodiment the semiconductor memory cell according to the invention further alternatively or additionally conceivable that the selection transistor - in particular vertically - below the storage capacitor is formed.

Ein anderer Aspekt der vorliegenden Erfindung besteht darin, eine Halbleiterspeichereinrichtung bereit zu stellen.One Another aspect of the present invention is a semiconductor memory device to provide.

Bei der erfindungsgemäßen Halbleiterspeichereinrichtung ist eine Mehrzahl erfindungsgemäßer Halbleiterspeicherzellen ausgebildet.at the semiconductor memory device according to the invention is a plurality of semiconductor memory cells according to the invention educated.

Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Speicherkondensatoren zueinander lateral benachbart ausgebildet sind.According to one preferred embodiment of inventive semiconductor memory device it is alternative or in addition provided that the storage capacitors laterally adjacent to each other are formed.

Ferner ist es gemäß einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung alternativ oder zusätzlich vorgesehen, dass die Speicherzellen und die Speicherkondensatoren etwa in einer gemeinsamen vertikalen Schicht liegend ausgebildet sind.Further is it according to one another embodiment the semiconductor memory device according to the invention alternatively or additionally provided that the memory cells and the storage capacitors formed lying approximately in a common vertical layer are.

Des Weiteren ist es gemäß einer anderen alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung vorgesehen, dass eine Anordnung der Speicherkondensatoren vom Chaintyp vorgesehen ist.Of Further, it is according to a other alternative or additional embodiment the semiconductor memory device according to the invention provided that an arrangement of the storage capacitors of the Chaintyp is provided.

Weitere Aspekte der vorliegenden Erfindung bestehen darin, entsprechende Herstellungsverfahren für eine Halbleiterspeicherzelle und für eine Halbleiterspeichereinrichtung bereit zu stellen.Further Aspects of the present invention are corresponding ones Manufacturing process for a semiconductor memory cell and a semiconductor memory device to provide.

Erfindungsgemäß wird ein Verfahren zum Herstellen einer Halbleiterspeicherzelle vorgeschlagen, bei welchem als Speicherelement ein vertikal angeordneter Speicherkondensator ausgebildet wird, bei welchem der Speicherkondensator als ferroelektrischer Speicherkondensator ausgebildet wird, und zwar mit einer ersten Elektrodeneinrichtung, einer zweiten Elektrodeneinrichtung und einem zwischen diesen angeordneten fer roelektrischen Speichermaterialbereich als Kondensatordielektrikum, bei welchem die erste Elektrodeneinrichtung und die zweite Elektrodeneinrichtung mit dem ferroelektrischen Speichermaterialbereich in direktem mechanischen Kontakt stehend ausgebildet werden, bei welchem mindestens eine der ersten Elektrodeneinrichtung und der zweite Elektrodeneinrichtung aus einer Abfolge einer Mehrzahl Materialbereiche ausgebildet wird und bei welchem die Abfolge der Mehrzahl Materialbereiche ausgebildet wird mit (a) einem Dielektrikumskontaktbereich, welcher die jeweilige Elektrodeneinrichtung mechanisch und elektrisch direkt mit dem ferroelektrischen Speichermaterialbereich kontaktiert und welcher mit oder aus einem leitfähigen Metalloxid ausgebildet wird, mit (b) einem Kontaktvermittlungsbereich, welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Dielektrikumskontaktbereich und mit oder aus einem oder dem elektrisch leitfähigen Metalloxid des jeweiligen Dielektrikumskontaktbereichs zugrunde liegenden Metall ausgebildet wird, und mit (c) einem Externkontaktbereich, welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Kontaktvermittlungsbereich einerseits und mit einer Kontakteinrichtung zum externen elektrischen Anschluss des Speicherelements andererseits sowie mit oder aus einem elektrisch vergleichsweise gut leitenden Material ausgebildet wird.According to the invention, a method for producing a semiconductor memory cell is proposed in which a vertically arranged storage capacitor is formed as the storage element, in which the storage capacitor is formed as a ferroelectric storage capacitor, with a first electrode means, a second electrode means and a ferroelectric memory material area arranged between them as a capacitor dielectric, wherein the first electrode means and the second electrode means are in direct mechanical contact with the ferroelectric memory material area in which at least one of the first electrode device and the second electrode device is formed from a sequence of a plurality of material regions and in which the sequence of the plurality of material regions is formed with (a) a dielectric contact region which mechanically and electrically directly connects the respective electrode device to the ferroelectric memory material region and which is formed with or from a conductive metal oxide, with (b) a contact switching region, which is formed in direct mechanical and electrical contact with the respective dielectric contact region and with or from one or the electrically conductive metal oxide of the respective dielectric contact area underlying metal, and with (c) an external contact region, which in direct mechanical and electrical contact with the respective Contact switching range on the one hand and with a contact device for external electrical connection of the memory element on the other hand and with or made of an electrically comparatively highly conductive material is formed.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle ist es vorgesehen, dass die erste Elektrodeneinrichtung und die zweite Elektrodeneinrichtung – also beide Elektrodeneinrichtungen – mit oder aus einer entsprechenden Abfolge einer Mehrzahl Materialbereiche ausgebildet werden.at a preferred embodiment the method according to the invention for producing a semiconductor memory cell it is provided that the first electrode means and the second electrode means - so both Electrode devices - with or from a corresponding sequence of a plurality of material areas be formed.

Gemäß einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspei cherzelle ist es alternativ oder zusätzlich vorgesehen, dass die erste Elektrodeneinrichtung und die zweite Elektrodeneinrichtung gleich ausgebildet werden, insbesondere hinsichtlich ihrer Form, Anordnung, Geometrie und/oder Materialwahl.According to one another preferred embodiment the method according to the invention for producing a semiconductor memory cell, it is alternatively or additionally provided that the first electrode means and the second Electrode device are formed the same, especially in terms their shape, arrangement, geometry and / or material choice.

Ferner kann es alternativ oder zusätzlich gemäß einer anderen Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle vorgesehen sein, dass der jeweilige Dielektrikumskontaktbereich mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet wird, die besteht aus IrO2 und RuO2.Furthermore, it can alternatively or additionally be provided according to another development of the method according to the invention for producing a semiconductor memory cell that the respective dielectric contact area is formed with or from a material or any combination of materials from the group consisting of IrO 2 and RuO 2 .

Bei einer anderen vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle kann es alternativ oder zusätzlich vorgesehen sein, dass der jeweilige Kontaktvermittlungsbereich mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet wird, die besteht aus Ir und Ru.at another advantageous embodiment of the method according to the invention for producing a semiconductor memory cell, it may alternatively or additionally be provided that the respective contact switching area with or of a material or any combination of materials is formed from the group consisting of Ir and Ru.

Es ist gemäß einer weiteren bevorzugten Weiterbildung der erfindungsgemäßen Halbleiterspeicherzelle alternativ oder zusätzlich auch denkbar, dass der jeweilige Externkontaktbereich aus mehreren Materialbereichen oder mehreren Materialschichten ausgebildet ist.It is according to one Another preferred embodiment of the semiconductor memory cell according to the invention alternatively or additionally also conceivable that the respective external contact area of several Material regions or multiple layers of material is formed.

Des Weiteren kann gemäß einer alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle der jeweilige Externkontaktbereich mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet werden, die besteht aus Al, Cu, TaN und TiN.Of Further, according to a alternative or additional embodiment the method according to the invention for producing a semiconductor memory cell of the respective external contact area with or of a material or any combination of materials be formed from the group consisting of Al, Cu, TaN and TiN.

Die Abfolge aus jeweiligem Externkontaktbereich, jeweiligem Kontaktvermittlungsbereich und jeweiligem Dielektrikumskon taktbereich kann bei einer anderen bevorzugten Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle zusätzlich oder alternativ als eine Abfolge von Materialen aus der Gruppe von Materialabfolgen ausgebildet werden, die besteht aus Al/Ir/IrO2, Al/TiN/Ir/IrO2, Al/TaN/Ir/IrO2, Al/Ru/RuO2, Al/TiN/Ru/RuO2, Al/TaN/Ru/RuO2, Cu/Ir/IrO2, Cu/TiN/Ir/IrO2, Cu/TaN/Ir/IrO2, Cu/Ru/RuO2, Cu/TiN/Ru/RuO2 und Cu/TaN/Ru/RuO2,.In another preferred embodiment of the inventive method for producing a semiconductor memory cell, the sequence of respective external contact region, respective contact-switching region and respective dielectric contact region can additionally or alternatively be formed as a sequence of materials from the group of material sequences which consists of Al / Ir / IrO 2 , Al / TiN / Ir / IrO 2 , Al / TaN / Ir / IrO 2 , Al / Ru / RuO 2 , Al / TiN / Ru / RuO 2 , Al / TaN / Ru / RuO 2 , Cu / Ir / IrO 2 , Cu / TiN / Ir / IrO 2 , Cu / TaN / Ir / IrO 2 , Cu / Ru / RuO 2 , Cu / TiN / Ru / RuO 2 and Cu / TaN / Ru / RuO 2 ,.

Es wird weiter alternativ oder zusätzlich bevorzugt, dass für den Speicherkondensator ein Auswahltransistor mit einem Sourcebereich, einem Drainbereich, einem zwischen diesen angeordneten Kanalbereich und einem durch einen Gateisolationsbereich vom Sourcebereich, vom Drainbereich und vom Kanalbereich elektrisch isolierten Gatebereich gemäß einer anderen bevorzugten Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle ausgebildet wird.It will continue alternatively or additionally preferred that for the storage capacitor has a selection transistor with a source region, a drain region, a channel region arranged between them and one through a gate insulating region from the source region, from Drain region and the channel region electrically insulated gate region according to a Another preferred embodiment of the method according to the invention for producing a semiconductor memory cell is formed.

In diesem Fall kann es weiter alternativ oder zusätzlich gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle bevorzugt sein, dass zum Ansprechen des Speicherkondensators durch den Auswahltransistor ein Plugbereich vorgesehen wird, der über den jeweiligen Externkontaktbereich mit einer der Elektrodeneinrichtungen des jeweiligen Speicherkondensators einerseits und mit einem Source-/Drainbereich des Auswahltransistors andererseits verbunden ausgebildet wird.In In this case, it may further alternatively or additionally according to another embodiment of the inventive method for producing a semiconductor memory cell, it is preferable that the Response of the storage capacitor by the selection transistor a plug area is provided, which via the respective external contact area with one of the electrode devices of the respective storage capacitor on the one hand and with a source / drain region of the selection transistor on the other hand is formed connected.

Andererseits ist es gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle weiter alternativ oder zusätzlich denkbar, dass der Auswahltransistor – insbesondere vertikal – unterhalb des Speicherkondensators ausgebildet wird.on the other hand is it according to one another embodiment the method according to the invention for producing a semiconductor memory cell further alternatively or additionally conceivable that the selection transistor - in particular vertically - below the storage capacitor is formed.

Ein anderer Aspekt der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung bereit zu stellen.One Another aspect of the present invention is a method for manufacturing a semiconductor memory device.

Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung wird eine Mehrzahl erfindungsgemäßer Halbleiterspeicherzellen ausgebildet.at the method according to the invention for manufacturing a semiconductor memory device, a plurality inventive semiconductor memory cells educated.

Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung ist es alternativ oder zusätzlich vorgesehen, dass die Speicherkondensatoren zueinander lateral benachbart ausgebildet werden.According to one preferred embodiment of inventive method for manufacturing a semiconductor memory device, it is alternatively or additionally provided that the storage capacitors laterally adjacent to each other be formed.

Ferner ist es gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung alternativ oder zusätzlich vorgesehen, dass die Speicherzellen und die Speicherkondensatoren etwa in einer gemeinsamen vertikalen Schicht liegend ausgebildet werden.Further is it according to one another embodiment the method according to the invention for producing a semiconductor memory device alternatively or additionally provided that the memory cells and the storage capacitors be formed lying about in a common vertical layer.

Des Weiteren ist es gemäß einer anderen alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung vorgesehen, dass eine Anordnung der Speicherkondensatoren vom Chaintyp vorgesehen wird.Of Further, it is according to a other alternative or additional embodiment the method according to the invention for manufacturing a semiconductor memory device, that an arrangement of the storage capacitors provided by the Chaintyp becomes.

Nachfolgend werden diese und weitere Aspekte der vorliegenden Erfindung mit anderen Worten im Detail erläutert:
Die Erfindung betrifft unter anderem insbesondere eine Multi-Layer- oder Mehrlagenelektrode mit niedrigem Widerstand, insbesondere für vertikale ferroelektrische Kondensatoren in Chain-FeRAMs.In the following, these and other aspects of the present invention will be explained in detail in other words:
The invention particularly relates, inter alia, to a low-resistance multi-layer or multilayer electrode, in particular for vertical ferroelectric capacitors in chain FeRAMs.

Problembereichproblem area

In zukünftigen nichtflüchtigen ferroelektrischen Datenspeichern oder FeRAMs höchster Speicherdichte mit verketteter oder Chainarchitektur wird der Speicherkondensator vorzugsweise senkrecht angeordnet. Um eine ausreichende Kondensatorfläche zu erzeugen, muss die ferroelektrische Schicht relativ dick z. B. im Bereich von etwa 500 nm bis etwa 1000 nm, abgeschieden werden. Danach werden Öffnungen mit senkrechten Wänden in diese Schicht geätzt. In diese Öffnungen wird die Kondensatorelektrode abgeschieden.In future nonvolatile ferroelectric data memories or FeRAMs of highest storage density with concatenated or chain architecture, the storage capacitor is preferred arranged vertically. To create a sufficient capacitor area, the ferroelectric layer must be relatively thick z. B. in the area from about 500 nm to about 1000 nm. After that, openings become with vertical walls etched in this layer. In these openings the capacitor electrode is deposited.

In den bisherigen Überlegungen zu diesem Konzept soll die Kondensatorelektrode aus reinem IrO2 oder RuO2 gebildet werden. Im Vergleich zu den in der Halbleitertechnik gebräuchlichen Metallen haben diese leitfähigen Metalloxide einen relativ hohen spezifischen Widerstand, für IrO2 z. B. je nach Herstellung zwischen etwa 42 μOhm·cm und etwa 150 μOhm·cm. Das führt in den engen Öffnungen der zukünftigen Generationen zu einem hohen Widerstand der Kondensatorelektrode.In the previous deliberations on this concept, the capacitor electrode should be formed from pure IrO 2 or RuO 2 . In comparison to the metals used in semiconductor technology, these conductive metal oxides have a relatively high resistivity, for IrO 2 z. B. depending on the production between about 42 μOhm cm and about 150 μOhm cm. This leads to a high resistance of the capacitor electrode in the narrow openings of the future generations.

Bisherige ProblemlösungPrevious Troubleshooting

Da z. B. für Bleizirkonattitanat oder PZT die Verwendung eines oxidischen Elektrodenmaterials notwendig ist, muss bisher der damit verbundene hohe Widerstand der Elektrode akzeptiert werden.There z. For example Lead zirconate titanate or PZT the use of an oxide electrode material necessary is, so far the associated high resistance of the electrode be accepted.

Lösungsansatzapproach

Die vorliegende Erfindung lehrt insbesondere unter anderem die Verwendung einer Mehrschichtelektrode mit der Oxidelektrode direkt in Kontakt mit dem Ferroelektrikum unter gleichzeitigem Einsatz von Metallen mit deutlich niedrigerem Wider stand in Kontakt mit der oxidischen Elektrode, wodurch der Gesamtwiderstand der Elektrode deutlich gesenkt wird.The The present invention particularly teaches, among other things, the use a multi-layer electrode with the oxide electrode directly in contact with the ferroelectric with simultaneous use of metals with significantly lower resistance was in contact with the oxide Electrode, whereby the total resistance of the electrode is significantly reduced.

Das grundlegend Prinzip der Erfindung besteht insbesondere unter anderem in der Verwendung einer Mehrschichtelektrode, z. B. aus IrO2/Ir/Cu zum Anschluss der ferroelektrischen Schicht an den Plug.The fundamental principle of the invention consists in particular of the use of a multilayer electrode, for. B. from IrO 2 / Ir / Cu for connecting the ferroelectric layer to the plug.

Bei einem Herstellungsverfahren wird nach dem Öffnen vorgesehener Kontaktlöcher zum Plug durch einen RIE-Prozess am PZT zunächst eine dünne IrO2 abgeschieden, z. B. mit einer typischen Schichtstärke im Bereich von etwa 10 nm. Anschließend werden durch einen Temperschritt vorzugsweise in Sauerstoff eventuell vorhandene Kontaktwiderstände abgebaut. Anschließend wird zuerst Ir als Oxidationsbarriere, z. B. ebenfalls 10 nm. und danach z. B. Kupfer zum Auffüllen des Kontaktes, z. B. mit einer Dicke, die von der Breite der Ätzung ins PZT ab hängt, in dem Kontaktloch abgeschieden.In a manufacturing process, after opening vias provided to the plug by a RIE process on the PZT first a thin IrO 2 is deposited, z. B. with a typical layer thickness in the range of about 10 nm. Subsequently, any contact resistances are preferably degraded by an annealing step in oxygen. Subsequently, first Ir as an oxidation barrier, z. B. also 10 nm. And then z. B. copper to fill the contact, z. B. with a thickness that depends on the width of the etching in the PZT from deposited in the contact hole.

Andere Materialkombinationen für die Multilagenelektrode sind z. B. Al/Ir/IrO2, Al/TiN/Ir/IrO2, Cu/TaN/Ir/IrO2.Other material combinations for the multilayer electrode are z. Al / Ir / IrO 2 , Al / TiN / Ir / IrO 2 , Cu / TaN / Ir / IrO 2 .

Nachfolgend wird die vorliegende Erfindung anhand bevorzugter Ausführungsformen auf der Grundlage der beigefügten schematischen Zeichnungen näher erläutert.following The present invention is based on preferred embodiments on the basis of the attached schematic drawings closer explained.

1 zeigt in schematischer und geschnittener Seitenansicht ein erstes Zwischenstadium oder eine erste Zwischenstufe, die bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer erfindungsgemäßen Halbleiterspeicherzelle erreicht werden können. 1 shows in schematic and cut ner side view of a first intermediate stage or a first intermediate stage, which can be achieved in a preferred embodiment of the inventive method for producing a semiconductor memory cell according to the invention.

2A zeigt in schematischer und geschnittener Seitenansicht ein weiteres Zwischenstadium oder eine weitere Zwischenstufe, die bei der bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer erfindungsgemäßen Halbleiterspeicherzelle erreicht werden können. 2A shows a schematic and sectional side view of a further intermediate stage or a further intermediate stage, which can be achieved in the preferred embodiment of the inventive method for producing a semiconductor memory cell according to the invention.

2B zeigt in schematischer Draufsicht das Zwischenstadium oder die Zwischenstufe aus 2A. 2 B shows a schematic plan view of the intermediate stage or the intermediate stage 2A ,

3 zeigt in schematischer und geschnittener Seitenansicht ein weiteres Zwischenstadium oder eine weitere Zwischenstufe, die bei der bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer erfindungsgemäßen Halbleiterspeicherzelle erreicht werden kann. 3 shows a schematic and sectional side view of a further intermediate stage or a further intermediate stage, which can be achieved in the preferred embodiment of the inventive method for producing a semiconductor memory cell according to the invention.

4 zeigt in schematischer und geschnittener Seitenansicht ein weiteres Zwischenstadium oder eine weitere Zwischenstufe, die bei der bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer erfindungsgemäßen Zelle erreicht werden können. 4 shows a schematic and sectional side view of a further intermediate stage or a further intermediate stage, which can be achieved in the preferred embodiment of the inventive method for producing a cell according to the invention.

5A zeigt in schematischer und geschnittener Seitenansicht ein weiteres Zwischenstadium oder eine weitere Zwischenstufe, die bei der bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer erfindungsgemäßen Halbleiterspeicherzelle erreicht werden können. 5A shows a schematic and sectional side view of a further intermediate stage or a further intermediate stage, which can be achieved in the preferred embodiment of the inventive method for producing a semiconductor memory cell according to the invention.

5B zeigt in schematischer Draufsicht das Zwischenstadium oder die Zwischenstufe aus 5A. 5B shows a schematic plan view of the intermediate stage or the intermediate stage 5A ,

Nachfolgend werden strukturell und/oder funktionell ähnliche oder vergleichbare Elemente mit denselben Bezugszeichen be zeichnet, ohne dass in jedem Fall ihres Auftretens eine detaillierte Beschreibung wiederholt wird.following be structurally and / or functionally similar or comparable Elements with the same reference signs be distinguished, without that in each Case of their occurrence a detailed description is repeated becomes.

Anhand der 1 bis 5B wird in schematischer Art und Weise eine Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle 10 und der erfindungsgemäßen Halbleiterspeichereinrichtung 100 erläutert.Based on 1 to 5B is a schematic manner an embodiment of the inventive method for producing an embodiment of the semiconductor memory cell according to the invention 10 and the semiconductor memory device according to the invention 100 explained.

Bei diesem Verfahren wird zugrunde gelegt, dass zunächst ein Halbleitermaterialbereich 20 bereitgestellt wird, der z. B. in Form eines Wafers ausgebildet ist und einen Oberflächenbereich 20a aufweist. In diesem Halbleitermaterialbereich 20, der gegebenenfalls einen ersten Schichtbereich 21 und einen zweiten Schichtbereich 22 aufweisen kann, werden die für die Halbleiterspeichereinrichtung 100 notwendigen Auswahltransistoren T in Form von z. B. Feldeffekttransistoren T ausgebildet. Vorzugsweise werden die Auswahltransistoren T im Bereich der Oberfläche 20a des Halbleitermaterialbereichs 20 ausgebildet, dort mit entsprechenden Sourcebereichen S und Drainbereichen D. Diese Sourcebereiche S und Drainbereiche D sind in der in den Figuren gezeigten Ausführungsform n-dotierte Dotiergebiete 23 bzw. 24, die in einer so genannten p-Wanne 22 als zweitem Bereich des Halbleitermaterialbereichs 20 eingebracht sind. Es stehen sich bei der Anordnung der Auswahltransistoren T jeweils zwei Sourcebereiche S und zwei Drainbereiche D gegenüber. Zwischen den Sourcebereichen S und den Drainbereichen S direkt benachbarter Auswahltransistoren T bildet sich ein so genannter Kanalbereich K aus, der gegenüber den darüber folgenden Materialschichten durch eine so genannte Isolationsschicht oder Gateisolationsschicht GOX elektrisch isoliert ist. Auf dem Oberflächenbereich 20a des Halbleitermaterialbereichs 20 ist direkt anschließend ein Isolationsbereich 30 ausgebildet, der direkt an der Grenzfläche zur Oberfläche 20a des Halbleitermaterialbereichs 20 die Gateisolation GOX aufweist. Oberhalb der Kanalbereiche K und der Gateisolation GOX sind dann die Gateelektroden G, eingebettet in die so genannten Wortleitungen WL, vorgesehen. Über die Anschlussmetallisierungen 25 oder Bitleitungen BL ist dann jeweils ein Anschlussbereich P oder Plug P im Isolationsbereich 30 ausgebildet.In this method, it is assumed that initially a semiconductor material region 20 is provided, the z. B. is formed in the form of a wafer and a surface area 20a having. In this semiconductor material area 20 optionally a first layer region 21 and a second layer area 22 may be those for the semiconductor memory device 100 necessary selection transistors T in the form of z. B. field effect transistors T formed. Preferably, the selection transistors T are in the region of the surface 20a of the semiconductor material region 20 formed there with respective source regions S and drain regions D. These source regions S and drain regions D are n-doped doping regions in the embodiment shown in the figures 23 respectively. 24 in a so-called p-tub 22 as the second region of the semiconductor material region 20 are introduced. In each case, two source regions S and two drain regions D face each other in the arrangement of the selection transistors T. Between the source regions S and the drain regions S of directly adjacent selection transistors T, a so-called channel region K is formed, which is electrically insulated from the material layers above by a so-called insulation layer or gate insulation layer GOX. On the surface area 20a of the semiconductor material region 20 is immediately afterwards an isolation area 30 formed directly at the interface to the surface 20a of the semiconductor material region 20 has the gate insulation GOX. Above the channel regions K and the gate insulation GOX, the gate electrodes G, embedded in the so-called word lines WL, are then provided. About the terminal metallizations 25 or bit lines BL is then in each case a connection region P or plug P in the isolation region 30 educated.

Die soeben beschriebene Struktur ist der Ausgangspunkt für die nachfolgend zu beschreibende Prozessabfolge zur erfindungsgemäßen Herstellung einer Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung 100.The structure just described is the starting point for the process sequence to be described below for the production according to the invention of an embodiment of the semiconductor memory device according to the invention 100 ,

Zunächst wird durch an sich bekannte Maßnahmen im Isolationsbereich 30 im Bereich von dessen Oberfläche 30a bei der beschriebenen Ausführungsform des erfindungsgemäßen Herstellungsverfahrens eine vergrabene oder verborgene Diffusionsbarriere B ausgebildet, die insbesondere als Iridiumdiffusionsbarriere in Erscheinung treten kann.First, by measures known per se in the isolation area 30 in the area of its surface 30a formed in the described embodiment of the manufacturing method according to the invention, a buried or hidden diffusion barrier B, which may occur in particular as iridium diffusion barrier in appearance.

Auf der so erhaltenen planaren Struktur mit Oberflächenbereich 30a wird dann eine erste dünne Isolationsschicht 40 ausgebildet, z. B. aus einem Aluminiumoxid Al2O3. Nachfolgend wird dann das für die auszubildenden Speicherkondensatoren notwendige Speicherdielektrikum oder Speichermaterial 50 ausgebildet, hier in Form eines ferroelektrischen Speichermaterials 50, z. B. PZT. Die so erhaltene Struktur ist in der 1 dargestellt.On the thus obtained planar structure with surface area 30a then becomes a first thin insulation layer 40 trained, z. B. from an alumina Al 2 O 3 . In the following, the storage dielectric or storage material necessary for the storage capacitors to be formed then becomes 50 formed, here in the form of a ferroelectric memory material 50 , z. PZT. The structure thus obtained is in 1 shown.

Im Übergang zu dem in den 2A in geschnittener Seitenansicht und der 2B in Draufsicht gezeigten Zwischenstufe des erfindungsgemäßen Verfahrens findet eine Öffnung der Plugbereiche P durch entsprechendes Rückätzen der dünnen Isolationsschicht 40 und des darüber liegenden Speicherdielektrikums 50 statt, so dass die Diffusionsbarrierebereiche B, welche die Plugbereiche P nach oben hin abschließen, an ihrer Oberfläche freigelegt erscheinen. Dies geschieht, indem Ausnehmungen 72 in die dünne Isolationsschicht 40 und in das darüber liegende Speicherdielektrikums 50 ausgebildet werden. Die sich ergebende Anordnung ist in 2A in geschnittener Seitenansicht dargestellt, wogegen die 2B die nämliche Struktur in Draufsicht zeigt.In the transition to the in the 2A in cut side view and the 2 B in on top shown intermediate stage of the method according to the invention finds an opening of the plug areas P by appropriately back etching the thin insulating layer 40 and the overlying storage dielectric 50 Instead, so that the diffusion barrier areas B, which close the plug areas P upwards, appear exposed on its surface. This is done by recesses 72 in the thin insulation layer 40 and in the overlying storage dielectric 50 be formed. The resulting arrangement is in 2A shown in a sectional side view, whereas the 2 B showing the same structure in plan view.

Im Übergang zu dem in den 3 dargestellten Zwischenzustand der Ausführungsform des erfindungsgemäßen Herstellungsverfahrens wird die in 2A in geschnittener Seitenansicht dargestellte Struktur zunächst mit einer Materialschicht 80 derart abgedeckt, dass die Ausnehmungen 72 im Speichermaterialbereich 50 der Breite b, z. B. mit minimaler Strukturgröße, vollständig gefüllt werden und dass der Oberflächenbereich 80a des Materials 80 mit dem Oberflächenbereich 50a des Speichermaterialbereichs 50 planar abschließt. Letztere Eigenschaft kann durch ein CMP-Verfahren mit Stopp auf der Oberfläche 50a des Speichermaterialbereichs 50 erreicht werden. Bei dem Material des Materialbereichs 80 kann es sich z. B. um Iridiumdioxid oder Rutheniumdioxid handeln, im Allgemeinen also um ein leitfähiges Metalloxid MOx, welches im Zusammenhang mit ferroelektrischen Speichermaterialien 50 verwendet wird, um einen elektrischen Abgriff im Rahmen der Verwendung als direkt kontaktierte Kondensatorelektrode zu realisieren. Das Material 80 dient dazu, den erfindungsgemäß vorzusehenden Dielektrikumskontaktbereich 14-1 und 18-1 für die auszubildenden ersten und zweiten Elektrodeneinrichtungen 14 bzw. 18 zu schaffen.In the transition to the in the 3 shown intermediate state of the embodiment of the manufacturing method according to the invention is in 2A in a sectional side view structure shown first with a layer of material 80 covered so that the recesses 72 in the memory material area 50 the width b, z. B. with minimal feature size, are completely filled and that the surface area 80a of the material 80 with the surface area 50a of the memory material area 50 planar terminates. The latter property can be achieved by a CMP method with stop on the surface 50a of the memory material area 50 be achieved. For the material of the material area 80 can it be z. These are, for example, iridium dioxide or ruthenium dioxide, generally a conductive metal oxide MOx, which is associated with ferroelectric memory materials 50 is used to realize an electrical tap in the context of use as directly contacted capacitor electrode. The material 80 serves to the inventively provided Dielektrikumskontaktbereich 14-1 and 18-1 for the first and second electrode devices to be formed 14 respectively. 18 to accomplish.

Im Übergang zu dem in 4 gezeigten Zwischenzustand des erfindungsgemäßen Herstellungsverfahrens kann dann z. B. das Material 80 zurückgeätzt werden, so dass eine konforme Auskleidung der vormals gefüllten Ausnehmungen 72 an den Wandbereichen und Bodenbereichen der früheren Ausnehmung 72 verbleibt. Alternativ kann – ausgehend von der Anordnung ausIn the transition to the in 4 shown intermediate state of the manufacturing process according to the invention can then z. B. the material 80 be etched back so that a conformal lining of the formerly filled recesses 72 at the wall portions and bottom portions of the former recess 72 remains. Alternatively, starting from the arrangement

3 – auch eine dünne Schicht des Materials 80 derart konform auf der Struktur aus der 3 abgeschieden und dann mittels CMP planarisiert werden, dass die so entstandene und mit dem Material 80 ausgekleidete Ausnehmung 72 dann ihrerseits mit einem Material ausgekleidet, und zwar erfindungsgemäß zumindest unter Beteilung desjenigen Metalls M, welches dem Metalloxid MOx des Materials 80 zugrunde liegt. Auf diese Art und Weise sind dann die Dielektrikumskontaktbereiche 14-1 und 18-1 sowie die Kontaktvermittlungsbereiche 14-2 und 18-2 der ersten und zweiten Elektrodeneinrichtungen 14 bzw. 18 fertig gestellt. Es folgt dann die Ausbildung eines inneren Materialkerns aus einem elektrisch vergleichsweise gut leitenden Material, z. B. einem Metall. Dieser innere Materialkern ist dann von den jeweiligen Dielektrikumskontaktbereichen 14-1, 18-1 und den Kontaktvermittlungsbereichen 14-2, 18-2 der ersten und zweiten Elektrodeneinrichtung 14 und 18 umgeben und bildet selbst den externen Kontaktbereich 14-3, 18-3 der ersten und zweiten Elektrodeneinrichtungen 14 bzw. 18, so wie das in 4 dargestellt ist. 3 - Also a thin layer of the material 80 so conforming to the structure of the 3 deposited and then planarized by means of CMP, that resulting and with the material 80 lined recess 72 then in turn lined with a material according to the invention, at least with the participation of that metal M, which is the metal oxide MOx of the material 80 underlying. In this way are then the dielectric contact areas 14-1 and 18-1 as well as the contact placement areas 14-2 and 18-2 the first and second electrode means 14 respectively. 18 finished. It then follows the formation of an inner material core of an electrically comparatively highly conductive material, for. B. a metal. This inner core of material is then of the respective dielectric contact areas 14-1 . 18-1 and the contact placement areas 14-2 . 18-2 the first and second electrode means 14 and 18 surrounded and forms even the external contact area 14-3 . 18-3 the first and second electrode means 14 respectively. 18 , like that in 4 is shown.

Auf diese Art und Weise entsteht gemäß dem in 4 dargestellten Zwischenzustand jeweils ein Paar erster Elektrodeneinrichtungen 14 sowie ein Paar zweiter Elektrodeneinrichtungen 18, die miteinander jeweils verkettet ausgebildet sind und die jeweils aus einem Dielektrikumskontaktbereich 14-1 bzw. 18-1 auf der Grundlage oder unter Verwendung eines elektrisch leitfähigen Metalloxids, aus einem Kontaktvermittlungsbereich 14-2 bzw. 18-2 aus oder unter Verwendung eines dem elektrisch leitfähigen Metalloxid zugrunde liegenden Metalls und aus einem externen Kontaktbereich 14-3 bzw. 18-3 unter Verwendung eines vergleichsweise elektrisch gut leitfähigen Materials, z. B. eines Metalls, wie Aluminium oder Kupfer, bestehen.In this way arises according to the in 4 shown intermediate state each have a pair of first electrode means 14 and a pair of second electrode means 18 , which are each formed concatenated with each other and each of a Dielektrikumskontaktbereich 14-1 respectively. 18-1 based on or using an electrically conductive metal oxide, from a contact mediation region 14-2 respectively. 18-2 from or using a metal underlying the electrically conductive metal oxide and from an external contact region 14-3 respectively. 18-3 using a comparatively good electrically conductive material, for. As a metal such as aluminum or copper.

Aus 4 wird auch deutlich, dass auf der Grundlage jeweils einer ersten Einzelelektrode 14 und einer zweiten Einzelelektrode 18 ein Speicherkondensator C als Speicherelement 11 der jeweiligen Speicherzelle 10 ausgebildet wird. Dabei sind die jeweiligen ersten und zweiten Elektrodeneinrichtungen 14 und 18 über die Diffusionsbarrieren B und den jeweiligen Plugbereichen oder Anschlussbereichen P mit den Auswahltransistoren T elektrisch verbunden, wobei der Kontakt zwischen dem Barrierebereich B und der Elektrodeneinrichtung 14, 18 jeweils über den Dielektrikumskontaktbereich 14-1 bzw. 18-1 erfolgt.Out 4 also becomes clear that based on each of a first single electrode 14 and a second single electrode 18 a storage capacitor C as a storage element 11 the respective memory cell 10 is trained. In this case, the respective first and second electrode devices 14 and 18 electrically connected via the diffusion barriers B and the respective plug regions or connection regions P to the selection transistors T, wherein the contact between the barrier region B and the electrode device 14 . 18 each over the dielectric contact area 14-1 respectively. 18-1 he follows.

Im Übergang zu dem in 5A gezeigten Zwischenzustand wird dann auf den planaren Oberflächenbereich der in 4 gezeigten Anordnung eine versiegelnde Materialschicht 98 aufgebracht. Auf diese Art und Weise ergibt sich eine entsprechend eingekapselte und erfindungsgemäß ausgebildete Halbleiterspeichereinrichtung 100 aus einer Mehrzahl erfindungsgemäß gestalteter Halbleiterspeicherzellen 10.In the transition to the in 5A intermediate state shown is then on the planar surface area of in 4 shown arrangement a sealing material layer 98 applied. In this way results in a corresponding encapsulated and inventively formed semiconductor memory device 100 from a plurality of inventively designed semiconductor memory cells 10 ,

Die 5B zeigt in teilweise geschnittener Draufsicht die Anordnung der erfindungsgemäßen Halbleiterspeichereinrichtung 100 aus 5A.The 5B shows a partially sectioned plan view of the arrangement of the semiconductor memory device according to the invention 100 out 5A ,

1010
erfindungsgemäße Halbleiterspeicherzelleinventive semiconductor memory cell
1111
Speicherelementstorage element
1414
erste Elektrodeneinrichtungfirst electrode means
14-114-1
Dielektrikumskontaktbereich für erste ElektDielektrikumskontaktbereich for first Elect
rodeneinrichtung 14 clearing device 14
14-214-2
Kontaktvermittlungsbereich für erste ElektContact primary area for first Elect
rodeneinrichtung 14 clearing device 14
14-314-3
Externkontaktbereich für erste ElektrodenExternal contact area for first electrodes
einrichtung 14 Facility 14
1616
Speichermaterial, Speichermaterialbereich,Storage material Storage material area,
Kondensatordielektrikum, Ferroelektrikumcapacitor dielectric, ferroelectric
1818
zweite Elektrodeneinrichtungsecond electrode means
18-118-1
Dielektrikumskontaktbereich für zweite EDielektrikumskontaktbereich for second e
lektrodeneinrichtung 18 lektrodeneinrichtung 18
18-218-2
Kontaktvermittlungsbereich für zweite ElektContact primary area for second Elect
rodeneinrichtung 18 clearing device 18
18-318-3
Externkontaktbereich für zweite ElektrodenExternal contact area for second electrodes
einrichtung 18 Facility 18
2020
Halbleitermaterialbereich, SubstratSemiconductor material region, substratum
20a20a
Oberflächenbereichsurface area
2121
erster Materialbereich, erster Schichtbefirst Material area, first layer
reichrich
2222
zweiter Materialbereich, zweiter Schichtbesecond Material area, second layer
reich, p-Wannerich, p-well
2323
Dotierbereich für Sourcebereich, Sourcebedoping for source area, Sourcebe
reich, Sourcerich, source
2424
Dotierbereich für Drainbereich, Drainbedoping for drainage area, Drainbe
reich, Drainrich, drain
2525
Metallisierungmetallization
3030
Isolationsbereich, SiliziumdioxidQuarantine, silica
30a30a
Oberflächenbereichsurface area
3131
Isolation für Wortleitung WL und Gate Gisolation for wordline WL and Gate G
4040
erste, dünne Isolationsschichtfirst, thin insulation layer
40a40a
Oberflächenbereichsurface area
5050
Materialbereich/Material für SpeichermateriMaterial region / Material for storage materials
al bzw. Kondensatordielektrikum, PZTal or capacitor dielectric, PZT
50a50a
Oberflächenbereichsurface area
7272
Ausnehmung, Trenchrecess trench
8080
Material, Materialbereich für Elektroden,Material, Material area for electrodes,
Elektrodenmaterialelectrode material
9898
Versiegelungsschicht, Versiegelungsmaterial,Sealing layer, Sealing material,
zweite Abdeckschichtsecond covering
100100
erfindungsgemäße Halbleiterspeichereinrichinventive semiconductor memory device
tungtung
BB
Barrierebereich, DiffusionsbarriereBarrier region, diffusion barrier
CC
Speicherkondensatorstorage capacitor
DD
Drainbereich, Drain, DrainelektrodeDrain region, Drain, drain electrode
GG
Gatebereich, Gate, GateelektrodeGate area Gate, gate electrode
GOXGOX
Gateisolation, GateoxidGate insulation, gate oxide
PP
Plugbereich, Anschlussbereich, AnschlussPlug area Connection area, connection
SS
Sourcebereich, Source, SourceelektrodeSource region, Source, source electrode
TT
Auswahltransistorselection transistor
WLWL
Wortleitungwordline

Claims (30)

Halbleiterspeicherzelle (10), – bei welcher als Speicherelement (11) ein vertikal angeordneter Speicherkondensator (C) ausgebildet ist, – bei welcher der Speicherkondensator (C) als ferroelektrischer Speicherkondensator ausgebildet ist, und zwar mit einer ersten Elektrodeneinrichtung (14), einer zweiten Elektrodeneinrichtung (18) und einem zwischen diesen angeordneten ferroelektrischen Speichermaterialbereich (16) als Kondensatordielektrikum, – bei welcher die erste Elektrodeneinrichtung (14) und die zweite Elektrodeneinrichtung (18) mit dem ferroelektrischen Speichermaterialbereich (16) in direktem mechanischen Kontakt stehend ausgebildet sind, – bei welcher mindestens eine der ersten Elektrodeneinrichtung (14) und der zweite Elektrodeneinrichtung (18) aus einer Abfolge einer Mehrzahl Materialbereiche (14-1, 14-2, 14-3; 18-1, 18-2, 18-3) ausgebildet ist und – bei welcher die Abfolge der Mehrzahl Materialbereiche (14-1, 14-2, 14-3; 18-1, 18-2, 18-3) ausgebildet ist: (a) mit einem Dielektrikumskontaktbereich (14-1, 18-1), welcher die jeweilige Elektrodeneinrichtung (14, 18) mechanisch und elektrisch direkt mit dem ferroelektrischen Speichermaterialbereich (16) kontaktiert und welcher mit oder aus einem leitfähigen Metalloxid (MOx) ausgebildet ist, (b) mit einem Kontaktvermittlungsbereich (14-2, 18-2), welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Dielektrikumskontaktbereich (14-1, 18-1) und mit oder aus einem oder dem elektrisch leitfähigen Metalloxid (MOx) des jeweiligen Dielektrikumskontaktbereichs (14-1, 18-1) zugrunde liegenden Metall (M) ausgebildet ist, und (c) mit einem Externkontaktbereich (14-3, 18-3), welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Kontaktvermittlungsbereich (14-2, 18-2) einerseits und mit einer Kontakteinrichtung (P) zum externen elektrischen Anschluss des Speicherelements (11) andererseits sowie mit oder aus einem elektrisch vergleichsweise gut leitenden Material (M') ausgebildet ist.Semiconductor memory cell ( 10 ), - in which as memory element ( 11 ) is formed a vertically arranged storage capacitor (C), - wherein the storage capacitor (C) is formed as a ferroelectric storage capacitor, with a first electrode means ( 14 ), a second electrode device ( 18 ) and a ferroelectric memory material region ( 16 ) as a capacitor dielectric, - in which the first electrode device ( 14 ) and the second electrode device ( 18 ) with the ferroelectric memory material region ( 16 ) are formed standing in direct mechanical contact, - in which at least one of the first electrode means ( 14 ) and the second electrode device ( 18 ) from a sequence of a plurality of material areas ( 14-1 . 14-2 . 14-3 ; 18-1 . 18-2 . 18-3 ) is formed and - in which the sequence of the plurality of material areas ( 14-1 . 14-2 . 14-3 ; 18-1 . 18-2 . 18-3 ) is formed: (a) with a dielectric contact region ( 14-1 . 18-1 ), which the respective electrode device ( 14 . 18 ) mechanically and electrically directly with the ferroelectric memory material region ( 16 ) and which is formed with or made of a conductive metal oxide (MOx), (b) with a contact exchange area ( 14-2 . 18-2 ) which is in direct mechanical and electrical contact with the respective dielectric contact region ( 14-1 . 18-1 ) and with or from one or the electrically conductive metal oxide (MOx) of the respective dielectric contact region ( 14-1 . 18-1 ) underlying metal (M) is formed, and (c) with an external contact area ( 14-3 . 18-3 ), which in direct mechanical and electrical contact with the respective contact switching area ( 14-2 . 18-2 ) on the one hand and with a contact device (P) for external electrical connection of the memory element ( 11 ) On the other hand, as well as with or from an electrically comparatively highly conductive material (M ') is formed. Halbleiterspeicherzelle nach Anspruch 1, bei welcher die erste Elektrodeneinrichtung (14) und die zweite Elektrodeneinrichtung (18) mit oder aus einer entsprechenden Abfolge einer Mehrzahl Materialbereiche (14-1, 14-2, 14-3; 18-1, 18-2, 18-3) ausgebildet sind.A semiconductor memory cell according to claim 1, wherein the first electrode means ( 14 ) and the second electrode device ( 18 ) with or from a corresponding sequence of a plurality of material regions ( 14-1 . 14-2 . 14-3 ; 18-1 . 18-2 . 18-3 ) are formed. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, bei welcher die erste Elektrodeneinrichtung (14) und die zweite Elektrodeneinrichtung (18) gleich ausgebildet sind.Semiconductor memory cell according to one of the preceding claims, in which the first electrode device ( 14 ) and the second electrode device ( 18 ) are the same. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, bei welcher der jeweilige Dielektrikumskontaktbereich (14-1, 18-1) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet ist, die besteht aus IrO2 und RuO2.Semiconductor memory cell according to one of the preceding claims, in which the respective dielectric contact region ( 14-1 . 18-1 ) is formed with or from a material or any combination of materials from the group consisting of IrO 2 and RuO 2 . Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, bei welcher der jeweilige Kontaktvermittlungsbereich (14-2, 18-2) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet ist, die besteht aus Ir und Ru.Semiconductor memory cell according to one of the preceding claims, in which the respective contact exchange area ( 14-2 . 18-2 ) is formed with or from a material or any combination of materials from the group consisting of Ir and Ru. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, bei welcher der jeweilige Externkontaktbereich (14-3, 18-3) aus mehreren Materialbereichen oder mehreren Materialschichten ausgebildet ist.Semiconductor memory cell according to one of the preceding claims, in which the respective external contact region ( 14-3 . 18-3 ) is formed of a plurality of material regions or a plurality of material layers. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, bei welcher der jeweilige Externkontaktbereich (14-3, 18-3) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet ist, die besteht aus Al, Cu, TaN und TiN.Semiconductor memory cell according to one of the preceding claims, in which the respective external contact region ( 14-3 . 18-3 ) is formed with or from a material or any combination of materials from the group consisting of Al, Cu, TaN and TiN. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, bei welcher die Abfolge aus jeweiligem Externkontaktbereich, (14-3, 18-3), jeweiligem Kontaktvermittlungsbereich (14-2, 18-2) und jeweiligem Dielektrikumskontaktbereich (14-1, 18-1) als eine Abfolge von Materialen aus der Gruppe von Materialabfolgen ausgebildet ist, die besteht aus Al/Ir/IrO2, Al/TiN/Ir/IrO2, Al/TaN/Ir/IrO2, Al/Ru/RuO2, Al/TiN/Ru/RuO2, Al/TaN/Ru/RuO2, Cu/Ir/IrO2, Cu/TiN/Ir/IrO2, Cu/TaN/Ir/IrO2, Cu/Ru/RuO2, Cu/TiN/Ru/RuO2 und Cu/TaN/Ru/RuO2,.Semiconductor memory cell according to one of the preceding claims, in which the sequence consists of respective external contact area, (14-3, 18-3), respective contact switching area ( 14-2 . 18-2 ) and respective dielectric contact area ( 14-1 . 18-1 ) is formed as a sequence of materials from the group of material sequences consisting of Al / Ir / IrO 2 , Al / TiN / Ir / IrO 2 , Al / TaN / Ir / IrO 2 , Al / Ru / RuO 2 , Al / TiN / Ru / RuO 2 , Al / TaN / Ru / RuO 2 , Cu / Ir / IrO 2 , Cu / TiN / Ir / IrO 2 , Cu / TaN / Ir / IrO 2 , Cu / Ru / RuO 2 , Cu / TiN / Ru / RuO 2 and Cu / TaN / Ru / RuO 2 ,. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, bei welcher für den Speicherkondensator (C) ein Auswahltransistor (T) mit einem Sourcebereich (S), einem Drainbereich (D), einem zwischen diesen angeordneten Kanalbereich (K) und einem durch einen Gateisolationsbereich (GOX) vom Sourcebereich (S), vom Drainbereich (D) und vom Kanalbereich (K) elektrisch isolierten Gatebereich (G) ausgebildet ist.Semiconductor memory cell according to one of the preceding Claims, at which for the storage capacitor (C) a selection transistor (T) having a source region (S), a drain region (D) disposed between them Channel area (K) and one through a gate insulation area (GOX) from the source region (S), the drain region (D) and the channel region (K) electrically insulated gate region (G) is formed. Halbleiterspeicherzelle nach Anspruch 9, bei welcher zum Ansprechen des Speicherkondensators (C) durch den Auswahltransistor (T) ein Plugbereich (P) vorgesehen ist, der über den jeweiligen Externkontaktbereich (14-3, 18-3) mit einer der Elektrodeneinrichtungen (14, 18) des jeweiligen Speicherkondensators (C) einerseits und mit einem Source-/Drainbereich (S, D) des Auswahltransistors (T) andererseits verbunden ausgebildet ist.Semiconductor memory cell according to Claim 9, in which a plug region (P) is provided for the response of the storage capacitor (C) by the selection transistor (T), said plug region (P) being provided via the respective external contact region ( 14-3 . 18-3 ) with one of the electrode devices ( 14 . 18 ) of the respective storage capacitor (C) on the one hand and with a source / drain region (S, D) of the selection transistor (T) on the other hand connected. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche 9 oder 10, bei welcher der Auswahltransistor (T) – insbesondere vertikal – unterhalb des Speicherkondensators (C) ausgebildet ist.Semiconductor memory cell according to one of the preceding claims 9 or 10, wherein the selection transistor (T) - in particular vertical - below the storage capacitor (C) is formed. Halbleiterspeichereinrichtung (100), bei welcher eine Mehrzahl Halbleiterspeicherzellen nach einem der Ansprüche 1 bis 11 ausgebildet ist.Semiconductor memory device ( 100 In which a plurality of semiconductor memory cells according to one of claims 1 to 11 is formed. Halbleiterspeichereinrichtung nach Anspruch 12, bei welcher die Speicherkondensatoren (C) zueinander lateral benachbart ausgebildet sind.A semiconductor memory device according to claim 12, in which the storage capacitors (C) laterally adjacent to each other are formed. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche 12 oder 13, bei welcher die Speicherzellen (11) und die Speicherkondensatoren (C) etwa in einer gemeinsamen vertikalen Schicht liegend ausgebildet sind.Semiconductor memory device according to one of the preceding claims 12 or 13, in which the memory cells ( 11 ) and the storage capacitors (C) are formed lying approximately in a common vertical layer. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche 12 bis 14, bei welcher eine Anordnung der Speicherkondensatoren (C) vom Chaintyp vorgesehen ist.Semiconductor memory device according to one of the preceding claims 12 to 14, in which an arrangement of the storage capacitors (C) is provided by the chaint type. Verfahren zum Herstellen einer Halbleiterspeicherzelle (10), – bei welchem als Speicherelement (11) ein vertikal angeordneter Speicherkondensator (C) ausgebildet wird, – bei welchem der Speicherkondensator (C) als ferroelektrischer Speicherkondensator ausgebildet wird, und zwar mit einer ersten Elektrodeneinrichtung (14), einer zweiten Elektrodeneinrichtung (18) und einem zwischen diesen angeordneten ferroelektrischen Speichermaterialbereich (16) als Kondensatordielektrikum, – bei welchem die erste Elektrodeneinrichtung (14) und die zweite Elektrodeneinrichtung (18) mit dem ferroelektrischen Speichermaterialbereich (16) in direktem mechanischen Kontakt stehend ausgebildet werden, – bei welchem mindestens eine der ersten Elektrodeneinrichtung (14) und der zweite Elektrodeneinrichtung (18) aus einer Abfolge einer Mehrzahl Materialbereiche (14-1, 14-2, 14-3; 18-1, 18-2, 18-3) ausgebildet wird und – bei welchem die Abfolge der Mehrzahl Materialbereiche (14-1, 14-2, 14-3; 18-1, 18-2, 18-3) ausgebildet wird: (a) mit einem Dielektrikumskontaktbereich (14-1, 18-1), welcher die jeweilige Elektrodeneinrichtung (14, 18) mechanisch und elektrisch direkt mit dem ferroelektrischen Speichermaterialbereich (16) kontaktiert und welcher mit oder aus einem leitfähigen Metalloxid (MOx) ausgebildet wird, (b) mit einem Kontaktvermittlungsbereich (14-2, 18-2), welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Dielektrikumskontaktbereich (14-1, 18-1) und mit oder aus einem oder dem elektrisch leitfähigen Metalloxid (MOx) des jeweiligen Dielektrikumskontaktbereichs (14-1, 18-1) zugrunde liegenden Metall (M) ausgebildet wird, und (c) mit einem Externkontaktbereich (14-3, 18-3), welcher in direktem mechanischen und elektrischen Kontakt mit dem jeweiligen Kontaktvermittlungsbereich (14-2, 18-2) einerseits und mit einer Kontakteinrichtung (P) zum externen elektrischen Anschluss des Speicherelements (11) andererseits sowie mit oder aus einem elektrisch vergleichsweise gut leitenden Material (M') ausgebildet wird.Method for producing a semiconductor memory cell ( 10 ), - in which as a memory element ( 11 ) is formed a vertically arranged storage capacitor (C), - wherein the storage capacitor (C) is formed as a ferroelectric storage capacitor, with a first electrode means ( 14 ), a second electrode device ( 18 ) and a ferroelectric memory material region ( 16 ) as a capacitor dielectric, - in which the first electrode device ( 14 ) and the second electrode device ( 18 ) with the ferroelectric memory material region ( 16 ) are formed in direct mechanical contact, - in which at least one of the first electrode means ( 14 ) and the second electrode device ( 18 ) from a sequence of a plurality of material areas ( 14-1 . 14-2 . 14-3 ; 18-1 . 18-2 . 18-3 ) is formed and - in which the sequence of the plurality of material areas ( 14-1 . 14-2 . 14-3 ; 18-1 . 18-2 . 18-3 ) is formed: (a) with a dielectric contact region ( 14-1 . 18-1 ), which the respective electrode device ( 14 . 18 ) mechanically and electrically directly with the ferroelectric memory material region ( 16 ) and which is formed with or made of a conductive metal oxide (MOx), (b) with a contact area ( 14-2 . 18-2 ) which is in direct mechanical and electrical contact with the respective dielectric contact region ( 14-1 . 18-1 ) and with or from one or the electrically conductive metal oxide (MOx) of the respective dielectric contact region ( 14-1 . 18-1 ) underlying metal (M) is formed, and (c) with an external contact area ( 14-3 . 18-3 ), which in direct mechanical and electrical contact with the respective contact switching area ( 14-2 . 18-2 ) on the one hand and with a contact device (P) for external electrical connection of the memory element ( 11 On the other hand, as well as with or from an electrically comparatively highly conductive material (M ') is formed. Verfahren nach Anspruch 16, bei welchem die erste Elektrodeneinrichtung (14) und die zweite Elektrodeneinrichtung (18) mit oder aus einer entsprechenden Abfolge einer Mehrzahl Materialbereiche (14-1, 14-2, 14-3; 18-1, 18-2, 18-3) ausgebildet werden.The method of claim 16, wherein the first electrode means ( 14 ) and the second electrode device ( 18 ) with or from a corresponding sequence of a plurality of material regions ( 14-1 . 14-2 . 14-3 ; 18-1 . 18-2 . 18-3 ) be formed. Verfahren nach einem der vorangehenden Ansprüche 16 oder 17, bei welchem die erste Elektrodeneinrichtung (14) und die zweite Elektrodeneinrichtung (18) gleich ausgebildet werden.Method according to one of the preceding claims 16 or 17, in which the first electrode device ( 14 ) and the second electrode device ( 18 ) are formed the same. Verfahren nach einem der vorangehenden Ansprüche 16 bis 18, bei welchem der jeweilige Dielektrikumskontaktbereich (14-1, 18-1) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet wird, die besteht aus IrO2 und RuO2.Method according to one of the preceding claims 16 to 18, wherein the respective dielectric contact region ( 14-1 . 18-1 ) is formed with or from a material or any combination of materials from the group consisting of IrO 2 and RuO 2 . Verfahren nach einem der vorangehenden Ansprüche 16 bis 19, bei welchem der jeweilige Kontaktvermittlungsbereich (14-2, 18-2) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet wird, die besteht aus Ir und Ru.Method according to one of the preceding claims 16 to 19, in which the respective contact switching area ( 14-2 . 18-2 ) is formed with or from a material or any combination of materials from the group consisting of Ir and Ru. Verfahren nach einem der vorangehenden Ansprüche 16 bis 20, bei welchem der jeweilige Externkontaktbereich (14-3, 18-3) aus mehreren Materialbereichen oder mehreren Materialschichten ausgebildet wird.Method according to one of the preceding claims 16 to 20, wherein the respective external contact area ( 14-3 . 18-3 ) is formed of a plurality of material regions or a plurality of material layers. Verfahren nach einem der vorangehenden Ansprüche 16 bis 21, bei welchem der jeweilige Externkontaktbereich (14-3, 18-3) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet wird, die besteht aus Al, Cu, TaN und TiN.Method according to one of the preceding claims 16 to 21, wherein the respective external contact area ( 14-3 . 18-3 ) is formed with or from a material or any combination of materials from the group consisting of Al, Cu, TaN and TiN. Verfahren nach einem der vorangehenden Ansprüche 16 bis 22, bei welchem die Abfolge aus jeweiligem Externkontaktbereich, (14-3, 18-3), jeweiligem Kontaktvermittlungsbereich (14-2, 18-2) und jeweiligem Dielektrikumskontaktbereich (14-1, 18-1) als eine Abfolge von Materialen aus der Gruppe von Materialabfolgen ausgebildet wird, die besteht aus Al/Ir/IrO2, Al/TiN/Ir/IrO2, Al/TaN/Ir/IrO2, Al/Ru/RuO2, Al/TiN/Ru/RuO2, Al/TaN/Ru/RuO2, Cu/Ir/IrO2, Cu/TiN/Ir/IrO2, Cu/TaN/Ir/IrO2, Cu/Ru/RuO2, Cu/TiN/Ru/RuO2 und Cu/TaN/Ru/RuO2,.Method according to one of the preceding claims 16 to 22, wherein the sequence of respective external contact area, (14-3, 18-3), respective contact switching area ( 14-2 . 18-2 ) and respective dielectric contact area ( 14-1 . 18-1 ) is formed as a sequence of materials from the group of material sequences consisting of Al / Ir / IrO 2 , Al / TiN / Ir / IrO 2 , Al / TaN / Ir / IrO 2 , Al / Ru / RuO 2 , Al / TiN / Ru / RuO 2 , Al / TaN / Ru / RuO 2 , Cu / Ir / IrO 2 , Cu / TiN / Ir / IrO 2 , Cu / TaN / Ir / IrO 2 , Cu / Ru / RuO 2 , Cu / TiN / Ru / RuO 2 and Cu / TaN / Ru / RuO 2 ,. Verfahren nach einem der vorangehenden Ansprüche 16 bis 23, bei welchem für den Speicherkondensator (C) ein Auswahltransistor (T) mit einem Sourcebereich (S), einem Drainbereich (D), einem zwischen diesen angeordneten Kanalbereich (K) und einem durch einen Gateisolationsbereich (GOX) vom Sourcebereich (S), vom Drainbereich (D) und vom Kanalbereich (K) elektrisch isolierten Gatebereich (G) ausgebildet wird.Method according to one of the preceding claims 16 to 23, in which for the storage capacitor (C) a selection transistor (T) having a source region (S), a drain region (D) disposed between them Channel area (K) and one through a gate insulation area (GOX) from the source region (S), the drain region (D) and the channel region (K) electrically insulated gate region (G) is formed. Verfahren nach Anspruch 24, bei welchem zum Ansprechen des Speicherkondensators (C) durch den Auswahltransistor (T) ein Plugbereich (P) vorgesehen wird, der über den jeweiligen Externkontaktbereich (14-3, 18-3) mit einer der Elektrodeneinrichtungen (14, 18) des jeweiligen Speicherkondensators (C) einerseits und mit einem Source-/Drainbereich (S, D) des Auswahltransistors (T) andererseits verbunden ausgebildet wird.Method according to Claim 24, in which a plug region (P) is provided for the response of the storage capacitor (C) by the selection transistor (T), said plug region (P) being connected across the respective external contact region ( 14-3 . 18-3 ) with one of the electrode devices ( 14 . 18 ) of the respective storage capacitor (C) on the one hand and with a source / drain region (S, D) of the selection transistor (T) on the other hand is formed connected. Verfahren nach einem der vorangehenden Ansprüche 24 oder 25, bei welchem der Auswahltransistor (T) – insbesondere vertikal – unterhalb des Speicherkondensators (C) ausgebildet wird.Method according to one of the preceding claims 24 or 25, wherein the selection transistor (T) - in particular vertical - below the storage capacitor (C) is formed. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung (100), bei welchem eine Mehrzahl Halbleiterspeicherzellen (10) nach einem der Ansprüche 1 bis 11 ausgebildet wird.Method for producing a semiconductor memory device ( 100 ) in which a plurality of semiconductor memory cells ( 10 ) is formed according to one of claims 1 to 11. Verfahren nach Anspruch 27, bei welchem die Speicherkondensatoren (C) zueinander lateral benachbart ausgebildet werden.The method of claim 27, wherein the storage capacitors (C) are formed laterally adjacent to each other. Verfahren nach einem der vorangehenden Ansprüche 27 oder 28, bei welchem die Speicherzellen (11) und die Speicherkondensatoren (C) etwa in einer gemeinsamen vertikalen Schicht liegend ausgebildet werden.Method according to one of the preceding claims 27 or 28, in which the memory cells ( 11 ) and the storage capacitors (C) are formed lying approximately in a common vertical layer. Verfahren nach einem der vorangehenden Ansprüche 27 bis 29, bei welchem eine Anordnung der Speicherkondensatoren (C) vom Chaintyp vorgesehen wird.Method according to one of the preceding claims 27 to 29, in which an arrangement of the storage capacitors (C) from Chaintyp is provided.
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