DE102005001308A1 - Semiconductor memory device e.g. uni-transistor RAM, has row selection circuit to non-sequentially select word lines during successive refresh operations in full and reduced memory capacity modes based on refresh signal pulse - Google Patents

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Abstract

The device has a memory array (110) with a memory block including word lines. A refresh reference signal generator (120) generates a refresh reference signal pulse. A row selection circuit including an address sorter circuit (150) non-sequentially selects the word lines during successive refresh operations in a full memory capacity mode and in a reduced memory capacity mode upon receiving the refresh signal pulse. An independent claim is also included for a method of refreshing a semiconductor memory device.

Description

Die Erfindung bezieht sich auf ein Speicherbauelement, insbesondere ein Halbleiterspeicherbauelement, das dafür eingerichtet ist, wahlweise in einem vollen oder wenigstens einem reduzierten Speicherkapazitätsmodus zu arbeiten, und auf ein zugehöriges Wiederauffrischverfahren.The The invention relates to a memory device, in particular a semiconductor memory device configured therefor, optionally in a full or at least a reduced storage capacity mode to work, and to an associated Refresh process.

Solche Halbleiterspeicherbauelemente variabler Größe bzw. Kapazität, bei denen wahlweise alle oder nur ein Teil von im Bauelement enthaltenen Speicherblöcken selektiv genutzt werden, sind bekannt. Ein solcher Speicherbauelementtyp ist ein sogenannter Uni-Transistor-RAM (UtRAM), auch als Pseudo-SRAM (PSRAM) bezeichnet, der aus DRAM-Zellen aufgebaut ist, jedoch eine SRAM-Schnittstelle aufweist. So kann beispielsweise ein UtRAM mit 16 Megabit (16M), der in einem sogenannten vollen Speichermodus arbeitet, wie ein 16M-SRAM funktionieren, während der gleiche 16M-UtRAM wie ein 8M-SRAM funktionieren kann, wenn er in einem sogenannten halben Speichermodus arbeitet.Such Semiconductor memory devices of variable size or capacity, in which optionally all or only a portion of memory blocks contained in the device selectively are used, are known. Such a memory device type is a so-called uni-transistor RAM (UtRAM), also called pseudo SRAM (PSRAM), which consists of DRAM cells is constructed, but has an SRAM interface. So can For example, a 16 megabit (16M) UtRAM, which is in a so-called full memory mode works as a 16M SRAM will work during the same 16M UtRAM as an 8M SRAM can work when in a so-called half memory mode works.

Hauptsächlich aus Kostengesichtspunkten ist es manchmal vorteilhaft, einen 8M-SRAM unter Verwendung eines 16M-UtRAM zu implementieren, der im halben Speichermodus arbeitet. Der UtRAM ermöglicht zudem eine gewisse Flexibilität bei der Festlegung der Speichergröße. Ein Betrieb mit reduzierter Größe bzw. Kapazität des UtRAM wird auch als „Modus mit reduzierter Speichergröße" (RMS-Modus) bezeichnet. Der RMS-Modus kann jederzeit während des Betriebs des Speicherbauelements festgelegt werden.Mainly off In terms of cost, it is sometimes advantageous to have an 8M SRAM using a 16M UtRAM implement in half Memory mode is working. The UtRAM also allows a certain flexibility in the Determining the memory size. One Operation with reduced size or capacity of the UtRAM is also called "mode with reduced memory size "(RMS mode). The RMS mode can be used anytime during the operation of the memory device are set.

Da der UtRAM DRAM-Zellen enthält, müssen die Speicherzellen periodisch wieder aufgefrischt werden, um die Integrität von gespeicherten Daten beizubehalten. Dieses Auffrischerfordernis verursacht ein Problem, wenn der RMS-Modus verwendet wird, wie am besten anhand eines Beispiels ersichtlich ist. Es sei hierzu angenommen, dass der UtRAM zwei Speicherblöcke umfasst, wobei in einem vollen Speicherkapazitätsmodus, vorliegend auch kurz Speichermodus bezeichnet, beide Speicherblöcke benutzt werden und in einem halben Speichermodus nur ein Speicherblock benutzt wird, und vier Wortleitungen 0, 1, 2 und 3 im ersten Speicherblock sowie vier weitere Wortleitungen 4, 5, 6 und 7 im zweiten Speicherblock angeordnet sind. Im Auftrischbetrieb des vollen Speichermodus werden die Wortleitungen der Reihe nach sequentiell von 0 bis 7 ausgewählt. Dies ist im Zeitablaufdiagramm von 1 auf der linken Seite der vertikalen Linie veranschaulicht. Wie in Verbindung mit einem ersten Impulsverlauf dargestellt, werden die Wortleitungen nacheinander in der Reihenfolge 0 bis 7 jeweils während einer von aufeinanderfolgenden Auftrischperioden T ausgewählt. Die gesamte Auffrischzykluszeit bei diesem Entwurf beträgt 8T.Since the UtRAM contains DRAM cells, the memory cells must be refreshed periodically to maintain the integrity of stored data. This refresh requirement causes a problem when using the RMS mode, as best seen by way of example. Assume for this purpose that the UtRAM comprises two memory blocks, wherein in a full memory capacity mode, also referred to as a memory mode, both memory blocks are used and in a half memory mode only one memory block is used, and four word lines 0, 1, 2 and 3 in FIG first memory block and four further word lines 4, 5, 6 and 7 are arranged in the second memory block. In the full memory mode, the word lines are sequentially selected from 0 to 7 in order. This is in the timing diagram of 1 illustrated on the left side of the vertical line. As shown in connection with a first pulse waveform, the word lines are sequentially selected in the order of 0 to 7, respectively, during one of consecutive times of firing T. The total refresh cycle time in this design is 8T.

Weiter bezugnehmend auf den obersten Impulsverlauf von 1 sei angenommen, dass das betreffende Speicherbauelement in den halben Speichermodus wechselt, nachdem die letzte Wortleitung 7 während des Wiederauffrischbetriebs ausgewählt worden ist. Wie rechts der ver tikalen Linie von 1 veranschaulicht, wird während des halben Speichermodus nur die Hälfte der Wortleitungen, d.h. die Wortleitungen 0, 1, 2 und 3, nacheinander der Reihe nach ausgewählt. Diese sukzessive Auswahl findet in Intervallen von 2T statt. Dies liegt daran, dass es Designbeschränkungen erforderlich machen, dass die gesamte Auffrischzykluszeit bei 8T bleibt. In diesem Fall tritt ein Problem auf, weil die effektive Auffrischzykluszeit für die vierte Wortleitung 3, wie in 1 angegeben, bei einem solchen Wechsel zwischen den beiden Speichermodi 12T beträgt. Dies übersteigt die entwurfsgemäße Auffrischzykluszeit von 8T, was bedeutet, dass in den Speicherzellen enthaltene Daten der vierten Wortleitung eventuell verloren gehen können.Further referring to the uppermost pulse waveform of FIG 1 Assume that the memory device in question changes to the half memory mode after the last word line 7 has been selected during the refresh operation. As on the right of the vertical line of 1 For example, during half memory mode, only half of the word lines, ie, word lines 0, 1, 2, and 3, are successively selected in sequence. This successive selection takes place at intervals of 2T. This is because design constraints require the total refresh cycle time to remain at 8T. In this case, a problem arises because the effective refresh cycle time for the fourth word line 3, as in FIG 1 indicated at such a change between the two memory modes is 12T. This exceeds the design refresh cycle time of 8T, which means that data of the fourth word line contained in the memory cells may possibly be lost.

Die übrigen Impulsverläufe von 1 repräsentieren jeweils einen der sieben anderen möglichen Fälle, bei denen das Speicherbauelement auf den halben Speichermodus umgeschaltet wird. Wie aus 1 ersichtlich, gibt es eine Mehrzahl von Fällen, in denen die effektive Auffrischzykluszeit für wenigstens eine gegebene Wortleitung die entwurfsgemäße Auffrischzykluszeit von 8T übersteigt.The remaining pulse courses of 1 each represent one of the seven other possible cases where the memory device is switched to half memory mode. How out 1 As can be seen, there are a plurality of cases where the effective refresh cycle time for at least one given wordline exceeds the design refresh cycle time of 8T.

Wie in der zu 1 analogen 2 veranschaulicht, tritt dieses Problem auch dann auf, wenn vom halben Speichermodus auf den vollen Speichermodus umgeschaltet wird. Wie beispielsweise durch den obersten Impulsverlauf von 2 veranschaulicht, hat die effektive Auffrischzykluszeit für die erste Wortleitung 0, wenn nach Auswahl der vierten Wortleitung 3 vom halben auf den vollen Speichermodus umgeschaltet wird, den Wert 12T. Wiederum übersteigt dies die entwurfsgemäße Auffrischzykluszeit von 8T.As in the to 1 analog 2 This problem also occurs when switching from half memory mode to full memory mode. For example, by the uppermost pulse course of 2 11, the effective refresh cycle time for the first word line 0 when switching from half to the full memory mode after selection of the fourth word line 3 is 12T. Again, this exceeds the design refresh cycle time of 8T.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Speicherbauelements der eingangs genannten Art und eines Wiederauffrischverfahrens hierfür zugrunde, mit denen sich die oben erwähnten Schwierigkeiten herkömmlicher solcher Speicherbauelemente und Auf frischverfahren wenigstens teilweise vermeiden lassen und mit denen insbesondere ein Datenverlust auch bei Umschaltung zwischen dem vollen und einem reduzierten Speicherkapazitätsmodus zuverlässig vermieden werden kann.The invention is a technical problem to provide a memory device of a The above-mentioned type and a Wiederauffrischverfahrens based on this, with which the above-mentioned difficulties of conventional such memory devices and fresh methods can be at least partially avoided and with which in particular a loss of data can be reliably avoided even when switching between the full and a reduced storage capacity mode.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Speicherbauelements mit den Merkmalen des Anspruchs 1, 4, 7 oder 10 eines Wiederauffrischverfahrens mit den Merkmalen des Anspruchs 22, 23 oder 24.The Invention solves this problem by providing a memory device with the features of claim 1, 4, 7 or 10 of a refurbishment process with the features of claim 22, 23 or 24.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.advantageous Further developments of the invention are specified in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:Advantageous, Embodiments described below of the invention and the above for their better understanding explained above usual embodiments are shown in the drawings, in which:

1 ein Zeitablaufdiagramm mit Impulssignalen bei einem herkömmlichen Speicherbauelement, das von einem vollen zu einem halben Speicherkapazitätsmodus wechselt, 1 a timing diagram with pulse signals in a conventional memory device, which changes from a full to a half capacity memory mode,

2 ein Zeitablaufdiagramm mit Impulssignalen bei einem herkömmlichen Speicherbauelement, das vom halben zum vollen Speicherkapazitätsmodus wechselt, 2 a timing diagram with pulse signals in a conventional memory device, which changes from half to full memory capacity mode,

3 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelements, 3 a block diagram of a semiconductor memory device according to the invention,

4 eine Darstellung einer Speicherblockkonfiguration gemäß der Erfindung, 4 an illustration of a memory block configuration according to the invention,

5 ein Schaltbild einer Auffrischsteuereinheit gemäß der Erfindung, 5 a circuit diagram of a refresh control unit according to the invention,

6 ein Zeitablaufdiagramm eines in einem vollen Speicherkapazitätsmodus arbeitenden Speicherbauelements gemäß der Erfindung. 6 a timing diagram of a working in a full storage capacity mode memory device according to the invention.

7 ein Zeitablaufdiagramm eines in einem halben Speicherkapazitätsmodus arbeitenden Speicherbauelements gemäß der Erfindung, 7 3 is a timing diagram of a memory device operating in a half-memory capacity mode according to the invention,

8 ein Zeitablaufdiagramm eines in einem Viertel-Speicherkapazitätsmodus arbeitenden Speicherbauelements der Erfindung, 8th FIG. 4 is a timing diagram of a memory device of the invention operating in a quarter-storage capacity mode. FIG.

9 ein Zeitablaufdiagramm eines in einem Achtel-Speicherkapazitätsmodus arbeitenden Speicherbauelements gemäß der Erfindung, 9 3 is a timing diagram of a memory device operating in an eighth memory capacity mode according to the invention;

10 ein Blockschaltbild eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements, 10 a block diagram of another semiconductor memory device according to the invention,

11 ein Blockschaltbild eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements, 11 a block diagram of another semiconductor memory device according to the invention,

12 ein Zeitablaufdiagramm mit Impulssignalen bei einem erfindungsgemäßen Halbleiterbauelement während eines Wechsels von einem vollen auf einen halben Speicherkapazitätsmodus und 12 a timing diagram with pulse signals in a semiconductor device according to the invention during a change from a full to half a memory capacity mode and

13 ein Zeitablaufdiagramm mit Impulssignalen bei einem erfindungsgemäßen Halbleiterbauelement während eines Wechsels vom halben auf den vollen Speicherkapazitätsmodus. 13 a timing diagram with pulse signals in a semiconductor device according to the invention during a change from half to full memory capacity mode.

In den 3, 4 und 5 ist ein erstes erfindungsgemäßes Halbleiterspeicherbauelement veranschaulicht, das in der Lage ist, selektiv in einem von vier Speicherkapazitätsmodi zu arbeiten, und zwar einem vollen Speichermodus, einem halben Speichermodus, einem Viertel-Speichermodus und einem Achtel-Speichermodus. Wie in 3 gezeigt, umfasst dieses Speicherbauelement ein Speicherfeld 110, eine Auffrischreferenzsignalgeneratorschaltung 120, eine Auffrischsteuereinheit 130, eine Auffrischadressengeneratorschaltung 140, eine Adressensortierschaltung 150, eine Zeilenfreigabeimpulsgeneratorschaltung 160, eine Zeilendecoderschaltung 170 und eine Abtastverstärker(SA)-Schaltung 180.In the 3 . 4 and 5 1 illustrates a first semiconductor memory device capable of selectively operating in one of four memory capacity modes, a full memory mode, a half memory mode, a quarter memory mode, and an eighth memory mode. As in 3 As shown, this memory device comprises a memory array 110 a refresh reference signal generator circuit 120 , a refresh control unit 130 , a refresh address generator circuit 140 , an address sorting circuit 150 , a row enable pulse generator circuit 160 , a row decoder circuit 170 and a sense amplifier (SA) circuit 180 ,

Das Speicherfeld 110 ist mit einer Mehrzahl von Bitleitungen BL0 bis BLn verbunden, die ihrerseits mit der Abtastverstärkerschaltung 180 verbunden sind. Wie des weiteren in 4 schematisch gezeigt, ist das Speicherfeld 110 in diesem Beispiel in sechzehn Speicherblöcke MA0 bis MA15 unterteilt. Wenigstens eine von mehreren Wortleitungen WL0 bis WLm ist mit je einem der Speicherblöcke MA0 bis MA15 verbunden. In diesem Beispiel ist die Wortleitung WL0 mit den Speicherblöcken MA0 und MA8 verbunden, die Wortleitung WL1 ist mit den Speicherblöcken MA1 und MA9 verbunden, die Wortleitung WL2 ist mit den Speicherblöcken MA2 und MA10 verbunden, die Wortleitung WL3 ist mit den Speicherblöcken MA3 und MA11 verbunden, die Wortleitung WL4 ist mit den Speicherblöcken MA4 und MA12 verbunden, die Wortleitung WL5 ist mit den Speicherblöcken MA5 und MA13 verbunden, die Wortleitung WL6 ist mit den Speicherblöcken MA6 und MA14 verbunden, und die Wortleitung WL7 ist mit den Speicherblöcken MA7 und MA15 verbunden.The memory field 110 is connected to a plurality of bit lines BL0 to BLn, which in turn with the sense amplifier circuit 180 are connected. As further in 4 shown schematically is the memory field 110 divided into sixteen memory blocks MA0 to MA15 in this example. At least one of a plurality of word lines WL0 to WLm is connected to one of the memory blocks MA0 to MA15. In this example, the word line WL0 is connected to the memory blocks MA0 and MA8, the word line WL1 is connected to the memory blocks MA1 and MA9, the word line WL2 is connected to the memory blocks MA2 and MA10, the word line WL3 is connected to the memory blocks MA3 and MA11 , word line WL4 is connected to memory blocks MA4 and MA12, word line WL5 is connected to memory blocks MA5 and MA13, word line WL6 is connected to memory blocks MA6 and MA14, and word line WL7 is connected to memory blocks MA7 and MA15.

Im vollen Speichermodus werden alle Speicherblöcke MA0 bis MA15 verwendet und dementsprechend werden in einem Wiederauffrischbetrieb alle Wortleitungen WL0 bis WL7 benutzt. Im halben Speichermodus wird die Hälfte der Speicherblöcke benutzt, z.B. die Speicherblöcke MA0 bis MA3 sowie MA8 bis MA11, und die Wortleitungen WL0 bis WL3 werden beim Wiederauffrischbetrieb verwendet. Im Viertel-Speichermodus wird ein Viertel der Speicherblöcke benutzt, z.B. die Speicherblöcke MA0 und MA1 sowie MA8 und MA9, und die Wortleitungen WL1 und WL2 werden beim Wiederauffrischbetrieb eingesetzt. Schließlich wird im Achtel-Speichermodus nur ein Achtel der Speicherblöcke benutzt, z.B. die Speicherblöcke MA0 und MA8, und die Wortleitung WL0 wird im Wiederauffrischbetrieb eingesetzt.in the full memory mode, all memory blocks MA0 to MA15 are used and accordingly, in a refresh operation, all Word lines WL0 to WL7 used. In half memory mode is the half the memory blocks used, e.g. the memory blocks MA0 to MA3 and MA8 to MA11, and the word lines WL0 to WL3 are used in the refresh mode. In quarter-storage mode will be a quarter of the memory blocks used, e.g. the memory blocks MA0 and MA1, and MA8 and MA9, and the word lines WL1 and WL2 are used in the refresh mode. Finally will only one-eighth of the memory blocks used in eighth memory mode, e.g. the memory blocks MA0 and MA8, and the word line WL0 is in the refresh mode used.

Der Auffrischreferenzsignalgenerator 120 erzeugt ein Auftrischreferenzsignal RR, das an die Auftrischsteuereinheit 130 angelegt wird. In diesem Beispiel ist die Auffrischsteuereinheit 130 durch einen Zähler oder Oszillator implementiert, und das Auffrischreferenzsignal RR ist vom Typ eines konstanten Taktsignals mit einer festen Periode unabhängig vom Speichermodus des Speicherbauelements. Es versteht sich jedoch für den Fachmann, dass die Periode des Auftrischreferenzsignals RR optional in Abhängigkeit vom Speichermodus des Speicherbauelements variiert werden kann.The refresh reference signal generator 120 generates an output reference signal RR which is sent to the discard control unit 130 is created. In this example, the refresh control unit is 130 implemented by a counter or oscillator, and the refresh reference signal RR is of the constant clock type having a fixed period independent of the memory mode of the memory device. However, it will be understood by those skilled in the art that the period of the refresh reference signal RR may be optionally varied depending on the storage mode of the memory device.

Zusätzlich zum Auftrischreferenzsignal RR empfängt die Auffrischsteuereinheit 130 die drei niedrigstwertigen Bits A0, A1 und A2 von Adresssignalbits A0 bis An, die vom Auffrischadressengenerator 140 abgegeben werden. Außerdem empfängt die Auffrischsteuereinheit 130 Modussetz-Markiersignale FLAG_1/2, FLAG_1/4 und FLAG_1/8 und gibt ein Aufwärtszählsignal CNT_UP sowie ein Auftrischhauptsignal RM ab. Wie weiter unter detaillierter erläutert wird, gibt die Auffrischsteuereinheit 130, wenn die Markiersignale FLAG_1/2, FLAG_1/4 und FLAG_1/8 sämtlich inaktiv sind, ein Auffrischhauptsignal RM gleich dem Auffrischreferenzsignal RR unabhängig von den Auffrischadresssignalbits A0 bis A2 ab. Andererseits maskiert die Auffrischsteuereinheit 130, wenn irgendeines der Markiersignale FLAG_1/2, FLAG_1/4 und FLAG_1/8 aktiv ist, ein bestimmtes Intervall des Auffrischreferenzsignals RR abhängig von den Adresssignalbits A0 bis A2, wobei das bestimmte Intervall abhängig davon festgelegt wird, welches der Markiersignale FLAG_1/2 FLAG_1/4 und FLAG_1/8 aktiv ist. Im Gegensatz dazu wird das Aufwärtszählsignal CNT_UP unabhängig von den Zuständen der Adresssignalbits A0 bis A2 und der Markiersignale kontinuierlich erzeugt.In addition to the despatch reference signal RR, the refresh control unit receives 130 the three least significant bits A0, A1 and A2 of address signal bits A0 to An supplied by the refresh address generator 140 be delivered. In addition, the refresh control unit receives 130 Mode set marker signals FLAG_1 / 2, FLAG_1 / 4 and FLAG_1 / 8, and outputs a count-up signal CNT_UP and a refresh main signal RM. As will be explained in more detail below, the refresh control unit issues 130 When the flag signals FLAG_1 / 2, FLAG_1 / 4 and FLAG_1 / 8 are all inactive, a refresh main signal RM equal to the refresh reference signal RR is output independently of the refresh address signal bits A0 to A2. On the other hand, the refresh control unit masks 130 if any one of the flag signals FLAG_1 / 2, FLAG_1 / 4 and FLAG_1 / 8 is active, a certain interval of the refresh reference signal RR depending on the address signal bits A0 to A2, the predetermined interval being determined depending on which of the flag signals FLAG_1 / 2 FLAG_1 / 4 and FLAG_1 / 8 is active. In contrast, the count-up signal CNT_UP is continuously generated regardless of the states of the address signal bits A0 to A2 and the marker signals.

5 zeigt eine mögliche schaltungstechnische Realisierung für die Auffrischsteuereinheit 130. Gemäß diesem Beispiel empfängt die Auftrischsteuereinheit 130 die Markiersignale FLAG_1/2, FLAG_1/4 und FLAG_1/8, das Auftrischreferenzsignal RR und die Auftrischadresssignalbits A0 bis A2. Die Auftrischsteuereinheit 130 besteht in diesem Beispiel aus Invertern INV10 bis INV22, NOR-Gattern G11 bis G16 und G18 sowie NAND-Gattern G10 und G17, die wie in 5 gezeigt verschaltet sind. 5 shows a possible circuit implementation for the refresh control unit 130 , According to this example, the despatch control unit receives 130 the flag signals FLAG_1 / 2, FLAG_1 / 4 and FLAG_1 / 8, the refresh reference signal RR and the strobe address signal bits A0 to A2. The dispensing control unit 130 In this example, it consists of inverters INV10 to INV22, NOR gates G11 to G16 and G18, and NAND gates G10 and G17, which, as in FIG 5 are shown interconnected.

Wenn das Speicherbauelement im vollen Speichermodus arbeitet, sind die Markiersignale FLAG_1/2, FLAG_1/4 und FLAG_1/8 alle auf niedrigen Pegel gesetzt. Dadurch nehmen die Ausgangssignale der NOR-Gatter G11, G13 und G15 unabhängig von den Logikzuständen der Adresssignalbits A0, A1 und A2 sämtlich niedrigen Pegel an, wodurch das Ausgangssignal des NOR-Gatters G16 auf hohen Pegel geht. Wenn die Markiersignale FLAG_1/2, FLAG_1/4 und FLAG_1/8 alle auf niedrigem Pegel liegen, behält somit das Auffrischhauptsignal RM den gleichen Logikpegel wie das Auftrischreferenzsignal RR. Außerdem wird das Aufwärtszählsignal CNT_UP, da das Ausgangssignal des NOR-Gatters G16 auf hohem Pegel liegt, über das Ausgangssignal des Inverters INV15 auf dem gleichen Logikzustand wie das Auffrischreferenzsignal RR gehalten.If the memory device operates in the full memory mode are the Flag signals FLAG_1 / 2, FLAG_1 / 4 and FLAG_1 / 8 are all low Level set. As a result, the output signals of the NOR gates G11, G13 and G15 independent from the logic states the address signal bits A0, A1 and A2 all low level, whereby the output of the NOR gate G16 goes high. When the flag signals FLAG_1 / 2, FLAG_1 / 4 and FLAG_1 / 8 are all on low level reserves Thus, the refresh main signal RM the same logic level as the Release reference signal RR. Furthermore becomes the count-up signal CNT_UP, because the output of NOR gate G16 is high lies, over the output of the inverter INV15 at the same logic state as the refresh reference signal RR.

Wenn das Speicherbauelement im halben Speichermodus arbeitet, liegt das Markiersignal FLAG_1/2 auf hohem Pegel, während die Markiersig nale FLAG_1/4 und FLAG_1/8 auf niedrigem Pegel sind. Aufgrund des niedrigen Pegels der Markiersignale FLAG_1/4 und FLAG_1/8 bleiben die Ausgangssignale der NOR-Gatter G13 und G15 unabhängig von den Logikzuständen der Adresssignalbits A0, A1 und A2 auf niedrigem Pegel. Aufgrund des hohen Pegels des Markiersignals FLAG_1/2 hängt das Ausgangssignal des NOR-Gatters vom Logikpegelzustand des Adresssignalbits A0 ab. Wenn letzteres auf niedrigem Pegel liegt, geht das Ausgangssignal des NOR-Gatters G11 auf niedrigen Pegel, und wenn das Adresssignalbit A0 auf hohem Pegel liegt, geht das Ausgangssignal des NOR-Gatters G11 auf hohen Pegel. Wenn folglich das Adresssignalbit A0 auf niedrigem Pegel liegt, ist das Ausgangssignal des NOR-Gatters G16 auf hohem Pegel, und die Signale CNT_UP und RM haben die gleichen Logikpegel wie das Auffrischreferenzsignal RR, wie oben in Verbindung mit dem Betrieb im vollen Speichermodus erläutert. Wenn andererseits das Adresssignalbit A0 auf hohem Pegel ist, nimmt das Ausgangssignal des NOR-Gatters G16 niedrigen Pegel an, und dementsprechend liegt das Ausgangssignal des NAND-Gatters G10 unabhängig vom Auffrischreferenzsignal RR auf hohem Pegel. Auf diese Weise wird das Auftrischhauptsignal RM auf niedrigem Pegel gehalten, d.h. das Auffrischreferenzsignal RR ist maskiert, wenn das Adresssignalbit A0 auf hohem Pegel ist. Wenn das Ausgangssignal des NOR-Gatters G16 auf niedrigem Pegel liegt, wird das Aufwärtszählsignal CNT_UP über das Ausgangssignal des Inverters INV21 auf dem gleichen Logikzustand gehalten wie das Auftrischreferenzsignal RR.When the memory device is operating in the half memory mode, the flag FLAG_1 / 2 is high while the flag signals FLAG_1 / 4 and FLAG_1 / 8 are low. Due to the low level of the flag signals FLAG_1 / 4 and FLAG_1 / 8, the output signals of the NOR gates G13 and G15 remain at a low level regardless of the logic states of the address signal bits A0, A1 and A2. Due to the high level of the flag signal FLAG_1 / 2, the output signal of the NOR gate depends on the logic level state of the address signal bit A0. If the latter is at low level, the off The output signal of the NOR gate G11 is at low level, and when the address signal bit A0 is high, the output of the NOR gate G11 goes high. Thus, when the address signal bit A0 is low, the output of the NOR gate G16 is high, and the signals CNT_UP and RM have the same logic levels as the refresh reference signal RR, as explained above in connection with the full memory mode operation. On the other hand, when the address signal bit A0 is high, the output of the NOR gate G16 becomes low, and accordingly, the output of the NAND gate G10 is high regardless of the refresh reference signal RR. In this way, the refresh main signal RM is maintained at a low level, that is, the refresh reference signal RR is masked when the address signal bit A0 is at a high level. When the output of the NOR gate G16 is at a low level, the count-up signal CNT_UP is maintained at the same logic state as the refresh reference signal RR through the output of the inverter INV21.

Wenn das Speicherbauelement im Viertel-Speichermodus arbeitet, befindet sich das Markiersignal FLAG_1/4 auf hohem Pegel, während die Markiersignale FLAG_1/2 und FLAG_1/8 auf niedrigem Pegel sind. Durch den niedrigen Pegel der Markiersignale FLAG_1/2 und FLAG_1/8 befinden sich die Ausgangssignale der NOR-Gatter G11 und G15 unabhängig von den Logikzuständen der Adresssignalbits A0, A1 und A2 auf niedrigem Pegel. Durch den hohen Pegel des Markiersignals FLAG_1/4 ist das Ausgangssignal des NOR-Gatters G16 durch die Logikzustände der Adresssignalbits A0 und A1 bestimmt. Wenn beide Adresssignalbits A0 und A1 auf niedrigem Pegel liegen, ist das Ausgangssignal des NOR-Gatters G16 auf hohem Pegel und die Signale CNT_UP und RM nehmen den gleichen Logikpegel an wie das Auffrischreferenzsignal RR, wie oben in Verbindung mit dem Betrieb im vollen Speichermodus erläutert. Wenn andererseits wenigstens eines der Adresssignalbits A0 und A1 auf hohem Pegel liegt, geht das Ausgangssignal des NOR-Gatters G16 auf niedrigen Pegel, und das Ausgangssignal des NAND-Gatters G10 liegt unabhängig vom Auffrischreferenzsignal RR auf hohem Pegel. Auf diese Weise wird das Auffrischhauptsignal RM auf niedrigem Pegel gehalten, d.h. das Auftrischreferenzsignal RR ist maskiert, wenn wenigstens eines der beiden Adresssignalbits A0 und A1 auf hohem Logikpegel ist. Wenn das Ausgangssignal des NOR-Gatters G16 auf niedrigem Pegel liegt, wird das Aufwärtszählsignal CNT_UP über das Ausgangssignal des Inverters INV21 auf dem gleichen Logikzustand gehalten wie das Auffrischreferenzsignal RR.If the memory device is operating in quarter-memory mode the flag FLAG_1 / 4 is high, while the Flag signals FLAG_1 / 2 and FLAG_1 / 8 are at low level. By the low levels of flag signals FLAG_1 / 2 and FLAG_1 / 8 are located the output signals of the NOR gates G11 and G15 are independent of the logic states the address signal bits A0, A1 and A2 at a low level. By the high level of the marker FLAG_1 / 4 is the output signal of the NOR gate G16 by the logic states of the address signal bits A0 and A1 determined. When both address signal bits A0 and A1 are low Level, the output signal of the NOR gate G16 is high Level and the signals CNT_UP and RM take the same logic level as the refresh reference signal RR, as described above in connection with operating in full storage mode. If on the other hand at least one of the address signal bits A0 and A1 is high, goes the output of the NOR gate G16 low, and the output signal of the NAND gate G10 is independent of Refresh reference signal RR at high level. This way will the refresh main signal RM is kept at a low level, i. the Release reference signal RR is masked when at least one of the both address signal bits A0 and A1 is at a high logic level. If the output of NOR gate G16 is low, becomes the count-up signal CNT_UP over the output of inverter INV21 is at the same logic state held as the refresh reference signal RR.

Wenn das Speicherbauelement im Achtel-Speichermodus arbeitet, befindet sich das Markiersignal FLAG_1/8 auf hohem Pegel, während die Markiersignale FLAG_1/2 und FLAG_1/4 auf niedrigem Pegel liegen. Durch den niedrigen Pegel der Markiersignale FLAG_1/2 und FLAG_1/4 sind die Ausgangssignale der NOR-Gatter G11 und G13 unabhängig von den Logikzuständen der Adresssignalbits A0, A1 und A2 auf niedrigem Pegel. Durch den hohen Pegel des Markiersignals FLAG_1/4 ist das Ausgangssignal des NOR-Gatters G16 durch die Logikzustände der Adresssignalbits A0, A1 und A2 bestimmt. Wenn alle Adresssignalbits A0, A1 und A2 auf niedrigem Pegel liegen, befindet sich das Ausgangssignal des NOR-Gatters G16 auf hohem Pegel, und die Signale CNT_UP und RM nehmen den gleichen Logikpegel an wie das Auffrischreferenzsignal RR, wie oben in Verbindung mit dem Betrieb im vollen Speichermodus erläutert. Wenn andererseits eines oder mehrere der Adresssignalbits A0, A1 und A2 auf hohem Pegel liegen, geht das Ausgangssignal des NOR-Gatters G16 auf niedrigen Pegel, und das Ausgangssignal des NAND-Gatters G10 geht unabhängig vom Auftrischreferenzsignal RR auf hohen Pegel. Auf diese Weise wird das Auffrischhauptsignal RM auf niedrigem Pegel gehalten, d.h. das Auffrischreferenzsignal RR ist maskiert, wenn wenigstens eines der Adresssignalbits A0, A1 und A2 auf hohem Pegel liegt. Wenn das Ausgangssignal des NOR-Gatters G16 auf niedrigem Pegel ist, wird das Aufwärtszählsignal CNT_UP über das Ausgangssignal des Inverters INV21 auf dem gleichen Logikpegel gehalten wie das Auffrischreferenzsignal RR.If the memory device is operating in eighth memory mode mark signal FLAG_1 / 8 goes high while the Marker signals FLAG_1 / 2 and FLAG_1 / 4 are at low level. Due to the low level of the flag signals FLAG_1 / 2 and FLAG_1 / 4 the output signals of the NOR gates G11 and G13 are independent of the logic states the address signal bits A0, A1 and A2 at a low level. By the high level of the marker FLAG_1 / 4 is the output signal of the NOR gate G16 by the logic states of the address signal bits A0, A1 and A2 determined. When all address signal bits A0, A1 and A2 are on low level, is the output of the NOR gate G16 high, and the signals CNT_UP and RM take the same Logic level as the refresh reference signal RR, as above in connection with operation in full memory mode. On the other hand, if one or more of the address signal bits A0, A1 and A2 at a high level are the output of the NOR gate G16 goes low Level, and the output of the NAND gate G10 is independent of Release reference signal RR at high level. This way will the refresh main signal RM is kept at a low level, i. the Refresh reference signal RR is masked when at least one of the Address signal bits A0, A1 and A2 is high. If the output signal of the NOR gate G16 is at the low level, the count-up signal becomes CNT_UP over the output of the inverter INV21 at the same logic level held as the refresh reference signal RR.

Der oben erläuterte Logikbetrieb der Schaltung von 5 ist in der nachstehenden Tabelle A zusammengefasst, wobei das Symbol „*" für einen hohen (H) oder niedrigen Pegel (L) steht. Tabelle A

Figure 00110001
Figure 00120001
The above-explained logic operation of the circuit of 5 is summarized in Table A below, where the symbol "*" stands for a high (H) or a low level (L). Table A
Figure 00110001
Figure 00120001

Der Auffrischadressgenerator 140 gibt sequentiell die Auffrischadresssignalbits A0 bis An ab und inkrementiert den von den Bits A0 bis An repräsentierten Logikwert in Reaktion auf das Aufwärtszählsignal CNT_UP. Beispielsweise gibt der Auffrischadressgenerator 140 ein neues, inkrementiertes Auffrischadresssignal A0 bis An an jedem ansteigenden Übergang des Aufwärtszählsignals CNT_UP ab.The refresh address generator 140 Sequentially outputs the refresh address signal bits A0 to An and increments the logic value represented by bits A0 to An in response to the count-up signal CNT_UP. For example, the refresh address generator 140 a new, incremented refresh address signal A0 to An at each rising transition of the count-up signal CNT_UP.

Die Sortierschaltung 150 wandelt das Auftrischadresssignal A0 bis An in Reaktion darauf, dass das Auftrischhauptsignal RM aktiv wird, in ein Zeilenadresssignal R0 bis Rn. Speziell ordnet die Sortierschaltung 150 in diesem Beispiel die Bits des Auffrischadresssignals derart neu, dass die niedrigstwertigen Bits A0 bis A2 als Zeilenadressbits Rn, Rn-1 bzw. Rn-2 abgegeben werden und die übrigen Adressbits A3 bis An als jeweilige Zeilenadressbits R0 bis Rn-3 abgegeben werden. Wie weiter unten detaillierter erläutert wird, werden die Auffrischadressbits A0, A1 und A2 und damit die Zeilenadressbits Rn, Rn-1 und Rn-2 zur Auswahl von Speicherblöcken benutzt, während die übrigen Auffrischadressbits A3 bis An und damit die Zeilenadressbits R0 bis Rn-3 bei der Auswahl von Wortleitungen verwendet werden.The sorting circuit 150 converts the release address signal A0 to An into a row address signal R0 to Rn in response to the release main signal RM becoming active. Specifically, the sorting circuit orders 150 in this example, the bits of the refresh address signal are reset such that the least significant bits A0 to A2 are output as row address bits Rn, Rn-1 and Rn-2, respectively, and the remaining address bits A3 to An are output as respective row address bits R0 to Rn-3. As will be explained in more detail below, the refresh address bits A0, A1 and A2 and thus the row address bits Rn, Rn-1 and Rn-2 are used to select memory blocks, while the remaining refresh address bits A3 to An and thus the row address bits R0 to Rn-3 be used in the selection of word lines.

Die Zeilenfreigabeimpulsgeneratorschaltung 160 erzeugt ein Zeilenfreigabeimpulssignal PWL in Reaktion auf das Auffrischhauptsignal RM. Beispielsweise erzeugt die Zeilenfreigabeimpulsgeneratorschaltung 160 ein aktives Zeilenfreigabeimpulssignal PWL mit einer bestimmten Pulsbreite immer dann, wenn das Auftrischhauptsignal RM aktiv wird.The row enable pulse generator circuit 160 generates a row enable pulse signal PWL in response to the refresh main signal RM. For example, the row enable pulse generator circuit generates 160 an active row enable pulse signal PWL having a certain pulse width whenever the event rischhauptsignal RM is active.

Die Zeilendecoderschaltung 170 arbeitet, wenn das Zeilenfreigabeimpulssignal PWL aktiv ist, und wählt Speicherblöcke in Reaktion auf die Zeilenadresssignale Rn-2, Rn-1 und Rn sowie eine Wortleitung des ausgewählten Speicherblocks in Reaktion auf die Zeilenadresssignale R0 bis Rn-3 aus. Speicherzellen in einer ausgewählten bzw. aktivierten Wortleitung werden durch die Abtastverstärkerschaltung 180 in bekannter Weise aufgefrischt.The row decoder circuit 170 operates when the row enable strobe signal PWL is active and selects memory blocks in response to the row address signals Rn-2, Rn-1 and Rn and a word line of the selected memory block in response to the row address signals R0 to Rn-3. Memory cells in a selected wordline are passed through the sense amplifier circuit 180 refreshed in a known manner.

Der Auffrischbetrieb des Halbleiterspeicherbauelements der 3 bis 5 wird nun unter weiterer Bezugnahme auf die Zeitablaufdiagramme der 6 bis 9 näher beschrieben. Hierbei veranschaulicht 6 im Zeitablaufdiagramm einen Betrieb des Speicherbauelements im vollen Speichermodus, 7 veranschaulicht entsprechend den Betrieb im halben Speichermodus, 8 den Betrieb im Viertel-Speichermodus und 9 den Betrieb im Achtel-Speichermodus.The refresh operation of the semiconductor memory device of 3 to 5 will now be described with further reference to the timing diagrams of 6 to 9 described in more detail. This illustrates 6 in the timing diagram an operation of the memory device in the full memory mode, 7 illustrates, accordingly, the operation in half memory mode, 8th the operation in quarter-storage mode and 9 the operation in the eighth memory mode.

Im betrachteten Beispiel werden bei einem Auffrischvorgang zwei Wortleitungen gleichzeitig aktiviert, und es werden gleichzeitig zwei Speicherblöcke ausgewählt. Beispielsweise werden, bezugnehmend auf 3, gleichzeitig zwei Speicherblöcke MAi und MAj, mit i=0-7 und j=8-15, ausgewählt, und Wortleitungen, z.B. eine Wortleitung WL0, der beiden ausgewählten Speicherblöcke, z.B. MA0 und MA8, die sich an entsprechender Position befinden, werden gleichzeitig aktiviert. Beispielhaft wird nachfolgend ein Auffrischvorgang unter Bezugnahme auf die Speicherblöcke MA0 bis MA7 unter der nicht beschränkenden Annahme erläutert, dass zwei Wortleitungen in jedem der acht Speicherblöcke MA0 bis MA7 angeordnet sind. In diesem Fall werden drei Zeilenadresssignalbits zum Auswählen aus den Speicherblöcken MA0 bis MA7 benötigt, und Wortleitungen in einem ausgewählten Speicherblock werden mittels eines Zeilenadresssignalbits ausgewählt. Dementsprechend wird in diesem Beispiel eine Auffrischadresse mit vier Bit benutzt. Es versteht sich jedoch, dass in anderen Ausführungsbeispielen auch mehr als zwei Wortleitungen in jedem Speicherblock angeordnet sein können.In the example under consideration, two word lines are simultaneously activated in a refresh operation, and two memory blocks are simultaneously selected. For example, referring to FIG 3 , two memory blocks MAi and MAj, with i = 0-7 and j = 8-15, are simultaneously selected, and word lines, eg, a word line WL0, of the two selected memory blocks, eg MA0 and MA8, which are at the corresponding position, become simultaneously activated. By way of example, a refresh operation will hereinafter be explained with reference to the memory blocks MA0 to MA7 on the non-limiting assumption that two word lines are arranged in each of the eight memory blocks MA0 to MA7. In this case, three row address signal bits are required for selecting from the memory blocks MA0 to MA7, and word lines in a selected memory block are selected by means of a row address signal bit. Accordingly, in this example, a four bit refresh address is used. It is understood, however, that in other embodiments, more than two word lines may be arranged in each memory block.

Im vollen Speichermodus gemäß 6 befinden sich die Markiersignale FLAG_1/2, FLAG_1/4 und FLAG_1/8 auf niedrigem Pegel. In dieser Betriebsart werden alle Speicherblöcke MA0 bis MA7 benutzt. Wenn sich die Ausgangssignalbits A0 bis A3 der Auffrischadressengeneratorschaltung 140 auf „0", d.h. niedrigem Pegel, befinden, liegt das Ausgangssignal des NOR-Gatters G16 auf hohem Pegel. Wie in 6 veranschaulicht, geht das Auffrischreferenzsignal RR zu Beginn in einer Periode t0 von niedrigem auf hohen Pegel über. Aufgrund des hohen Pegels am Ausgang des NOR-Gatters G16 wechselt das Auffrischhauptsignal RM zusammen mit dem Auffrischreferenzsignal RR vom niedrigen auf den hohen Pegel. Gleichzeitig wechselt das Aufwärtszählsignal CNT_UP von niedrigem auf hohen Pegel. Die Adresssensortierschaltung 150 überträgt das Ausgangssignal der Auffrischadressengeneratorschaltung 140 zur Zeilendecoderschaltung 170 in Reaktion auf den Übergang des Auffrischhauptsignals RM vom niedrigen auf den hohen Pegel. Hierbei werden die niedrigstwertigen Auffrischadresssignalbits A0 bis A2 als Zeilenadresssignale R3 bis R1 zum Auswählen von Speicherblöcken benutzt, während das verbleibende Auffrischadresssignalbit A3 als Zeilenadresssignal R0 zum Auswählen von Wortleitungen eines ausgewählten Speicherblocks benutzt wird. Da die Zeilenadresssignale R3 bis R1 alle „0" sind, wird von der Zeilendecoderschaltung 170 z.B. der Speicherblock MA0 ausgewählt. Da das Zeilenadresssignalbit A0 auf „0" liegt, wird z.B. die Wortleitung WL0 des Speicherblocks MA0 von der Zeilendecoderschaltung 170 ausgewählt. Wie oben erläutert, arbeitet die Zeilendecoderschaltung 170 nur bei Aktivierung des Zeilenfreigabeimpulssignals PWL. Dies bedeutet, dass die Zeilendecoderschaltung 170 nur dann arbeitet, wenn das Auffrischhauptsignal RM aktiv ist.In full storage mode according to 6 the flag signals FLAG_1 / 2, FLAG_1 / 4 and FLAG_1 / 8 are at low level. In this mode all memory blocks MA0 to MA7 are used. When the output signal bits A0 to A3 of the refresh address generator circuit 140 is at "0", ie, low level, the output of the NOR gate G16 is high level 6 1 , the refresh reference signal RR initially transitions from low to high level in a period t 0 . Due to the high level at the output of the NOR gate G16, the refresh main signal RM changes from the low to the high level together with the refresh reference signal RR. At the same time, the count-up signal CNT_UP changes from low to high level. The address sensor sorting circuit 150 transmits the output of the refresh address generator circuit 140 to the row decoder circuit 170 in response to the transition of the refresh main signal RM from the low to the high level. Here, the least significant refresh address signal bits A0 to A2 are used as row address signals R3 to R1 for selecting memory blocks, while the remaining refresh address signal bit A3 is used as the row address signal R0 for selecting word lines of a selected memory block. Since the row address signals R3 to R1 are all "0", the row decoder circuit will 170 eg the memory block MA0 selected. For example, since the row address signal bit A0 is "0", the word line WL0 of the memory block MA0 becomes the row decoder circuit 170 selected. As explained above, the row decoder circuit operates 170 only upon activation of the row enable pulse signal PWL. This means that the row decoder circuit 170 only works when the refresh main signal RM is active.

Während der Periode t0 wechselt dann das Auffrischreferenzsignal RR ebenso wie das Auftrischhauptsignal RM und das Aufwärtszählsignal CNT_UP vom hohen auf den niedrigen Pegel. Die Auffrischadressengeneratorschaltung 140 inkrementiert die Auftrischadresse A0 bis A3 um „1" synchron zum Wechsel des Aufwärtszählsignals CNT_UP vom hohen auf den niedrigen Pegel. Dies bedeutet, dass sich der logische Wert des Auffrischadresssignalbits A0 von „0" auf „1" ändert, und gleiches gilt folglich für das Zeilenadresssignalbit R3, d.h. das Zeilenadresssignal R3 bis R1 zum Auswählen von Speicherblöcken in einer nächsten Periode ergibt sich zu „100". Hierbei bleibt das Zeilenadresssignal R0 zum Auswählen einer Wortleitung eines ausgewählten Speicherblocks unverändert.During the period t 0 , the refresh reference signal RR then changes from the high level to the low level just like the refresh main signal RM and the count-up signal CNT_UP. The refresh address generator circuit 140 In step A0 to A3, the offset address A0 to A3 is incremented by "1" in synchronism with the change of the count-up signal CNT_UP from the high level to the low level, that is, the logical value of the refresh address signal bit A0 changes from "0" to "1", and the same applies accordingly to the Row address signal bit R3, that is, the row address signal R3 to R1 for selecting memory blocks in a next period is "100". Here, the row address signal R0 for selecting a word line of a selected memory block remains unchanged.

In einer nächsten Periode t1 wechselt das Auffrischreferenzsignal RR zu Beginn wieder von niedrigem auf hohen Pegel. Dementsprechend gehen auch das Auffrischhauptsignal RM und das Aufwärtszählsignal CNT_UP von niedrigem auf hohen Pegel über. Die Adressensortierschaltung 150 überträgt das Ausgangssignal der Auffrischadressengeneratorschaltung 140 zur Zeilendecoderschaltung 170 in Reaktion auf den Wechsel des Auffrischhauptsignals RM von niedrigem auf hohen Pegel. Wie in 6 veranschaulicht, wird dann aufgrund des Zeilenadresssignals R3 bis R1 mit dem Wert „100" z.B. der Speicherblock MA4 ausgewählt. Außerdem wird durch den Bitwert „0" des Zeilenadresssignals R0 z.B. die Wortleitung WL4 im ausgewählten Speicherblock MA4 ausgewählt.In a next period t 1 , the refresh reference signal RR initially changes from low to high level again. Accordingly, the refresh main signal RM and the count-up signal CNT_UP also change from low to high level. The address sorting circuit 150 transmits the output of the refresh address generator circuit 140 to the row decoder circuit 170 in response to the change of the refresh main signal RM from low to high level. As in 6 then illustrates For example, the memory block MA4 is selected by the row address signal R3 to R1 having the value "100." Further, by the bit value "0" of the row address signal R0, for example, the word line WL4 is selected in the selected memory block MA4.

Die Auffrischadressengeneratorschaltung 140 inkrementiert die Auffrischadresse A0 bis A3 dann wieder synchron mit einem Wechsel des Aufwärtszählsignals CNT_UP von hohem auf niedrigen Pegel während der Periode t1 um „1", d.h. das Auffrischadresssignalbit A0 ändert sich von „1" auf „0" und das Auffrischadresssignalbit A1 ändert sich von „0" auf „1". Somit ergibt sich für eine nächste Periode der Wert „010" für das Zeilenadresssignal R3 bis R1 zum Auswählen von Speicherblöcken. Das Zeilenadresssignal R0 zum Auswählen einer Wortleitung eines ausgewählten Speicherblocks bleibt unverändert.The refresh address generator circuit 140 The refresh address A0 to A3 is then again incremented in synchronization with a change of the count-up signal CNT_UP from high to low during the period t 1 by "1", ie the refresh address signal bit A0 changes from "1" to "0" and the refresh address signal bit A1 changes from "0" to "1." Thus, for a next period, the value "010" for the row address signal R3 to R1 results in selecting memory blocks. The row address signal R0 for selecting a word line of a selected memory block remains unchanged.

In einer nächsten Periode t2 geht zu Beginn wiederum das Auffrischreferenzsignal RR von niedrigem auf hohen Pegel über. Dementsprechend wechseln auch das Auffrischhauptsignal RM und das Aufwärtszählsignal CNT_UP von niedrigem auf hohen Pegel. Die Adressensortierschaltung 150 überträgt das Ausgangssignal der Auffrischadressengeneratorschaltung 140 zur Zeilendecoderschaltung 170 in Reaktion auf den Übergang des Auffrischhauptsignals RM von niedrigem auf hohen Pegel. Vom Wert „010" des Zeilenadresssignals R3 bis R1 wird z.B. der Speicherblock MA2 ausgewählt. Da sich das Zeilenadresssignal R0 weiterhin auf dem Wert „0" befindet, wird im ausgewählten Speicherblock MA2 z.B. die Wortleitung WL2 ausgewählt.In a next period t 2 , again, the refresh reference signal RR changes from low to high level. Accordingly, the refresh main signal RM and the count-up signal CNT_UP also change from low to high level. The address sorting circuit 150 transmits the output of the refresh address generator circuit 140 to the row decoder circuit 170 in response to the transition of the refresh main signal RM from low to high level. For example, the memory block MA2 is selected from the value "010" of the row address signal R3 to R. Since the row address signal R0 is still at "0", the word line WL2 is selected in the selected memory block MA2, for example.

Wie aus der obigen Erläuterung ersichtlich ist, wird immer beim Wechsel des Auffrischreferenzsignals RR von hohem auf niedrigen Pegel die Adresse um „1" inkrementiert, d.h. die aufeinanderfolgenden Zeilenadresssignale R3 bis R1 nehmen während der weiteren Perioden t3 bis t8 die Werte „110", „001", „101", „011" und „111" in dieser Reihenfolge an. Dementsprechend werden nacheinander die weiteren Speicherblöcke MA6, MA1, MA5, MA3 und MA7 ausgewählt. In den ausgewählten Speicherblöcken werden jeweils die gleich positionierten Wortleitungen ausgewählt, da das Zeilenadresssignal R0 auf dem Wert „0" liegt.As is apparent from the above explanation, will always be the address by "1" incremented to low level when changing the Auffrischreferenzsignals RR high, that is, the successive row address signals R3 to R1 take during the further periods t 3 to t 8, the values "110" , "001", "101", "011" and "111" in this order. Accordingly, the further memory blocks MA6, MA1, MA5, MA3 and MA7 are successively selected. In the selected memory blocks, the equally positioned word lines are respectively selected, since the row address signal R0 is at the value "0".

Im vollen Speichermodus gemäß 6 werden somit nacheinander die Wortleitungen WL0, WL4, WL2, WL6, WL1, WL5, WL3 und WL7 ausgewählt, und alle Speicherblöcke MA0 bis MA7 werden in einer entsprechenden Reihenfolge ausgewählt, bis alle Wortleitungen ausgewählt sind.In full storage mode according to 6 Thus, word lines WL0, WL4, WL2, WL6, WL1, WL5, WL3 and WL7 are successively selected, and all memory blocks MA0 to MA7 are selected in a corresponding order until all the word lines are selected.

Im halben Speichermodus gemäß 7 befindet sich das Markiersignal FLAG_1/2 auf hohem Pegel, während sich die Markiersignale FLAG_1/4 und FLAG_1/8 auf niedrigem Pegel befinden. In dieser Betriebsart werden nur die Speicherblöcke MA0 bis MA3 benutzt. Wie zuvor erläutert, ist das Ausgangssignal des NOR-Gatters G16 von 5 durch den Logikzustand des Adresssignalbits A0 bestimmt, wenn sich das Markiersignal FLAG_1/2 auf hohem Pegel befindet, d.h. das Ausgangssignal des NOR-Gatters G16 ist auf hohem Pegel, wenn das Adresssignalbit A0 den Wert „0" hat.In half memory mode according to 7 the flag FLAG_1 / 2 is high, while flag FLAG_1 / 4 and FLAG_1 / 8 are low. In this mode, only the memory blocks MA0 to MA3 are used. As previously explained, the output of the NOR gate G16 is from 5 is determined by the logic state of the address signal bit A0 when the flag FLAG_1 / 2 is high, that is, the output of the NOR gate G16 is high when the address signal A0 is "0".

In diesem Beispiel haben die von der Auffrischadressengeneratorschaltung 140 abgegebenen Adresssignalbits A0 bis A3 zu Beginn der Periode t0 sämtlich den Wert „0". Wegen des hohen Pegels des Ausgangssignals des NOR-Gatters G16 wechselt das Auftrischhauptsignal RM von niedrigem auf hohen Pegel, wenn das Auffrischreferenzsignal RR von niedrigem auf hohen Pegel wechselt. Gleichzeitig wechselt auch das Auffrischsteuersignal CNT_UP von niedrigem auf hohen Pegel. Während der Periode t0 überträgt die Adressensortierschaltung 150 das Ausgangssignal der Auffrischadressengeneratorschaltung 140 zur Zeilendecoderschaltung 170 in Reaktion auf den Übergang des Auffrischhauptsignals RM von niedrigem auf hohen Pegel. Zu diesem Zeitpunkt werden die Auftrischadresssignalbits A0 bis A2 als Zeilenadresssignal R3 bis R1 zum Auswählen von Speicherblöcken ausgewählt, während das verbleibende Auffrischadresssignalbit A0 als Zeilenadresssignal R0 zum Auswählen von Wortleitungen eines ausgewählten Speicherblocks herangezogen wird. Da das Zeilenadresssignal R3 bis R1 den Wert „000" hat, wird von der Zeilendecoderschaltung 170 z.B. der Speicherblock MA0 ausgewählt. Da das Zeilenadresssignalbit R0 den Wert „0" hat, wird von der Zeilendecoderschaltung z.B. die Wortleitung WL0 des Speicherblocks MA0 ausgewählt.In this example, those of the refresh address generator circuit 140 At the beginning of the period t 0 , the address signal bits A0 to A3 are all "0", and because of the high level of the output of the NOR gate G16, the refresh main signal RM changes from low to high level when the refresh reference signal RR changes from low level to high level. At the same time, the refresh control signal CNT_UP also changes from low to high level During the period t 0 , the address sorting circuit transmits 150 the output of the refresh address generator circuit 140 to the row decoder circuit 170 in response to the transition of the refresh main signal RM from low to high level. At this time, the release address signal bits A0 to A2 are selected as row address signals R3 to R1 for selecting memory blocks, while the remaining refresh address signal bit A0 is used as the row address signal R0 for selecting word lines of a selected memory block. Since the row address signal R3 to R1 has the value "000", the row decoder circuit outputs 170 eg the memory block MA0 selected. For example, since the row address signal bit R0 is "0", the row decoder circuit selects, for example, the word line WL0 of the memory block MA0.

Als nächstes inkrementiert die Auffrischadressengeneratorschaltung 140 die Auffrischadresse A0 bis A3 um „1" synchron mit dem Übergang des Aufwärtszählsignals CNT_UP von hohem auf niedrigen Pegel, d.h. der logische Zustand des Auftrischadresssignalbits A0 ändert sich von „0" auf „1". Dadurch nimmt das Ausgangssignal des NOR-Gatters G16 von 5 niedrigen Pegel an, und das Auffrischreferenzsignal RR ist maskiert, wie oben erläutert. Daher verbleibt das Auffrischhauptsignal RM, wie in 7 veranschaulicht, in der Periode t1 auf niedrigem Pegel, so dass die in der Periode t0 erzeugte Auftrischadresse nicht zur Zeilendecoderschaltung 170 übertragen und kein Zeilenfreigabeimpulssignal erzeugt wird, d.h. die Zeilendecoderschaltung 170 ist inaktiv. Dies bedeutet, dass während der Periode t1 keine Wortleitung ausgewählt wird. Das Aufwärtszählsignal CNT_UP wechselt während der Periode t1 synchron mit dem Übergang des Auffrischreferenzsignals RR von hohem auf niedrigen Pegel. Dadurch wird die Auffrischadresse A0 bis A3 um „1" auf den Wert „0100" inkrementiert.Next, the refresh address generator circuit increments 140 the refresh address A0 to A3 is "1" in synchronization with the transition of the count-up signal CNT_UP from high to low, that is, the logic state of the refresh address signal bit A0 changes from "0" to "1." As a result, the output of the NOR gate G16 decreases 5 low level, and the refresh reference signal RR is masked, as explained above. Therefore, the refresh main signal RM remains as shown in FIG 7 illustrates in the period t 1 at a low level, so that the firing address generated in the period t 0 is not for the row decoder circuit 170 and no line enable strobe signal is generated, ie, the row decoder circuit 170 is inactive. This means that no word line is selected during the period t 1 . The count-up signal CNT_UP changes in synchronization with the transition of the refresh reference signal during the period t 1 RR from high to low level. Thereby, the refresh address A0 to A3 is incremented by "1" to the value "0100".

Auf die oben beschriebene Weise werden nacheinander in den Perioden t2, t4 und t6 die Speicherblöcke MA2, MA1 bzw. MA3 ausgewählt, während in den Perioden t3, t5 und t7 keine Speicherblöcke ausgewählt werden, wie in 7 veranschaulicht. Mit anderen Worten werden beim Wiederauffrischbetrieb im halben Speichermodus Wortleitungen in der Reihenfolge WL0, WL2, WL1 und WL3 ausgewählt, und die Speicherblöcke MA0 bis MA3 werden in zugehöriger Reihenfolge ausgewählt.In the manner described above, the memory blocks MA2, MA1 and MA3 are successively selected in the periods t 2 , t 4 and t 6 , while no memory blocks are selected in the periods t 3 , t 5 and t 7 , as in FIG 7 illustrated. In other words, in the refresh mode in the half memory mode, word lines in the order WL0, WL2, WL1 and WL3 are selected, and the memory blocks MA0 to MA3 are selected in the corresponding order.

8 veranschaulicht im Wiederauffrisch-Zeitablaufdiagramm den Betrieb des Speicherbauelements im Viertel-Speichermodus, 9 entsprechend den Betrieb im Achtel-Speichermodus. Zur Erläuterung der 8 und 9 kann auf die vorstehenden Erläuterungen zu den 6 und 7 in Verbindung mit dem Schaltungsaufbau gemäß den 3 und 5 verwiesen werden. Im Wiederauffrischbetrieb des Viertel-Speichermodus gemäß 8 werden Wortleitungen in der Reihenfolge WL0 und WL1 ausgewählt, und in entsprechender Reihenfolge werden die Speicherblöcke MAO und MA1 ausgewählt. Im Wiederauftrischbetrieb des Achtel-Speichermodus gemäß 9 wird nur die Wortleitung WL0 ausgewählt, und der zugehörige Speicherblock MA0 wird ausgewählt. 8th Fig. 9 illustrates in the refresh refresh timing diagram the operation of the memory device in the quarter-memory mode; 9 according to the operation in the eighth memory mode. To explain the 8th and 9 can refer to the above explanations to the 6 and 7 in conjunction with the circuitry according to the 3 and 5 to get expelled. In the refresh mode of the quarter-memory mode according to 8th For example, word lines are selected in the order WL0 and WL1, and memory blocks MAO and MA1 are selected in a corresponding order. In the re-run mode of the eighth-memory mode according to 9 only the word line WL0 is selected, and the associated memory block MA0 is selected.

10 veranschaulicht ein alternatives Speicherbauelement, das in der Lage ist, zwischen dem vollen, dem halben und dem Viertel-Speichermodus umzuschalten. Der Schaltungsaufbau gemäß 10 arbeitet in im Wesentlichen der gleichen Weise wie die oben erläuterte Konfiguration von 3 mit der Ausnahme, dass nur zwei Auffrischadressbits A0 und A1 an die entsprechend modifizierte Auftrischsteuereinheit 130a angelegt werden, wobei es diese zwei Adressbits A0 und A1 sind, die durch die Adressensortierschaltung 150a als Zeilenadressensignalbits Rn und R(n-1) ausgegeben werden. Die restlichen Adressbits A2 bis An werden von der entsprechend modifizierten Adressensortierschaltung 150a jeweils als Zeilenadresssignalbits R0 bis R(n-2) ausgegeben. Der Schaltungsaufbau gemäß 10 arbeitet im vollen Speichermodus, wenn die Markiersignale FLAG_1/2 und FLAG_1/4 beide auf niedrigem Pegel sind, im halben Speichermodus, wenn das Markiersignal FLAG_1/2 auf hohem Pegel ist, und im Viertel-Speichermodus, wenn das Markiersignal FLAG_1/4 auf hohem Pegel ist. 10 Figure 11 illustrates an alternative memory device capable of switching between the full, half and quarter memory modes. The circuit structure according to 10 operates in much the same way as the configuration of FIG 3 with the exception that only two refresh address bits A0 and A1 are sent to the corresponding modified touch control unit 130a where it is these two address bits A0 and A1 which are passed through the address sorting circuit 150a are output as row address signal bits Rn and R (n-1). The remaining address bits A2 to An are from the correspondingly modified address sorting circuit 150a respectively output as row address signal bits R 0 to R (n-2). The circuit structure according to 10 operates in the full memory mode when the flag signals FLAG_1 / 2 and FLAG_1 / 4 are both low, in half memory mode when the flag FLAG_1 / 2 is high, and in the quarter memory mode when the flag FLAG_1 / 4 is high Level is.

11 veranschaulicht ein weiteres alternatives Speicherbauelement, das in der Lage ist, zwischen dem vollen und dem halben Speichermodus umzuschalten. Der Schaltungsaufbau von 11 arbeitet in im Wesentlichen gleicher Weise wie die oben erläuterte Konfiguration von 3 mit der Ausnahme, dass nur das Auffrischadressbit A0 an die entsprechend modifizierte Auffrischsteuereinheit 130b angelegt wird, und dieses Adressbit A0 wird als Zeilenadresssignalbit Rn von der Adressensortierschaltung 150b ausgegeben. Die restlichen Adressbits A1 bis An werden von der entsprechend modifizierten Adressensortierschaltung 150b als jeweilige Zeilenadresssignalbits R0 bis R(n-1) abgegeben. Der Schaltungsaufbau von 11 arbeitet im vollen Speichermodus, wenn das Markiersignal FLAG_1/2 auf niedrigem Pegel ist, und im halben Speichermodus, wenn das Markiersignal FLAG_1/2 auf hohem Pegel ist. 11 illustrates another alternative memory device capable of switching between the full and half memory modes. The circuit structure of 11 operates in much the same way as the configuration of FIG 3 with the exception that only the refresh address bit A0 is applied to the corresponding modified refresh controller 130b is applied, and this address bit A0 is used as a row address signal bit Rn from the address sorting circuit 150b output. The remaining address bits A1 to An are from the correspondingly modified address sorting circuit 150b as respective row address signal bits R0 to R (n-1). The circuit structure of 11 operates in the full memory mode when the flag FLAG_1 / 2 is low and in the half memory mode when the flag FLAG_1 / 2 is high.

Wie oben unter Bezugnahme auf die 1 und 2 erläutert, besitzen die eingangs erwähnten, herkömmlichen Speicherbauelemente die Schwierigkeit, dass es in gewissen Speicherblöcken zu einem Datenverlust während des Wechsels zwischen verschiedenen Speichergrößenmodi kommen kann, wenn Wortleitungen bestimmter Speicherblöcke nicht innerhalb einer wünschenswerten Auffrischzykluszeit ausgewählt bzw. aktiviert werden, die zum sicheren Erhalten von Daten benötigt wird. Im Gegensatz dazu wird durch die erfindungsgemäße Speicherbauelementrealisierung erreicht, dass die Auffrischzykluszeit für jeden beliebigen Speicherblock auf einem gewünschten Wert gehalten wird, wenn zwischen den Speichergrößenmodi gewechselt wird. Dies wird nachfolgend unter Bezugnahme auf die 12 und 13 nochmals näher erläutert.As above with reference to the 1 and 2 For example, the conventional memory devices mentioned in the introduction have the difficulty that in certain memory blocks data loss may occur during switching between different memory size modes when word lines of particular memory blocks are not selected within a desirable refresh cycle time necessary for secure data recovery is needed. In contrast, the inventive memory device implementation achieves that the refresh cycle time for any given memory block is maintained at a desired value when switching between memory size modes. This will be explained below with reference to the 12 and 13 again explained in more detail.

Wie oben erwähnt, ist die Auswahlreihenfolge der Wortleitungen im vollen Speichermodus nicht regelmäßig bzw. sequentiell, sondern nichtsequentiell, d.h. beispielsweise WL0, WL4, WL2, WL6, WL1, WL5, WL3, WL7. Dies ist im Zeitablaufdiagramm von 12 auf der linken Seite der vertikalen Linie veranschaulicht, wobei in 12 acht Signalverläufe untereinander wiedergegeben sind, die acht mögliche Fälle repräsentieren, in denen das Speicherbauelement vom vollen auf den halben Speichermodus umgeschaltet wird. Im halben Speichermodus, der auf der rechten Seite der vertikalen Linie dargestellt ist, ist die Auswahlreihenfolge der Wortleitungen ebenfalls nicht regelmäßig bzw. sequentiell, sondern nicht-sequentiell, d.h. beispielsweise WL0, WL2, WL1, WL3.As mentioned above, the selection order of the word lines in the full memory mode is not regular, but non-sequential, ie, WL0, WL4, WL2, WL6, WL1, WL5, WL3, WL7, for example. This is in the timing diagram of 12 illustrated on the left side of the vertical line, where in 12 8 waveforms are reproduced among each other representing eight possible cases in which the memory device is switched from full to half memory mode. In the half memory mode shown on the right side of the vertical line, the selection order of the word lines is also not regular, but non-sequential, ie, WL0, WL2, WL1, WL3, for example.

Wie aus 12 ersichtlich, überschreitet die Auffrischzykluszeit wegen der nicht-sequentiellen Auswahlreihenfolge der Wortleitungen im vollen und halben Speichermodus in keinem Fall den Wert 8T, wenn vom vollen auf den halben Speichermodus umgeschaltet wird. Dies gilt unabhängig davon, wann das Speicherbauelement auf den halben Speichermodus umgeschaltet wird.How out 12 As can be seen, the refresh cycle time does not exceed the value 8T in any case because of the non-sequential selection order of the word lines in the full and half memory modes full switch to half memory mode. This is true regardless of when the memory device is switched to half memory mode.

13 entspricht im Wesentlichen 12 mit der Ausnahme, dass die Umschaltung des Speicherbauelements vom halben auf den vollen Speichermodus dargestellt ist. Wiederum überschreitet die Auffrischzykluszeit aufgrund der nicht-sequentiellen Auswahlreihenfolge der Wortleitungen im halben und vollen Speichermodus in keinem Fall den Wert 8T, wenn auf den vollen Speichermodus umgeschaltet wird. Wie zuvor gesagt, gilt dies auch hier wiederum unabhängig davon, wann das Speicherbauelement auf den halben Speichermodus umgeschaltet wird. 13 essentially corresponds 12 with the exception that the switching of the memory device from half to the full memory mode is shown. Again, due to the non-sequential selection order of the word lines in half and full memory mode, the refresh cycle time never exceeds the value 8T when switching to the full memory mode. As previously stated, this again applies regardless of when the memory device is switched to half memory mode.

Der Modusübergang erfolgt in den Fällen der 12 und 13 manchmal schneller als beim herkömmlichen Speicherbauelement gemäß den 1 und 2, da die Änderung des Speichermodus zeitgesteuert mit der Erzeugung eines neuen Adresssignalbits A0 erfolgt, was stets mit dem Intervall T unabhängig vom Speichermodus geschaltet wird. Wenn beispielsweise die Wortleitung WL7 aufgefrischt wird, was bedeutet, dass das Adresssignalbit A0 auf hohem Pegel liegt, und der Speichermodus vom vollen auf den halben Modus umgeschaltet wird, geht das Auffrischadressbit A0 nach einer Zeitspanne T auf niedrigen Pegel, und die Wortleitung WL0 wird aufgefrischt. Nach einer weiteren Zeitspanne T geht das Auffrischadressbit A0 auf hohen Pegel, so dass die Wortleitung WL4 nicht aufgefrischt wird.The mode transition occurs in the cases of 12 and 13 sometimes faster than the conventional memory device according to the 1 and 2 in that the change of the memory mode is timed with the generation of a new address signal bit A0, which is always switched with the interval T independently of the memory mode. For example, when the word line WL7 is refreshed, which means that the address signal bit A0 is high, and the memory mode is switched from full to half mode, the refresh address bit A0 goes low after a period T, and the word line WL0 is refreshed , After a further period T, the refresh address bit A0 goes high, so that the word line WL4 is not refreshed.

Claims (33)

Speicherbauelement, insbesondere Halbleiterspeicherbauelement, das dafür eingerichtet ist, in einem vollen und wenigstens einem reduzierten Speicherkapazitätsmodus zu arbeiten, mit – einem Speicherfeld (110) mit mehreren Wortleitungen (WL0 bis WLm), – einem Auffrischreferenzsignalgenerator (120) zur Erzeugung eines Auftrischreferenzsignals und – einer Zeilenauswahlschaltung (130 bis 170), die auf das Auffrischreferenzsignal reagiert, dadurch gekennzeichnet, dass – die Zeilenauswahlschaltung (130 bis 170) dafür eingerichtet ist, wenigstens im vollen Speicherkapazitätsmodus Wortleitungen während aufeinanderfolgenden Auffrischvorgängen nichtsequentiell auszuwählen.Memory device, in particular a semiconductor memory device, which is set up to operate in a full and at least a reduced memory capacity mode, having - a memory field ( 110 ) having a plurality of word lines (WL0 to WLm), - a refresh reference signal generator ( 120 ) for generating an erase reference signal and - a row selection circuit ( 130 to 170 ) responsive to the refresh reference signal, characterized in that - the row selection circuit ( 130 to 170 ) is arranged to non-sequentially select word lines during successive refresh operations, at least in the full memory capacity mode. Speicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Zeilenauswahlschaltung dafür eingerichtet ist, in wenigstens einem reduzierten Speicherkapazitätsmodus Wortleitungen während aufeinanderfolgenden Auffrischungsvorgängen nicht-sequentiell auszuwählen.Memory device according to claim 1, further characterized characterized in that the line selection circuit is set up for it is in at least a reduced storage capacity mode Word lines during successive refresh operations select non-sequentially. Speicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Zeilenauswahlschaltung eine Adressensortierschaltung (150) umfasst, die parallele Bits (A0 bis An) eines ersten Zeilenadresssignals, das Wortleitungen sequentiell bezeichnet, in ein zweites Zeilenadresssignal (R0 bis Rn) umsortiert, welches die Wortleitungen nicht-sequentiell bezeichnet.A memory device according to claim 1 or 2, further characterized in that the row selecting circuit comprises an address sorting circuit (14). 150 ), which shuffles parallel bits (A0 to An) of a first row address signal sequentially designating word lines into a second row address signal (R0 to Rn) which designates the word lines non-sequentially. Speicherbauelement, insbesondere Halbleiterspeicherbauelement, mit – einem Speicherfeld (110) mit mehreren Speicherblöcken, von denen jedem wenigstens eine Wortleitung (WL0 bis WLm) zugeordnet ist, und – einer Wiederauffrischschaltung (120 bis 170), die in einem vollständigen Speicherkapazitätsmodus und wenigstens einem reduzierten Speicherkapazitätsmodus betreibbar ist, dadurch gekennzeichnet, dass – die Wiederauffrischschaltung (120 bis 170) dafür eingerichtet ist, ein Auffrischsignal im vollen Speicherkapazitätsmodus während aufeinanderfolgender konstanter Auffrischzykluszeiten an alle Wortleitungen anzulegen und in einem reduzierten Speicherkapazitätsmodus während aufeinanderfolgender konstanter Auffrischzykluszeiten an einen Teil der Wortleitungen anzulegen, wobei beim Wechsel vom vollen auf den reduzierten Speicherkapazitätsmodus alle Wortleitungen des Teils der Wortleitungen das Auffrischsignal innerhalb der konstanten Auffrischzykluszeitempfangen.Memory component, in particular semiconductor memory component, with - a memory array ( 110 ) having a plurality of memory blocks, each having at least one word line (WL0 to WLm) associated therewith, and - a refresh circuit ( 120 to 170 ) operable in a full storage capacity mode and at least a reduced storage capacity mode, characterized in that - the refresh circuit ( 120 to 170 ) is adapted to apply a refresh signal in full memory capacity mode to each wordline during successive constant refresh cycle times and to apply to a portion of the wordlines in a reduced memory capacity mode during successive constant refresh cycle times, wherein when changing from full to reduced memory capacity mode, all wordlines of the portion of the wordlines are the one Refresh signal received within the constant refresh cycle time. Speicherbauelement nach Anspruch 4, weiter dadurch gekennzeichnet, dass während eines jeden Wechsels von einem reduzierten zum vollen Speicherkapazitätsmodus alle Wortleitungen das Auffrischsignal innerhalb der konstanten Auffrischzykluszeit empfangen.Memory device according to claim 4, further characterized characterized in that during every change from reduced to full storage capacity mode all word lines the refresh signal within the constant Receive refresh cycle time. Speicherbauelement nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, dass die Wiederauffrischschaltung das Auffrischsignal im vollen Speicherkapazitätsmodus nicht-sequentiell an die Wortleitungen anlegt und im reduzierten Speicherkapazitätsmodus nicht-sequentiell an den Teil der Wortleitungen anlegt.Memory device according to claim 4 or 5, further characterized in that the refresh circuit comprises the refresh signal in full storage capacity mode non-sequentially applied to the word lines and in the reduced memory mode non-sequentially to the part of the word lines. Speicherbauelement, insbesondere Halbleiterspeicherbauelement, das in einem vollen und in wenigstens einem reduzierten Speicherkapazitätsmodus betreibbar ist, mit – einem Speicherfeld (110) mit mehreren Speicherblöcken, von denen jeder wenigstens eine Wortleitung (WL0 bis WLm) umfasst, gekennzeichnet durch – eine Adressenerzeugungsschaltung (140) zur Erzeugung eines ersten Mehrbit-Adresssignals (A0 bis An) mit einem logischen Wert, der für aufeinanderfolgende Wiederauffrischperioden sequentiell um eins inkrementiert wird, – eine Adressensortierschaltung (150) zum Empfangen des ersten Mehrbit-Adresssignals und Ausgeben eines zweiten Mehrbit-Adresssignals (R0 bis Rn), in welchem eines oder mehrere niedrigstwertige Bits des ersten Mehrbit-Adresssignals zum Anzeigen eines Speicherblocks des Speicherfeldes angeordnet sind und restliche Bits des ersten Mehrbit-Adresssignals zum Anzeigen einer Wortleitung innerhalb des ausgewählten Speicherblocks angeordnet sind, und – einen Zeilendecoder (170) zum Empfangen des zweiten Mehrbit-Adresssignals und Auswählen wenigstens einer Wortleitung in Abhängigkeit vom zweiten Mehrbit-Adresssignal während eines Wiederauffrischvorgangs.Memory device, in particular semiconductor memory device, in a full and in little at least a reduced storage capacity mode is operable, with - a memory field ( 110 ) comprising a plurality of memory blocks, each comprising at least one word line (WL0 to WLm), characterized by - an address generating circuit ( 140 ) for generating a first multi-bit address signal (A0 to An) having a logical value which is sequentially incremented by one for successive refresh periods, - an address sorting circuit ( 150 ) for receiving the first multi-bit address signal and outputting a second multi-bit address signal (R0 to Rn) in which one or more least significant bits of the first multi-bit address signal are arranged to indicate a memory block of the memory array and remaining bits of the first multi-bit address signal to Displays a word line within the selected memory block are arranged, and - a row decoder ( 170 ) for receiving the second multi-bit address signal and selecting at least one word line in response to the second multi-bit address signal during a refresh operation. Speicherbauelement nach Anspruch 7, weiter dadurch gekennzeichnet, dass es für einen Betrieb mit einer Anzahl N von reduzierten Speicherkapazitätsmodi, mit N≥1, eingerichtet ist und das Speicherfeld eine Anzahl 2N von Speicherblöcken umfasst.The memory device of claim 7, further characterized in that it is adapted to be operated with a number N of reduced Speicherkapazitätsmodi, with N≥1 and the memory array comprises a number N 2 of memory blocks. Speicherbauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass die Adressensortierschaltung die N niedrigstwerti gen Bits des ersten Mehrbit-Adressensignals als die N höchstwertigen Bits des zweiten Mehrbit-Adresssignals anordnet.Memory device according to claim 8, further characterized characterized in that the address sorting circuit lowers N Bits of the first multi-bit address signal as the N most significant ones Arranges bits of the second multi-bit address signal. Speicherbauelement, insbesondere Halbleiterspeicherbauelement, das in einem vollen Speicherkapazitätsmodus und in einer Anzahl N von reduzierten Speicherkapazitätsmodi, mit N≥1, betreibbar ist, mit – einem Speicherfeld (110) mit einer Anzahl m von Speicherblöcken, die jeweils wenigstens eine Wortleitung beinhalten, mit m≥2N, und – einem Auffrischreferenzsignalgenerator (120) zur Erzeugung eines Auffrischreferenzsignals (RR) mit einer vorgebbaren Periode (T), gekennzeichnet durch – eine Auffrischadressenerzeugungsschaltung (140) zur Erzeugung eines ersten n-Bit-Adresssignals (A0, ..., An), mit n≥N, wobei der logische Wert des n-Bit-Adresssignals bei jeder Periode des Auffrischreferenzsignals sequentiell um eins inkrementiert wird, – eine Auffrischsteuereinheit (130) zur Erzeugung eines Auffrischhauptsignals (RM) in Abhängigkeit von einem Modussteuersignal und von einer Anzahl N von Bits (A0, ..., A(N-1 )) des ersten n-Bit-Adresssignals, – eine Adressensortierschaltung (150) zur Erzeugung eines zweiten n-Bit-Adresssignals (R0 bis Rn) zeitgesteuert durch das Auffrischhauptsignal, wobei die N niedrigstwertigen Bits (A0, ..., A(N-1 )) des ersten n-Bit-Adresssignals als die N höchstwertigen Bits (Rn, ..., R(n-(N-1 ))) des zweiten n-Bit-Adresssignals abgegeben werden und die restlichen Bits (A(N), ..., An) des ersten n-Bit-Adresssignals als die restlichen Bits (R0, ..., R(n-(N-2))) des zweiten n-Bit-Adresssignals abgegeben werden, und – einen Zeilendecoder (170) zum Adressieren einer Wortleitung des Speicherfeldes in Abhängigkeit vom zweiten n-Bit-Adresssignal zeitgesteuert vom Auftrischhauptsignal.Memory device, in particular semiconductor memory device, which is operable in a full memory capacity mode and in a number N of reduced memory capacity modes, with N≥1, comprising - a memory array ( 110 ) with a number m of memory blocks, each containing at least one word line, with m≥2 N , and - a refresh reference signal generator ( 120 ) for generating a refresh reference signal (RR) having a predeterminable period (T), characterized by - a refresh address generation circuit ( 140 ) for generating a first n-bit address signal (A0, ..., An), with n≥N, wherein the logical value of the n-bit address signal is sequentially incremented by one at each period of the refresh reference signal, - a refresh control unit ( 130 ) for generating a refresh main signal (RM) in response to a mode control signal and a number N of bits (A0, ..., A (N-1)) of the first n-bit address signal, - an address sorting circuit ( 150 ) for generating a second n-bit address signal (R0 to Rn) timed by the refresh main signal, the N least significant bits (A0, ..., A (N-1)) of the first n-bit address signal being the most significant ones Bits (Rn, ..., R (n- (N-1))) of the second n-bit address signal and the remaining bits (A (N), ..., An) of the first n-bit address signal Address signal as the remaining bits (R0, ..., R (n- (N-2))) of the second n-bit address signal are output, and - a row decoder ( 170 ) for addressing a word line of the memory array in response to the second n-bit address signal timed by the Aufischschhauptsignal. Speicherbauelement nach einem der Ansprüche 7 bis 10, weiter dadurch gekennzeichnet, dass die gesamte Auffrischzykluszeit im vollen Speicherkapazitätsmodus und jedem reduzierten Speicherkapazitätsmodus gleich dem Produkt ((N+1)·T) einer Auffrischperiode (T) mit der Zahl N+1 oder gleich einem ganzzahligen Vielfachen dieses Produkts ist.Memory device according to one of claims 7 to 10, further characterized in that the total refresh cycle time in full storage capacity mode and any reduced storage capacity mode equal to the product ((N + 1) * T) a refresh period (T) of N + 1 or equal to an integer multiple this product is. Speicherbauelement nach Anspruch 11, weiter dadurch gekennzeichnet, dass der Zeilendecoder wenigstens eine Wortleitung in Abhängigkeit vom zweiten Mehrbit-Adresssignal während jeder der aufeinanderfolgenden Auffrischperioden (T) im vollen Speicherkapazitätsmodus auswählt und wenigstens eine Wortleitung in Abhängigkeit vom zweiten Mehrbit-Adresssignal während aufeinanderfolgenden Vielfachen der Auffrischperiode (T) im reduzierten Speicherkapazitätsmodus auswählt.Memory device according to claim 11, further characterized in that the row decoder has at least one word line dependent on from the second multi-bit address signal during each of the consecutive ones Select refresh periods (T) in full memory capacity mode and at least one word line in response to the second multi-bit address signal while successive multiples of the refresh period (T) in the reduced memory mode selects. Speicherbauelement nach einem der Ansprüche 10 bis 12, weiter dadurch gekennzeichnet, dass das Auftrischhauptsignal während eines halben Speicherkapazitätsmodus eine Periode von 2×T, während eines Viertel-Speicherkapazitätsmodus eine Periode von 4×T und/oder während eines Achtel-Speicherkapazitätsmodus eine Periode von 8×T hat, mit T als Auffrischperiode.Memory device according to one of claims 10 to 12, further characterized in that the refresh main signal while half a storage capacity mode a period of 2 × T, while a quarter-storage capacity mode a period of 4 × T and / or during one-eighth storage capacity mode a period of 8 × T has, with T as a refresh period. Speicherbauelement nach einem der Ansprüche 10 bis 13, weiter dadurch gekennzeichnet, dass der wenigstens eine reduzierte Speicherkapazitätsmodus einen halben Speicherkapazitätsmodus umfasst und der Zeilendecoder wenigstens eine Wortleitung in Abhängigkeit vom zweiten Mehrbit-Adresssignal während aufein anderfolgender Perioden 2×T im halben Speicherkapazitätsmodus auswählt.Memory device according to one of claims 10 to 13, further characterized in that the at least one reduced memory capacity mode comprises half a memory capacity mode and the row decoder selects at least one word line in response to the second multi-bit address signal during successive periods 2 x T in half memory capacity mode. Speicherbauelement nach einem der Ansprüche 10 bis 14, weiter dadurch gekennzeichnet, dass der wenigstens eine reduzierte Speicherkapazitätsmodus einen Viertel-Speicherkapazitätsmodus umfasst und der Zeilendecoder wenigstens eine Wortleitung in Abhängigkeit vom zweiten Mehrbit-Adresssignal während aufeinanderfolgenden Perioden 4×T im Viertel-Speicherkapazitätsmodus auswählt.Memory device according to one of claims 10 to 14, further characterized in that the at least one reduced memory mode a quarter-storage capacity mode and the row decoder at least one word line in dependence from the second multi-bit address signal during successive ones Periods 4 × T in quarter-storage capacity mode selects. Speicherbauelement nach einem der Ansprüche 10 bis 15, weiter dadurch gekennzeichnet, dass der wenigstens eine reduzierte Speicherkapazitätsmodus einen Achtel-Speicherkapazitätsmodus umfasst und der Zeilendecoder wenigstens eine Wortleitung in Abhängigkeit vom zweiten Mehrbit-Adresssignal während aufeinanderfolgender Perioden 8×T im Achtel-Speicherkapazitätsmodus auswählt.Memory device according to one of claims 10 to 15, further characterized in that the at least one reduced memory mode one eighth memory capacity mode and the row decoder at least one word line in dependence from the second multi-bit address signal during successive ones Periods 8 × T in the eighth memory capacity mode selects. Speicherbauelement nach einem der Ansprüche 9 bis 16, weiter dadurch gekennzeichnet, dass N=1 ist und die Adressensortienschaltung das niedrigstwertige Bit (A0) des ersten Mehrbit-Adresssignals als höchstwertiges Bit (Rn) des zweiten Mehrbit-Adresssignals anordnet und die weiteren Bits (A1, ..., An) des ersten Mehrbit-Adresssignals als die restlichen Bits (R0, ..., R(n-1)) des zweiten Mehrbit-Adresssignals anordnet.Memory device according to one of claims 9 to 16, further characterized in that N = 1 and the address location circuit the least significant bit (A0) of the first multi-bit address signal as the most significant bit (Rn) of the second Multi-bit address signal arranges and the other bits (A1, ..., An) of the first multi-bit address signal as the remaining bits (R0, ..., R (n-1)) of the second multi-bit address signal arranges. Speicherbauelement nach einem der Ansprüche 9 bis 16, weiter dadurch gekennzeichnet, dass N=2 ist und die Adressensortierschaltung die beiden niedrigstwertigen Bits (A0, A1) des ersten Mehrbit-Adresssignals als die beiden höchstwertigen Bits (Rn, R(n-1 )) des zweiten Mehrbit-Adresssignals anordnet und die rest lichen Bits (A2, ..., An) des ersten Mehrbit-Adresssignals als die restlichen Bits (R0, ..., R(n-2)) des zweiten Mehrbit-Adresssignals anordnet.Memory device according to one of claims 9 to 16, further characterized in that N = 2 and the address sorting circuit the two least significant bits (A0, A1) of the first multi-bit address signal as the two most significant Arranges bits (Rn, R (n-1)) of the second multi-bit address signal and the remaining union bits (A2, ..., An) of the first multi-bit address signal as the remaining bits (R0, ..., R (n-2)) of the second multi-bit address signal arranges. Speicherbauelement nach einem der Ansprüche 9 bis 16, weiter dadurch gekennzeichnet, dass N=3 ist und die Adressensortierschaltung die drei niedrigstwertigen Bits (A0, A1, A2) des ersten Mehrbit-Adresssignals als die höchstwertigen Bits (Rn, R(n-1), R (n-2)) des zweiten Mehrbit-Adresssignals anordnet und die restlichen Bits (A3, ..., An) des ersten Mehrbit-Adresssignals als die restlichen Bits (R0, ..., R(n-3)) des zweiten Mehrbit-Adresssignals anordnet.Memory device according to one of claims 9 to 16, further characterized in that N = 3 and the address sorting circuit the three least significant bits (A0, A1, A2) of the first multi-bit address signal as the most significant Bits (Rn, R (n-1), R (n-2)) of the second multi-bit address signal and the remaining bits (A3, ..., An) of the first multi-bit address signal as the remaining bits (R0, ..., R (n-3)) of the second multi-bit address signal arranges. Speicherbauelement nach einem der Ansprüche 1 bis 19, weiter dadurch gekennzeichnet, dass es ein DRAM-Bauelement ist.Memory device according to one of claims 1 to 19, further characterized in that it is a DRAM device. Speicherbauelement nach einem der Ansprüche 1 bis 19, weiter dadurch gekennzeichnet, dass es ein UtRAM-Bauelement ist.Memory device according to one of claims 1 to 19, further characterized in that it is a UtRAM device is. Verfahren zur Wiederauffrischung eines Speicherbauelements mit mehreren Speicherblöcken und wenigstens einer Wortleitung in jedem Speicherblock, wobei das Speicherbauelement in einem vollen Speicherkapazitätsmodus, in welchem alle Speicherblöcke benutzt werden, und wenigstens einem reduzierten Speicherkapazitätsmodus betreibbar ist, in welchem nur ein Teil der Speicherblöcke benutzt wird, gekennzeichnet durch folgende Schritte: – Erzeugen eines Mehrbit-Adresssignals mit einem logischen Wert, der während aufeinanderfolgenden Wiederauffrischperioden jeweils um eins inkrementiert wird, – Auswählen wenigstens eines aufzufrischenden Speicherblocks in Abhängigkeit von wenigstens einem niedrigstwertigen Bit des Mehrbit-Adresssignals und Auswählen wenigstens einer Wortleitung innerhalb des ausgewählten Speicherblocks in Abhängigkeit von restlichen Bits des Mehrbit-Adresssignals und – Wiederauffrischen über die ausgewählte Wortleitung des Speicherblocks im vollen Speicherkapazitätsmodus und in jedem reduzierten Speicherkapazitätsmodus.Method for refreshing a memory device with several memory blocks and at least one wordline in each memory block, wherein the Memory device in a full storage capacity mode, in which all memory blocks be used, and at least a reduced storage capacity mode is operable, in which only a part of the memory blocks used becomes, characterized by the following steps: - Produce a multi-bit address signal having a logical value that is used during successive Refresh periods are incremented by one, - Select at least of a memory block to be refreshed as a function of at least one least significant one Bit of the multi-bit address signal and selecting at least one wordline within the selected Memory blocks in dependence of remaining bits of the multi-bit address signal and - Refresh over the selected Word line of memory block in full memory capacity mode and in any reduced storage capacity mode. Verfahren zur Wiederauffrischung eines Speicherbauelements mit einer Mehrzahl von Speicherblöcken und wenigstens einer Wortleitung in jedem Speicherblock, wobei das Speicherbauelement in einem vollem Speicherkapazitätsmodus, in welchem alle Speicherblöcke benutzt werden, und in wenigstens einem reduzierten Speicherkapazitätsmodus betreibbar ist, in welchem nur ein Teil der Speicherblöcke benutzt wird, gekennzeichnet durch folgende Schritte: – Erzeugen eines Auffrischreferenzsignals (RR) und – nicht-sequentielles Auswählen der Wortleitungen während aufeinanderfolgender Auffrischvorgänge im vollen Speicherkapazitätsmodus und nicht-sequentielles Auswählen der Wortleitungen während aufeinanderfolgender Auffrischvorgänge im wenigstens einen reduzierten Speicherkapazitätsmodus, jeweils in Reaktion auf das Auffrischreferenzsignal.Method for refreshing a memory device with a plurality of memory blocks and at least one word line in each memory block, the memory device in a full Storage mode, in which all memory blocks and in at least a reduced storage capacity mode is operable, in which only a part of the memory blocks used becomes, characterized by the following steps: - Produce a refresh reference signal (RR) and Non-sequential selection of the Word lines during successive refresh operations in full storage capacity mode and non-sequential selection the word lines during successive refresh operations in at least one reduced Storage mode, each in response to the refresh reference signal. Verfahren zur Wiederauffrischung eines Speicherbauelements, das in einem vollen Speicherkapazitätsmodus und in einer Anzahl N von reduzierten Speicherkapazitätsmodi, mit N≥1, betreibbar ist und ein Speicherfeld mit einer Anzahl m von Speicherblöcken, mit m≥2N, die jeweils wenigstens eine Wortleitung beinhalten, umfasst, gekennzeichnet durch folgende Schritte: – Erzeugen eines Auffrischreferenzsignals (RR) mit einer vorgebbaren Periode (T), – Erzeugen eines ersten n-Bit-Adresssignals mit Bits A0, ..., An, wobei n≥N und ein logischer Wert des n-Bit-Adresssignals bei jeder Periode (T) des Auffrischreferenzsignals sequentiell um eins inkrementiert wird, – Erzeugen eines Auffrischhauptsignals (RM) in Abhängigkeit von einem Modussteuersignal und Bits A0, ..., A(N-1) des ersten n-Bit-Adresssignals, – Erzeugen eines zweiten n-Bit-Adresssignals mit Bits R0, ..., Rn zeitgesteuert durch das Auffrischhauptsignal, wobei die Bits A0, ..., A(N-1) des ersten n-Bit-Adresssignals jeweils als Bits Rn, ..., R(n-(N-1 )) des zweiten n-Bit-Adresssignals abgegeben werden und die Bits A(N), ..., An des ersten n-Bit-Adresssignals jeweils als Bits R0, ..., R(n-(N-2)) des zweiten n-Bit-Adresssignals abgegeben werden, und – Adressieren einer Wortleitung des Speicherfeldes in Abhängigkeit vom zweiten n-Bit-Adresssignal zeitgesteuert durch das Auffrischhauptsignal.A method of refreshing a memory device operable in a full memory capacity mode and a number N of reduced memory capacity modes, with N≥1, and a memory array having a number m of memory blocks, with m≥2 N , each including at least one word line, characterized by the following steps: generating a refresh reference signal (RR) with a predeterminable period (T), generating a first n-bit address signal with bits A0,..., An, where n≥N and a logical value of the n-bit address signal is sequentially incremented by one at each period (T) of the refresh reference signal, generating a refresh main signal (RM) in response to a mode control signal and bits A0, ..., A (N-1) of the first n-bit Address signal, generating a second n-bit address signal with bits R0,..., Rn timed by the refresh main signal, the bits A0,..., A (N-1) of the first n-bit address signal jew are outputted as bits Rn, ..., R (n- (N-1)) of the second n-bit address signal and the bits A (N), ..., An of the first n-bit address signal respectively Bits R0, ..., R (n- (N-2)) of the second n-bit address signal, and addressing a word line of the memory field in response to the second n-bit address signal timed by the refresh main signal. Verfahren nach Anspruch 24, weiter dadurch gekennzeichnet, dass eine gesamte Auffrischzykluszeit während des vollen Speicherkapazitätsmodus und während jedes reduzierten Speicherkapazitätsmodus gleich dem Produkt (N+1)×T der Periode (T) des Auffrischreferenzsignals mit der Zahl N+1 oder gleich einem Vielfachen dieses Produkts ist.The method of claim 24, further characterized that a total refresh cycle time during the full memory capacity mode and while any reduced storage capacity mode equal to the product (N + 1) x T the period (T) of the refresh reference signal with the number N + 1 or is equal to a multiple of this product. Verfahren nach Anspruch 24 oder 25, weiter dadurch gekennzeichnet, dass der wenigstens eine reduzierte Speicherkapazitätsmodus einen halben Speicherkapazitätsmodus umfasst, bei dem das Auftrischhauptsignal eine Periode von 2×T hat und wenigstens eine Wortleitung in Abhängigkeit vom zweiten n-Bit-Adresssignal während der aufeinanderfolgenden 2×T-Perioden ausgewählt wird.The method of claim 24 or 25, further characterized characterized in that the at least one reduced storage capacity mode a half storage capacity mode in which the refresh main signal has a period of 2 × T and at least one word line in response to the second n-bit address signal during the consecutive 2 × T periods selected becomes. Verfahren nach einem der Ansprüche 24 bis 26, weiter dadurch gekennzeichnet, dass der wenigstens eine reduzierte Speicherkapazitätsmodus einen Viertel-Speicherkapazitätsmodus umfasst, bei dem das Auffrischhauptsignal eine Periode von 4×T hat und die wenigstens eine Wortleitung in Abhängigkeit vom zweiten n-Bit-Adresssignal während aufeinanderfolgender 4T-Perioden ausgewählt wird.The method of any one of claims 24 to 26, further characterized characterized in that the at least one reduced storage capacity mode a quarter-storage capacity mode in which the refresh main signal has a period of 4 × T and the at least one word line in response to the second n-bit address signal while successive 4T periods is selected. Verfahren nach einem der Ansprüche 24 bis 27, weiter dadurch gekennzeichnet, dass der wenigstens eine reduzierte Speicherkapazitätsmodus einen Achtel-Speicherkapazitätsmodus umfasst, bei dem das Auffrischhauptsignal eine Periode von 8×T hat und die wenigstens eine Wortleitung in Abhängigkeit vom zweiten n-Bit-Adresssignal während aufeinanderfolgender 8T-Perioden ausgewählt wird.The method of any one of claims 24 to 27, further characterized characterized in that the at least one reduced storage capacity mode one eighth memory capacity mode wherein the refresh main signal has a period of 8 × T and the at least one word line in response to the second n-bit address signal while successive 8T periods is selected. Verfahren nach Anspruch 22, weiter dadurch gekennzeichnet, dass N=1 ist und das niedrigstwertige Bit A0 des ersten n-Bit-Adresssignals als das höchstwertige Bit Rn des zweiten n-Bit-Adresssignals angeordnet wird und die übrigen Bits A1, ..., An des ersten n-Bit-Adresssignals jeweils als die Bits R0, ..., R(n-1) des zweiten n-Bit-Adresssignals angeordnet werden.A method according to claim 22, further characterized that N = 1 and the least significant bit A0 of the first n-bit address signal as the most significant Bit Rn of the second n-bit address signal is arranged and the rest Bits A1, ..., An of the first n-bit address signal each as the Bits R0, ..., R (n-1) of the second n-bit address signal arranged become. Verfahren nach Anspruch 27, weiter dadurch gekennzeichnet, dass N=2 ist und die Bits A0 und A1 des ersten n-Bit-Adresssignals als Bits Rn bzw. R(n-1) des zweiten n-Bit-Adresssignals angeordnet werden und die übrigen Bits A2, ..., An des ersten n-Bit-Adresssignals als jeweilige Bits R0, ..., R(n-2) des zweiten n-Bit-Adresssignals angeordnet werden.A method according to claim 27, further characterized that N = 2 and the bits A0 and A1 of the first n-bit address signal as Bits Rn or R (n-1) of the second n-bit address signal are arranged and the remaining Bits A2, ..., An of the first n-bit address signal as respective bits R0, ..., R (n-2) of the second n-bit address signal are arranged. Verfahren nach Anspruch 28, weiter dadurch gekennzeichnet, dass N=3 ist und die Bits A0, A1 und A2 des ersten n-Bit- Adresssignals als die Bits Rn, R(n-1) bzw. R(n-2) des zweiten n-Bit-Adresssignals angeordnet werden und die übrigen Bits A3, ..., An des ersten n-Bit-Adresssignals als jeweilige Bits R0, ..., R(n-3) des zweiten n-Bit-Adresssignals angeordnet werden.The method of claim 28, further characterized that N = 3 and the bits A0, A1 and A2 of the first n-bit address signal as the bits Rn, R (n-1) and R (n-2) of the second n-bit address signal are arranged and the rest Bits A3, ..., An of the first n-bit address signal as respective bits R0, ..., R (n-3) of the second n-bit address signal are arranged. Verfahren nach einem der Ansprüche 22 bis 31, weiter dadurch gekennzeichnet, dass das Speicherbauelement ein DRAM-Bauelement ist.A method according to any one of claims 22 to 31, further characterized characterized in that the memory device is a DRAM device. Verfahren nach einem der Ansprüche 22 bis 31, weiter dadurch gekennzeichnet, dass das Speicherbauelement ein UtRAM-Bauelement ist.A method according to any one of claims 22 to 31, further characterized characterized in that the memory device is a UtRAM device.
DE200510001308 2004-01-09 2005-01-05 Semiconductor memory device e.g. uni-transistor RAM, has row selection circuit to non-sequentially select word lines during successive refresh operations in full and reduced memory capacity modes based on refresh signal pulse Withdrawn DE102005001308A1 (en)

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