DE102004064248B3 - Substrate with crystalline semiconductor regions with different properties - Google Patents

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Abstract

Substrat zur Herstellung von Transistorelementen mit: einer kristallinen Halbleiterschicht; einem ersten kristallinen Halbleitergebiet, das auf der kristallinen Halbleiterschicht gebildet ist und eine erste Eigenschaft aufweist, die eine kristallographische Orientierung und/oder eine Halbleitermaterialart und/oder eine intrinsische Verformung repräsentiert; einem zweiten kristallinen Halbleitergebiet, das auf der kristallinen Halbleiterschicht gebildet ist und eine zweite Eigenschaft, die sich von der ersten Eigenschaft unterscheidet, aufweist und eine kristallographische Orientierung und/oder eine Halbleitermaterialart und/oder eine intrinsische Verformung repräsentiert; und einer Flachgrabenisolationsstruktur, die lateral das erste und das zweite Halbleitergebiet trennt.A substrate for producing transistor elements comprising: a crystalline semiconductor layer; a first crystalline semiconductor region formed on the crystalline semiconductor layer and having a first characteristic representing a crystallographic orientation and / or a semiconductor material type and / or an intrinsic deformation; a second crystalline semiconductor region formed on the crystalline semiconductor layer and having a second property different from the first characteristic and representing a crystallographic orientation and / or a semiconductor material type and / or an intrinsic deformation; and a shallow trench isolation structure laterally separating the first and second semiconductor regions.

Description

GEBIET DER VORLIEGENDEN ERFINDUNGFIELD OF THE PRESENT INVENTION

Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Substraten mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, etwa unterschiedlichen Ladungsträgerbeweglichkeiten in Kanalgebieten von Feldeffekttransistoren.In general, the present invention relates to the fabrication of integrated circuits, and more particularly to the fabrication of substrates having crystalline semiconductor regions having different characteristics, such as different charge carrier mobilities in channel regions of field effect transistors.

BESCHREIBUNG DES STANDS DER TECHNIKDESCRIPTION OF THE PRIOR ART

Die Herstellung integrierter Schaltungen erfordert das Bilden einer großen Anzahl von Schaltungselementen auf einer gegebenen Chipfläche gemäß einem spezifizierten Schaltungsentwurf. Im Allgemeinen werden mehrere Prozesstechnologien gegenwärtig angewendet, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die MOS-Technologie gegenwärtig der vielversprechendste Ansatz auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Einsatz der MOS-Technologie werden Millionen von Transistoren, d. h. n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne Isolierschicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source- und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unterhalb der Isolierschicht beim Anlegen der Steuerspannung an die Gateelektrode zu bilden, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Verhalten der MOS-Transistoren. Somit macht das Verringern der Kanallänge – und einhergehend damit die Verringerung des Kanalwiderstands – die Kanallänge zu einem wesentlichen Entwurfskriterium zum Erreichen einer höheren Arbeitsgeschwindigkeit der integrierten Schaltungen.The fabrication of integrated circuits requires the formation of a large number of circuit elements on a given chip area according to a specified circuit design. In general, multiple process technologies are currently used, with MOS technology currently being the most promising approach for complex circuits, such as microprocessors, memory chips, and the like, due to their good performance in terms of operating speed and / or power consumption and / or cost effectiveness. During the fabrication of complex integrated circuits using MOS technology, millions of transistors, i. H. n-channel transistors and / or p-channel transistors, formed on a substrate having a crystalline semiconductor layer. Regardless of whether an n-channel transistor or a p-channel transistor is considered, a MOS transistor includes PN junctions formed by an interface of heavily doped drain and source regions with an inversely doped channel region disposed between the drain region and the drain region the source region is arranged. The conductivity of the channel region, i. H. the current driving capability of the conductive channel is controlled by a gate electrode formed over the channel region and separated therefrom by a thin insulating layer. The conductivity of the channel region in the formation of a conductive channel due to the application of a suitable control voltage to the gate electrode depends on the dopant concentration, the mobility of the carriers and, for a given dimension of the channel region in the transistor width direction, the distance between the source and the channel Drain area, which is also referred to as channel length. Thus, in conjunction with the ability to rapidly form a conductive channel beneath the insulating layer upon application of the control voltage to the gate electrode, the conductivity of the channel region substantially determines the performance of the MOS transistors. Thus, reducing the channel length - and, concomitantly reducing the channel resistance - makes the channel length an essential design criterion for achieving a higher integrated circuit operating speed.

Die ständige Größenreduzierung der Transistoren zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreichten Vorteile einzubüßen. Ein wichtiges Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie- und Ätzstrategien, um in zuverlässiger und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektroden der Transistoren, für eine neue Bauteilgeneration herzustellen. Des weiteren sind äußerst anspruchsvolle Dotierstoffprofile in der vertikalen Richtung sowie auch in der lateralen Richtung in den Drain- und Sourcegebieten erforderlich, um einen geringen Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten hohen Kanalsteuerbarkeit zu gewährleisten. Des weiteren stellt die vertikale Position der PN-Übergänge in Bezug auf die Gateisolationsschicht ebenso ein wichtiges Entwurfskriterium im Hinblick auf die Steuerung der Leckströme dar. Daher erfordert das Verkleinern der Kanallänge auch eine Verringerung der Tiefe der Drain- und Sourcegebiete in Bezug auf die Grenzfläche, die von der Gateisolationsschicht und dem Kanalgebiet gebildet wird, wodurch anspruchsvolle Implantationstechniken erforderlich sind. Gemäß anderer Lösungsansätze werden epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz zu der Gateelektrode gebildet, die als erhöhte Drain- und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeit der erhöhten Drain- und Sourcegebiete zu gewährleisten, wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht beibehalten wird.However, the constant size reduction of the transistors entails a number of associated problems which need to be addressed so as not to lose the benefits achieved by continuously reducing the channel length of MOS transistors. An important problem in this regard is the development of improved photolithography and etching strategies to reliably and reproducibly produce circuit elements of critical dimensions, such as the gate electrodes of the transistors, for a new device generation. Furthermore, extremely sophisticated dopant profiles in the vertical direction as well as in the lateral direction in the drain and source regions are required in order to ensure a low layer and contact resistance in conjunction with a desired high channel controllability. Furthermore, the vertical position of the PN junctions with respect to the gate insulating layer also constitutes an important design criterion with regard to the control of the leakage currents. Therefore, reducing the channel length also requires a reduction in the depth of the drain and source regions with respect to the interface, which is formed by the gate insulating layer and the channel region, which requires sophisticated implantation techniques. According to other approaches, epitaxially grown regions are formed with a specified offset to the gate electrode, referred to as elevated drain and source regions, to provide increased conductivity of the elevated drain and source regions, while maintaining a shallow PN junction with respect to the drain Gate insulation layer is maintained.

Da die stetige Verringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise die Neuentwicklung äußerst komplexer Prozesstechniken im Hinblick auf die zuvor genannten Prozessschritte erfordert, wurde auch vorgeschlagen, das Leistungsvermögen der Transistorelemente auch zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Verbesserung des Leistungsvermögens zu erreichen, das vergleichbar ist mit dem Fortschreiten zur einer künftigen Technologie, während gleichzeitig viele der zuvor genannten Prozessanpassungen, die mit einer Größenreduzierung der Bauteile verknüpft sind, vermieden werden können. Im Prinzip können zumindest zwei Mechanismen kombiniert oder separat angewendet werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens, die Dotierstoffkonzentration in dem Kanalgebiet kann verringert werden, wodurch Streuereignisse der Ladungsträger verringert und damit die Leitfähigkeit erhöht wird. Das Verringern der Dotierstoffkonzentration in dem Kanalgebiet beeinflusst jedoch nachhaltig die Schwellwertspannung des Transistorbauelements, wodurch eine Verringerung der Dotierstoffkonzentration gegenwärtig ein wenig attraktiver Ansatz ist, sofern nicht andere Mechanismen entwickelt werden, um eine gewünschte Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur, typischerweise eine (100) Oberflächenorientierung in dem Kanalgebiet kann durch beispielsweise Erzeugen von Zugspannung und Druckspannung modifiziert werden, um eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, wobei, abhängig von der Größe und der Richtung der Zugverformung, ein Anstieg der Beweglichkeit von 120% oder mehr erreichbar ist, was sich wiederum direkt in einer entsprechenden Erhöhung der Leitfähigkeit ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geboten wird, das Leistungsvermögen von p-Transistoren zu verbessern. Das Einführen einer Spannungs- oder Verformungsprozesstechnologie in die Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art von Halbleitermaterial betrachtet werden kann, das die Herstellung äußerst leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien und Herstellungstechniken erforderlich sind.Since the continuous reduction of the critical dimensions, ie the gate length of the transistors, requires the adaptation and possibly the development of extremely complex process techniques with regard to the aforementioned process steps, it has also been proposed to improve the performance of the transistor elements also by increasing the charge carrier mobility in the channel region for a given channel length, thereby providing the opportunity to achieve performance improvement comparable to the progression to future technology while avoiding many of the aforementioned process adjustments associated with size reduction of the components can. In principle, at least two mechanisms can be combined or applied separately to increase the mobility of the carriers in the channel region. First, the dopant concentration in the channel region can be reduced, thereby reducing charge carrier scattering events and thereby increasing conductivity. However, reducing the dopant concentration in the channel region has a lasting effect on the threshold voltage of the channel Transistor device, whereby a reduction of the dopant concentration is currently a less attractive approach, unless other mechanisms are developed to set a desired threshold voltage. Second, the lattice structure, typically a (100) surface orientation in the channel region, may be modified by, for example, generating strain and compressive stress to create a corresponding strain in the channel region resulting in modified mobility for holes. For example, creating a tensile strain in the channel region increases the mobility of electrons, and depending on the size and direction of the tensile strain, an increase in mobility of 120% or more can be achieved, which in turn translates directly into a corresponding increase in conductivity. On the other hand, compression strain in the channel region can increase the mobility of holes, thereby providing the opportunity to improve the performance of P-type transistors. The introduction of voltage or strain process technology into integrated circuit fabrication is a highly promising approach to further generations of devices since, for example, deformed silicon can be considered a "new" type of semiconductor material that enables the fabrication of very high performance semiconductor devices without the need for expensive semiconductor materials and devices Manufacturing techniques are required.

Daher wurde vorgeschlagen, beispielsweise eine Silizium/Germaniumschicht oder eine Silizium/Kohlenstoffschicht in oder unterhalb des Kanalgebiets vorzusehen, um eine Zugspannung oder Druckspannung zu erzeugen, die zu einer entsprechenden Verformung führt. Obwohl das Transistorleistungsverhalten deutlich durch das Vorsehen der spannungserzeugenden Schichten in oder unterhalb des Kanalgebiets verbessert werden kann, so ist doch ein erheblicher Aufwand erforderlich, um die Herstellung entsprechender Spannungsschichten in die konventionelle und gut erprobte MOS-Technologie zu implementieren. Beispielsweise müssen zusätzliche epitaktische Wachstumstechniken entwickelt und in den Prozessablauf integriert werden, um die germanium- oder kohlenstoffenthaltenden Spannungsschichten an geeigneten Positionen in oder unterhalb des Kanalgebiets zu bilden. Daher wird die Prozesskomplexität deutlich erhöht, wodurch auch Produktionskosten ansteigen und die Gefahr für eine Verringerung der Produktionsausbeute wächst.It has therefore been proposed to provide, for example, a silicon / germanium layer or a silicon / carbon layer in or below the channel region to generate a tensile stress or compressive stress which results in a corresponding deformation. While transistor performance can be significantly improved by providing the voltage generating layers in or below the channel region, considerable effort is required to implement the fabrication of corresponding stress layers into conventional and well-proven MOS technology. For example, additional epitaxial growth techniques must be developed and integrated into the process flow to form the germanium or carbon containing stress layers at appropriate positions in or below the channel region. Therefore, the process complexity is significantly increased, which also increases production costs and increases the risk for a reduction in production yield.

Daher wird in anderen Lösungsansätzen eine externe Spannung, die beispielsweise durch darüber liegende Schichten, Abstandselemente und dergleichen erzeugt wird, angewendet in dem Versuch, eine gewünschte Verformung innerhalb des Kanalgebiets zu erzeugen. Der Prozess zum Erzeugen der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Spannung krankt jedoch an einer äußerst ineffizienten Umsetzung der externen Spannung zu einer Verformung in dem Kanalgebiet, da das Kanalgebiet stark an die vergrabene isolierende Schicht in SOI-(Silizium auf Isolator)Bauelementen oder an das verbleibende Siliziumvolumen in Vollsubstratbauelementen gekoppelt ist. Obwohl daher deutliche Vorteile gegenüber dem zuvor erläuterten Ansatz erreicht werden, der zusätzliche Spannungsschichten innerhalb des Kanalgebiets erfordert, so macht die moderat geringe Verformung, die durch den zuletzt genannten Ansatz erreicht wird, diesen wenig attraktiv.Therefore, in other approaches, external stress generated by, for example, overlying layers, spacers, and the like is used in an attempt to create a desired strain within the channel region. However, the process of creating the strain in the channel region by applying a specified external voltage suffers from extremely inefficient conversion of the external voltage to strain in the channel region because the channel region strongly adjoins the buried insulating layer in SOI (silicon on insulator) devices or coupled to the remaining silicon volume in bulk substrate devices. Thus, although significant advantages over the previously discussed approach are achieved, requiring additional stress layers within the channel region, the moderately low strain achieved by the latter approach makes it less attractive.

In jüngerer Zeit wurde vorgeschlagen, sogenannte Substrate mit Hybridorientierung bereitzustellen, die Siliziumgebiete mit zwei unterschiedlichen Orientierungen enthalten, d. h. eine (100) Oberflächenorientierung und eine (110) Oberflächenorientierung auf Grund der gut bekannten Tatsache, dass die Löcherbeweglichkeit in (110) Silizium entlang der <110> Richtung maximal ist und ungefähr das 2,5-fache der Beweglichkeit in (100) Silizium beträgt. Somit kann durch Vorsehen eines (110) Kanalgebiets für p-Kanaltransistoren in CMOS-Schaltungen bei Beibehaltung der (100) Orientierung, die eine hohe Elektronenbeweglichkeit in den Kanalgebieten der n-Transistoren liefert, das Leistungsvermögen von Schaltungen, die beide Arten von Transistoren enthalten, für eine vorgegebene Transistorarchitektur deutlich verbessert werden, da beispielsweise die Elektronenbeweglichkeit in einer (100) Ebene entlang einer <110> Richtung maximal ist.More recently, it has been proposed to provide so-called hybrid orientation substrates containing silicon regions with two different orientations, i. H. a (100) surface orientation and a (110) surface orientation due to the well-known fact that the hole mobility in (110) silicon is maximum along the <110> direction and about 2.5 times the mobility in (100) silicon , Thus, by providing a (110) channel region for p-channel transistors in CMOS circuits while maintaining the (100) orientation providing high electron mobility in the channel regions of the n-type transistors, the performance of circuits containing both types of transistors can be achieved. are significantly improved for a given transistor architecture, since, for example, the electron mobility in a (100) plane along a <110> direction is maximum.

1 zeigt schematisch eine Querschnittsansicht eines typischen konventionellen Substrats mit Hybridorientierung, das für die Herstellung von Transistorelementen in und auf Siliziumgebieten mit unterschiedlichen Orientierungen verwendet werden kann. In 1 umfasst ein Substrat 100 ein Basissubstrat 101, das aus kristallinem Silizium mit einer spezifizierten kristallographischen Orientierung, etwa einer (110) Orientierung, aufgebaut ist. In dem Basissubstrat 101 ist eine flache Grabenisolationsstruktur 102 mit isolierendem Materialien, etwa Siliziumdioxid, Siliziumnitrid und dergleichen gebildet. Somit definiert die Grabenisolationsstruktur 102 ein kristallines Gebiet 106 mit einer (110) Orientierung, das eine Konfiguration aufweist, wie es typisch ist für ein Siliziumvollsubstrat. Von dem Gebiet 106 durch die Grabenisolationsstruktur 102 abgetrennt ist ein Gebiet 105 ausgebildet, das ein kristallines Siliziumgebiet 103 mit einer anderen Orientierung, etwa einer (100) Orientierung aufweist, wobei das Gebiet 103 in der Tiefenrichtung durch eine vergrabene Oxidschicht 104 begrenzt ist. Folglich repräsentiert das Gebiet 105 eine typische SOI-(Silizium auf Isolator)Konfiguration. 1 Fig. 12 schematically shows a cross-sectional view of a typical conventional hybrid oriented substrate that may be used to fabricate transistor elements in and on silicon regions having different orientations. In 1 includes a substrate 100 a base substrate 101 which is composed of crystalline silicon with a specified crystallographic orientation, such as (110) orientation. In the base substrate 101 is a shallow trench isolation structure 102 formed with insulating materials, such as silicon dioxide, silicon nitride and the like. Thus, the trench isolation structure defines 102 a crystalline area 106 with a (110) orientation having a configuration typical of a bulk silicon substrate. From the area 106 through the trench isolation structure 102 separated is an area 105 formed, which is a crystalline silicon area 103 with a different orientation, such as one (100) orientation, where the area 103 in the depth direction through a buried oxide layer 104 is limited. Consequently, the area represents 105 a typical SOI (silicon on insulator) configuration.

Das Substrat 100 kann durch gut etablierte Scheibenverbundtechniken hergestellt werden, um damit ein Substrat mit der vergrabenen Oxidschicht 104 und der Siliziumschicht 103 zu bilden, die über dem (110) Substrat 101 ausgebildet ist. Danach werden moderne Ätztechniken eingesetzt, um eine Öffnung durch die Siliziumschicht 103 und die vergrabene Oxidschicht 104 hindurch zu bilden, um damit einen Teil des Basissubstrats 101 freizulegen. Anschließend werden gut etablierte selektive epitaktische Wachstumsverfahren angewendet, um ein (100) Silizium in der Öffnung zu bilden. Nach dem Einebnen der resultierenden Struktur und dem Bilden der Flachgrabenisolationen 102 durch gut etablierte Techniken, um damit das Substrat 100 zu erhalten, können Transistorelemente in und auf den Gebieten 106, 105 entsprechend den Bauteilerfordernissen hergestellt werden. The substrate 100 can be made by well-established disc bonding techniques to provide a substrate with the buried oxide layer 104 and the silicon layer 103 to form over the (110) substrate 101 is trained. Thereafter, modern etching techniques are used to open through the silicon layer 103 and the buried oxide layer 104 through to form part of the base substrate 101 expose. Subsequently, well-established selective epitaxial growth methods are used to form a (100) silicon in the opening. After flattening the resulting structure and forming the shallow trench isolations 102 through well-established techniques to allow the substrate 100 To obtain transistor elements in and on the fields 106 . 105 manufactured according to the component requirements.

Obwohl das konventionelle Substrat 100 deutliche Vorteile in Bezug auf das Bauteilleistungsvermögen liefert, da beispielsweise p-Kanaltransistoren vorzugsweise in und auf dem Gebiet 106 gebildet werden können, während n-Kanaltransistoren vorzugsweise in und auf dem Gebiet 105 gebildet werden, so sind dennoch erhebliche Anstrengungen erforderlich, um Prozesstechniken und Messtechniken anzupassen und/oder zu entwickeln, die gleichzeitig die Erfordernisse für SOI-Bauelemente und Volumenbauelemente erfüllen. Beispielsweise erfordern gewisse Messprozeduren während des Herstellungsprozesses unterschiedliche Strategien für SOI-Bauelemente, die auf dem Gebiet 105 gebildet sind, im Vergleich zu den Volumenbauelementen, die auf dem Gebiet 106 gebildet sind, wodurch ein hoher Aufwand und Produktionszeit erforderlich ist, um die erforderlichen Messergebnisse zu erzeugen. Des weiteren sind Prozessschritte, etwa das Ätzen und das rasche thermische Ausheizen, die während der Herstellung von Transistorelementen verwendet werden, äußerst sensitiv auf Substrateigenschaften, wodurch ebenso große Anstrengungen bei der Anpassung bestehender Techniken und bei der Entwicklung neuer Prozessrezepte erforderlich sind, wenn das Hybridsubstrat verarbeitet wird, wodurch die Gesamtprozesskomplexität ansteigt.Although the conventional substrate 100 provides significant advantages in terms of device performance since, for example, p-channel transistors are preferred in the art and in the field 106 can be formed, while n-channel transistors preferably in and on the field 105 However, considerable effort is required to adapt and / or develop process techniques and measurement techniques that simultaneously meet the requirements for SOI devices and volume devices. For example, certain measurement procedures during the manufacturing process require different strategies for SOI devices used in the field 105 are formed, compared to the volume components in the field 106 are formed, whereby a high effort and production time is required to produce the required measurement results. Furthermore, process steps such as etching and rapid thermal annealing used during the fabrication of transistor elements are extremely sensitive to substrate properties, requiring as much effort in adapting existing techniques and in developing new process recipes when processing the hybrid substrate which increases overall process complexity.

Die US 5 384 473 A offenbart Halbleiterkörper mit Oberflächen zum Bilden von Bauelementen mit unterschiedlicher Orientierung.The US 5,384,473 A discloses semiconductor bodies having surfaces for forming devices of different orientation.

Angesichts der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung eine verbesserte Technik bereitzustellen, die es ermöglicht, Halbleitergebiete mit unterschiedlichen Eigenschaften, etwa unterschiedlichen Orientierungen, bereitzustellen, wobei Auswirkungen eines oder mehrerer der zuvor erkannten Probleme vermieden oder zumindest verringert werden.In view of the situation described above, it is the object of the present invention to provide an improved technique which makes it possible to provide semiconductor regions with different properties, such as different orientations, avoiding or at least reducing the effects of one or more of the problems identified above.

ÜBERBLICK ÜBER DIE ERFINDUNGOVERVIEW OF THE INVENTION

Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die das Herstellen von Halbleitersubstraten mit Halbleitergebieten ermöglicht, die sich in der kristallographischen Orientierung und/oder inhärenten Verformung und/oder der Art des Halbleitermaterials unterscheiden. In speziellen Ausführungsformen richtet sich die vorliegende Erfindung an eine Technik, die die Herstellung siliziumbasierter Substrate mit Vollsubstrateigenschaften ermöglicht, die darauf ausgebildete kristalline Gebiete mit unterschiedlichen kristallographischen Orientierungen aufweisen. Folglich zeigen Halbleiterbauelemente, die auf derartigen Substraten hergestellt werden, bessere Leistungseigenschaften, wobei eine gemeinsame Transistorarchitektur für Vollsubstratbauelemente für alle Transistorbauelemente verwendet werden können, wodurch deutlich die Produktionseffizienz bei geringerem Aufwand im Anpassen und Entwickeln von Herstellungsprozessen und Messschritten im Vergleich zu konventionellen Lösungen verbessert wird, die von einem Substrat mit Hybridorientierung ausgehen, die sowohl SOI- als auch Volumentransistorarchitekturen erfordern.In general, the present invention is directed to a technique that enables the fabrication of semiconductor substrates having semiconductor regions that differ in crystallographic orientation and / or inherent strain and / or type of semiconductor material. In particular embodiments, the present invention is directed to a technique that enables the preparation of silicon-based substrates having full substrate properties having crystalline regions formed thereon with different crystallographic orientations. Consequently, semiconductor devices fabricated on such substrates exhibit better performance characteristics, and a common transistor architecture for bulk substrate devices can be used for all transistor devices, thereby significantly improving production efficiency with less effort in adjusting and developing manufacturing processes and measurement steps compared to conventional solutions, emanating from a hybrid orientation substrate requiring both SOI and bulk transistor architectures.

Die Aufgabe der vorliegenden Erfindung wird durch die Vorrichtung nach Anspruch 1 gelöst.The object of the present invention is achieved by the device according to claim 1.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:Further embodiments of the present invention are defined in the appended claims and will become more apparent from the following detailed description when considered with reference to the accompanying drawings, in which:

1 schematisch eine Querschnittsansicht eines konventionellen Siliziumsubstrats mit Hybridorientierung und mit SOI-Gebieten und Vollsubstratgebieten zeigt; und 1 schematically shows a cross-sectional view of a conventional hybrid orientation silicon substrate having SOI regions and bulk substrate regions; and

2a bis 2k schematisch Querschnittsansichten eines Substrats während diverser Herstellungsstadien gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen. 2a to 2k schematically show cross-sectional views of a substrate during various stages of manufacture according to illustrative embodiments of the present invention.

DETAILLLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die vorliegende Erfindung beruht auf der Erkenntnis der Erfinder, dass die Probleme bei der Herstellung und bei den Messprozessen, die sich aus konventionellen Substraten mit Hybridorientierung ergeben, deutlich verringert werden können, indem ein Substrat mit Halbleitergebieten mit unterschiedlichen Eigenschaften bereitgestellt wird, die auf einer kristallinen Halbleiterschicht gebildet werden. Auf diese Weise liefert das Substrat eine Konfiguration, wie sie typischerweise in Vollsubstratbauelementen angetroffen wird, wodurch der Aufwand beim Anpassen bestehender Prozesstechnologien und Messprozeduren und bei der Entwicklung neuer Herstellungstechniken im Vergleich zu konventionellen Lösungen, die Prozess- und Messtechniken sowohl für SOI-Bauelemente als auch für Vollsubstratbauelemente erfordern, verringert werden kann. Zu diesem Zwecke können moderne Scheibenverbundtechniken verwendet werden, um zunächst ein gemeinsames Substrat mit zwei kristallinen Halbleitergebieten unterschiedlicher Eigenschaften zu bilden, etwa mit unterschiedlicher kristallographischer Orientierung, die direkt miteinander in Kontakt sind. Auf der Grundlage dieses volumensubstratartigen Trägers kann eine Öffnung in der oberen kristallinen Schicht so gebildet werden, um damit einen Teil der unteren kristallinen Schicht mit gewünschter Größe und Form freizulegen. Danach kann der freigelegte Bereich als eine „Wachstumsschablone” während eines Epitaxieprozesses verwendet werden.The present invention is based on the knowledge of the inventors that the manufacturing and measurement process problems resulting from conventional hybrid orientation substrates can be significantly reduced by providing a substrate having semiconductor regions with different properties based on a crystalline Semiconductor layer can be formed. In this way, the substrate provides a configuration as typically in To reduce the overhead of customizing existing process technologies and measurement procedures and developing new fabrication techniques as compared to conventional solutions that require process and measurement techniques for both SOI devices and bulk substrate devices. For this purpose, modern disc bonding techniques can be used to first form a common substrate with two crystalline semiconductor regions of different properties, such as different crystallographic orientations that are in direct contact with one another. On the basis of this bulk substrate-like support, an opening in the upper crystalline layer can be formed so as to expose a part of the lower crystalline layer of a desired size and shape. Thereafter, the exposed area may be used as a "growth template" during an epitaxy process.

Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben. Es sollte beachtet werden, dass die vorliegende Erfindung sich in speziellen Ausführungsformen auf siliziumbasierte Substrate bezieht, da der Großteil komplexer Schaltungen gegenwärtig als CMOS-Schaltung auf der Grundlage von Silizium hergestellt wird und diese Entwicklung in der nahen Zukunft auf Grund der deutlichen Kostenvorteile im Vergleich zu anderen Technologien andauern wird. Insbesondere sind Substrate auf Siliziumbasis mit einer (110) und einer (100) Orientierung äußerst vorteilhaft bei der Herstellung von CMOS-Bauelementen, da die zuerst genannte Orientierung eine erhöhte Löcherbeweglichkeit ergibt, während die zuletzt genannte Orientierung eine bessere Elektronenbeweglichkeit aufweist. Daher beziehen sich spezielle Ausführungsformen der vorliegenden Erfindung auf siliziumbasierte Substrate mit einem darin gebildeten Halbleitergebiet mit einer (110) Orientierung und einer (100) Orientierung. Es sollte jedoch bedacht werden, dass andere halbleiterspezifische Eigenschaften, etwa die verwendete Halbleitermaterialart und/oder deren intrinsische Verformung ebenso deutlich das Leistungsvermögen von Schaltungselementen, die in derartigen Gebieten gebildet sind, beeinflussen können. Beispielsweise kann die Herstellung von Silizium/Germaniumhalbleitergebieten oder Silizium/Kohlenstoffhalbleitergebieten auf einem Siliziumgebiet oder umgekehrt zu einer spezifizierten intrinsischen Verformung führen, wodurch auch die Ladungsträgerbeweglichkeit beeinflusst wird. In anderen Fällen können unterschiedliche Halbleitermaterialien in einer lokalisierten Weise innerhalb eines einzelnen Substrats angeordnet werden, um damit Bauteileigenschaften entsprechend den speziellen Erfordernissen anzupassen. Daher sollten die Eigenschaften eines Halbleitermaterials, wenn auf diese in dieser Anmeldung hingewiesen wird, in dieser breiten Sichtweise gesehen werden, sofern nicht in speziellen Ausführungsformen und in den Patentansprüchen explizit auf die kristallographische Orientierung verwiesen ist.With reference to the accompanying drawings, further illustrative embodiments of the present invention will now be described in more detail. It should be noted that the present invention relates to silicon-based substrates in specific embodiments, as the majority of complex circuits are currently fabricated as silicon-based CMOS circuitry and this development in the near future due to the significant cost advantages compared to other technologies will continue. In particular, silicon-based substrates having a (110) and a (100) orientation are extremely advantageous in the fabrication of CMOS devices since the former orientation gives increased hole mobility while the latter orientation has better electron mobility. Therefore, specific embodiments of the present invention relate to silicon-based substrates having a semiconductor region formed therein having a (110) orientation and a (100) orientation. However, it should be appreciated that other semiconductor-specific characteristics, such as the type of semiconductor material used and / or its intrinsic deformation, can also affect significantly the performance of circuit elements formed in such regions. For example, the fabrication of silicon germanium semiconductor regions or silicon / carbon semiconductor regions in a silicon region, or vice versa, may result in a specified intrinsic deformation, thereby also affecting carrier mobility. In other cases, different semiconductor materials may be arranged in a localized manner within a single substrate to thereby adjust device properties according to the particular requirements. Therefore, the properties of a semiconductor material, if referred to in this application, should be viewed in this broad perspective, unless explicitly referenced in crystallographic orientation in specific embodiments and in the claims.

2a zeigt schematisch ein anfängliches Stadium zur Herstellung eines Hybridsubstrats aus einem ersten Substrat 201a und einem zweiten Substrat 201b. Das Substrat 201a kann ein Halbleitervollsubstrat repräsentieren oder kann ein anderes geeignetes Substrat darstellen, das darauf ausgebildet eine kristalline Halbleiterschicht 206 mit einer Dicke aufweist, die dem Substrat 201a den „Charakter” eines Halbleitervollsubstrats verleiht. D. h., die Halbleiterschicht 206 kann eine Dicke aufweisen, die ausreichend ist, um darauf einen Bereich von Grabenisolationsstrukturen aufzunehmen und eine elektrische Verbindung zwischen benachbarten Schaltungselementen zu gewährleisten, wie dies in konventionellen Halbleiterbauelementen der Fall ist, die auf Vollsubstraten gebildet sind. In einer anschaulichen Ausführungsform repräsentiert das Substrat 301a ein Siliziumsubstrat mit einer (110) oder einer (100) Orientierung. In ähnlicher Weise kann das Substrat 201b ein Halbleitervollsubstrat mit Eigenschaften repräsentieren, die sich von jenen des Substrats 201a unterscheiden. In anderen Ausführungsformen kann das Substrat 201b ein beliebiges geeignetes Substrat darstellen, das darauf ausgebildet eine kristalline Halbleiterschicht 203 mit gewünschten Eigenschaften aufweist. Eine Dicke der Schicht 203 ist so eingestellt, dass diese zumindest einer Dicke eines Halbleitergebiets entspricht, in und auf welchem Transistorelemente herzustellen sind. In einer speziellen Ausführungsform repräsentiert das Substrat 201b ein kristallines Siliziumsubstrat mit einer (100) oder (110) Orientierung, die sich von jener des Substrats 201a unterscheidet. 2a schematically shows an initial stage for producing a hybrid substrate from a first substrate 201 and a second substrate 201b , The substrate 201 may represent a semiconductor bulk substrate or may represent another suitable substrate having formed thereon a crystalline semiconductor layer 206 having a thickness corresponding to the substrate 201 gives the "character" of a semiconductor bulk substrate. That is, the semiconductor layer 206 may have a thickness sufficient to receive thereon a region of trench isolation structures and to provide electrical connection between adjacent circuit elements, as in conventional semiconductor devices formed on bulk substrates. In one illustrative embodiment, the substrate represents 301 a silicon substrate having a (110) or a (100) orientation. Similarly, the substrate 201b represent a semiconductor bulk substrate having properties different from those of the substrate 201 differ. In other embodiments, the substrate 201b represent any suitable substrate having formed thereon a crystalline semiconductor layer 203 having desired properties. A thickness of the layer 203 is set to correspond to at least a thickness of a semiconductor region in and on which transistor elements are to be fabricated. In a specific embodiment, the substrate represents 201b a crystalline silicon substrate having a (100) or (110) orientation different from that of the substrate 201 different.

In einer weiteren anschaulichen Ausführungsform wird das Substrat 201b einem Ionenstrahl 221 ausgesetzt, um damit ein Spaltgebiet 220 an einer gewünschten Tiefe 220a zu bilden, die von ungefähr 0,5 bis 10 μm reichen kann. In anschaulichen Ausführungsformen kann der Ionenstrahl 221 Wasserstoffionen mit einer spezifizierten Energie und einer geeigneten Dosis aufweisen, um damit eine gewünschte Konzentration an Ionen in dem Spaltgebiet 220 zu deponieren. Entsprechende Implantationsparameter können einfach auf der Grundlage von Simulationsprogrammen und/oder Testdurchläufen ermittelt werden. Beispielsweise kann mit einer Implantationsenergie von ungefähr 10 bis 50 keV bei einer Dosis von ungefähr 1016 Ionen pro cm2 eine Konzentration von ungefähr 1019–1020 Atome pro cm3 für Silizium bei moderaten Implantationszeiten erreicht werden. In anderen Ausführungsformen können Heliumionen oder Sauerstoffionen verwendet werden, um das Spaltgebiet 220 zu bilden. Bei Verwendung von Helium oder Sauerstoff können ebenso geeignete Implantationsparameter auf der Grundlage von Simulationen und/oder Testdurchläufen ermittelt werden.In another illustrative embodiment, the substrate becomes 201b an ion beam 221 exposed to create a fissure area 220 at a desired depth 220a to form, which may range from about 0.5 to 10 microns. In illustrative embodiments, the ion beam 221 Having hydrogen ions with a specified energy and a suitable dose, so as to achieve a desired concentration of ions in the gap region 220 to deposit. Corresponding implantation parameters can easily be determined on the basis of simulation programs and / or test runs. For example, with an implantation energy of about 10 to 50 keV at a dose of about 10 16 ions per cm 2, a concentration of about 10 19 -10 20 atoms per cm 3 for silicon can be achieved with moderate implant times. In other embodiments, helium ions or oxygen ions may be used to form the cleavage region 220 to build. Using From helium or oxygen, equally suitable implantation parameters may be determined based on simulations and / or test runs.

2b zeigt schematisch die Substrate 201a, 201b, während beide Substrate so aneinander angebracht sind, dass die kristallinen Halbleiterschichten 206, 203 in direkten Kontakt zueinander geraten. Nach dem Inkontaktbringen der Schichten 206, 203 werden Druck und Wärme auf die Verbundstruktur ausgeübt, um Verbindungen zwischen dem Halbleitermaterial der Schicht 206 und dem Halbleitermaterial in der Schicht 203 zu bilden. Während des Ausheizens der Substrate 201a, 201b in dem Verbindungsprozess kann die implantierte Ionengattung in dem Spaltgebiet 220 diffundieren und sich verklumpen, um damit „Bläschen” zu bilden, wodurch ein Ablöseprozess initiiert wird. 2 B schematically shows the substrates 201 . 201b while both substrates are attached to each other so that the crystalline semiconductor layers 206 . 203 get in direct contact with each other. After contacting the layers 206 . 203 Pressure and heat are applied to the composite structure to form bonds between the semiconductor material of the layer 206 and the semiconductor material in the layer 203 to build. During the annealing of the substrates 201 . 201b In the bonding process, the implanted ion genus in the cleft region 220 diffuse and clump together to form "bubbles", initiating a stripping process.

2c zeigt schematisch ein Substrat 200, das sich aus dem zuvor beschriebenen Ablöseprozess ergibt. Somit umfasst das Substrat 200 das Substrat 201a einschließlich der kristallinen Halbleiterschicht 206 und der Schicht 203, die darauf durch das zuvor beschriebene Verbundverfahren gebildet ist, wohingegen der verbleibende Teil des Substrats 201b entfernt ist. Danach kann ein chemisch-mechanischer Polier-(CMP)Prozess ausgeführt werden, um eine Oberfläche der Schicht 203 einzuebnen und um möglicherweise überschüssiges Material zu entfernen, um damit eine endgültige Solldicke der Schicht 203 einzustellen. 2c schematically shows a substrate 200 resulting from the previously described stripping process. Thus, the substrate comprises 200 the substrate 201 including the crystalline semiconductor layer 206 and the layer 203 formed thereon by the composite method described above, whereas the remaining part of the substrate 201b is removed. Thereafter, a chemical mechanical polishing (CMP) process may be performed to form a surface of the layer 203 to level and possibly to remove excess material, so that a final target thickness of the layer 203 adjust.

2d zeigt schematisch das Substrat 200, das das Substrat 201a mit der Halbleiterschicht 206 und der Schicht 203, die nunmehr eine endgültige Solldicke 203a besitzen, aufweist, wobei diese in direktem Kontakt miteinander sind. Wie zuvor erläutert ist, kann die Halbleiterschicht 206 einen oberen Bereich des Substrats 201a repräsentieren, wenn dieses als ein kristallines Vollsubstrat bereitgestellt wird, oder die Halbleiterschicht 206 kann eine ausreichende Dicke aufweisen, und damit als ein „Vollsubstrat” zu fungieren, wenn Transistorelemente auf und in dem Substrat 200 herzustellen sind, wie dies nachfolgend beschrieben ist. 2d schematically shows the substrate 200 that the substrate 201 with the semiconductor layer 206 and the layer 203 , which now has a final nominal thickness 203a have, wherein these are in direct contact with each other. As previously explained, the semiconductor layer 206 an upper portion of the substrate 201 when provided as a crystalline bulk substrate or the semiconductor layer 206 may be of sufficient thickness to function as a "bulk" substrate when transistor elements on and in the substrate 200 are to be prepared, as described below.

In anderen Ausführungsformen kann das Substrat 200, wie es in 2d gezeigt ist, durch Verbinden der Substrate 201a, 201b ohne Ausführen der Ionenimplantation 221 gebildet werden, wobei nach dem Verbundprozess das Substrat 201b durch gut etablierte Ätz- und/oder Schleif- und Poliertechniken gedünnt werden kann. Ein entsprechender Prozess kann vorteilhaft sein, wenn das anfängliche Substrat 201b in einer moderat dünnen Form bereitgestellt wird, oder wenn durch Implantation hervorgerufene Schäden an der Oberfläche der Schicht 203 (siehe 2a) für die weitere Bearbeitung des Substrats 200 als nachteilig eingestuft werden. In noch weiteren Ausführungsformen können die Substrate 201a, 201b verbunden werden und die Ionenimplantation 221 kann danach so ausgeführt werden, um das Spaltgebiet 220 zu bilden, wodurch im Wesentlichen durch Implantation hervorgerufene Schäden in der Schicht 203 vermieden werden. Der Implantationsprozess 221 kann nach einem Ätz- und/oder Schleif- und Polierprozess zum Entfernen von überschüssigem Material des Substrats 201b ausgeführt werden, wodurch die Anforderungen für die nachfolgende Ionenimplantation 221 gering sind, da die Eindringtiefe der Implantationsgattung reduziert ist.In other embodiments, the substrate 200 as it is in 2d is shown by connecting the substrates 201 . 201b without performing the ion implantation 221 are formed, wherein after the composite process, the substrate 201b can be thinned by well established etching and / or grinding and polishing techniques. A corresponding process may be advantageous if the initial substrate 201b is provided in a moderately thin form, or if implantation-induced damage to the surface of the layer 203 (please refer 2a ) for further processing of the substrate 200 be classified as disadvantageous. In still other embodiments, the substrates 201 . 201b be connected and the ion implantation 221 can then be carried out to the nip area 220 resulting in substantially implant-induced damage in the layer 203 be avoided. The implantation process 221 may after an etching and / or grinding and polishing process for removing excess material of the substrate 201b be carried out, reducing the requirements for subsequent ion implantation 221 are low, since the penetration depth of the implantation is reduced.

Es gilt also: das Substrat 200 repräsentiert ein Vollsubstrat mit der Schicht 203 zur Herstellung von Schaltungselementen darin, während zumindest die Schicht 206 für das „Vollsubstrat-”Verhalten des Substrats 200 sorgt und auch eine „Schablone” zur Herstellung eines Halbleitergebiets der Schicht 203 repräsentiert, das im Wesentlichen die gleichen Eigenschaften wie die Schicht 206 besitzt, wie dies mit Bezug zu den 2a bis 2k beschrieben ist.The following applies: the substrate 200 represents a bulk substrate with the layer 203 for making circuit elements therein, while at least the layer 206 for the "full substrate" behavior of the substrate 200 and also provides a "template" for making a semiconductor region of the layer 203 represents essentially the same properties as the layer 206 owns, as related to the 2a to 2k is described.

2e zeigt schematisch das Substrat 200 in einem weiter fortgeschrittenen Herstellungsstadium. Ein dielektrischer Schichtstapel, der zu einer Ätzmaske zu strukturieren ist, ist auf der Schicht 203 ausgebildet und kann in einer Ausführungsform eine erste Schicht 207 aufweisen, die beispielsweise als eine Siliziumdioxidschicht mit einer Dicke von 2 bis 10 nm vorgesehen ist. Des weiteren ist eine Ätzstoppschicht 208 auf der Schicht 207 ausgebildet, die beispielsweise eine Dicke im Bereich von ungefähr 30 bis 50 nm aufweist, woran sich eine Maskenschicht 209 anschließt, die aus einem Material gebildet ist, das eine deutliche Ätzselektivität in Bezug auf die Ätzstoppschicht 208 aufweist. Beispielsweise kann die Ätzstoppschicht 208 aus Siliziumnitrid aufgebaut sein, während die Maskenschicht aus Siliziumdioxid aufgebaut sein kann. Eine Dicke der Maskenschicht, wenn diese in Form von Siliziumdioxid vorgesehen ist, kann im Bereich von ungefähr 100 bis 200 nm liegen. Die Schichten 207, ..., 209 können durch gut etablierte Prozessverfahren hergestellt werden, wobei die Schicht 207 beispielsweise durch plasmaunterstütztes CVD (chemische Dampfabscheidung) abgeschieden werden kann oder durch Oxidieren eines Oberflächenbereichs der Schicht 203 gebildet werden kann. Die Schichten 208, 209 können ebenso durch gut etablierte plasmaunterstützte CVD-Techniken gebildet werden. 2e schematically shows the substrate 200 in a more advanced manufacturing stage. A dielectric layer stack to be patterned into an etch mask is on the layer 203 formed and may in one embodiment, a first layer 207 which is provided, for example, as a silicon dioxide layer having a thickness of 2 to 10 nm. Furthermore, an etch stop layer 208 on the shift 207 formed, for example, has a thickness in the range of about 30 to 50 nm, followed by a mask layer 209 formed of a material that has a marked etch selectivity with respect to the etch stop layer 208 having. For example, the etch stop layer 208 be constructed of silicon nitride, while the mask layer may be constructed of silicon dioxide. A thickness of the mask layer, if provided in the form of silicon dioxide, may be in the range of about 100 to 200 nm. The layers 207 , ..., 209 can be produced by well-established process methods, wherein the layer 207 For example, by plasma enhanced CVD (chemical vapor deposition) can be deposited or by oxidizing a surface region of the layer 203 can be formed. The layers 208 . 209 can also be formed by well established plasma assisted CVD techniques.

2f zeigt schematisch das Substrat 200 mit einer strukturierten Lackschicht 210 und einer Öffnung 209a, die in der Maskenschicht 209 gebildet ist. Die Lackschicht 210 kann durch gut etablierte Photolithographietechniken gebildet werden, die das Abscheiden, eine Vorbelichtungsbehandlung der Lackschicht 210, deren Belichtung und die nachfolgende Entwicklung beinhalten. Danach wird die Maskenschicht 209 so strukturiert, um die Öffnung 209a auf der Grundlage eines geeignet gestalteten Ätzverfahrens zu bilden. Beispielsweise kann ein Ätzprozess auf der Grundlage von Flusssäure (HF) durchgeführt werden, wenn die Maskenschicht 209 aus Siliziumdioxid aufgebaut ist, so dass der Ätzprozess zuverlässig in und auf der Ätzstoppschicht 208 angehalten werden kann, die aus Siliziumnitrid aufgebaut sein kann. Danach wird die Lackschicht 210 durch gut bekannte Techniken entfernt. 2f schematically shows the substrate 200 with a textured lacquer layer 210 and an opening 209a that in the mask layer 209 is formed. The paint layer 210 can be formed by well-established photolithographic techniques that include the deposition, a pre-exposure treatment of the lacquer layer 210 whose exposure and the include subsequent development. Then the mask layer becomes 209 so structured to the opening 209a based on a suitably designed etching process. For example, an etching process based on hydrofluoric acid (HF) may be performed when the mask layer 209 made of silicon dioxide, so that the etching process reliably in and on the Ätzstoppschicht 208 can be stopped, which can be constructed of silicon nitride. After that, the paint layer 210 removed by well-known techniques.

2g zeigt schematisch das Substrat 200 während eines anisotropen Ätzprozesses 223, um eine Öffnung 211 durch die Schichten 208, 207, 203 hindurch und in die Schicht 206 zu bilden. Während des Ätzprozesses 223, der unterschiedliche Ätzchemien beinhalten kann, abhängig von der Materialzusammensetzung der Schichten 208, 207, 203 und 206, dient die Schicht 209 als eine Ätzmaske. Für die gut bekannten Materialien, etwa Siliziumnitrid und Silizium sind geeignete Ätzrezepte des Prozesses 223 gut etabliert, oder geeignete Rezepte können in einfacher Weise auf der Grundlage gut bekannter Prozesse mittels Experiment erstellt werden. Danach werden in einigen Ausführungsformen die Reste der Maskenschicht 209 und möglicherweise die Ätzstoppschicht 208 durch entsprechend gestaltete Ätzprozeduren entfernt. In anderen Ausführungsformen kann eine dünne Oxidbeschichtung, die als ein Ätzstoppschicht in einem nachfolgenden anisotropen Ätzprozess dient, auf dem Rest der Maskenschicht 209 und innerhalb der Öffnung 211 gebildet werden. In noch weiteren Ausführungsformen kann die weitere Bearbeitung auf der Grundlage der Struktur ausgeführt werden, wie sie in 2g gezeigt ist. D. h., eine Abstandsschicht kann konform, beispielsweise in Form einer Siliziumnitridschicht, so abgeschieden werden, um horizontale Bereiche des Substrats 200 und insbesondere Seitenwände 211a der Öffnung 211 abzudecken. Danach wird ein weiterer anisotroper Ätzprozess ausgeführt, um das Material der Abstandsschicht von den horizontalen Bereichen zu entfernen, während zumindest untere Bereiche der Seitenwände 211a von dem Abstandsmaterial bedeckt bleiben. Entsprechende Prozesstechniken sind gut etabliert, beispielsweise für die Herstellung von Seitenwandabstandselementen von Transistorelementen. Daher können geeignete Prozessrezepte in einfacher Weise angepasst oder verwendet werden. 2g schematically shows the substrate 200 during an anisotropic etching process 223 to an opening 211 through the layers 208 . 207 . 203 through and into the layer 206 to build. During the etching process 223 which may include different etching chemistries, depending on the material composition of the layers 208 . 207 . 203 and 206 , the layer serves 209 as an etching mask. For the well-known materials, such as silicon nitride and silicon are suitable etching recipes of the process 223 Well established, or suitable recipes can be easily created on the basis of well-known processes by experiment. Thereafter, in some embodiments, the remnants of the mask layer become 209 and possibly the etch stop layer 208 removed by appropriately designed etching procedures. In other embodiments, a thin oxide coating that serves as an etch stop layer in a subsequent anisotropic etch process may be on the remainder of the mask layer 209 and within the opening 211 be formed. In still further embodiments, the further processing may be carried out on the basis of the structure as defined in FIG 2g is shown. That is, a spacer layer may be conformally deposited, for example in the form of a silicon nitride layer, over horizontal regions of the substrate 200 and in particular side walls 211 the opening 211 cover. Thereafter, another anisotropic etch process is performed to remove the material of the spacer layer from the horizontal regions, while at least lower portions of the sidewalls 211 remain covered by the spacer material. Corresponding process techniques are well established, for example for the fabrication of sidewall spacers of transistor elements. Therefore, suitable process recipes can be easily adapted or used.

In einer weiteren anschaulichen Ausführungsform (nicht gezeigt) kann die Maskenschicht 209 weggelassen werden und die Schichten 207 und 208 können für ein direktes Strukturieren der Lackmaske 210 darauf verwendet werden. Danach wird die Öffnung 211 durch einen Trockenätzprozess durch die Schichten 208, 207 und 203 in die Schicht 206 hineingebildet.In another illustrative embodiment (not shown), the mask layer 209 be omitted and the layers 207 and 208 can for a direct structuring of the paint mask 210 be used on it. After that the opening becomes 211 through a dry etching process through the layers 208 . 207 and 203 in the layer 206 into formed.

2h zeigt schematisch das Substrat 200 nach Abschluss des zuvor beschriebenen Abstandselementsherstellungsprozesses. Somit weist das Substrat 200 Seitenwandabstandselemente 212 auf, die beispielsweise aus Siliziumnitrid aufgebaut sind, und die eine Höhe besitzen, um damit zumindest freigelegte Bereiche der Halbleiterschicht 203 abzudecken. Die Höhe der Seitenwandabstandselemente 212 kann durch die Dauer des anisotropen Ätzprozesses gesteuert werden. Danach kann das Substrat 200 gereinigt werden, um damit Oxidbereiche oder Kontaminationen, die auf einer Unterseite 211b der Öffnung 211 gebildet sind, zu entfernen. Beispielsweise kann eine Oxidbeschichtung (nicht gezeigt) vor dem Abscheiden des Abstandsmaterials gebildet worden sein, die als eine Ätzstoppschicht fungierte, um damit nicht unnötigerweise Kristallschäden in der Schicht 206 hervorzurufen. Während dieses Vorreinigungsprozesses kann auch die Maskenschicht 209 entfernt werden, wodurch die Schicht 208 freigelegt wird. Wenn beispielsweise die Maskenschicht 209 aus Siliziumdioxid aufgebaut ist, kann Flusssäure (HF) beim Entfernen der Schicht 209 und oxidierter Bereiche an der Unterseite 211b der Öffnung 211 angewendet werden, ohne im Wesentlichen die Seitenwandabstandselemente 212 und die Schicht 208 auf Grund der hohen Ätzselektivität zwischen Siliziumdioxid und Siliziumnitrid auf der Grundlage von HF zu beeinflussen. Nach der Beendigung des Vorreinigungsprozesses wird das Substrat 200 einem Epitaxiewachstumsprozess unterzogen, um damit Halbleitermaterial in der Öffnung 211 zu bilden, wobei die Unterseitenfläche 211b als eine Schablone verwendet wird, um eine Kristallstruktur zu erhalten, die zu jener der Schicht 206 korreliert ist. 2h schematically shows the substrate 200 after completion of the spacer preparation process described above. Thus, the substrate has 200 Sidewall spacers 212 on, which are constructed, for example, of silicon nitride, and which have a height in order to at least exposed areas of the semiconductor layer 203 cover. The height of the sidewall spacers 212 can be controlled by the duration of the anisotropic etching process. After that, the substrate can 200 be cleaned to allow oxide areas or contaminants on a bottom 211b the opening 211 are formed to remove. For example, an oxide coating (not shown) may have been formed prior to deposition of the spacer material that functioned as an etch stop layer, so as not to unnecessarily damage the crystal in the layer 206 cause. During this pre-cleaning process, the mask layer can also be used 209 be removed, causing the layer 208 is exposed. For example, if the mask layer 209 Made of silicon dioxide, hydrofluoric acid (HF) may be removed when removing the layer 209 and oxidized areas at the bottom 211b the opening 211 be applied without substantially the sidewall spacers 212 and the layer 208 due to the high etch selectivity between silicon dioxide and silicon nitride based on HF. After completion of the pre-cleaning process, the substrate becomes 200 subjected to an epitaxial growth process to allow semiconductor material in the opening 211 to form, with the bottom surface 211b is used as a template to obtain a crystal structure similar to that of the layer 206 is correlated.

2i zeigt schematisch das Halbleitersubstrat 200, wenn dieses einem Epitaxiewachstumsprozess 224 ausgesetzt ist, um damit ein kristallines Halbleitergebiet 217 in der Öffnung 211 zu bilden, wobei das Halbleitergebiet 217 sich zumindest in einer Eigenschaft von der Halbleiterschicht 203 auf Grund der Tatsache unterscheidet, dass die kristallinen Schichten 206, 203 sich zumindest in einer Eigenschaft unterscheiden. In speziellen Ausführungsformen unterscheidet sich das Halbleitergebiet 217 in der kristallographischen Orientierung von der Halbleiterschicht 203. In anderen Ausführungsformen kann sich das Halbleitermaterial des Gebiets 217 von jenem der Schicht 206 unterscheiden, wodurch eine spezifizierte interne Verformung in dem Gebiet 217 auf Grund einer Fehlanpassung des Kristallgitters erzeugt wird, während die Gesamtgitterorientierung im Wesentlichen bewahrt bleibt. Beispielsweise kann die Schicht 206 aus einer Silizium/Germanium- oder Silizium/Kohlenstoff-Verbindung aufgebaut sein, während das Halbleitergebiet 217 im Wesentlichen Silizium aufweist. In diesem Falle kann das Silizium in dem Gebiet 217 mit einem gewissen Betrag an inhärenter Druckspannung oder Zugspannung wachsen. In anderen Ausführungsformen kann das Material in dem Gebiet 217 eine Silizium/Germanium- oder Silizium/Kohlenstoff-Verbindung aufweisen, während die darunter liegende kristalline Schicht 206 aus Silizium mit einer spezifizierten Orientierung aufgebaut ist. Auch in diesem Falle kann das Gebiet 217 mit einem spezifizierten Betrag an interner Druckverformung oder Zugverformung auf Grund der geringen Gitterfehlanpassung der Schicht 206 und des Materials in dem Gebiet 217 gebildet werden. 2i schematically shows the semiconductor substrate 200 if this is an epitaxy growth process 224 is exposed to thereby a crystalline semiconductor region 217 in the opening 211 to form, the semiconductor region 217 at least in one property of the semiconductor layer 203 due to the fact that the crystalline layers 206 . 203 differ in at least one property. In specific embodiments, the semiconductor region differs 217 in the crystallographic orientation of the semiconductor layer 203 , In other embodiments, the semiconductor material of the region may be 217 from that of the layer 206 which causes a specified internal deformation in the area 217 due to a mismatch of the crystal lattice, while the overall lattice orientation is substantially preserved. For example, the layer 206 be made of a silicon / germanium or silicon / carbon compound, while the semiconductor region 217 essentially comprises silicon. In this case, the silicon in the area 217 with a certain amount of inherent compressive stress or Tensile stress grow. In other embodiments, the material may be in the field 217 a silicon / germanium or silicon / carbon compound, while the underlying crystalline layer 206 is constructed of silicon with a specified orientation. Also in this case, the area 217 with a specified amount of internal compression set or tensile strain due to the low lattice mismatch of the layer 206 and the material in the area 217 be formed.

In einer weiteren anschaulichen Ausführungsform (nicht gezeigt) kann der Epitaxiewachstumsprozess 224 bei einer Höhe entsprechend jener der Schicht 204 oder 208 gestoppt werden. Danach kann die Oberfläche des Halbleitermaterials 217 in der Öffnung mittels eines thermischen Prozesses so oxidiert werden, um die Höhe des Materials 217 in der Öffnung 211 auf die Oberfläche der Schicht 203 einzustellen. Da die Oxidationsrate des Materials im Voraus gut bekannt ist, kann der Anteil des Materials 217, der von diesem Prozess aufgebraucht wird, feinfühlig so eingestellt werden, um die gewünschte Höhe zu erreichen. Danach kann die Schicht 208 beispielsweise mittels selektiven Ätzens und/oder CMP entfernt werden. Anschließend können die Schicht 207, wenn diese als eine Oxidschicht vorgesehen ist und das thermischen Oxid des Materials 217 durch eine Nassätzung auf der Grundlage von HF entfernt werden.In another illustrative embodiment (not shown), the epitaxy growth process 224 at a height corresponding to that of the layer 204 or 208 being stopped. Thereafter, the surface of the semiconductor material 217 in the opening by means of a thermal process so oxidized to the height of the material 217 in the opening 211 on the surface of the layer 203 adjust. Since the oxidation rate of the material is well known in advance, the proportion of the material 217 , which is consumed by this process, are sensitively adjusted to reach the desired height. After that, the layer can 208 be removed for example by means of selective etching and / or CMP. Subsequently, the layer can 207 when provided as an oxide layer and the thermal oxide of the material 217 removed by a wet etch based on HF.

Nach dem Abschluss des epitaktischen Wachstumsprozesses 224 kann überschüssiges Material, das auf Bereichen der Schicht 208 gebildet ist, entfernt werden, wodurch die resultierende Struktur auch eingeebnet wird. Somit umfasst das Substrat 200 unterschiedliche kristalline Halbleitergebiete, d. h. die Schicht 202 und das Gebiet 207, die lateral durch die Seitenwandabstandselemente 212 getrennt sind, während die Schicht 206 die „Vollsubstrat-”Eigenschaften eines Halbleitersubstrats liefert, das zur Herstellung von „Halbleitervollsubstrat”-Bauelementen verwendet wird.After completing the epitaxial growth process 224 can excess material on areas of the layer 208 is formed, whereby the resulting structure is also leveled. Thus, the substrate comprises 200 different crystalline semiconductor regions, ie the layer 202 and the area 207 laterally through the sidewall spacers 212 are separated while the layer 206 provides the &quot; solid substrate &quot; properties of a semiconductor substrate used to make &quot; semiconductor bulk substrate &quot; components.

2j zeigt schematisch das Substrat 200 in einem weiter fortgeschrittenen Herstellungsstadium, wobei die Reste der Schicht 208, d. h. der Bereich der Schicht 208, der nicht von dem vorhergehenden CMP-Prozess entfernt wird, und die Schicht 207 entfernt sind. Ferner sind Isolationsstrukturen 202 an Positionen gebildet, an denen die Seitenwandabstandselemente 212 angeordnet sind, so dass die Isolationsstrukturen 202, die in Form von flachen Grabenisolationen vorgesehen sind, ein Gebiet 205a definieren, das das Halbleitergebiet 217 mit einschließt, und das auf einem Teil der Schicht 206 gebildet ist. Das Gebiet 205a ist lateral von einem Gebiet 205b, das Bereiche der Schicht 203 enthält, getrennt und ist auf einem Teil der Schicht 206 gebildet, wobei beide Arten von Gebieten 205a, 205b kristalline Halbleitergebiete repräsentieren, die die Kriterien eines Substrats zur Herstellung von „Vollsubstrat-”Bauelementen erfüllen, da beide Gebiete 205a, 205b auf einer gemeinsamen kristallinen Schicht 206 gebildet sind, die in speziellen Ausführungsformen den oberen Teil des Substrats 201a repräsentieren kann, wenn dieses in Form eines kristallinen Vollsubstrats bereitgestellt ist. 2y schematically shows the substrate 200 at a more advanced stage of manufacture, with the remainders of the layer 208 ie the area of the layer 208 which is not removed from the previous CMP process, and the layer 207 are removed. Furthermore, isolation structures 202 formed at positions where the sidewall spacers 212 are arranged so that the isolation structures 202 , which are provided in the form of shallow trench isolations, an area 205a define that the semiconductor region 217 and that on a part of the layer 206 is formed. The area 205a is lateral to one area 205b , the areas of the layer 203 contains, separated and is on a part of the layer 206 formed, with both types of areas 205a . 205b crystalline semiconductor regions that meet the criteria of a substrate for the production of "full-substrate" devices, since both areas 205a . 205b on a common crystalline layer 206 formed in special embodiments, the upper part of the substrate 201 when provided in the form of a crystalline bulk substrate.

2k zeigt schematisch ein Halbleiterbauelement 250, das das Substrat 200 aufweist, wie es in 2j gezeigt ist. Das Halbleiterbauelement 250 umfasst ein erstes Transistorelement 251a, das in und auf dem ersten Gebiet 205a gebildet ist, und ein zweites Transistorelement 215b, das in und auf dem zweiten Gebiet 205b gebildet ist. Wie zuvor erläutert ist, können die Transistorelemente 251a, 251b auf der Grundlage einer Herstellungs- und Messstrategie entsprechend den Kriterien gebildet werden, die Halbleitervollsubstraten entsprechen, wodurch die Möglichkeit geschaffen wird, Prozess- und Messstrategien anzuwenden oder zu entwickeln, die für beide Arten von Transistoren 251a und 251b gelten, ohne dass zwischen SOI-Strategien und Vollsubstratbauelementstrategien zu unterscheiden ist, wie dies in den konventionellen Lösungen der Fall ist. Beispielsweise kann das Gebiet 205a in speziellen Ausführungsformen ein Siliziumgebiet mit einer (110) oder einer (100) Orientierung repräsentieren, so dass das erste Transistorelement 251a einen p-Kanaltransistor bzw. einen n-Kanaltransistor repräsentieren kann, um damit dessen Leistungsvermögen auf Grund der erhöhten Löcherbeweglichkeit bzw. Elektronenbeweglichkeit zu verbessern. In ähnlicher Weise kann das Gebiet 205b ein Siliziumgebiet mit einer (100) oder einer (110) Orientierung repräsentieren, d. h. einer Orientierung, die sich von jener des Gebiets 105a unterscheidet, so dass vorzugsweise das Transistorelement 251b einen n-Kanaltransistor bzw. einen p-Kanaltransistor darstellen kann. In anderen Ausführungsformen können sich die Gebiete 205a, 205b zusätzlich oder alternativ durch andere Eigenschaften voneinander unterscheiden, etwa der Halbleitermaterialart und/oder der intrinsischen Verformung in den Gebieten 205a, 205b. 2k schematically shows a semiconductor device 250 that the substrate 200 has, as it is in 2y is shown. The semiconductor device 250 comprises a first transistor element 251a that in and on the first field 205a is formed, and a second transistor element 215b that in and on the second area 205b is formed. As previously explained, the transistor elements 251a . 251b are formed on the basis of a manufacturing and measurement strategy according to the criteria corresponding to semiconductor bulk substrates, thereby providing the opportunity to apply or develop process and measurement strategies common to both types of transistors 251a and 251b without distinguishing between SOI strategies and full substrate device strategies, as in conventional solutions. For example, the area 205a in particular embodiments, represent a silicon region having a (110) or a (100) orientation, such that the first transistor element 251a may represent a p-channel transistor and an n-channel transistor, respectively, in order to improve its performance due to the increased hole mobility or electron mobility. Similarly, the area 205b represent a silicon region having a (100) or (110) orientation, ie, an orientation different from that of the region 105a differs, so that preferably the transistor element 251b can represent an n-channel transistor and a p-channel transistor. In other embodiments, the areas may 205a . 205b additionally or alternatively by other properties differ from each other, such as the semiconductor material type and / or the intrinsic deformation in the areas 205a . 205b ,

Ferner können die Gebiete 205a und 205b, obwohl sie so gezeigt sind, dass diese aktiven Transistorgebieten entsprechen, in anderen Ausführungsformen größere Bereiche innerhalb eines Chipgebiets des Substrats 200 entsprechen, oder diese können selbst einen ausgedehnten Bereich des Substrats 200 repräsentieren, das eine Vielzahl von Chipgebieten aufweist. Auf diese Weise kann das Bauteilverhalten in einer „globaleren” Weise über das Substrat 200 hinweg so angepasst werden, um gewissen Substratbereichen oder Chipbereichen spezielle „Substrateigenschaften” zu verleihen.Furthermore, the areas 205a and 205b although shown as corresponding to these active transistor regions, in other embodiments, larger regions within a chip region of the substrate 200 or they may themselves cover an extended area of the substrate 200 representing a plurality of chip regions. In this way, the device behavior can be "more global" across the substrate 200 be adapted to impart specific "substrate properties" to certain substrate areas or chip areas.

Es gilt also: Die vorliegende Erfindung stellt eine Technik bereit, die die Herstellung von „vollsubstratartigen” Trägern ermöglicht, die kristalline Halbleitergebiete mit unterschiedlichen Eigenschaften enthalten, insbesondere mit unterschiedlichen kristallographischen Orientierungen, wodurch die Möglichkeit der Herstellung von Halbleiterbauelementen auf der Grundlage einer einzelnen Transistorarchitektur ermöglicht wird. Auf diese Weise können bestehende Prozesstechniken und Messverfahren und auch zukünftige Entwicklungen für Prozesstechniken und Messverfahren, die in äußerst modernen Halbleiterbauelementen einzusetzen sind, die Halbleitergebiete mit unterschiedlichen Eigenschaften erfordern, deutlich vereinfacht werden im Vergleich zu konventionellen Lösungen. Dafür können fortschrittliche Scheibenverbundtechniken vorteilhaft eingesetzt werden, um zwei Halbleiterschichten mit unterschiedlichen Eigenschaften in direktem Kontakt zueinander herzustellen, die dann so weiterbearbeitet werden können, um das erforderliche Halbleitervollsubstrat mit unterschiedlichen kristallographischen Eigenschaften zu erhalten.Thus, the present invention provides a technique that enables the fabrication of "all-substrate" carriers containing crystalline semiconductor regions having different properties, particularly different crystallographic orientations, thereby enabling the possibility of fabricating semiconductor devices based on a single transistor architecture becomes. In this way, existing process techniques and measurement techniques as well as future developments for process techniques and measurement techniques to be used in state-of-the-art semiconductor devices that require semiconductor regions with different characteristics can be significantly simplified compared to conventional solutions. For this, advanced disc bonding techniques can be advantageously used to make two semiconductor layers having different properties in direct contact with each other, which can then be further processed to obtain the required bulk semiconductor substrate having different crystallographic properties.

Claims (7)

Substrat zur Herstellung von Transistorelementen mit: einer kristallinen Halbleiterschicht; einem ersten kristallinen Halbleitergebiet, das auf der kristallinen Halbleiterschicht gebildet ist und eine erste Eigenschaft aufweist, die eine kristallographische Orientierung und/oder eine Halbleitermaterialart und/oder eine intrinsische Verformung repräsentiert; einem zweiten kristallinen Halbleitergebiet, das auf der kristallinen Halbleiterschicht gebildet ist und eine zweite Eigenschaft, die sich von der ersten Eigenschaft unterscheidet, aufweist und eine kristallographische Orientierung und/oder eine Halbleitermaterialart und/oder eine intrinsische Verformung repräsentiert; und einer Flachgrabenisolationsstruktur, die lateral das erste und das zweite Halbleitergebiet trennt.Substrate for the production of transistor elements with: a crystalline semiconductor layer; a first crystalline semiconductor region formed on the crystalline semiconductor layer and having a first characteristic representing a crystallographic orientation and / or a semiconductor material type and / or an intrinsic deformation; a second crystalline semiconductor region formed on the crystalline semiconductor layer and having a second property different from the first characteristic and representing a crystallographic orientation and / or a semiconductor material type and / or an intrinsic deformation; and a shallow trench isolation structure laterally separating the first and second semiconductor regions. Substrat nach Anspruch 1, wobei die erste Eigenschaft eine erste kristallographische Orientierung repräsentiert und wobei die zweite Eigenschaft eine zweite kristallographische Orientierung repräsentiert, die sich von der ersten kristallographischen Orientierung unterscheidet.The substrate of claim 1, wherein the first property represents a first crystallographic orientation and wherein the second property represents a second crystallographic orientation that differs from the first crystallographic orientation. Substrat nach Anspruch 1, wobei die kristalline Halbleiterschicht aus Halbleitermaterial aufgebaut ist, das von der gleichen Art ist und das die gleiche Eigenschaft aufweist, wie das Halbleitermaterial des ersten oder des zweiten Halbleitergebiets.A substrate according to claim 1, wherein said crystalline semiconductor layer is composed of semiconductor material which is of the same kind and which has the same property as the semiconductor material of said first or second semiconductor region. Substrat nach Anspruch 3, wobei das erste und das zweite Halbleitergebiet Silizium mit einer (110) bzw. einer (100) Orientierung aufweisen.The substrate of claim 3, wherein the first and second semiconductor regions comprise silicon having a (110) and a (100) orientation, respectively. Substrat nach Anspruch 4, wobei eine Dicke des ersten und des zweiten kristallinen Halbleitergebiets ungefähr 100 nm oder weniger beträgt.The substrate of claim 4, wherein a thickness of the first and second crystalline semiconductor regions is about 100 nm or less. Substrat nach Anspruch 1, wobei die kristalline Halbleiterschicht ein Teil eines Halbleitervollsubstrats ist.The substrate of claim 1, wherein the crystalline semiconductor layer is a part of a semiconductor bulk substrate. Substrat nach Anspruch 6, wobei das Halbleitervollsubstrat ein Siliziumsubstrat mit einer (110) Orientierung oder einer (100) Orientierung ist.The substrate of claim 6, wherein the semiconductor bulk substrate is a silicon substrate having a (110) orientation or (100) orientation.
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* Cited by examiner, † Cited by third party
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