DE102004061830A1

DE102004061830A1 - Viterbi decoder efficiency improving method for orthogonal frequency division modulation, involves predicting interference in decoded bit sequence due to error while decoding received signal by quality detection device

Info

Publication number: DE102004061830A1
Application number: DE200410061830
Authority: DE
Inventors: Alain Chiodini; Jérôme Vanthournout
Original assignee: NewLogic Technologies GmbH
Current assignee: Wipro Ltd
Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2006-07-27
Anticipated expiration: 2024-12-23
Also published as: DE102004061830B4

Abstract

The method involves performing branch metrics computation on received data by a calculator (12). Paths for conditions of the Trellis of the Viterbi algorithm are stored, where the path is a bit sequence with decoded bits. Interference in the decoded bit sequence due to an error is predicted by a quality detection device while decoding a received signal and signal receiving process is terminated upon prediction of the interference. An independent claim is also included for a Viterbi decoder including a quality detection device.

Description

Gebiet der ErfindungTerritory of invention

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Verbesserung der Leistungsfähigkeit eines Viterbi Decoders und ein Viterbi Decoder zum Einsatz dieses Verfahrens entsprechend der Präambel der Patentansprüche.The The present invention relates to a method for improvement the efficiency a Viterbi decoder and a Viterbi decoder to use this Procedure according to the preamble of the claims.

Technischer Hintergrund und Diskussionen des bisherigen Stands der Techniktechnical Background and discussions of the prior art

Die Empfang und die Demodulation von eingehenden des mittels orthogonalem Frequenzmultiplex (OFDM) modulierten Datenpaketen durch einen Empfänger (z. B. einen WLAN-Empfänger), macht das Zusammenwirken verschiedener funktionaler Einheiten im Empfänger notwendig. Das Frequenzmultiplexing (FDM) ist eine Technologie, welche eine Vielzahl von Signal simultan über ein geteiltes Medium, wie einen Draht oder eine Radiowelle, aussendet. In einem solchen System moduliert der Sender ein separates Signal in separate Frequenzbänder und die resultierenden modulierten Signale werden aufsummierten, um ein einziges Signal im Zeitbereich zu erhalten. Die OFDM-Breitbandspektrum-Technologie verteilt die Daten über eine große Zahl von Trägern, welche voneinander in präzise eingeteilten Frequenzen beabstandet sind. Dieser Abstand hat eine „Orthogonalität" zur Folge. Dadurch wird in dieser Technik die Modulation von anderen Frequenzen als die jeweils eigene unterbunden. Die Vorteile von OFDM sind eine hohe spektrale Effizienz, eine geringe Störneigung zu HF-Interferenzen und eine geringe Mehrwegausbreitungsbeeinflussung. Dieses ist hilfreich, weil ein typisches, erdgebundenes Aussendeszenario eine Mehrwegausbreitung (z. B. das ausgestrahlte Signal erreicht den Empfänger über eine Vielzahl von unterschiedlich langen Wegen) einschließt. Da die vielfältigen Versionen des Signals mit den Produkten anderer Störquellen überlagert sind, (was sich in der Intersymbolinterferenz (ISI) niederschlägt) bedeutet, dass die Ursprungsinformation nur schwer zu extrahieren ist.The Reception and demodulation of incoming by means of orthogonal Frequency Division Multiplexing (OFDM) modulated data packets by a receiver (e.g. A WLAN receiver), makes the interaction of different functional units in the receiver necessary. Frequency Division Multiplexing (FDM) is a technology which a variety of signal simultaneously over a shared medium, such as a wire or radio wave. In such a system The transmitter modulates a separate signal into separate frequency bands and the resulting modulated signals are summed up to to get a single signal in the time domain. The OFDM broadband spectrum technology distributes the data over a big number of carriers, which of each other in precise divided frequencies are spaced. This distance results in an "orthogonality" in this technique the modulation of frequencies other than the each own prevented. The benefits of OFDM are high spectral efficiency, a low susceptibility to RF interference and a low multipath propagation influence. This is helpful because a typical, earthbound, outdoor scenario is multipath propagation (eg the radiated signal reaches the receiver via a Variety of paths of different lengths). Because the diverse Versions of the signal overlaid with the products of other sources of interference are (what is reflected in intersymbol interference (ISI)), that the source information is difficult to extract.

Im Allgemeinen werden OFDM modulierte Signale in konventionelle, modulierte Signale eingebetteten, welche am Besten mittels eines Viterbi Decoders decodierte werden können. Der Viterbi Decoder besteht im Allgemeinen aus einem Zweigmetrikkalkulator zum Empfangen von empfangenen digitalen Daten und der Ausführung einer Zweigmetrikkalkulation, einer ACS Addier-Vergleich-Auswahl Einheit zur Bestimmung des überlebenden Pfades und einem Pfadspeicher zur Speicherung des überlebenden Pfades für jeden einzelnen Zustand und seine dazu korrespondierenden Informationssequenzen. Ein Viterbi Decoder ist ein maximum likelihood Decoder, welcher in dem Trellis Diagramm alle Pfade mit der empfangenen Sequenz vergleicht und diejenigen auswählt, welche der in der Distanz der Empfangssequenz am Nächsten sind. Der Viterbi Algorithmus hat eine zusätzliche Qualität, dass jeder überlebende, welcher rückverfolgt wird, sich über eine angemessene Anzahl von Zeiteinheiten mit dem maximum likelihood Pfad überschneidet. Dafür speichert der Decoder für jeden Status das Ergebnis der „besten Pfad Selektion" und benutzt diese Informationen zur Durchführung einer Rückverfolgungsoperation, welche den überlebenden Pfad enthüllt. Der zum Schluss ausgewählte Pfad soll dann von jedem überlebenden Pfaden ausgewählt werden, wenn in der Vorgeschichte eine geeignete Anzahl von vergangenen Zeiteinheiten vorgesehen ist. Die Speicherung von überlebenden und die Auswahl von endgültigen Pfaden werden in dem Pfadspeicher ausgeführt. Die Aufgaben des Pfadspeichers sind eine gegebene Anzahl von überlebenden zu speichern, und die mit höchster Wahrscheinlichkeit decodierten Bits auszuwählen. Der Pfadspeicher kann einen so genannten Registeraustauschalgorithmus, (REA) zur Bedienung der überlebenden Pfade vorsehen.in the Generally, OFDM modulated signals are converted into conventional, modulated ones Embedded signals, which are best by means of a Viterbi decoder can be decoded. The Viterbi decoder generally consists of a branch metric calculator for receiving received digital data and execution of a Branch metric calculation, an ACS adder comparison selection unit for determining the survivor Path and a path memory for storing the survivor Path for every single state and its corresponding information sequences. One Viterbi decoder is a maximum likelihood decoder, which in the Trellis diagram compares all paths with the received sequence and picking those which are closest to each other in the distance of the reception sequence. The Viterbi algorithm has an extra quality that every survivor, which one traced will be over a reasonable number of time units with the maximum likelihood Path overlaps. Save for that the decoder for each status the result of the "best Path selection "and uses this information to perform a tracing operation, which the survivor Path revealed. The last selected Path should then be survived by everyone Paths selected be, if in the prehistory a suitable number of past Time units is provided. The storage of survivors and the selection of final paths are executed in the path memory. The tasks of the path memory are a given number of survivors save, and the highest To select probability decoded bits. The path memory can a so-called Register Exchange Algorithm, (REA) to service the survivors Provide paths.

Weil der Empfangsprozess eine signifikante Menge an Energie aufnimmt und die den meisten Empfängerressourcen monopolisiert, sollte der Empfänger diesen Vorgang nicht unnötig Durchführung, z. B. wenn eine Bitnutzlast eventuell von Fehlern durchsetzt ist, und als Resultat davon, gelöscht werden muss. Es ist deswegen wünschenswert, den Empfänger mit Mitteln auszustatten, welche sowohl die Decodierleistungsfähigkeit des Viterbi Decoders erhöhen und im Gegenzug in einem höheren Grade der Zuverlässigkeit das Auftreten von Fehler durchsetzen decodierte Sequenzen, zum Zwecke des, wenn dieses notwendig ist, vorzeitigen Abbruches des Empfangsprozesses aufspürt.Because the receiving process absorbs a significant amount of energy and the most receiver resources monopolized, should the recipient this process is not unnecessary Implementation, z. B. if a bit payload is possibly interspersed with errors, and as a result, deleted must become. It is therefore desirable the recipient equipped with means that both the decoding performance of the Viterbi decoder and in return in a higher Grade of reliability the occurrence of errors enforce decoded sequences, for the purpose if necessary, premature termination of the reception process tracking.

Dazu bestehen bereits Schemata, welche im Betrieb die Bitfehlerrate (BER) des Viterbi Decodierten Bitdatenstroms auswerten, jedoch ist diese als nicht zuverlässig bekannt.To already exist schemes, which in operation the bit error rate (BER) of the Viterbi decoded bitstream, but this is as not reliable known.

US Pat. 6,058,501 bezieht sich auf eine Fehlererkennungsvorrichtung für Viterbi Decoder. Der Fehlererkennungsblock, welcher durch diese Patentveröffentlichung dargestellt ist, wertet die Pfadmetrik aus, um so durch die Viterbi Decodierung und in Einklang damit, an Hand einer Schwelle entscheidet, ob ein Bitfehler vorliegt oder nicht.US Pat. 6,058,501 relates to an error detection device for Viterbi Decoder. The error detection block, which by this patent publication is illustrated evaluates the path metric so as to pass through the Viterbi Decoding and in accordance with it, deciding on the basis of a threshold whether a bit error exists or not.

US Pat. 5,987,631 offenbart eine Vorrichtung zur Messung der Bitfehlerrate unter Benutzung eines Viterbi Decoders. Das Bitfehlerratenverhältnis wird durch die Benutzung eines zyklischen Redundanzprüfungs (Cyclic Redundancy Check – CRC) Codes, welcher in die empfangen Daten eingeflossen ist, überprüft.US Pat. No. 5,987,631 discloses an apparatus for measuring bit error rate using a Viterbi decoder. The bit error rate ratio is determined by the use of a Cyclic Redundancy Check (CRC) code which has been incorporated into the received data. checked.

US Patent 4,606,027 lehrt einen Fehlererkennungsapparat unter Benutzung eines Viterbi Decoders.US U.S. Patent 4,606,027 teaches an error detection apparatus using a Viterbi decoder.

Offenbarung der Erfindungepiphany the invention

Es ist die Aufgabe der vorliegende Erfindung ein Verfahren zur Verbesserung der Leistungsfähigkeit eines Viterbi Decoders und einen Viterbi Decoder, welcher dieser Verfahren einsetzt, vorzusehen, wobei die Decodierleistungsfähigkeit durch die Vorhersage von auftretenden Fehler durchsetzten decodierten Bitnutzdaten verbessert wird.It the object of the present invention is a method for improvement the efficiency a Viterbi decoder and a Viterbi decoder, which this Provided method, wherein the decoding efficiency decoded by the prediction of occurring errors interspersed Bit benefit data is improved.

Diese Aufgabe wird gelöst durch ein Verfahren und eine Vorrichtung, welche die technischen Maßnahmen umfasst, welche in den unabhängigen Patentansprüchen vorgestellt sind.These Task is solved by a method and a device which the technical measures which is presented in the independent claims are.

Das Verfahren zur Verbesserung der Leistungsfähigkeit ein Viterbi Decoders ist gekennzeichnet durch die Vorhersage, ob eine decodierte Bitsequenz mit Fehlern durchsetzt ist, derweil das empfangene Signal sich weiterhin im Prozess der Decodierung befindet. Vorzugsweise werden der, in der Durchführung befindliche Viterbi Decodierprozess, und andere dazu bezogene Prozesse vorzeitig abgebrochen, wenn festgestellt wird, dass die decodierte Bitsequenz mit Fehlern durchsetzt ist. Dieses Vorgehen spart Verarbeitungszeit und Energie ein, und führt damit zu einer verbesserten Leistungsfähigkeit des Empfängers.The Method for improving the performance of a Viterbi decoder is characterized by the prediction of whether a decoded bit sequence Meanwhile, the received signal continues to be corrupted located in the process of decoding. Preferably, the, in the implementation Viterbi decoding process, and other related processes aborted prematurely if it is determined that the decoded bit sequence interspersed with mistakes. This procedure saves processing time and energy, and leads thus improving the performance of the receiver.

Zusammengefasst besteht die Idee der vorliegenden Erfindung darin, eine Entscheidung über die Gesamtqualität eines empfangenen Pakets durch Prüfung der Entfaltung in einem Viterbi decodierte Prozesses aufgrund der ersten Daten tragenden Symbolen zu treffen.Summarized the idea of the present invention is to make a decision on the overall quality a received packet by checking the unfolding in one Viterbi decoded process due to the first data-bearing symbols hold true.

Bevorzugte Ausführungsformen und vorteilhafte Eigenschaften der Erfindung werden in den abhängigen Verfahrens- und Vorrichtungsansprüchen beschrieben.preferred embodiments and advantageous features of the invention are described in the dependent process and device claims.

Die vorliegende Erfindung geht ursprünglich von einer grafischen Repräsentation der Matrix aus, welche die überlebenden Pfade umfasst. Aus dieser grafischen Darstellung wird es schon mit dem bloßen Augen ersichtlich, dass seine jüngsten Spalten dazu herangezogen werden können, eine einfacher Maßzahl für die Qualität der dedizierten Bitsequenz heranzuziehen, welche dazu benutzt werden kann, um zu entscheiden, ob eine decodierte Bitsequenz fehlerfrei ist, so wie es in der folgenden Beschreibung erklärt werden wird.The The present invention is originally from a graphical representation the matrix, which are the survivors Includes paths. From this graphical representation it is already with the naked eye seen that his youngest Columns can be used, a simple measure of the quality of the dedicated Bit sequence, which can be used to decide whether a decoded bit sequence is error free, such as it will be explained in the following description.

Kurze Beschreibung der ZeichnungShort description the drawing

Ein bevorzugtes Beispiel für einen Viterbi Decoder, entsprechend der vorliegenden Erfindung, wird nun mit Bezug auf die beigefügten Zeichnungen beschrieben:One preferred example of a Viterbi decoder according to the present invention now with reference to the attached Drawings described:

1 ist ein Blockdiagramm, welches die genereller Anordnung des Viterbi Decoders zeigt. 1 is a block diagram showing the general arrangement of the Viterbi decoder.

2 ein schematisches Blockdiagramm des Pfadspeichers der Schaltung und der Qualitätsdetektionsvorrichtung nach vorliegende Erfindung. 2 a schematic block diagram of the path memory of the circuit and the quality detection device according to the present invention.

3 stellt den Inhalt der Matrix T dar, wenn ein hoch qualitatives Signal decodiert wird. 3 represents the content of the matrix T when a high quality signal is decoded.

4 stellt den Inhalt der Matrix T dar, wenn ein niedrig qualitatives Signal decodiert wird. 4 represents the content of the matrix T when a low-quality signal is decoded.

Beschreibung der bevorzugten Ausführungsformdescription the preferred embodiment

Die am Besten geeignete Stelle zur Implementierung eines Fehlerprediktors ist offensichtlich der Viterbi Decoder. 1 ist ein Blockschaltbild, welches die Anordnung eines Viterbi Decoders 10 darstellt. Der Viterbi Decoder 10 besteht im Wesentlichen aus einem Zweigmetrikkalkulator 12 zur Aufnahme der empfangenen digitalen Daten und zur Durchführung von Zweigmetrikberechnungen, einer ACS Addier-Vergleich-Auswahl Einheit 14 zum Auswählen des "überlebenden" Pfads, einem Pfadspeicher 16 zur Speicherung des überlebenden Pfads, des jeweiligen Zustandes oder ihrer korrespondierenden Informationssequenz und einem Pfadmetrikspeicher 18 zur Speicherung ihrer Metrik.The most suitable place to implement an error predictor is obviously the Viterbi decoder. 1 is a block diagram showing the arrangement of a Viterbi decoder 10 represents. The Viterbi decoder 10 consists essentially of a branch metric calculator 12 for receiving the received digital data and for performing branch metric calculations, an ACS adder comparison selection unit 14 to select the "surviving" path, a path memory 16 for storing the surviving path, the respective state or its corresponding information sequence and a path metric memory 18 to store their metric.

Der Zweigmetrikkalkulator 12 bestimmt die Distanz der m-ten Subsequenz der empfangenen Sequenz für alle Zweige, welche mit dem m-ten Zustandsstatus zu dem (m + 1)-ten Zustandsstatus des Trellis des Viterbi Algorithmus verknüpft sind. Die ACS Einheit 14 addiert diese Distanzen zu der Metrik des m-ten Statuszustandes und den Metrikkandidaten für den (m + 1)ten Statuszustandes im Vergleich zu den Metrikkandidaten zu erhalten, und wählt das Minimum der Metrikkandidaten für jeden Status im (m + 1)ten Zustand als überlebender Pfad. Der Pfadspeicher 16 speichert den überlebenden Pfad oder Informationssequenzen, welche zu diesem überlebenden Pfad korrespondieren.The branch metric calculator 12 determines the distance of the mth subsequence of the received sequence for all branches associated with the mth state status to the (m + 1) th state state of the trellis of the Viterbi algorithm. The ACS unit 14 adds these distances to the mth state state metric and the metric candidate for the (m + 1) th state state compared to the metric candidates, and selects the minimum of metric candidates for each state in the (m + 1) th state as the survivor Path. The path memory 16 stores the surviving path or information sequences corresponding to this surviving path.

Die Verbesserung entsprechend der vorliegenden Erfindung ist im Rahmen des Registeraustauschalgorithmus (REA) entwickelt worden, welcher einer von zwei wohlbekannten Variationen des Viterbi Algorithmus in seiner Implementation ist. Die Beschreibung der Details der prinzipiellen Betriebsweise der REA liegt außerhalb des Blickfeldes diese Beschreibung, und es ist anzunehmen, dass Fachleute, welche dieses lesen ein Grundwissen auf dem Gebiet der REA Algorithmen haben.The improvement according to the present invention has been developed within the Register Exchange Algorithm (REA), which is one of two well-known variations of the Viterbi algorithm in its implementation. The description of the details of the basic operation The REA is outside the field of view of this description, and it is likely that professionals who read this have a basic knowledge in the field of REA algorithms.

Implementationsgemäß benutzt der REA zwei Speicherarrays zur Decodierung des empfangenen Datenstroms: den Pfadmetrikspeicher 18, welcher die angesammelten Pfadmetriken für jeden möglichen Zustand, welcher durch den Schaltungencoder zu einer gegebenen Zeitinstanz vorgegeben enthält, und den Pfadspeicher 16, welcher die neue angeordneten überlebenden Pfade enthält. Ein Pfad ist eine Bitsequenz, welche aus einander angereihten decodierten Bits und ihren zugehörigen jeweiligen Zuständen besteht.By implementation, the REA uses two memory arrays to decode the received data stream: the path metric memory 18 which stores the accumulated path metrics for each possible state specified by the circuit encoder at a given time instance and the path memory 16 which contains the new arranged surviving paths. A path is a bit sequence consisting of concatenated decoded bits and their associated respective states.

Wie in 2 gezeigt, besteht der Pfadspeicher 16 aus einem Array T, welches aus einer rechteckigen Bitmatrix mit M-Reihen besteht, korrespondieren zu der Gesamtanzahl der möglichen Zustände, und n-Spalten, wobei N der laufende Rückverfolgungswert (Trace Back) ist. Als ein praktisches Beispiel benutzen wir die Werte M=64 und N=56.As in 2 shown is the path memory 16 An array T consisting of a rectangular bit matrix of M rows corresponds to the total number of possible states, and n columns, where N is the current trace back value. As a practical example we use the values M = 64 and N = 56.

Zur Vereinfachung soll der Speicherarray T als ein spaltenweise angeordneter FIFO Speicher (First in First out Speicher) angeordnet sein: jede Spalte des Feldes ist assoziiert mit einer gegebenen Zeitinstanz und ist durchnummeriert von 0 (die Jüngste) bis 55 (die Älteste). Das Array T wird wie folgt aktualisiert: für jedes Paar von Softbits, welche an dem Decodereingang anliegen, werden die Spalten 0 – 54 um einen Schritt verschoben, z. B. zum Beispiel um eine Zeitinstanz in die Vergangenheit hin, diese werden dadurch zu den Spalten von 1 bis 55, während Spalte 0 mit den neuesten erhältlichen, decodierten Bits aufgefüllt wird. Mit der nächsten Stufe werden die Pfadänderungen durch den Bitinhalt, welcher in der Spalten 0 bis zum Rest von T enthalten sind, eingefädelt.to Simplification is the memory array T as a column-wise arranged FIFO memory (first in first out memory) can be arranged: each column of the field is associated with a given time instance and is numbered from 0 (the youngest) to 55 (the oldest). The array T is updated as follows: for each pair of soft bits, which are applied to the decoder input, the columns 0-54 are in order moved a step, z. For example, a time instance into the past, these become the columns of 1 to 55 while Column 0 with the latest available, filled with decoded bits becomes. With the next Stage become the path changes by the bit content which is in column 0 to the remainder of T are threaded.

In den konventionellen REA Implementation wird für das decodierten Bit das erste Bit der Spalte 55 benutzt.In the conventional REA implementation becomes the first for the decoded bit Bit of column 55 used.

Die Erfindung basiert auf der folgenden Beobachtung: wenn die decodierte Bitsequenz fehlerfrei ist, ist die älteste Spalte der Matrix T sehr wahrscheinlich homogen Bitweise verteilt, zum Beispiel sind alle Bits in der Spalte 55 ähnlich verteilt wie die Werte, welche in 3 dargestellt sind. Mit anderen Worten kann das Array T anschaulich verglichen werden mit einem Baum, welcher einen hohen und schmalen Stamm hat, korrespondieren zu der ältesten Spalte, und eine schmale Krone, korrespondieren zu den jüngsten Spalten.The invention is based on the following observation: if the decoded bit sequence is error free, the oldest column of the matrix T is very likely to be homogeneously bitwise distributed, for example all the bits in column 55 are similarly distributed as the values in 3 are shown. In other words, the array T can be graphically compared with a tree having a tall and narrow stem corresponding to the oldest column, and a narrow crown corresponding to the youngest columns.

Umgekehrt ist es so, dass wenn die decodierte Bitsequenz mit Fehlern durchsetzt ist, ist es sehr wahrscheinlich ist, dass die älteste Spalte des Array T bitweise inhomogen ist, z. B. die Bits in der Spalte 55 werden sehr unregelmäßige Werte aufweisen. In diesem Fall sieht der Stamm (älteste Spalte) zertrümmert aus oder existiert nicht, während die Krone (jüngste Spalte) den gesamten Bereich zu besetzen scheint, wie in 4 dargestellt ist.Conversely, if the decoded bit sequence is interspersed with errors, it is very likely that the oldest column of the array T is bit-wise inhomogeneous, e.g. For example, the bits in column 55 will have very irregular values. In this case, the trunk (oldest column) looks smashed or does not exist, while the crown (most recent column) seems to occupy the entire area, as in 4 is shown.

3 und 4 sind die zu dem Wert Null korrespondierenden Bits dunkel hinterlegt, während die zu dem Wert 1 korrespondierenden Bits hell unterlegt sind. 3 and 4 For example, the bits corresponding to the value zero are highlighted, while the bits corresponding to the value 1 are highlighted.

Entsprechend der Erfindung wird diese Beobachtung eingesetzt, um die Decodierleistung zu erhöhen. Die Decoderschaltung schließt eine Decisionschaltung 20 ein, welche im Wesentlichen ein n-Bit Addierer 42 und Komparatorschaltung 24 (Schwellwertschaltung) umfasst. Zuerst werden alle Bits in der ältesten Spalte N (Spalte 55) addiert, z. B. wird die Anzahl der nicht Null gesetzten Bits evaluiert. Dann anschließend wird die resultierende Summe Σ der nicht Null gesetzten Bits verglichen mit der Schwelle, welche vorzugsweise die Hälfte der Anzahl von Zuständen ist, z. B. M/2 = 32. Wenn Σ größer ist als 32, gibt der Komparator 24 eine logische 1 aus, jedoch wenn Σ kleiner oder gleich 32 ist, gibt der Komparator eine logische 0 aus. Das decodierte Bit korrespondiert mit dem Ausgangssignal.According to the invention, this observation is used to increase the decoding performance. The decoder circuit completes a decision circuit 20 which essentially comprises an n-bit adder 42 and comparator circuit 24 (Threshold circuit) includes. First, all bits in the oldest column N (column 55) are added, e.g. For example, the number of non-zero bits is evaluated. Then, subsequently, the resulting sum Σ of the non-zero bits is compared with the threshold, which is preferably one-half the number of states, e.g. For example, M / 2 = 32. If Σ is greater than 32, the comparator returns 24 is a logical 1, but if Σ is less than or equal to 32, the comparator outputs a logical 0. The decoded bit corresponds to the output signal.

Bei der Betrachtung der Qualität der decodierten Bitsequenz kann ein einfaches Gütekriterium durch die Zuführung der Summe Σ zu einem Qualitätsdetektor 26 erhalten werden. In dem Qualitätsdetektor 26 wird der Wert Θ = |Σ – M/2| = |Σ – 32| kalkuliert und über einige aufeinander folgende datentragende Symbole gemittelt, um die Qualität des Signal zu bewerten.When considering the quality of the decoded bit sequence, a simple quality criterion can be obtained by adding the sum Σ to a quality detector 26 to be obtained. In the quality detector 26 the value Θ = | Σ - M / 2 | = | Σ - 32 | calculated and averaged over several consecutive data-bearing symbols to evaluate the quality of the signal.

Wenn das Signal von guter Qualität ist, ist der Wert Σ entweder nahe (wenn nicht sogar gleich) Null oder 63 und deshalb konvergiert der Wert Θ gegen 32.If the signal of good quality is, the value Σ is either close (if not equal) to zero or 63 and therefore converges the value Θ against 32nd

Wenn das Signal nun umgekehrt von niedriger Qualität ist, wird Σ sehr nahe bei 32 sein, deshalb konvergiert der Wert Θ gegen Null.If conversely, the signal is inversely of low quality, Σ becomes very close at 32, therefore, the value Θ converges to zero.

Der Wert Θ ist ein bedeutende Indikator zur Bestimmung, ob es einen Wert hat den Decodierungsprozess für den Rest des Paketes weiterzuführen. Nach einem gewissen Zeitablauf kann Θ mit einer vorbestimmten Schwelle verglichen werden. Wenn die Qualität des empfangen Signals gut ist z. B. wenn Θ nahe 32 ist, soll der Qualitätsdetektor ein Decodier-Qualitätssignal mit einer logischen "1" ausgeben. Wenn die Qualität des empfangen Signals schlecht ist, geht 0 nahe gegen Null, und der Qualitätsdetektor 26 soll ein Decodier-Qualitätssignal mit einer logischen "0" ausgeben.The value Θ is a significant indicator for determining whether it has value to continue the decoding process for the remainder of the packet. After a certain period of time Θ can be compared with a predetermined threshold. If the quality of the received signal is good for. For example, when Θ is near 32, the quality detector is to output a decode quality signal having a logical "1". If the quality of the received signal is bad, 0 goes close to zero, and the quality detector 26 should output a decoding quality signal with a logical "0".

Deshalb bringt die Vorhaltung einer Decisionsschaltung 20 und eines Qualitätsdetektors 26 entsprechend der vorliegenden Erfindung einen doppelten Nutzen für den Viterbi Decoder:
Simulationen haben erwiesen, dass die Berechnung des Wertes Θ zum Erstellen einer Entscheidung über das decodierte Bit die Decodierleistung des Viterbi Decoders verbessert, durch die virtuelle Anhebung des Rückverfolgungswertes. Physikalisch ist der Rückverfolgungswert immer noch bei N, aber von dem Standpunkt der Leistungsfähigkeit verhält sich der Decoder so, als ob ein größere Wert benutzt wird; dieses bedeutet ebenfalls, dass die Rückverfolgung physikalischen reduziert werden kann, um eine gegebene Leistungsfähigkeit erreichen.Therefore, the provision of a decision circuit brings 20 and a quality detector 26 according to the present invention, a double benefit for the Viterbi decoder:
Simulations have shown that calculating the value Θ to make a decision on the decoded bit improves the decoding performance of the Viterbi decoder, by virtue of the virtual increase in the traceback value. Physically, the traceability value is still at N, but from the standpoint of performance, the decoder behaves as if a larger value is used; This also means that physical traceability can be reduced to reach a given level of performance.

Der Qualitätsdetektor 26 gibt ein Decodier-Qualitätssignal aus. Abhängig von diesem Qualitätssignal kann der Empfangsprozess vorzeitig abgebrochen werden, wenn feststeht, dass die decodierte Bitsequenz mit Fehlern durchsetzt ist. Die gesamte Vorrichtung ist von ihrer Komplexität her relativ simpel und es besteht nicht die Notwendigkeit die Re-Enkodierung der decodierten Bitsequenz gefolgt von einem Pfadvergleich, wie es im Fall von anderen bestehenden Techniken vorgesehen ist.The quality detector 26 outputs a decoding quality signal. Depending on this quality signal, the receiving process can be aborted prematurely if it is established that the decoded bit sequence is interspersed with errors. The overall device is relatively simple in its complexity and there is no need to re-encode the decoded bit sequence followed by path comparison, as is the case with other existing techniques.

Claims

Method for improving performance a Viterbi decoder, characterized by felling one Decision over the overall quality of a received data packet by the check of unfolding / developing of the Viterbi decoder process due to the first data-bearing symbols.

Method according to claim 1, characterized in that that it is predicted whether a decoded bit sequence with errors is interspersed while the received signal is still in the decoding process.

Method according to Claims 1 and 2, characterized that performed Viterbi decoding process and other related processes be terminated prematurely, if it is detected that the decoding bit sequence may be interspersed with errors.

Method according to one of the preceding claims, characterized characterized in that a register replacement algorithm (REA) is implemented is.

Method according to one of the preceding claims, characterized marked that the survivor Path in a memory array consisting of an MxN matrix is stored from single bit cells, where M is the number of possible conditions denoted by the convolutional encoder, and N the traceability value indicates.

Method according to one of the preceding claims, characterized characterized in that a part or the total sum Σ of bits over each Column N of the matrix is calculated, and the sum Σ in a 1xN Row vector of unsigned integer numbers is stored.

Method according to Claim 6, characterized that the sum Σ, which is stored in the row vector with a predetermined threshold is compared and over the value of the decoded bit depending on the result of this Comparison is decided.

Method according to claim 6 or 7, characterized that the variation of Σ over time is evaluated, and a decision on the quality of the decoded Bit sequence depending on like the variation becomes.

Viterbi decoder ( 10 ), which generates a branch metric calculator ( 12 ) for acquiring received digital data and performing a branch metric calculation; an ACS unit ( 14 ) for selecting the surviving path and a path memory ( 16 ) for storing the surviving path of the respective state and its corresponding information sequences, and further comprising a bit decoding device comprising a precision circuit ( 20 ) for improving bit error rate performance in the encoder.

Viterbi decoder according to claim 9, characterized in that it comprises a quality detection device ( 26 ) for predicting whether the decoded bit sequence is corrupted by error while the received signal continues to be processed in the decoding process.

Viterbi decoder according to claim 9 or 10, characterized in that the quality detector ( 26 ) Means for collecting statistics related to the variation of Σ over time and making a decision on the quality of the decoded bit sequence.

Viterbi decoder according to claim 9 to 11, characterized characterized in that this means for premature termination of the in the implementation located Viterbi decoding process or other related Processes, when detected, that the decoded bit sequence possibly interspersed with errors.

Viterbi decoder according to claim 9 to 12, characterized in that the path memory ( 16 ) implements a register replacement algorithm (REA) mented.

Viterbi decoder according to claim 9 to 13, characterized in that in the path memory ( 16 MxN matrix is provided with single bit cells for storing the surviving path, where M represents the number of possible states that can be assumed by the convolutional encoder and N represents the traceback value.

Viterbi decoder according to claim 9 to 14, characterized in that the decision circuit ( 20 ) Medium ( 22 ) for calculating the partial or total sum Σ of bits over each of the columns N of the matrix and storing them in a 1xN matrix with unsigned integer values.

Viterbi decoder according to claim 9 to 15, characterized in that the decision circuit ( 20 ) Medium ( 24 ) for comparing the sum n Σ stored in the row vector with a predetermined threshold, and a decision circuit for deciding the value of the decoded bit sequence.