DE102004037920A1

DE102004037920A1 - Memory cell signal window test device

Info

Publication number: DE102004037920A1
Application number: DE102004037920A
Authority: DE
Inventors: Norbert Rehm; Hans-Oliver Joachim; Michael Jacob; Jörg WOHLFAHRT
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-08-06
Filing date: 2004-08-04
Publication date: 2005-04-07
Anticipated expiration: 2024-08-05
Also published as: CN1619706A; DE102004037920B4; US6999887B2; US20050033541A1; CN100444286C

Abstract

Es werden eine Speicherzellensignalfenstertestvorrichtung 101 und ein Verfahren zum Testen des Signalfensters eines Speichers offengelegt. Erste Daten werden während eines Schreibzyklus in eine Speicherzelle geschrieben. Während eines ersten Lesezyklus wird ein Low-Zellensignal aus der Speicherzelle gelesen. Es wird ein Vergleich zwischen dem Low-Signal und einem Low-Referenzsignal durchgeführt. Das Ergebnis des Vergleichs wird in einem ersten Speicherregister gespeichert. Dann werden zweite Daten während eines Schreibzyklus in die Speicherzelle geschrieben. Während eines zweiten Lesezyklus wird ein High-Zellensignal aus der Speicherzelle gelesen. Es erfolgt ein Vergleich zwischen dem High-Zellensignal und einem High-Referenzsignal. Das Ergebnis des Vergleichs wird in einem zweiten Speicherregister gespeichert. Die Ergebnisse in dem ersten und dem zweiten Speicherregister werden verglichen, und es wird eine Ausgabe bereitgestellt, die anzeigt, daß die Speicherzelle den Test nicht bestanden hat, wenn der Vergleich zeigt, daß das Low-Zellensignal höher als das Low-Referenzsignal ist und das High-Zellensignal niedriger als das High-Referenzsignal ist.A memory cell window tester 101 and a method for testing the signal window of a memory are disclosed. First data is written to a memory cell during a write cycle. During a first read cycle, a low cell signal is read from the memory cell. A comparison is made between the low signal and a low reference signal. The result of the comparison is stored in a first memory register. Then, second data is written to the memory cell during a write cycle. During a second read cycle, a high cell signal is read from the memory cell. A comparison is made between the high cell signal and a high reference signal. The result of the comparison is stored in a second memory register. The results in the first and second memory registers are compared, and an output is provided indicating that the memory cell failed the test when the comparison shows that the low cell signal is higher than the low reference signal and that High cell signal is lower than the high reference signal.

Description

Technisches Gebiettechnical area

Die vorliegende Erfindung betrifft das Testen des Signalfensters von Speicherzellen.The The present invention relates to the testing of the signal window of Memory cells.

Allgemeiner Stand der Technikgeneral State of the art

Das Signalfenster für eine 1T1C-FeRAM-Speicherzelle wird durch Verwendung einer niedrigen Referenzspannung (Signalverteilungsreferenzspannungs-Low – „SD Vref low") und einer hohen Referenzspannung (Signalverteilungsreferenzspannungs-High – „SD Vref high") und Ausführen bestimmter Schreib-/Lesemuster getestet. 1 zeigt eine Signalverteilung eines FeRAM-Speicherchips und einige typische Low/High-Referenzspannungen zum Testen (SD Vref high/low). Das Signalfenster einer FeRAM-Speicherzelle ist die Differenz des High-Signals und des Low-Signals der Zelle. Das kleinste Signalfenster für jede Zelle, das durch dieses vorbekannte Testverfahren garantiert werden kann, ist die Differenz zwischen „SD Vref high" und „SD Vref low".The signal window for a 1T1C FeRAM memory cell is tested by using a low reference voltage (Signal Distribution Reference Voltage Low - "SD Vref low") and a high reference voltage (Signal Distribution Reference Voltage High - "SD Vref high") and performing certain read / write patterns. 1 shows a signal distribution of a FeRAM memory chip and some typical low / high reference voltages for testing (SD Vref high / low). The signal window of a FeRAM memory cell is the difference of the high signal and the low signal of the cell. The smallest signal window for each cell that can be guaranteed by this prior art test method is the difference between "SD Vref high" and "SD Vref low".

Wie in 2 gezeigt, kann die Signalfensterverteilung eine Hauptverteilung aufweisen, die viel höher als das getestete kleinste Signalfenster ist. Die Zellen mit einem Signalfenster, das höher als das getestete Fenster, aber niedriger als die Hauptverteilung ist, fallen während der Lebensdauer des Chips am wahrscheinlichsten aus. Das leichteste Verfahren, diese Zellen zu finden, wäre den Umfang der High/Low-Referenzspannung (SD Vref high/low) zu vergrößern. Dieses Verfahren würde jedoch zu einer drastischen Zunahme des Ausfallszählwerks und somit zu einer drastischen Abnahme der Ausbeute führen, weil auch Zellen mit einem sehr guten Signalfenster ausfallen würden, wenn sich eines ihrer Signale an der falschen Position in der Verteilung befindet. Dieses Verfahren prüft nur, ob das Low-Signal aller Zellen unter einer bestimmten Referenz und das High-Signal aller Zellen über eine bestimmten Referenzspannung liegt.As in 2 As shown, the signal window distribution may have a major distribution that is much higher than the smallest signal window tested. The cells with a signal window that is higher than the tested window but lower than the main distribution are most likely to fail during the life of the chip. The easiest way to find these cells would be to increase the size of the high / low reference voltage (SD Vref high / low). However, this method would result in a drastic increase in the failure counter and thus in a dramatic decrease in yield, because even cells with a very good signal window would fail if one of their signals is in the wrong position in the distribution. This method only checks whether the low signal of all cells is below a certain reference and the high signal of all cells is above a certain reference voltage.

Um nur Zellen mit einem kleinen Signalfenster zu finden, wird ein Test benötigt, der nur solche Zellen findet, die ein Low-Signal aufweisen, das höher als „SW Vref low" ist („SW" steht für „Signalfenster") UND ein High-Signal derselben Zelle, das kleiner als „SW Vref high" ist.Around only finding cells with a small signal window becomes a test needed which finds only those cells that have a low signal, the higher than "SW Vref low "(" SW "stands for" signal window ") AND a high signal same cell that is smaller than "SW Vref high".

Ein Paralleltesten von Speicherchips werden die Ausfälle gewöhnlich auf die kleinste Redundanz komprimiert und die Informationen darüber, welche Zelle einer bestimmten Gruppe von Zellen den Test nicht bestanden hat, gehen verloren. Die einzigen Informationen, die verfügbar sind, sind, daß mindestens eine Zelle der bestimmten Gruppe den Test nicht bestanden hat. Aufgrund dieser Komprimierung ist es nicht möglich, auf einzelne Zellen zu prüfen, die sowohl bei Test 1 ALS AUCH bei Test 2 ausfallen.One Parallel testing of memory chips usually compresses the failures to the smallest redundancy and the information about it, which cell of a particular group of cells failed the test has lost. The only information that is available are that at least a cell of the particular group failed the test. by virtue of This compression is not possible on individual cells to consider, which fail both in Test 1 and Test 2.

Zur Redundanzreparatur muß eine bestimmte Signalreserve angewandt werden, um die schwachen Zellen in einem FeRAM-Speicher zu finden. Diese Kriterien führen jedoch zu einem bestimmten Ausbeuteverlust und im ungünstigsten Fall zu Chips, die aussortiert werden, obwohl sie repariert und benutzt werden könnten. Es wäre wünschenswert, ohne unnötigen Ausbeuteverlust schwache Zellen finden zu können, die eine Reparatur erfordern.to Redundancy repair must have a certain signal reserve be applied to the weak cells to find in a FeRAM memory. However, these criteria lead at a certain yield loss and in the worst case to chips that although they could be repaired and used. It would be desirable without unnecessary Yield loss to be able to find weak cells that require repair.

Es wäre wünschenswert, über einen Signalfenstertestmodus für Speicherzellen zu verfügen, der einzelne Zellen mit kleinen Signalfenstern finden kann.It would be desirable about one Signal window test mode for To have memory cells, the single Can find cells with small signal windows.

Kurze Darstellung der ErfindungShort illustration the invention

Der Testmodus der vorliegenden Erfindung ermöglicht ein Testen von FeRAM-Speicher auf ein erforderliches Signalfenster für jede einzelne Zelle auch mit hochparallelem Testen und mit Ausfallkomprimierung. Schwache Zellen in FeRAM-Speichern können mit minimalen Produktausbeuteverlusten identifiziert und repariert werden.Of the Test mode of the present invention allows testing of FeRAM memory to a required signal window for each individual cell as well with highly parallel testing and with failure compression. Weakness Cells in FeRAM stores can identified and repaired with minimal product yield losses become.

Es werden eine Speicherzellensignalfenstertestvorrichtung 101 und ein Verfahren zum Testen des Signalfensters eines Speichers offengelegt. Als erstes werden während eines Schreibzyklus Daten in eine Speicherzelle geschrieben. Während eines ersten Lesezyklus wird ein Low-Zellensignal aus der Speicherzelle gelesen. Es erfolgt ein Vergleich zwischen dem Low-Signal und einem Low-Referenzsignal. Das Ergebnis des Vergleichs wird in einem ersten Speicherregister gespeichert. Während eines Schreibzyklus werden dann zweite Daten in die Speicherzelle geschrieben. Während eines zweiten Lesezyklus wird ein High-Zellensignal aus der Speicherzelle gelesen. Es erfolgt ein Vergleich zwischen dem High-Zellenensignal und dem High-Referenzsignal. Das Ergebnis des Vergleichs wird in einem zweiten Speicherregister gespeichert. Die Ergebnisse in dem ersten und dem zweiten Speicherregister werden verglichen, und es wird eine Ausgabe bereitgestellt, die angibt, daß die Speicherzelle den Test nicht bestanden hat, wenn der Vergleich zeigt, daß sowohl das Low-Zellensignal höher als das Low-Referenzsignal als auch das High-Zellensignal niedriger als das High-Referenzsignal ist.There will be a memory cell signal window tester 101 and disclose a method for testing the signal window of a memory. First, data is written to a memory cell during a write cycle. During a first read cycle, a low cell signal is read from the memory cell. There is a comparison between the low signal and a low reference signal. The result of the comparison is stored in a first memory register. During a write cycle, second data is then written to the memory cell. During a second read cycle, a high cell signal is read from the memory cell. A comparison is made between the high cell signal and the high reference signal. The result of the comparison is stored in a second memory register. The results in the first and second memory registers are compared, and an output is provided indicating that the memory cell failed the test when the comparison shows that both the low cell signal is higher than the low reference signal and the high cell signal is lower than the high reference signal.

Kurze Beschreibung der FigurenShort description the figures

Weitere bevorzugte Merkmale der Erfindung werden nun lediglich zur Veranschaulichung beschrieben, wobei auf die folgenden Figuren Bezug genommen wird. Es zeigen:Further preferred features of the invention will now be illustrative only with reference to the following figures. Show it:

1 eine vorbekannte Signalverteilung eines FeRAM-Speicherchips und bestimmter typischer Low/High-Referenzspannungen zum Testen. 1 a prior art signal distribution of a FeRAM memory chip and certain typical low / high reference voltages for testing.

2 eine vorbekannte Signalfensterverteilung mit einer Hauptverteilung, die wesentlich höher als das getestete kleinste Signalfenster ist. 2 a prior art signal window distribution with a main distribution that is significantly higher than the smallest signal window tested.

3 die Konfiguration für den Signalfenstertestmodus der vorliegenden Erfindung. 3 the signal window test mode configuration of the present invention.

4 ein Flußdiagramm des Verfahrens der vorliegenden Erfindung. 4 a flow chart of the method of the present invention.

Ausführliche Beschreibung der AusführungsformenFull Description of the embodiments

Eine Speicherzellensignalfenstertestvorrichtung 101 und ein Verfahren zum Testen des Signalfensters eines Speichers werden mit Bezug auf 3 und 4 beschrieben. Die Vorrichtung 101 kann sich auf einem Speicherchip als ein Testmodus befinden. Im Schritt 401 wird eine Steuerung 103 für BIST (eingebauter Selbsttest) als Reaktion auf das Empfangen eines an einem BIST-Freigabeeingang 105 empfangenen Signals freigegeben.A memory cell signal window tester 101 and a method for testing the signal window of a memory will be described with reference to FIG 3 and 4 described. The device 101 may be on a memory chip as a test mode. In step 401 becomes a controller 103 for BIST (built-in self-test) in response to receiving one at a BIST enable input 105 received signal released.

Im Schritt 403 wendet die BIST-Steuerung 103 ein Signal durch einen Vref-Steuereingang 111 (Spannungsreferenzsteuerung), um einen Vref-Generator (Referenzspannungsgenerator) 113 so zu setzen, daß er eine SW-Vref_low-Signal (Signalfenster-Low-Referenzspannungssignal) durch die Vref-Ausgabe 115 ausgibt.In step 403 applies the BIST control 103 a signal through a Vref control input 111 (Voltage reference control) to a Vref generator (reference voltage generator) 113 so that it puts a SW Vref_low signal (signal window low reference voltage signal) through the Vref output 115 outputs.

Vref wird einem Array zu testender Speicherzellen 117 zugeführt.Vref becomes an array of memory cells to be tested 117 fed.

Im Schritt 405 setzt die BIST-Steuerung 103 die Speicherpositionen eines ersten Speicherregisters 109 auf „0" (Null). Das erste Speicherregister 109 kann zum Beispiel 16 Bit speichern.In step 405 sets the BIST control 103 the memory positions of a first memory register 109 to "0" (zero). The first memory register 109 can store 16 bits, for example.

Im Schritt 407 werden die „0"-Daten in dem ersten Speicherregister 109 durch eine E/A-Steuerung 131 (Eingabe/Ausgabe) zu Speicherzellen des Arrays zu prüfender Speicherzellen 117 geschrieben. Die E/A-Steuerung 131 kann zum Beispiel 16 Datenkanäle zum Beispiel aus einem ersten 16-Bit-Register 109 zuführen. Die „0"-Daten werden nur in die Speicherzellen geschrieben, die durch ein Eingangssignal an den externen Adresseneingang 119 und ein Eingangssignal an das Array 117 durch einen Eingang 133 gewählt werden.In step 407 become the "0" data in the first memory register 109 through an I / O control 131 (Input / output) to memory cells of the array to be tested memory cells 117 written. The I / O control 131 For example, 16 data channels may be from a first 16-bit register 109 respectively. The "0" data is only written to the memory cells by an input signal to the external address input 119 and an input to the array 117 through an entrance 133 to get voted.

Im Schritt 409 wird ein Lesezyklus durchgeführt und gelesene Low-Zellensignale (Signale, die von den Speicherzellen ausgegeben werden, die die „0"-Daten speichern) werden aus den Speicherzellen erhalten, die die „0"-Daten aus dem ersten Speicherregister 109 während des vorherigen Schritts 407 empfangen haben. Eine Lese-/Schreib-(R/W-)Leitung 135 liefert die Lese- und Schreibbefehle für die Speicherregister 109, 121.In step 409 a read cycle is performed and read low cell signals (signals output from the memory cells storing the "0" data) are obtained from the memory cells storing the "0" data from the first memory register 109 during the previous step 407 have received. A read / write (R / W) line 135 provides the read and write commands for the storage registers 109 . 121 ,

Im Schritt 411 führt ein Leseverstärker des Speicherchips, auf dem die Vorrichtung 101 implementiert ist, einen Vergleich durch. Das Zellensignal liegt an einem Eingang des Leseverstärkers und das Referenzsignal an dem anderen Eingang an. Die gelesenen Low-Zellensignale werden mit dem durch den Eingang 115 bereitgestellten SW-Vref_low-Signal verglichen. Für den Fall, daß die Speicherzellen Low-Zellensignale ausgeben, die kleiner als das Signal Vref_low-Signal sind, werden die entsprechenden Positionen in dem zweiten Register 121 im Schritt 412a auf „0" gesetzt. Für den Fall, daß die Speicherzellen Low-Zellensignale ausgeben, die größer als das Signal Vref_low sind, werden die entsprechenden Positionen in dem zweiten Register im Schritt 412b auf „1" gesetzt. Das zweite Register 121 kann wie das erste Register 109 16 Bit speichern.In step 411 carries a sense amplifier of the memory chip on which the device 101 is implemented, a comparison by. The cell signal is applied to one input of the sense amplifier and the reference signal to the other input. The read low-cell signals are transmitted through the input 115 provided SW-Vref_low signal compared. In the case where the memory cells output low cell signals smaller than the signal Vref_low signal, the corresponding positions in the second register become 121 in step 412a In the case that the memory cells output low cell signals which are larger than the signal Vref_low, the corresponding positions in the second register are set to "0" 412b set to "1." The second register 121 can be like the first register 109 Save 16 bits.

Im Schritt 413 sendet die BIST-Steuerung 103 ein Signal durch den Vref-Steuereingang 111 zum Setzen des Vref-Generators 113, so daß er ein SW-Vref_high-Signal (Signalfenster-High-Referenzspannungssignal) durch den Vref-Ausgang 115 ausgibt. Vref wird dem Array zu testender Speicherzellen 117 zugeführt.In step 413 sends the BIST control 103 a signal through the Vref control input 111 for setting the Vref generator 113 so that it receives a SW Vref_high signal (signal window high reference voltage signal) through the Vref output 115 outputs. Vref becomes the array of memory cells to be tested 117 fed.

Im Schritt 415 setzt die BIST-Steuerung 103 die Speicherpositionen des ersten Speicherregisters 109 auf "1".In step 415 sets the BIST control 103 the memory positions of the first memory register 109 to "1".

Im Schritt 417 werden die „1"-Daten in dem ersten Speicherregister 109 durch eine E/A-(Eingangs-/Ausgangs-)Steuerung 131 in die Speicherzellen des Arrays zu testender Speicherzellen 117 geschrieben. Die „1"-Daten werden in dieselben Speicherzellen geschrieben, die im Schritt 407 auf „0" gesetzt wurden.In step 417 become the "1" data in the first memory register 109 through I / O (input / output) control 131 memory cells to be tested in the memory cells of the array 117 written. The "1" data is written to the same memory cells as in the step 407 have been set to "0".

Im Schritt 419 wird ein Lesezyklus durchgeführt, und gelesene High-Zellensignale (von den Speicherzellen, die die „1"-Daten speichern, ausgegebene Signale) werden aus den Speicherzellen erhalten, die die „1"-Daten aus dem ersten Speicherregister während des vorherigen Schritts 417 empfangen hatten.In step 419 a read cycle is performed, and read high-cell signals (signals output from the memory cells storing the "1" data) are obtained from the memory cells storing the "1" data from the first memory register during the previous step 417 had received.

Der Leseverstärker führt im Schritt 421 einen Vergleich durch. Die gelesenen High-Zellensignale werden mit dem durch den Eingang 115 bereitgestellten SW Vref high-Signal verglichen. Für den Fall, daß die Speicherzellen High-Zellensignale ausgeben, die kleiner als das Signal Vref high sind, werden die entsprechenden Positionen in dem ersten Register im Schritt 422a auf „0" gesetzt. Für den Fall, daß die Speicherzellen High-Zellensignale ausgeben, die höher als das Signal Vref high sind, werden im Schritt 422b die entsprechenden Positionen in dem ersten Register 109 auf „1" gesetzt.The sense amplifier leads in step 421 one Comparison by. The read high-cell signals are transmitted through the input 115 provided SW Vref high signal compared. In the case that the memory cells output high cell signals smaller than the signal Vref high, the corresponding positions in the first register in step 422a In the case where the memory cells output high-cell signals higher than the signal Vref high, in step 422b the corresponding positions in the first register 109 set to "1".

Somit besitzt das erste Register 109 die bestanden/durchgefallen-Daten für den Fall, daß den Speicherzellen die „1"-Daten zugeführt werden, und das zweite Register 121 besitzt die bestanden/durchgefallen-Daten für den Fall, daß den Speicherzellen die „0"-Daten zugeführt werden. Für den Fall der „1"-Daten besteht für jede ausgefallene Speicherzelle eine entsprechende „0" an einer entsprechenden Position des ersten Registers 109. Für den Fall der „0"-Daten besteht für jede ausgefallene Speicherzelle eine entsprechende „1" an einer entsprechenden Position des zweiten Registers 121.Thus, the first register has 109 the passed / failed data in case the "1" data is supplied to the memory cells and the second register 121 has passed / failed data in case the "0" data is supplied to the memory cells For the case of the "1" data, for each failed memory cell, there is a corresponding "0" at a corresponding position of the first register 109 , For the case of the "0" data, for each failed memory cell there is a corresponding "1" at a corresponding position of the second register 121 ,

Im Schritt 423 gibt ein Ausgangsfreigabesignal aus einem Eingang 123, der durch die Leitung 107 gespeist wird, das AND-Element 125 frei. Das AND-Element 125 führt eine AND-Operation an den Positionen des ersten Registers 109 und des zweiten Registers 121 durch. Es erzeugt für jede E/A, bei der das zweite Register 121 „1" ist AND das erste Register 109 „0" ist, eine „1" an einem Ausgang 127.In step 423 gives an output enable signal from an input 123 by the line 107 is fed, the AND element 125 free. The AND element 125 performs an AND operation on the positions of the first register 109 and the second register 121 by. It generates for each I / O where the second register 121 "1" is AND the first register 109 "0" is a "1" on an output 127 ,

Im Schritt 425 werden die bestanden/durchgefallen-Daten aus den Ausgängen 127 des AND-Elements 125 erhalten. „0"-Ausgaben aus dem Ausgang 127 zeigen an, daß die entsprechende Speicherzelle den Signalfenstertest bestanden hat, während „1"-Ausgaben aus den Ausgängen 127 anzeigen, daß die entsprechende Speicherzelle durchgefallen ist.In step 425 pass / fail data from the outputs 127 of the AND element 125 receive. "0" outputs from the output 127 indicate that the corresponding memory cell passed the signal window test, while "1" outputs passed out of the outputs 127 indicate that the corresponding memory cell has failed.

Oben wurde angenommen, daß Speicherzellen verwendet wurden, die ein Low-Signal aufweisen, wenn „0" in sie geschrieben wird, und ein High-Signal, wenn „1" in sie geschrieben wird. Für Adressen, die dieser Annahme nicht folgen, kann die BIST-Steuerung dies berücksichtigen und die Daten entsprechend anpassen. Die BIST-Steuerung untersucht eine extern angelegte Adresse und entscheidet, wie die Daten geschrieben und gelesen werden müssen (z.B. auf BL und /BL sollten die Daten verschieden sein, damit die Testmodusschaltung ordnungsgemäß arbeitet).Above it was assumed that memory cells were used, which have a low signal when "0" written in them becomes, and a high signal, if "1" is written into it. who do not follow this assumption, the BIST controller can take this into account and adjust the data accordingly. The BIST control is examined an externally created address and decides how the data is written and have to be read (For example, on BL and / BL the data should be different for the Test mode switching is working properly).

Die vorliegende Erfindung kann zum Testen von Speicherzellen in der 1T1C-Konfiguration verwendet werden, und auch zum Testen von Speicherzellen in der 2T2C-Konfiguration, solange sie eine Option aufweisen, in der 1T1C-Konfiguration zu arbeiten.The The present invention can be used to test memory cells in the 1T1C configuration, and also for testing memory cells in the 2T2C configuration, as long as they have an option in to work the 1T1C configuration.

Weitere Komponenten und Verfahrensschritte können zu den obigen hinzugefügt werden oder diese ersetzen. Obwohl die Erfindung oben unter Verwendung von konkreten Ausführungsformen beschrieben wurde, sind viele Varianten innerhalb des Schutzumfangs der Ansprüche möglich, wie für geschulte Leser klar sein wird.Further Components and process steps may be added to the above or replace them. Although the invention is using above of concrete embodiments Many variants are within the scope of protection the claims possible, as for trained readers will be clear.

Claims

Method for testing the signal window of a memory cell with the following steps: Write first data in one Memory cell during a write cycle; Reading a low-cell signal from the Memory cell during a first reading cycle; Compare the low cell signal with a low reference signal; to save the result of the comparison in a first memory register; Write second data in a memory cell during a write cycle; Read a high cell signal from the memory cell during a second read cycle; to compare the high cell signal having a high reference signal; Save the result the comparison in a second memory register; and to compare the result in the first and second memory registers and Issuing an ad that the Memory cell failed the test when the comparison shows that this Low cell signal higher as the low reference signal and the high cell signal lower than the high reference signal is.

The method of claim 1, wherein the first data at "0" and at the second Data is "1".

The method of claim 1, wherein the memory cell a cell of an array of memory cells is the first and the the second data is received and separate low and high cell signals for comparison with the low and the high reference signal.

A memory cell signal window testing apparatus comprising: means for writing first data into a memory cell during a write cycle; means for reading a low cell signal from the memory cell during a first read cycle; means for comparing the low cell signal with a low reference signal; means for storing the result of the comparison in a first memory register; means for writing second data into a memory cell during a write cycle; means for reading a high cell signal from the memory cell during a second read cycle; means for comparing the high cell signal with a high reference signal; means for storing the result of the comparison in a second memory register; and means for comparing the result in the first and second memory registers and outputting an indication that the memory cell failed the test when the comparison shows that the low cell signal is higher than the low reference signal and the high cell signal is lower than the high reference signal is.

The method of claim 4, wherein the first data at "0" and at the second Data is "1".

The method of claim 4, wherein the memory cell a cell of an array of memory cells is the first and the the second data is received and separate low and high cell signals for comparison with the low and the high reference signal.