DE102004032708A1

DE102004032708A1 - Device for passive stabilization of supply voltages of a semiconductor device

Info

Publication number: DE102004032708A1
Application number: DE102004032708A
Authority: DE
Inventors: Vinko Marolt; Ralf-Eckhard Stephan
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2004-07-07
Filing date: 2004-07-07
Publication date: 2006-02-09
Also published as: EP1769535B1; JP4801060B2; CN100514649C; WO2006003062A1; TW200603299A; JP2008506248A; US20080211571A1; TWI436437B; EP1769535A1; CN1981380A

Abstract

Die vorliegende Erfindung betrifft eine Vorrichtung für eine passive Stabilisierung von Versorgungsspannungen in einem Halbleiterbauelement. Innerhalb der lateralen Bereiche 11, welche für die Verdrahtungen von Standardzellen 10 von Bauelementen verwendet werden, werden in eine erste Schicht 3 aus einem ersten Leitfähigkeitstyp n Bereiche 53, 54 aus einem zweiten Leitfähigkeitstyp p eingebracht. Dabei bilden sich an den Grenzflächen Sperrschichten aus, deren Kapazitäten zum Stützen der Versorgungsspannungen V¶DD¶, Gnd genutzt werden. Dazu werden Bereiche 53, 54 des zweiten Leitfähigkeitstyps p entweder mit einem Substrat 1 desselben Leitfähigkeitstyps p verbunden oder mit Wannen 36 innerhalb der Standardzellen 10 verbunden, welche den zweiten Leitfähigkeitstyp n aufweisen.The present invention relates to an apparatus for passive stabilization of supply voltages in a semiconductor device. Within the lateral regions 11, which are used for the wiring of standard cells 10 of components, n regions 53, 54 of a second conductivity type p are introduced into a first layer 3 of a first conductivity type. In this case, barrier layers are formed at the interfaces whose capacitances are used to support the supply voltages V¶DD¶, Gnd. For this purpose, regions 53, 54 of the second conductivity type p are either connected to a substrate 1 of the same conductivity type p or connected to wells 36 within the standard cells 10, which have the second conductivity type n.

Description

Die vorliegende Erfindung betrifft eine Vorrichtung für eine passive Stabilisierung von Spannungsversorgungen eines Halbleiterbauelements.The The present invention relates to a device for a passive Stabilization of power supplies of a semiconductor device.

Obwohl prinzipiell auf beliebig integrierte Schaltungen mit getrennten Verdrahtungsbereichen anwendbar, wird die vorliegende Erfindung in Bezug auf integrierte digitale Schaltungen erläutert.Even though in principle to any integrated circuits with separate Wiring areas applicable, the present invention explained in terms of integrated digital circuits.

Aus Kostengründen werden in einer heute üblichen Herstellungstechnik digitaler Schaltungen einzelne Arbeitsschritte der Entwicklung und des Designs der digitalen Schaltungen automatisiert. In einem ersten Schritt wird die Funktion und der schaltungstechnische Aufbau abstrakt formuliert. Die abstrakte Formulierung der Schaltung wird in weiteren Schritten unter Verwendung von Bibliotheken in eine physische Ausprägung übertragen. Die Bibliotheken umfassen dafür physische Repräsentationen häufig wiederkehrender Teilschaltungen der abstrakten Schaltungen. Eine grundlegende Teilschaltung ist eine Standardzelle. Eine typische Standardzelle umfasst zwei komplementäre Transistoren, welche in einer "Push-Pull"-Konfiguration angeordnet sind. Die Transistoren können in CMOS-Technologie oder in bipolarer Technologie ausgeprägt sein. Die Versorgung der Standardzelle erfolgt über eine Spannungsquelle und eine der Spannungsquelle zugehörigen Masse.Out cost reasons become in a today usual Production technology of digital circuits individual work steps the development and design of digital circuits. In a first step, the function and the circuitry Abstract formulated abstract. The abstract formulation of the circuit will be used in further steps using libraries in transmit a physical expression. The libraries include physical representations frequently recurring Subcircuits of abstract circuits. A basic subcircuit is a standard cell. A typical standard cell includes two complementary Transistors arranged in a "push-pull" configuration are. The transistors can in CMOS technology or in bipolar technology. The supply of the standard cell via a voltage source and one of the voltage source associated mass.

In 4 ist ein typischer Aufbau einer solchen Standardzelle 10 gezeigt. Die beiden komplementären Transistoren, ein n-Kanaltyp 23 und ein p-Kanaltyp 33 sind dargestellt. In einer Bibliothek sind typischerweise die Platzierungen, die Abmessungen und Dotierungen der einzelnen benötigten Strukturen vorgegeben. Die dargestellte Ausprägung der Standardzelle der Bibliothek sieht vor für einen n-Kanal Transistor 23 in CMOS-Technologie zwei p-dotierte Bereiche 20 und 22 in eine n-dotierte erste Halbleiterschicht 3 einzuprägen und eine Gate-Struktur 21 auf die oberste Fläche 100 der n-dotierten ersten Schicht 3 aufzubringen. Des Weiteren sind zwei n-dotierte Bereiche 24 und 25 vorgesehen, welche den n-Kanal Transistor flankieren. Angrenzend an den n-dotierten Bereich 25 ist eine p-dotierte Wanne 36 in die n-dotierte erste Schicht 3 eingebracht. In diese p-dotierte Wanne werden zwei n-dotierte Bereiche 30 und 32 eingebracht, welche Drain und Source des p-Kanal Transistors bilden. Des weiteren wird eine Gate-Struktur 31 auf die oberste Fläche 100 zwischen den beiden ndotierten Bereichen 30 und 32 aufgebracht. Des weiteren ist in der Bibliothek vorgesehen die positive Stromversorgung V_DD mit dem n-dotierten Bereich 24 in Kontakt zu bringen, sowie eine Masseverbindung Gnd mit der p-dotierten Wanne zu kontaktieren.In 4 is a typical construction of such a standard cell 10 shown. The two complementary transistors, an n-channel type 23 and a p-channel type 33 are shown. In a library, the placements, dimensions and doping of the individual structures required are typically specified. The illustrated expression of the standard cell of the library provides for an n-channel transistor 23 in CMOS technology two p-doped regions 20 and 22 in an n-doped first semiconductor layer 3 impress and a gate structure 21 on the top surface 100 the n-doped first layer 3 applied. Furthermore, there are two n-doped regions 24 and 25 provided which flank the n-channel transistor. Adjacent to the n-doped region 25 is a p-doped tub 36 into the n-doped first layer 3 brought in. In this p-doped well are two n-doped regions 30 and 32 introduced, which form the drain and source of the p-channel transistor. Furthermore, a gate structure 31 on the top surface 100 between the two ndotierten areas 30 and 32 applied. Furthermore, the positive power supply V _DD with the n-doped region is provided in the library 24 to contact as well as a ground connection Gnd with the p-doped tub contact.

Die einzelnen Standardzellen 10 werden durch Verdrahtungen 60-63 miteinander verknüpft, so dass die gewünschte Funktionalität der Schaltung erreicht wird. Die Führung der Verdrahtungen 60 bis 63 erfolgt sowohl über den verwendeten Standardzellen als auch in von den Standardzellen 10 lateral räumlich getrennten Bereichen 11. Über den Standardzellen können jedoch nur die Verdrahtungen verwendet werden, die nicht durch Strukturen innerhalb der Standardzellen blockiert werden, während in den räumlich getrennten Gebieten alle Verdrahtungsebenen uneingeschränkt verwendet werden können.The individual standard cells 10 be through wiring 60 - 63 linked together so that the desired functionality of the circuit is achieved. The leadership of the wiring 60 to 63 takes place both over the standard cells used and in the standard cells 10 laterally spatially separated areas 11 , However, over the standard cells, only the wirings that are not blocked by structures within the standard cells can be used, while in the spatially separated areas, all wiring levels can be fully utilized.

Bei jedem Schaltvorgang einer Standardzelle 10 fließt kurzzeitig ein erhöhter Strom zwischen V_DD und der Masse Gnd. Dieser erhöhte Strom ist Folge eines Querstroms, welcher durch gleichzeitiges Schalten des N-Kanal-Transistors 23 und des P-Kanal-Transistors 33 in den leitenden bzw. gesperrten Zustand entsteht und/oder durch das Umladen von parasitären Kondensatoren in der Standardzelle 10. Dieser Strom muss durch die Spannungsversorgung V_DD zur Verfügung gestellt werden, und über die Masseverbindung Gnd abfließen können. Da sowohl die Zuleitungen der Spannungsversorgung als auch der Masse eine Induktivität aufweisen, entsteht ein Spannungspuls in den Versorgungsleitungen, wenn der Stromfluss durch eine Standardzelle 10 zu- oder abnimmt. Das bedeutet, dass bei jedem Schalten einer Standardzelle 10 eine Spannungsspitze in den Versorgungsleitungen entsteht. Da in digitalen Schaltungen typischerweise viele Standardzellen 10 synchron zueinander geschalten werden, ergeben sich Spannungsspitzen großer Amplitude auf den Versorgungsleitungen. Die Schaltungen müssen so ausgelegt werden, dass die Spannungsspitzen unterhalb eines kritischen Wertes bleiben, bei dem sie die Funktionalität der Schaltung nicht negativ beeinflussen. Zur Begrenzung der Spannungsspitzen unter einen kritischen Wert sind mehrere Vorrichtungen bekannt.Every time a standard cell is switched 10 For a short time, an increased current flows between V _DD and ground Gnd. This increased current is the result of a cross current, which by simultaneous switching of the N-channel transistor 23 and the P-channel transistor 33 arises in the conductive or locked state and / or by the transfer of parasitic capacitors in the standard cell 10 , This current must be provided by the power supply V _DD , and can drain via the ground connection Gnd. Since both the supply lines of the power supply and the ground have an inductance, a voltage pulse in the supply lines, when the current flow through a standard cell 10 increases or decreases. This means that every time a standard cell is switched 10 a voltage spike arises in the supply lines. Because in digital circuits typically many standard cells 10 are switched synchronously to each other, resulting in spikes large amplitude on the supply lines. The circuits must be designed so that the voltage spikes remain below a critical value, where they do not adversely affect the functionality of the circuit. To limit the voltage peaks below a critical value, several devices are known.

Großflächige Versorgungsleitungen verringern aufgrund ihrer geringeren Induktivität die Höhe der Spannungsspitzen. Der vergrößerte Flächenbedarf ist jedoch nachteilig hinsichtlich der gewünschten höheren Integrationsdichte der Bauelemente.Large-area supply lines reduce the level of voltage spikes due to their lower inductance. Of the increased space requirement However, is disadvantageous in terms of the desired higher integration density of Components.

Zusätzliche Kondensatoren, so genannte Stützkapazitäten, werden an die Versorgugsleitungen V_DD und die Masseleitungen Gnd angeschlossen. In einer herkömmlichen Technik werden diese außerhalb eines ICs oder Bauelements möglichst in der Nähe der Versorgungsleitung bzw. der Masseleitungen platziert. Aus Kostengründen ist jedoch ein Anbringen weiterer Bauelemente unerwünscht, des weiteren wird dadurch die erreichbare Integrationsdichte auf einer Leiterplatte reduziert.Additional capacitors, called backup capacitances, are connected to the supply lines V _DD and the ground lines Gnd. In a conventional technique, they are placed outside of an IC or device as close as possible to the supply line (s). For reasons of cost, however, attaching further components is undesirable, and this further reduces the achievable integration density on a printed circuit board.

Kondensatoren lassen sich innerhalb eines ICs in der Nähe der die Spannungsspitzen verursachenden Bauelemente integrieren. Die Herstellung dieser Stützkapazitäten erfordert eigene Prozessierungsschritte, was deshalb zu einer Verteuerung des ICs führt. Versucht man diesen Nachteil zu umgehen, indem keine zusätzlichen Prozessschritte gestattet werden, muss für die Kondensatoren innerhalb des ICs zusätzlicher Platz zur Verfügung gestellt werden. Dies verringert wiederum die mögliche Integrationsdichte und führt seinerseits zu einer Verteuerung des ICs.capacitors can be located within an IC near the voltage spikes Integrate causing components. The production of these support capacities requires own processing steps, which is therefore more expensive of the IC leads. One tries to work around this disadvantage, by no additional Process steps must be allowed for the capacitors within additional IC Space available be put. This in turn reduces the possible integration density and in turn leads to an increase in the price of the IC.

Des Weiteren ist bekannt, dass an einer Grenzfläche 102 (vgl. 4) zwischen einem p-dotierten Substrat 1 und einer stark n-dotierten vergrabenen Schicht 2 eine Sperrschichtkapazität entsteht. Diese Sperrschichtkapazität wird durch eine vertikale Verbindung 40 aus einem n-dotierten Material mit der positiven Spannungsversorgung V_DD verbunden. Aufgrund der geringen Länge der Verbindung 40, weist diese eine geringe Induktivität auf. Des weiteren ist die Kapazität der Sperrschicht aufgrund der großen Grenzfläche 102 groß. Aufgrund der beiden genannten Punkte wird eine effektive Unterdrückung der Spannungsspitzen auf der positiven Spannungsversorgung V_DD erreicht. Nachteilig ist, dass auf diese Weise nur eine Stützung der positiven Spannungsversorgung erreicht wird. Der für die Gleichspannungsanteile der positiven Spannungsversorgung V_DD sperrende NP-Übergang der ndotierten vergrabenen Schicht 2 zum p-dotierten Substrat, ist auf Grund der Polarität der Masse leitend. Eine Anbindung der Masse an die vergrabene n-dotierte Schicht und die Kapazität der Grenzschicht 102 ist daher nicht möglich.Furthermore, it is known that at an interface 102 (see. 4 ) between a p-doped substrate 1 and a heavily n-doped buried layer 2 a junction capacity arises. This junction capacitance is through a vertical connection 40 made of an n-doped material connected to the positive power supply V _DD . Due to the short length of the connection 40 , This has a low inductance. Furthermore, the capacity of the barrier layer is due to the large interface 102 large. Due to the two points mentioned, effective suppression of the voltage peaks on the positive voltage supply V _{DD is} achieved. The disadvantage is that in this way only a support of the positive voltage supply is achieved. The NP junction of the n-doped buried layer 2 blocking the DC components of the positive voltage supply V _DD to the p-doped substrate is conductive due to the polarity of the ground. A connection of the mass to the buried n-doped layer and the capacity of the boundary layer 102 is therefore not possible.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine zusätzliche Stützkapazität innerhalb eines Halbleiterbauelements zu implementieren, welches sich ohne zusätzlichen lateralen Platzbedarf mit herkömmlichen Herstellungsverfahren integrieren lässt.The Object of the present invention is an additional Support capacity within one Semiconductor device to implement, which is without additional lateral space requirement with conventional Integrate manufacturing process.

Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Vorrichtung gelöst.According to the invention this Problem solved by the device specified in claim 1.

VORTEILE DER ERFINDUNGADVANTAGES OF INVENTION

Die Vorteile der erfindungsgemäßen Vorrichtung liegen insbesondere darin, dass eine Stabilisierung der Masseversorgung und/oder der Spannungsversorgung von Standardzellen eines Halbleiterbauelements erreicht werden. Das Halbleiterbauelement weist einen ersten laterale Bereich für Standardzellen mit aktiven Bauelementen auf, welcher abgrenzt zu einem zweiten lateralen Bereich ist, in welchem die Standardzellen miteinander verdrahtet werden. Eine Standardzelle weist mindestens einen Transistor eines ersten Kanaltyps und mindestens einen Transistor eines zweiten Kanaltyp auf. Die Standardzelle weist einen ersten Kontakt auf, welcher mit einer Polarität einer Spannungsversorgung verbinden ist. Dieser erste Kontakt steht in leitender Verbindung zu einer ersten Schicht, welche ein Halbleitersubstrat eines ersten Leitfähigkeitstyps aufweist, in welche mindestens einer der Transisto ren des ersten Kanaltyps eingebracht ist. An einem zweiten Kontakt der Standardzelle liegt eine zweite Polarität der Spannungsversorgung an. Dieser Kontakt ist in leitender Verbindung zu einer Wanne, welche ein Halbleitermaterial eines zweiten Leitfähigkeitstyp aufweist. In dieser Wanne ist mindestens einer der Transistoren des zweiten Kanaltyps eingebracht. Unmittelbar zwischen der ersten Schicht und einem Substrat, welches ein Halbleitermaterial eines zweiten Leitfähigkeitstyps aufweist, ist eine vergrabene Schicht eingebracht, welche den ersten Leitfähigkeitstyp aufweist. In zweiten lateralen Bereichen erfolgt die Verdrahtung der Standardzellen. In die erste Schicht innerhalb des zweiten lateralen Bereichs werden ein oder mehrere Stützbereiche eines ersten und oder zweiten Typs einbracht, welche den zweiten Leitfähigkeitstyp aufweisen. Die Stützbereiche ersten Typs grenzen unmittelbar an die Wanne mit dem zweiten Leitfähigkeitstyp an. Die Sperrschichtkapazität, welche sich zwischen den ersten Stützbereichen und der ersten Schicht ausbildet, addiert sich zu der Sperrschichtkapazität zwischen der Wanne und der ersten Schicht. Die zweiten Stützbereiche sind über eine vertikale Verbindung mit dem Substrat mit dem zweiten Leitfähigkeitstyp verbunden und stehen nicht in Kontakt mit der Wanne. Die Kapazität der Sperrschicht zwischen den zweiten Stützbereichen und der ersten Schicht ist mit dem großen Ladungsreservoir und dem damit einhergehenden stabilen Potenzial des Substrats 1 verbunden und stabilisiert dadurch das Potenzial der ersten Schicht 3.The advantages of the device according to the invention are in particular that a stabilization of the ground supply and / or the voltage supply of standard cells of a semiconductor device can be achieved. The semiconductor device has a first lateral region for standard cells with active devices, which is delimited from a second lateral region in which the standard cells are wired together. A standard cell has at least one transistor of a first channel type and at least one transistor of a second channel type. The standard cell has a first contact which is connected to one polarity of a power supply. This first contact is in a conductive connection to a first layer, which has a semiconductor substrate of a first conductivity type, in which at least one of the Transisto Ren of the first channel type is introduced. At a second contact of the standard cell is a second polarity of the power supply. This contact is in conductive connection to a well having a semiconductor material of a second conductivity type. In this well, at least one of the transistors of the second channel type is introduced. Immediately between the first layer and a substrate having a semiconductor material of a second conductivity type, a buried layer having the first conductivity type is incorporated. In second lateral areas, the wiring of the standard cells takes place. In the first layer within the second lateral region, one or more support regions of a first and / or second type are introduced, which have the second conductivity type. The support regions of the first type directly adjoin the well of the second conductivity type. The junction capacitance that forms between the first support regions and the first layer adds to the junction capacitance between the well and the first layer. The second support portions are connected to the substrate of the second conductivity type via a vertical connection and are not in contact with the tub. The capacitance of the barrier layer between the second support regions and the first layer is with the large charge reservoir and the associated stable potential of the substrate 1 connected and thereby stabilizes the potential of the first layer 3 ,

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen der in Anspruch 1 angegebenen Vorrichtung.In the dependent claims find advantageous developments and improvements of specified in claim 1 device.

Eine erfindungsgemäße Weiterbildung sieht vor, dass die ersten Stabilisierungsbereiche und/oder die zweiten Stabilisierungsbereiche eine große Oberfläche aufweisen. Mit einer großen Oberfläche wird eine große Sperrschichtkapazität erreicht und damit eine gute Stabilisierung der Spannungsversorgungen.A inventive development provides that the first stabilization areas and / or the second stabilization areas have a large surface area. With a large surface becomes one size Junction capacitance achieved and thus a good stabilization of the power supplies.

Eine erfindugsgemäße Weiterbildung sieht vor, die ersten Stabilisierungsbereiche und/oder die zweiten Stabilisierungsbereiche mit einer Vielzahl an Lamellen auszustatten. Die Lamellen lassen sich in herkömmlichen Strukturierungstechniken herstellen und erhöhen vorteilhafter Weise die Oberfläche der Stabilisierungsbereiche.A inventive training provides, the first stabilization areas and / or the second Stabilization areas equipped with a variety of slats. The slats can be in conventional Structuring techniques produce and increase advantageously the surface the stabilization areas.

Eine erfindungsgemäße Weiterbildung sieht vor, die Stabilisierungsbereiche in der ersten Schicht zu vergraben. Dies erhöht einerseits die Oberfläche der Stabilisierungsbereiche, andererseits lassen sich kapazitative Einflüsse zwischen den Verdrahtungen und den Sperrschichtkapazitäten durch die erhöhte Distanz verringern.A inventive development provides for the stabilization areas in the first layer too buried. This increases on the one hand the surface of the Stabilization areas, on the other hand can capacitive influences between the wirings and junction capacitances through the increased distance reduce.

Eine weitere erfindungsgemäße Weiterbildung sieht vor, mindestens einen der Stabilisierungsbereiche unmittelbar mit einem dritten Kontakt zu verbinden, an welchem die zweite Polarität der Spannungsversorgung anliegt.A further development of the invention provides at least one of the stabilization areas immediately to connect to a third contact, at which the second polarity of the power supply is applied.

Die Kapazität einer Sperrschicht steigt mit der Dotiermittelkonzentration der Stabilisierungsbereiche. Daher sieht eine weitere erfindungsgemäße Weiterbildung eine hohe Dotiermittelkonzentration in den Stabilisierungsbereichen vor.The capacity a barrier layer increases with the dopant concentration of Stabilizing areas. Therefore sees a further development of the invention a high dopant concentration in the stabilization regions in front.

Eine weitere erfindungsgemäße Weiterbildung sieht vor, dass die erste Polarität der Spannungsversorgung positiv ist und die zweite Polarität die Masse darstellt.A further development of the invention provides that the first polarity of the power supply positive is and the second polarity is the Mass represents.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.embodiments The invention is illustrated in the drawings and in the following Description closer explained.

ZEICHNUNGENDRAWINGS

Es zeigen:It demonstrate:

1 eine schematische Darstellung eines Teilschnitts einer Ausführungsform der vorliegenden Erfindung; 1 a schematic representation of a partial section of an embodiment of the present invention;

2 eine schematische Darstellung eines Teilschnitts einer weiteren Ausführungsform der vorliegenden Erfindung; 2 a schematic representation of a partial section of another embodiment of the present invention;

3 eine schematische Darstellung eines Teilschnitts einer weiteren Ausführungsform der vorliegenden Erfindung; und 3 a schematic representation of a partial section of another embodiment of the present invention; and

4 eine schematische Darstellung zur Erläuterung der vorliegenden Problematik. 4 a schematic representation for explaining the present problem.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.In the same reference numerals designate the same or functionally identical Ingredients.

BESCHREIBUNGEN DER AUSFÜHRUNGSBEISPIELEDESCRIPTIONS THE EMBODIMENTS

1 zeigt eine schematische Darstellung eines Teilschnitts einer Ausführungsform der vorliegenden Erfindung. 1 zeigt ein p-dotiertes Substrat 1. Auf das Substrat 1 ist eine n-dotierte Schicht 2 auf die Fläche 102 aufgebracht. Die Schicht 2 wird nachfolgend als vergrabene Schicht bezeichnet ("burried layer"). Auf die vergrabene Schicht 2 ist eine n-dotierte erste Schicht 3 aufgebracht. In die vom Substrat 1 abgewandte obere Fläche 100 der ersten Schicht 3 sind mehrere Strukturen eingebracht. Die Strukturen lassen sich nach ihrer Funktion in zwei Typen unterteilen: Standardzellen 10 und Verdrahtungskanäle 11. Die Standardzellen 10 werden typischerweise längs einer lateralen Richtung angeordnet. Parallel zu einer Reihe an Standardzellen 10 verlaufen typischerweise weitere Standardzellen 10'. In der Darstellung der 1 entspricht diese laterale Richtung einer Richtung senkrecht zur Blattebene. Die Verdrahtung 60-63 der Standardzellen 10 erfolgt vorwiegend in den Verdrahtungskanälen 11, welche lateral von den Standardzellen abgegrenzt sind. Die Verdrahtungen verlaufen oberhalb der oberen Fläche 100 der ersten Schicht 3. Die Anordnung der Standardzellen 10 in Reihen ist exemplarisch. Jegliche laterale Anordnung ist denkbar, entscheidend ist nur, dass die Verdrahtungskanäle 11 räumlich von den Standardzellen 10 abgegrenzt sind. 1 shows a schematic representation of a partial section of an embodiment of the present invention. 1 shows a p-doped substrate 1 , On the substrate 1 is an n-doped layer 2 on the surface 102 applied. The layer 2 is hereinafter referred to as a buried layer ("burried layer"). On the buried layer 2 is an n-doped first layer 3 applied. In the from the substrate 1 opposite upper surface 100 the first layer 3 Several structures are introduced. The structures can be subdivided according to their function into two types: standard cells 10 and wiring channels 11 , The standard cells 10 are typically arranged along a lateral direction. Parallel to a series of standard cells 10 Typically, there are more standard cells 10 ' , In the presentation of the 1 this lateral direction corresponds to a direction perpendicular to the plane of the page. The wiring 60 - 63 the standard cells 10 occurs mainly in the wiring channels 11 which are laterally separated from the standard cells. The wiring runs above the upper surface 100 the first layer 3 , The arrangement of the standard cells 10 in rows is exemplary. Any lateral arrangement is conceivable, it is only crucial that the wiring channels 11 spatially from the standard cells 10 are delimited.

Eine Standardzelle 10 der dargestellten Ausführungsform besteht aus einem n-Kanal-MOSFET 23 und einem p-Kanal-MOSFET 33, einer positiven Spannungsversorgung V_DD und einer Masse Gnd. Der n-Kanal-MOSFET 23 ist aus zwei p-dotierten Bereichen 20, 22 aufgebaut, welche in die obere Fläche 100 der n-dotierten Schicht 3 eingebracht sind, wobei über einen Bereich zwischen den beiden p-dotierten Bereichen 20 und 22 eine Gate-Struktur 21 aufgebracht ist. Des weiteren sind noch zwei ndotierte Bereiche 24 und 25 in das n-dotierte Substrat 3 eingebracht, welche in lateraler Richtung an die p-dotierten Bereiche 20 und 22 angrenzen. Um einen p-Kanal-MOSFET bestehend aus zwei ndotierten Bereichen 30 und 32, sowie einen Gate-Bereich 31, welcher sich oberhalb des Bereichs zwischen den beiden n-dotierten Bereichen 30 und 32 befindet, herzustellen, wird in einem ersten Schritt in die n-dotierte Schicht 3 eine p-dotierte Wanne 36 eingebracht. In diese werden die n-dotierten Bereiche 30 und 32 eingebracht, wobei dann zwischen den n-dotierten Bereichen p-dotiertes Material ist.A standard cell 10 The illustrated embodiment consists of an n-channel MOSFET 23 and a p-channel MOSFET 33 , a positive power supply V _DD and a ground Gnd. The n-channel MOSFET 23 is made up of two p-doped regions 20 . 22 built into the upper surface 100 the n-doped layer 3 are introduced, wherein over a region between the two p-doped regions 20 and 22 a gate structure 21 is applied. Furthermore, there are still two ndotierte areas 24 and 25 into the n-doped substrate 3 introduced, which in the lateral direction to the p-doped regions 20 and 22 adjoin. To a p-channel MOSFET consisting of two ndotierten areas 30 and 32 , as well as a gate area 31 , which is above the area between the two n-doped areas 30 and 32 is in a first step in the n-doped layer 3 a p-doped tub 36 brought in. These are the n-doped areas 30 and 32 introduced, in which case is p-doped material between the n-doped regions.

An einem Kontaktbereich, welcher an der Oberfläche 100 angebracht ist und in leitender Verbindung mit dem n-dotierten Bereich 24 ist, erfolgt die Spannungsversorgung V_DD. Die Anbindung an die Masse erfolgt durch einen zweiten Kontakt, welcher ebenfalls auf die Oberfläche 100 aufgebracht ist und die p-dotierte Wanne 36 berührt.At a contact area, which at the surface 100 is attached and in conductive communication with the n-doped region 24 is, the power supply V _DD . The connection to the mass is made by a second contact, which also on the surface 100 is applied and the p-doped well 36 touched.

Der Kontaktbereich der Spannungsversorgung V_DD ist durch eine vertikale n-dotierte Verbindung 40 ("Sinker") mit einer vergrabenen stark n-dotierten Schicht 2 verbunden, welche an die n-dotierte Schicht 3 an die von der oberen Fläche 100 abgewandte Fläche 101 angrenzt. Die vergrabene Schicht 2 weist eine Grenzfläche mit einem p-dotiertes Substrat 1 auf. An dieser Grenzfläche bildet sich eine Sperrschicht 102 aus. Die Sperrschicht 102 weist eine Kapazität auf, welche proportional der Fläche der Sperrschicht 102 ist. Die n-dotierte Fläche der Kapazität der Sperrschicht 102 wird durch die vertikale Verbindung 40 mit der Spannungsversorgung V_DD verbinden. Die vertikale Verbindung 40 ist derart herzustellen, dass sie eine hohe Leitfähigkeit und geringen Induktivität aufweist. Dies ermöglicht eine Stabilisierung der positiven Spannungsversorgung V_DD- Zwischen der Grenzfläche der p-dotierten Wanne 36 und der n-dotierten Schicht 3 bildet sich eine zweite Sperrschicht 103. Die umgekehrte Polarität der zweiten Sperrschicht ermöglicht diese für die Stabilisierung der Masseversorgung Gnd zu benutzen. Nachteilig ist jedoch, dass die Oberfläche der zweiten Sperrschicht 103 gering ist. Die Oberfläche ist begrenzt durch die Abmessungen der p-dotierten Wanne 36.The contact region of the voltage supply V _DD is through a vertical n-doped connection 40 ("Sinker") with a buried heavily n-doped layer 2 connected to the n-doped layer 3 to the from the upper surface 100 abge turned surface 101 borders. The buried layer 2 has an interface with a p-doped substrate 1 on. At this interface, a barrier layer is formed 102 out. The barrier layer 102 has a capacitance which is proportional to the area of the barrier layer 102 is. The n-doped area of the junction capacitance 102 is through the vertical connection 40 connect to the power supply V _DD . The vertical connection 40 is to be made to have high conductivity and low inductance. This enables a stabilization of the positive voltage supply V _DD - intermediate the interface of the p-doped well 36 and the n-doped layer 3 a second barrier layer forms 103 , The reverse polarity of the second junction allows it to be used for stabilizing the ground supply Gnd. The disadvantage, however, is that the surface of the second barrier layer 103 is low. The surface area is limited by the dimensions of the p-doped well 36 ,

Der Aufbau der Standardzellen 10 soll möglichst kompakt sein, um viele Standardzellen 10 in einem Bauelement auf möglichst geringer Fläche unterzubringen. Daher wird der p-Kanal-MOSFET so aufgebaut, dass er eine möglichst geringe Fläche einnimmt, d.h. in den Bibliotheken weist die p-dotierte Wanne 36 die minimal mögliche Abmessungen auf, welche notwendig ist, um einen p-Kanal-MOSFET zu realisieren. Eine Vergrößerung der p-dotieren Wanne 36, um eine größere Sperrschicht 103 zu erreichen, würde die lateralen Abmessungen jeder Standardzelle 10 erhöhen. Der erhöhte Platzbedarf ist jedoch nicht erwünscht.The structure of the standard cells 10 should be as compact as possible to many standard cells 10 in a component on the smallest possible space to accommodate. Therefore, the p-channel MOSFET is constructed to occupy as small an area as possible, ie, in the libraries, the p-type well 36 the minimum possible dimensions necessary to realize a p-channel MOSFET. An enlargement of the p-doping tub 36 to get a bigger barrier 103 To achieve that would be the lateral dimensions of each standard cell 10 increase. The increased space requirement is not desirable.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung wird angrenzend an den Bereich 36 eine weiterer p-dotierter Bereich 50 in die n-dotierte Schicht 3 eingebracht. Dieser Bereich wird nachfolgend als Stabilisierungsbereich bezeichnet. Vorteilhafterweise befindet sich der Stabilisierungsbereich 50 unterhalb des Verdrahtungskanals 11. Typischerweise befinden sich unterhalb des Verdrahtungskanals 11 keinerlei Strukturierung der n-dotierten Schicht 3. Durch den Kontakt des Stabilisierungsbereiches 50 mit der p-dotierten Wanne 36 vergrößert sich die Sperrschicht 103 um die Sperrschicht 105. Dies hat zur Folge, dass die Kapazität der Sperrschicht sich erhöht und damit eine bessere Stabilisierung der Massenversorgung Gnd ermöglicht wird.In a preferred embodiment of the present invention, adjacent to the area 36 another p-doped area 50 in the n-doped layer 3 brought in. This area is referred to below as the stabilization area. Advantageously, the stabilization area is located 50 below the wiring channel 11 , Typically located below the wiring channel 11 no structuring of the n-doped layer 3 , By the contact of the stabilization area 50 with the p-doped tub 36 increases the barrier layer 103 around the barrier layer 105 , This has the consequence that the capacity of the barrier layer increases and thus a better stabilization of the mass supply Gnd is made possible.

Das Einbringen des Stabilisierungsbereiches 50 unterhalb des Verdrahtungskanals 11 ist nicht mit einer unmittelbaren Vergrößerung der Wanne 36 gleichzusetzen. Der wesentliche Vorteil liegt darin, dass für die typischerweise verwendeten Verfahren des Designs mit Bibliotheken von Schaltungen, der Aufbau der Standardzellen nicht geändert wird und diese somit ihre minimalen Abmessungen beibehalten. Des weiteren erfordert das Einbringen des Stabilisierungsbereiches 50 unterhalb des Verdrahtungskanals 11 keine Änderung der Design-Verfahren für die Verdrahtungen 60-63. Dies ist u.a. darin begründet, dass unterhalb des Verdrahtungskanals 11 bisher keinerlei Strukturen in die erste Schicht 3 eingebracht wurden. Der Entwurf der p-dotierten Stabilisierungsbereiche 50 ist somit kompatibel mit den typischen Verfahrensschritten der Halbleitertechnologie und lässt sich in diese integrieren.The introduction of the stabilization region 50 below the wiring channel 11 is not with an immediate enlargement of the tub 36 equate. The main advantage is that for the typically used methods of design with libraries of circuits, the structure of the standard cells is not changed and thus they maintain their minimum dimensions. Furthermore, the introduction of the stabilization region requires 50 below the wiring channel 11 no change in the design process for the wiring 60 - 63 , This is partly due to the fact that below the wiring channel 11 so far no structures in the first layer 3 were introduced. The design of the p-doped stabilization regions 50 is thus compatible with the typical process steps of semiconductor technology and can be integrated into these.

Da entscheidend für die Kapazität der Sperrschicht 105 die Oberfläche der Sperrschicht 105 ist, kann in einer weiteren Ausführungsform der vorliegenden Erfindung den p-dotierten Stabilisierungsbereich 50 lateral und/oder vertikal strukturiert sein. Vorteilhafterweise ist die Gestaltung derart, dass die Oberfläche des p-dotierten Stabilisierungsbereichs 50 eine möglichst große Oberfläche aufweist und dennoch einen zusammenhängenden Bereich bildet. Eine mögliche Gestaltung sieht vor, den p-dotierten Stabilisierungsbereich 50 mit vielen Lamellen zu versehen, welche die p-dotierte Wanne 36 berühren. Des Weiteren kann der p-dotierte Stabilisierungsbereich 50 in der n-dotierten Schicht 3 vergraben sein, wobei der p-dotierte Stabilisierungsbereich 50 die p-dotierte Wanne 36 berührt.As crucial to the capacity of the barrier 105 the surface of the barrier layer 105 In another embodiment of the present invention, the p-doped stabilization region may be 50 be laterally and / or vertically structured. Advantageously, the design is such that the surface of the p-doped stabilization region 50 has as large a surface as possible and yet forms a coherent area. One possible design envisages the p-doped stabilization region 50 provided with many fins, which the p-doped tub 36 touch. Furthermore, the p-doped stabilization region 50 in the n-doped layer 3 be buried, wherein the p-doped stabilization region 50 the p-doped tub 36 touched.

2 zeigt eine schematische Darstellung eines Teilschnitts einer weiteren Ausführungsform der vorliegenden Erfindung. Die Ausführungsform weist wiederum Standardzellen 10 und Verdrahtungskanäle 11 auf. Unterhalb des Verdrahtungskanals 11 ist in dem n-dotierten Bereich 3 ein p-dotierter Stabilisierungsbereich 51 eingebracht. Dieser p-dotierte Stabilisierungsbereich 51 steht nicht in Kontakt mit der p-dotierten Wanne 36 des p-Kanal-MOSFETs 33. Durch eine vertikale p-dotierte Verbindung 52 ist der p-dotierte Stabilisierungsbereich 51 mit dem p-dotierten Substrat 1 verbinden. Zwischen dem p-dotierten Stabilisierungsbereich 51 und der n-dotierten Schicht 3 bildet sich eine Sperrschicht 106 aus. Die Kapazität der Sperrschicht koppelt das Potenzial des p-dotierten Substrats 1 kapazitiv an das Potenzial der n-dotierten ersten Schicht 3. Da das Substrat 1 ein großes Ladungsreservoir und ein stabiles Potenzial aufweist, wird auf diese Weise das Potenzial der ersten Schicht 3 stabilisiert. Die erste Schicht 3 wiederum steht in direktem Kontakt mit der Spannungsversorgung V_DD oder noch unmittelbarer mit dem n-Kanal-MOSFET, so dass Spannungsschwankungen der Versorgung V_DD reduziert werden. Auf diese Weise stabilisiert der p-dotierte Stabilisierungsbereich 51, welcher durch die vertikale Verbindung 52 mit dem Substrat 1 verbunden ist die positive Spannungsversorgung V_DD. Die Ausgestaltung des p-dotierten Stabilisierungsbereichs 51 kann, wie in 2 dargestellt, eine Wanne sein, aber sowohl auch lateral wie vertikal strukturiert sein, um eine möglichst große Oberfläche der Sperrschicht 106 zu erreichen. Die vertikale p-dotierte Verbindung 52 bildet auch eine Sperrschicht 107 aus. 2 shows a schematic representation of a partial section of another embodiment of the present invention. The embodiment again has standard cells 10 and wiring channels 11 on. Below the wiring channel 11 is in the n-doped region 3 a p-doped stabilization region 51 brought in. This p-doped stabilization region 51 is not in contact with the p-doped well 36 of the p-channel MOSFET 33 , By a vertical p-doped compound 52 is the p-doped stabilization region 51 with the p-doped substrate 1 connect. Between the p-doped stabilization region 51 and the n-doped layer 3 a barrier layer forms 106 out. The capacitance of the junction couples the potential of the p-doped substrate 1 Capacitive to the potential of the n-doped first layer 3 , Because the substrate 1 has a large charge reservoir and a stable potential, thus becomes the potential of the first layer 3 stabilized. The first shift 3 in turn is in direct contact with the power supply V _DD or more directly with the n-channel MOSFET, so that voltage fluctuations of the supply V _DD can be reduced. In this way, stabilizes the p-doped stabilization region 51 , which through the vertical connection 52 with the substrate 1 connected is the positive power supply V _DD . The embodiment of the p-doped stabilization region 51 can, as in 2 shown to be a trough, but also structured both laterally and vertically to the largest possible surface of the barrier layer 106 to to reach. The vertical p-doped compound 52 also forms a barrier layer 107 out.

3 zeigt eine schematische Darstellung eines Teilschnitts einer weiteren Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform weist einen p-dotierten Stabilisierungsbereich 54 auf, welcher an die p-dotierte Wanne 36 des p-Kanal-MOSFETs angrenzt. Dieser p-dotierte Stabilisierungsbereich 54 ist wie zu 1 beschrieben unterhalb der Verbindungen eingebracht. Dieser stützt wie zu 1 beschrieben die Masseversorgung Gnd. Zusätzlich ist unterhalb der Verdrahtung 11 ein zweiter p-dotierter Stabilisierungsbereich 53 eingebracht, welcher durch eine p-dotierte vertikale Verbindung 52 mit dem p-dotierten Substrat 1 verbunden ist. Der p-dotierte Stabilisierungsbereich 53 stabilisiert wie zu Figur 2 beschrieben das Potenzial des n-dotierten Bereichs 3 und damit auch die Spannungsversorgung V_DD. Die Ausgestaltung des Bereichs der Schicht 3, welche sich ummittelbar unterhalb der Verdrahtung 11 befindet wird derart gestaltet, dass die Versorgung (Spannungsversorgung V_DD, Massenversorgung Gnd) stärker stabilisiert wird, indem der Stabilisierungsbereich 53 bzw. 54 entsprechend ein größeres Volumen einnimmt, je nach dem, welche der beiden Versorgungen größeren Belastungen ausgesetzt ist. 3 shows a schematic representation of a partial section of another embodiment of the present invention. This embodiment has a p-doped stabilization region 54 on which to the p-doped tub 36 of the p-channel MOSFET adjacent. This p-doped stabilization region 54 is like to 1 described below the compounds introduced. This one supports as 1 described the grounding Gnd. In addition, below the wiring 11 a second p-doped stabilization region 53 introduced, which by a p-doped vertical connection 52 with the p-doped substrate 1 connected is. The p-doped stabilization region 53 stabilized as to figure 2 described the potential of the n-doped region 3 and thus also the power supply V _DD . The design of the region of the layer 3 , which are directly below the wiring 11 is designed such that the supply (power supply V _DD , mass supply Gnd) is more stabilized by the stabilization region 53 respectively. 54 correspondingly occupies a larger volume, depending on which of the two supplies is exposed to greater loads.

Obwohl die Erfindung anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.Even though the invention described with reference to preferred embodiments it is not limited to that, but in many ways and modifiable.

Die Leitfähigkeitstypen der Schichten können von den jeweiligen anderen Leitfähigkeitstypen ersetzt werden. Hierbei ist unter Anderem denkbar negative Spannungsversorgung zu stützen.The conductivity types of the layers can replaced by the other types of conductivity become. Among other things, this is conceivable negative voltage supply to support.

Vor allem ist die Erfindung nicht auf Bauelemente mit Standardzellen aus zwei Transistoren beschränkt. Diese sind nur aus Gründen der einfacheren Darstellung gewählt. Die Standardzellen können ebenso aus einer Vielzahl an Transistoren und/oder passiven Bauelementen aufgebaut sein.In front In particular, the invention is not based on components with standard cells limited to two transistors. These are only for reasons the simpler representation chosen. The standard cells can as well from a multiplicity of transistors and / or passive components be constructed.

Vorrichtung für eine passive Stabilisierung von Versorgungsspannungen eines HalbleiterbauelementsDevice for a passive Stabilization of supply voltages of a semiconductor device

11: p-dotiertes Substratp-doped substratum
22: n-dotierte vergrabene Schichtn-doped buried layer
33: n-dotierte erste Schichtn-doped first shift
10, 10'10 10 ': Standardzellenstandard cell
1111: Verdrahtungskanalwiring Ducts
20, 2220 22: p-dotierte Bereichep-doped areas
2121: Gategate
2323: n-Kanal Transistorn-channel transistor
24, 2524 25: n-dotierte Bereichen-doped areas
30, 3230 32: n-dotierte Bereichen-doped areas
3131: Gategate
3333: p-Kanal Transistorp-channel transistor
3636: p-dotierte Wannep-doped tub
60-6360-63: Verdrahtungenwirings
4040: vertikale Verbindungvertical connection
5252: vertikale Verbindungvertical connection
50, 51, 53, 5450, 51, 53, 54: p-dotierte Stützbereiche p-doped support areas
100100: obere Grenzflächeupper interface
101101: Grenzflächeinterface
102, 103102 103: Sperrschichtjunction
105-110105-110: Sperrschichtenbarriers
V_DD V _DD: positive Spannungsversorgungpositive power supply
GndGnd: Masseverbindungground connection

Claims

Semiconductor device with a substrate ( 1 ) of a second conductivity type (p), a buried layer ( 2 ) of a first conductivity type (n) and a first layer ( 3 ) of the first conductivity type (n), wherein in first lateral regions ( 10 ) Are arranged with active components standard cells, wherein a standard cell at least one transistor ( 33 ) of the first conductivity type (n) and at least one transistor ( 23 ) of the second conductivity type (p), wherein the transistor of the second conductivity type (p) in the first layer ( 3 ) is introduced and the transistor of the first conductivity type (n) in a tub ( 36 ) is introduced from a semiconductor material of the second conductivity type (p), wherein the well ( 36 ) in the first layer ( 3 ) is supplied, wherein the standard cell is supplied via a power supply, wherein at a first contact which is conductive with the first layer ( 3 ) is connected to a first polarity (V _DD ) of the power supply and to a second contact, which conducts with the trough ( 36 ) is applied, the second polarity (Gnd) is applied, wherein in second lateral areas ( 11 ) Wiring ( 60 . 61 . 62 ) above the first layer ( 3 ) for connecting the standard cells and in second lateral areas ( 11 ) no active components are arranged, wherein in the first layer ( 3 ) within the second lateral regions ( 11 ) first stabilization areas ( 50 . 54 ) and / or second stabilization regions ( 51 . 53 ) are introduced from a semiconductor material of the first conductivity type, wherein at interfaces ( 105 - 110 ) between the stabilization regions ( 50 . 51 . 53 . 54 ) and the first layer ( 3 ) form barrier-layer capacitances, the first stabilization regions ( 50 . 54 ) to the tub ( 36 ) and / or wherein the second stabilization regions ( 51 . 53 ) by a vertical connection ( 52 ) of a semiconductor material of the first conductivity type (n) with the substrate ( 1 ) are connected from the first conductivity type (s).

Device according to claim 1, wherein the first stabilization regions ( 50 . 54 ) and / or the second stabilization regions ( 51 . 53 ) have a large surface area.

Device according to claim 2, wherein the first stabilization regions ( 50 . 54 ) and / or the second stabilization regions ( 51 . 53 ) have a plurality of fins.

Device according to one of the preceding claims, wherein the stabilization regions ( 50 - 54 ) in the first layer ( 3 ) are buried.

Device according to one of the preceding claims 1 to 3, wherein the stabilization regions ( 50 - 54 ) are directly connected to a third contact, to which the second polarity (Gnd) of the power supply is applied.

Device according to one of the preceding claims, wherein the stabilization regions ( 50 - 54 ) have a high dopant concentration.

Device according to one of the preceding claims, wherein the first polarity of the voltage supply (V _DD ) has a positive potential relative to the second polarity (Gnd).