DE102004006767A1

DE102004006767A1 - Verfahren und Vorrichtung zum Transport von Datenabschnitten mittels eines DMA-Controllers

Info

Publication number: DE102004006767A1
Application number: DE102004006767A
Authority: DE
Inventors: Werner Hein
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2004-02-11
Filing date: 2004-02-11
Publication date: 2005-09-15
Anticipated expiration: 2024-02-12
Also published as: DE102004006767B4; US20050177655A1

Abstract

Die Erfindung betrifft ein Verfahren zum Transport (DMA_TASK(n), DMA_TASK(n + 1)) von Datenabschnitten zwischen einem Speicher und einem Peripheriegerät, wobei zunächst ein Steuersignal (START(n + 1))an einen DMA-Controller übermittelt wird, mit welchem der DMA-Controller (DMA) zur Durchführung des Transports (DMA_TASK(n + 1)) eines Datenabschnitts aufgefordert wird, und wobei anschließend Informationen über den durchzuführenden Datentransport (DMA_TASK(n + 1)) in den DMA-Controller geladen werden und danach der Datentransport (DMA_TASK(n + 1)) mittels des DMA-Controllers ausgeführt wird.

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung, mittels welcher Datenabschnitte zwischen einem Speicher und einem Peripheriegerät unter Zuhilfenahme eines DMA-Controllers transportiert werden.

Im Bereich der Hardware-Entwicklung für den Mobilfunk werden immer häufiger sogenannte SOC (System on Chip)-Designs verwendet. SOC-Designs sind komplexe, heterogene Systeme, die aus einer Hardware-Plattform, welche z.B. Prozessoren, Busse, Speicher und Peripheriegeräte aufweist, und Softwaremodulen, wie z.B. Gerätetreibern, Firmware, Betriebssystemen und Anwendungen, bestehen. Unter Peripheriegeräten werden Hardware-Geräte, wie beispielsweise Empfänger, Sender, Kanalcodierer und Kanaldecodierer, verstanden. Des Weiteren zählen zu den Peripheriegeräten auch Hardware-Beschleunigereinrichtungen, die Vorgänge mit geringer Komplexität bearbeiten. In SOC-Designs werden insbesondere DMA (Direct Memory Access)-Steuereinrichtungen dazu eingesetzt, um Datenabschnitte zwischen Peripheriegeräten und einem zentralen, wiederbeschreibbaren RAM (Random Access Memory)-Speicher zu transportieren. Dies entlastet den zentralen Prozessor.

In der deutschsprachigen Fachliteratur werden DMA-Steuereinrichtungen in der Regel als DMA-Controller bezeichnet. Aus diesem Grund wird dieser Begriff auch im Folgenden verwendet.

Eine weitere Entlastung des zentralen Prozessors wird dadurch erzielt, dass nach der Beendigung des Transports eines Datenabschnitts Konfigurationsdaten aus dem RAM-Speicher oder einem Peripheriegerät in den DMA-Controller geladen werden. Die Konfigurationsdaten enthalten Angaben zu dem als Nächsten zu transportierenden Datenabschnitt. Beispielsweise enthalten die Konfigurationsdaten die Start- und Zieladressen der zu transportierenden Daten sowie Angaben über die Datenmenge des zu transportierenden Datenabschnitts. Mit Hilfe der Konfigurationsdaten kann sich der DMA-Controller bereits vor seiner als Nächsten auszuführenden Aufgabe diesbezüglich konfigurieren. Sobald sich der DMA-Controller konfiguriert hat, kann das Peripheriegerät nach einer beliebigen Zeitspanne den neuen Datentransport starten.

Bei herkömmlichen DMA-Controllern ist der Neukonfigurationsschritt unmittelbar nach dem Abschluss des Transports eines Datenabschnitts vorgesehen. Zu diesem Zeitpunkt stehen allerdings bei SOC-Designs mit komplexen Peripheriegeräten die Konfigurationsdaten noch nicht immer zur Verfügung. Insbesondere kann es an Informationen über die zu transportierende Datenmenge mangeln, falls das betreffende Peripheriegerät zu diesem Zeitpunkt die Generierung des zu transportierenden Datenabschnitts noch nicht abgeschlossen hat. In derartigen Fällen kann bei einem herkömmlichen DMA-Controller keine Selbstkonfiguration durchgeführt werden. Stattdessen wird, sobald die Datengenerierung abgeschlossen ist und die Konfigurationsdaten vorliegen, der zentrale Prozessor darüber von dem betreffenden Peripheriegerät informiert. Daraufhin holt der zentrale Prozessor die Konfigurationsdaten ab und konfiguriert damit den DMA-Controller für die nächste Datentransportaufgabe. Anschließend wird das betreffende Peripheriegerät von dem zentralen Prozessor darüber informiert, dass der DMA-Controller nunmehr betriebsbereit ist. Dann erst kann mit dem eigentlichen Datentransport begonnen werden. Nachteilig an dem beschriebenen Verfahren ist folglich, dass es die Arbeitslast des zentralen Prozessors erhöht und zu einer Verzögerung des Datentransports führt.

Aufgabe der Erfindung ist daher, ein Verfahren zum Transport von Datenabschnitten zwischen einem Speicher und einem Peripheriegerät anzugeben, welches im Vergleich zu herkömmlichen Verfahren den zentralen Prozessor entlastet und zu einer Ver kürzung der effektiven Datentransportzeit führt. Des Weiteren soll eine Vorrichtung geschaffen werden, die dem gleichen Zweck wie das Verfahren dient und die genannten Vorteile aufweist.

Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der Patentansprüche 1 und 7 gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Mittels des erfindungsgemäßen Verfahrens werden Datenabschnitte zwischen einem Speicher und mindestens einem Peripheriegerät transportiert. In einem ersten Verfahrensschritt wird ein DMA-Controller mit einem Steuersignal gespeist. Das Steuersignal dient dazu, dem DMA-Controller anzuzeigen, dass mit der Durchführung des Transports eines Datenabschnitts begonnen werden soll. Unmittelbar vor Beginn des Transports des Datenabschnitts werden in einem zweiten Verfahrensschritt Informationen über den durchzuführenden Datentransport in den DMA-Controller geladen. In einem dritten Verfahrensschritt wird der Datentransport mittels des DMA-Controllers durchgeführt.

Vorteilhaft an dem erfindungsgemäßen Verfahren ist, dass das Laden der Informationen über den durchzuführenden Datentransport vom Ende des zuletzt durchgeführten Datentransports zeitlich entkoppelt ist. Die Informationen über den durchzuführenden Datentransport werden nämlich erst dann in den DMA-Controller geladen, wenn feststeht, dass mit dem Transport des Datenabschnitts begonnen werden kann. Zu diesem Zeitpunkt stehen die von dem DMA-Controller für die Ausführung des Datentransports benötigten Angaben garantiert zur Verfügung. Somit kann es zu keinen Verzögerungen aufgrund nicht bereitstehender Angaben, wie beispielsweise über die zu transportierende Datenmenge, kommen. Dadurch wird der zentrale Prozessor im Vergleich zu herkömmlichen Verfahren von Aufgaben entbunden, die eventuell anstünden, wenn die benötigten Anga ben nicht zur Verfügung stünden. Der erfindungsgemäße Datentransport wird somit ohne Interaktion durch den zentralen Prozessor durchgeführt.

Vorzugsweise konfiguriert sich der DMA-Controller anhand der Informationen über den durchzuführenden Datentransport selbst. Diese Selbstkonfiguration des DMA-Controllers ist nun nicht mehr – wie bei herkömmlichen DMA-Controllern – an das Ende des Transports eines Datenabschnitts gebunden, sondern wird unmittelbar vor dem Transport eines Datenabschnitts vorgenommen. Dadurch wird gewährleistet, dass bei der Konfiguration des DMA-Controllers sämtliche dazu benötigte Daten zur Verfügung stehen.

Die Informationen über den durchzuführenden Datentransport enthalten vorzugsweise Angaben über die Adressen, welche die zu transportierenden Daten in dem Speicher oder dem mindestens einen Peripheriegerät aufweisen, aus welchem sie entnommen werden sollen, und Angaben über die Adressen, welche die Daten in dem Speicher oder dem mindestens einen Peripheriegerät aufweisen, in welchen oder welches sie verschoben werden sollen. Insbesondere sind in den Informationen über den durchzuführenden Datentransport auch Angaben über die Datenmenge des zu transportierenden Datenabschnitts enthalten.

Des Weiteren ist es vorteilhaft, wenn die Informationen über den durchzuführenden Datentransport eine Angabe zu dem Peripheriegerät aufweisen, aus welchem oder zu welchem nach Abschluss des gegenwärtig durchzuführenden Datentransports ein Datenabschnitt transferiert werden soll. Durch diese Angabe wird der DMA-Controller in die Lage versetzt, nach Abschluss des Transports eines Datenabschnitts das angegebene Peripheriegerät als die Quelle des nächsten Datentransports zu referenzieren.

Da das Peripheriegerät, das an dem durchzuführenden Datentransport beteiligt ist, den Zeitpunkt kennt, zu welchem so wohl der zu transportierende Datenabschnitt als auch die Informationen über den Transport dieses Datenabschnitts zur Verfügung steht, ist es vorteilhaft, dass das Steuersignal, mit welchem der DMA-Controller zur Durchführung des Datentransports aufgefordert wird, von dem besagten Peripheriegerät generiert und an den DMA-Controller übermittelt wird.

Gemäß einer bevorzugten Ausgestaltung der Erfindung übermittelt das Peripheriegerät an den DMA-Controller das Steuersignal, mit welchem der DMA-Controller zur Durchführung des Datentransports aufgefordert wird, nach Abschluss des zuvor von dem DMA-Controller ausgeführten Datentransports. Durch diese bevorzugte Ausgestaltung der Erfindung wird ausgeschlossen, dass es im DMA-Controller zu Überschneidungen der auszuführenden Aufgaben kommt.

Die erfindungsgemäße Vorrichtung dient zum Transport von Datenabschnitten zwischen einem Speicher und mindestens einem Peripheriegerät. Zur Durchführung eines derartigen Datentransports weist die erfindungsgemäße Vorrichtung einen DMA-Controller und zwei Mittel auf. Das erste Mittel dient zur Generierung eines Steuersignals, mit welchem der DMA-Controller zur Durchführung des Transports eines Datenabschnitts aufgefordert wird. Das zweite Mittel erzeugt Informationen über den durchzuführenden Datentransport, welche in den DMA-Controller geladen werden, nachdem der DMA-Controller das Steuersignal erhalten hat.

Die erfindungsgemäße Vorrichtung weist dieselben Vorteile gegenüber herkömmlichen, demselben Zweck dienenden Vorrichtungen wie das erfindungsgemäße Verfahren auf.

Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigen:
1 eine beispielhafte Darstellung des zeitlichen Ablaufs des Transports von Datenabschnitten gemäß dem Stand der Technik;
2 eine schematische Darstellung eines Ausführungsbeispiels der erfindungsgemäßen Vorrichtung; und
3 eine schematische Darstellung eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens.
In 1 ist gegen die Zeit t der Ablauf des Transports von Datenabschnitten zwischen einem Peripheriegerät und einem Speicher, wie er mit herkömmlichen Verfahren bewerkstelligt wird, dargestellt.
Unmittelbar nachdem eine Datentransportaufgabe DMA_TASK(n) (englisch: Aufgabe = task) des den Datentransport ausführenden DMA-Controllers abgeschlossen ist, d.h. unmittelbar nachdem ein Datenabschnitt vollständig zwischen dem Peripheriegerät und dem Speicher übertragen wurde, was durch ein Signal END(n) angezeigt wird, führt der DMA-Controller selbständig eine Konfiguration CONFIG(n+1) für die nächste Datentransportaufgabe DMA_TASK(n+1) durch, wofür er Konfigurationsdaten aus dem Peripheriegerät lädt. Nach Abschluss der Konfiguration CONFIG(n+1) des DMA-Controllers kann eine beliebige Zeitspanne vergehen, bis das Peripheriegerät an den DMA-Controller ein Signal START(n+1) sendet, um die Datentransportaufgabe DMA_TASK(n+1) zu starten. Anschließend wird die Datentransportaufgabe DMA_TASK(n+1) von dem DMA-Controller durchgeführt.
Bei dem vorstehend beschriebenen herkömmlichen Verfahren kann es zu den oben beschriebenen Komplikationen kommen, wenn die Konfigurationsdaten, die für die Konfiguration CONFIG(n+1) des DMA-Controllers benötigt werden, unmittelbar nach Abschluss der Datentransportaufgabe DMA_TASK(n) nicht zur Ver fügung stehen. Dieser Nachteil wird durch die vorliegende Erfindung behoben.
Ein Ausführungsbeispiel der erfindungsgemäßen Vorrichtung ist in 2 dargestellt. Die dort dargestellte Vorrichtung umfasst einen zentralen Prozessor PROC, einen wiederbeschreibbaren Speicher RAM, einen DMA-Controller DMA, ein Peripheriegerät PERIPH, eine Hardware-Beschleunigereinrichtung HARD_ACC und einen Datenbus BUS. Der zentrale Prozessor PROC kann sowohl auf den Speicher RAM direkt zugreifen als auch über den Datenbus BUS auf das Peripheriegerät PERIPH und die Hardware-Beschleunigereinrichtung HARD_ACC. Der DMA-Controller DMA steht mit dem Speicher RAM in Verbindung und hat über den Datenbus BUS Zugang zu dem Peripheriegerät PERIPH und der Hardware-Beschleunigereinrichtung HARD_ACC. Somit können Daten oder Datenabschnitte zwischen dem Speicher RAM und dem Peripheriegerät PERIPH bzw. der Hardware-Beschleunigereinrichtung HARD_ACC über den DMA-Controller DMA transferiert werden. Des Weiteren sind der DMA-Controller DMA und das Peripheriegerät PERIPH bzw. die Hardware-Beschleunigereinrichtung HARD_ACC über sogenannte Hardware-Request-Leitungen HR_PERIPH und HR_HARD_ACC verbunden. Die Funktion der Hardware-Request-Leitungen HR_PERIPH und HR_HARD_ACC wird weiter unten erläutert.
In 3 ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens dargestellt. Anhand von 3 lässt sich des Weiteren die Funktionsweise der in 2 gezeigten Vorrichtung erläutern.
In der oberen Zeile von 3 sind die Abarbeitung der an den DMA-Controller DMA gestellten Aufgaben und die Signale, die von dem DMA-Controller DMA empfangen oder erzeugt werden, gegen die Zeit t aufgetragen. Das gleiche gilt analog für die untere Zeile von 3 mit dem Unterschied, dass diese Zeile das Peripheriegerät PERIPH betrifft.
Eine an den DMA-Controller DMA gestellte Datentransportaufgabe DMA_TASK(n) wird dadurch abgearbeitet, dass der DMA-Controller DMA einen Datenabschnitt zwischen dem Speicher RAM und dem Peripheriegerät PERIPH oder der Hardware-Beschleunigereinrichtung HARD_ACC verschiebt. Teilweise gleichzeitig mit der Abarbeitung der Datentransportaufgabe DMA_TASK(n) generiert das Peripheriegerät PERIPH einen neuen Datenabschnitt, welcher später in den Speicher RAM verschoben werden soll. Die Generierung dieses Datenabschnitts erfolgt im Rahmen einer Datengenerierungsaufgabe PERIPH_TASK(n+1). Die Beendigung der Datengenerierungsaufgabe PERIPH_TASK(n+1) wird durch das Signal END(n+1) signalisiert.
Nach Beendigung der Datentransportaufgabe DMA_TASK(n) führt der DMA-Controller DMA eine Referenzierung REF(n+1) durch, bei welcher er das Peripheriegerät PERIPH als die Quelle der nächsten Datentransportaufgabe DMA_TASK(n+1) referenziert. Jedoch stehen – wie sich aus 3 ersehen lässt – zu diesem Zeitpunkt die Daten für die Datentransportaufgabe DMA_TASK(n+1) noch nicht zu Verfügung. Sobald das Peripheriegerät PERIPH seine Datengenerierungsaufgabe PERIPH_TASK(n+1) beendet hat und somit sowohl der für den nächsten Datentransport vorgesehene Datenabschnitt als auch die für die Konfiguration des DMA-Controllers DMA benötigten Daten bereit stehen, wird von dem Peripheriegerät PERIPH über die Hardware-Request-Leitung HR_PERIPH ein Signal START(n+1) an den DMA-Controller DMA übermittelt. Für den Fall, dass die besagten Daten von der Hardware-Beschleunigungseinrichtung HARD_ACC erzeugt worden wären, wäre das Signal START(n+1) über die Hardware-Request-Leitung HR_HARD_ACC übermittelt worden.
Das Signal START(n+1) zeigt dem DMA-Controller DMA an, dass die für die Datentransportaufgabe DMA_TASK(n+1) benötigten Daten nunmehr zur Verfügung stehen und dass mit dem Datentransport begonnen werden soll. Bevor der eigentliche Datentransport jedoch durchgeführt wird, folgt der DMA-Controller DMA seiner Referenzierung REF(n+1) und lädt aus dem Periphe riegerät PERIPH die Konfigurationsdaten, um sich anhand dieser Konfigurationsdaten für die Datentransportaufgabe DMA_TASK(n+1) zu konfigurieren. Dazu umfassen die Konfigurationsdaten typischerweise die Start- und Zieladressen der zu transportierenden Daten als auch eine Angabe zu der Datenmenge des zu transportierenden Datenabschnitts. Der Zugriff des DMA-Controllers DMA auf die Peripherieeinrichtung PERIPH, mit welchem die Konfigurationsdaten in den DMA-Controller DMA geladen werden, ist in 2 durch einen Pfeil CONFIG_DATA dargestellt.
Nach dem Abschluss der Konfiguration CONFIG(n+1) führt der DMA-Controller die Datentransportaufgabe DMA_TASK(n+1) durch, bei welcher der zuvor erzeugte Datenabschnitt von dem Peripheriegerät PERIPH zu dem Speicher RAM transferiert wird. Dies ist in 2 durch einen Pfeil DATA verdeutlicht.
Unmittelbar anschließend an die Datentransportaufgabe DMA_TASK(n+1) führt der DMA-Controller DMA eine Referenzierung REF(n+2) durch, bei der er die Quelle der nächsten Datentransportaufgabe DMA_TASK(n+2) referenziert. Die Referenzierung REF(n+2) kann ganz allgemein als ein Zeiger verstanden werden, der auf eine bestimmte Datenquelle verweist, von der nach einer beliebigen Zeitspanne der Signal START(n+2) zu erwarten ist. Die Information darüber, welches Peripheriegerät oder welcher Speicher diese Quelle ist, ist bereits in den Konfigurationsdaten enthalten gewesen, mit welchen sich der DMA-Controller DMA vor der Durchführung der Datentransportaufgabe DMA_TASK(n+1) konfiguriert hat.
Vorstehend wurde der Transport eines Datenabschnitts beschrieben, welcher von dem Peripheriegerät PERIPH erzeugt wurde. Derartige Datenabschnitte können auch von weiteren Peripheriegeräten erzeugt werden. Zu solchen Peripheriegeräten zählt auch die Hardware-Beschleunigereinrichtung HARD_ACC. Des Weiteren können auch Datenabschnitte von dem Speicher RAM zu den Peripheriegeräten transportiert werden.

Claims

Verfahren zum Transport (DMA_TASK(n), DMA_TRSK(n+1)) von Datenabschnitten zwischen einem Speicher (RAM) und mindestens einem Peripheriegerät (PERIPH, HARD_ACC), mit den in der angegebenen Reihenfolge auszuführenden Schritten: (a) Übermitteln eines Steuersignals (START(n+1)) an einen DMA-Controller (DMA), mit welchem der DMA-Controller (DMA) zur Durchführung des Transports (DMA_TASK(n+1)) eines Datenabschnitts aufgefordert wird; (b) Laden von Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)) in den DMA-Controller (DMA); und (c) Durchführen des Datentransports (DMA_TASK(n+1)) mittels des DMA-Controllers (DMA).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, – dass der DMA-Controller (DMA) anhand der Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)) eine Selbstkonfiguration (CONFIG(n+1)) durchführt.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, – dass die Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)) Start- und Zieladressen für die zu transportierenden Daten und insbesondere eine Angabe zu der Datenmenge des zu transportierenden Datenabschnitts aufweisen.
Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)) eine Angabe zu dem Peripheriegerät (PERIPH, HARD_ACC) aufweisen, aus welchem oder zu welchem nach Abschluss des gegenwärtig durchzuführenden Da tentransports (DMA_TASK(n+1)) ein Datenabschnitt transportiert wird.
Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass das Steuersignal (START(n+1)), mit welchem der DMA-Controller (DMA) zur Durchführung des Datentransports (DMA_TASK(n+1)) aufgefordert wird, von dem Peripheriegerät (PERIPH, HARD_ACC), welches an dem Datentransport (DMA_TASK(n+1)) beteiligt ist, generiert wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, – dass das Peripheriegerät (PERIPH, HARD_ACC) das Steuersignal (START(n+1)), mit welchem der DMA-Controller (DMA) zur Durchführung des Datentransports (DMA_TASK(n+1)) aufgefordert wird, nach Abschluss des vorhergehenden Datentransports (DMA_TASK(n)) an den DMA-Controller (DMA) übermittelt.
Vorrichtung zum Transport (DMA_TASK(n), DMA_TASK(n+1)) von Datenabschnitten zwischen einem Speicher (RAM) und mindestens einem Peripheriegerät (PERIPH, HARD_ACC), mit – einem DMA-Controller (DMA) zur Durchführung des Transports (DMA_TASK(n), DMA_TASK(n+1)) von Datenabschnitten, – einem Mittel (PERIPH, HARD_ACC) zur Generierung eines Steuersignals (START(n+1)), mit welchem der DMA-Controller (DMA) zur Durchführung des Transports (DMA_TASK(n+1)) eines Datenabschnitts aufgefordert wird, und – einem Mittel (PERIPH, HARD_ACC) zur Generierung von Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)), welche in den DMA-Controller (DMA) geladen werden, nachdem der DMA-Controller (DMA) mit dem Steuersignal (START(n+1)) gespeist wurde.
Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, – dass der DMA-Controller (DMA) ein Mittel zur Konfiguration (CONFIG(n+1)) des DMA-Controllers (DMA) anhand der Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)) aufweist.
Vorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, – dass die Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)) Start- und Zieladressen für die zu transportierenden Daten und insbesondere eine Angabe zu der Datenmenge des zu transportierenden Datenabschnitts aufweisen.
Vorrichtung nach einem oder mehreren der Ansprüche 7 bis 9, dadurch gekennzeichnet, – dass die Informationen über den durchzuführenden Datentransport (DMA_TASK(n+1)) eine Angabe (REF(n+2)) zu dem Peripheriegerät (PERIPH, HARD_ACC) aufweisen, aus welchem oder zu welchem nach Abschluss des gegenwärtig durchzuführenden Datentransports (DMA_TASK(n+1)) ein Datenabschnitt transportiert wird.
Vorrichtung nach einem oder mehreren der Ansprüche 7 bis 10, dadurch gekennzeichnet, – dass das Peripheriegerät (PERIPH, HARD_ACC), welches an dem Datentransport (DMA_TASK(n+1)) beteiligt ist, das Mittel zur Generierung des Steuersignals (START(n+1)) umfasst.
Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, – dass das Peripheriegerät (PERIPH, HARD_ACC) das Steuersignal (START(n+1)) nach Abschluss des vorhergehenden Daten transports (DMA_TASK(n)) an den DMA-Controller (DMA) übermittelt.